JP2003140973A - 半導体集積回路、及びその検査方法、並びに半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 暗号用の鍵や個人情報などの秘匿データを内
部に持つ半導体集積回路に関して、半導体集積回路の検
査工程などで秘匿性を維持しながら秘匿データを半導体
集積回路外部に容易に読み出せる半導体集積回路を提供
する。 【解決手段】 半導体集積回路１内にある秘匿データを
読み出すための外部からアドレスを入力するアドレス入
力端子３と、該アドレス入力端子３に入力されたアドレ
スを選択するための切替制御信号Ｃ１の入力端子７と、
読み出された秘匿データＤ１〜Ｄｍに対してある一定の
秘密法則に従って演算を行う演算回路６と、前記演算回
路６の結果Ｅ１〜Ｅｋを半導体集積回路１の外部に出力
する検査用出力端子８とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、有効データを記憶
した半導体集積回路、その半導体集積回路の検査方法、
及び半導体記憶装置に関するものである。

【０００２】

【従来の技術】これまで半導体集積回路は、様々な装置
やシステムの部品としてその役割を担ってきた。しかし
ながら、近年の半導体技術の進歩により、幾つもの部品
で構成されていた機能を１つの半導体集積回路で実現す
ることが可能となり、半導体集積回路は、装置やシステ
ムの部品としてだけではなく、それ自身がシステムとし
ての機能を有するようになっている。

【０００３】一方、インターネットの普及により、これ
までの電話等によるネットワークに次ぐ巨大な通信イン
フラとして、パソコンを中心としたネットワークが拡大
してきている。そして、上述のパソコンを中心とした、
インターネットによるネットワークにおいては、これま
での電話等によるネットワークのように、安全性を保証
してくれるのが誰なのかが明快であったシステムと異な
り、ネットワークの安全性は、利用者個人による自衛が
求められる。従って、電子商取引に代表されるような、
インターネットのシステムにおいては、第三者によるデ
ータの改ざんや盗聴などの不正行為を防ぐための暗号・
認証技術を使ったシステムが必要となっている。

【０００４】このように、インターネットのネットワー
ク上において、システムが機能する上で必要とされる情
報としての暗号・認証用の鍵や個人情報など、第三者に
公開したくない秘匿データが使用される機会が増加する
につれて、これらの秘匿データを半導体集積回路内部に
保持する機会が多くなっている。そして、このようなネ
ットワークにおいては、情報の所有者やシステムの所有
者などの、限定された（許可を与えられた）者だけが、
半導体集積回路内部に保持された秘匿データを使用して
システムを動作させたり、秘匿データそのものを読み出
せるようにすることが求められているため、これらの秘
匿データが第三者に漏洩しないよう、強固に保護するこ
とが重要となる。

【０００５】上述のように、秘匿データは、第三者に漏
洩しないよう強固に保護する必要があるが、一方、前記
秘匿データを内部に保持する半導体集積回路の出荷フロ
ーなどにおいては、該秘匿データを容易に読み出せるこ
とが必要となる。そのため、従来においては、前記半導
体集積回路にテスト回路等を設けて、前記秘匿データを
該テスト回路等により直接読み出せるようにしていた。

【０００６】例えば、図１８に示す従来の半導体集積回
路のテスト回路は、外部のテスト端子３３により、情報
処理装置３４の任意の部分の出力データ４３（秘匿デー
タ）を、外部端子６３にありのまま直接出力し、その状
態を観測するものであり、ＲＯＭダンプ方式などがこれ
らの範ちゅうに入る。しかし、上述した従来のテスト回
路は、機能が比較的単純で、観測性に優れているという
長所を持つが、観測性が良い反面、第三者に容易に情報
処理装置３４の処理結果を利用されるという弱点を合わ
せ持っていた。

【０００７】このため、半導体集積回路において、前記
秘匿データを強固に保護しても、前記テスト回路の仕様
が第三者に漏れた場合は、容易にその処理結果を利用さ
れるため、半導体集積回路における秘匿データの保護そ
のものが意味をなさなくなる、という課題を有してい
た。そして、以上のような課題を解決するものして、Ｌ
ＳＩの守秘性をさらに高めるテスト回路が、特開平６−
１２４２４１号公報に公開されている。

【０００８】以下、図１９を用いて、従来のテスト回路
について説明する。図１９は、従来のテスト回路の構成
を示す図である。図１９において、従来のテスト回路
は、半導体集積回路７１内部に、制御回路７２、アドレ
ス発生器７３、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ Ｅｒ
ａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）７５、ＲＯＭ（Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）７６、スクランブル回路７７を設
け、その外部には、ＥＥＰＲＯＭ７８が出力端子８８を
介して接続されている。そして、前記構成を有する半導
体集積回路７１は、内部のＲＯＭ７６に含まれている各
種の命令やデータ等により、制御回路７２を通して制御
・演算し、半導体集積回路７１全体の動きを制御してい
る。

【０００９】また、端子としては、テスト端子７４，コ
ントロール信号入力端子８６，データ・アドレス入力端
子８７が設けられ、制御回路７２には、テスト回路本体
９０が設けられている。そして、スクランブル回路７７
は、内部ＥＥＰＲＯＭ７５の出力８３、ＲＯＭ７６の出
力８２、及び外部ＥＥＰＲＯＭ（ＲＯＭ）７８の出力８
９を受け、その回路７７の内部で処理した後、各種制御
回路への出力８１、及び外部出力８０を出力するもので
ある。

【００１０】一般に、半導体集積回路７１の生産側とそ
れを委託するユーザ側はお互いに共通のデータを有し、
該共通のデータに基づいて検証等の判断が行われる。つ
まり、ここでは、半導体集積回路７１の内部に設けられ
たＥＥＰＲＯＭ７５と、外部に設けられたＥＥＰＲＯＭ
７８とに含まれる内容が同一であれば、検証等の判断が
正しく行われる。そして、前記ＲＯＭ７６の内容（秘匿
データ）は、内部ＥＥＰＲＯＭ７５によりスクランブル
がかけられ、前記スクランブル回路７７を通過したあ
と、正常なデータとなる。従って、このスクランブルが
正しく行われないと、各種制御回路へ正しく制御信号が
供給されない。一方、テストモード時には、ＲＯＭ７６
の内容は、外部ＥＥＰＲＯＭ７８によりスクランブルが
かけられ、外部端子（図示せず）を通して出力され、観
測される。従って、外部ＥＥＰＲＯＭ７８に対して正し
くデータを入力し、スクランブルが正しく行われない
と、正しく命令コード等が観測できない。

【００１１】前記構成を有する従来の半導体集積回路７
１の動作について述べる。制御回路７２は、半導体集積
回路７１の動作、演算を制御し、コントロール信号入力
端子８６から入力される複数のコントロール信号によっ
て制御される。同時に、データ・アドレス信号入力端子
８７を介して外部から入力されるアドレス，データ等
は、内部ＥＥＰＲＯＭ７５への書き込み、及び制御回路
７２での制御，演算に用いられる。そして、制御回路の
一種であるアドレス発生器７３は、内部ＥＥＰＲＯＭ７
５、ＲＯＭ７６、及び出力端子８８を介して外部ＥＥＰ
ＲＯＭ７８に、アドレス信号８４を出力する。そして、
前記ＲＯＭ７６からの出力８２、及び内部ＥＥＰＲＯＭ
７５からの出力８３は、スクランブル回路７７に入力さ
れ、制御回路７２からの制御信号７９により、スクラン
ブル回路７７の制御を、内部ＥＥＰＲＯＭ７５からの出
力８３により行うか、外部ＥＥＰＲＯＭ７８からの出力
８９により行うか、を決定する。

【００１２】そして、テストモード時には、制御信号７
９により、スクランブル回路７７の制御を、外部ＥＥＰ
ＲＯＭ７８からの出力８９により行うよう決定し、それ
により、ＲＯＭ７６の内容は、前記外部ＥＥＰＲＯＭ７
８によりスクランブルをかけられ、該スクランブルをか
けられた外部出力８０は、外部端子（図示せず）を通し
て観測される。すなわち、上述した従来技術において
は、半導体集積回路７１の内部に、スクランブル回路７
７、及び外部にスクランブルをかける命令を発するＥＥ
ＰＲＯＭ７８を設けて、ＲＯＭ７６内の秘匿データを外
部から読みにくくしている。

【００１３】

【発明が解決しようとする課題】しかしながら、前記半
導体集積回路７１の内部ＥＥＰＲＯＭ７５と同じ内容の
ＥＥＰＲＯＭ７８を外部に持つことは、外部ＥＥＰＲＯ
Ｍ７８の内容が漏洩してしまえば、テストモード時のみ
ならず、通常使用時でも内部の秘匿データが漏洩する問
題があった。また、テストのため、半導体集積回路の外
部にＥＥＰＲＯＭ７８を設けることは、製造コストやテ
ストの容易さの面においても問題があった。

【００１４】本発明は、以上のような問題を解決するた
めになされたもので、高い秘匿性を維持しつつ半導体集
積回路の検査を容易にする半導体集積回路、及びその半
導体回路装置の検査方法、並びに、解読が難しく守秘性
が非常に高い半導体記憶装置を提供することを目的とす
る。

【００１５】

【課題を解決するための手段】前記課題を解決するため
に、本発明の請求項１に記載の半導体集積回路は、秘匿
データを保持する記憶部と、外部から入力された選択信
号に応じて、通常使用時に前記記憶部に与えるべき第１
のアドレス信号と、検査時に該記憶部に与えるべき第２
のアドレス信号とのいずれかを選択し、前記記憶部に出
力するアドレス信号選択部と、前記第２のアドレス信号
により前記記憶部から読み出された前記秘匿データに対
し、所定の秘密ルールに従った演算を行い、その演算結
果を外部に出力する演算部と、を備えたものである。

【００１６】また、本発明の請求項２に記載の半導体集
積回路は、秘匿データを保持する記憶部と、外部から入
力された選択信号に応じて、通常使用時に前記記憶部に
与えるべき第１のアドレス信号と、検査時に該記憶部に
与えるべき第２のアドレス信号とのいずれかを選択し、
前記記憶部に出力するアドレス信号選択部と、外部から
入力された複数のデータを演算し、その組み合わせに応
じて、前記第２のアドレス信号により前記記憶部から読
み出された前記秘匿データを、外部に出力するか否かを
決定する演算部と、を備えたものである。

【００１７】また、本発明の請求項３に記載の半導体集
積回路は、秘匿データを保持する記憶部と、外部から入
力された複数のデータを演算し、その組み合わせに応じ
て、前記記憶部に与えるアドレス信号を選択する選択信
号を出力する演算部と、前記選択信号に基づいて、通常
使用時に前記記憶部に与えるべき第１のアドレス信号
と、検査時に該記憶部に与えるべき第２のアドレス信号
とのいずれかを選択し、前記記憶部に出力するアドレス
信号選択部と、を備えたものである。

【００１８】また、本発明の請求項４に記載の半導体集
積回路は、秘匿データを保持する記憶部と、外部から入
力された選択信号に応じて、通常使用時に前記記憶部に
与えるべき第１のアドレス信号と、検査時に該記憶部に
与えるべき第２のアドレス信号とのいずれかを選択し、
前記記憶部に与えるアドレス信号選択部と、前記第２の
アドレス信号を所定の期間のみ有効にするように前記選
択信号を出力し、前記アドレス信号選択部を制御するタ
イミング検出部と、を備えたものである。

【００１９】また、本発明の請求項５に記載の半導体集
積回路は、秘匿データを保持する記憶部と、外部から入
力された選択信号に応じて、通常使用時に前記記憶部に
与えるべき第１のアドレス信号と、検査時に該記憶部に
与えるべき第２のアドレス信号とのいずれかを選択し、
前記記憶部に出力するアドレス信号選択部と、特定の電
圧や電流の印加を行うことで、導通している経路を切断
可能なヒューズと、を備え、前記ヒューズを、前記第２
のアドレス信号を外部から前記アドレス信号選択部に入
力する経路と、前記秘匿データを前記記憶部から外部に
出力する経路と、に設けたものである。

【００２０】また、本発明の請求項６に記載の半導体集
積回路は、秘匿データを保持する記憶部と、外部から入
力された選択信号に基づいて、通常使用時に前記記憶部
に与えるべき第１のアドレス信号と、検査時に該記憶部
に与えるべき第２のアドレス信号とのいずれかを選択
し、前記記憶部に与えるアドレス信号選択部と、前記第
２のアドレス信号を外部から入力するアドレス入力端子
と、前記第２のアドレス信号により前記記憶部から読み
出された前記秘匿データを外部に出力する出力端子と、
を備え、ウエハ上の端子のうち、前記アドレス入力端子
と前記出力端子とを、当該半導体集積回路のパッケージ
の外部端子に接続しないようにしたものである。

【００２１】また、本発明の請求項７に記載の半導体集
積回路は、秘匿データを保持する記憶部と、外部から入
力された選択信号に基づいて、通常使用時に前記記憶部
に与えるべき第１のアドレス信号と、検査時に該記憶部
に与えるべき第２のアドレス信号とのいずれかを選択
し、前記記憶部に出力するアドレス信号選択部と、前記
第２のアドレス信号を外部から入力するアドレス入力端
子と、前記第２のアドレス信号により前記記憶部から読
み出された前記秘匿データを外部に出力する出力端子
と、を備え、前記アドレス入力端子、及び前記出力端子
に、静電破壊保護を施さないようにしたものである。

【００２２】また、本発明の請求項８に記載の半導体集
積回路は、それぞれ秘匿データを保持し、外部から読み
出し不可能な第１及び第２の記憶部と、前記第１及び第
２の記憶部に記憶されているデータが同一か否かを比較
し、その比較結果を外部に出力する比較部と、を備えた
ものである。

【００２３】また、本発明の請求項９に記載の半導体集
積回路は、請求項８に記載の半導体集積回路において、
前記第１及び第２の記憶部は、同一の秘匿データが記憶
されているものある。

【００２４】また、本発明の請求項１０に記載の半導体
集積回路の検査方法は、請求項８または請求項９に記載
の半導体集積回路の検査方法であって、前記第１及び第
２の記憶部に記憶されているデータを読み出す読み出し
ステップと、前記第１及び第２の記憶部から読み出され
たデータが同一か否かを比較する比較ステップと、前記
比較ステップによる比較結果を、外部に出力する出力ス
テップと、を含むものである。

【００２５】また、本発明の請求項１１に記載の半導体
集積回路の検査プログラムは、コンピュータに、請求項
８または９に記載の半導体集積回路の検査を実施させる
検査プログラムであって、前記第１及び第２の記憶部に
記憶されているデータを読み出す読み出しステップと、
前記第１及び第２の記憶部から読み出されたデータが同
一か否かを比較する比較ステップと、前記比較ステップ
による比較結果を外部に出力する出力ステップと、を含
むものである。

【００２６】また、本発明の請求項１２に記載の半導体
集積回路は、それぞれ秘匿データを保持し、外部から読
み出し不可能な第１及び第２の記憶部と、前記第１の記
憶部と前記第２の記憶部とに記憶されているデータが異
なっているか否かを比較し、その比較結果を外部に出力
する比較部と、を備えたものである。

【００２７】また、本発明の請求項１３に記載の半導体
集積回路は、請求項１２に記載の半導体集積回路におい
て、前記第１及び第２の記憶部は、互いに反転した秘匿
データが記憶されているものである。

【００２８】また、本発明の請求項１４に記載の半導体
集積回路の検査方法は、請求項１２または請求項１３に
記載の半導体集積回路の検査方法であって、前記第１及
び第２の記憶部に記憶されているデータを読み出す読み
出しステップと、前記第１及び第２の記憶部から読み出
されたデータが互いに異なっているか否かを比較する比
較ステップと、前記比較ステップによる比較結果を外部
に出力するステップと、を含むものである。

【００２９】また、本発明の請求項１５に記載の半導体
集積回路の検査プログラムは、コンピュータに、請求項
１２または１３に記載の半導体集積回路の検査を実施さ
せる検査プログラムであって、前記第１及び第２の記憶
部に記憶されているデータを読み出す読み出しステップ
と、前記第１及び第２の記憶部から読み出したデータ
が、異なっているか否かを比較する比較ステップと、前
記比較ステップによる比較結果を、外部に出力する出力
ステップと、を含むものである。

【００３０】また、本発明の請求項１６に記載の半導体
集積回路は、請求項８、請求項９、請求項１２、または
請求項１３のいずれかに記載の半導体集積回路におい
て、前記第１及び第２の記憶部に記憶されているデータ
の正当性を確認する演算を行い、その演算結果を外部に
出力する第１及び第２の演算部をさらに備えたものであ
る。

【００３１】また、本発明の請求項１７に記載の半導体
集積回路の検査方法は請求項１０または請求項１４に記
載の半導体集積回路の検査方法において、前記第１及び
第２の記憶部に記憶されているデータの正当性を確認す
る演算を行う演算ステップと、前記演算ステップの結果
を外部に出力する出力ステップと、をさらに含むもので
ある。

【００３２】また、本発明の請求項１８に記載の半導体
集積回路の検査プログラムは、請求項１１または請求項
１５に記載の半導体集積回路の検査プログラムにおい
て、前記第１及び第２の記憶部に記憶されているデータ
の正当性を確認する演算を行う演算ステップと、前記演
算ステップの結果を外部に出力する出力ステップと、を
さらに含むものである。

【００３３】また、本発明の請求項１９に記載の半導体
集積回路は、それぞれ秘匿データを保持する第１及び第
２の記憶部と、前記第１及び第２の記憶部に記憶されて
いる前記秘匿データの正当性を確認する演算を行う第１
及び第２の演算部と、前記第１及び第２の演算部による
演算結果に基づき、前記第１及び第２の記憶部のいずれ
かを選択する判定を行う自己判定部と、前記自己判定部
による判定結果に基づき、前記第１及び第２の記憶部の
うち、使用する記憶部を選択する選択部と、を備えたも
のである。

【００３４】また、本発明の請求項２０に記載の半導体
集積回路は、秘匿データを保持する記憶部と、前記記憶
部に記憶されている秘匿データと同一のデータを内部デ
ータとして保持する情報処理装置と、を備え、前記情報
処理装置は、前記記憶部に記憶されている前記秘匿デー
タと、前記内部データとを比較し、その比較結果を外部
に出力するものである。

【００３５】また、本発明の請求項２１に記載の半導体
集積回路は、請求項２０に記載の半導体集積回路におい
て、前記情報処理装置は、前記記憶部に記憶されている
秘匿データと同一のデータを、当該情報処理装置内に格
納されたソフトウエアの一部に保持するものである。

【００３６】また、本発明の請求項２２に記載の半導体
記憶装置は、有効データの容量よりも大きな容量を持つ
記憶部を備え、前記記憶部のデータ保持領域の一部の第
１のデータ保持領域に、前記有効データを配置し、該第
１のデータ保持領域以外の第２のデータ保持領域に、無
効なデータを配置してなるものである。

【００３７】また、本発明の請求項２３に記載の半導体
記憶装置は、データを保持する記憶部を複数個備え、前
記複数個の記憶部の少なくとも１個に有効データを保持
し、前記有効データを保持する記憶部以外の他の記憶部
に、無効なデータを格納してなるものである。

【００３８】また、本発明の請求項２４に記載の半導体
記憶装置は、請求項２３に記載の半導体記憶装置におい
て、前記有効データを保持する記憶部が、前記無効なデ
ータを保持する前記他の記憶部によって囲まれるよう
に、前記複数個の記憶部を配置してなるものである。

【００３９】また、本発明の請求項２５に記載の半導体
記憶装置は、請求項２２に記載の半導体記憶装置におい
て、前記記憶部のデータ保持領域に、前記有効データと
前記無効なデータとを交互に配置してなるものである。

【００４０】また、本発明の請求項２６に記載の半導体
記憶装置は、請求項２２ないし請求項２５のいずれかに
記載の半導体記憶装置において、前記記憶部の無効なデ
ータを保持している部分を外部から読み出し可能にし、
かつ、前記有効データを保持している部分を外部から読
み出し不可にしたものである。

【００４１】また、本発明の請求項２７に記載の半導体
記憶装置は、請求項２２ないし請求項２６のいずれかに
記載の半導体記憶装置において、前記記憶部としてＥＰ
−ＲＯＭを使用し、該ＥＰ−ＲＯＭを紫外線に対し不透
明なパッケージに封入してなるものである。

【００４２】

【発明の実施の形態】（実施の形態１）以下、本発明の
請求項１に記載の発明に対応する、実施の形態１につい
て説明する。図１は、本発明の実施の形態１による半導
体集積回路の構成図である。図１において、半導体集積
回路１は、通常使用時に使用するアドレス信号（第１の
アドレス信号）Ａ１〜Ａｎを生成するアドレス生成回路
２と、回路検査時に使用する、外部から入力されるアド
レス信号（第２のアドレス信号）Ｂ１〜Ｂｎの入力端子
であるアドレス入力端子３と、切替制御信号（選択信
号）Ｃ１に応じて前記アドレス信号Ａ１〜Ａｎもしくは
アドレス信号Ｂ１〜Ｂｎのいずれかを選択するアドレス
信号選択回路（アドレス信号選択部）４と、該アドレス
信号選択回路４における前記アドレス信号Ａ，Ｂの選択
を制御する切替制御信号Ｃ１の入力端子である切替制御
信号入力端子７と、第三者に公開したくない秘匿データ
を格納し、アドレス信号選択回路４から出力されるアド
レス信号によって、格納されている任意の秘匿データを
読み出すことができる記憶部５と、選択された秘匿デー
タＤ１〜Ｄｍに対して或る一定の秘密法則に従って演算
処理を行う演算回路（演算部）６と、前記演算回路６の
演算結果Ｅ１〜Ｅｋを半導体集積回路１の外部へ出力す
る出力端子である検査用出力端子８と、前記記憶部５に
秘匿データとともに記憶している鍵情報により、秘匿デ
ータに対しデコード等の処理を行うＤＳＰ(Digital Sig
nal Processor)１００１と、このＤＳＰ１００１の処理
結果を半導体集積回路１の外部へ出力する本来の出力端
子である出力端子１００２と、から構成されている。

【００４３】次に、前記のように構成された半導体集積
回路１の動作を、通常使用時と回路検査時とに分けて説
明する。まず、通常使用時の場合、アドレス信号選択回
路４は、半導体集積回路１内部にあるアドレス生成回路
２から生成されたアドレス信号Ａ１〜Ａｎを、自動的に
選択する。そして、記憶部５にアドレス信号選択回路４
からアドレス信号Ａ１〜Ａｎが入力されると、記憶部５
は、該アドレス信号Ａ１〜Ａｎにより、格納されている
秘匿データＨ１〜Ｈｑを出力する。この秘匿データＨ１
〜Ｈｑは、例えば鍵情報を用いて暗号化されてデータ格
納領域に格納されている音楽データ等である。そして、
ＤＳＰ１００１等のマイコン（情報処理装置）は、前記
秘匿データを、鍵情報を用いてデコードなどの加工を施
して所望の形態に変化させた後、出力端子１００２より
半導体集積回路１の外部に出力させる。なお、通常使用
時には、秘匿データＨ１〜Ｈｑそれ自体を、そのほかに
設けられた端子３，７，８から半導体集積回路１の外部
へ読み出すことは不可能となっている。

【００４４】次に、回路検査時の場合、切替制御信号入
力端子７より、アドレス入力端子３から入力されるアド
レス信号Ｂ１〜Ｂｎを選択する切替制御信号Ｃ１を入力
する。そして、前記切替制御信号Ｃ１を受け取ったアド
レス信号選択回路４は、該切替制御信号Ｃ１に従って、
アドレス信号Ｂ１〜Ｂｎを選択し、記憶部５にアドレス
信号Ｂ１〜Ｂｎが入力されると、記憶部５は、該アドレ
ス信号Ｂ１〜Ｂｎにより、格納されている秘匿データＤ
１〜Ｄｍを出力する。前記記憶部５から読み出された秘
匿データＤ１〜Ｄｍは、演算回路６において、通常使用
時にＤＳＰ１００１で行われた処理とは異なる一定の秘
密法則に従った演算が行われ、その演算結果であるデー
タＥ１〜Ｅｋが検査用出力端子８に出力される。そし
て、該検査用出力端子８から出力されたデータＥ１〜Ｅ
ｋを、半導体集積回路１の外部にあるテスタ（図示せ
ず）で観測して、該データＥ１〜Ｅｋが予め決められて
いる正しいデータか否かを判定することで、半導体集積
回路１が正しく作成されているかを判断する。なお、前
記検査用出力端子８から出力される演算結果Ｅ１〜Ｅｋ
は、前記演算回路６において秘密法則に従って演算され
ているため、第三者が不正に検査用回路を使って半導体
集積回路１から秘匿データを読み出したとても、前記演
算回路６の演算法則を知らなければ解読不可能である。
例えば、前述したように、記憶部５に格納されている秘
匿データが暗号化された音楽データ及びその暗号を解く
ための鍵データであり、前記演算回路６による演算の秘
密法則が、データを反転させるものであるとする場合、
検査用出力端子８から出力されるデータは、記憶部５に
格納されたデータの反転データとなる。しかし、演算回
路６における秘密法則（ここでは、反転データを出力さ
せること）を予め知っておかなければ、検査用出力端子
８から出力されるデータは、意味を持たない単なる０，
１のデータに過ぎない。

【００４５】以上のように、本実施の形態１の半導体集
積回路によれば、アドレス生成回路２において生成され
る通常使用時に使用するアドレス信号Ａ１〜Ａｎと、外
部から入力される回路検査時に使用するアドレス信号Ｂ
１〜Ｂｎとを、切替制御信号Ｃ１に従って選択するアド
レス信号選択回路４を設け、記憶部５にアドレス信号Ｂ
１〜Ｂｎが与えられるように切替制御信号Ｃ１が入力さ
れたときだけ、前記記憶部５から出力される秘匿データ
に対して一定の秘密法則に従った演算を行う演算回路６
を設けるようにしたので、不正に検査用の回路を使って
秘匿データを読み出そうとしても、その半導体集積回路
１の外部に読み出されるデータは、前記演算回路６にお
いて秘密法則に従った演算処理後の演算結果Ｅ１〜Ｅｋ
となり、半導体集積回路１内の記憶部５に格納された第
三者に公開したくない秘匿データを強固に保護すると共
に、半導体集積回路１の回路検査する際には、前記秘匿
データを容易かつ安全に、半導体集積回路１の外部に読
み出して、回路検査を容易に行うことができる効果があ
る。

【００４６】なお、本実施の形態１において、前記ＤＳ
Ｐ１００１はデコード処理を行うものとして説明した
が、秘匿データに対して、デコード以外の処理、例え
ば、エンコード等の処理を行うようにしてもよい。

【００４７】また、記憶部５には、秘匿データと鍵情報
とを記憶するようにしたが、鍵情報のみを記憶し、秘匿
データは別の記憶部を設けて、その記憶部に記憶するよ
うにしてもよい。また、前記記憶部５に格納する秘匿デ
ータは、暗号用の鍵情報や音楽データ等の著作権データ
以外であってもよく、例えば個人情報など、秘匿性を要
するものであれば、どのようなデータであってもよい。

【００４８】（実施の形態２）以下、本発明の請求項２
に記載の発明に対応する、実施の形態２について図面を
参照しながら説明する。前記実施の形態１では、記憶部
５から回路検査時にアドレス信号Ｂ１〜Ｂｎによって読
み出される秘匿データを、秘密法則に従って演算して演
算結果Ｅ１〜Ｅｋを出力する演算回路６を設けるように
したが、本実施の形態２においては、前記演算回路６の
代わりに、記憶部５から出力される秘匿データを外部に
出力するか否かを、外部から入力される複数のデータ信
号の組み合わせにより判断する演算回路２１を設ける。

【００４９】図２は、本発明の実施の形態２による半導
体集積回路の構成を示す図である。図２において、９及
び１０は、それぞれデータ信号Ｆ１〜ＦｊとＧ１〜Ｇｐ
とを半導体集積回路１ａの内部へ入力する入力端子であ
り、２１は外部から入力された前記データ信号Ｆ１〜Ｆ
ｊ，Ｇ１〜Ｇｐを演算し、その入力の組み合わせに応じ
てアドレス信号Ｂ１〜Ｂｎにより読み出された秘匿デー
タを半導体集積回路１ａの外部へ出力するか否かを制御
する演算回路（演算部）である。

【００５０】なお、本実施の形態２による半導体集積回
路１ａは、前記実施の形態１における半導体集積回路１
の演算回路６の代わりに演算回路２１を設け、該演算回
路２１は、入力端子９，１０から入力されるデータ信号
Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの組み合わせの演算結果に基づ
いて、半導体集積回路１ａの外部に秘匿データを出力す
るか否かを決める点においてのみ、前述した実施の形態
１による半導体集積回路と異なる。このため、前述した
実施の形態１による半導体集積回路と同じ構成要素につ
いては同じ符号を付し説明を省略する。

【００５１】次に、本実施の形態２による半導体集積回
路１ａの動作について説明する。まず、通常使用時の動
作は、前記実施の形態１での動作と同一であるため、説
明を省略する。次に、回路検査時の場合、切替制御信号
入力端子７より、アドレス入力端子３から入力されるア
ドレス信号Ｂ１〜Ｂｎを選択する切替制御信号Ｃ１を入
力する。そして、前記切替制御信号Ｃ１を受け取ったア
ドレス信号選択回路４は、該切替制御信号Ｃ１に従っ
て、アドレス信号Ｂ１〜Ｂｎを選択する。そして、記憶
部５にアドレス信号Ｂ１〜Ｂｎが入力されると、記憶部
５は、該アドレス信号Ｂ１〜Ｂｎにより、格納されてい
る秘匿データＤ１〜Ｄｍを出力する。ここまでは、前記
実施の形態１の動作と同様である。

【００５２】そして、複数の入力端子９，１０から、複
数のデータ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐを演算回路２１
に入力し、該演算回路２１は、入力されたデータ信号Ｆ
１〜Ｆｊ，Ｇ１〜Ｇｐを演算し、その入力されたデータ
信号の組み合わせが正しい場合のみ、前記秘匿データＤ
１〜Ｄｍを、検査用出力端子８を介して外部へ出力する
ように制御する。

【００５３】以上のように、本実施の形態２の半導体集
積回路によれば、データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐを
入力する複数の入力端子９，１０と、前記入力端子９，
１０からの入力の組み合わせをチェックする演算回路２
１とを設け、前記複数の入力端子９，１０に、データ信
号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの正しい組み合わせを入力し
なければ、秘匿データが外部に出力されないようにした
ので、半導体集積回路１ａ内の記憶部５に格納された第
三者に公開したくない秘匿データを強固に保護すること
ができ、一方、データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの正
しい組み合わせを知り得る者（秘匿データを参照するこ
と、あるいは秘匿データを使用して半導体集積回路１を
動作させることを許可された者）が回路検査する際に
は、前記秘匿データを容易に外部に読み出すことがで
き、回路検査を容易に行うことができる。

【００５４】なお、本実施の形態２による半導体集積回
路１ａに対し、前述した実施の形態１の演算回路６をさ
らに設け、秘匿データＤ１〜Ｄｍに対して秘密演算を行
ってから外部に出力するようにしてもよく、このように
すれば、秘匿データを二重に保護する効果があり、秘匿
データをより一層外部に漏れにくくすることができる。

【００５５】（実施の形態３）以下、本発明の請求項３
に記載の発明に対応する、実施の形態３について図面を
参照しながら説明する。前記実施の形態１では、切替制
御信号Ｃ１を、制御信号入力端子７を介して外部より入
力するようにしていたが、本実施の形態３においては、
外部から入力される複数のデータ信号の組み合わせを演
算することで切替制御信号Ｃ１を生成する演算回路１１
を設ける。

【００５６】図３は、本発明の実施の形態３による半導
体集積回路の構成を示す図である。図３において、本実
施の形態３における半導体集積回路１ｂは、通常使用時
に使用するアドレス信号Ａ１〜Ａｎを生成するアドレス
生成回路２と、回路検査時に使用する、外部から入力さ
れるアドレス信号Ｂ１〜Ｂｎの入力端子であるアドレス
入力端子３と、切替制御信号Ｃ１に応じて前記アドレス
信号Ａ１〜Ａｎもしくはアドレス信号Ｂ１〜Ｂｎのいず
れかを選択するアドレス信号選択回路４と、第三者から
保護したい秘匿データを格納し、アドレス信号選択回路
４から出力されるアドレス信号により、格納されている
任意の秘匿データを読み出すことができる記憶部５と、
それぞれのデータ信号（複数のデータ）Ｆ１〜ＦｊとＧ
１〜Ｇｐとを半導体集積回路１ｂ内部へ入力する入力端
子９，１０と、前記データ信号Ｆ１〜ＦｊとＧ１〜Ｇｐ
とを演算し、その組み合わせに応じて切替制御信号Ｃ１
を生成する演算回路（演算部）１１と、秘匿データを外
部へ出力する検査用出力端子８と、から構成される。

【００５７】次に、本実施の形態３による半導体集積回
路１ｂの動作について説明する。まず、通常使用時の動
作は、前記実施の形態１での動作と同一であるため、説
明を省略する。次に、回路検査時の場合、複数の入力端
子９，１０から複数のデータ信号Ｆ１〜Ｆｊ、Ｇ１〜Ｇ
ｐを演算回路１１に入力し、該演算回路１１は、その入
力されたデータ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐを演算し
て、その組み合わせが正しいときのみ、秘匿データを外
部から直接読み出すことができる切替制御信号Ｃ１を生
成して、アドレス信号選択回路４へ出力する。

【００５８】そして、前記切替制御信号Ｃ１を受け取っ
たアドレス信号選択回路４は、該切替制御信号Ｃ１に従
って、アドレス信号Ｂ１〜Ｂｎを選択する。そして、記
憶部５にアドレス信号Ｂ１〜Ｂｎが入力されると、記憶
部５は、該アドレス信号Ｂ１〜Ｂｎにより、格納されて
いる秘匿データＤ１〜Ｄｍを出力する。そして、記憶部
５から読み出された秘匿データＤ１〜Ｄｍは、前記アド
レス信号Ｂ１〜Ｂｎにより読み出され、検査用出力端子
８から外部へ出力される。

【００５９】以上のように、本実施の形態３の半導体集
積回路によれば、複数の入力端子９，１０と、前記入力
端子９，１０から入力される複数のデータ信号Ｆ１〜Ｆ
ｊ，Ｇ１〜Ｇｐが正しい組み合わせである時のみ、秘匿
データを外部から直接読み出すことができる切替制御信
号Ｃ１を生成する演算回路１１と、を設け、前記入力端
子９，１０に、データ信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの正
しい組み合わせを入力しなければ、前記演算回路１１に
おいて、秘匿データを外部から直接読み出せる切替制御
信号Ｃ１を生成しないようにしたので、半導体集積回路
１ｂ内の記憶部５に格納された第三者に公開したくない
秘匿データを強固に保護することができ、一方、データ
信号Ｆ１〜Ｆｊ，Ｇ１〜Ｇｐの正しい組み合わせを知り
得る者（秘匿データを参照すること、あるいは該秘匿デ
ータを使用して半導体集積回路１を動作させることを許
可された者）が回路検査する際には、前記秘匿データを
容易に読み出すことができ、回路検査を容易に行うこと
ができる。

【００６０】なお、本実施の形態３による半導体集積回
路１ｂにおいて、記憶部５と検査用出力端子８との間
に、前述した実施の形態１の演算回路６を設け、記憶部
５から出力される秘匿データＤ１〜Ｄｍが演算回路６を
通過してから外部に出力されるようにすれば、秘匿デー
タを二重に保護する効果があり、該秘匿データをより一
層外部に漏れにくくすることができる。

【００６１】（実施の形態４）以下、本発明の請求項４
に記載の発明に対応する、実施の形態４について図面を
参照しながら説明する。前記実施の形態３では、外部か
ら演算回路１１に入力される複数のデータ信号Ｆ，Ｇの
組み合わせを演算することで切替制御信号Ｃ１を生成す
るようにしたが、本実施の形態４においては、ある一定
期間のみ切替制御信号Ｃ１を生成するタイミング検出回
路１２を設ける。

【００６２】図４は、本発明の実施の形態４による半導
体集積回路の構成を示す図である。図４において、１２
はある一定の期間だけアドレス入力端子３からのアドレ
ス信号Ｂ１〜Ｂｎを有効化し、秘匿データを外部から直
接読み出すことができる切替制御信号Ｃ１を生成して、
アドレス信号選択回路４へ出力するタイミング検出回路
（タイミング検出部）である。

【００６３】本実施の形態４における半導体集積回路１
ｃは、前記実施の形態３における入力端子９，１０、及
び演算回路１１の代わりに、タイミング検出回路１２を
備える点においてのみ、前記実施の形態３と異なる。そ
のため、前述した実施の形態３よる半導体集積回路１ｂ
と同じ構成要素については同じ符号を付し説明を省略す
る。

【００６４】以下、本実施の形態４による半導体集積回
路１ｃの動作について説明する。まず、通常使用時の動
作は、前記実施の形態１での動作と同一であるため、説
明を省略する。次に、回路検査時の場合、例えば、前記
タイミング検出回路１２が、電源投入直後からクロック
の立ち上がりをカウントするカウンタであるとし、該タ
イミング検出回路１２でのカウント回数が所定の範囲内
にあるとき、アドレス信号選択回路４がアドレス入力端
子３からのアドレス信号Ｂ１〜Ｂｎを選択するように、
切替制御信号Ｃ１を生成する。

【００６５】具体的に述べると、秘匿データを外部へ読
み出すことができる期間を、たとえば、カウント回数が
１００回から１１０回までの間であると設定した場合、
前記タイミング検出回路１２は、そのカウント数が１０
０回から１１０回までの間のみ、記憶部５に格納されて
いる秘匿データを外部から直接読み出すことができる切
替制御信号Ｃ１を生成して、アドレス信号選択回路４へ
出力する。そして、記憶部５にアドレス信号Ｂ１〜Ｂｎ
が入力されると、記憶部５は、該アドレス信号Ｂ１〜Ｂ
ｎにより、格納されている秘匿データＤ１〜Ｄｍを出力
する。そして、記憶部５から読み出された秘匿データＤ
１〜Ｄｍは、前記アドレス信号Ｂ１〜Ｂｎにより読み出
され、検査用出力端子８から外部へ出力される。

【００６６】なお、前記タイミング検出回路１２におい
て、カウント数が９９回以下、または１１１回以上であ
る時は、タイミング検出回路１２は、秘匿データを外部
から直接読み出せない制御信号Ｃ１を生成する。したが
って、前記タイミング検出回路１２が、秘匿データを外
部から直接読み出すことができる切替制御信号Ｃ１を生
成する期間を知る者だけが、秘匿データを直接読み出
し、回路検査を実施することが可能となる。

【００６７】以上のように、本実施の形態４の半導体集
積回路によれば、外部より直接秘匿データを読み出すこ
とができる切替制御信号Ｃ１を、ある一定の期間のみ生
成するタイミング回路１２を設け、該切替制御信号Ｃ１
により選択される秘匿データを読み出すアドレス信号Ｂ
１〜Ｂｎを所定の期間のみ有効とし、秘匿データを外部
へ読み出すことができる期間を制限するようにしたの
で、半導体集積回路１ｃ内の記憶部５に格納された第三
者に公開したくない秘匿データを強固に保護することが
でき、一方、その切替制御信号Ｃ１が生成される所定期
間を知り得る者（秘匿データを参照すること、あるいは
該秘匿データを使用して半導体集積回路１を動作させる
ことを許可された者）が回路検査する際には、前記秘匿
データを容易に読み出すことができ、回路検査を容易に
行うことができる。

【００６８】さらに、本実施の形態４による半導体集積
回路１ｃにおいて、記憶部５と検査用出力端子８との間
に、前述した実施の形態１の演算回路６を設け、記憶部
５から出力される秘匿データＤ１〜Ｄｍが演算回路６を
通過してから外部に出力されるようにすれば、秘匿デー
タを二重に保護する効果があり、該秘匿データをより一
層外部に漏れにくくすることができる。

【００６９】また、図５に示すように、前述した実施の
形態１の半導体集積回路１において、記憶部５から出力
される秘匿データに対して一定の秘密法則に従った演算
を行う演算回路６の代わりに、本実施の形態４によるタ
イミング検出回路１２、及び選択回路１３を設け、前記
タイミング検出回路１２において予め設定された期間の
み、前記選択回路２２が秘匿データＤ１〜Ｄｍを検査用
出力端子８より出力するようにしても、同様の効果を上
げることが可能である。

【００７０】（実施の形態５）以下、本発明の請求項５
に記載の発明に対応する、実施の形態５について図面を
参照しながら説明する。本実施の形態５においては、回
路検査時に用いられる端子と、半導体集積回路の構成要
素とを接続する配線を切断するヒューズを設け、回路検
査が終了後は、記憶部５に格納された秘匿データを外部
より直接読み出せないようにする。

【００７１】図６は、本発明の実施の形態５による半導
体集積回路の構成を示す図である。図６において、半導
体集積回路１ｄは、通常使用時に使用するアドレス信号
Ａ１〜Ａｎを生成するアドレス生成回路２と、回路検査
時に使用する外部から入力されるアドレス信号Ｂ１〜Ｂ
ｎの入力端子であるアドレス入力端子３と、切替制御信
号Ｃ１に応じて前記アドレス信号Ａ１〜Ａｎもしくはア
ドレス信号Ｂ１〜Ｂｎのいずれかを選択するアドレス信
号選択回路４と、前記切替制御信号Ｃ１の入力端子であ
る制御信号入力端子７と、第三者に公開したくない秘匿
データを格納し、アドレス信号選択回路４から出力され
るアドレス信号により、格納されている任意の秘匿デー
タを読み出すことができる記憶部５と、特定の電圧や電
流の印加などを行うことによって導通している経路を切
断可能なヒューズ１３、１６と、アドレス入力端子３か
ら入力されるアドレス信号Ｂ１〜Ｂｎをヒューズ１３に
伝播させる配線１４と、ヒューズ１３と記憶部５とを接
続する配線１５と、前記記憶部５から出力されるデータ
Ｄ１〜Ｄｍをヒューズ１６に伝播させる配線１７と、該
ヒューズ１６と出力端子８とを接続する配線１８とから
構成される。

【００７２】次に、本実施の形態５による半導体集積回
路１ｄの動作について説明する。半導体集積回路の検査
では、ウエハ状態での検査を行い、その検査で良品とな
ったチップをパッケージに組立てて、組立てた状態で検
査を行うなど、出荷までに複数回の検査を行うのが通常
である。

【００７３】従って、本実施の形態５においては、ウエ
ハ状態の検査では、ヒューズ１３、１６を切断せずに、
アドレス入力端子３からアドレス信号Ｂ１〜Ｂｎを入力
して配線１４、ヒューズ１３、配線１５を介して記憶部
５にアドレス信号Ｂ１〜Ｂｎを伝えることにより、該記
憶部５から秘匿データであるＤ１〜Ｄｍを読み出し、該
秘匿データＤ１〜Ｄｍを、配線１７、ヒューズ１６、配
線１８を介して検査用出力端子８より外部に出力するよ
うにし、またウエハ状態での検査終了後は、特定の電圧
や電流の印加などを行うことによってヒューズ１３，１
６を切断して、アドレス入力端子３、及び検査用出力端
子８を使用して秘匿データを外部に読み出すことができ
ないようにする。

【００７４】以上のように、本実施の形態５の半導体集
積回路によれば、回路検査のためのアドレス入力端子
３、及び検査用出力端子８と、半導体集積回路内の構成
部との間に、それぞれのヒューズ１３，１６を設けて、
回路検査終了後に、特定の電圧や電流の印加などを行う
ことによって前記ヒューズ１３，１６を切断することに
よって、回路検査終了後は、回路検査のための端子３，
８を介して秘匿データを外部へ読み出すことを不可能に
したので、記憶部５に格納されている秘匿データの秘匿
性を落とすことなく、また、回路検査時には該秘匿デー
タを容易に読み出して、回路検査を簡単に実施すること
ができる。

【００７５】なお、本実施の形態５においては、２つの
ヒューズを、アドレス入力端子3とアドレス信号選択回
路４との間と、記憶部５と検査用出力端子８との間に設
ける場合を例に挙げて説明したが、ヒューズを、記憶部
５と検査用出力端子８との間にのみ設ける構成にして
も、同様の効果が得られる。

【００７６】（実施の形態６）以下、本発明の請求項６
に記載の発明に対応する、実施の形態６について図面を
参照しながら説明する。本実施の形態６においては、半
導体集積回路をパッケージに組み立てる前に、ウエハ状
態で回路検査を行い、検査終了後にパッケージに組み立
てる際に、回路検査用の入力端子及び出力端子は、前記
パッケージの端子に接続しないようにすることにより、
記憶部５に格納された秘匿データを外部より直接読み出
せないようにするものである。

【００７７】図７は、本発明の実施の形態６による半導
体集積回路の構成を示す図である。図７において、半導
体集積回路１ｅは、通常使用時に使用するアドレス信号
Ａ１〜Ａｎを生成するアドレス生成回路２と、回路検査
時に使用する外部から入力されるアドレス信号Ｂ１〜Ｂ
ｎのウエハ上での入力端子であるアドレス入力端子３
と、切替制御信号Ｃ１に応じて前記アドレス信号Ａ１〜
Ａｎもしくはアドレス信号Ｂ１〜Ｂｎを選択するアドレ
ス信号選択回路４と、前記切替制御信号Ｃ１のウエハ上
での入力端子である制御信号入力端子７と、第三者から
保護したい秘匿データを格納し、アドレス信号選択回路
４から出力されるアドレス信号により、格納されている
任意の秘匿データを読み出すことができる記憶部５と、
選択された秘匿データＤ１〜Ｄｍを半導体集積回路１ｅ
の外部へ出力するウエハ上での出力端子である検査用出
力端子８と、から構成される。なお、ここでいうウエハ
上とは、半導体集積回路１ｅをパッケージに組み立てる
際にボンディングされないことを意味する。

【００７８】次に、本実施の形態６による半導体集積回
路１ｅの動作について説明する。本実施の形態６におけ
る半導体集積回路１ｅは、ウエハ状態で回路検査され
る。回路検査時の場合、切替制御信号入力端子７より、
アドレス入力端子３から入力されるアドレス信号Ｂ１〜
Ｂｎを選択する切替制御信号Ｃ１を入力する。そして、
前記切替制御信号Ｃ１を受け取ったアドレス信号選択回
路４は、該切替制御信号Ｃ１に従って、アドレス信号Ｂ
１〜Ｂｎを選択する。そして、記憶部５にアドレス信号
Ｂ１〜Ｂｎが入力されると、記憶部５は、該アドレス信
号Ｂ１〜Ｂｎにより、格納されている秘匿データＤ１〜
Ｄｍを読み出す。そして、前記記憶部５から読み出され
た秘匿データＤ１〜Ｄｍは、検査用出力端子８を介して
外部に出力される。そして、回路検査終了後、本半導体
集積回路１ｅをパッケージに組立てる際に、ウエハ上で
の回路検査のための端子３，７，８を、パッケージの外
部端子に電気的に接続しないこととする。

【００７９】以上のように、本実施の形態６の半導体集
積回路によれば、回路検査のためにウエハ上に設けた端
子３，７，８を、回路検査終了後、パッケージに電気的
に接続しない、例えばボンディングしないことにより、
回路検査終了後、回路検査のための端子３，７，８を介
して、記憶部５に格納された秘匿データを外部に読み出
すことを不可能にしたので、半導体集積回路１ｅの出荷
後、第三者に秘匿データが漏洩することを防ぐことが可
能となり、また、回路検査時には、記憶部５に格納され
ている秘匿データの秘匿性を落とすことなく、秘匿デー
タを容易に読み出して、回路検査を簡単に行なうことが
できる。

【００８０】（実施の形態７）以下、本発明の請求項７
に記載の発明に対応する、実施の形態７について図面を
参照しながら説明する。本実施の形態７においては、検
査用の入力，出力端子として、静電破壊保護が施されて
いない端子を用い、回路検査終了後の通常使用時には、
半導体集積回路の置かれる環境や、それ自身が帯電した
静電気により、該検査用の入力，出力端子が破壊され、
記憶部５に格納された秘匿データを外部より直接読み出
せないようにする。

【００８１】図７は、本発明の実施の形態７による半導
体集積回路の構成を示す図である。本実施の形態７は、
上述の実施の形態６による半導体集積回路と同じ構成で
あるため、説明を省略する。ただし、本実施の形態７に
よる半導体集積回路１ｅにおいては、アドレス入力端子
３、切替制御信号入力端子７、及び検査用出力端子８と
して、静電破壊保護が施されていない端子を用いる。

【００８２】半導体集積回路が故障する原因の１つに、
半導体集積回路の置かれた環境や半導体集積回路自身に
帯電した静電気の放電による破壊が挙げられる。しか
し、半導体集積回路の検査工程においては、静電破壊対
策が十分になされた環境下で検査が行われるため、端子
が静電破壊保護を施されなかったことが原因で半導体集
積回路が故障することは、ほとんど有り得ない。そこ
で、本実施の形態７による半導体集積回路１ｅでは、回
路検査時に使用する端子、つまり、アドレス入力端子
３、切替制御信号入力端子７、及び検査用出力端子８と
して、静電破壊保護が施されていない端子を用いる。

【００８３】次に、本実施の形態７による半導体集積回
路の動作について説明する。本実施の形態７における半
導体集積回路１ｅの回路検査は、静電破壊対策が十分に
なされた環境下で行われる。

【００８４】まず、回路検査時の場合、切替制御信号入
力端子７より、アドレス入力端子３から入力されるアド
レス信号Ｂ１〜Ｂｎを選択する切替制御信号Ｃ１を入力
する。そして、前記切替制御信号Ｃ１を受け取ったアド
レス信号選択回路４は、該切替制御信号Ｃ１に従って、
アドレス信号Ｂ１〜Ｂｎを選択する。そして、記憶部５
にアドレス信号Ｂ１〜Ｂｎが入力されると、記憶部５
は、該アドレス信号Ｂ１〜Ｂｎにより、格納されている
秘匿データＤ１〜Ｄｍを読み出す。そして、前記記憶部
５から読み出された秘匿データＤ１〜Ｄｍは、検査用出
力端子８を介して外部に出力される。そして、検査終了
後、良品と判定された半導体集積回路１ｅに対して、故
意に電圧印加や電流印加を行い、アドレス入力端子３、
切替制御信号入力端子７、及び検査用出力端子８を破壊
する。

【００８５】以上のように、本実施の形態７の半導体集
積回路によれば、回路検査用の端子である、アドレス入
力端子３、切替制御信号入力端子７、及び検査用出力端
子８に、静電破壊保護が施されていない端子を用いるよ
うにして、静電破壊対策が十分になされた環境下で行わ
れる回路検査時においては、前記回路検査用の端子３，
７，８により、記憶部５から秘匿データＤ１〜Ｄｍを読
み出し可能とし、回路検査終了後には、前記端子３，
７，８対して、電流あるいは電圧を印加することによっ
て該端子を破壊し、出荷後に記憶部５の秘匿データＤ１
〜Ｄｍを外部から直接読み出すことを不可能としたの
で、回路検査時には、記憶部５に格納されている秘匿デ
ータの秘匿性を落とすことなく、秘匿データを容易に読
み出して、回路検査を簡単に行なうことができ、また、
出荷後には検査用端子が破壊されているので、第三者に
秘匿データが漏洩することを防ぐことができる。

【００８６】なお、前述した実施の形態１ないし７で
は、通常使用時に使用するアドレス信号Ａ１〜Ａｎを、
半導体集積回路１内部のアドレス生成回路２により与え
るようにしたが、回路検査時に使用するアドレス信号Ｂ
１〜Ｂｎと同様、半導体集積回路１の外部から直接入力
するようにしてもよい。

【００８７】（実施の形態８）以下、本発明の請求項８
から請求項１１までに記載の発明に対応する、実施の形
態８について図面を参照しながら説明する。本実施の形
態８は、半導体集積回路内に同一内容の秘匿データを格
納した記憶部を２つ設け、前記各記憶部に格納された秘
匿データをアドレス毎に比較することにより、外部から
直接制御・観測することなく、該記憶部に格納されたデ
ータの正当性のチェックを行う。

【００８８】図８は、本実施の形態８における半導体集
積回路のブロック図を示すものである。図８において、
本実施の形態８における半導体集積回路１００は、第三
者に公開したくない秘匿データが格納された第１のＲＯ
Ｍ（第１の記憶部）１０２と、前記第１のＲＯＭ１０２
と全く同一内容のデータが格納された第２のＲＯＭ（第
２の記憶部）１０３と、前記第１のＲＯＭ１０２に対し
て第１のアドレス信号Ｓ１０１を、また前記第２のＲＯ
Ｍ１０３に対し第２のアドレス信号Ｓ１０２を発生して
アクセスするアドレス発生器１０１と、第１のＲＯＭ１
０２からの第１の秘匿データＳ１０３と第２のＲＯＭ１
０３からの第２の秘匿データＳ１０４とを比較し、一致
・不一致信号Ｓ１０５を第１の外部端子１０５に出力す
る比較回路（比較部）１０４と、から構成されている。

【００８９】以下、以上のように構成された本実施の形
態８における半導体集積回路１００の動作について説明
する。まず、第１のＲＯＭ１０２に対して、アドレス発
生器１０１が発生した第１のアドレス信号Ｓ１０１でア
クセスする。また、第２のＲＯＭ１０３に対しても同様
に、アドレス発生器１０１が発生した第２のアドレス信
号Ｓ１０２でアクセスする。この時、アドレス発生器１
０１が第１のＲＯＭ１０２及び第２のＲＯＭ１０３に対
して発生する第１及び第２のアドレス信号Ｓ１０１，Ｓ
１０２は、同一である。

【００９０】そして、第１のアドレス信号Ｓ１０１でア
クセスされた第１のＲＯＭ１０２は、比較回路１０４に
対して第１の秘匿データＳ１０３を出力し、同時に、第
２のアドレス信号Ｓ１０２でアクセスされた第２のＲＯ
Ｍ１０３は、比較回路１０４に対し、第２の秘匿データ
Ｓ１０４を出力する。

【００９１】そして、比較回路１０４は、前記第１のＲ
ＯＭ１０２からの第１の秘匿データＳ１０３と、第２の
ＲＯＭ１０３からの第２の秘匿データＳ１０４とを、ア
ドレス毎に１ビットづつ比較し、一致・不一致信号Ｓ１
０５を出力する。一致・不一致信号Ｓ１０５は、第１の
外部端子１０５を介して出力され、外部のＬＳＩテスタ
（図示せず）にて観測する。そして、外部のＬＳＩテス
タでは、その観測された一致・不一致信号Ｓ１０５のす
べてが一致した場合は良品と判定し、一方、一致・不一
致信号Ｓ１０５のうちの１つでも不一致である場合は不
良品と判定する。

【００９２】そして、上述したような処理を、順次アド
レスをインクリメントして、第１及び第２のＲＯＭ１０
２，１０３の最終アドレスまで繰り返し行うことによっ
て、半導体集積回路１００の外部から直接制御・観測す
ることなしに、前記第１及び第２のＲＯＭ１０２，１０
３の全領域テストを可能にする。

【００９３】以上のように、本実施の形態８の半導体集
積回路によれば、アドレス発生器１０１と、同一の秘匿
データを保持する第１の記憶部１０２及び第２の記憶部
１０３と、前記第１及び第２の記憶部１０２，１０３か
らの出力が同一か否かを比較する比較回路１０４と、を
備えるようにしたので、第三者に公開することができな
い秘匿データを保持する記憶部のデータの正当性のチェ
ックを、半導体集積回路１００の外部から直接制御・観
測することなく、半導体集積回路１００の内部において
行ことができるため、秘匿データの守秘性を守りなが
ら、テストを実施することができる。

【００９４】なお、アドレス発生器１０１と比較回路１
０４とをマイクロコンピュータ（以下、マイコンと称
す）より構成し、プログラムにより、第１の記憶部１０
２及び第２の記憶部１０３に記憶されている各秘匿デー
タを読み出し、第１の記憶部１０２及び第２の記憶部１
０３より読み出された各秘匿データが等しいか否かを調
べ、その比較結果を半導体集積回路１００の外部に出力
するようにしてもよく、上述と同様の効果が得られる。

【００９５】（実施の形態９）以下、本発明の請求項１
２から請求項１５に記載の発明に対応する、実施の形態
９について図面を参照しながら説明する。前記実施の形
態８において説明したように、第１のＲＯＭ１０２と第
２のＲＯＭ１０３とに同一の内容を保持させて、比較回
路１０４で判定を行った場合、正しい判定結果が得られ
ない場合がある。例えば、製造工程上において何らかの
要因で、前記第１のＲＯＭ１０２と第２のＲＯＭ１０３
との両方に対して、秘匿データの記憶が正しく行われ
ず、２つのＲＯＭの全領域が全て“０”、または２つの
ＲＯＭの全領域が全て“１”のデータを持つ場合は、不
良品であるにも拘わらず良品と判定され、正しい判定結
果が得られない。また、前記２つのＲＯＭが、同一アド
レス、同一ビットに故障を持った場合も、前記と同様、
不良品であると正しく判定できない。そこで、本実施の
形態９においては、前記実施の形態８と同様、半導体集
積回路内に秘匿データを格納する記憶部を２つ設ける
が、各記憶部に、互いに反転した秘匿データを記憶す
る。

【００９６】図８は、本発明の実施の形態９による半導
体集積回路の構成を示す図である。本実施の形態９にお
ける半導体集積回路１００は、上述の実施の形態８によ
る半導体集積回路と同じ構成であるため、同じ符号を付
しここでは説明を省略する。ただし、本実施の形態９に
おいては、第１のＲＯＭ１０２と第２のＲＯＭ１０３に
は、互いに反転した秘匿データが記憶されているものと
する。

【００９７】以下、本実施の形態９による半導体集積回
路１００の動作について説明する。まず、第１のＲＯＭ
１０２に対して、アドレス発生器１０１が発生した第１
のアドレス信号Ｓ１０１でアクセスする。また、第２の
ＲＯＭ１０３に対しても同様に、アドレス発生器１０１
が発生した第２のアドレス信号Ｓ１０２でアクセスす
る。この時、アドレス発生器１０１が第１のＲＯＭ１０
２及び第２のＲＯＭ１０３に対して発生する第１及び第
２のアドレス信号Ｓ１０１，Ｓ１０２は、同一である。

【００９８】そして、第１のアドレス信号Ｓ１０１でア
クセスされた第１のＲＯＭ１０２は、比較回路１０４に
対して第１の秘匿データＳ１０３を出力し、また、第２
のアドレス信号Ｓ１０２でアクセスされた第２のＲＯＭ
１０３は、比較回路１０４に対し、第２の秘匿データＳ
１０４を出力する。

【００９９】そして、比較回路１０４は、前記第１のＲ
ＯＭ１０２からの第１の秘匿データＳ１０３と、第２の
ＲＯＭ１０３からの第２の秘匿データＳ１０４とを、ア
ドレス毎に１ビットづつ比較し、一致・不一致信号Ｓ１
０５を出力する。一致・不一致信号Ｓ１０５は、第１の
外部端子１０５に接続されており、該第１の外部端子１
０５を介して、外部のＬＳＩテスタ（図示せず）にて観
測する。そして、外部のＬＳＩテスタでは、その観測さ
れた一致・不一致信号Ｓ１０５のすべてが不一致である
場合は良品と判定し、一方、一致・不一致信号Ｓ１０５
のうちの１つでも一致した場合は不良品と判定する。

【０１００】そして、上述したような処理を、順次アド
レスをインクリメントして、第１及び第２のＲＯＭ１０
２，１０３の最終アドレスまで繰り返し行うことによっ
て、半導体集積回路１００の外部から直接制御・観測す
ることなしに、前記第１及び第２のＲＯＭ１０２，１０
３の全領域テストを可能にする。

【０１０１】以上のように、本実施の形態９の半導体集
積回路によれば、２つの記憶部１０２，１０３に互いに
反転したデータを格納し、外部のＬＳＩテスタにおいて
観測された一致・不一致信号Ｓ１０５を観測し、該一致
・不一致信号Ｓ１０５が全て不一致の場合は良品と判定
するようにしたので、製造工程上において、何らかの要
因で前記２つの記憶部１０２，１０３の両方に対して、
データの記憶が正しく行われず、記憶部の全領域が２つ
共全て“０”、または記憶部の全領域が２つ共全て
“１”のデータを持つ場合、あるいは、２つの記憶部
が、同一アドレス、同一ビットに故障を持った場合で
も、これを不良品と正しく判定することができ、前述実
施の形態８の効果に加え、一層正しく不良品を判定する
ことができる。

【０１０２】なお、本実施の形態９においても、アドレ
ス発生器１０１と比較回路１０４とをマイコンにより構
成し、そのプログラムにより、第１の記憶部１０２及び
第２の記憶部１０３に記憶されている秘匿データを読み
出し、第１の記憶部１０２及び第２の記憶部１０３より
読み出された秘匿データが等しいか否かを比較し、その
比較結果を半導体集積回路１００の外部に出力するよう
にしてもよく、上述と同様の効果が得られる。

【０１０３】（実施の形態１０）以下、本発明の請求項
１６から請求項１８に記載の発明に対応する、実施の形
態１０について図面を参照しながら説明する。本実施の
形態１０においては、半導体集積回路内に同一内容の秘
匿データを格納した記憶部を２つ設け、該各記憶部に格
納された秘匿データをアドレス毎に比較する判定に加
え、前記各記憶部の秘匿データを演算する演算回路をさ
らに設けるようにし、該演算結果によってもデータの正
当性のチェックを行う。

【０１０４】図９は、本発明の実施の形態１０による半
導体集積回路の構成を示す図である。図９において、本
実施の形態１０による半導体集積回路１００ａは、第三
者に公開したくない秘匿データが格納された第１のＲＯ
Ｍ１０２と、前記第１のＲＯＭ１０２と全く同一内容の
データが格納された第２のＲＯＭ１０３と、前記第１の
ＲＯＭに対し第１のアドレス信号Ｓ１０１を、また前記
第２のＲＯＭ１０３に対し第２のアドレス信号Ｓ１０２
を発生させてアクセスするアドレス発生器１０１と、前
記第１のＲＯＭ１０２からの第１の秘匿データＳ１０３
と、前記第２のＲＯＭ１０３からの第２の秘匿データＳ
１０４とを比較し、一致・不一致信号Ｓ１０５を第１の
外部端子１０５に出力する比較回路１０４と、前記第１
のＲＯＭ１０２からの第１の秘匿データＳ１０３を入力
してチェックサムを実施し、その演算結果Ｓ２０６を第
２の外部端子２０８に出力する第１の演算回路２０６
（第１の演算部）と、前記第２のＲＯＭ１０３からの第
２の秘匿データＳ１０４を入力してチェックサムを実施
し、その演算結果Ｓ２０７を第３の外部端子に出力する
第２の演算回路（第２の演算部）２０７と、から構成さ
れている。

【０１０５】以下、以上のように構成された本実施の形
態１０による半導体集積回路１００ａの動作について説
明する。まず、第１のＲＯＭ１０２に対して、アドレス
発生器１０１が発生した第１のアドレス信号Ｓ１０１で
アクセスする。また、第２のＲＯＭ１０３に対しても同
様に、アドレス発生器１０１が発生した第２のアドレス
信号Ｓ１０２でアクセスする。この時、アドレス発生器
１０１が、第１のＲＯＭ１０２及び第２のＲＯＭ１０３
に対して発生する第１及び第２のアドレス信号Ｓ１０
１，Ｓ１０２は、同一である。

【０１０６】そして、第１のアドレス信号Ｓ１０１によ
りアクセスされた第１のＲＯＭ１０２は、比較回路１０
４に対して第１の秘匿データＳ１０３を出力し、また、
第２のアドレス信号Ｓ１０２によりアクセスされた第２
のＲＯＭ１０３は、比較回路１０４に対し、第２の秘匿
データＳ１０４を出力する。

【０１０７】そして、比較回路１０４は、第１のＲＯＭ
１０２からの第１の秘匿データＳ１０３と、第２のＲＯ
Ｍ１０３からの第２の秘匿データＳ１０４とを、アドレ
ス毎に１ビットづつ比較し、一致・不一致信号Ｓ１０５
を出力する。そして、その一致・不一致信号Ｓ１０５
は、第１の外部端子１０５を介して出力され、外部のＬ
ＳＩテスタ（図示せず）にて観測する。そして、外部の
ＬＳＩテスタでは、その観測された一致・不一致信号Ｓ
１０５のすべてが一致した場合は良品と判定し、一方、
一致・不一致信号Ｓ１０５のうちの１つでも不一致であ
る場合は不良品と判定する。

【０１０８】そして、上述したような処理を、順次アド
レスをインクリメントして、第１及び第２のＲＯＭ１０
２，１０３の最終アドレスまで繰り返し行うことによっ
て、半導体集積回路１００ａの外部から直接制御・観測
することなしに、前記第１及び第２のＲＯＭ１０２，１
０３の全領域テストを可能にする。

【０１０９】さらに、本実施の形態１０においては、前
記比較回路１０４による判定に加え、前記第１及び第２
のＲＯＭ１０２，１０３からの秘匿データＳ１０３、Ｓ
１０４を演算回路２０６，２０７に入力し、該各演算回
路２０６，２０７においてチェックサムによりデータの
正当性の判定を行う。

【０１１０】つまり、第１のＲＯＭ１０２からの第１の
秘匿データＳ１０３を、第１の演算回路２０６に入力
し、該第１の演算回路２０６において、入力された第１
の秘匿データＳ１０３に対してチェックサムを実施し、
演算結果Ｓ２０６を出力する。そして、該演算結果Ｓ２
０６は第２の外部端子２０８を介して出力され、外部の
ＬＳＩテスタ（図示せず）で良否判定を行う。

【０１１１】同様に、第２のＲＯＭ１０３からの第２の
秘匿データＳ１０４を、第２の演算回路２０７に入力
し、該第２の演算回路２０７で、入力された第２の秘匿
データＳ１０４に対してチェックサムを実施し、演算結
果Ｓ２０７を出力する。そして、その演算結果Ｓ２０７
は第３の外部端子２０９を介して出力され、外部のＬＳ
Ｉテスタ（図示せず）で良否判定を行う。

【０１１２】そして、外部のＬＳＩテスタ（図示せず）
では、前述したように一致・不一致信号Ｓ１０５を観測
することにより行う良否判定に加え、あらかじめ用意し
ておいた正しいＲＯＭデータを数値とみなし、その合計
値を第１及び第２の演算結果Ｓ２０６，Ｓ２０７の期待
値とし、前記第１及び第２のＲＯＭ１０２，１０３に格
納されたデータの良否判定を行う。

【０１１３】以上のように、本実施の形態１０の半導体
集積回路によれば、アドレス発生器１０１と、同一の秘
匿データが格納された第１及び第２の記憶部１０２，１
０３と、前記第１及び第２の記憶部１０２，１０３から
の出力を比較する比較回路１０４と、各記憶部１０２，
１０３に格納されている秘匿データの正当性についての
チェックサムを行う第１及び第２の演算回路２０６，２
０７と、を備えるようにしたので、秘匿データが格納さ
れた記憶部１０２，１０３を、半導体集積回路１００ａ
外部から直接制御・観測することなく、秘匿データの守
秘性を守りながら、回路検査を実施することができる。
また、前記２つの記憶部１０２，１０３が、同一アドレ
ス、同一ビットに故障を持った場合でも、演算回路２０
６，２０７による演算結果Ｓ２０６，Ｓ２０７も合わせ
て出力することにより、その演算結果が予め用意してお
いた正しいデータによる演算結果と不一致である場合は
不良品と判定できるため、記憶部内のデータを、より一
層正しく良否判定を行うことが可能となる。

【０１１４】また、本実施の形態１０によれば、演算回
路２０６，２０７によるチェックサム演算結果により、
どちらか一方の記憶部が正しいとき、その正しい記憶部
を選択することもできる。すなわち、第１のＲＯＭ１０
２が不良品でも、第２のＲＯＭ１０３が良品であれば、
正しいＲＯＭの良品判定が可能なため、テスト時の歩留
りを向上することができる。

【０１１５】なお、本実施の形態１０では、２つのＲＯ
Ｍ１０２，１０３が同一の内容を持つものとしたが、２
つのＲＯＭが互いに反転したデータを持つものとしても
よく、この場合は、各演算回路２０６，２０７における
チェックサムとして、一方のＲＯＭでは“０”の合計
を、他方のＲＯＭでは“１”の合計をカウントする等、
データの正当性を確認できる演算方法を用いることで、
同様な効果が得られる。

【０１１６】また、本実施の形態１０においても、アド
レス発生器１０１と比較回路１０４と演算回路２０６，
２０７とをマイコンにより構成し、そのプログラムによ
り、第１の記憶部１０２及び第２の記憶部１０３に記憶
されている秘匿データを読み出し、第１の記憶部１０２
及び第２の記憶部１０３より読み出された秘匿データが
等しいか否かを比較して、その比較結果を半導体集積回
路１００ａの外部に出力し、また、第１の記憶部１０２
及び第２の記憶部１０３に記憶されているデータの正当
性を確認するための演算を行い、その演算結果を半導体
集積回路１００ａの外部に出力するようにしてもよく、
上述と同様の効果が得られる。

【０１１７】また、本実施の形態１０においては、演算
回路２０６，２０７にてチェックサムを行うとしたが、
これはチェックサムだけに限定するものではなく、たと
えば、ＣＲＣチェックのようなものでもよい。

【０１１８】（実施の形態１１）以下、本発明の請求項
１９に記載の発明に対応する、実施の形態１１について
説明する。本実施の形態１１においては、半導体集積回
路内に演算結果によりデータの正当性を判定する自己判
定回路と、その判定結果により正しく記憶されている記
憶部を選択する選択部とを設け、外部から直接制御・観
測することなく、記憶部に格納された秘匿データの正当
性のチェックを行う。

【０１１９】図１０は、本発明の実施の形態１１による
半導体集積回路の構成を示す図である。図１０におい
て、本実施の形態１１における半導体集積回路１００ｂ
は、アドレス発生器１０１と、同一の秘匿データを格納
した第１のＲＯＭ１０２及び第２のＲＯＭ１０３と、各
ＲＯＭの秘匿データの正当性をチェックする第１の演算
回路２０６及び第２の演算回路２０７と、前記２つの演
算回路の結果を入力とする自己判定回路（自己判定部）
３００と、自己判定回路３００の結果から使用するＲＯ
Ｍを選択するＲＯＭ選択信号Ｓ３０１を出力するＲＯＭ
選択回路（選択部）３０１と、から構成される。

【０１２０】ここで、前記自己判定回路３００の判定規
則は、第１の演算回路２０６及び第２の演算回路２０７
の両方の演算結果が正しい場合、どちらのＲＯＭを使用
してもよいとし、片方だけ演算回路の結果が正しい場
合、正しい結果を出したＲＯＭを選択するとし、両方の
演算結果がともに正しくない場合、テスト時に不良品と
して落とすものとする。

【０１２１】以下、以上のように構成された本実施の形
態１１による半導体集積回路１００ｂの動作について説
明する。まず、第１のＲＯＭ１０２に対して、アドレス
発生器１０１が発生した第１のアドレス信号Ｓ１０１で
アクセスする。そして、前記第１のアドレス信号Ｓ１０
１により、第１のＲＯＭ１０２からの第１の秘匿データ
Ｓ１０３が出力され、該第１の秘匿データＳ１０３は、
第１の演算回路２０６に入力される。そして、第１の演
算回路２０６において、第１の秘匿データＳ１０３に対
して所定の演算を行った後、その演算結果Ｓ２０６を自
己判定回路３００に入力する。

【０１２２】同様に、第２のＲＯＭ１０３に対して、ア
ドレス発生器１０１が発生した第２のアドレス信号Ｓ１
０２でアクセスする。第２のＲＯＭ１０３からの第２の
秘匿データＳ１０４が第２の演算回路２０７に入力さ
れ、所定の演算を行った後、その演算結果Ｓ２０７を自
己判定回路３００に入力する。

【０１２３】上述したような処理を、順次アドレスをイ
ンクリメントして、各ＲＯＭの最終アドレスまで繰り返
し行うことによって、半導体集積回路１００ｂの外部か
ら直接制御・観測することなしに、前記第１及び第２の
ＲＯＭ１０２，１０３の全領域テストを可能にする。

【０１２４】そして、自己判定回路３００では、チェッ
クサム等により２つのＲＯＭの演算結果Ｓ２０６、Ｓ２
０７を判定し、両方の演算結果が正しい場合、どちらの
ＲＯＭを使用してもよいとし、片方だけ演算回路の結果
が正しい場合、正しい結果を出したＲＯＭを選択すると
し、両方の演算結果がともに正しくない場合、不良品で
あると判定し、該判定結果Ｓ３００をＲＯＭ選択回路３
０１に出力する。

【０１２５】そして、ＲＯＭ選択回路３０１において
は、前記自己判定回路３００からの判定結果Ｓ３００に
基づき、ＲＯＭ選択信号Ｓ３０１を前記第１及び第２の
ＲＯＭに出力する。すなわち、第１のＲＯＭ１０２が不
良品でも、第２のＲＯＭ１０３が良品であれば、半導体
集積回路のテストとしては、良品判定とすることがで
き、テスト時の歩留りが向上する。

【０１２６】以上のように、本実施の形態１１の半導体
集積回路によれば、アドレス発生器１０１と、同一の秘
匿データを保持する第１の記憶部１０２及び第２の記憶
部１０３と、各記憶部１０２，１０３からの出力を演算
する第１演算回路２０６及び第２の演算回路２０７と、
前記演算回路２０６，２０７の演算結果を判定する自己
判定回路３００と、該自己判定回路３００からの判定結
果に基づいて使用する記憶部を選択するＲＯＭ選択回路
と、を備えるようにしたので、第三者に公開したくない
秘匿データを持った記憶部のデータの正当性のチェック
を、半導体集積回路１００ｂ外部から直接制御・観測す
ることなく、秘匿データの守秘性を守りながら回路検査
を実施することができ、さらに、どちらか一方の演算回
路２０６，２０７における演算結果が正しければ、半導
体集積回路１００ｂを良品判定とすることができるの
で、テスト時の歩留りを向上することもできる。

【０１２７】（実施の形態１２）以下、本発明の請求項
２０に記載の発明に対応する、実施の形態１２について
説明する。本実施の形態１２においては、秘匿データが
格納された記憶部を備える半導体集積回路上に、前記記
憶部に格納されているデータと同一内容のデータが記憶
されたＲＯＭを含むＤＳＰを設け、外部から直接制御・
観測することなく、前記記憶部に格納された秘匿データ
の良否判定を行う。

【０１２８】図１１は、本実施の形態１２による半導体
集積回路の構成を示す図である。図１１において、本実
施の形態１２における半導体集積回路１００ｃは、第三
者に公開したくない秘匿データを格納した内蔵ＲＯＭ
（記憶部）４０１と、前記内蔵ＲＯＭ４０１と同等のデ
ータを、その内部のＲＯＭ（図示せず）等にもつＤＳＰ
（情報処理装置）と、外部端子４０３と、からなる。

【０１２９】以下、以上のように構成された本実施の形
態１２による半導体集積回路１００ｃの動作について説
明する。回路検査時、まずＤＳＰ４０２は、内蔵ＲＯＭ
４０１に対して、アドレス信号Ｓ４００でアクセスす
る。そして、内蔵ＲＯＭ４０１に格納された秘匿データ
Ｓ４０１を取り込む。ＤＳＰ４０２は、その内部に内蔵
ＲＯＭ４０１に格納された秘匿データＳ４０１と同等の
データを持ち、前記ＤＳＰ４０２内部のデータと、内蔵
ＲＯＭ４０１の秘匿データＳ４０１とを比較して、良否
判定を行い、判定結果Ｓ４０２を外部端子４０３へ出力
する。

【０１３０】以上のように、本実施の形態１２の半導体
集積回路によれば、内蔵ＲＯＭ４０１の内容と同一のデ
ータをその内部にもつＤＳＰ４０２を備えるようにした
ので、第三者に公開したくない秘匿データが格納された
内蔵ＲＯＭ４０１を、半導体集積回路１００ｃ外部から
直接制御・観測することなく、その秘匿データの守秘性
を守りながら、回路検査を実施することができる。

【０１３１】（実施の形態１３）以下、本発明の請求項
２１に記載の発明に対応する、実施の形態１３について
図面を参照しながら説明する。前記実施の形態１２で
は、秘匿データと同一のデータをＤＳＰ内のＲＯＭに記
憶するようにしたが、本実施の形態１３では、前記秘匿
データと同一内容のデータを、ＤＳＰ内に、ソフトウエ
アで保持する。

【０１３２】図１２は、本発明の実施の形態１３による
半導体集積回路の構成を示す図である。本実施の形態１
３における半導体集積回路１００ｄは、ＤＳＰ４０２
（情報処理装置）内に、ソフトウェア５００により、内
蔵ＲＯＭ４０１内に格納されている秘匿データと同一の
データを保持する点においてのみ異なり、そのほかの構
成は、前記実施の形態１２による半導体集積回路１００
ｃと同じ構成である。よって、ここでは説明を省略す
る。

【０１３３】以下、以上のように構成された本実施の形
態１３による半導体集積回路１００ｄの動作について説
明する。回路検査時、まずＤＳＰ４０２は、内蔵ＲＯＭ
４０１に対して、アドレス信号Ｓ４００でアクセスし、
内蔵ＲＯＭ４０１からの秘匿データＳ４０１を取り込
む。そして、ＤＳＰ４０２は、ソフトウェア５００のデ
ータ領域内に、内蔵ＲＯＭ４０１の秘匿データと同一内
容のデータを保持しておき、該ＤＳＰ４０２のソフトウ
ェア５００内のデータと、内蔵ＲＯＭ４０１の秘匿デー
タＳ４０１とを比較することで良否判定を行い、その判
定結果Ｓ４０２を外部端子４０３へ出力する。

【０１３４】このように、本実施の形態１３による半導
体集積回路によれば、内蔵ＲＯＭ４０１の内容と同一の
データを、ＤＳＰ４０２のソフトウェア５００に保持す
るようにしたので、第三者に公開したくない秘匿データ
が格納された内蔵ＲＯＭ４０１を、半導体集積回路１０
０ｄの外部から直接制御・観測することなく、その守秘
データの守秘性を守りながら、より速く回路検査を実施
することができる。なお、実施の形態１２または１３で
は、半導体集積回路内に、記憶部に格納された秘匿デー
タと同一のデータを持つＤＳＰ４０２を備えるようにし
たが、ＤＳＰの代わりに、通常のマイコンを用いてもよ
い。

【０１３５】（実施の形態１４）以下、本発明の請求項
２２に記載の発明に対応する、実施の形態１４について
説明する。従来、記憶部ｍ１０００のメモリマップは、
図１３に示すように、記憶部ｍ１０００の、メモリアド
レスａ１０００〜ａ１００３、及びデータビットｄ１０
００〜ｄ１００３で表されるすべての空間をデータ保持
領域として使用しており、この際、例えば、記憶部ｍ１
０００が、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）であって、コンタクトマスクを使用して“０”
と“１”との区別をつけるような一般的なメモリである
場合、前述のようなデータ配置では、第三者がチップを
開封して記憶部ｍ１０００内の秘匿データの内容を解析
しようとすれば、コンタクトマスクの有り無しを見るこ
とで、その内部に保持しているデータの“０”及び
“１”の判別が可能であるため、容易に解析できてしま
う。そこで、本実施の形態１４においては、記憶部ｍ１
０００内に、守秘すべき秘匿データである有効なデータ
を保持する第１のデータ保持領域以外に、無効なランダ
ムデータを保持する第２のデータ保持領域を設ける。

【０１３６】図１４は、本発明の実施の形態１４におけ
る半導体記憶装置の記憶部のデータ配置を示したメモリ
マップの概念図である。図１４において、ｍ１０００
は、秘匿データを記憶する記憶部を表し、ａ１０００〜
ａ１００３は、それぞれメモリアドレスを表し、ｄ１０
００〜ｄ１００３は、データビットをあらわしている。
また、データ保持領域は、アドレスａ１０００〜ａ１０
０３と、データビットｄ１０００〜ｄ１００３とであら
わされている空間であり、この空間のうち、斜線を施し
たアドレスａ１００１〜ａ１００２及びデータビットｄ
１００１〜ｄ１００２で囲まれた第１のデータ保持領域
ｍ１００１には、守秘すべき秘匿データ等の有効データ
が配置されており、この第１のデータ保持領域ｍ１００
１以外のメモリ空間である第２のデータ保持領域ｍ１０
０２には、無効なランダムデータが配置されている。

【０１３７】この一連のデータの保持機構には、たとえ
ばマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
を使用し、コンタクトマスクを使用して“０”と“１”
の区別をつけるような一般的な記憶手段を使用するもの
とする。

【０１３８】前述したように、本記憶部ｍ１０００がマ
スクＲＯＭであり、コンタクトマスクを使用して“０”
と“１”の区別をつけるような一般的な記憶手段である
場合には、第三者がデータ内容を解析せんがために、こ
のチップを開封し解析しようとすれば、コンタクトマス
クの有り無しを見ることで、容易に保持しているデータ
の解析が可能である。

【０１３９】しかし、例えば、第三者がアドレスａ１０
０１に格納されているデータ列を知りえたとしても、こ
のうちどの部分のデータが有効であるかは分からない。
そして、このデータの有効部分を判別して、秘匿データ
を解析するためには、この記憶部ｍ１０００の後段に接
続される、秘匿データを利用する回路を解析しなければ
ならない。しかし、この後段の部分は一般的に大規模な
ゲート回路で構成されているため、前記記憶部ｍ１００
０の解析にくらべて格段に困難である。

【０１４０】このように、本実施の形態１４の半導体記
憶装置によれば、秘匿データを記憶する記憶部として、
格納すべきデータ容量よりも大きな容量を持つ記憶部ｍ
１０００を用い、その記憶部ｍ１０００のデータ保持領
域の中心部分に守秘すべき秘匿データ等の有効データを
保持する第１のデータ保持領域ｍ１００１を配置し、該
有効データを配置した第１のデータ保持領域ｍ１００１
以外の部分には、ランダムな無効データを保持する第２
のデータ保持領域ｍ１００２を配置するようにしたの
で、たとえ前記記憶部ｍ１０００が開封され、その保持
している秘匿データの“０”、“１”情報が解析された
としても、その有効データ部分を切り出して活用するこ
とは大変困難なこととなるため、本半導体記憶装置に保
持されたデータの守秘性を大きく上げることができる。

【０１４１】なお、本実施の形態１４では、有効データ
部分の各周辺部に無効データを配置する構成を例に説明
したが、これは、必ずしも必要なことではなく、少なく
とも１つの辺に隣接する部分に無効データが存在すれ
ば、同等な効果が得られる。

【０１４２】（実施の形態１５）以下、本発明の請求項
２３に記載の発明に対応する、実施の形態１５について
説明する。本実施の形態１５においては、記憶部とし
て、同じ形状的特徴をもつ第１の記憶部と第２の記憶部
とを設け、第１の記憶部には秘匿データ等の有効データ
を保持し、第２の記憶部には無効データを保持するもの
である。

【０１４３】図１５は、本発明の実施の形態１５におけ
る半導体記憶装置の記憶部のデータ配置を示したメモリ
マップの概念図である。図１５において、ｍ２０００，
ｍ２１００は、第１、第２の記憶部であり、該第１の記
憶部ｍ２０００は秘匿データ等の有効データを保持し、
第２の記憶部ｍ２１００は、無効データを保持するもの
である。また、ａ２０００〜ａ２００３は、それぞれメ
モリアドレスを表し、ｄ２０００〜ｄ２００３は、デー
タビットをあらわしている。

【０１４４】前記第１の記憶部ｍ２０００は、図中斜線
を施したアドレスａ２０００〜ａ２００１と、データビ
ットｄ２０００〜ｄ２００１とであらわされる空間であ
って、守秘すべき秘匿データ等の有効データが配置され
ている。また、この秘匿データを保持する第１の記憶部
ｍ２０００と、容量やデータ配置形状などの特徴が同じ
である第２の記憶部ｍ２１００（アドレスａ２００２〜
ａ２００３と、データビットｄ２００２〜ｄ２００３と
であらわされる空間）に、無効なランダムデータを配置
する。

【０１４５】この一連のデータの保持機構には、たとえ
ばマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
を使用し、コンタクトマスクにより“０”と“１”の区
別をつけるような一般的な記憶手段を使用するものとす
る。

【０１４６】前述したように、本記憶部ｍ２０００、ｍ
２１００がマスクＲＯＭであって、コンタクトマスクに
より“０”と“１”の区別をつけるような一般的な記憶
手段である場合には、第三者がデータ内容を解析せんが
ために、このチップを開封し解析しようとすれば、コン
タクトマスクの有り無しを見ることで、容易に保持して
いるデータの解析が可能である。

【０１４７】しかし、例えば、第三者がアドレスａ２０
００に格納されているデータ列を知りえたとしても、こ
の記憶部のデータが有効であるか無効であるかは、この
記憶部ｍ２０００，ｍ２１００の後段に接続される、秘
匿データを利用する回路を解析しなければ知ることがで
きない。しかしながら、この後段の部分は一般的に大規
模なゲート回路で構成されており、それを解析すること
は、前記記憶部ｍ２０００，ｍ２１００の解析にくらべ
て格段に困難である。

【０１４８】このように、本実施の形態１５の半導体記
憶装置によれば、記憶部として、秘匿データ等の有効デ
ータを保持する第１の記憶部ｍ２０００と、同じ形状的
特徴をもつ無効データを保持する第２の記憶部ｍ２１０
０を備えるようにしたので、どの記憶部が秘匿データ等
の有効データを持っているかは簡単には分からず、たと
え全部の記憶部が開封されてその保持しているデータの
“０”、“１”情報が解析されたとしても、どのデータ
が有効であるかを判断して活用することは大変困難なこ
ととなるため、本半導体記憶装置に保持されたデータの
守秘性を大きく上げることができる。

【０１４９】なお、本実施の形態１５では、記憶部が２
つの場合を示したが、これは、多ければ多いほど、秘匿
データを解析しようとする第三者に対しては困難さを増
大させることになり、より守秘性能を高めることができ
ることは言うまでもない。

【０１５０】（実施の形態１６）以下、本発明の請求項
２４、請求項２６に記載の発明に対応する、実施の形態
１６について説明する。本実施の形態１６においては、
記憶部として、同じ形状的特徴をもつ第1から第９の記
憶部を設け、秘匿データ等の有効データを第１の記憶部
に保持し、該第１の記憶部を囲むように配置された第２
〜第９の記憶部に、無効データを保持するものである。
図１６は、本発明の実施の形態１６における半導体記憶
装置のデータ配置を示したメモリマップの概念図であ
る。

【０１５１】図１６において、ｍ３０００は、有効デー
タを保持する第１の記憶部であり、ｍ３００１〜ｍ３０
０８は、無効データを保持する第２〜第９の記憶部をあ
らわしている。また、ａ３０００〜ａ３００５は、それ
ぞれメモリアドレスを表し、ｄ３０００〜ｄ３００５
は、データビットをあらわしている。前記第１の記憶部
ｍ３０００は、図中斜線を施したアドレスａ３００２〜
ａ３００３と、データビットｄ３００２〜ｄ３００３と
であらわされる空間であって、守秘すべき秘匿データ等
の有効データが配置されている。

【０１５２】また、この秘匿データを保持する第１の記
憶部ｍ３０００と、容量やデータ配置形状などの特徴が
同じである８個の記憶部、つまり、第２の記憶部ｍ３０
０１（アドレスａ３０００〜ａ３００１と、データビッ
トｄ３０００〜ｄ３００１とであらわされる空間）と、
第３の記憶部ｍ３００２（アドレスａ３００２〜ａ３０
０３と、データビットｄ３０００〜ｄ３００１とであら
わされる空間）と、第４の記憶部ｍ３００３（アドレス
ａ３００４〜ａ３００５と、データビットｄ３０００〜
ｄ３００１とであらわされる空間）と、第５の記憶部ｍ
３００４（アドレスａ３０００〜ａ３００１と、データ
ビットｄ３００２〜ｄ３００３とであらわされる空間）
と、第６の記憶部ｍ３００５（アドレスａ３００４〜ａ
３００５と、データビットｄ３００２〜ｄ３００３とで
あらわされる空間）と、第７の記憶部ｍ３００６（アド
レスａ３０００〜ａ３００１と、データビットｄ３００
４〜ｄ３００５とであらわされる空間）と、第８の記憶
部ｍ３００７（アドレスａ３００２〜ａ３００３と、デ
ータビットｄ３００４〜ｄ３００５とであらわされる空
間）と、第９の記憶部ｍ３００８（アドレスａ３００４
〜ａ３００５と、データビットｄ３００４〜ｄ３００５
とであらわされる空間）に、それぞれ無効なランダムデ
ータを配置する。

【０１５３】この一連のデータの保持機構には、たとえ
ばマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
を使用し、コンタクトマスクを使用して“０”と“１”
の区別をつけるような一般的な記憶手段を使用するもの
とする。

【０１５４】そして、これらの第１〜第９の記憶部の物
理的な配置は、図１６に示したメモリマップの概念図の
ように、秘匿データ等の有効データを保持する第１の記
憶部ｍ３０００の周囲を、無効データを保持する第２〜
第９の記憶部ｍ３００１〜ｍ３００８が取り囲むように
配置をする。

【０１５５】そして、前記第２〜第９の記憶部ｍ３００
１〜ｍ３００８は、テスト回路によって外部から読み出
し可能となるようにし、中心に配置した有効データを保
持する第１の記憶部ｍ３０００は、テスト回路による読
み出しは不可能となるようにする。

【０１５６】前述したように、本記憶装置の９個の記憶
部ｍ３０００〜ｍ３００８がマスクＲＯＭであって、コ
ンタクトマスクにより“０”と“１”の区別をつけるよ
うな一般的な記憶手段である場合には、第三者がデータ
内容を解析せんがために、このチップを開封し解析しよ
うとすれば、コンタクトマスクの有り無しを見ること
で、容易に保持しているデータの解析が可能である。

【０１５７】しかし、この９個の記憶部ｍ３０００〜ｍ
３００８に格納されたデータのうち、どこに格納されて
いるデータ列が有効であるかは、この記憶部の後段に接
続される、秘匿データを利用する回路を解析しなければ
知ることができない。しかしながら、この後段の部分は
一般的に大規模なゲート回路で構成されており、それを
解析することは、前記記憶部ｍ３０００〜ｍ３００８の
解析にくらべて格段に困難である。

【０１５８】さらに、通常、半導体集積回路の不良は、
工程における「ごみ」の付着などのために起こることは
よく知られており、ある一部分が「ごみ」によって不具
合を持つ場合は、その隣接部分にも不具合が及ぶことが
よくあることも知られている。従って、周辺部分に１つ
でも不具合があれば、中心部分が良品である確率は格段
に下がり、周辺部分が不良であればそれをもって中心部
分も不良であるとしても大きくは違わない。

【０１５９】ここで、本実施の形態１６では、図１６に
示すように、秘匿データ等の有効データを保持する第１
の記憶部ｍ３０００は、無効データを保持する第２〜第
９の記憶部ｍ３００１〜ｍ３００８が取り囲むように配
置され、さらに該第２〜第９の記憶部ｍ３００１〜ｍ３
００８は、外部から読み出しできるように構成されてい
る。

【０１６０】以上に示す構成により、第１の記憶部ｍ３
０００は外部から読み出しできないため、外部から検査
することは困難である。しかし、第２〜第９の記憶部ｍ
３００１〜ｍ３００８を外部から検査することは容易で
あるため、これら８個の記憶部ｍ３００１〜ｍ３００８
の検査を行い、その結果が１つでも不良と判定されれ
ば、上述した理由により、これを以て中心部分の第１の
記憶部ｍ３０００も不良であると判定しても差し支えな
い。従って、本実施の形態１６に示す記憶部の配置方法
を採用すれば、検査を実施する者にも秘匿データの内容
を知り得ないという効果がある。

【０１６１】このように、本実施の形態１６の半導体記
憶装置によれば、記憶部として、秘匿データ等の有効デ
ータを保持する第１の記憶部ｍ３０００と、同じ形状的
な特徴をもつ無効データを保持する８個の記憶部ｍ３０
０１〜ｍ３００８とを備えるようにしたので、どの記憶
部が秘匿データ等の有効データを持っているかは簡単に
は分からず、また、たとえ全部の記憶部が開封されてそ
の保持しているデータの“０”、“１”情報が解析され
たとしても、どのデータが有効であるかを判断して活用
することは大変困難なことであり、半導体記憶装置に保
持されたデータの守秘性を大きく上げることができる。

【０１６２】さらに、本実施の形態１６では、９個の記
憶部ｍ３０００〜ｍ３００８のうち無効データを格納す
るべき８個の記憶部ｍ３００１〜ｍ３００８が外部から
読み出しできるように構成されているために、これらの
記憶部ｍ３００１〜ｍ３００８を外部から検査すること
は容易である。従って、これら８個の記憶部ｍ３００１
〜ｍ３００８の検査を行い、その結果が１つでも不良と
判定されれば、これを以て中心部分の有効データの記憶
部も不良であると判定するようにし、良品テストを実施
する者も第１の記憶部ｍ３０００に保持された秘匿デー
タの内容を知り得ないようにして回路検査することがで
き、この結果、本半導体集積回路のデータ守秘性をさら
にアップすることができる。

【０１６３】（実施の形態１７）以下、本発明の請求項
２５、請求項２６に記載の発明に対応する、実施の形態
１７について説明する。図１７は、本発明の実施の形態
１７における半導体記憶装置の記憶部のデータ配置を示
したメモリマップの概念図である。

【０１６４】図１７において、ｍ４０００〜ｍ４０１５
は、１つの記憶部において、データを保持する第１〜第
１６のデータ保持領域をあらわしており、ａ４０００〜
ａ４００４は、それぞれメモリアドレスを表し、ｄ４０
００〜ｄ４００４は、データビットをあらわしている。
そして、本実施の形態１７においては、図中斜線のハッ
チングを施した空間が、秘匿データ等の有効データを保
持する有効データ保持領域を示しており、第２のデータ
保持領域ｍ４００１（アドレスａ４００２〜ａ４００３
と、データビットｄ４０００〜ｄ４００１とであらわさ
れる空間）、第４のデータ保持領域ｍ４００３（アドレ
スａ４０００〜ａ４００１と、データビットｄ４０００
〜ｄ４００１とであらわされる空間）、第１０のデータ
保持領域ｍ４００９（アドレスａ４００２〜ａ４００３
と、データビットｄ４００２〜ｄ４００３とであらわさ
れる空間）、及び第１２のデータ保持領域ｍ４０１１
（アドレスａ４０００〜ａ４００１と、データビットｄ
４００２〜ｄ４００３とであらわされる空間）、秘匿デ
ータ等の有効データが配置される。これ以外の記憶部の
空間には、無効データが配置される。

【０１６５】この一連のデータの保持機構には、たとえ
ばマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
を使用し、コンタクトマスクを使用して“０”と“１”
の区別をつけるような一般的な記憶手段を使用するもの
とする。また、有効データ保持空間は、半導体集積回路
の外部からの読み出しはできない様に構成されるが、こ
れ以外の無効データ保持空間は、外部からテスト回路に
よって読み出し可能になるように設計される。

【０１６６】前記のようにデータ配置をした記憶部に対
して、前記実施の形態１６と同様に、第三者がデータ内
容を解析せんがためにこのチップを開封し解析すると
き、たとえばコンタクトマスクの有り無しを見ること
で、容易に保持しているデータの“０”および“１”の
判別は可能である。

【０１６７】しかし、この“０”及び“１”を判別され
たデータのうち、どこに格納されているデータ列が有効
であるかは、この記憶部の後段に接続された、取得デー
タ利用する回路を解析しなければ知ることができない。
しかしながら、この後段の部分は一般的に大規模なゲー
ト回路で構成されており、その解析は記憶部の解析にく
らべて格段に困難である。

【０１６８】このように、本実施の形態１７の半導体集
積回路によれば、記憶部として、第１〜第１６のデータ
保持領域を設け、そのうちの第２、４、１０、１２のデ
ータ保持領域ｍ４００１，ｍ４００３、ｍ４００９，ｍ
４０１１に、秘匿データ等の有効データを保持するよう
にしたので、たとえ、該第２、４、１０、１２のデータ
保持領域において、その保持している有効データの
“０”、“１”情報が解析されたとしても、それのデー
タの有効部分を切り出して活用することは大変困難なこ
とであり、本半導体集積回路のデータ守秘性を大きく上
げることができる。

【０１６９】さらに、前記実施の形態１６と同じよう
に、記憶部において、有効データ保持領域と無効データ
保持領域とが隣接して配置されているため、無効データ
保持領域に不具合があれば有効データ保持領域に不具合
がある確率が格段に増加する。したがって、有効データ
保持領域を直接に検査せず、無効データ保持領域の良否
検査のみを行うだけで、その結果を有効データ保持領域
の不具合発見の結果の代用とすることができる。つま
り、本実施の形態１７による構成では、無効データ保持
領域は半導体集積回路の外部から直接読み出しが可能で
あるように設計されているため、該無効データ保持領域
の判定検査は極めて容易にでき、該無効データ保持領域
の判定結果に基づいて、有効データ保持領域の良否も簡
単に分かることになる。また、この検査方法は、検査を
実施する者にも有効データの内容を知り得ないという効
果があるので、本半導体集積回路のデータ守秘性をさら
にアップすることができる。

【０１７０】なお、本実施の形態１７では、記憶部内の
データ保持領域の配置を、アドレス及びデータビット
を、それぞれ４分割する例で説明したが、これらは、両
者ともに分割数を“１”とする以外の、それぞれ独立な
任意の分割数を取ることにしても、同様の効果を得るこ
とはいうまでもない。

【０１７１】また、前記記憶部内を分割するに際し、そ
の分割量は、それぞれの分割により独立にかつ、アドレ
ス及びデータビットの最小単位以上で任意の量に取れる
ことはいうまでもない。さらに、実施の形態１５〜１７
では、１つの記憶部に１つのデータ保持領域、または複
数のデータ保持領域を収容するようにしたが、逆に、１
つのデータ保持領域が複数の記憶部にまたがっていても
よい。

【０１７２】（実施の形態１８）以下、本発明の請求項
２７に記載の発明に対応する、実施の形態１８について
説明する。前記実施の形態１４ないし実施の形態１７で
は、データ保持機構にマスクＲＯＭなどの記憶手段を用
いる場合について説明した。しかしながら、このマスク
ＲＯＭ方式は、マスクＲＯＭを収容する半導体集積回路
のパッケージを開封して解析すれば、容易に“０”，
“１”の判別ができるという欠点を有している。前記の
欠点を補うために、本実施の形態１８では、この記憶部
として、ＥＰ−ＲＯＭ方式を用いる。

【０１７３】ＥＰ−ＲＯＭは、データを保持する機構
が、電荷の保持によるもので、紫外線によってその保持
された電荷が消失する。ＥＰ−ＲＯＭ方式は、ＥＰ−Ｒ
ＯＭチップを紫外線に対し不透明なパッケージに封入し
たものである。ＥＰ−ＲＯＭ方式の半導体記憶装置で
は、保持されたデータを知りたいと考える第三者が、記
憶部を内蔵する半導体集積回路のパッケージを開封して
これを解析しようとしても、パッケージを開封した後、
そのデータ保持機構の上層の保護膜等を除去してデータ
保持機構を露出する必要がある。このため、解析作業中
に、照明光に含まれる紫外線等により保持されているデ
ータが消去され、データ内容の解析は不可能となる。

【０１７４】このように、本実施の形態１８の半導体記
憶装置によれば、秘匿データを保持する記憶部として、
ＥＰ−ＲＯＭ方式の記憶手段を用い、前述した他の実施
の形態で説明した発明、すなわち、秘匿データ等の有効
データと、ランダムデータを配置した無効データとをあ
わせ持つようにしたり、有効データと無効データとを相
互に配置したりするようにすることによって、どの部分
のデータが有効であるかを簡単に判別できないように
し、また、ＥＰ−ＲＯＭ方式の記憶部の開封を試みる
と、データそのものが消失してしまうようにすることに
よって、本半導体集積回路のデータ守秘性を極めて高い
ものとすることを可能にしたものである。また、上述の
ように構成することによって、ほかの手法で有効データ
や無効データを分別して切り出し活用することをも特段
に困難にすることができる。

【０１７５】

【発明の効果】以上のように、本発明の請求項１に係る
半導体集積回路によれば、秘匿データを保持する記憶部
と、外部から入力された選択信号に応じて、通常使用時
に前記記憶部に与えるべき第１のアドレス信号と、検査
時に該記憶部に与えるべき第２のアドレス信号とのいず
れかを選択し、前記記憶部に出力するアドレス信号選択
部と、前記第２のアドレス信号により前記記憶部から読
み出された前記秘匿データに対し、所定の秘密ルールに
従った演算を行い、その演算結果を外部に出力する演算
部と、を備えたようにしたので、第三者に公開したくな
い秘匿データに対して、守秘ルールを知る人のみが前記
演算回路からの出力結果の意味を判別可能となるため、
秘匿データを読み出す条件が新たに加わることとなり、
簡単な回路で高い秘匿性を維持しつつ、半導体集積回路
の検査を容易に実施することが可能になるという効果が
ある。

【０１７６】また、本発明の請求項２に係る半導体集積
回路によれば、秘匿データを保持する記憶部と、外部か
ら入力された選択信号に応じて、通常使用時に前記記憶
部に与えるべき第１のアドレス信号と、検査時に該記憶
部に与えるべき第２のアドレス信号とのいずれかを選択
し、前記記憶部に出力するアドレス信号選択部と、外部
から入力された複数のデータを演算し、その組み合わせ
に応じて、前記第２のアドレス信号により前記記憶部か
ら読み出された前記秘匿データを、外部に出力するか否
かを決定する演算部とようにしたので、特定のルールに
従った外部入力データが正しい組み合わせの場合のみ、
秘匿データを外部に出力することが可能となるため、秘
匿データを外部へ直接読み出すための手順が秘密とな
り、その手順を知りうる者のみが秘匿データを容易に読
み出すことが可能となり、高い秘匿性を維持しつつ、半
導体集積回路の検査を容易に実施することが可能になる
という効果がある。

【０１７７】また、本発明の請求項３に係る半導体集積
回路によれば、秘匿データを保持する記憶部と、外部か
ら入力された複数のデータを演算し、その組み合わせに
応じて、前記記憶部に与えるアドレス信号を選択する選
択信号を出力する演算部と、前記選択信号に基づいて、
通常使用時に前記記憶部に与えるべき第１のアドレス信
号と、検査時に該記憶部に与えるべき第２のアドレス信
号とのいずれかを選択し、前記記憶部に出力するアドレ
ス信号選択部と、を備えたようにしたので、秘匿データ
を読み出すアドレス信号を、特定のルールに従った外部
入力データが正しい組み合わせの場合のみ生成すること
が可能となるため、秘匿データを外部から直接読み出す
ための手順が秘密となり、その手順を知りうる者のみが
秘匿データを容易に読み出すことが可能となる。したが
って、高い秘匿性を維持しつつ、半導体集積回路の検査
を容易に実施することが可能になるという効果がある。

【０１７８】また、本発明の請求項４に係る半導体集積
回路によれば、秘匿データを保持する記憶部と、外部か
ら入力された選択信号に応じて、通常使用時に前記記憶
部に与えるべき第１のアドレス信号と、検査時に該記憶
部に与えるべき第２のアドレス信号とのいずれかを選択
し、前記記憶部に与えるアドレス信号選択部と、前記第
２のアドレス信号を所定の期間のみ有効にするように前
記選択信号を出力し、前記アドレス信号選択部を制御す
るタイミング検出部と、を備えたようにしたので、秘匿
データを読み出すアドレス信号が所定の期間のみ有効と
することができ、その期間を知る者のみが外部から直接
秘匿データを読み出すことができ、これにより、秘匿性
を維持しつつ、半導体集積回路の検査を容易に実施する
ことが可能になるという効果がある。

【０１７９】また、本発明の請求項５に係る半導体集積
回路によれば、秘匿データを保持する記憶部と、外部か
ら入力された選択信号に応じて、通常使用時に前記記憶
部に与えるべき第１のアドレス信号と、検査時に該記憶
部に与えるべき第２のアドレス信号とのいずれかを選択
し、前記記憶部に出力するアドレス信号選択部と、特定
の電圧や電流の印加を行うことで、導通している経路を
切断可能なヒューズと、を備え、前記ヒューズを、前記
第２のアドレス信号を外部から前記アドレス信号選択部
に入力する経路と、前記秘匿データを前記記憶部から外
部に出力する経路とに設けたようにしたので、半導体集
積回路の検査時は、秘匿データを容易に読み出すことが
でき、一方、検査終了後は、前記ヒューズを切断して外
部から秘匿データを読み出すことができないように半導
体集積回路を設定できるため、秘匿データの秘匿性を落
とすことなく、半導体集積回路の検査が容易となる効果
がある。

【０１８０】また、本発明の請求項６に係る半導体集積
回路によれば、秘匿データを保持する記憶部と、外部か
ら入力された選択信号に基づいて、通常使用時に前記記
憶部に与えるべき第１のアドレス信号と、検査時に該記
憶部に与えるべき第２のアドレス信号とのいずれかを選
択し、前記記憶部に与えるアドレス信号選択部と、前記
第２のアドレス信号を外部から入力するアドレス入力端
子と、前記第２のアドレス信号により前記記憶部から読
み出された前記秘匿データを外部に出力する出力端子
と、を備え、ウエハ上の端子のうち、前記アドレス入力
端子と前記出力端子とを、当該半導体集積回路のパッケ
ージの外部端子に接続しないようにしたので、半導体集
積回路の検査に用いる、守秘データを読み出すアドレス
信号、コントロール信号の入力、及び秘匿データ出力の
外部端子を、パッケージと接続しないことによって、半
導体集積回路の検査の時は前記秘匿データを容易に読み
出せるが、検査終了後は、該秘匿データを読み出すこと
が極端に難しくなるようにしたので、半導体集積回路の
検査時はその検査が容易であり、検査終了後は、第三者
に秘匿データが漏洩することを防止することができると
いう効果がある。

【０１８１】また、本発明の請求項７に係る半導体集積
回路によれば、秘匿データを保持する記憶部と、外部か
ら入力された選択信号に基づいて、通常使用時に前記記
憶部に与えるべき第１のアドレス信号と、検査時に該記
憶部に与えるべき第２のアドレス信号とのいずれかを選
択し、前記記憶部に出力するアドレス信号選択部と、前
記第２のアドレス信号を外部から入力するアドレス入力
端子と、前記第２のアドレス信号により前記記憶部から
読み出された前記秘匿データを外部に出力する出力端子
と、を備え、前記アドレス入力端子、及び前記出力端子
に、静電破壊保護を施さないようにしたようにしたの
で、半導体集積回路を検査する際に使用する、アドレス
信号を入力するアドレス入力端子と、秘匿データを出力
する出力端子とに静電破壊保護が施されていない端子を
用いることによって、半導体集積回路の検査時には守秘
データを容易に読み出すことができ、検査終了後は、前
記外部端子が破壊されて、秘匿データを読み出すことが
極端に難しくして、第三者に秘匿データが漏洩すること
を防止することができるという効果がある。

【０１８２】また、本発明の請求項８から請求項１５ま
でのいずれかに係る半導体集積回路、半導体集積回路の
検査方法、半導体集積回路の検査用プログラムによれ
ば、第１の秘匿データを保持する第１の記憶部と、前記
第１の秘匿データと同一、もしくは該第１の秘匿データ
の反転データを保持する第２の記憶部と、前記第１の記
憶部のデータと前記第２の記憶部のデータとを比較し
て、一致・不一致信号を出力する比較部とを備えること
によって、あるいはこれらに相当するステップを含むこ
とによって、第三者に公開したくない秘匿データが格納
された記憶部のデータの正当性のチェックを、当該半導
体集積回路外部から直接制御・観測することなく、前記
記憶部の内部において行うことができ、前記秘匿データ
の守秘性を守りながら、回路検査を実施することができ
るという効果がある。

【０１８３】また、本発明の請求項１６から請求項１８
までのいずれかに係る半導体集積回路、半導体集積回路
の検査方法、半導体集積回路の検査プログラムによれ
ば、第１の秘匿データを保持する第１の記憶部と、前記
第１の秘匿データと同一、もしくは該第１の秘匿データ
の反転データを保持する第２の記憶部と、前記第１の記
憶部のデータと第２の記憶部のデータとを比較して、一
致・不一致信号を出力する比較部と、前記第１の記憶部
と第２の記憶部のデータの正当性をチェックするそれぞ
れの演算部とを備えることによって、あるいはこれらに
相当するステップを含むことによって、一層高い確率で
不良品をチェックでき、第三者に公開したくない秘匿デ
ータが格納された記憶部を外部から直接制御・観測しな
いで、該秘匿データの守秘性を守ることができる効果が
あり、且つ、前記２つの記憶部のうち１つの記憶部が不
良品であっても、もう１つの記憶部を選択することがで
きるので、その結果、当該半導体集積回路の検査におけ
る歩留りを向上することができるという効果もある。

【０１８４】また、本発明の請求項１９に係る半導体集
積回路によれば、それぞれ秘匿データを保持する第１及
び第２の記憶部と、前記第１及び第２の記憶部に記憶さ
れている前記秘匿データの正当性を確認する演算を行う
第１及び第２の演算部と、前記第１及び第２の演算部に
よる演算結果に基づき、前記第１及び第２の記憶部のい
ずれかを選択する判定を行う自己判定部と、前記自己判
定部による判定結果に基づき、前記第１及び第２の記憶
部のうち、使用する記憶部を選択する選択部と、を備え
るようにしたので、第三者に公開したくない秘匿データ
が格納された記憶部を、外部から直接制御・観測するこ
となく、当該半導体集積回路の検査が可能となり、前記
秘匿データの守秘性を守ることができる効果があり、ま
た、前記２つの記憶部のうち１つの記憶部が不良品であ
っても、もう１つの記憶部を使用することができるの
で、その結果、当該半導体集積回路の検査における歩留
りを向上することができるという効果もある。

【０１８５】また、本発明の請求項２０または請求項２
１に係る半導体集積回路によれば、秘匿データを保持す
る記憶部と、前記記憶部と同じ内容を内部データとして
保持する情報処理装置と、を備え、前記情報処理装置
は、前記記憶部に記憶されている内容と自己の内部デー
タとを比較し、その比較結果を外部に出力するようにし
たので、第三者に公開したくない秘匿データが格納され
た記憶部を、外部から直接に制御・観測することなく、
前記秘匿データの守秘性を守りながら、当該半導体集積
回路の検査を実施することができるという効果がある。
また、前記情報処理装置に保持する内部データをソフト
ウエアの一部として保持すれば、前記検査の実効速度を
はやめることができる効果がある。

【０１８６】また、本発明の請求項２２から請求項２５
のいずれかに係る半導体記憶装置によれば、有効データ
の保持領域と、無効なデータの保持領域との両方を、も
しくは、有効データを保持する記憶部と、無効なデータ
を保持する記憶部との両方を、当該半導体記憶装置に備
えることによって、記憶部内、あるいは複数ある記憶部
の、どのデータが有効であるかを解析することが極端に
困難となるため、前記記憶部に格納された有効データで
ある秘匿データの守秘性を大きく上げることができると
いう効果がある。また、前記無効なデータの保持領域
が、前記有効データの保持領域を囲むように、または相
互に配置するようにしたので、前記無効なデータの検査
結果を、有効データの検査に代用できるという効果もあ
り、この結果、検査する者さえも、前記記憶部に記憶さ
れた有効データである秘匿データを得ることなく、半導
体記憶装置の検査を実施することができる効果がある。

【０１８７】また、本発明の請求項２６に係る半導体記
憶装置によれば、請求項２２ないし請求項２５のいずれ
かに記載の半導体記憶装置において、前記記憶部の無効
なデータを保持している部分を外部から読み出し可能に
し、かつ、前記有効データを保持している部分を外部か
ら読み出し不可にしたので、前記有効データである秘匿
データが外部に読み出される可能性がなくなり、前記秘
匿データの守秘性が一層向上した状態で、前記無効なデ
ータの検査が容易にでき、かつ無効なデータ保持領域の
検査結果を、有効データ保持領域の不具合発見に代用で
き、有効データを外部に読み出すことなく、半導体記憶
装置の検査を実施できるという効果がある。

【０１８８】また、本発明の請求項２７に係る半導体記
憶装置によれば、請求項２２ないし請求項２６のいずれ
かに記載の半導体記憶装置において、前記記憶部として
ＥＰ−ＲＯＭを使用し、該ＥＰ−ＲＯＭを紫外線に対し
不透明なパッケージに封入してなるようにしたので、前
記秘匿データを含んだ半導体記憶装置を外部から直接に
制御・観測することなく、かつ、前記記憶部そのものを
開封しようとすると、照明光に含まれる紫外線等により
秘匿データが消滅することになるので、前記秘匿データ
の守秘性が極端に高い半導体記憶装置を提供することが
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１による半導体集積回路の
構成を示すブロック図である。

【図２】本発明の実施の形態２による半導体集積回路の
構成を示すブロック図である。

【図３】本発明の実施の形態３による半導体集積回路の
構成を示すブロック図である。

【図４】本発明の実施の形態４による半導体集積回路の
構成を示すブロック図である。

【図５】本発明の実施の形態４による半導体集積回路の
別の構成を示すブロック図である。

【図６】本発明の実施の形態５による半導体集積回路の
構成を示すブロック図である。

【図７】本発明の実施の形態６及び実施の形態７による
半導体集積回路の構成を示すブロック図である。

【図８】本発明の実施の形態８及び実施の形態９による
半導体集積回路の構成を示すブロック図である。

【図９】本発明の実施の形態１０による半導体集積回路
の構成を示すブロック図である。

【図１０】本発明の実施の形態１１による半導体集積回
路の構成を示すブロック図である。

【図１１】本発明の実施の形態１２による半導体集積回
路の構成を示すブロック図である。

【図１２】本発明の実施の形態１３による半導体集積回
路の構成を示すブロック図である。

【図１３】従来の半導体集積回路内の記憶部のデータ配
置を示したメモリマップ図である。

【図１４】本発明の実施の形態１４による半導体集積回
路内の記憶部のデータ配置を示したメモリマップの概念
図である。

【図１５】本発明の実施の形態１５による半導体集積回
路内の記憶部のデータ配置を示したメモリマップの概念
図である。

【図１６】本発明の実施の形態１６による半導体集積回
路内の記憶部のデータ配置を示したメモリマップの概念
図である。

【図１７】本発明の実施の形態１７による半導体集積回
路内の記憶部のデータ配置を示したメモリマップの概念
図である。

【図１８】従来における、半導体集積回路のテスト回路
の一構成を示す図である。

【図１９】従来における、半導体集積回路のテスト回路
の一構成を示す図である。

【符号の説明】

１、７１、１００ 半導体集積回路 ２ アドレス生成回路 ３ アドレス入力端子 ４ アドレス信号選択回路 ５ 記憶部 ６、１１、２１、２０６、２０７ 演算回路 ７ 切替制御信号入力端子 ８ 検査用出力端子 ９、１０ 入力端子 １２ タイミング検出回路 １３、１６ ヒューズ １４、１５、１７、１８ 配線 ２２ 選択回路 ３３、７４ テスト端子 ３４ 情報処理装置 ４３ 出力データ ６３、８８、１００２ 出力端子 ７２ 制御回路 ７５、７８ ＥＥＰＲＯＭ ７７ スクランブル回路 ７９ 制御信号 ８６ コントロール信号入力端子 ８０、８１、８２、８３、８９ 出力 ８４ アドレス信号 ８７ データ・アドレス信号入力端子 ９０ テスト回路本体 ７３、１０１ アドレス発生器 ７６、１０２、１０３、４０１ ＲＯＭ １０４ 比較回路 １０５、２０８、２０９、４０３ 外部端子 ３００ 自己判定回路 ３０１ ＲＯＭ選択回路 ４０２、１００１ ＤＳＰ ５００ ＤＳＰのソフトウェア Ｓ１０１、Ｓ１０２、Ｓ４００ アドレス信号 Ｓ１０３、Ｓ１０４、Ｓ４０１ 秘匿データ Ｓ１０５ 一致・不一致信号 Ｓ２０６、Ｓ２０７ 演算結果 Ｓ３００、Ｓ４０２ 判定結果 Ｓ３０１ ＲＯＭ選択信号 ａ１０００、ａ１００１、ａ１００２、ａ１００３、ａ
２０００、ａ２００１、ａ２００２、ａ２００３、ａ３
０００、ａ３００１、ａ３００２、ａ３００３、ａ３０
０４、ａ３００５、ａ４０００、ａ４００１、ａ４００
２、ａ４００３、ａ４００４ メモリアドレス ｄ１０００、ｄ１００１、ｄ１００２、ｄ１００３、ｄ
２０００、ｄ２００１、ｄ２００２、ｄ２００３、ｄ３
０００、ｄ３００１、ｄ３００２、ｄ３００３、ｄ３０
０４、ｄ３００５、ｄ４０００、ｄ４００１、ｄ４００
２、ｄ４００３、ｄ４００４ データビット ｍ１０００、ｍ２０００、ｍ２１００ ｍ３０００〜ｍ
３００９ 記憶部 ｍ１００１、ｍ１００２、ｍ４０００〜ｍ４０１５ デ
ータ保持領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 平野 雄久 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 手塚 智明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 芝内 孝公 大阪府門真市大字門真1006番地 松下シス テムテクノ株式会社内 Ｆターム(参考） 2G132 AA01 AA09 AC02 AG02 AH03 AH07 AK07 AK09 AK13 AL00 AL11 5B017 AA03 BB09 CA13

Claims (27)

【特許請求の範囲】
1. 【請求項１】 秘匿データを保持する記憶部と、 外部から入力された選択信号に応じて、通常使用時に前
   記記憶部に与えるべき第１のアドレス信号と、検査時に
   該記憶部に与えるべき第２のアドレス信号とのいずれか
   を選択し、前記記憶部に出力するアドレス信号選択部
   と、 前記第２のアドレス信号により前記記憶部から読み出さ
   れた前記秘匿データに対し、所定の秘密ルールに従った
   演算を行い、その演算結果を外部に出力する演算部と、
   を備えた、 ことを特徴とする半導体集積回路。
2. 【請求項２】 秘匿データを保持する記憶部と、 外部から入力された選択信号に応じて、通常使用時に前
   記記憶部に与えるべき第１のアドレス信号と、検査時に
   該記憶部に与えるべき第２のアドレス信号とのいずれか
   を選択し、前記記憶部に出力するアドレス信号選択部
   と、 外部から入力された複数のデータを演算し、その組み合
   わせに応じて、前記第２のアドレス信号により前記記憶
   部から読み出された前記秘匿データを、外部に出力する
   か否かを決定する演算部と、を備えた、 ことを特徴とする半導体集積回路。
3. 【請求項３】 秘匿データを保持する記憶部と、 外部から入力された複数のデータを演算し、その組み合
   わせに応じて、前記記憶部に与えるアドレス信号を選択
   する選択信号を出力する演算部と、 前記選択信号に基づいて、通常使用時に前記記憶部に与
   えるべき第１のアドレス信号と、検査時に該記憶部に与
   えるべき第２のアドレス信号とのいずれかを選択し、前
   記記憶部に出力するアドレス信号選択部と、を備えた、 ことを特徴とする半導体集積回路。
4. 【請求項４】 秘匿データを保持する記憶部と、 外部から入力された選択信号に応じて、通常使用時に前
   記記憶部に与えるべき第１のアドレス信号と、検査時に
   該記憶部に与えるべき第２のアドレス信号とのいずれか
   を選択し、前記記憶部に与えるアドレス信号選択部と、 前記第２のアドレス信号を所定の期間のみ有効にするよ
   うに前記選択信号を出力し、前記アドレス信号選択部を
   制御するタイミング検出部と、を備えた、 ことを特徴とする半導体集積回路。
5. 【請求項５】 秘匿データを保持する記憶部と、 外部から入力された選択信号に応じて、通常使用時に前
   記記憶部に与えるべき第１のアドレス信号と、検査時に
   該記憶部に与えるべき第２のアドレス信号とのいずれか
   を選択し、前記記憶部に出力するアドレス信号選択部
   と、 特定の電圧や電流の印加を行うことで、導通している経
   路を切断可能なヒューズと、を備え、 前記ヒューズを、前記第２のアドレス信号を外部から前
   記アドレス信号選択部に入力する経路と、前記秘匿デー
   タを前記記憶部から外部に出力する経路と、に設けた、 ことを特徴とする半導体集積回路。
6. 【請求項６】 秘匿データを保持する記憶部と、 外部から入力された選択信号に基づいて、通常使用時に
   前記記憶部に与えるべき第１のアドレス信号と、検査時
   に該記憶部に与えるべき第２のアドレス信号とのいずれ
   かを選択し、前記記憶部に与えるアドレス信号選択部
   と、 前記第２のアドレス信号を外部から入力するアドレス入
   力端子と、 前記第２のアドレス信号により前記記憶部から読み出さ
   れた前記秘匿データを外部に出力する出力端子と、を備
   え、 ウエハ上の端子のうち、前記アドレス入力端子と前記出
   力端子とを、当該半導体集積回路のパッケージの外部端
   子に接続しない、 ことを特徴とする半導体集積回路。
7. 【請求項７】 秘匿データを保持する記憶部と、 外部から入力された選択信号に基づいて、通常使用時に
   前記記憶部に与えるべき第１のアドレス信号と、検査時
   に該記憶部に与えるべき第２のアドレス信号とのいずれ
   かを選択し、前記記憶部に出力するアドレス信号選択部
   と、 前記第２のアドレス信号を外部から入力するアドレス入
   力端子と、 前記第２のアドレス信号により前記記憶部から読み出さ
   れた前記秘匿データを外部に出力する出力端子と、を備
   え、 前記アドレス入力端子、及び前記出力端子に、静電破壊
   保護を施さないようにした、 ことを特徴とする半導体集積回路。
8. 【請求項８】 それぞれ秘匿データを保持し、外部から
   読み出し不可能な第１及び第２の記憶部と、 前記第１及び第２の記憶部に記憶されているデータが同
   一か否かを比較し、その比較結果を外部に出力する比較
   部と、を備えた、 ことを特徴とする半導体集積回路。
9. 【請求項９】 請求項８に記載の半導体集積回路におい
   て、 前記第１及び第２の記憶部は、同一の秘匿データが記憶
   されている、 ことを特徴とする半導体集積回路。
10. 【請求項１０】 請求項８または請求項９に記載の半導
    体集積回路の検査方法であって、 前記第１及び第２の記憶部に記憶されているデータを読
    み出す読み出しステップと、 前記第１及び第２の記憶部から読み出されたデータが同
    一か否かを比較する比較ステップと、 前記比較ステップによる比較結果を、外部に出力する出
    力ステップと、を含む、 ことを特徴とする半導体集積回路の検査方法。
11. 【請求項１１】 コンピュータに、請求項８または９に
    記載の半導体集積回路の検査を実施させる検査プログラ
    ムであって、 前記第１及び第２の記憶部に記憶されているデータを読
    み出す読み出しステップと、 前記第１及び第２の記憶部から読み出されたデータが同
    一か否かを比較する比較ステップと、 前記比較ステップによる比較結果を外部に出力する出力
    ステップと、を含む、 ことを特徴とする半導体集積回路の検査プログラム。
12. 【請求項１２】 それぞれ秘匿データを保持し、外部か
    ら読み出し不可能な第１及び第２の記憶部と、 前記第１の記憶部と前記第２の記憶部とに記憶されてい
    るデータが異なっているか否かを比較し、その比較結果
    を外部に出力する比較部と、を備えた、 ことを特徴とする半導体集積回路。
13. 【請求項１３】 請求項１２に記載の半導体集積回路に
    おいて、 前記第１及び第２の記憶部は、互いに反転した秘匿デー
    タが記憶されている、 ことを特徴とする半導体集積回路。
14. 【請求項１４】 請求項１２または請求項１３に記載の
    半導体集積回路の検査方法であって、 前記第１及び第２の記憶部に記憶されているデータを読
    み出す読み出しステップと、 前記第１及び第２の記憶部から読み出されたデータが互
    いに異なっているか否かを比較する比較ステップと、 前記比較ステップによる比較結果を外部に出力するステ
    ップと、を含む、 ことを特徴とする半導体集積回路の検査方法。
15. 【請求項１５】 コンピュータに、請求項１２または１
    ３に記載の半導体集積回路の検査を実施させる検査プロ
    グラムであって、 前記第１及び第２の記憶部に記憶されているデータを読
    み出す読み出しステップと、 前記第１及び第２の記憶部から読み出したデータが、異
    なっているか否かを比較する比較ステップと、 前記比較ステップによる比較結果を、外部に出力する出
    力ステップと、を含む、 ことを特徴とする半導体集積回路の検査プログラム。
16. 【請求項１６】 請求項８、請求項９、請求項１２、ま
    たは請求項１３のいずれかに記載の半導体集積回路にお
    いて、 前記第１及び第２の記憶部に記憶されているデータの正
    当性を確認する演算を行い、その演算結果を外部に出力
    する第１及び第２の演算部をさらに備えた、ことを特徴
    とする半導体集積回路。
17. 【請求項１７】 請求項１０または請求項１４に記載の
    半導体集積回路の検査方法において、 前記第１及び第２の記憶部に記憶されているデータの正
    当性を確認する演算を行う演算ステップと、 前記演算ステップの結果を外部に出力する出力ステップ
    と、をさらに含む、 ことを特徴とする半導体集積回路の検査方法。
18. 【請求項１８】 請求項１１または請求項１５に記載の
    半導体集積回路の検査プログラムにおいて、 前記第１及び第２の記憶部に記憶されているデータの正
    当性を確認する演算を行う演算ステップと、 前記演算ステップの結果を外部に出力する出力ステップ
    と、をさらに含む、 ことを特徴とする半導体集積回路の検査プログラム。
19. 【請求項１９】 それぞれ秘匿データを保持する第１及
    び第２の記憶部と、 前記第１及び第２の記憶部に記憶されている前記秘匿デ
    ータの正当性を確認する演算を行う第１及び第２の演算
    部と、 前記第１及び第２の演算部による演算結果に基づき、前
    記第１及び第２の記憶部のいずれかを選択する判定を行
    う自己判定部と、 前記自己判定部による判定結果に基づき、前記第１及び
    第２の記憶部のうち、使用する記憶部を選択する選択部
    と、を備えた、 ことを特徴とする半導体集積回路。
20. 【請求項２０】 秘匿データを保持する記憶部と、 前記記憶部に記憶されている秘匿データと同一のデータ
    を内部データとして保持する情報処理装置と、を備え、 前記情報処理装置は、前記記憶部に記憶されている前記
    秘匿データと、前記内部データとを比較し、その比較結
    果を外部に出力する、 ことを特徴とする半導体集積回路。
21. 【請求項２１】 請求項２０に記載の半導体集積回路に
    おいて、 前記情報処理装置は、前記記憶部に記憶されている秘匿
    データと同一のデータを、当該情報処理装置内に格納さ
    れたソフトウエアの一部に保持する、 ことを特徴とする半導体集積回路。
22. 【請求項２２】 有効データの容量よりも大きな容量を
    持つ記憶部を備え、 前記記憶部のデータ保持領域の一部の第１のデータ保持
    領域に、前記有効データを配置し、該第１のデータ保持
    領域以外の第２のデータ保持領域に、無効なデータを配
    置してなる、 ことを特徴とする半導体記憶装置。
23. 【請求項２３】 データを保持する記憶部を複数個備
    え、 前記複数個の記憶部の少なくとも１個に有効データを保
    持し、前記有効データを保持する記憶部以外の他の記憶
    部に、無効なデータを格納してなる、 ことを特徴とする半導体記憶装置。
24. 【請求項２４】 請求項２３に記載の半導体記憶装置に
    おいて、 前記有効データを保持する記憶部が、前記無効なデータ
    を保持する前記他の記憶部によって囲まれるように、前
    記複数個の記憶部を配置してなる、 ことを特徴とする半導体記憶装置。
25. 【請求項２５】 請求項２２に記載の半導体記憶装置に
    おいて、 前記記憶部のデータ保持領域に、前記有効データと前記
    無効なデータとを交互に配置してなる、 ことを特徴とする半導体記憶装置。
26. 【請求項２６】 請求項２２ないし請求項２５のいずれ
    かに記載の半導体記憶装置において、 前記記憶部の無効なデータを保持している部分を外部か
    ら読み出し可能にし、かつ、前記有効データを保持して
    いる部分を外部から読み出し不可にした、 ことを特徴とする半導体記憶装置。
27. 【請求項２７】 請求項２２ないし請求項２６のいずれ
    かに記載の半導体記憶装置において、 前記記憶部としてＥＰ−ＲＯＭを使用し、 該ＥＰ−ＲＯＭを紫外線に対し不透明なパッケージに封
    入してなる、 ことを特徴とする半導体記憶装置。