JP2003140616A

JP2003140616A - 画像表示装置、画素駆動方法、および走査線駆動回路

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Publication number: JP2003140616A
Application number: JP2001334507A
Authority: JP
Inventors: Manabu Kodate; 学古立; Eisuke Kanzaki; 英介神崎
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2001-10-31
Filing date: 2001-10-31
Publication date: 2003-05-16
Also published as: TWI251801B

Abstract

(57)【要約】【課題】効率的に、多重化された画素に選択信号を供
給する。【解決手段】時間ｔ０〜ｔ２において、まず時間ｔ０
〜ｔ１の間では、走査線Ｇｎ＋１およびＧｎ＋２が選択
されることにより画素電極Ａ１１が駆動され、次いで、
時間ｔ１〜ｔ２までの間では走査線Ｇｎ＋１のみが選択
されることにより、画素電極Ｂ１１が駆動される。ま
た、時間ｔ１〜ｔ２までの間では、走査線Ｇｎ＋３およ
びＧｎ＋４も選択され、これにより画素電極Ａ１２が駆
動される。時間ｔ２の後、時間ｔ４〜ｔ５までの間に走
査線Ｇｎ＋３およびＧｎ＋４の双方が選択されて画素電
極Ａ１２が駆動されるまで、走査線Ｇｎ＋３およびＧｎ
＋４のうちの少なくとも一方は非選択とされる。これに
より、画素電極Ａ１２を時間ｔ１〜ｔ２までの間で予備
的に駆動し、時間ｔ４〜ｔ５までの間で駆動するまで、
画素電極Ａ１２が予備的に印加された電位を保持するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像表示装置等に
係り、特に液晶表示装置の高精細化に寄与する技術に関
する。

【０００２】

【従来の技術】周知のように、アクティブマトリックス
駆動の表示装置においては、表示画素数が多くなるにつ
れて駆動ＩＣの数も多くなり、これがコスト高を招く一
因となっている。また、画面の高精細化に伴って画素間
隔が狭まり画素と駆動ＩＣとの接続が困難となってきて
いる。そこで、これらの問題を同時に解決するために、
隣接する２つ以上の画素に１本のデータ配線から時分割
で電位を与え、駆動ＩＣの数を減らすとともに接続端子
のピッチを大きくする多重化画素構造の表示装置が提案
されている（例えば、特開平５−３０３１１４号公報、
特開平８−２４８３８５号公報）。

【０００３】

【発明が解決しようとする課題】こうした多重化された
画素構造を有する表示装置においては、一行の画素に対
して、一水平走査期間内において画素の多重化度に応じ
た複数種の選択信号を供給する必要がある。このため通
常、画素の多重化度に応じた他系統の走査線の組み合わ
せによって画素を選択するようになっている。しかしな
がら、このような複数種の選択信号を供給するための選
択論理は確立されていない。すなわち、複数の走査線を
選択するには、走査線の入力端に接続されたバッファに
対して、複数のシフトクロックからなる選択パルスを順
次伝搬させればよいが、選択パルスだけでは論理を構成
できないので、バッファのＯＮ／ＯＦＦを制御する出力
制御線を複数系統設ける必要がある。しかしながら、出
力制御線の系統数と選択パルスのシフトクロック数との
関係、あるいは、どのような出力制御信号によって、効
率的にバッファのＯＮ／ＯＦＦを制御できるかなどは、
明らかになっていない。

【０００４】また、これらの表示装置では、従来、一つ
の画素に電荷を与えていた時間に、時分割で二つ以上の
画素に電荷を与えるため、充電時間が短くなり、したが
って、選択素子を大きくしない限り、印加電位の精度が
低下してしまうという問題点があった。このような充電
量不足を補うためには、プレチャージという方法が一般
的に知られている。プレチャージとは、画素に書き込み
を行う以前のタイミングで、あらかじめ同じ極性のデー
タを当該画素に書き込んでおき、これにより、画素書き
込み時の充電量が少ない場合においても、所望の充電量
を実現するようにすることである。

【０００５】こうしたプレチャージの手法は、多重化さ
れていない画素を有する表示装置においても、高解像度
ゆえに書き込み時間が十分取れない場合に、適用するこ
とができる。多重化がなされておらず通常画素駆動が行
われるこうした表示装置においては、プレチャージを行
うタイミングは、プレチャージ対象の画素にもっとも近
い同極性の画素の選択時に一意に決定することができ
る。しかしながら多重化された画素構造を有する表示装
置において、他系統の走査線が隣接する行で共有されて
いると、反転駆動のタイミングや組み合わせ論理によっ
てプレチャージのタイミングを一意に決めることが困難
となる。

【０００６】本発明は、このような技術的課題に基づい
てなされたもので、効率的に、多重化された画素に選択
信号を供給することができるような画像表示装置等を提
供することを目的とする。また、容易に、プレチャージ
のタイミングおよび画素の駆動波形や駆動方法を決定す
ることができるような画像表示装置等を提供することを
他の目的とする。

【０００７】

【課題を解決するための手段】かかる目的のもと、本発
明の画像表示装置は、以下のような特徴点を有してい
る。すなわち、本発明が適用された画像表示装置は、表
示信号を供給する複数の信号線と、所定の信号線に接続
され、第１の水平走査期間に順次選択される第１の画素
電極群と、この所定の信号線に接続され、第１の水平走
査期間の後の第２の水平走査期間に順次選択される第２
の画素電極群と、第１の水平走査期間において第１の画
素電極群を駆動する走査信号を供給する第１の走査線群
と、第２の水平走査期間において第２の画素電極群を駆
動する走査信号を供給する第２の走査線群と、を備えて
いる。さらに、この画像表示装置は、第１の水平走査期
間において、第２の走査線群のうちの所定の走査線群が
選択されることにより、第２の画素電極群のうちの所定
の画素電極が駆動され、かつ、所定の走査線群は、第１
の水平走査期間において選択されてから、第２の水平走
査期間において所定の画素電極が駆動されたときまでの
間、いずれか一本の走査線が非選択となっていることを
特徴としている。このような構成において、所定の走査
線群は、第１の水平走査期間において選択されてから、
第２の水平走査期間において所定の画素電極が駆動され
たときまでの間、いずれか一本が非選択となっているこ
とから、所定の走査線群を選択されることにより駆動さ
れる所定の画素電極は、この期間チャージされることが
ない。したがって、第１の水平走査期間における所定の
画素電極の駆動をプレチャージとすることができる。

【０００８】なお、この場合、所定の画素電極が、第１
の水平走査期間および第２の水平走査期間において同極
性で駆動されることが望ましい。また、所定の走査線群
と第１の走査線群とは、少なくとも一本の走査線を共有
していてもよい。これにより同時に選択すべき走査線数
を減ずることができる。また、この場合、各信号線は、
同一の水平走査期間内に同極性の表示信号を供給すると
ともに、互いに隣接する信号線が、同一の水平走査期間
内に異なる極性の表示信号を供給することが望ましい。
これにより、多重化された画素（同一の水平走査期間内
に順次選択される画素）ごとに、その極性を反転させた
駆動を行うことができる。

【０００９】また、本発明は、次のような画像表示装置
の発明としても捉えることができる。すなわち、本発明
が適用された画像表示装置は、所定の信号線に接続され
て、第１の水平走査期間内の第１から第ｍ（ｍは２以上
の自然数）タイミングで順次駆動されるｍ個の画素電極
と、所定の信号線に接続されて、第１の水平走査期間の
後の第２の水平走査期間内の第１から第ｍタイミングで
順次駆動される他のｍ個の画素電極と、第２の水平走査
期間において他のｍ個の画素電極を駆動するために選択
される走査線群とを備え、走査線群のうち、第２の水平
走査期間内の第ｎ（ｎは１からｍまでの自然数）タイミ
ングで選択される所定の走査線群が、第１の水平走査期
間内においても選択されることを特徴としている。この
ように、第２の水平走査期間のうち第ｎタイミングで選
択される走査線を第１の水平走査期間においても選択す
ることによって、第２の水平走査期間のうち、第ｎ番目
に駆動される画素をプレチャージすることができる。

【００１０】この場合、第１の水平走査期間内における
所定の走査線群の選択タイミングは、第１の水平走査期
間における第ｎタイミング以外のタイミングであっても
よい。また、所定の走査線群には、第１の水平走査期間
内において駆動されるｍ個の画素電極を駆動制御するた
めの走査信号を供給する走査線が含まれていてもよい。
また、所定の走査線群は、第２の水平走査期間内におい
て、第１タイミングから第（ｎ−１）タイミングまでの
間、少なくとも１本の走査線が非選択とされるものであ
ることが好適である。これにより所定の走査線群が選択
されることにより駆動される画素電極は、第２の水平走
査期間において、第１タイミングから第（ｎ−１）タイ
ミングまでの間、駆動されず、第ｎタイミングで初めて
駆動されることとなる。さらに、第１の水平走査期間内
における所定の走査線群の選択タイミングは、第ｎタイ
ミングであり、かつ、所定の走査線群と、第１の水平走
査期間の第ｎタイミングにおいて、ｍ個の画素電極を駆
動する走査信号を供給するための走査線とが互いに異な
っていてもよい。

【００１１】また、本発明は、走査線駆動回路の発明と
しても捉えることができる。すなわち、本発明が適用さ
れた走査線駆動回路は、複数の走査線に対して接続可能
な複数の出力端子と、各出力端子に対して複数の信号か
らなる信号列を出力する信号出力部と、を備え、信号出
力部が、一水平走査期間内に同時に複数の出力端子のグ
ループに対して信号列を出力するとともに、一水平走査
期間ごとに、当該出力端子を一個ずつシフトさせて、他
の出力端子のグループに信号列を出力していくものであ
ることを特徴としている。かつ、所定の水平走査期間内
の第一のタイミングにおいて出力端子のグループのうち
の所定の出力端子に対して出力された信号群を、この所
定の水平走査期間の後の他の水平走査期間内の第二のタ
イミングにおいて所定の出力端子に対して出力し、第一
から第二のタイミングの間に、所定の出力端子に対して
信号群と異なる信号を出力することを特徴としている。
このような構成によって、所定の出力端子に接続される
走査線を選択することにより駆動される画素電極を、第
一および第二のタイミングで駆動することができ、か
つ、第一のタイミングから第二のタイミングでは、この
画素電極を駆動させないようにすることができる。すな
わち、この画素電極を第一のタイミングでプレチャージ
し、かつ第二のタイミングでチャージするまで、この画
素電極が、プレチャージされた電位を保持することが可
能となる。

【００１２】また、本発明は、画素駆動方法の発明とし
ても捉えることができる。すなわち、本発明が適用され
た画素駆動方法は、第１の水平走査期間において所定の
画素電極を選択するととも予備的に充電する第１のステ
ップと、第１の水平走査期間の後の第２の水平走査期間
内に、所定の画素電極を含む画素電極群を順次選択して
充電する第２のステップと、を備え、かつ、この所定の
画素電極は、第１のステップにおいて印加された電位
を、前記第２のステップにおいて選択されるまで保持す
ることを特徴としている。

【００１３】ここで、画素電極がマトリックス状に配置
されるとともに、同一の画素構造を有する画素電極が同
列に配置されている場合に、第１の水平走査期間におい
て、所定の画素電極と異なる画素電極からなる他の画素
電極群を順次選択して充電するとともに、第１のステッ
プでは、他の画素電極群のうち、所定の画素電極が予備
的に充電されるタイミングと同一タイミングで駆動され
る画素電極と異なる列にある画素電極を、所定の画素電
極とするようにしてもよい。

【００１４】また、本発明は、次のような画像表示装置
の発明としても捉えることができる。すなわち、本発明
の画像表示装置は、表示信号を供給する信号線と、走査
信号を供給する複数の走査線と、共通する信号線に接続
されるとともに走査線のうちの隣接する二本の選択の組
み合わせにより、各水平走査期間内にそれぞれ駆動され
る画素電極ＡおよびＢを一組とした複数組の画素電極
と、を備え、一水平走査期間内の第１の期間において、
走査線のうち隣接する二本の走査線が選択されて、一組
の画素電極ＡおよびＢが駆動され、次いで第２の期間に
おいて、二本の走査線のうちの一方が選択されて、一組
の画素電極のうちの画素電極Ｂが駆動されるともに、こ
の二本の走査線を二本シフトさせた他の二本の走査線が
選択されて、他の組の画素電極ＡおよびＢを駆動するこ
とを特徴としている。このような構成により、画素電極
Ｂを駆動している間に、他の組の画素電極Ａをプレチャ
ージすることが可能となる。

【００１５】この場合、画像表示装置が、各走査線の入
力端にそれぞれ接続される出力バッファを備えており、
隣接する三つの出力バッファが、それぞれ異なる制御信
号により制御され、各出力バッファには、四水平走査期
間分の時間幅からなるパルス信号が一水平走査期間ごと
に順次伝送されることが好適である。さらに、この場
合、複数の画素電極がマトリックス状に配置され、同一
組の画素電極ＡおよびＢが同一行に位置するとともにそ
の駆動極性が反転し、かつ、互いに隣接する行に位置す
る画素電極Ａ同士またはＢ同士はその駆動極性が反転す
ることが好適である。

【００１６】また、本発明は、次のような画像表示装置
の発明としても捉えることができる。すなわち、本発明
が適用された画像表示装置は、表示信号を供給する信号
線と、走査信号を供給する複数の走査線と、共通する信
号線に接続されるとともに、走査線のうちの隣接する三
本の選択の組み合わせにより、各水平走査期間内にそれ
ぞれ駆動される画素電極Ａ、Ｂ、Ｃを一組とした複数組
の画素電極と、を備え、一水平走査期間において、隣接
する三本の走査線のうち少なくとも二本からなる第１の
走査線群が選択されて、一組の画素電極のうちの画素電
極Ａが駆動され、同時に当該第１の走査線群を二本シフ
トさせた第２の走査線群が選択されて他の組の画素電極
Ａが駆動されることを特徴としている。

【００１７】この場合、走査線の入力端にそれぞれ出力
バッファが接続され、隣接する３つの前記出力バッファ
が、それぞれ異なる制御信号により制御され、各出力バ
ッファには、三水平走査期間分の時間幅の第１のパルス
と、当該第１のパルスと一水平走査期間分間隔をおいて
伝搬する一水平走査期間分の時間幅の第２のパルスとか
らなる信号列が、一水平走査期間ごとに順次伝送される
ものであることが好適である。

【００１８】また、本発明は、次のような画像表示装置
の発明としても捉えることができる。すなわち、本発明
が適用された画像表示装置は、表示信号を供給する信号
線と、走査信号を供給する複数の走査線と、同一の信号
線に接続されるとともに、走査線のうちの隣接する三本
の選択の組み合わせにより、各水平走査期間内にそれぞ
れ駆動される画素電極Ａ、Ｂ、Ｃを一組とした複数組の
画素電極と、を備え、一水平走査期間において、隣接す
る三本の前記走査線のうち少なくとも二本からなる第１
の走査線群が選択されて、一組の画素電極うちの画素電
極Ａが駆動され、次いで、隣接する三本の走査線のう
ち、第１の走査線群と異なる第２の走査線群が選択され
て、その一組の画素電極のうちの画素電極Ｂが駆動され
るとともに、第１の走査線群を一本シフトさせた第３の
走査線群が選択されて他の組の画素電極Ａが駆動される
ことを特徴としている。

【００１９】さらに、本発明は、次のような画像表示装
置の発明としても捉えることができる。すなわち、本発
明が適用された画像表示装置は、表示信号を供給する信
号線と、走査信号を供給する複数の走査線と、共通する
信号線に接続されるとともに、走査線のうちの隣接する
二本の選択の組み合わせにより、各水平走査期間内にそ
れぞれ駆動される画素電極ＡおよびＢを一組とした複数
組の画素電極と、を備え、一水平走査期間内において、
走査線のうち隣接する二本の走査線からなる第１の走査
線群が選択されて一組の画素電極ＡおよびＢが駆動さ
れ、同時に、前記第１の走査線群を四本シフトさせた第
２の走査線群が選択されて他の組の画素電極ＡおよびＢ
が駆動されることを特徴としている。

【００２０】この場合、複数の画素電極がマトリックス
状に配置され、同一組の画素電極ＡおよびＢは同一行に
位置し、かつ、二行ごとに画素電極の駆動極性が反転す
ることが好適である。さらに、この場合、走査線の入力
端にそれぞれ出力バッファが接続されるとともに、隣接
する３つの出力バッファが、それぞれ異なる制御信号に
より制御され、各出力バッファには、二水平走査期間分
の時間幅の第１のパルスと、第１のパルスと二水平走査
期間分間隔をおいて伝搬する二水平走査期間分の時間幅
の第２のパルスと、からなる信号列が、一水平走査期間
ごとに順次伝送されることが好適である。

【００２１】また、他の観点から捉えると、本発明は次
のような画像表示装置としても捉えることができる。す
なわち、走査信号を供給する複数の走査線と、複数系統
の出力制御線と、出力制御線の各系統にそれぞれ割り当
てられて接続される複数の出力バッファと、出力制御線
の各系統に、それぞれ異なる制御信号を出力する制御信
号出力部と、を備えることを特徴としている。このよう
な構成によって、複数の走査線に対する信号の供給を同
時に制御することができ、複数の走査線の選択の組み合
わせにより駆動される画素電極を容易に駆動することが
できる。

【００２２】この場合、この画像表示装置が、各出力バ
ッファに対して、所定の時間幅のパルス信号を順次伝搬
させるパルス信号供給部を備えるとともに、パルス信号
が、一水平走査期間のｍ（ｍは自然数）倍の時間幅を有
し、なおかつ出力制御線は、ｍと異なるｎ（ｎは２以上
の自然数）系統とされていることが好適である。

【００２３】また、本発明は、次のような走査線駆動回
路の発明としても捉えることができる。すなわち、本発
明が適用された走査線駆動回路は、複数の走査線にそれ
ぞれ接続可能な複数の出力端子と、各出力端子にそれぞ
れ接続される出力回路と、出力回路の出力を制御する制
御信号を生成する制御信号生成部と、を備え、制御信号
は、ｎ（ｎは２以上の自然数）種類生成されるととも
に、ｎ個の出力回路に、各種類の制御信号がそれぞれ供
給されることを特徴としている。

【００２４】このような走査線駆動回路は、各出力回路
のそれぞれに接続されるとともに、互いにカスケード接
続される複数のシフトレジスタと、複数のシフトレジス
タを駆動するクロック信号を生成するクロック信号生成
部と、複数のシフトレジスタに順次伝搬すべき信号列を
生成する信号列生成部とを備えていることが望ましい。
この信号列は、クロック信号のｍ（ｍは自然数）倍の時
間幅を有していることが好適であるが、ｍはｎより大き
くてもよいし、小さくてもよい。特に、ｍがｎより大き
い場合には、比較的少ない数の制御信号で、複数の走査
線を選択制御することができる。

【００２５】

【発明の実施の形態】以下、添付図面に示す実施の形態
に基づいてこの発明を詳細に説明する。［第一の実施の形態］図２は、本発明の第一の実施の形
態における液晶表示装置の全体構成を示す図、図３は、
アレイ基板の構成を示す図である。また、図４は、図２
に示したゲートドライバおよびコントロール回路の要部
の構成を示すブロック図である。この第一の実施の形態
にかかる液晶表示装置は、１つの信号線を挟んで隣接す
る２つの画素が当該信号線を共有することにより、信号
線の本数を半減するところに特徴を有している。もちろ
ん、液晶表示装置としては、アレイ基板に対向するカラ
ーフィルタ基板、バックライトユニット等他の要素も備
える必要があるが、本発明の特徴部分ではないことから
その説明は省略する。

【００２６】図２に示すように、本第一の実施の形態の
液晶表示装置（画像表示装置）１は、そのアレイ基板Ａ
に画像を表示する表示領域Ｓを有している。そして、液
晶表示装置１は、表示領域Ｓ内に配置される画素電極に
対して信号線Ｄを介し表示信号を供給するデータドライ
バ３と、表示領域Ｓ内に形成された薄膜トランジスタに
対してそのＯＮ／ＯＦＦを制御する走査信号を走査線Ｇ
を介して供給するゲートドライバ（走査線駆動回路）５
と、データドライバ３およびゲートドライバ５を制御す
るコントロール回路（走査線駆動回路）６を備えてい
る。

【００２７】表示領域Ｓには、画素電極がＭ×Ｎ（Ｍ，
Ｎは任意の正の整数）の数だけマトリックス状に配列さ
れ、これら画素電極に対応して、走査線Ｇおよび信号線
Ｄが所定数設けられている。以下、同一のゲートドライ
バ５に対して接続される走査線Ｇのうち、画面の走査方
向のｎ番目に位置する走査線Ｇを、走査線Ｇｎと、同一
のデータドライバ３に対して接続される信号線Ｄのう
ち、走査線Ｇの入力端側から数えてｍ番目に位置する信
号線Ｄを、信号線Ｄｍとして表す。

【００２８】また、図３に示すように、アレイ基板Ａの
表示領域Ｓにおいては、信号線Ｄｍを挟んで隣接する画
素電極Ａ１１およびＢ１１について、第１のＴＦＴＭ
１、第２のＴＦＴＭ２および第３のＴＦＴＭ３の３つ
のＴＦＴが以下のように配置されている。まず、第１の
ＴＦＴＭ１は、そのソース電極が信号線Ｄｍに、また
そのドレイン電極が画素電極Ａ１１に接続する。また、
第１のＴＦＴＭ１のゲート電極は第２のＴＦＴＭ２の
ソース電極に接続している。ここで、ＴＦＴは３端子の
スイッチング素子であり、液晶表示装置において、信号
線に接続される側をソース電極と、また画素電極に接続
される側をドレイン電極と呼ぶ例があるが、逆の例もあ
る。つまり、ゲート電極を除く２つの電極のいずれをソ
ース電極と、またドレイン電極と呼ぶかは一義的に定ま
っていない。そこで以下では、ゲート電極を除く２つの
電極をともにソース／ドレイン電極と呼ぶことにする。
第２のＴＦＴＭ２は、その一方のソース／ドレイン電
極が第１のＴＦＴＭ１のゲート電極に、他方のソース
／ドレイン電極が走査線Ｇｎ＋２に接続されている。し
たがって、第１のＴＦＴＭ１のゲート電極は第２のＴ
ＦＴＭ２を介して走査線Ｇｎ＋２に接続されることに
なる。また、第２のＴＦＴＭ２のゲート電極は走査線
Ｇｎ＋１に接続される。したがって、隣接する２本の走
査線Ｇｎ＋１とＧｎ＋２が同時に選択電位になっている
期間にのみ、第１のＴＦＴＭ１がＯＮ状態となり信号
線Ｄｍの電位が画素電極Ａ１１に供給される。このこと
は、第２のＴＦＴＭ２が第１のＴＦＴＭ１のＯＮ／
ＯＦＦを制御することを示唆している。第３のＴＦＴ
Ｍ３は、その一方のソース／ドレイン電極が信号線Ｄｍ
に、また他方のソース／ドレイン電極が画素電極Ｂ１１
に接続されている。また、第３のＴＦＴＭ３のゲート
電極は走査線Ｇｎ＋１に接続されている。したがって、
走査線Ｇｎ＋１が選択電位になっているときに、第３の
ＴＦＴＭ３がＯＮになり信号線Ｄｍの電位が画素電極
Ｂ１１に供給される。

【００２９】以上では第１のＴＦＴＭ１〜第３のＴＦ
ＴＭ３からみたアレイ基板Ａの回路構成を説明した
が、画素電極Ａ１１および画素電極Ｂ１１からみたアレ
イ基板Ａの回路構成を説明する。画素電極Ａ１１および
画素電極Ｂ１１は単一の信号線Ｄｍから表示信号が供給
される。つまり、信号線Ｄｍは、画素電極Ａ１１および
画素電極Ｂ１１に対して共通の信号線Ｄｍということが
できる。したがって、画素がＭ×Ｎのマトリックス状に
配列されているのに対して、信号線ＤｍはＮ／２本とな
る。画素電極Ａ１１には第１のＴＦＴＭ１および第２
のＴＦＴＭ２が接続されており、第１のＴＦＴＭ１は
信号線Ｄｍに接続されるとともに、第２のＴＦＴＭ２
に接続される。第２のＴＦＴＭ２のゲート電極は画素
電極Ａ１１の後段の走査線Ｇｎ＋１に接続され、また第
２のＴＦＴＭ２のドレイン電極は走査線Ｇｎ＋１の後
段の走査線Ｇｎ＋２に接続されている。ここで、画素電
極Ａ１１に信号線Ｄｍの電位を供給するためには、第１
のＴＦＴＭ１がＯＮされる必要がある。そして、第１
のＴＦＴＭ１のゲート電極は第２のＴＦＴＭ２のソ
ース／ドレイン電極に接続され、かつ第２のＴＦＴＭ
２のゲート電極は自己の走査線Ｇｎ＋１に、またソース
／ドレイン電極は後段の走査線Ｇｎ＋２に接続されてい
るから、第１のＴＦＴＭ１をＯＮするためには、第２
のＴＦＴＭ２がＯＮされる必要がある。第２のＴＦＴ
Ｍ２がＯＮされるためには、走査線Ｇｎ＋１および走査
線Ｇｎ＋２がともに選択されている必要がある。したが
って、第１のＴＦＴＭ１および第２のＴＦＴＭ２は、
走査線Ｇｎ＋１および走査線Ｇｎ＋２がともに選択され
ている際に走査信号の通過を許容するスイッチング機構
を構成する。かくして、画素電極Ａ１１は、走査線Ｇｎ
＋１からの走査信号および走査線Ｇｎ＋２からの走査信
号に基づき駆動され、信号線Ｄｍからの電位を受ける。
画素電極Ｂ１１には第３のＴＦＴＭ３が接続されてお
り、そのゲート電極は走査線Ｇｎ＋１に接続されてい
る。したがって、画素電極Ｂ１１は自己の走査線Ｇｎ＋
１が選択されると信号線Ｄｍから電位を供給される。以
上では画素電極Ａ１１および画素電極Ｂ１１について説
明したが、図３中に示す画素電極Ｃ１１および画素電極
Ｄ１１、画素電極Ａ１２，Ｂ１２，Ｃ１２，Ｄ１２、画
素電極Ａ１３，Ｂ１３，Ｃ１３，Ｄ１３、さらにそれ以
下の画素についても同様の構成が採用されている。

【００３０】次に、図４を参照して、ゲートドライバ５
およびコントロール回路６の構成について説明する。図
４に示すように、コントロール回路６には、出力可否制
御部８、パルス生成部（信号列生成部）９、およびクロ
ック信号生成部１０が設けられている。出力可否制御部
８は、後述するように、出力制御線ＯＥ１，ＯＥ２，Ｏ
Ｅ３からなる計３系統の出力制御線ＯＥを介してゲート
ドライバ５に対して出力制御信号を出力するものであ
り、パルス生成部９は、ゲートドライバ５から走査線Ｇ
に対して入力すべき走査信号、すなわちシフトパルスを
生成するものである。またクロック信号生成部１０は、
ゲートドライバ５を駆動するためのクロック信号を出力
するものである。

【００３１】ゲートドライバ５には、出力制御信号、シ
フトパルス、およびクロック信号が入力されるシフトレ
ジスタ部１２が設けられている。シフトレジスタ部１２
は、走査線Ｇと同数設けられたシフトレジスタＳＲを互
いにカスケード接続することにより形成されている。こ
こに、シフトレジスタＳＲは、各走査線Ｇに対応して設
けられ、バッファ（出力回路）Ｂを介して、走査線Ｇに
接続可能な出力端子Ｏｔと接続されている。これにより
シフトレジスタＳＲにあるデータの走査線Ｇに対する出
力をバッファＢを制御することにより制御可能となって
いる。バッファＢには、出力制御線ＯＥが接続されてお
り、バッファＢは、出力制御線ＯＥを介して入力される
出力制御信号が「０」のときにＯＮに、出力制御信号が
「１」であるときにＯＦＦとなり、これにより、シフト
レジスタＳＲから走査線Ｇへの走査信号の出力可否を制
御する。なお、バッファＢは、走査線Ｇに対応して複数
配列されているが、互いに隣接する３つのバッファＢご
とに、出力制御線ＯＥ１，ＯＥ２，ＯＥ３が順次割り当
てられて接続されている。したがって、出力可否制御部
８が、これらの出力制御線ＯＥ１，ＯＥ２，ＯＥ３に対
して互いに異なる出力制御信号を出力することによっ
て、互いに隣接する３つのバッファＢを別個に制御する
ことが可能となっている。

【００３２】次に、図１に示す走査信号のタイミングチ
ャート、および図５〜図９の回路図を参照しつつ、この
液晶表示装置１の動作について説明する。この液晶表示
装置１は、画素の充電量の不足を解消するために、画素
に対して、その画素が画面の一水平走査期間内に保持す
べき表示信号電圧を書き込む以前に、予備的に他の表示
信号電圧を書き込んでおくように動作するものである。
これには、ある画素に対して所定の表示信号電圧を印加
する際に、その画素よりも下段、つまり、その画素より
も後にチャージがなされる他の画素に対して、同時にこ
の所定の表示信号電圧を書き込み、これによって、下段
の画素に対して実際に表示信号電圧を印加する際に、す
でに所定電圧でのチャージが行われた状態となるように
している。以下に、具体的な画素の駆動方法と、画素を
実際に駆動する以前に行われる予備的な駆動方法（プレ
チャージ方法）とを説明する。図１において、線図Ｇｎ
＋１out〜Ｇｎ＋５outは、シフトパルスがシフトレジス
タＳＲに伝搬されることにより走査線Ｇｎ＋１〜Ｇｎ＋
５に出力される走査信号の波形を示している。すなわ
ち、これらの線図のうち実線または鎖線で示された部分
が立ち上がっているタイミングでは、当該走査線Ｇが選
択され、そうでない部分は当該走査線Ｇが非選択の状態
となっている。なお、これらの線図が立ち上がっている
部分のうち、実線で示された部分は、画素電極に対し
て、この画素電極が一水平走査期間の間保持すべき表示
信号電圧を書き込むタイミングを表している。また、鎖
線で示された部分は、表示信号電圧を書き込む前に、そ
の書き込み不足を補うために、予備的に表示信号電圧を
書き込むタイミング、すなわち、プレチャージのタイミ
ングを示している。また、図１に示すＤｍ(1)は、信号
線Ｄｍにより供給されるデータ信号の電位であり、デー
タ信号が変化するタイミングを示している。ここで示す
Ｄｍ(1)は、極性の変化を含んだものとなっている。後
述するように、信号線Ｄｍにより供給される電位によっ
て、画素電極Ａ１１は、画素電極Ｂ１１と同一極性とさ
れ、画素電極Ｃ１１，Ｄ１１と異なる極性で駆動され
る。

【００３３】まず、画素に対して、その画素が保持すべ
き表示信号電圧を書き込む際の手順について説明する。
図１のように、走査信号Ｇｎ＋１outおよびＧｎ＋２out
が生成される場合、走査信号Ｇｎ＋１outおよびＧｎ＋
２outのうち、実線で表された部分、すなわち、画素に
表示信号電圧を書き込むタイミングに注目すると、時間
ｔ０からｔ１までの期間（第１タイミング、第１の期
間）では走査線Ｇｎ＋１およびＧｎ＋２（第１の走査線
群）の双方が選択されることとなるから、図５に示すよ
うに第１のＴＦＴＭ１〜第３のＴＦＴＭ３がＯＮ状
態とされる。これによって、画素電極Ａ１１、画素電極
Ｂ１１および画素電極Ｄ１１に、信号線Ｄｍから画素電
極Ａ１１に与えるべき電位Ｖａ１１が供給され、画素電
極Ａ１の電位Ｖａ１１が決定される。なお、図５におい
ては、走査線Ｇｎ＋１と走査線Ｇｎ＋２が選択されてい
ることを太線で示している。一方、その後の時間ｔ１か
らｔ２までの期間（第２タイミング、第２の期間）にお
いては、走査線Ｇｎ＋２が非選択電位となり、走査線Ｇ
ｎ＋１のみが選択されることとなるから、図６に示すよ
うに第３のＴＦＴＭ３のみがＯＮ状態とされる。ここ
で、信号線Ｄｍから供給される電位が、画素電極Ｂ１１
に与えるべき電位Ｖｂ１１に変化することにより、画素
電極Ｂ１１には電位Ｖｂ１１が供給され、これにより、
画素電極Ｂ１１の電位が決まる。なお、時間ｔ０からｔ
２までの期間は一水平走査期間（第１の水平走査期間）
に相当し、上述のような画素駆動を行うことにより、信
号線Ｄｍの電位を時分割で画素電極Ａ１１およびＢ１１
（第１の画素電極群）に供給することができる。

【００３４】走査線Ｇｎ＋１が非選択電位になった後
に、図１に示すように、信号線Ｄｍの電位はその極性が
反転するとともに、画素電極Ｃ１１に与えるべき電位Ｖ
ｃ１１に変化する。ここで、図１において、走査信号Ｇ
ｎ＋２outおよびＧｎ＋３outに着目すると、時間ｔ２か
らｔ３までの期間（第１タイミング）では、走査線Ｇｎ
＋２およびＧｎ＋３の双方が選択されている。これによ
り、図７に示すように、画素電極Ｃ１１、画素電極Ｄ１
１および画素電極Ｂ１２に、信号線Ｄｍから画素電極Ｃ
１１に与えるべき電位Ｖｃ１１が供給され、画素電極Ｃ
１１の電位Ｖｃ１１が決定される。また、その後の時間
ｔ３からｔ４までの期間（第２タイミング）では、走査
線Ｇｎ＋３が非選択電位となり、走査線Ｇｎ＋２のみが
選択されることとなるから、図８に示すように、信号線
Ｄｍから供給される電位が、画素電極Ｄ１１に与えるべ
き電位Ｖｄ１１に変化することにより、画素電極Ｄ１１
には電位Ｖｄ１１が供給され、これにより、画素電極Ｄ
１１の電位が決まる。この場合、画素電極Ａ１１，Ｂ１
１に対して供給される電位Ｖａ１１，Ｖｂ１１と、画素
電極Ｃ１１，Ｄ１１に対して供給される電位Ｖｃ１１，
Ｖｄ１１とは、逆極性であるために、液晶表示装置１
は、１行ごとにその極性が反転するライン反転駆動の表
示装置として駆動されることとなる。

【００３５】次に、画素のプレチャージ方法について説
明する。上述のように、画素のプレチャージは、ある画
素電極に表示信号電圧を印加してチャージを行う際に、
その画素電極よりも下段にある（ｎの値が大きい走査線
Ｇによって選択される）画素電極に対して、同時にこの
表示信号電圧を供給することにより行われる。以下、画
素電極が保持すべき表示信号電圧を印加して画素電極を
充電することを単にチャージと、画素が保持すべき表示
信号電圧が印加される以前に他の表示信号電圧を印加し
て画素を充電することを、プレチャージと呼ぶ。ここ
で、ある画素電極Ｘをチャージする際に同時にプレチャ
ージされる画素電極Ｙは、画素電極Ｘに対して次のＡ，
Ｂのような関係を有することが望ましい。Ａ、画素電極Ｙがプレチャージされてからチャージされ
るまでに、画素電極Ｘ、Ｙ以外の画素電極のチャージ時
に同時にプレチャージされることがなく、かつＢ、チャージされた画素電極Ｙおよび画素電極Ｘは同極
性であり、選択タイミング（チャージされるタイミン
グ）が一番近い。

【００３６】この第一の実施の形態においては、上記
Ａ，Ｂの条件を満たすプレチャージ手法として、例え
ば、図３に示す画素電極Ｂ１１をチャージする場合に、
その２行下段にある画素電極Ａ１２（所定の画素電極）
を選択するようにする。ここで、画素電極Ａ１１をチャ
ージする場合に、画素電極Ａ１１から最も近く、かつ同
一の極性の画素電極Ａ１２をプレチャージしないのは、
仮に画素電極Ａ１２をプレチャージするとすると、図９
に示すように、その選択線である走査線Ｇｎ＋３および
Ｇｎ＋４を選択する必要があり、この場合、走査線Ｇｎ
＋２とＧｎ＋３が同時に選択されることによって、画素
電極Ｃ１１が逆極性で駆動されてしまうためである。つ
まり、こうしたプレチャージ方法を採用すると、同じ列
のうち、互いに隣接する行にある画素電極を考えた場合
に、上段にあるものがチャージされるときに、その下段
にあるものがチャージされてしまう。したがって、画素
電極Ａ１１のチャージ時に画素電極Ａ１２がプレチャー
ジされた後、画素電極Ｃ１１をチャージする際に、画素
電極Ａ１２が、チャージすべき電圧と逆極性で再びプレ
チャージされてしまい、上記Ｂの条件に反することとな
るからである。

【００３７】具体的に画素電極Ｂ１１のチャージ時にお
いて、画素電極Ａ１２をプレチャージするには、図１中
に鎖線で示すように、時間ｔ１からｔ２までの間に、走
査信号Ｇｎ＋３outおよびＧｎ＋４outの電位を立ち上
げ、これによって、図６に示すように、画素電極Ａ１２
の選択線である走査線Ｇｎ＋３およびＧｎ＋４を選択し
て、画素電極Ａ１２への表示信号の供給を制御する第１
のＴＦＴＭ１、第２のＴＦＴＭ２をＯＮとする。こ
れにより、画素電極Ｂ１１に対して供給される表示信号
と同一の表示信号が、信号線Ｄｍから画素電極Ａ１２に
対して供給され、画素電極Ａ１２に電位Ｖｂ１１が印加
されて、画素電極Ａ１２が画素電極Ｂ１２と同一極性で
プレチャージされる。なお、この場合、走査線Ｇｎ＋３
が選択されることにより、信号線Ｄｍから画素電極Ｂ１
２への表示信号の供給を制御する第３のＴＦＴＭ３が
ＯＮとされるとともに、走査線Ｇｎ＋４が選択されるこ
とにより、信号線Ｄｍから画素電極Ｄ１２への表示信号
の供給を制御する第３のＴＦＴＭ３がＯＮとされる。
したがって、これら画素電極Ｂ１３およびＤ１３にも電
位Ｖｂ１１が印加されることとなる。

【００３８】この後、時間ｔ２からｔ３までの期間で
は、図１に示すように、いずれの走査線Ｇについてもプ
レチャージのための選択がなされず、したがって、図７
に示すように、画素電極Ａ１２，Ｄ１２は、電位Ｖｂ１
１が保たれたままとなる。ただし、上述のように、走査
線Ｇｎ＋３が選択されることによって画素電極Ｂ１２に
対して接続される第３のＴＦＴＭ３がＯＮ状態とさ
れ、これにより画素電極Ｂ１２は、画素電極Ｃ１１と同
電位Ｖｃ１１となる。

【００３９】次に、画素電極Ｄ１１のチャージを行う期
間である時間ｔ３からｔ４までの期間では、図１中に鎖
線で示すように、走査信号Ｇｎ＋４outおよびＧｎ＋５o
utの電位が立ち上がることにより、走査線Ｇｎ＋４およ
びＧｎ＋５が選択される。これにより、画素電極Ｃ１
２，Ｄ１２，Ｂ１３への表示信号の供給を制御する第１
のＴＦＴＭ１、第２のＴＦＴＭ２、第３のＴＦＴ
Ｍ３がＯＮ状態とされ、図８に示すように、信号線Ｄｍ
から画素電極Ｃ１２、Ｄ１２，Ｂ１３に対して表示信号
が供給され、これにより、画素電極Ｃ１２、Ｄ１２，Ｂ
１３に画素電極Ｄ１１と同じ電位Ｖｄ１１が印加され
る。したがって、画素電極Ｃ１３を画素電極Ｃ１１と同
一極性でプレチャージすることができる。以下同様の手
順を繰り返すことにより、チャージ対象の画素電極の後
段の画素電極についてプレチャージが行われる。なお、
このようなプレチャージに伴い、図１に示すように、時
間ｔ０からｔ１までの間では、走査線Ｇｎ＋４が選択さ
れ、これにより、図５に示すように、画素電極Ｄ１２が
駆動されるとともに電位Ｖａ１１で充電される。また、
図１に示すように、時間ｔ２からｔ３までの間では、走
査線Ｇｎ＋５が選択され、これにより、図７に示すよう
に画素電極Ｂ１３が駆動されるとともに電位Ｖｃ１１で
充電される。

【００４０】また、こうしたプレチャージの手法をマト
リックス表示したのが図１０である。図１０のマトリッ
クスにおいてＡ，Ｂで示す各列は、画素電極Ａ１１，Ａ
１２，…およびＢ１１，Ｂ１２，…が駆動されるタイミ
ングを表し、また、ｇ（ｎ＋１），ｇ（ｎ＋２），…と
して示す行は、走査線Ｇ（ｎ＋１），Ｇ（ｎ＋２），…
を表す。そしてマトリックスの各項は、そのハッチング
の有無により、画素電極Ａ１１，Ａ１２，…およびＢ１
１，Ｂ１２，…が駆動されるタイミングにおいて、走査
線Ｇ（ｎ＋１），Ｇ（ｎ＋２），…が選択されているか
否かを表している。例えば、このマトリックスの１行１
列目において付されたハッチングは、画素電極Ａ１１を
駆動するタイミングにおいて、走査線Ｇ（ｎ＋１）が選
択されたことを表している。また、マトリックスの各項
において表示されたＡまたはＢの文字は、その項に対応
した走査線Ｇ（ｎ＋１），Ｇ（ｎ＋２），…が選択され
ることによって、その画素電極Ａ１１，Ａ１２，…また
はＢ１１，Ｂ１２，…のいずれかが駆動されるかを表し
ている。例えば、マトリックスの１行１列目と２行１列
目に「Ａ」が表示されることによって、画素電極Ａ１
１，Ａ１２，…を駆動すべきタイミングにおいて、走査
線Ｇ（ｎ＋１）およびＧ（ｎ＋２）が同時に選択される
ことにより、画素電極Ａ１１が駆動されることが表わさ
れている。また、各項に表示される「Ｐ」の文字は、画
素電極の駆動がプレチャージのためであるか否かを表し
ている。さらに、マトリックスの各項に示された「＋」
または「−」の符号は、その項に対応した走査線Ｇ（ｎ
＋１），Ｇ（ｎ＋２），…とその一つ下段の走査線Ｇ
（ｎ＋２），Ｇ（ｎ＋３），…との間にある画素電極Ａ
１１，Ａ１２，…またはＢ１１，Ｂ１２，…の駆動極性
を示している。このマトリックスによれば、走査線Ｇ
（ｎ＋１）を選択して、画素電極Ｂ１１を駆動する際
に、走査線Ｇ（ｎ＋２）およびＧ（ｎ＋３）を駆動し
て、その２行下段の画素電極Ａ１２のプレチャージが行
われることが理解される。

【００４１】このようなプレチャージ方法では、例え
ば、図１に示した走査信号Ｇｎ＋３outおよびＧｎ＋４o
utに着目すると、時間ｔ１からｔ２までの期間（第一の
タイミング）において、走査線Ｇｎ＋３とＧｎ＋４（所
定の走査線）とが選択されることにより画素電極Ａ１２
（所定の画素電極）がプレチャージされた後は、画素電
極Ａ１２，Ｂ１２（第２の画素電極群、画素電極群）が
順次駆動される時間ｔ４からｔ６までの間（第２の水平
走査期間）のうち、時間ｔ４からｔ５の間（第二のタイ
ミング、第１タイミング）で走査線Ｇｎ＋３およびＧｎ
＋４の双方（第２の走査線群）が選択されることにより
画素電極Ａ１２がチャージされるまで、他の画素電極の
駆動時に、走査線Ｇｎ＋３およびＧｎ＋４の少なくとも
一方は非選択とされている（すなわち、チャージ時と異
なる信号が走査線Ｇｎ＋３およびＧｎ＋４に出力され
る）。したがって、画素電極Ａ１２は、時間ｔ１からｔ
２の間においてプレチャージされてから、時間ｔ４から
ｔ５までの間においてチャージされるまでに再びプレチ
ャージされることが無く、上述のようにプレチャージを
行うことによって、上記Ｂの条件が満たされることとな
る。同様のことが、画素電極Ｃ１２および画素電極Ａ１
３と同じ列に配置された他の画素電極についても成り立
つ。

【００４２】次に、このような画素電極のチャージおよ
びプレチャージを可能とするようなゲートドライバ５の
制御方法について説明する。図１１は、走査線Ｇｎ＋１
〜Ｇｎ＋４に供給される走査信号Ｇｎ＋１out〜Ｇｎ＋
４outと、これに対応してシフトレジスタＳＲに対して
出力されるシフトパルス（信号列）ＳＤＩおよび出力制
御信号ＯＥ１〜ＯＥ３と、シフトレジスタＳＲを駆動す
るクロック信号ＤＣＰＶとの関係を示すタイミングチャ
ートである。なお、図１１においては、走査信号Ｇｎ＋
１out〜Ｇｎ＋４outのうち、プレチャージのために電位
が立ち上がる部分についても、実線で表している。

【００４３】図中に示すように、シフトパルスＳＤＩ
は、その立ち上がりから立ち下がりまでの時間幅が、ク
ロック信号ＤＣＰＶの４周期分となっている。このシフ
トパルスＳＤＩは、クロック信号ＤＣＰＶの１周期をも
って、クロック信号ＤＣＰＶの立ち上がりに同期して次
のシフトレジスタＳＲに対して移動するために、クロッ
ク信号ＤＣＰＶの４周期分の時間幅を有することによっ
て、図中に示すように、走査信号を走査線Ｇｎ＋１〜Ｇ
ｎ＋４の４本の走査線Ｇを同時に選択することが可能と
なる。なお、クロック信号ＤＣＰＶの一周期は、一水平
走査期間と同一になっている。したがって、シフトパル
スＳＤＩの時間幅は水平走査期間の４倍となっている。

【００４４】４本の走査線Ｇｎ＋１〜Ｇｎ＋４を同時に
選択するには、４系統の出力制御線ＯＥが必要になると
考えられるが、本第一の実施の形態においては、図１１
のような出力制御信号ＯＥ１〜ＯＥ３を採用することに
よって、３系統の出力制御線ＯＥにより、４本の走査線
Ｇを同時に選択することができる。すなわち、本第一の
実施の形態は、図１０のマトリックスで示すようなチャ
ージおよびプレチャージ手法を採用している。図１０の
マトリックスにおいて、ｇ（ｎ＋１）で示す行とｇ（ｎ
＋４）で示す行が表す走査線Ｇ（ｎ＋１）およびＧ（ｎ
＋４）の選択・非選択は、タイミングＡおよびＢのいず
れについても同一となっている。つまり、走査線Ｇｎ＋
１に接続されたバッファＢに供給すべき出力制御信号と
走査線Ｇｎ＋４に接続されたバッファＢに供給すべき出
力制御信号とを同一の信号とすることができる。同様に
走査線Ｇｎ＋２とＧｎ＋５、Ｇｎ＋３とＧｎ＋６、…に
接続されるバッファＢについてもそれぞれ同一の出力制
御信号を供給することが可能であり、したがって、出力
制御線ＯＥが３系統で足りるのである。

【００４５】以上述べたように、本第一の実施の形態で
は、プレチャージに必要な条件を満たしつつ、多重画素
構造を有する画素電極のチャージおよびプレチャージを
行うことができ、これにより、高精細化された液晶表示
装置１を、精度よく駆動することができる。さらに、こ
のプレチャージ方法では、画素電極Ｂ１２をチャージす
る際に、異なる列にある画素電極Ａ１２をプレチャージ
するようにしている。このように、チャージすべき画素
電極と異なる列にある画素電極も含めて、上記Ａ，Ｂの
条件を満たすような画素電極を選択するようにすること
で、同じ列にある画素電極のみ上記Ａ，Ｂの条件を満た
すような画素電極を選択する場合に比較して、選択の幅
が広がり、したがって、チャージを行うべき画素電極が
存在する行と、同時にプレチャージを行うべき画素電極
が存在する行との間隔を狭めることができる。これによ
り、プレチャージからチャージまでの時間間隔を短くし
て、表示画素以外の画素に対する影響を最小限とするこ
とができる。

【００４６】また、この第一の実施の形態では、クロッ
ク信号ＤＣＰＶの４周期分（水平走査期間の４倍）の時
間幅を有するシフトパルスＳＤＩを、３系統の出力制御
線ＯＥによって制御することができる。すなわち、４本
の走査線Ｇの選択制御を、それより少ない３系統の出力
制御線ＯＥによって制御することができるから、走査線
Ｇの選択制御を、同時に制御すべき走査線Ｇの数よりも
少ない数の制御信号によって行うことができ、これによ
り出力制御線ＯＥの数を減じて、コストダウンおよび回
路設計の容易化等を図ることができる。なお、本第一の
実施の形態においては、アレイ基板Ａは図３に示すよう
に構成されていたが、これに代えて、図１２のような回
路構成を採用することもできる。

【００４７】［第二の実施の形態］次に、本発明の第二
の実施の形態について説明する。この第二の実施の形態
における液晶表示装置１の全体構成は、上記第一の実施
の形態と同様であるために、ここでは、その説明を省略
するとともに、上記第一の実施の形態と異なる点を中心
に説明する。この第二の実施の形態が、上記第一の実施
の形態と異なる点は、アレイ基板の回路構成に関する点
および画素の駆動方法に関する点である。

【００４８】図１３は、本発明の第二の実施の形態にお
けるアレイ基板の構成を示す図である。上記第一の実施
の形態では、２つの画素が１つの信号線Ｄｍを共有して
いたのに対して、本第二の実施の形態では、３つの画素
が１つの信号線Ｄｍを共有する形態となっている。すな
わち、図１３に示すように、本第二の実施の形態の液晶
表示装置１のアレイ基板においては、信号線Ｄｍを画素
電極Ａ３１（画素電極Ｄ３１、…）、画素電極Ｂ３１
（画素電極Ｅ３１、…）および画素電極Ｃ３１（画素電
極Ｆ３１、…）の３つの画素が共有している。そして、
画素電極Ａ３１には、走査線Ｇｎ＋１および走査線Ｇｎ
＋３の両者が選択電位となったときに、信号線Ｄｍのデ
ータ電位が供給される。また、画素電極Ｂ３１には、走
査線Ｇｎ＋１および走査線Ｇｎ＋２が選択電位となった
ときに、信号線Ｄｍのデータ電位が供給される。また、
画素電極Ｃ３１は、走査線Ｇｎ＋１が選択電位となった
ときに、信号線Ｄｍのデータ電位が供給される。

【００４９】以上のような動作を行うために、本第二の
実施の形態ではスイッチング素子としての第１のＴＦＴ
Ｍ３１〜第５のＴＦＴＭ３５の配置を以下に説明する
ように設定している。すなわち、図１３に示すように、
第１のＴＦＴＭ３１は、その一方のソース／ドレイン
電極が画素電極Ａ３１に、また他方のソース／ドレイン
電極が信号線Ｄｍに接続する。また、第１のＴＦＴＭ
３１のゲート電極は第２のＴＦＴＭ３２のソース／ド
レイン電極に接続している。第２のＴＦＴＭ３２は、
その一方のソース／ドレイン電極が走査線Ｇｎ＋３に、
またその他方のソース／ドレイン電極が第１のＴＦＴ
Ｍ３１のゲート電極に接続されている。したがって、第
１のＴＦＴＭ３１のゲート電極は第２のＴＦＴＭ３２
を介して走査線Ｇｎ＋３に接続されることになる。ま
た、第２のＴＦＴＭ３２のゲート電極は走査線Ｇｎ＋
１に接続される。したがって、２本の走査線Ｇｎ＋１と
Ｇｎ＋３が同時に選択電位になっている期間にのみ、第
１のＴＦＴＭ３１がＯＮになり信号線Ｄｍの電位が画
素電極Ａ３１に供給される。このことは、第２のＴＦＴ
Ｍ３２が第１のＴＦＴＭ３１のＯＮ／ＯＦＦを制御す
るスイッチング素子であることを示している。第３のＴ
ＦＴＭ３３は、その一方のソース／ドレイン電極が信
号線Ｄｍに、他方のソース／ドレイン電極が画素電極Ｃ
３１に接続されている。また、第３のＴＦＴＭ３３の
ゲート電極は走査線Ｇｎ＋１に接続している。第４のＴ
ＦＴＭ３４は、その一方のソース／ドレイン電極が信
号線Ｄｍに、他方のソース／ドレイン電極が画素電極Ｂ
３１に接続されている。また、第４のＴＦＴＭ３４の
ゲート電極は第５のＴＦＴＭ３５のソース／ドレイン
電極に接続している。また、第５のＴＦＴＭ３５は、
その一方のソース／ドレイン電極が走査線Ｇｎ＋２に、
また他方のソース／ドレイン電極が第４のＴＦＴＭ３
４のゲート電極に接続されている。したがって、第４の
ＴＦＴＭ３４のゲート電極は第５のＴＦＴＭ３５を介
して走査線Ｇｎ＋２に接続されることになる。また、第
５のＴＦＴＭ３５のゲート電極は走査線Ｇｎ＋１に接
続される。したがって、２本の走査線Ｇｎ＋１とＧｎ＋
２が同時に選択電位になっている期間にのみ、第４のＴ
ＦＴＭ３４がＯＮになり信号線Ｄｍの電位が画素電極
Ｂ３１に供給される。このことは、第５のＴＦＴＭ３
５が第４のＴＦＴＭ３４のＯＮ／ＯＦＦを制御するス
イッチング素子であることを示している。

【００５０】また、以上では第１のＴＦＴＭ３１〜第
５のＴＦＴＭ３５からみたアレイ基板の回路構成であ
るが、画素電極Ａ３１〜画素電極Ｃ３１からみた液晶表
示装置１の回路構成を説明する。画素電極Ａ３１〜画素
電極Ｃ３１には単一の信号線Ｄｍから表示信号が供給さ
れる。つまり、信号線Ｄｍは、画素電極Ａ３１〜画素電
極Ｃ３１に対する共通の信号線Ｄｍとなっている。画素
電極Ａ３１には第１のＴＦＴＭ３１および第２のＴＦ
ＴＭ３２が接続されており、第１のＴＦＴＭ３１は信
号線Ｄｍに接続されるとともに、第２のＴＦＴＭ３２
に接続される。第２のＴＦＴＭ３２のゲート電極は自
己の走査線Ｇｎ＋１に接続され、また第２のＴＦＴＭ
３２のソース／ドレイン電極は後段の走査線Ｇｎ＋３に
接続されている。ここで、画素電極Ａ３１に信号線Ｄｍ
の電位を供給するためには、第１のＴＦＴＭ３１がＯ
Ｎされる必要がある。そして、第１のＴＦＴＭ３１の
ゲート電極は第２のＴＦＴＭ３２のソース／ドレイン
電極に接続され、かつ第２のＴＦＴＭ３２のゲート電
極は画素電極Ａ３１および画素電極Ｂ３１よりも後段に
位置する走査線Ｇｎ＋１に、またソース／ドレイン電極
は走査線Ｇｎ＋１よりも後段の走査線Ｇｎ＋３に接続さ
れているから、第１のＴＦＴＭ３１をＯＮするために
は、第２のＴＦＴＭ３２がＯＮとされる必要がある。第
２のＴＦＴＭ３２がＯＮとされるためには、走査線Ｇ
ｎ＋１および後段の走査線Ｇｎ＋３が選択電位となる必
要がある。このように、画素電極Ａ３１は、走査線Ｇｎ
＋１からの走査信号および走査線Ｇｎ＋３からの走査信
号に基づき駆動され、信号線Ｄｍからの電位を受ける。

【００５１】画素電極Ｂ３１には第４のＴＦＴＭ３４
および第５のＴＦＴＭ３５が接続されており、第４の
ＴＦＴＭ３４は信号線Ｄｍに接続されるとともに、第
５のＴＦＴＭ３５に接続される。第５のＴＦＴＭ３
５のゲート電極は走査線Ｇｎ＋１に接続され、また第５
のＴＦＴＭ３５のソース／ドレイン電極は走査線Ｇｎ
＋２に接続されている。ここで、画素電極Ｂ３１に信号
線Ｄｍの電位を供給するためには、第４のＴＦＴＭ３
４がＯＮとされる必要がある。そして、第４のＴＦＴ
Ｍ３４のゲート電極は第５のＴＦＴＭ３５のソース／
ドレイン電極に接続され、かつ第５のＴＦＴＭ３５の
ゲート電極は走査線Ｇｎ＋１に、またソース／ドレイン
電極は走査線Ｇｎ＋２に接続されているから、第４のＴ
ＦＴＭ３４をＯＮとするためには、第５のＴＦＴＭ３
５がＯＮとされる必要がある。第５のＴＦＴＭ３５が
ＯＮされるためには走査線Ｇｎ＋１および走査線Ｇｎ＋
２が選択電位となる必要がある。かくして、画素電極Ｂ
３１に対しては、自身より後段に位置する走査線Ｇｎ＋
１および後段の走査線Ｇｎ＋２が選択電位となったとき
にのみ信号線Ｄｍからの電位が供給される。また、画素
電極Ｃ３１には第３のＴＦＴＭ３３が接続されてお
り、そのゲート電極は走査線Ｇｎ＋１に接続されてい
る。したがって、画素電極Ｃ３１は走査線Ｇｎ＋１が選
択されると信号線Ｄｍから電位が供給される。以上では
画素電極Ａ３１〜画素電極Ｃ３１について説明したが、
画素電極Ｄ３１〜画素電極Ｆ３１、およびそれ以下の画
素についても同様の構成が採用されている。

【００５２】次に、本第二の実施の形態における液晶表
示装置１の動作を、図１４に示す走査信号のタイミング
チャート、図１５に示すクロック信号、シフトパルス、
出力制御信号のタイミングチャートおよび図１６〜図１
８の回路図、図１９に示す画素駆動マトリックスを参照
しつつ説明する。なお、この第二の実施の形態において
も、画素に対して、その画素が画面の一水平走査期間内
に保持すべき表示信号電圧を書き込む以前に、予備的に
他の表示信号電圧を書き込んでおくプレチャージ手法が
採用されるものとする。図１４において、線図Ｇｎout
〜Ｇｎ＋５outは、シフトパルスがシフトレジスタＳＲ
に伝搬されることにより走査線Ｇｎ〜Ｇｎ＋５に出力さ
れる走査信号の波形を示している。すなわち、これらの
線図のうち実線または鎖線で示された部分が立ち上がっ
ているタイミングでは、当該走査線Ｇが選択され、そう
でない部分は当該走査線Ｇが非選択の状態となってい
る。なお、これらの線図が立ち上がっている部分のう
ち、実線で示された部分は、画素電極に対して、この画
素電極が一水平走査期間の間、保持すべき表示信号電圧
をチャージするタイミングを表している。また、鎖線で
示された部分は、画素電極のチャージのための選択制御
に加えて、画素電極のプレチャージのために表示信号電
圧を書き込むタイミングを示している。また、図１４に
示すＤｍ(2)は、信号線Ｄｍにより供給されるデータ信
号の電位であり、データ信号が変化するタイミングを示
している。ここで示すデータ信号Ｄｍ(2)は、極性の変
化を含んだものとなっている。後述するように、データ
信号Ｄｍ(2)により、画素電極Ａ３１は、画素電極Ｂ３
１，Ｃ３１と極性が同じとなり、画素電極Ｄ３１，Ｅ３
１，Ｆ３１と異なる極性で駆動される。さらに、図１５
は、走査線Ｇｎ＋１〜Ｇｎ＋５に供給される走査信号Ｇ
ｎ＋１out〜Ｇｎ＋５outと、これに対応してシフトレジ
スタＳＲに対して出力されるシフトパルスＳＤＩおよび
出力制御信号ＯＥ１，ＯＥ２，ＯＥ３と、シフトレジス
タＳＲを駆動するクロック信号ＹＣＬＫとの関係を示す
タイミングチャートである。なお、図１５に示す走査信
号Ｇｎ＋１out〜Ｇｎ＋５outにおいてはプレチャージの
ために立ち上がる部分についても実線で示している。

【００５３】この液晶表示装置１において画素の駆動を
行うには、まず、コントロール回路６のパルス生成部９
からゲートドライバ５に対してシフトパルスＳＤＩ（図
１５参照）を出力する。図１５中に示すように、シフト
パルスＳＤＩは、その立ち上がりから立ち下がりまでの
時間幅がクロック信号ＹＣＬＫの３周期分の第１のパル
スＰ１と、立ち上がりから立ち下がりまでの時間幅がク
ロック信号ＹＣＬＫの１周期分の第２のパルスＰ２とか
らなる信号列となっている。ここで、クロック信号ＹＣ
ＬＫの一周期は、画面の一水平走査期間と同一となって
いる。すなわち、シフトパルスＳＤＩは、第１のパルス
Ｐ１が三水平走査期間の時間幅であり、一水平走査期間
分の時間幅の第２のパルスＰ２が一水平走査期間の間隔
をあけて第１のパルスＰ１に連続するような、計五水平
走査期間の時間幅を有する信号列となっている。ゲート
ドライバ５のシフトレジスタ部１２において、シフトパ
ルスＳＤＩは、クロック信号ＹＣＬＫの１周期をもっ
て、クロック信号ＹＣＬＫに同期して次のシフトレジス
タＳＲに対して移動する。したがって、シフトパルスＳ
ＤＩが五水平走査期間の時間幅を有することにより、シ
フトパルスＳＤＩは、隣接する３つのシフトレジスタＳ
Ｒおよびこれから１つ間隔をあけた１つのシフトレジス
タＳＲに存在しつつ順次移動することになる。ここで、
図１５のような出力制御信号ＯＥ１、ＯＥ２、ＯＥ３を
互いに隣接するバッファＢに対して供給することによっ
て、５つのシフトレジスタＳＲに接続されたバッファＢ
を同時に制御し、これにより、５本の走査線Ｇを同時に
選択制御することができる。また、ここで、バッファＢ
は入力される出力制御信号ＯＥの値が「０」の際にＯＮ
状態とされ、「１」の際にＯＦＦ状態とされるから、走
査信号Ｇｎ＋１out〜Ｇｎ＋５outは、図１５下段のよう
になる。

【００５４】次に、画素電極をチャージする際の手順に
ついて説明する。図１４のように、走査信号Ｇｎ＋１ou
t、Ｇｎ＋２out、Ｇｎ＋３outが生成されて走査線Ｇｎ
＋１、Ｇｎ＋２、Ｇｎ＋３（第１の走査線群）に供給さ
れる場合、これら走査信号Ｇｎ＋１out、Ｇｎ＋２out、
Ｇｎ＋３outのうち、実線で表された部分、すなわち、
画素電極に表示信号電圧を書き込むタイミングに注目す
ると、時間ｔ０からｔ１での期間（第１タイミング）で
は走査線Ｇｎ＋１およびＧｎ＋３の双方が選択されるこ
ととなるから、図１６のように第１のＴＦＴＭ３１〜
第３のＴＦＴＭ３３がＯＮとされる。したがって、図
１６に示すように画素電極Ａ３１、画素電極Ｃ３１およ
び画素電極Ｃ３２に、信号線Ｄｍから画素電極Ａ３１に
与えるべき電位Ｖａ２１が供給される。これにより、画
素電極Ａ３１の電位Ｖａ２１が決まる。なお、図１６に
おいては、選択される走査線Ｇを太線で示している。一
方、その後の時間ｔ１からｔ２での期間（第２タイミン
グ）においては、信号線Ｄｍから供給される電位は画素
電極Ｂ３１に与えるべき電位Ｖｂ２１に変わる。ここで
は、図１４に示すように、走査線Ｇｎ＋１および走査線
Ｇｎ＋２が選択され、これにより、図１７に示すよう
に、第２のＴＦＴＭ３２がＯＦＦとなり、Ｇｎ＋３の
電位（ＯＦＦ電位）を第１のＴＦＴＭ３１のゲート電
極に供給することで第１のＴＦＴＭ３１がＯＦＦにな
る。また第３のＴＦＴＭ３３〜第５のＴＦＴＭ３５は
ＯＮとされる。したがって、画素電極Ｂ３１、画素電極
Ｃ３１および画素電極Ｆ３１に電位Ｖｂ２１が与えられ
る。これにより、画素電極Ｂ３１の電位Ｖｂ２１が決ま
る。さらに、次の時間ｔ２からｔ３までの期間（第３タ
イミング）では、信号線Ｄｍから供給される電位が画素
電極Ｃ３１に与えるべき電位Ｖｃ２１に変わる。ここ
で、時間ｔ２からｔ３までの期間においては、図１４に
示すように、走査線Ｇｎ＋１のみが選択電位となり、図
１８に示すように、第３のＴＦＴＭ３３を通じて画素
電極Ｃ３１に信号線Ｄｍの電位Ｖｃ２１が与えられ、こ
れにより画素電極Ｃ３１の電位Ｖｃ２１が決まる。な
お、時間ｔ０からｔ３までの期間は一水平走査期間（第
１の水平走査期間）に相当し、上述のような画素駆動を
行うことにより、信号線Ｄｍの電位を時分割で画素電極
Ａ３１、Ｂ３１、Ｃ３１（第１の画素電極群）に供給す
ることができる。そして、走査線Ｇｎ＋１が非選択電位
となった後に、信号線Ｄｍの電位はその極性が反転する
とともに、画素電極Ｄ３１に与えるべき電位Ｖｄ２１に
変わり、以上と同様の手順が繰り返されることによっ
て、画素電極Ｄ３１〜画素電極Ｆ３１の電位が時分割で
決まる。この場合、画素電極Ａ３１，Ｂ３１，Ｃ３１に
対して供給される電位Ｖａ２１，Ｖｂ２１，Ｖｃ２１
と、画素電極Ｄ３１，Ｅ３１，Ｆ３１に対して供給され
る電位Ｖｄ２１，Ｖｅ２１，Ｖｆ２１とは、逆極性であ
るために、液晶表示装置１は、１行ごとにその極性が反
転するライン反転駆動の表示装置として駆動されること
となる。

【００５５】次に、画素のプレチャージ方法について説
明する。上述のように、ある画素電極Ｘをチャージする
際に同時にプレチャージされる画素電極Ｙは、画素電極
Ｘに対して次のＡ，Ｂのような関係を有することが望ま
しい。Ａ、画素電極Ｙがプレチャージされてからチャージされ
るまでに、画素電極Ｘ、Ｙ以外の画素電極のチャージ時
に同時にプレチャージされることがなく、かつＢ、チャージされた画素電極Ｙおよび画素電極Ｘは同極
性であり、選択タイミング（チャージされるタイミン
グ）が一番近い。

【００５６】そこで、この第二の実施の形態において
は、上記Ａ，Ｂの条件を満たすプレチャージ手法とし
て、例えば、画素電極Ａ３１をチャージする場合に、そ
の２行下段にある画素電極Ａ３２を選択するようにす
る。すなわち、図１４中に鎖線で示すように、時間ｔ０
からｔ１までの間（第一のタイミング）に、走査信号Ｇ
ｎ＋３outおよびＧｎ＋５outの電位を立ち上げ、これに
よって、図１６に示すように、画素電極Ａ３２の選択線
である走査線Ｇｎ＋３およびＧｎ＋５（所定の走査線）
を選択して、画素電極Ａ３２への表示信号の供給を制御
する第１のＴＦＴＭ３１、第２のＴＦＴＭ３２をＯ
Ｎとする。これにより、画素電極Ａ３１に対して供給さ
れる表示信号と同一の表示信号が、信号線Ｄｍから画素
電極Ａ３２に対して供給され、画素電極Ａ３２に電位Ｖ
ａ２１が印加されて、画素電極Ａ３２が画素電極Ａ３１
と同一極性でプレチャージされる。なお、この場合、走
査線Ｇｎ＋５が選択されることにより、信号線Ｄｍから
画素電極Ｃ３３への表示信号の供給を制御する第３のＴ
ＦＴＭ３３がＯＮとされる。したがって、これら画素
電極Ｃ３３にも電位Ｖａ２１が印加されることとなる。

【００５７】この後、時間ｔ１からｔ２までの期間、お
よび、時間ｔ２からｔ３までの期間では、いずれの走査
線Ｇについてもプレチャージのための選択がなされず、
したがって、図１７，図１８に示すように、画素電極Ａ
３２は、電位Ｖａ２１が保たれたままとなる。ここで、
画素の駆動極性は、１行ごとに反転しているから、画素
電極Ａ３２にプレチャージされた電位Ｖａ２１と画素電
極Ａ３２に実際にチャージすべき電位とは同極性であ
る。また、この後、図１４に示すように、画素電極Ａ３
２，Ｂ３２，Ｃ３２（第２の画素電極群）が順次駆動さ
れる時間ｔ５からｔ８までの間（第２の水平走査期間）
のうち、時間ｔ５からｔ６までの期間（第二のタイミン
グ、第１タイミング）において走査線Ｇｎ＋３およびＧ
ｎ＋５が同時に選択されることにより画素電極Ａ３２が
チャージされるまで、走査信号Ｇｎ＋３outおよびＧｎ
＋５outの少なくとも一方は非選択とされている（すな
わち、チャージ時と異なる信号が走査線Ｇｎ＋３および
Ｇｎ＋４に出力される）から、画素電極Ａ３２は、プレ
チャージされてからチャージされるまでの間、再びプレ
チャージされることがない。したがって、本第二の実施
の形態のプレチャージ手法は、上記Ａ，Ｂの条件を満た
すこととなる。さらに、以下同様に画素電極Ｄ３１，Ａ
３２，…のチャージ時にそれより２段下の画素電極Ｄ３
２，Ａ３３，…をプレチャージすることにより、上記Ａ
およびＢの条件を満たすようなプレチャージを行うこと
ができる。

【００５８】図１９に、こうしたプレチャージの手法を
マトリックス表示したものを表す。図１９のマトリック
スにおいてＡ，Ｂ，Ｃで示す各列は、画素電極Ａ３１，
Ａ３２，…、Ｂ３１，Ｂ３２，…およびＣ３１，Ｃ３
２，…が駆動されるタイミングを表し、また、ｇ（ｎ＋
１），ｇ（ｎ＋２），…として示す行は、走査線Ｇ（ｎ
＋１），Ｇ（ｎ＋２），…を表す。そしてマトリックス
の各項は、そのハッチングの有無により、画素電極Ａ３
１，Ａ３２，…、Ｂ３１，Ｂ３２，…、Ｃ３１，Ｃ３
２，…が駆動されるタイミングにおいて、走査線Ｇ（ｎ
＋１），Ｇ（ｎ＋２），…が選択されているか否かを表
している。例えば、このマトリックスの１行１列目にお
いて付されたハッチングは、画素電極Ａ１１を駆動する
タイミングにおいて、走査線Ｇ（ｎ＋１）が選択された
ことを表している。また、マトリックスの各項において
表示されたＡまたはＢの文字は、その項に対応した走査
線Ｇ（ｎ＋１），Ｇ（ｎ＋２），…が選択されることに
よって、その画素電極Ａ３１，Ａ３２，…、Ｂ３１，Ｂ
３２，…、またはＣ３１，Ｃ３２，…のいずれかが駆動
されるかを表している。例えば、マトリックスの１行１
列目と３行１列目に「Ａ」が表示されることによって、
画素電極Ａ３１，Ａ３２，…を駆動すべきタイミングに
おいて、走査線Ｇ（ｎ＋１）およびＧ（ｎ＋３）が同時
に選択されることにより、画素電極Ａ３１，Ａ３２，…
等が駆動されることが表わされている。また、各項に表
示される「ＰＡ」等の文字は、その項に対応した走査線
Ｇ（ｎ＋１），Ｇ（ｎ＋２），…が選択されることによ
って、画素電極Ａ３１，Ａ３２，…等がプレチャージさ
れることを表している。例えば、マトリックスの３行１
列目と５行１列目に「ＰＡ」が表示されることによっ
て、画素電極Ａ３１，Ａ３２，…を駆動すべきタイミン
グにおいて、走査線Ｇ（ｎ＋３）およびＧ（ｎ＋５）が
同時に選択されることにより、画素電極Ａ３１，Ａ３
２，…がプレチャージされることが駆動されることが表
わされている。ここで、マトリックスの３行１列目には
「Ａ／ＰＡ」との表示がなされているが、これはこの項
に対応するタイミングにおいて、走査線Ｇ（ｎ＋３）
が、画素電極Ａ３１のチャージおよび画素電極Ａ３２の
プレチャージの双方の目的で選択されることを表してい
る。

【００５９】以上述べたように、本第二の実施の形態で
は、プレチャージに必要な条件を満たしつつ、多重画素
構造を有する画素電極のチャージおよびプレチャージを
行うことができ、これにより、高精細化された液晶表示
装置１を、精度よく駆動することができる。さらに、本
第二の実施の形態のプレチャージ方法では、例えば、時
間ｔ０からｔ１までの期間において、画素電極Ａ３１を
チャージするために、走査線Ｇ（ｎ＋１）、Ｇ（ｎ＋
３）が選択され、画素電極Ａ３１のチャージと同時に画
素電極Ａ３２をプレチャージするために走査線Ｇ（ｎ＋
３）、Ｇ（ｎ＋５）が選択される。すなわち、チャージ
すべき画素電極の選択制御線とプレチャージすべき画素
電極の選択制御線とが重複している。このような構成を
採用することによって、チャージを行うべき画素電極が
存在する行と、同時にプレチャージを行うべき画素電極
が存在する行との間隔を狭め、これにより、プレチャー
ジからチャージまでの時間間隔を短くして、表示画素以
外の画素に対する影響を最小限とすることができる。

【００６０】なお、上記第二の実施の形態において、画
素電極Ａ３１の駆動時に走査線Ｇｎ＋２を選択すること
によって、画素電極Ｂ３１に電位Ｖａ２１をチャージす
るようにしてもよい。これにより、画素電極Ｂ３１が実
際に駆動される以前に、画素電極Ｂ３１を充電しておく
ことができ、画素電極Ｂ３１の書き込み不足を防止する
ことができる。

【００６１】［第三の実施の形態］次に、本発明の第三
の実施の形態を説明する。この第三の実施の形態は、液
晶表示装置１の全体構成や、アレイ基板の回路構成、お
よびゲートドライバ５の回路構成が、上記第二の実施の
形態と共通するために、ここでは、上記第三の実施の形
態と共通する構成については、その説明を省略するとと
もに、上記第二の実施の形態と異なる点を中心に説明す
る。この第三の実施の形態が、上記第二の実施の形態と
異なる点は、液晶表示装置１の動作に関する点である。
以下、液晶表示装置１の動作について説明する。なお、
この第三の実施の形態においても、画素に対して、その
画素が画面の一水平走査期間内に保持すべき表示信号電
圧を書き込む以前に、予備的に他の表示信号電圧を書き
込んでおくプレチャージ手法が採用されるものとする。
図２０において、線図Ｇｎout〜Ｇｎ＋５outは、シフト
パルスがシフトレジスタＳＲに伝搬されることにより走
査線Ｇｎ〜Ｇｎ＋５に出力される走査信号の波形を示し
ている。すなわち、これらの線図のうち実線または鎖線
で示された部分が立ち上がっているタイミングでは、当
該走査線Ｇが選択され、そうでない部分は当該走査線Ｇ
が非選択の状態となっている。なお、これらの線図が立
ち上がっている部分のうち、実線で示された部分は、画
素電極に対して、この画素電極が一水平走査期間の間保
持すべき表示信号電圧をチャージするタイミングを表し
ている。また、鎖線で示された部分は、画素電極のチャ
ージのための走査線Ｇの選択制御に加えて、画素電極の
プレチャージのために表示信号電圧を書き込むタイミン
グを示している。また、図２０に示すＤｍ(2)は、信号
線Ｄｍにより供給されるデータ信号の電位であり、デー
タ信号が変化するタイミングを示している。ここで示す
データ信号Ｄｍ(2)は、極性の変化を含んでいる。後述
するように、データ信号Ｄｍ(2)によって、画素電極Ａ
３１は、画素電極Ｅ３１、画素電極Ｆ３１と同極性で駆
動され画素電極Ｂ３１は、画素電極Ｃ３１、画素電極Ｄ
３１と異なる極性で駆動されることとなる。

【００６２】まず、画素電極をチャージする際の手順に
ついて説明する。図２０のように、走査信号Ｇｎ＋１ou
t、Ｇｎ＋２out、Ｇｎ＋３outが生成されて走査線Ｇｎ
＋１、Ｇｎ＋２、Ｇｎ＋３（第１の走査線群）に供給さ
れる場合、走査信号Ｇｎ＋１out、Ｇｎ＋２out、Ｇｎ＋
３outのうち、実線で表された部分、すなわち、画素電
極に表示信号電圧を書き込むタイミングに注目すると、
時間ｔ０からｔ１での期間（第１タイミング）では走査
線Ｇｎ＋１、Ｇｎ＋３の双方が選択されることとなるか
ら、図２１のように第１のＴＦＴＭ３１〜第３のＴＦ
ＴＭ３３がＯＮとされる。したがって、図２１に示す
ように画素電極Ａ３１、画素電極Ｃ３１、および走査線
Ｇｎ＋３に第３のＴＦＴＭ３３を介して接続された画
素電極Ｃ３２に、信号線Ｄｍから画素電極Ａ３１に与え
るべき電位Ｖａ３１が供給される。これにより、画素電
極Ａ３１の電位Ｖａ３１が決まる。なお、図２１におい
ては、選択される走査線Ｇを太線で示している。また、
ここで電位Ｖａ３１はプラスの電位であるものとし、図
２１中において画素電極Ａ３１等に印加された電位Ｖａ
３１がプラスの電位であることを、符号「＋」で表す。
以下、同様に、図２２〜図２６においても、画素電極に
印加された電位の極性を符号「＋」または「−」で表
す。

【００６３】次に、時間ｔ１からｔ２までの期間（第２
タイミング）においては、信号線Ｄｍから供給される電
位は画素電極Ｂ３１に与えるべき電位Ｖｂ３１に変わる
とともに、その極性が反転し、マイナス電位とされる。
ここでは、図２０に示すように、走査線Ｇｎ＋１および
走査線Ｇｎ＋２が選択されるとともに、走査線Ｇｎ＋３
が非選択とされる。これにより、図２２に示すように、
第２のＴＦＴＭ３２がＯＦＦとなり、Ｇｎ＋３の電位
（ＯＦＦ電位）を第１のＴＦＴＭ３１のゲート電極に
供給することで第１のＴＦＴＭ３１がＯＦＦになる。
また第３のＴＦＴＭ３３〜第５のＴＦＴＭ３５はＯＮ
とされる。したがって、画素電極Ｂ３１、画素電極Ｃ３
１および画素電極Ｆ３１に電位Ｖｂ３１が与えられる。
これにより、画素電極Ｂ３１の電位Ｖｂ３１が決まる。
さらに、次の時間ｔ２からｔ３までの期間（第３タイミ
ング）では、信号線Ｄｍから供給される電位が画素電極
Ｃ３１に与えるべき電位Ｖｃ３１に変わる。ここで、時
間ｔ２からｔ３までの期間においては、図２０に示すよ
うに、走査線Ｇｎ＋１のみが選択電位となり、図２３に
示すように、第３のＴＦＴＭ３３がＯＮとなって、第
３のＴＦＴＭ３３を通じて画素電極Ｃ３１に信号線Ｄ
ｍの電位Ｖｃ３１が与えられ、これにより画素電極Ｃ３
１の電位Ｖｃ３１が決まる。なお、時間ｔ０からｔ３ま
での期間は一水平走査期間（第１の水平走査期間）に相
当し、上述のような画素駆動を行うことにより、信号線
Ｄｍの電位を時分割で画素電極Ａ３１、Ｂ３１、Ｃ３１
（第１の画素電極群）に供給することができる。

【００６４】そして次の時間ｔ３からｔ４までの期間に
おいては、走査線Ｇｎ＋１が非選択電位となった後に、
信号線Ｄｍの電位が、画素電極Ｄ３１に与えるべき電位
Ｖｄ３１に変わる。そして、図２０に示すように、走査
線Ｇｎ＋２およびＧｎ＋４が選択電位となり、これによ
り、図２４のように、これらの走査線Ｇｎ＋２およびＧ
ｎ＋４に接続される第１のＴＦＴＭ３１および第２の
ＴＦＴＭ３２がＯＮとされて、画素電極Ｄ３１に電位
Ｖｄ３１が与えられる。また、このとき、走査線Ｇｎ＋
２およびＧｎ＋４のそれぞれに接続された第３のＴＦＴ
Ｍ３３がＯＮとされるので、画素電極Ｆ３１およびＦ
３２に対して電位Ｖｄ３１が供給される。さらに、次の
時間ｔ４からｔ５までの期間においては、図２０に示す
ように、走査線Ｇｎ＋４が非選択電位となるとともに、
信号線Ｄｍの電位が再びその極性が反転してプラスの電
位となり、画素電極Ｅ３１に与えるべき電位Ｖｅ３１に
変わる。そして、図２５に示すように、走査線Ｇｎ＋２
およびＧｎ＋３が選択電位となり、これにより、走査線
Ｇｎ＋２に接続される第５のＴＦＴＭ３５がＯＮとな
り、走査線Ｇｎ＋３の電位が第４のＴＦＴＭ３４に供
給されることにより第４のＴＦＴＭ３４がＯＮとなっ
て、画素電極Ｅ３１に電位Ｖｅ３１が与えられる。ま
た、このとき、走査線Ｇｎ＋２およびＧｎ＋４のそれぞ
れに接続された第３のＴＦＴＭ３３がＯＮとされるの
で、画素電極Ｆ３１およびＣ３２に対して電位Ｖｅ３１
が供給される。さらに、次の時間ｔ５からｔ６までの期
間においては、図２０に示すように、走査線Ｇｎ＋３が
非選択電位となるとともに、信号線Ｄｍの電位が画素電
極Ｆ３１に与えるべき電位Ｖｆ３１に変わる。そして、
この場合、走査線Ｇｎ＋２のみが選択電位とされるため
に、図２６のように、走査線Ｇｎ＋２に接続された第３
のＴＦＴＭ３３がＯＮとされ、画素電極Ｆ３１に対し
て電位Ｖｆ３１が供給される。これにより一水平走査期
間（時間ｔ３からｔ６までの間）において、画素電極Ｄ
３１，Ｅ３１，Ｆ３１に対して電位Ｖｄ３１，Ｖｅ３
１，Ｖｆ３１をそれぞれ時分割で供給することができ
る。

【００６５】以下、同様の手順が繰り返されることによ
って、画素電極Ａ３２〜画素電極Ｃ３２以下の電位が時
分割で決定される。また、これにより、画素電極Ａ３１
に供給される電位Ｖａ３１と、画素電極Ｂ３１，Ｃ３１
に対して供給される電位Ｖｂ３１，Ｖｃ３１とが逆極性
とされ、画素電極Ｄ３１に供給される電位Ｖｄ３１と、
画素電極Ｅ３１，Ｆ３１に対して供給される電位Ｖｅ３
１，Ｖｆ３１とが逆極性とされた状態で、各画素が駆動
される。また、画素電極Ａ３１およびＤ３１が逆極性で
あり、画素電極Ｂ３１，Ｃ３１と画素電極Ｅ３１，Ｆ３
１とが逆極性であることから、１行ごとにその極性が反
転するライン反転駆動が実現される。

【００６６】次に、画素のプレチャージ方法について説
明する。この第三の実施の形態においては、例えば、画
素電極Ｂ３１をチャージする場合に、その１行下段にあ
る画素電極Ｄ３１（所定の画素電極）を選択するように
する。すなわち、図２０中に鎖線で示すように、時間ｔ
１からｔ２までの間（第一のタイミング、第２タイミン
グ）に、走査信号Ｇｎ＋１out、走査信号Ｇｎ＋２outに
加えて、走査信号Ｇｎ＋４outの電位を立ち上げ、これ
によって、図２２に示すように、画素電極Ｄ３１の選択
線である走査線Ｇｎ＋２およびＧｎ＋４（所定の走査
線、第２の走査線群）を選択して、画素電極Ｄ３１への
表示信号の供給を制御する第１のＴＦＴＭ３１、第２
のＴＦＴＭ３２をＯＮとする。これにより、画素電極
Ｂ３１に対して供給される表示信号と同一の表示信号
が、信号線Ｄｍから画素電極Ｄ３１に対して供給され、
画素電極Ｄ３１に電位Ｖｂ３１が印加されて、画素電極
Ｄ３１が画素電極Ｂ３１と同一極性でプレチャージされ
る。なお、この場合、走査線Ｇｎ＋４が選択されること
により、信号線Ｄｍから画素電極Ｆ３２への表示信号の
供給を制御する第３のＴＦＴＭ３３がＯＮとされる。
したがって、画素電極Ｆ３２にも電位Ｖｂ３１が印加さ
れることとなる。

【００６７】この後、時間ｔ２からｔ３までの期間で
は、いずれの走査線Ｇについてもプレチャージのための
選択がなされず、したがって、図２３に示すように、画
素電極Ｄ３１は、電位Ｖｂ３１が保たれたままとなる。
ここで、画素の駆動極性は、１行ごとに反転しているか
ら、画素電極Ｄ３１に実際にチャージすべき電位は、画
素電極Ａ３１と逆極性であり、また、画素電極Ａ３１と
画素電極Ｂ３１とは逆極性で駆動されるから、画素電極
Ｄ３１にプレチャージされた電位Ｖｂ３１と画素電極Ｄ
３１に実際にチャージすべき電位とは同極性となる。ま
た、この後、画素電極Ａ３２，Ｂ３２，Ｃ３２（第２の
画素電極群、画素電極群）が順次駆動される時間ｔ３か
らｔ６までの間（第２の水平走査期間）のうち、時間ｔ
３からｔ４までの期間（第二のタイミング、第１タイミ
ング）に走査線Ｇｎ＋２およびＧｎ＋４が同時に選択さ
れて画素電極Ｄ３１がチャージされるから、画素電極Ｄ
３１は、プレチャージされてからチャージされるまでの
間、再びプレチャージされることがない。また、同様の
ことが、画素電極Ａ３２をプレチャージする際にも成り
立つので、本第三の実施の形態のプレチャージ手法は、Ａ、画素電極Ｙがプレチャージされてからチャージされ
るまでに、画素電極Ｘ、Ｙ以外の画素電極のチャージ時
に同時にプレチャージされることがなく、かつＢ、チャージされた画素電極Ｙおよび画素電極Ｘは同極
性であり、選択タイミング（チャージされるタイミン
グ）が一番近い。という二つの条件を満たすこととなる。

【００６８】図２７に、こうしたプレチャージの手法を
マトリックス表示したものを表す。図２７のマトリック
スにおいてＡ，Ｂ，Ｃで示す各列は、画素電極Ａ３１、
Ｂ３１、およびＣ３１が駆動されるタイミングを表し、
また、ｇ（ｎ＋１），ｇ（ｎ＋２），…として示す行
は、走査線Ｇ（ｎ＋１），Ｇ（ｎ＋２），…を表す。そ
してマトリックスの各項は、そのハッチングの有無によ
り、画素電極Ａ３１，Ｂ３１，Ｃ３１が駆動されるタイ
ミングにおいて、走査線Ｇ（ｎ＋１），Ｇ（ｎ＋２），
…が選択されているか否かを表している。例えば、この
マトリックスの１行１列目において付されたハッチング
は、画素電極Ａ３１を駆動するタイミングにおいて、走
査線Ｇ（ｎ＋１）が選択されたことを表している。ま
た、マトリックスの各項において表示されたＡ、Ｂ、
Ｃ、…の文字は、その項に対応した走査線Ｇ（ｎ＋
１），Ｇ（ｎ＋２），…が選択されることによって、そ
の画素電極Ａ３１、Ｂ３１，Ｃ３１，…のいずれかが駆
動されるかを表している。例えば、マトリックスの１行
１列目と３行１列目に「Ａ」が表示されることによっ
て、画素電極Ａ３１，Ａ３２，…を駆動すべきタイミン
グにおいて、走査線Ｇ（ｎ＋１）およびＧ（ｎ＋３）が
同時に選択されることにより、画素電極Ａ３１が駆動さ
れることが表わされている。また、マトリックスに表示
される「ＰＤ」等の文字は、その項に対応した走査線Ｇ
（ｎ＋１），Ｇ（ｎ＋２），…が選択されることによっ
て、画素電極Ｄ３１がプレチャージされることを表して
いる。例えば、例えば、マトリックスの２行２列目と４
行２列目に「ＰＤ」が表示されることによって、画素電
極Ｂ３１を駆動すべきタイミングにおいて、走査線Ｇ
（ｎ＋２）およびＧ（ｎ＋４）が同時に選択されること
により、画素電極Ｄ３１がプレチャージされることが駆
動されることが表わされている。このマトリックスによ
れば、画素電極（Ｄ３１）のプレチャージが、異なる列
にある画素電極（Ｂ３１）のチャージのタイミングで行
われ、かつ、プレチャージを行うための走査線グループ
（Ｇｎ＋２，Ｇｎ＋３）と、チャージを行うための走査
線グループ（Ｇｎ＋１，Ｇｎ＋２）とが重なることが理
解できる。

【００６９】以上述べたように、本第三の実施の形態で
は、プレチャージに必要な条件を満たしつつ、多重画素
構造を有する画素電極のチャージおよびプレチャージを
行うことができ、これにより、高精細化された液晶表示
装置１を、精度よく駆動することができる。さらに、本
第三の実施の形態では、例えば、画素電極Ｄ３１のプレ
チャージを画素電極Ｂ３１のチャージ時に行い、画素電
極Ａ３２のプレチャージを画素電極Ｅ３２のチャージ時
に行うようにしている。このように、チャージすべき画
素電極と異なる列にある画素電極も含めて、上記Ａ，Ｂ
の条件を満たすような画素電極を選択するようにするこ
とで、同じ列にある画素電極のみ上記Ａ，Ｂの条件を満
たすような画素電極を選択する場合に比較して、選択の
幅が広がり、したがって、チャージを行うべき画素電極
が存在する行と、同時にプレチャージを行うべき画素電
極が存在する行との間隔を狭めることができる。これに
より、プレチャージからチャージまでの時間間隔を短く
して、表示画素以外の画素に対する影響を最小限とする
ことができる。しかも、本第三の実施の形態では、画素
電極Ｂ３１をチャージするために、走査線Ｇ（ｎ＋
１）、Ｇ（ｎ＋２）が選択され、画素電極Ｂ３１のチャ
ージと同時に画素電極Ｄ３２をプレチャージするために
走査線Ｇ（ｎ＋２）、Ｇ（ｎ＋４）が選択される。この
ように、チャージすべき画素電極の選択制御線とプレチ
ャージすべき画素電極の選択制御線とが重複した構成を
採用することによって、チャージを行うべき画素電極が
存在する行と、同時にプレチャージを行うべき画素電極
が存在する行との間隔を狭め、上述の効果をより顕著な
ものとすることができる。

【００７０】［第四の実施の形態］次に、本発明の第四
の実施の形態を説明する。この第四の実施の形態は、液
晶表示装置１の全体構成や、アレイ基板の回路構成が、
上記第一の実施の形態と共通するために、ここでは、上
記第一の実施の形態と共通する構成については、その説
明を省略するとともに、上記第一の実施の形態と異なる
点を中心に説明する。この第四の実施の形態が、上記第
一の実施の形態と異なる点は、液晶表示装置１の動作に
関する点である。以下、液晶表示装置１の動作について
説明する。図２８において、線図Ｇｎout〜Ｇｎ＋７out
は、シフトパルスがシフトレジスタＳＲに伝搬されるこ
とにより走査線Ｇｎ〜Ｇｎ＋７に出力される走査信号の
波形を示している。すなわち、これらの線図のうち実線
または鎖線で示された部分が立ち上がっているタイミン
グでは、当該走査線Ｇが選択され、そうでない部分は当
該走査線Ｇが非選択の状態となっている。なお、これら
の線図が立ち上がっている部分のうち、実線で示された
部分は、画素電極に対して、この画素電極が一水平走査
期間の間保持すべき表示信号電圧を書き込むタイミング
を表している。また、鎖線で示された部分は、表示信号
電圧を書き込む前に、その書き込み不足を補うために、
予備的に表示信号電圧を書き込むタイミング、すなわ
ち、プレチャージのタイミングを示している。また、図
２８に示すＤｍ(1)は、信号線Ｄｍにより供給されるデ
ータ信号の電位であり、データ信号が変化するタイミン
グを示している。ここで示すＤｍは、極性の変化を含ん
だものとなっている。後述するように、データ信号Ｄｍ
(1)により、画素電極Ａ１１、Ｂ１１、Ｃ１１，Ｄ１１
は全て同一極性で駆動される。

【００７１】次に、本第四の実施の形態における液晶表
示装置１の動作を、図２８に示す走査信号のタイミング
チャート、図２９に示すクロック信号、シフトパルス、
出力制御信号のタイミングチャートおよび図３０〜図３
４の回路図を参照しつつ説明する。なお、この第四の実
施の形態においても、画素に対して、その画素が画面の
一水平走査期間内に保持すべき表示信号電圧を書き込む
以前に、予備的に他の表示信号電圧を書き込んでおくプ
レチャージ手法が採用されるものとする。また、図２９
のタイミングチャートは、走査線Ｇｎ＋１〜Ｇｎ＋４に
供給される走査信号Ｇｎ＋１out〜Ｇｎ＋４outと、これ
に対応してシフトレジスタＳＲに対して出力されるシフ
トパルスＳＤＩおよび出力制御信号ＯＥ１，ＯＥ２，Ｏ
Ｅ３と、シフトレジスタＳＲを駆動するクロック信号Ｙ
ＣＬＫとの関係を示している。なお、図２９に示す走査
信号Ｇｎ＋１out〜Ｇｎ＋４outにおいてはプレチャージ
のために立ち上がる部分についても実線で示している。
この液晶表示装置１において画素の駆動を行うには、ま
ず、コントロール回路６のパルス生成部９からゲートド
ライバ５に対してシフトパルスＳＤＩ（図２９参照）を
出力する。図２９中に示すように、シフトパルスＳＤＩ
は、その立ち上がりから立ち下がりまでの時間幅がクロ
ック信号ＹＣＬＫの２周期分の第１のパルスＰ１と、立
ち上がりから立ち下がりまでの時間幅がクロック信号Ｙ
ＣＬＫの２周期分の第２のパルスＰ２とからなる信号列
となっている。ここで、クロック信号ＹＣＬＫの一周期
は、画面の一水平走査期間と同一となっている。すなわ
ち、シフトパルスＳＤＩは、第１のパルスＰ１が二水平
走査期間の時間幅であり、一水平走査期間分の時間幅の
第２のパルスＰ２が二水平走査期間の間隔をあけて第１
のパルスＰ１に連続するような、計六水平走査期間の時
間幅を有する信号列となっている。ゲートドライバ５の
シフトレジスタ部１２において、シフトパルスＳＤＩ
は、クロック信号ＹＣＬＫの１周期をもって、クロック
信号ＹＣＬＫに同期して次のシフトレジスタＳＲに対し
て移動する。したがって、シフトパルスＳＤＩが六水平
走査期間の時間幅を有することにより、シフトパルスＳ
ＤＩは、隣接する２つのシフトレジスタＳＲおよびこれ
から２つ間隔をあけた２つのシフトレジスタＳＲに存在
しつつ順次移動することになる。ここで、図２９のよう
な出力制御信号ＯＥ１、ＯＥ２、ＯＥ３を互いに隣接す
るバッファＢに対して供給することによって、６つのシ
フトレジスタＳＲに接続されたバッファＢを同時に制御
し、これにより、６本の走査線Ｇを同時に選択制御する
ことができる。また、ここで、バッファＢは入力される
出力制御信号ＯＥの値が「０」の際にＯＮ状態とされ、
「１」の際にＯＦＦ状態とされるから、走査信号Ｇｎ＋
１out〜Ｇｎ＋４outは、図２９下段のようになる。

【００７２】次に、画素電極をチャージする際の手順に
ついて説明する。図２８のように、走査信号Ｇｎ＋１ou
tおよびＧｎ＋２outが生成されて、走査線Ｇｎ＋１およ
びＧｎ＋２（第１の走査線群）に供給される場合、走査
信号Ｇｎ＋１outおよびＧｎ＋２outのうち、実線で表さ
れた部分、すなわち、画素電極に表示信号電圧を書き込
むタイミングに注目すると、時間ｔ０からｔ１での期間
（第１タイミング）では走査線Ｇｎ＋１およびＧｎ＋２
の双方が選択されることとなるから、図３０のように第
１のＴＦＴＭ１〜第３のＴＦＴＭ３がＯＮ状態とさ
れる。これによって、画素電極Ａ１１、画素電極Ｂ１１
および画素電極Ｄ１１に、信号線Ｄｍから画素電極Ａ１
１に与えるべき電位Ｖａ４１が供給され、画素電極Ａ１
の電位Ｖａ４１が決定される。なお、図３０において
は、走査線Ｇｎ＋１と走査線Ｇｎ＋２が選択されている
ことを太線で示している。一方、その後の時間ｔ１から
ｔ２での期間（第２タイミング）においては、走査線Ｇ
ｎ＋２が非選択電位となり、走査線Ｇｎ＋１のみが選択
されることとなるから、図３１に示すように第３のＴＦ
ＴＭ３のみがＯＮ状態とされる。ここで、信号線Ｄｍ
から供給される電位が、画素電極Ｂ１１に与えるべき電
位Ｖｂ４１に変化することにより、画素電極Ｂ１１には
電位Ｖｂ４１が供給され、これにより、画素電極Ｂ１１
の電位が決まる。なお、時間ｔ０からｔ２までの期間は
一水平走査期間（第１の水平走査期間）に相当し、上述
のような画素駆動を行うことにより、信号線Ｄｍの電位
を時分割で画素電極Ａ１１およびＢ１１（第１の画素電
極群）に供給することができる。

【００７３】走査線Ｇｎ＋１が非選択電位になった後
に、信号線Ｄｍの電位は、画素電極Ｃ１１に与えるべき
電位Ｖｃ４１に変化する。ここで、図２８において、走
査信号Ｇｎ＋２outおよびＧｎ＋３outに着目すると、時
間ｔ２からｔ３での期間では、走査線Ｇｎ＋２およびＧ
ｎ＋３の双方が選択されている。これにより、図３２に
示すように、画素電極Ｃ１１、画素電極Ｄ１１および画
素電極Ｂ１２に、信号線Ｄｍから画素電極Ｃ１１に与え
るべき電位Ｖｃ４１が供給され、画素電極Ｃ１１の電位
Ｖｃ４１が決定される。また、その後の時間ｔ３からｔ
４での期間では、走査線Ｇｎ＋３が非選択電位となり、
走査線Ｇｎ＋２のみが選択されることとなるから、図３
３に示すように、信号線Ｄｍから供給される電位が、画
素電極Ｄ１１に与えるべき電位Ｖｄ４１に変化すること
により、画素電極Ｄ１１には電位Ｖｄ４１が供給され、
これにより、画素電極Ｄ１１の電位が決まる。さらに、
時間ｔ４以後は、図２８に示すように、走査信号Ｄｍ
（１）の極性が反転する。そして、時間ｔ４以後に、画
素電極Ａ１１，Ｂ１１，Ｃ１１，Ｄ１１より下段の画素
電極Ａ１２，Ｂ１２，Ｃ１２，Ｄ１２に対して、同様の
手順により、電位Ｖａ４２，Ｖｂ４２，Ｖｃ４２，Ｖｄ
４２が供給される。さらに、その後、２行ごとに画素電
極に対して供給すべき電位を極性を反転させて供給する
ことにより、液晶表示装置１は、２行ごとにその極性が
反転する２ライン反転駆動の表示装置として駆動される
こととなる。

【００７４】次に、画素のプレチャージ方法について説
明する。この第四の実施の形態においては、例えば、画
素電極Ａ１１をチャージする際に、上記の条件Ａおよび
Ｂを満たすような画素電極として、画素電極Ａ１１から
四段下段にある画素電極Ａ１３（所定の画素電極）を選
択する。すなわち、図２８中に鎖線で示すように、時間
ｔ０からｔ１までの間に、走査信号Ｇｎ＋５outおよび
Ｇｎ＋６outの電位を立ち上げ、これによって、図３０
に示すように、画素電極Ａ１３の選択線である走査線Ｇ
ｎ＋５およびＧｎ＋６（第２の走査線群、所定の走査
線）を選択制御して、画素電極Ａ１３への表示信号の供
給を制御する第１のＴＦＴＭ１、第２のＴＦＴＭ２
をＯＮとする。これにより、画素電極Ａ１１に対して供
給される表示信号と同一の表示信号が、信号線Ｄｍから
画素電極Ａ１３に対して供給され、画素電極Ａ１３に電
位Ｖａ４１が印加されて、画素電極Ａ１３が画素電極Ａ
１１と同一極性でプレチャージされる。なお、この場
合、走査線Ｇｎ＋５が選択されることにより、信号線Ｄ
ｍから画素電極Ｂ１３への表示信号の供給を制御する第
３のＴＦＴＭ３がＯＮとされるとともに、走査線Ｇｎ
＋６が選択されることにより、信号線Ｄｍから画素電極
Ｄ１３への表示信号の供給を制御する第３のＴＦＴＭ
３がＯＮとされる。したがって、これら画素電極Ｂ１３
およびＤ１３にも電位Ｖａ４１が印加されることとな
る。

【００７５】この後、時間ｔ１からｔ２までの期間で
は、図２８に示すように、いずれの走査線Ｇについても
プレチャージのための選択がなされず、したがって、図
３１に示すように、画素電極Ａ１３，Ｂ１３，Ｄ１３
は、電位Ｖａ４１が保たれたままとなる。次に、画素電
極Ｃ１１のチャージを行う期間である時間ｔ２からｔ３
までの期間では、図２８中に鎖線で示すように、走査信
号Ｇｎ＋６outおよびＧｎ＋７outの電位が立ち上がるこ
とにより、走査線Ｇｎ＋６およびＧｎ＋７が選択制御さ
れる。これにより、画素電極Ｃ１３，Ｄ１３への表示信
号の供給を制御する第１のＴＦＴＭ１、第２のＴＦＴ
Ｍ２がＯＮ状態とされ、図３２に示すように、信号線
Ｄｍから画素電極Ｃ１３に対して表示信号が供給され、
画素電極Ｃ１３に画素電極Ｃ１１と同じ電位Ｖｃ４１が
印加される。したがって、画素電極Ｃ１３を画素電極Ｃ
１１と同一極性でプレチャージすることができる。な
お、この場合、走査線Ｇｎ＋６が選択されることによ
り、信号線Ｄｍから画素電極Ｄ１３への表示信号の供給
を制御する第３のＴＦＴＭ３がＯＮとされ、画素電極
Ｄ１３にも電位Ｖｃ４１が印加されることとなる。さら
に、その後の時間ｔ３からｔ４までの期間では、図２８
に示すように、いずれの走査線Ｇについてもプレチャー
ジのための選択がなされないので、図３３に示すよう
に、画素電極Ａ１３，Ｂ１３が電位Ｖａ４１を、画素電
極Ｃ１３，Ｄ１３が電位Ｖｃ４１を保持することとな
る。以下同様の手順により、チャージ対象の画素電極の
後段の画素電極についてプレチャージが行われる。

【００７６】ところで、上述のように、ある画素電極Ｘ
をチャージする際に同時にプレチャージされる画素電極
Ｙは、画素電極Ｘに対して次のＡ，Ｂのような関係を有
することが望ましい。Ａ、画素電極Ｙがプレチャージされてからチャージされ
るまでに、画素電極Ｘ、Ｙ以外の画素電極のチャージ時
に同時にプレチャージされることがなく、かつＢ、チャージされた画素電極Ｙおよび画素電極Ｘは同極
性であり、選択タイミング（チャージされるタイミン
グ）が一番近い。

【００７７】この第四の実施の形態のプレチャージ方法
では、例えば、図２８に示した走査信号Ｇｎ＋５outお
よびＧｎ＋６outに着目すると、時間ｔ０からｔ１まで
の期間（第一のタイミング）において、走査線Ｇｎ＋５
とＧｎ＋６（所定の走査線）とが選択されることにより
画素電極Ａ１３（所定の画素電極）がプレチャージされ
た後は、画素電極Ａ１２，Ｂ１２（第２の画素電極群、
画素電極群）が順次駆動される時間ｔ５からｔ７までの
間（第２の水平走査期間）のうち、時間ｔ５からｔ６
（図１参照）の間（第二のタイミング、第１タイミン
グ）で走査線Ｇｎ＋５およびＧｎ＋６の双方（第２の走
査線群）が選択されることにより画素電極Ａ１３がチャ
ージされるまで、他の画素電極の駆動時に、走査線Ｇｎ
＋５およびＧｎ＋６の少なくとも一方は非選択とされて
いる（すなわち、チャージ時と異なる信号が走査線Ｇｎ
＋５およびＧｎ＋６に出力される）。したがって、画素
電極Ａ１３は、時間ｔ０からｔ１の間においてプレチャ
ージされてから、時間ｔ５からｔ６までの間においてチ
ャージされるまでに再びプレチャージされることが無
く、上述のようにプレチャージを行うことによって、上
記Ａの条件、すなわち、画素電極Ｙがプレチャージされ
てからチャージされるまでに、画素電極Ｘ、Ｙ以外の画
素電極のチャージ時に同時にプレチャージされることが
ないことを満たす。同様のことが、画素電極Ｃ１３およ
び画素電極Ａ１３と同じ列に配置された他の画素電極に
ついても成り立つ。

【００７８】図３４に、こうしたプレチャージの手法を
マトリックス表示したものを表す。図３４のマトリック
スにおいてＡ，Ｂで示す各列は、画素電極Ａ１１、Ｂ１
１、およびＣ１１が駆動されるタイミングを表し、ま
た、ｇ（ｎ＋１），ｇ（ｎ＋２），…として示す行は、
走査線Ｇ（ｎ＋１），Ｇ（ｎ＋２），…を表す。そして
マトリックスの各項は、そのハッチングの有無により、
画素電極Ａ１１，Ｂ１１が駆動されるタイミングにおい
て、走査線Ｇ（ｎ＋１），Ｇ（ｎ＋２），…が選択され
ているか否かを表している。例えば、このマトリックス
の１行１列目において付されたハッチングは、画素電極
Ａ３１を駆動するタイミングにおいて、走査線Ｇ（ｎ＋
１）が選択されたことを表している。また、マトリック
スの各項において表示されたＡ、Ｂの文字は、その項に
対応した走査線Ｇ（ｎ＋１），Ｇ（ｎ＋２），…が選択
されることによって、その画素電極Ａ１１、Ｂ１１，…
のいずれかが駆動されるかを表している。例えば、マト
リックスの１行１列目と３行１列目に「Ａ」が表示され
ることによって、画素電極Ａ１１を駆動すべきタイミン
グにおいて、走査線Ｇ（ｎ＋１）およびＧ（ｎ＋２）が
同時に選択されることにより、画素電極Ａ１１が駆動さ
れることが表わされている。また、マトリックスに表示
される「ＰＡ」等の文字は、その項に対応した走査線Ｇ
（ｎ＋１），Ｇ（ｎ＋２），…が選択されることによっ
て、画素電極Ａ１１，Ａ１２，…がプレチャージされる
ことを表している。例えば、マトリックスの５行１列目
と６行１列目に「ＰＡ」が表示されることによって、画
素電極Ａ１１を駆動すべきタイミングにおいて、走査線
Ｇ（ｎ＋５）およびＧ（ｎ＋６）が同時に選択されるこ
とにより、画素電極Ａ１１，Ａ１２，…のうちいずれか
（ここでは画素電極Ａ１３）がプレチャージされること
が駆動されることが表わされている。このマトリックス
によれば、画素電極（Ａ１３）のプレチャージが、同列
にある画素電極（Ａ１１）のチャージのタイミングで行
われ、かつ、プレチャージを行うための走査線グループ
（Ｇｎ＋５，Ｇｎ＋６）と、チャージを行うための走査
線グループ（Ｇｎ＋１，Ｇｎ＋２）とが重ならないこと
が理解される。

【００７９】以上述べたように、本第四の実施の形態で
は、プレチャージに必要な条件を満たしつつ、多重画素
構造を有する画素電極のチャージおよびプレチャージを
行うことができ、これにより、高精細化された液晶表示
装置１を、精度よく駆動することができる。

【００８０】［第五の実施の形態］次に、本発明の第五
の実施の形態を説明する。この第五の実施の形態は、液
晶表示装置１の全体構成や、アレイ基板の回路構成が、
上記第一の実施の形態と共通するために、ここでは、上
記第一の実施の形態と共通する構成については、その説
明を省略するとともに、上記第一の実施の形態と異なる
点を中心に説明する。この第五の実施の形態が、上記第
一の実施の形態と異なる点は、コントロール回路６’お
よびゲートドライバ５’の構造に関する点と、液晶表示
装置１の動作に関する点である。

【００８１】まず、本第五の実施の形態におけるコント
ロール回路６’およびゲートドライバ５’の構成につい
て、図３５を参照して説明する。本第五の実施の形態の
コントロール回路６’が、上記第一の実施の形態のコン
トロール回路６と異なる点は、コントロール回路６’に
設けられた出力可否制御部８’が２系統の出力制御線Ｏ
Ｅ１，ＯＥ２に対して、出力制御信号ＯＥを出力する点
である。そして、これら２系統の出力制御線ＯＥ１，Ｏ
Ｅ２は、ゲートドライバ５’の互いに隣接する２つのバ
ッファＢごとに割り当てられて接続されている。したが
って、出力可否制御部８’が、これらの出力制御線ＯＥ
１，ＯＥ２，に対して互いに異なる出力制御信号を出力
することによって、互いに隣接する２つのバッファＢを
別個に制御することが可能となっている。

【００８２】次に、本第五の実施の形態における液晶表
示装置１の動作を、図３６および図３７のタイミングチ
ャートおよび図３８〜図４１の回路図を参照して説明す
る。なお、この第五の実施の形態においては、画素のプ
レチャージは行わないものとする。図３６において、線
図Ｇｎout〜Ｇｎ＋３outは、シフトパルスがシフトレジ
スタＳＲに伝搬されることにより走査線Ｇｎ〜Ｇｎ＋３
に出力される走査信号の波形を示している。すなわち、
これらの線図が立ち上がっているタイミングでは、当該
走査線Ｇが選択され、そうでない部分は当該走査線Ｇが
非選択の状態となっている。また、図３６に示すＤｍ
(2)は、信号線Ｄｍにより供給されるデータ信号の電位
であり、データ信号が変化するタイミングを示してい
る。ここで示すＤｍは、極性の変化を含んだものとなっ
ている。後述するように、データ信号Ｄｍ(2)による動
作によれば、画素電極Ａ１１は、画素電極Ｂ１１と同極
性で駆動され、画素電極Ｃ１１，Ｄ１１と異なる極性で
駆動される。

【００８３】さらに、図３７は、走査線Ｇｎ＋１〜Ｇｎ
＋３に供給される走査信号Ｇｎ＋１out〜Ｇｎ＋３out
と、これに対応してシフトレジスタＳＲに対して出力さ
れるシフトパルスＳＤＩおよび出力制御信号ＯＥ１，Ｏ
Ｅ２と、シフトレジスタＳＲを駆動するクロック信号Ｙ
ＣＬＫとの関係を示すタイミングチャートである。

【００８４】この液晶表示装置１において画素の駆動を
行うには、まず、コントロール回路６’のパルス生成部
９からゲートドライバ５’に対してシフトパルスＳＤＩ
（図３７参照）を出力する。図３７中に示すように、シ
フトパルスＳＤＩは、その立ち上がりから立ち下がりま
での時間幅が、クロック信号ＹＣＬＫの２周期分となっ
ている。ここで、クロック信号ＹＣＬＫの１周期は、画
面の一水平走査期間と同一となっている。すなわち、シ
フトパルスＳＤＩの時間幅は、二水平走査期間分の時間
幅となっている。ゲートドライバ５’のシフトレジスタ
部１２において、シフトパルスＳＤＩは、クロック信号
ＹＣＬＫの１周期をもって、クロック信号ＹＣＬＫに同
期して次のシフトレジスタＳＲに対して移動するため
に、このように、シフトパルスＳＤＩがクロック信号Ｙ
ＣＬＫの２周期分の時間幅を有することによって、シフ
トパルスＳＤＩは、隣接する２つのシフトレジスタＳＲ
に存在しつつ順次移動することになる。したがって、図
３７のような出力制御信号ＯＥ１およびＯＥ２を互いに
隣接するバッファＢに対して供給することによって、２
つのシフトレジスタＳＲに接続されたバッファＢを同時
に制御し、これにより、２本の走査線Ｇを同時に選択制
御することができる。

【００８５】ゲートドライバ５’の具体的な動作は以下
のようになる。なお、図３７中に示す出力制御信号ＯＥ
１は、走査線Ｇｎ＋１，Ｇｎ＋３，…の入力端に接続さ
れたバッファＢに対して供給され、一方、出力制御信号
ＯＥ２は、走査線Ｇｎ＋２，Ｇｎ＋４，…の入力端に接
続されたバッファＢに対して供給されるものとする。図
３７中に示す時間ｔ０からｔ２までのタイミングにおい
て、シフトパルスＳＤＩが走査線Ｇｎ＋１およびＧｎ＋
２のそれぞれに接続されたシフトレジスタＳＲに存在し
ているとする。ここで、まず時間ｔ０からｔ１までの間
では、走査線Ｇｎ＋１およびＧｎ＋２に対応したバッフ
ァＢに供給される出力制御信号ＯＥ１および出力制御信
号ＯＥ２は、双方がその値が「０」となっているため、
走査線Ｇｎ＋１およびＧｎ＋２の入力端に接続されたバ
ッファＢがともにＯＮ状態とされ、これにより、シフト
レジスタＳＲにあるシフトパルスＳＤＩのデータが走査
線Ｇｎ＋１およびＧｎ＋２に対して、走査信号Ｇｎ＋１
outおよびＧｎ＋２outとして出力される。これによっ
て、時間ｔ０からｔ１までの間においては、走査線Ｇｎ
＋１およびＧｎ＋２の双方を選択制御することができ
る。さらに、次の時間ｔ１からｔ２までのタイミングに
おいては、出力制御信号ＯＥ１は、その値が「０」とさ
れるが、出力制御信号ＯＥ２の値が「１」とされるため
に、走査線Ｇｎ＋１の入力端に接続されたバッファＢの
みがＯＮ状態とされ、これにより、走査線Ｇｎ＋１に対
応するシフトレジスタＳＲにあるシフトパルスＳＤＩの
データのみが走査線Ｇｎ＋１に出力される。したがっ
て、走査信号Ｇｎ＋１outおよびＧｎ＋２outは、図３７
のようになり、これにより、走査線Ｇｎ＋１のみが選択
される。

【００８６】そして、次の時間ｔ２からｔ４までのタイ
ミングにおいては、シフトレジスタＳＲがクロック信号
ＹＣＬＫと同期して動作することにより、シフトパルス
ＳＤＩが、走査線Ｇｎ＋２およびＧｎ＋３のそれぞれに
接続されたシフトレジスタＳＲに移動することとなる。
ここで、時間ｔ２からｔ３までの間においては、走査線
Ｇｎ＋２およびＧｎ＋３に対応したバッファＢに供給さ
れる出力制御信号ＯＥ２および出力制御信号ＯＥ１は、
双方がその値が「０」となっているため、走査線Ｇｎ＋
２およびＧｎ＋３の入力端に接続されたバッファＢがと
もにＯＮ状態とされ、これにより、シフトレジスタＳＲ
にあるシフトパルスＳＤＩのデータが走査線Ｇｎ＋２お
よびＧｎ＋３に対して、走査信号Ｇｎ＋２outおよびＧ
ｎ＋３outとして出力される。これによって、時間ｔ２
からｔ３までの間においては、走査線Ｇｎ＋２およびＧ
ｎ＋３の双方を選択制御することができる。さらに、時
間ｔ３からｔ４までの間においては、出力制御信号ＯＥ
２は、その値が「０」とされるが、出力制御信号ＯＥ１
の値が「１」とされるために、走査線Ｇｎ＋２の入力端
に接続されたバッファＢのみがＯＮ状態とされ、これに
より、走査線Ｇｎ＋２に対応するシフトレジスタＳＲに
あるシフトパルスＳＤＩのデータのみが走査線Ｇｎ＋２
に出力される。したがって、走査信号Ｇｎ＋２outおよ
びＧｎ＋３outは、図３７のようになり、これにより、
走査線Ｇｎ＋２のみが選択される。

【００８７】次に、このようなゲートドライバ５’の動
作に対応する画素の駆動方法について説明する。図３
６，図３７のように、走査信号Ｇｎ＋１outおよびＧｎ
＋２outが生成される場合、走査信号Ｇｎ＋１outおよび
Ｇｎ＋２outに注目すると、時間ｔ０からｔ１までの期
間では走査線Ｇｎ＋１およびＧｎ＋２の双方が選択され
ることとなるから、図３８に示すように第１のＴＦＴ
Ｍ１〜第３のＴＦＴＭ３がＯＮ状態とされる。これに
よって、画素電極Ａ１１、画素電極Ｂ１１および画素電
極Ｄ１１に、信号線Ｄｍから画素電極Ａ１１に与えるべ
き電位Ｖａ１１が供給され、画素電極Ａ１の電位Ｖａ１
１が決定される。なお、図３８においては、走査線Ｇｎ
＋１と走査線Ｇｎ＋２が選択されていることを太線で示
している。一方、その後の時間ｔ１からｔ２までの期間
においては、走査線Ｇｎ＋２が非選択電位となり、走査
線Ｇｎ＋１のみが選択されることとなるから、図３９に
示すように第３のＴＦＴＭ３のみがＯＮ状態とされ
る。ここで、信号線Ｄｍから供給される電位が、画素電
極Ｂ１１に与えるべき電位Ｖｂ１１に変化することによ
り、画素電極Ｂ１１には電位Ｖｂ１１が供給され、これ
により、画素電極Ｂ１１の電位が決まる。このように、
信号線Ｄｍの電位を時分割で画素電極Ａ１１および画素
電極Ｂ１１に供給することができる。

【００８８】走査線Ｇｎ＋１が非選択電位になった後
に、図３６に示すように、信号線Ｄｍの電位はその極性
が反転するとともに、画素電極Ｃ１１に与えるべき電位
Ｖｃ１１に変化する。ここで、図３６において、走査信
号Ｇｎ＋２outおよびＧｎ＋３outに着目すると、時間ｔ
３からｔ４までの期間では、走査線Ｇｎ＋２およびＧｎ
＋３の双方が選択されている。これにより、図４０に示
すように、画素電極Ｃ１１、画素電極Ｄ１１および画素
電極Ｂ１２に、信号線Ｄｍから画素電極Ｃ１１に与える
べき電位Ｖｃ１１が供給され、画素電極Ｃ１１の電位Ｖ
ｃ１１が決定される。また、その後の時間ｔ４からｔ５
までの期間では、走査線Ｇｎ＋３が非選択電位となり、
走査線Ｇｎ＋２のみが選択されることとなるから、図４
１に示すように、信号線Ｄｍから供給される電位が、画
素電極Ｄ１１に与えるべき電位Ｖｄ１１に変化すること
により、画素電極Ｄ１１には電位Ｖｄ１１が供給され、
これにより、画素電極Ｄ１１の電位が決まる。この場
合、画素電極Ａ１１，Ｂ１１に対して供給される電位Ｖ
ａ１１，Ｖｂ１１と、画素電極Ｃ１１，Ｄ１１に対して
供給される電位Ｖｃ１１，Ｖｄ１１とは、逆極性である
ために、液晶表示装置１は、１行ごとにその極性が反転
するライン反転駆動の表示装置として駆動されることと
なる。

【００８９】以上のように、本第五の実施の形態では、
クロック信号ＹＣＬＫの２倍の時間幅のシフトパルスＳ
ＤＩを、２系統の出力制御線ＯＥにより良好に駆動する
ことができる。なお、上記第五の実施の形態に代えて、
クロック信号ＹＣＬＫのｍ（ｍは２以上の自然数）倍の
時間幅のシフトパルスＳＤＩをｍ系統の出力制御線ＯＥ
によって制御するようにしてもよい。

【００９０】［第六の実施の形態］次に、本発明の第六
の実施の形態について説明する。この第六の実施の形態
は、液晶表示装置１の全体構成や、アレイ基板の回路構
成が、上記第一の実施の形態が共通し、また、画素の駆
動方法が上記第五の実施の形態と共通するために、ここ
では、上記第一および第五の実施の形態と共通する構成
については、その説明を省略するとともに、上記第一お
よび第五の実施の形態と異なる点を中心に説明する。こ
の第六の実施の形態が、上記第一および第五の実施の形
態と異なる点は、液晶表示装置１を駆動する際の、コン
トロール回路６，６’およびゲートドライバ５，５’の
動作に関する点である。なお、この第五の実施の形態に
おいても、画素のプレチャージは行わないものとする。

【００９１】まず、本第六の実施の形態におけるコント
ロール回路６’およびゲートドライバ５’の動作につい
て説明する。図４２は、走査線Ｇｎ＋１〜Ｇｎ＋３に供
給される走査信号Ｇｎ＋１out〜Ｇｎ＋３outと、これに
対応してシフトレジスタＳＲに対して出力されるシフト
パルスＳＤＩおよび出力制御信号ＯＥ１，ＯＥ２，ＯＥ
３と、シフトレジスタＳＲを駆動するクロック信号ＹＣ
ＬＫとの関係を示すタイミングチャートである。なお、
図４２においては、走査信号Ｇｎ＋１out〜Ｇｎ＋４out
のうち、プレチャージのために電位が立ち上がる部分に
ついても、実線で表している。

【００９２】この第六の実施の形態において画素の駆動
を行うには、まず、コントロール回路６’のパルス生成
部９からゲートドライバ５’に対してシフトパルスＳＤ
Ｉ（図４２参照）を出力する。図３７中に示すように、
シフトパルスＳＤＩは、その立ち上がりから立ち下がり
までの時間幅が、クロック信号ＹＣＬＫの２周期分とな
っている。ここで、クロック信号ＹＣＬＫの１周期は、
画面の一水平走査期間と同一となっている。すなわち、
シフトパルスＳＤＩの時間幅は、二水平走査期間分の時
間幅となっている。ここで、ゲートドライバ５’のシフ
トレジスタ部１２において、シフトパルスＳＤＩは、ク
ロック信号の１周期をもって、クロック信号ＹＣＬＫと
同期して次のシフトレジスタＳＲに対して移動するため
に、このように、シフトパルスＳＤＩがクロック信号の
２周期分の時間幅を有することによって、シフトパルス
ＳＤＩは、隣接する２つのシフトレジスタＳＲに存在し
つつ順次移動することになる。したがって、図３７のよ
うな出力制御信号ＯＥ１、ＯＥ２またはＯＥ２，ＯＥ３
を互いに隣接するバッファＢに対して供給することによ
って、隣接する２つのシフトレジスタＳＲに接続された
バッファＢを同時に制御し、これにより、２本の走査線
Ｇを同時に選択制御することができる。

【００９３】ゲートドライバ５’の具体的な動作は以下
のようになる。なお、図３７中に示す出力制御信号ＯＥ
１は、走査線Ｇｎ＋１，Ｇｎ＋４，…の入力端に接続さ
れたバッファＢに対して供給され、出力制御信号ＯＥ２
は、走査線Ｇｎ＋２，Ｇｎ＋５，…の入力端に接続され
たバッファＢに対して、出力制御信号ＯＥ３は、走査線
Ｇｎ＋３，Ｇｎ＋６，…の入力端に接続されたバッファ
Ｂに対して、それぞれ供給されるものとする。図４２中
に示す時間ｔ０からｔ２までのタイミングにおいて、シ
フトパルスＳＤＩが走査線Ｇｎ＋１およびＧｎ＋２のそ
れぞれに接続されたシフトレジスタＳＲに存在している
とする。ここで、まず時間ｔ０からｔ１までの間では、
走査線Ｇｎ＋１およびＧｎ＋２に対応したバッファＢに
供給される出力制御信号ＯＥ１および出力制御信号ＯＥ
２は、双方がその値が「０」となっているため、走査線
Ｇｎ＋１およびＧｎ＋２の入力端に接続されたバッファ
ＢがともにＯＮ状態とされ、これにより、シフトレジス
タＳＲにあるシフトパルスＳＤＩのデータが走査線Ｇｎ
＋１およびＧｎ＋２に対して、走査信号Ｇｎ＋１outお
よびＧｎ＋２outとして出力される。これによって、時
間ｔ０からｔ１までの間においては、走査線Ｇｎ＋１お
よびＧｎ＋２の双方を選択制御することができる。さら
に、次の時間ｔ１からｔ２までのタイミングにおいて
は、出力制御信号ＯＥ１は、その値が「０」とされる
が、出力制御信号ＯＥ２の値が「１」とされるために、
走査線Ｇｎ＋１の入力端に接続されたバッファＢのみが
ＯＮ状態とされ、これにより、走査線Ｇｎ＋１に対応す
るシフトレジスタＳＲにあるシフトパルスＳＤＩのデー
タのみが走査線Ｇｎ＋１に出力される。したがって、走
査信号Ｇｎ＋１outおよびＧｎ＋２outは、図４２のよう
になり、これにより、走査線Ｇｎ＋１のみが選択され
る。

【００９４】そして、次の時間ｔ２からｔ４までのタイ
ミングにおいては、シフトレジスタＳＲがクロック信号
ＹＣＬＫと同期して動作することにより、シフトパルス
ＳＤＩが、走査線Ｇｎ＋２およびＧｎ＋３のそれぞれに
接続されたシフトレジスタＳＲに移動することとなる。
ここで、時間ｔ２からｔ３までの間においては、走査線
Ｇｎ＋２およびＧｎ＋３に対応したバッファＢに供給さ
れる出力制御信号ＯＥ２および出力制御信号ＯＥ３は、
双方がその値が「０」となっているため、走査線Ｇｎ＋
２およびＧｎ＋３の入力端に接続されたバッファＢがと
もにＯＮ状態とされ、これにより、シフトレジスタＳＲ
にあるシフトパルスＳＤＩのデータが走査線Ｇｎ＋２お
よびＧｎ＋３に対して、走査信号Ｇｎ＋２outおよびＧ
ｎ＋３outとして出力される。これによって、時間ｔ２
からｔ３までの間においては、走査線Ｇｎ＋２およびＧ
ｎ＋３の双方を選択制御することができる。さらに、時
間ｔ３からｔ４までの間においては、出力制御信号ＯＥ
２は、その値が「０」とされるが、出力制御信号ＯＥ３
の値が「１」とされるために、走査線Ｇｎ＋２の入力端
に接続されたバッファＢのみがＯＮ状態とされ、これに
より、走査線Ｇｎ＋２に対応するシフトレジスタＳＲに
あるシフトパルスＳＤＩのデータのみが走査線Ｇｎ＋２
に出力される。したがって、走査信号Ｇｎ＋２outおよ
びＧｎ＋３outは、図４２のようになり、これにより、
走査線Ｇｎ＋２のみが選択される。

【００９５】このようにして、走査信号Ｇｎ＋１out、
Ｇｎ＋２out、Ｇｎ＋３out、…を生成することができる
ことから、本第六の実施の形態においては、上記第五の
実施の形態と同様に画素の駆動を行うことができる。す
なわち、時間ｔ０からｔ１までの期間では走査線Ｇｎ＋
１およびＧｎ＋２の双方が選択されることとなるから、
図３８に示すように信号線Ｄｍから画素電極Ａ１１に電
位Ｖａ１１を供給し、時間ｔ１からｔ２までの期間にお
いては、走査線Ｇｎ＋１のみを選択することにより、図
３９に示すように信号線Ｄｍから画素電極Ｂ１１に電位
Ｖｂ１１を供給する。さらに、時間ｔ２からｔ３までの
間では、走査線Ｇｎ＋２およびＧｎ＋３の双方を選択す
ることにより、信号線Ｄｍから画素電極Ｃ１１に電位Ｖ
ｂ１１と極性の反転した電位Ｖｃ１１を供給し、時間ｔ
３からｔ４までの間では、走査線Ｇｎ＋２のみを選択
し、信号線Ｄｍから画素電極Ｄ１１に電位Ｖｄ１１を供
給する。これにより、液晶表示装置１を、１行ごとにそ
の極性が反転するライン反転駆動の表示装置として駆動
することができる。

【００９６】以上のように、本第六の実施の形態では、
クロック信号ＹＣＬＫの２倍の時間幅のシフトパルスＳ
ＤＩを、３系統の出力制御線ＯＥにより良好に駆動する
ことができる。なお、上記第六の実施の形態に代えて、
クロック信号ＹＣＬＫのｍ（ｍは２以上の自然数）倍の
時間幅のシフトパルスＳＤＩをｍより大きいｎ系統の出
力制御線ＯＥによって制御するようにしてもよい。

【００９７】

【発明の効果】以上説明したように、本発明によれば、
効率的に、多重化された画素に選択信号を供給すること
ができ、かつ、プレチャージのタイミングおよび画素の
駆動波形や駆動方法を決定することができる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態を模式的に示す表
示信号および走査信号のタイミングチャートである。

【図２】本発明が適用された液晶表示装置の全体構成
図である。

【図３】本発明の第一の実施の形態における液晶表示
装置のアレイ基板の構成を示す回路図である。

【図４】本発明の第一の実施の形態の要部を示す、コ
ントロール回路およびゲートドライバのブロック図であ
る。

【図５】同、液晶表示装置の回路の動作を示す図であ
る。

【図６】同、液晶表示装置の回路の動作を示す図であ
って、図５の次段階を示す図である。

【図７】同、液晶表示装置の回路の動作を示す図であ
って、図６の次段階を示す図である。

【図８】同、液晶表示装置の回路の動作を示す図であ
って、図７の次段階を示す図である。

【図９】同、液晶表示装置の選択論理を説明するため
の回路動作図である。

【図１０】同、液晶表示装置の駆動マトリックスであ
る。

【図１１】同、クロック信号、シフトパルス、および
走査信号のタイミングチャートである。

【図１２】同、アレイ基板の他の回路構成を示す図で
ある。

【図１３】本発明の第二の実施の形態を模式的に示す
図であって、アレイ基板の回路構成図である。

【図１４】表示信号および走査信号のタイミングチャ
ートである。

【図１５】同、クロック信号、シフトパルス、および
走査信号のタイミングチャートである。

【図１６】同、液晶表示装置の回路の動作を示す図で
ある。

【図１７】同、液晶表示装置の回路の動作を示す図で
あって、図１６の次段階を示す図である。

【図１８】同、液晶表示装置の回路の動作を示す図で
あって、図１７の次段階を示す図である。

【図１９】同、液晶表示装置の駆動マトリックスであ
る。

【図２０】本発明の第三の実施の形態を模式的に示す
図であって、表示信号および走査信号のタイミングチャ
ートである。

【図２１】同、液晶表示装置の回路の動作を示す図で
ある。

【図２２】同、液晶表示装置の回路の動作を示す図で
あって、図２１の次段階を示す図である。

【図２３】同、液晶表示装置の回路の動作を示す図で
あって、図２２の次段階を示す図である。

【図２４】同、液晶表示装置の回路の動作を示す図で
あって、図２３の次段階を示す図である。

【図２５】同、液晶表示装置の回路の動作を示す図で
あって、図２４の次段階を示す図である。

【図２６】同、液晶表示装置の回路の動作を示す図で
あって、図２５の次段階を示す図である。

【図２７】同、液晶表示装置の駆動マトリックスであ
る。

【図２８】本発明の第四の実施の形態を模式的に示す
図であって、表示信号および走査信号のタイミングチャ
ートである。

【図２９】同、クロック信号、シフトパルス、および
走査信号のタイミングチャートである。

【図３０】同、液晶表示装置の回路の動作を示す図で
ある。

【図３１】同、液晶表示装置の回路の動作を示す図で
あって、図３０の次段階を示す図である。

【図３２】同、液晶表示装置の回路の動作を示す図で
あって、図３１の次段階を示す図である。

【図３３】同、液晶表示装置の回路の動作を示す図で
あって、図３２の次段階を示す図である。

【図３４】同、液晶表示装置の駆動マトリックスであ
る。

【図３５】本発明の第五の実施の形態を模式的に示す
コントロール回路およびゲートドライバの構成図であ
る。

【図３６】同、表示信号および走査信号のタイミング
チャートである。

【図３７】同、クロック信号、シフトパルス、および
走査信号のタイミングチャートである。

【図３８】同、液晶表示装置の回路の動作を示す図で
ある。

【図３９】同、液晶表示装置の回路の動作を示す図で
あって、図３６の次段階を示す図である。

【図４０】同、液晶表示装置の回路の動作を示す図で
あって、図３７の次段階を示す図である。

【図４１】同、液晶表示装置の回路の動作を示す図で
あって、図３８の次段階を示す図である。

【図４２】本発明の第六の実施の形態を模式的に示
す、クロック信号、シフトパルス、および走査信号のタ
イミングチャートである。

【符号の説明】

１、１’…液晶表示装置（画像表示装置）、３…データ
ドライバ、５、５’…ゲートドライバ（走査線駆動回
路）、６、６’…コントロール回路（走査線駆動回
路）、８、８’…出力可否制御部、９…パルス生成部
（信号列生成部）、１０…クロック信号生成部、１２…
シフトレジスタ部、Ｂ…バッファ（出力回路）、Ｄ，Ｄ
ｍ…信号線、ＤＣＰＶ、ＹＣＬＫ…クロック信号、Ｇ、
Ｇｎ…走査線、ＯＥ…出力制御線、出力制御信号、Ｏｔ
…出力端子、Ｐ１…第１のパルス、Ｐ２…第２のパル
ス、ＳＤＩ…シフトパルス（信号列）、ＳＲ…シフトレ
ジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２２Ｇ６２２Ｑ６２３６２３Ｗ (72)発明者古立学神奈川県大和市下鶴間1623番地14 日本アイ・ビー・エム株式会社大和事業所内 (72)発明者神崎英介神奈川県大和市下鶴間1623番地14 日本アイ・ビー・エム株式会社大和事業所内Ｆターム(参考） 2H093 NA16 NA31 NA44 NC10 NC12 NC16 NC22 NC34 NC35 ND20 NE03 5C006 AA01 AF42 AF71 BB13 BB16 BC03 BC12 BC20 BC24 BF03 BF24 BF25 FA14 FA41 5C080 AA10 BB05 DD07 DD08 DD22 EE17 FF11 JJ02 JJ04 JJ06

Claims

【特許請求の範囲】

【請求項１】表示信号を供給する複数の信号線と、所定の信号線に接続され、第１の水平走査期間に順次選
択される第１の画素電極群と、前記所定の信号線に接続され、前記第１の水平走査期間
の後の第２の水平走査期間に順次選択される第２の画素
電極群と、前記第１の水平走査期間において前記第１の画素電極群
を駆動する走査信号を供給する第１の走査線群と、前記第２の水平走査期間において前記第２の画素電極群
を駆動する走査信号を供給する第２の走査線群と、を備え、前記第１の水平走査期間において、前記第２の走査線群
のうちの所定の走査線群が選択されることにより、前記
第２の画素電極群のうちの所定の画素電極が駆動され、前記所定の走査線群は、前記第１の水平走査期間におい
て選択されてから、前記第２の水平走査期間において前
記所定の画素電極が駆動されたときまでの間、いずれか
一本の走査線が非選択となっている、画像表示装置。
【請求項２】前記所定の画素電極は、前記第１の水平
走査期間および前記第２の水平走査期間において同極性
で駆動される、請求項１に記載の画像表示装置。
【請求項３】前記所定の走査線群と前記第１の走査線
群とは、少なくとも一本の走査線を共有している、請求
項１に記載の画像表示装置。
【請求項４】前記各信号線は、同一の水平走査期間内
に同極性の表示信号を供給し、互いに隣接する前記信号線は、同一の水平走査期間内に
異なる極性の表示信号を供給することを特徴とする請求
項１に記載の画像表示装置。
【請求項５】所定の信号線に接続されて、第１の水平
走査期間内の第１から第ｍ（ｍは２以上の自然数）タイ
ミングで順次駆動されるｍ個の画素電極と、前記所定の信号線に接続されて、前記第１の水平走査期
間の後の第２の水平走査期間内の第１から第ｍタイミン
グで順次駆動される他のｍ個の画素電極と、前記第２の水平走査期間において前記他のｍ個の画素電
極を駆動するために選択される走査線群とを備え、前記走査線群のうち、前記第２の水平走査期間内の第ｎ
（ｎは１からｍまでの自然数）タイミングで選択される
所定の走査線群は、前記第１の水平走査期間内において
も選択される、画像表示装置。
【請求項６】前記第１の水平走査期間内における前記
所定の走査線群の選択タイミングは、前記第１の水平走
査期間における第ｎタイミング以外のタイミングであ
る、請求項５に記載の画像表示装置。
【請求項７】前記所定の走査線群には、前記第１の水
平走査期間内において駆動される前記ｍ個の画素電極を
駆動制御するための走査信号を供給する走査線が含まれ
ている、請求項５に記載の画像表示装置。
【請求項８】前記所定の走査線群は、前記第２の水平
走査期間内において、前記第１タイミングから第（ｎ−
１）タイミングまで、少なくとも一本の走査線が非選択
とされる、請求項５に記載の画像表示装置。
【請求項９】前記第１の水平走査期間内における前記
所定の走査線群の選択タイミングは、前記第ｎタイミン
グであり、前記所定の走査線群と、前記第１の水平走査期間の前記
第ｎタイミングにおいて前記ｍ個の画素電極を駆動する
走査信号を供給するための走査線とが互いに異なる、請
求項５に記載の画像表示装置。
【請求項１０】複数の走査線に対して接続可能な複数
の出力端子と、各前記出力端子に対して複数の信号からなる信号列を出
力する信号出力部と、を備え、前記信号出力部は、一水平走査期間内に同時に複数の前
記出力端子のグループに対して前記信号列を出力すると
ともに、一水平走査期間ごとに、当該出力端子を一個ず
つシフトさせて、他の出力端子のグループに前記信号列
を出力していき、かつ、所定の水平走査期間内の第一のタイミングにおい
て前記出力端子のグループのうちの所定の出力端子に対
して出力された信号群を、前記所定の水平走査期間の後
の他の水平走査期間内の第二のタイミングにおいて前記
所定の出力端子に対して出力し、前記第一から第二のタイミングの間に、前記所定の出力
端子に対して前記信号群と異なる信号を出力する、走査
線駆動回路。
【請求項１１】第１の水平走査期間において所定の画
素電極を選択するととも予備的に充電する第１のステッ
プと、前記第１の水平走査期間の後の第２の水平走査期間内
に、前記所定の画素電極を含む画素電極群を順次選択し
て充電する第２のステップと、を備え、前記所定の画素電極は、第１のステップにおいて印加さ
れた電位を、前記第２のステップにおいて選択されるま
で保持する、画素駆動方法。
【請求項１２】画素電極がマトリックス状に配置され
るとともに、同一の画素構造を有する画素電極が同列に
配置され、前記第１の水平走査期間において、前記所定の画素電極
と異なる画素電極からなる他の画素電極群を順次選択し
て充電し、前記第１のステップでは、前記他の画素電極群のうち、
前記所定の画素電極が予備的に充電されるタイミングと
同一タイミングで駆動される画素電極と異なる列にある
画素電極を、前記所定の画素電極とする、請求項１１記
載の画素駆動方法。
【請求項１３】表示信号を供給する信号線と、走査信号を供給する複数の走査線と、共通する前記信号線に接続されるとともに、前記走査線
のうちの隣接する二本の選択の組み合わせにより、各水
平走査期間内にそれぞれ駆動される画素電極ＡおよびＢ
を一組とした複数組の画素電極と、を備え、一水平走査期間内の第１の期間において、前記走査線の
うち隣接する二本の走査線が選択されて、一組の画素電
極ＡおよびＢが駆動され、次いで第２の期間において、前記二本の走査線のうちの
一方が選択されて、前記一組の画素電極のうちの画素電
極Ｂが駆動されるともに、当該二本の走査線を二本シフ
トさせた他の二本の走査線が選択されて、他の組の画素
電極ＡおよびＢを駆動する、画像表示装置。
【請求項１４】各前記走査線の入力端にそれぞれ接続
される出力バッファを備え、隣接する三つの前記出力バッファは、それぞれ異なる制
御信号により制御され、各前記出力バッファには、四水平走査期間分の時間幅か
らなるパルス信号が一水平走査期間ごとに順次伝送され
る、請求項１３に記載の画像表示装置。
【請求項１５】複数の画素電極がマトリックス状に配
置され、同一組の画素電極ＡおよびＢは同一行に位置す
るとともにその駆動極性が反転し、かつ、互いに隣接する行に位置する画素電極Ａ同士また
はＢ同士はその駆動極性が反転する、請求項１３に記載
の画像表示装置。
【請求項１６】表示信号を供給する信号線と、走査信号を供給する複数の走査線と、共通する前記信号線に接続されるとともに、前記走査線
のうちの隣接する三本の選択の組み合わせにより、各水
平走査期間内にそれぞれ駆動される画素電極Ａ、Ｂ、Ｃ
を一組とした複数組の画素電極と、を備え、一水平走査期間において、隣接する三本の前記走査線の
うち少なくとも二本からなる第１の走査線群が選択され
て、一組の画素電極のうちの画素電極Ａが駆動され、同
時に、当該第１の走査線群を二本シフトさせた第２の走
査線群が選択されて他の組の画素電極Ａが駆動される、
画像表示装置。
【請求項１７】前記走査線の入力端にそれぞれ出力バ
ッファが接続され、隣接する３つの前記出力バッファが、それぞれ異なる制
御信号により制御され、各前記出力バッファには、三水平走査期間分の時間幅の
第１のパルスと、当該第１のパルスと一水平走査期間分
間隔をおいて伝搬する一水平走査期間分の時間幅の第２
のパルスとからなる信号列が、一水平走査期間ごとに順
次伝送される、請求項１６に記載の画像表示装置。
【請求項１８】表示信号を供給する信号線と、走査信号を供給する複数の走査線と、同一の前記信号線に接続されるとともに、前記走査線の
うちの隣接する三本の選択の組み合わせにより、各水平
走査期間内にそれぞれ駆動される画素電極Ａ、Ｂ、Ｃを
一組とした複数組の画素電極と、を備え、一水平走査期間において、隣接する三本の前記走査線の
うち少なくとも二本からなる第１の走査線群が選択され
て、一組の画素電極うちの画素電極Ａが駆動され、次いで、前記隣接する三本の走査線のうち、前記第１の
走査線群と異なる第２の走査線群が選択されて、前記一
組の画素電極のうちの画素電極Ｂが駆動されるととも
に、前記第１の走査線群を一本シフトさせた第３の走査
線群が選択されて他の組の画素電極Ａが駆動される、画
像表示装置。
【請求項１９】表示信号を供給する信号線と、走査信号を供給する複数の走査線と、共通する前記信号線に接続されるとともに、前記走査線
のうちの隣接する二本の選択の組み合わせにより、各水
平走査期間内にそれぞれ駆動される画素電極ＡおよびＢ
を一組とした複数組の画素電極と、を備え、一水平走査期間内において、前記走査線のうち隣接する
二本の走査線からなる第１の走査線群が選択されて、一
組の画素電極ＡおよびＢが駆動され、同時に、前記第１
の走査線群を四本シフトさせた第２の走査線群が選択さ
れて、他の組の画素電極ＡおよびＢが駆動される、画像
表示装置。
【請求項２０】複数の画素電極がマトリックス状に配
置され、同一組の画素電極ＡおよびＢは同一行に位置
し、かつ、二行ごとに前記画素電極の駆動極性が反転す
ることを特徴とする、請求項１９に記載の画像表示装
置。
【請求項２１】前記走査線の入力端にそれぞれ出力バ
ッファが接続され、隣接する３つの前記出力バッファは、それぞれ異なる制
御信号により制御され、各前記出力バッファには、二水平走査期間分の時間幅の
第１のパルスと、当該第１のパルスと二水平走査期間分
間隔をおいて伝搬する二水平走査期間分の時間幅の第２
のパルスと、からなる信号列が、一水平走査期間ごとに
順次伝送される、請求項１９に記載の画像表示装置。
【請求項２２】走査信号を供給する複数の走査線と、複数系統の出力制御線と、前記出力制御線の各系統にそれぞれ割り当てられて接続
される複数の出力バッファと、前記出力制御線の各系統に、それぞれ異なる制御信号を
出力する制御信号出力部と、を備える、画像表示装置。
【請求項２３】前記各出力バッファに対して、所定の
時間幅のパルス信号を順次伝搬させるパルス信号供給部
を備え、前記パルス信号は、一水平走査期間のｍ（ｍは自然数）
倍の時間幅を有し、なおかつ前記出力制御線は、前記ｍ
と異なるｎ（ｎは２以上の自然数）系統とされているこ
とを特徴とする、請求項２２記載の画像表示装置。
【請求項２４】複数の走査線にそれぞれ接続可能な複
数の出力端子と、各前記出力端子にそれぞれ接続される出力回路と、前記出力回路の出力を制御する制御信号を生成する制御
信号生成部と、を備え、前記制御信号は、ｎ（ｎは２以上の自然数）種類生成さ
れるとともに、前記ｎ個の前記出力回路に、各種類の前
記制御信号がそれぞれ供給される、走査線駆動回路。
【請求項２５】各前記出力回路のそれぞれに接続され
るとともに、互いにカスケード接続される複数のシフト
レジスタと、前記複数のシフトレジスタを駆動するクロック信号を生
成するクロック信号生成部と、前記複数のシフトレジスタに順次伝搬すべき信号列を生
成する信号列生成部と、前記信号列は、前記クロック信号のｍ（ｍは自然数）倍
の時間幅を有し、前記ｍは前記ｎより大きい、請求項２
４に記載の走査線駆動回路。
【請求項２６】各前記出力回路のそれぞれに接続され
るとともに、互いにカスケード接続される複数のシフト
レジスタと、前記複数のシフトレジスタを駆動するクロック信号を生
成するクロック信号生成部と、前記複数のシフトレジスタに順次伝搬すべき信号列を生
成する信号列生成部と、前記信号列は、前記クロック信号のｍ（ｍは自然数）倍
の時間幅を有し、前記ｍは前記ｎより小さい、請求項２
４に記載の走査線駆動回路。