JP2003133502A - Semiconductor device and method for manufacturing the same, and electronic device - Google Patents
Semiconductor device and method for manufacturing the same, and electronic deviceInfo
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、半導体装置および電子装置の薄形化に適用
して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technique, and more particularly to a technique effectively applied to thinning of a semiconductor device and an electronic device.
【0002】[0002]
【従来の技術】半導体パッケージ(半導体装置)では、
薄形化のニーズが高まっている。2. Description of the Related Art In a semiconductor package (semiconductor device),
The need for thinner products is increasing.
【0003】これは、携帯機器などのさらなる薄形化や
小型化に対応するものであり、携帯機器などに搭載する
際に、僅かな隙間に対しても搭載可能にするためであ
る。This is to cope with further thinning and downsizing of portable equipment and the like, and when mounting on portable equipment or the like, it is possible to mount even a small gap.
【0004】例えば、パッケージ高さ0.5mmMAXを
実現するためには、半導体チップの外側周囲にボール電
極を配置したファンアウト型のBGA(Ball Grid Arra
y)を採用している。For example, in order to realize a package height of 0.5 mm MAX, a fan-out type BGA (Ball Grid Arra) in which ball electrodes are arranged around the outer periphery of a semiconductor chip.
y) is adopted.
【0005】なお、ファンアウト型のBGAについて
は、例えば、国際公開WO99/48145号公報に開
示されている。A fan-out type BGA is disclosed in, for example, International Publication WO99 / 48145.
【0006】[0006]
【発明が解決しようとする課題】ところが、高さ0.5m
m以下という更なる半導体パッケージの薄形化を目指そ
うとする時、ファンアウト型のBGAでは、薄形配線基
板のコストが高いため、パッケージとしてのコストが高
くなることが問題である。However, the height is 0.5 m.
When it is attempted to further reduce the thickness of the semiconductor package to m or less, in the fan-out type BGA, the cost of the thin wiring board is high, so that the cost of the package is high.
【0007】さらに、ファンアウト型のBGAでは、半
導体チップの外側周囲にボール電極が配置されるため、
実装面積が大きくなることが問題である。Further, in the fan-out type BGA, the ball electrodes are arranged around the outside of the semiconductor chip,
The problem is that the mounting area becomes large.
【0008】ファンアウト型のBGAに比較して、実装
面積が小さく、またコストの低い形態のパッケージとし
てQFN型パッケージ(Quad Flat Non-leaded Packag
e) が有る。従来のQFP(Quad Flat Package)が外部
電極端子として、封止体の周囲に突出する折り曲げ加工
されたアウタリードを有するのに比較して、QFNは外
部電極端子として一部が封止体の内部に封止され、また
別の一部が封止体の実装面に露出するリードを有する形
状を持ち、小型化および薄型化を同時に実現したパッケ
ージ形態である。Compared to the fan-out type BGA, a QFN type package (Quad Flat Non-leaded Packag) is used as a package having a smaller mounting area and lower cost.
There is e). Compared with the conventional QFP (Quad Flat Package) that has a bent outer lead protruding around the encapsulant as an external electrode terminal, QFN has an external electrode terminal that is partially inside the encapsulant. This is a package form that has a shape that has a lead that is sealed and another part of which is exposed on the mounting surface of the sealed body, and that is both compact and thin.
【0009】しかし、前記QFNにおいても近年の厳し
い薄型化の要求に応えるためには、QFNを構成する半
導体チップやリードフレームなどの極端な薄型化が必要
であり、このように薄型化した部品を準備し、さらにそ
れを組み立てることが歩留りの低下や製造コストの上昇
を招きかねない事態に陥っている。However, even in the QFN, in order to meet the recent strict demand for thinning, it is necessary to extremely thin the semiconductor chip and the lead frame forming the QFN. Preparing and then assembling it is in a situation that may lead to a decrease in yield and an increase in manufacturing cost.
【0010】本発明の目的は、コストを抑えて薄形化を
実現する半導体装置およびその製造方法ならびに電子装
置を提供することにある。An object of the present invention is to provide a semiconductor device, a method of manufacturing the same, and an electronic device which realize cost reduction and thinning.
【0011】本発明のその他の目的は、チップサイズや
リードフレームに汎用性を持たせる半導体装置およびそ
の製造方法ならびに電子装置を提供することにある。Another object of the present invention is to provide a semiconductor device having a chip size and a lead frame with versatility, a method of manufacturing the same, and an electronic device.
【0012】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【0013】[0013]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.
【0014】本発明は、主面に複数の電極が形成された
半導体チップと、複数のリードと、前記半導体チップの
主面の電極を露出させて前記主面と接着部材を介して接
着しているタブと、前記半導体チップの複数の電極と前
記複数のリードとを接続する複数のワイヤと、前記半導
体チップ、前記複数のワイヤおよび前記タブを封止する
封止体とを有し、前記ワイヤのループが前記タブの周囲
の側方に形成され、前記複数のリードは前記封止体の実
装面にその一部を露出しているものである。According to the present invention, a semiconductor chip having a plurality of electrodes formed on its main surface, a plurality of leads, and electrodes of the main surface of the semiconductor chip are exposed and bonded to the main surface via an adhesive member. A tab, a plurality of wires connecting the plurality of electrodes of the semiconductor chip and the plurality of leads, and a semiconductor body, a sealing body for sealing the plurality of wires and the tab, the wire Is formed laterally around the tab, and the leads are partially exposed on the mounting surface of the sealing body.
【0015】[0015]
【発明の実施の形態】以下の実施の形態では特に必要な
とき以外は同一または同様な部分の説明を原則として繰
り返さない。BEST MODE FOR CARRYING OUT THE INVENTION In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
【0016】また、以下の実施の形態では便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明などの関係にある。Further, in the following embodiments, when there is a need for convenience, description will be made by dividing into a plurality of sections or embodiments, but unless otherwise specified, they are not unrelated to each other. The one is in a relation such as a modification, details, supplementary explanation, etc. of a part or all of the other.
【0017】さらに、以下の実施の形態において、要素
の数等(個数、数値、量、範囲等を含む)に言及する場
合、特に明示した場合及び原理的に明らかに特定の数に
限定される場合などを除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良いものとす
る。Furthermore, in the following embodiments, when referring to the number of elements (including the number, numerical value, amount, range, etc.) of elements, it is clearly limited to a specific number when explicitly stated and in principle. The number is not limited to the specific number except the case, and may be a specific number or more or less.
【0018】また、以下の実施の形態において、その構
成要素(要素ステップなどを含む)は、特に明示した場
合及び原理的に明らかに必須であると考えられる場合な
どを除き、必ずしも必須のものではないことは言うまで
もない。Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily essential unless otherwise specified or in principle considered to be essential. Needless to say
【0019】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合及び原理的に明らかにそうでないと考えられる
場合などを除き、実質的にその形状などに近似または類
似するものなどを含むものとする。このことは前記数値
及び範囲についても同様である。Similarly, in the following embodiments, when referring to shapes, positional relations, etc. of constituent elements, etc., except when explicitly stated or when it is considered that the principle is not clear, it is substantially the same. In addition, the shape and the like are included. This also applies to the above numerical values and ranges.
【0020】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。なお、実施の形態を説明するための
全図において、同一の機能を有する部材には同一の符号
を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for explaining the embodiments, members having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted.
【0021】(実施の形態1)図1は本発明の実施の形
態1の半導体装置(QFN)の内部構造の一例を封止体
を透過して示す平面図、図2は図1に示すA−A線に沿
った断面の構造を示す断面図、図3は図1に示すB−B
線に沿った断面の構造を示す断面図、図4は本発明の実
施の形態1の変形例の半導体装置(QFN)の構造を示
す断面図、図5は本発明の実施の形態1の変形例の半導
体装置(QFN)の内部構造を封止体を透過して示す平
面図、図6は本発明の実施の形態1の変形例の半導体装
置(SON)の内部構造を封止体を透過して示す平面
図、図7は図1に示すQFNのタブの構造を示す部分平
面図、図8は変形例のタブの構造を示す部分平面図、図
9は変形例のタブの構造を示す部分平面図、図10は図
1に示すQFNの組み立てに用いられるマトリクスフレ
ームの構造の一例を示す平面図、図11は図1に示すQ
FNの組み立てにおけるチップ付け状態の一例を示す概
念図、図12は図1に示すQFNの組み立てにおけるワ
イヤボンディング状態の一例を示す概念図、図13は図
1に示すQFNの組み立てにおけるモールド状態の一例
を示す断面図、図14は図1に示すQFNの製造方法に
おける組み立て手順の一例を示す製造プロセスフロー
図、図15は図4に示す変形例のQFNの実装構造の一
例を示す断面図、図16は図15に示す配線基板の基板
側の端子配列の一例を示す平面図、図17は図1に示す
QFNを半田実装した際の半田フィレットの形成状態の
一例を示す部分拡大断面図、図18および図19は本発
明の実施の形態1の電子装置(マルチチップモジュー
ル)の構造の一例を示す断面図である。(Embodiment 1) FIG. 1 is a plan view showing an example of the internal structure of a semiconductor device (QFN) according to Embodiment 1 of the present invention through a sealing body, and FIG. 2 is A shown in FIG. FIG. 3 is a cross-sectional view showing the structure of a cross section taken along the line A, and FIG.
4 is a cross-sectional view showing the structure of a cross section along the line, FIG. 4 is a cross-sectional view showing the structure of a semiconductor device (QFN) of a modification of the first embodiment of the present invention, and FIG. 5 is a modification of the first embodiment of the present invention. FIG. 6 is a plan view showing the internal structure of a semiconductor device (QFN) of the example through the sealing body, and FIG. 6 shows the internal structure of the semiconductor device (SON) of the modification of the first embodiment of the present invention through the sealing body. FIG. 7 is a partial plan view showing the structure of the tab of the QFN shown in FIG. 1, FIG. 8 is a partial plan view showing the structure of the tab of the modification, and FIG. 9 is a structure of the tab of the modification. FIG. 10 is a partial plan view, FIG. 10 is a plan view showing an example of the structure of a matrix frame used for assembling the QFN shown in FIG. 1, and FIG. 11 is Q shown in FIG.
FIG. 12 is a conceptual diagram showing an example of a chip attachment state in the FN assembly, FIG. 12 is a conceptual diagram showing an example of wire bonding state in the QFN assembly shown in FIG. 1, and FIG. 13 is an example of a mold state in the QFN assembly shown in FIG. 14 is a cross-sectional view showing an example of an assembly procedure of the QFN manufacturing method shown in FIG. 1, and FIG. 15 is a cross-sectional view showing an example of a modified QFN mounting structure shown in FIG. 16 is a plan view showing an example of a terminal arrangement on the board side of the wiring board shown in FIG. 15, and FIG. 17 is a partially enlarged cross-sectional view showing an example of a solder fillet formation state when the QFN shown in FIG. 1 is mounted by soldering. 18 and 19 are cross-sectional views showing an example of the structure of the electronic device (multichip module) according to the first embodiment of the present invention.
【0022】本実施の形態1の半導体装置は、樹脂封止
形で、小形かつ薄形のノンリードタイプの半導体パッケ
ージであり、前記半導体装置の一例として、QFN(Qu
ad Flat Non-leaded Package) 5を取り上げて説明す
る。The semiconductor device according to the first embodiment is a resin-sealed, small and thin non-lead type semiconductor package. As an example of the semiconductor device, a QFN (Qu
Ad Flat Non-leaded Package) 5 will be explained.
【0023】なお、QFN5は、図1、図2に示すよう
に、複数の外部端子であるリード1aの被接続面(一
部)1gが、樹脂モールドによって形成された封止体3
の実装面(以降、この面を裏面3aという)の周縁部に
並んで露出して配置されたペリフェラル形の半導体パッ
ケージであり、各リード1aは、封止体3に埋め込まれ
たインナリードと、封止体3の裏面3aに露出するアウ
タリードとの両者の機能を兼ねている。As shown in FIGS. 1 and 2, the QFN 5 has a sealing body 3 in which the connected surfaces (parts) 1g of the leads 1a, which are a plurality of external terminals, are formed by resin molding.
Of the peripheral surface of the mounting surface (hereinafter, this surface is referred to as the back surface 3a) of the peripheral type semiconductor package, and each lead 1a is an inner lead embedded in the sealing body 3, It also functions as both an outer lead exposed on the back surface 3a of the sealing body 3.
【0024】図1、図2および図3に示す本実施の形態
1のQFN5の詳細構成について説明すると、複数の半
導体素子を有し、かつ主面2bにその4つの辺に沿って
複数のボンディング用のパッド(電極)2aが形成され
た半導体チップ2と、半導体チップ2の4辺それぞれに
対応してその周囲に配置された複数のリード1aと、半
導体チップ2の主面2bのパッド2aを露出させてその
主面2bとダイボンド材である両面接着テープ(接着部
材)6を介して接着しているタブ1bと、タブ1bの外
側の周囲に配置されるとともに半導体チップ2のパッド
2aとこれに対応するリード1aとを電気的に接続する
複数のボンディング用のワイヤ4と、半導体チップ2、
複数のワイヤ4およびタブ1bを封止する封止体3とか
らなり、ワイヤ4によるループがタブ1bの周囲の側方
に形成されており、かつ複数のリード1aのそれぞれ
は、封止体3の四角形の裏面3aの周縁部にその一部で
ある被接続面1gを露出している。The detailed structure of the QFN 5 according to the first embodiment shown in FIGS. 1, 2 and 3 will be described below. The QFN 5 has a plurality of semiconductor elements and has a plurality of bondings on the main surface 2b along its four sides. A semiconductor chip 2 on which pads (electrodes) 2a for use are formed, a plurality of leads 1a arranged around the semiconductor chip 2 in correspondence with the four sides of the semiconductor chip 2, and a pad 2a on a main surface 2b of the semiconductor chip 2. A tab 1b which is exposed and adhered to the main surface 2b via a double-sided adhesive tape (adhesive member) 6 which is a die-bonding material, a pad 2a of the semiconductor chip 2 which is arranged around the outside of the tab 1b and A plurality of bonding wires 4 for electrically connecting the leads 1a corresponding to the semiconductor chip 2,
A plurality of wires 4 and a sealing body 3 for sealing the tab 1b, a loop formed by the wire 4 is formed laterally around the tab 1b, and each of the plurality of leads 1a has a sealing body 3 A part of the connected surface 1g is exposed at the peripheral portion of the back surface 3a of the square.
【0025】すなわち、図1に示すように、半導体チッ
プ2の主面2bにおいてこの主面2bの各パッド2aを
露出させた状態で主面2bとタブ1bとが接着されてお
り、かつ図2に示すように、タブ1bの周囲の側方にワ
イヤ4のループが形成されている。That is, as shown in FIG. 1, in the main surface 2b of the semiconductor chip 2, the main surface 2b and the tab 1b are adhered to each other with the pads 2a on the main surface 2b being exposed, and As shown in, the loop of the wire 4 is formed laterally around the tab 1b.
【0026】したがって、QFN5は、もともと小型化
/薄型化された構造を有するQFNに対して、タブ1b
を半導体チップ2の上に配置するとともに、タブ1bの
横にワイヤ4のループを形成し、これによって、タブ1
bの厚さとワイヤ4のループ高さを相殺して近年の厳し
い薄型化の要求に応えるべく、更なる薄形化を図るもの
であり、さらに、それぞれのリード1aの被接続面1g
が封止体3の裏面3aに露出するノンリード型であるた
め、実装面積の低減化を図った小型化も可能にするもの
である。Therefore, the QFN 5 is different from the QFN, which originally has a small / thin structure, in the tab 1b.
Is placed on the semiconductor chip 2 and a loop of the wire 4 is formed beside the tab 1b, whereby the tab 1b is formed.
The thickness of b is compensated for by the loop height of the wire 4, and further thinning is achieved in order to meet the recent severe demand for thinning. Further, the connected surface 1g of each lead 1a is
Since it is a non-lead type that is exposed on the back surface 3a of the sealing body 3, the mounting area can be reduced and the size can be reduced.
【0027】なお、タブ1bは、半導体チップ2の上側
に配置される構造であるため、図3に示すように、タブ
1bを支持する吊りリード1eには、タブ1bを上方に
配置するための曲げ加工(これをタブ上げ加工ともい
う)が施されている。Since the tab 1b is arranged above the semiconductor chip 2, as shown in FIG. 3, the suspension lead 1e supporting the tab 1b is provided with the tab 1b above. Bending processing (this is also called tab raising processing) is applied.
【0028】また、図2、図3に示すように、QFN5
では、半導体チップ2の裏面2c側にも封止体3が形成
されている。Further, as shown in FIGS. 2 and 3, QFN5
Then, the sealing body 3 is also formed on the back surface 2 c side of the semiconductor chip 2.
【0029】すなわち、封止体3内に半導体チップ2を
完全に埋め込む構造であり、タブ1bの上側と半導体チ
ップ2の下側の両側に封止時のレジン7(図13参照)
が回り込んで封止体3が形成される。That is, the structure is such that the semiconductor chip 2 is completely embedded in the sealing body 3, and the resin 7 (see FIG. 13) at the time of sealing is provided on both the upper side of the tab 1b and the lower side of the semiconductor chip 2.
Wrap around to form the sealing body 3.
【0030】これにより、半導体チップ2の下側とタブ
1bの上側とのレジンバランスを向上できるとともに、
半導体チップ2が封止体3から露出していないため、半
導体チップ2とレジン7との境界などからの水分の浸入
を防ぐことができ、その結果、耐湿性などの信頼性の向
上を図ることができる。This makes it possible to improve the resin balance between the lower side of the semiconductor chip 2 and the upper side of the tab 1b, and
Since the semiconductor chip 2 is not exposed from the sealing body 3, it is possible to prevent the intrusion of water from the boundary between the semiconductor chip 2 and the resin 7, etc., and as a result, to improve reliability such as moisture resistance. You can
【0031】なお、図2に示すQFN5では、リード1
aの封止体3の裏面3aに露出した面から封止体3の表
面までの高さ(L)が0.5mm以下となっている。In the QFN 5 shown in FIG. 2, the lead 1
The height (L) from the surface of the sealing body 3 exposed on the back surface 3a of the sealing body 3 to the front surface of the sealing body 3 is 0.5 mm or less.
【0032】つまり、リード1aの被接続面1gには半
田めっき8(パラジウムめっきでもよい)が施されてお
り、この半田めっき8から封止体3の表面までの高さ
(L)が0.5mm以下となっており、薄形化を図ってい
る。That is, the surface 1g to be connected of the lead 1a is plated with solder 8 (palladium plating may be used), and the height (L) from the solder plating 8 to the surface of the sealing body 3 is 0. The thickness is 5 mm or less, which is intended to be thin.
【0033】ここで、QFN5の内部のそれぞれの部材
の厚さについて説明すると、半導体チップ2は、例え
ば、0.1〜0.15mmであり、タブ1bは、0.15mm
であり、タブ1bの上側および半導体チップ2の下側の
それぞれの封止体3の厚さは、0.1mmであり、それぞ
れの最大値を合計すると、0.5mmとなり、L=0.5m
m以下の薄形を実現している。The thickness of each member inside the QFN 5 will now be described. The semiconductor chip 2 has a thickness of 0.1 to 0.15 mm, and the tab 1b has a thickness of 0.15 mm.
The thickness of each sealing body 3 on the upper side of the tab 1b and the lower side of the semiconductor chip 2 is 0.1 mm, and the maximum value of each is 0.5 mm, and L = 0.5 m.
Realized a thin shape of m or less.
【0034】このようにして薄形化を図ることにより、
携帯機器やハードディスクドライブ装置などの僅かな隙
間にもQFN5を実装することが可能となる。By thus reducing the thickness,
It becomes possible to mount the QFN5 in a small gap such as a portable device or a hard disk drive device.
【0035】また、図4に示すQFN5は、半導体チッ
プ2の裏面2cを封止体3の裏面3aに露出させた構造
のものである。The QFN 5 shown in FIG. 4 has a structure in which the back surface 2c of the semiconductor chip 2 is exposed on the back surface 3a of the sealing body 3.
【0036】この構造は、タブ1bを支持する吊りリー
ド1eのタブ上げ部1i(図1参照)の曲げ加工(タブ
上げ加工)の際の段差量を図2の構造より少なくするこ
とによって実現でき、吊りリード1eの曲げ加工による
段差量(タブ上げ量)を変えることにより、チップ埋め
込み構造とチップ裏面露出構造とを選択することができ
る。This structure can be realized by making the amount of step difference at the time of bending processing (tab raising processing) of the tab raising portion 1i (see FIG. 1) of the suspension lead 1e supporting the tab 1b smaller than that of the structure shown in FIG. The chip embedding structure and the chip back surface exposing structure can be selected by changing the step amount (tab raising amount) due to the bending process of the suspension lead 1e.
【0037】このように半導体チップ2を封止体3の裏
面3aに露出させることにより、半導体チップ2の下側
に封止体3を形成しないため、その分をさらに薄くする
ことが可能となる。By exposing the semiconductor chip 2 to the back surface 3a of the sealing body 3 in this manner, the sealing body 3 is not formed below the semiconductor chip 2, and therefore the thickness can be further reduced. .
【0038】つまり、QFN5の高さ(M)を0.4mm
以下とすることができ、更なる薄形化を実現できる。That is, the height (M) of QFN5 is 0.4 mm.
The following can be done and further thinning can be realized.
【0039】なお、半導体チップ2を封止体3の裏面3
aから露出させることにより、放熱性とともに後述する
QFN実装時などのノイズ耐性や高周波特性の向上も図
ることができる。The semiconductor chip 2 is attached to the back surface 3 of the sealing body 3.
By exposing from a, it is possible to improve heat dissipation as well as noise resistance at the time of QFN mounting described later and high frequency characteristics.
【0040】また、チップ裏面を露出させて製造する薄
形構造において、露出したチップ裏面を絶縁したい場合
には、半導体ウェハのダイシング工程で予め2層構造の
ダイシングテープを用い、1層目のテープを含めてフル
カットダイシングを行うことにより、1層目のテープが
チップ裏面に残るため、薄形構造においてもチップ裏面
を絶縁させることができる。Further, in a thin structure which is manufactured by exposing the back surface of the chip, if it is desired to insulate the exposed back surface of the chip, a dicing tape having a two-layer structure is used in advance in the dicing process of the semiconductor wafer. By performing the full cut dicing including the above, the first layer tape remains on the chip back surface, so that the chip back surface can be insulated even in the thin structure.
【0041】さらに、チップ裏面を露出させる薄形構造
において、チップ裏面を積極的にグラウンド電位に落と
したい場合には、導電性のテープを用いてもよいし、あ
るいは導電性の基板仮止め剤を用いてもよい。Further, in a thin structure in which the back surface of the chip is exposed, if it is desired to positively drop the back surface of the chip to the ground potential, a conductive tape may be used, or a conductive substrate temporary fixing agent may be used. You may use.
【0042】また、本実施の形態1のQFN5は、チッ
プ上にタブ1bが配置される構造であるが、半導体チッ
プ2の主面2bにおいてパッド2aはワイヤ4接続のた
めに露出していなければならず、したがって、主面2b
において対向するパッド2a列の間の領域にタブ1bが
配置されなければならない。The QFN 5 of the first embodiment has a structure in which the tab 1b is arranged on the chip, but the pad 2a on the main surface 2b of the semiconductor chip 2 is not exposed for connecting the wire 4. , Therefore the main surface 2b
The tabs 1b must be arranged in the region between the rows of the pads 2a facing each other.
【0043】そこで、タブ1bとしては、図1および図
2に示すように、半導体チップ2の主面2bよりチップ
支持面1cの面積が遥かに小さなもの(以降、これを小
タブという)を採用しており、これによって、半導体チ
ップ2の主面2bの中央付近にタブ1bを配置すれば、
各パッド2aはタブ1bに覆われることなく必ず露出す
る構造となる。Therefore, as the tab 1b, as shown in FIGS. 1 and 2, a tab supporting surface 1c having a much smaller area than the main surface 2b of the semiconductor chip 2 (hereinafter referred to as a small tab) is adopted. Therefore, if the tab 1b is arranged near the center of the main surface 2b of the semiconductor chip 2,
Each pad 2a is always exposed without being covered by the tab 1b.
【0044】さらに、図1に示すように、QFN5で
は、その複数のリード1aが、必ず半導体チップ2の外
側の周囲に配置されている。Further, as shown in FIG. 1, in the QFN 5, the leads 1a are always arranged around the outside of the semiconductor chip 2.
【0045】したがって、小タブとの組み合わせにおい
て、半導体チップ2は、その外周が、タブ1bと各リー
ド1aとの間に配置されるような大きさのものであれ
ば、種々の大きさのものを選択することができる。Therefore, in combination with the small tab, the semiconductor chip 2 has various sizes as long as the outer circumference thereof is arranged between the tab 1b and each lead 1a. Can be selected.
【0046】そこで、図5に示す変形例のQFN5は、
図1に示すものより小さな半導体チップ2を採用した場
合であり、このように、本実施の形態1のQFN5では
チップサイズに汎用性を持たせることができる。言い換
えると、1種類のリードフレームで複数の大きさの半導
体チップ2を搭載することができ、リードフレームの共
通化を図ることができる。Therefore, the QFN5 of the modified example shown in FIG.
This is a case where a semiconductor chip 2 smaller than that shown in FIG. 1 is adopted, and thus, the QFN 5 of the first embodiment can have versatility in chip size. In other words, one type of lead frame can mount the semiconductor chips 2 of a plurality of sizes, and the lead frame can be shared.
【0047】また、図1や図5に示すように、半導体チ
ップ2は、その主面2bの縁部に複数のパッド2aが並
んで設けられている(以降、このようなパッド2aの配
列を外周パッド配列という)ことが好ましい。Further, as shown in FIGS. 1 and 5, the semiconductor chip 2 is provided with a plurality of pads 2a arranged side by side at the edge of the main surface 2b (hereinafter, such an arrangement of the pads 2a will be described. Peripheral pad arrangement) is preferred.
【0048】すなわち、外周パッド配列の半導体チップ
2を採用することが好ましい。これは、小タブの配置領
域を考慮すると、半導体チップ2の主面2bにおいて各
パッド2aは、できるだけ縁部に設けられている方がタ
ブ1bと半導体チップ2の接着領域を広くすることがで
き、タブ1bと半導体チップ2との接着力を高めること
ができるためである。That is, it is preferable to employ the semiconductor chip 2 having the peripheral pad arrangement. In consideration of the small tab placement area, each pad 2a on the main surface 2b of the semiconductor chip 2 has a wider bonding area between the tab 1b and the semiconductor chip 2 when the pad 2a is provided at the edge as much as possible. This is because the adhesive force between the tab 1b and the semiconductor chip 2 can be increased.
【0049】さらに、各パッド2aが、できるだけ縁部
寄りに設けられている方がタブ1bの大きさとしても種
々のものを採用することができ、リードフレームに汎用
性を持たせることができる。Further, it is possible to adopt various kinds of pads 2a, even if the size of the tab 1b is such that each pad 2a is provided as close to the edge as possible, and the lead frame can be made versatile.
【0050】また、QFN5では、その複数のリード1
aが、必ず半導体チップ2の外側の周囲に配置されてお
り、LOC(Lead On Chip) タイプの半導体パッケージ
のようにワイヤボンディングが行われるインナリード
(バスバーリードも含む)がチップ上に配置された構造
とは明らかに異なっている。Further, in the QFN5, the plurality of leads 1 are
a is always arranged around the outside of the semiconductor chip 2, and inner leads (including bus bar leads) for wire bonding are arranged on the chip like a LOC (Lead On Chip) type semiconductor package. The structure is clearly different.
【0051】したがって、QFN5では、タブ1bには
ワイヤボンディングが行われることはない。すなわち、
QFN5は、タブ1bにはワイヤ4が接続しておらず、
LOCとは明らかに構造が異なったものである。Therefore, in the QFN 5, the tab 1b is not wire-bonded. That is,
In QFN5, wire 4 is not connected to tab 1b,
The structure is obviously different from that of LOC.
【0052】また、QFN5では、半導体チップ2とタ
ブ1bとを接着している接着部材として、両面接着テー
プ6を採用しており、これにより、ペースト状の接着材
を用いた際に発生する接着材流れによるパッド汚れを発
生させないようにすることができる。Further, in the QFN 5, the double-sided adhesive tape 6 is used as an adhesive member for adhering the semiconductor chip 2 and the tab 1b, whereby the adhesive generated when a paste-like adhesive material is used. It is possible to prevent pad dirt from being generated due to material flow.
【0053】また、QFN5の変形例として、本実施の
形態1の半導体装置は、例えば、図6に示すようなSO
N(Small Outline No-lead)14のように対向する2方
向にリード1aが配置されたものであってもよい。As a modified example of the QFN 5, the semiconductor device of the first embodiment has an SO as shown in FIG. 6, for example.
The lead 1a may be arranged in two opposite directions such as N (Small Outline No-lead) 14.
【0054】すなわち、2方向のパッド・リードレイア
ウトであっても、本実施の形態1の半導体装置は適用可
能である。That is, the semiconductor device according to the first embodiment can be applied even to a pad / lead layout in two directions.
【0055】さらに、図1に示したQFN5では、四角
形の小タブ(タブ1b)に半導体チップ2の主面2bを
接合させる場合を示したが、小タブの形状としては、種
々のものが考えられる。Further, in the QFN 5 shown in FIG. 1, the case where the main surface 2b of the semiconductor chip 2 is joined to the rectangular small tab (tab 1b) is shown, but various shapes of the small tab are conceivable. To be
【0056】図7は、四角形のタブ1bに両面接着テー
プ6が貼られた状態を示したものである。FIG. 7 shows a state in which the double-sided adhesive tape 6 is attached to the rectangular tab 1b.
【0057】さらに、図8は、四角形のタブ1bに複数
のスリット1fが設けられているものであり、このスリ
ット1fにレジン7(図13参照)が埋め込まれること
により、レジン7とタブ1bの密着性を向上させること
ができる。Further, in FIG. 8, a rectangular tab 1b is provided with a plurality of slits 1f, and a resin 7 (see FIG. 13) is embedded in the slits 1f, so that the resin 7 and the tab 1b are separated from each other. Adhesion can be improved.
【0058】また、図9は、タブ1bを1つではなく小
形化して5つ設けたものであり、この場合、両面接着テ
ープ6は少なくとも2つ以上のタブ1bに分散させて貼
ることが好ましいが、中央のタブ1bには両面接着テー
プ6を貼らずにダミーのタブ1bとしている。Further, FIG. 9 shows five tabs 1b which are miniaturized instead of one, and in this case, it is preferable that the double-sided adhesive tape 6 is dispersed and attached to at least two tabs 1b. However, the double-sided adhesive tape 6 is not attached to the central tab 1b, and the dummy tab 1b is used.
【0059】なお、タブ1bの形状は、図7、図8およ
び図9の形状に限定されるものではない。例えば、半導
体チップ2の各パッド2aが主面2bの縁部よりやや内
方に形成されている場合など、枠状のタブ1bとして、
この枠内でパッド2aが露出するようにしてもよく、ま
た、図8に示すタブ1bにおいて、スリット1fからパ
ッド2aを露出させるようにしてもよい。The shape of the tab 1b is not limited to the shapes shown in FIGS. 7, 8 and 9. For example, when each pad 2a of the semiconductor chip 2 is formed slightly inward from the edge of the main surface 2b, the frame-shaped tab 1b is
The pad 2a may be exposed in this frame, or the pad 2a may be exposed from the slit 1f in the tab 1b shown in FIG.
【0060】次に、本実施の形態のQFN5の製造方法
を図14に示す製造プロセスフロー図にしたがって説明
する。Next, a method of manufacturing the QFN 5 of this embodiment will be described with reference to the manufacturing process flow chart shown in FIG.
【0061】まず、それぞれのデバイス領域(パッケー
ジ領域)においてタブ1bと複数のリード1aとを有
し、かつタブ1bのチップ支持面(第1の面)1cに両
面接着テープ6が貼り付けられたリードフレームである
図10に示すマトリクスフレーム1を準備する。First, each device area (package area) has a tab 1b and a plurality of leads 1a, and the double-sided adhesive tape 6 is attached to the chip supporting surface (first surface) 1c of the tab 1b. A matrix frame 1 shown in FIG. 10, which is a lead frame, is prepared.
【0062】なお、マトリクスフレーム1は、複数行×
複数列に亘ってデバイス領域が形成されたものであり、
これによって、複数のQFN5を一括して組み立てるこ
とができるため、コストダウンと生産性向上を図ること
ができる。The matrix frame 1 has a plurality of rows ×
The device area is formed over a plurality of rows,
As a result, it is possible to assemble a plurality of QFNs 5 together, so that it is possible to reduce costs and improve productivity.
【0063】ただし、マトリクスフレーム1に限定され
るものではなく、単列の多数個取りのリードフレームを
用いてもよい。However, the lead frame is not limited to the matrix frame 1, and a single-row multi-cavity lead frame may be used.
【0064】図10は、1つのマトリクスフレーム1に
よって(1行〜4行)×(A列からC列)の12個のQ
FN5を組み立てることが可能なフレームであり、マト
リクスフレーム1のそれぞれのタブ1bには、予め両面
接着テープ6が貼り付けられている。FIG. 10 shows 12 matrix Qs (1 to 4 rows) × (A to C columns) for one matrix frame 1.
The FN 5 is a frame into which the double-sided adhesive tape 6 is attached in advance to each tab 1b of the matrix frame 1.
【0065】ただし、両面接着テープ6は、予め貼り付
けられていなくてもよく、その際には、ステップS3の
チップ付け工程で半導体チップ2とタブ1bを接着する
前にタブ1bに貼り付けてもよい。However, the double-sided adhesive tape 6 may not be attached in advance, and in that case, it is attached to the tab 1b before the semiconductor chip 2 and the tab 1b are attached in the chip attaching step of step S3. Good.
【0066】また、両面接着テープ6が予め貼り付けら
れていないリードフレームを準備して、ステップS3の
チップ付け工程で半導体チップ2とタブ1bを接着する
前に両面接着テープ6を半導体チップ2の主面2b上に
貼り付けてもよい。その際、半導体チップ2の主面2b
に各パッド2aが露出するように両面接着テープ6を接
着し、ステップS3のチップ付け工程で、この両面接着
テープ6が貼り付けられた半導体チップ2の主面2bと
タブ1bとを各パッド2aを露出させて両面接着テープ
6を介して接着することになる。Further, a lead frame to which the double-sided adhesive tape 6 is not attached in advance is prepared, and the double-sided adhesive tape 6 is attached to the semiconductor chip 2 before the semiconductor chip 2 and the tab 1b are attached in the chip attaching step of step S3. It may be attached on the main surface 2b. At that time, the main surface 2b of the semiconductor chip 2
The double-sided adhesive tape 6 is adhered to each pad so that each pad 2a is exposed, and in the chip attaching step of step S3, the main surface 2b and the tab 1b of the semiconductor chip 2 to which the double-sided adhesive tape 6 is attached are connected to each pad 2a. Will be exposed and adhered via the double-sided adhesive tape 6.
【0067】一方、図14に示すステップS1により、
複数のパッド2aが形成された半導体チップ領域を有す
る半導体ウェハを準備し、この半導体ウェハをダイシン
グによって個片化して良品の半導体チップ2を取得する
(ステップS2)。On the other hand, by step S1 shown in FIG.
A semiconductor wafer having a semiconductor chip region in which a plurality of pads 2a are formed is prepared, and the semiconductor wafer is diced into individual pieces to obtain good semiconductor chips 2 (step S2).
【0068】その後、ステップS3に示すチップ付けを
行う。Then, chip attachment shown in step S3 is performed.
【0069】すなわち、それぞれのタブ1bのチップ支
持面1cに両面接着テープ6が貼り付けられたマトリク
スフレーム1を供給して、半導体チップ2の主面2bと
タブ1bとを複数のパッド2aを露出させて両面接着テ
ープ6を介して接着する。That is, the matrix frame 1 having the double-sided adhesive tape 6 attached to the chip supporting surface 1c of each tab 1b is supplied to expose the main surface 2b of the semiconductor chip 2 and the tab 1b to the plurality of pads 2a. Then, the double-sided adhesive tape 6 is used for adhesion.
【0070】その際、まず、図11に示すように、ヒー
トステージ10上に半導体チップ2を位置決めするとと
もに、その主面2bを上方に向けて配置する。At this time, first, as shown in FIG. 11, the semiconductor chip 2 is positioned on the heat stage 10 and its main surface 2b is arranged upward.
【0071】さらに、ヒートステージ10上マトリクス
フレーム1を供給し、両面接着テープ6が貼り付けられ
たタブ1bを半導体チップ2上に配置する。Further, the matrix frame 1 on the heat stage 10 is supplied, and the tab 1b to which the double-sided adhesive tape 6 is attached is placed on the semiconductor chip 2.
【0072】その後、ヒートステージ10を上昇させて
タブ1bの中心付近の下方に半導体チップ2を配置す
る。続いて、ヒートツール11をタブ1bのチップ支持
面1cと反対側の表面1dに押し当て、ヒートツール1
1によってタブ1bを表面1d側から押圧するとともに
タブ1bを加熱し、かつヒートステージ10によって半
導体チップ2を加熱することにより、半導体チップ2の
主面2b上に両面接着テープ6を介してタブ1bを接着
する。After that, the heat stage 10 is raised to place the semiconductor chip 2 below the vicinity of the center of the tab 1b. Then, the heat tool 11 is pressed against the surface 1d of the tab 1b opposite to the chip support surface 1c, and the heat tool 1
By pressing the tab 1b from the surface 1d side by 1 and heating the tab 1b, and heating the semiconductor chip 2 by the heat stage 10, the tab 1b is placed on the main surface 2b of the semiconductor chip 2 via the double-sided adhesive tape 6. Glue.
【0073】なお、半導体チップ2とタブ1bとを接着
する接着部材として両面接着テープ6を用いることによ
り、ペースト状の接着材を用いた際に発生する接着材流
れによるパッド汚れを発生させないようにすることがで
きる。By using the double-sided adhesive tape 6 as an adhesive member for adhering the semiconductor chip 2 and the tab 1b, it is possible to prevent pad contamination due to the adhesive material flow which occurs when a paste-like adhesive material is used. can do.
【0074】すなわち、ペースト状の接着材を半導体チ
ップ2の主面2b上に塗布すると、前記接着材の流出に
よってパッド2aが汚れることがあるが、本実施の形態
1では流出することの無い両面接着テープ6を用いるた
め、パッド汚れの発生を防ぐことができる。That is, when the paste-like adhesive material is applied to the main surface 2b of the semiconductor chip 2, the pad 2a may be contaminated by the outflow of the adhesive material. However, in the first embodiment, both surfaces do not flow out. Since the adhesive tape 6 is used, it is possible to prevent the pad from being soiled.
【0075】ただし、接着材としてペースト状の接着材
を使用してもよく、その場合には、半導体チップ2の主
面2bにペースト状の接着材を塗布するか、または、リ
ードフレームを裏返して配置し、タブ1bのチップ支持
面1cにペースト状の接着材を供給し、そこに、裏返し
た半導体チップ2の主面2bを位置決めして接合しても
よい。However, a paste adhesive may be used as the adhesive. In that case, the paste adhesive is applied to the main surface 2b of the semiconductor chip 2 or the lead frame is turned upside down. You may arrange | position and supply the paste-like adhesive material to the chip support surface 1c of the tab 1b, and the main surface 2b of the flipped semiconductor chip 2 may be positioned and joined to it.
【0076】また、チップ付けの順番は、図10に示す
マトリクスフレーム1において、例えば、1A、1B、
1C、2A、2B、2C、・・・4A、4B、4Cなど
であるが、この順番に限定されるものではない。The order of chip attachment is, for example, 1A, 1B in the matrix frame 1 shown in FIG.
1C, 2A, 2B, 2C, ... 4A, 4B, 4C, etc., but not limited to this order.
【0077】その後、ステップS4に示すワイヤボンデ
ィングを行う。Thereafter, wire bonding shown in step S4 is performed.
【0078】ここでは、タブ1bの側方にワイヤループ
が形成されるように半導体チップ2のパッド2aとこれ
に対応するマトリクスフレーム1のリード1aとをワイ
ヤ4によって電気的に接続する。Here, the pad 2a of the semiconductor chip 2 and the corresponding lead 1a of the matrix frame 1 are electrically connected by the wire 4 so that a wire loop is formed on the side of the tab 1b.
【0079】その際、図12に示すように、まず、ヒー
トブロック12上に半導体チップ2を配置する。At this time, as shown in FIG. 12, first, the semiconductor chip 2 is placed on the heat block 12.
【0080】なお、半導体チップ2を支持するヒートブ
ロック12は、半導体チップ2の裏面2c全体を支持す
ることが可能な平坦面を有した形状のものである。つま
り、半導体チップ2は、その主面2bにタブ1bが固定
されているため、主面2bと反対側の裏面2cは完全に
露出した状態となっており、したがって、ワイヤボンデ
ィング時に、半導体チップ2の裏面2c全体をヒートブ
ロック12によって加熱できる。The heat block 12 supporting the semiconductor chip 2 has a flat surface capable of supporting the entire back surface 2c of the semiconductor chip 2. That is, since the tab 1b is fixed to the main surface 2b of the semiconductor chip 2, the back surface 2c opposite to the main surface 2b is completely exposed. Therefore, during wire bonding, the semiconductor chip 2 is not exposed. The entire back surface 2c can be heated by the heat block 12.
【0081】すなわち、図12に示すように、ヒートブ
ロック12によって半導体チップ2の裏面2c全体を支
持することにより、半導体チップ2の裏面2c全体を加
熱し、この状態でタブ1bの側方で露出している各パッ
ド2a(図1参照)と、これに対応するリード1aとを
キャピラリ13によってワイヤボンディングする。That is, as shown in FIG. 12, by supporting the entire back surface 2c of the semiconductor chip 2 by the heat block 12, the entire back surface 2c of the semiconductor chip 2 is heated, and in this state, it is exposed at the side of the tab 1b. The respective pads 2a (see FIG. 1) that are being formed and the corresponding leads 1a are wire-bonded by the capillaries 13.
【0082】これにより、半導体チップ2の裏面2c全
体をほぼ均等に加熱できるため、各ワイヤ4の接合強度
をほぼ均一にしてボンディング性能の安定化を図ること
ができる。As a result, the entire back surface 2c of the semiconductor chip 2 can be heated substantially uniformly, so that the bonding strength of each wire 4 can be made substantially uniform and the bonding performance can be stabilized.
【0083】さらに、半導体チップ2の裏面2cが平坦
で、かつ露出しているため、分割した複数のブロックで
はなく、1つのヒートブロック12によって加熱するこ
とができる。Further, since the back surface 2c of the semiconductor chip 2 is flat and exposed, it can be heated by one heat block 12 instead of a plurality of divided blocks.
【0084】このようにしてワイヤボンディングするこ
とにより、各ワイヤ4によるワイヤリングをタブ1bの
横方向である側方に形成した状態にすることができる。By wire-bonding in this way, the wiring of each wire 4 can be formed in the lateral direction of the tab 1b.
【0085】その後、ステップS5に示すモールドを行
う。Then, the molding shown in step S5 is performed.
【0086】なお、ステップS5に示すモールド工程以
降は、従来のトランスファーモールド製品と同一工程フ
ローおよび仕様によって着工することが可能である。After the molding step shown in step S5, it is possible to start the construction with the same process flow and specifications as the conventional transfer mold product.
【0087】モールド工程では、図13に示すように、
まず、ワイヤボンディング済みのマトリクスフレーム1
の各デバイス領域をモールド金型9の上型9aのキャビ
ティ9cに対応した下型9b上に配置する。In the molding process, as shown in FIG.
First, wire-bonded matrix frame 1
The respective device regions are placed on the lower die 9b corresponding to the cavity 9c of the upper die 9a of the molding die 9.
【0088】その後、マトリクスフレーム1を上型9a
と下型9bとによってクランプし、各キャビティ9cに
封止用の熱硬化性のエポキシ樹脂などのレジン7を注入
してモールドを行う。Then, the matrix frame 1 is placed on the upper die 9a.
The lower mold 9b is clamped, and a resin 7 such as a thermosetting epoxy resin for sealing is injected into each cavity 9c for molding.
【0089】なお、下型9bは、平坦な金型面によって
マトリクスフレーム1を支持しており、このような状態
でレジン7をキャビティ9c内に充填させると、図2に
示すように複数のリード1aそれぞれの被接続面1g
(一部)が封止体3の裏面3a(実装面)に露出するよ
うにモールドできる。The lower mold 9b supports the matrix frame 1 by a flat mold surface. When the resin 7 is filled in the cavity 9c in such a state, a plurality of leads are formed as shown in FIG. Connected surface 1g of each 1a
It can be molded so that (a part) is exposed on the back surface 3a (mounting surface) of the sealing body 3.
【0090】これにより、半導体チップ2、ワイヤ4お
よびタブ1bが樹脂封止され、封止体3が形成される。As a result, the semiconductor chip 2, the wire 4 and the tab 1b are resin-sealed to form the sealing body 3.
【0091】その後、ステップS6に示すメッキを行
い、各リード1aの露出した被接続面1gに半田めっき
8を形成する。Thereafter, the plating shown in step S6 is performed to form the solder plating 8 on the exposed surface 1g of each lead 1a to be connected.
【0092】その後、ステップS7に示すマークを行
う。マーク工程では、封止体3の実装面と反対側の面な
どに製品記号などを付す。After that, the mark shown in step S7 is performed. In the marking step, a product symbol or the like is attached to the surface of the sealing body 3 opposite to the mounting surface.
【0093】なお、ステップS6のメッキとステップS
7のマークのそれぞれの工程を行う順序は、逆であって
もよい。The plating in step S6 and the step S
The order of performing the steps of the 7 marks may be reversed.
【0094】その後、ステップS8に示す切断・成形を
行う。After that, cutting / forming is performed in step S8.
【0095】ここでは、マトリクスフレーム1の各デバ
イス領域の複数のリード1aそれぞれをマトリクスフレ
ーム1の枠部1hから切断によって分離する。Here, each of the leads 1a in each device area of the matrix frame 1 is separated from the frame portion 1h of the matrix frame 1 by cutting.
【0096】その後、ステップS9に示すテストを行っ
て、出荷(ステップS10)となる。Thereafter, the test shown in step S9 is performed, and the product is shipped (step S10).
【0097】次に、本実施の形態1のQFN5の実装形
態について説明する。Next, a mounting mode of the QFN 5 of the first embodiment will be described.
【0098】図15は、チップ裏面露出構造のQFN5
の実装状態を示すものであり、配線基板である実装基板
16に導電性ペースト15を介して接合されている。チ
ップ裏面露出構造のQFN5では、半導体チップ2の裏
面2cが封止体3の裏面3aに露出しているため放熱性
にすぐれているが、導電性ペースト15を用いて実装基
板16に直に接合することにより、さらに放熱性を向上
できる。FIG. 15 shows a QFN5 having a back surface exposure structure of a chip.
The mounting state is shown in FIG. 1 and is bonded to the mounting board 16 which is a wiring board through the conductive paste 15. In the QFN 5 having the exposed chip back surface structure, the back surface 2c of the semiconductor chip 2 is exposed to the back surface 3a of the sealing body 3 so that the heat dissipation is excellent, but the conductive paste 15 is used to directly bond it to the mounting substrate 16. By doing so, the heat dissipation can be further improved.
【0099】また、図16は、図15に示す実装基板1
6の基板側の端子配列の一例を示すものであり、QFN
5のリード1aと接続する四角形に配列された複数の基
板側端子16aの内側に、半導体チップ2と接続するチ
ップ接続用端子16cが設けられ、さらに、複数の基板
側端子16aのうちGNDピン用端子16bとチップ接
続用端子16cとを接続する配線16dが設けられてい
る。FIG. 16 shows the mounting board 1 shown in FIG.
6 shows an example of the terminal arrangement on the board side of No.
5, the chip connection terminals 16c connected to the semiconductor chip 2 are provided inside the plurality of board-side terminals 16a arranged in a quadrangle connected to the leads 1a of FIG. Wiring 16d for connecting the terminal 16b and the chip connection terminal 16c is provided.
【0100】これにより、QFN5の放熱性をさらに向
上させることができるとともに、ノイズ耐性の向上およ
び高周波特性の向上(基板電位の安定化)を図ることが
できる。As a result, the heat dissipation of the QFN 5 can be further improved, and the noise resistance and the high frequency characteristics can be improved (stabilization of the substrate potential).
【0101】また、QFN5は、実装基板16へ実装し
た状態であっても、実装高さ(N)をN=0.4〜0.5m
mとすることができる。Further, even when the QFN 5 is mounted on the mounting board 16, the mounting height (N) is N = 0.4 to 0.5 m.
It can be m.
【0102】また、図17は、QFN5を実装基板16
に対して半田実装した一例であり、半田溶融時にリード
1aの側面まで半田が濡れ上がるため、半田フィレット
17が形成され、各リード1aが半田フィレット17を
介して基板側端子16a(図16参照)に接続された状
態となる。In FIG. 17, the QFN 5 is mounted on the mounting board 16
However, the solder fillet 17 is formed because the solder wets up to the side surface of the lead 1a when the solder is melted, and each lead 1a is connected to the board-side terminal 16a via the solder fillet 17 (see FIG. 16). Will be connected to.
【0103】これによって、各リード1aの半田接続部
の接続強度を確保して接続信頼性を確保できるととも
に、熱サイクル耐性の向上を図ることができる。As a result, the connection strength of the solder connection portion of each lead 1a can be ensured to ensure the connection reliability, and the heat cycle resistance can be improved.
【0104】次に、図18、図19を用いて、本実施の
形態1のQFN5を実装した電子装置の一例であるマル
チチップモジュール(Multi-Chip-Module)18について
説明する。Next, with reference to FIGS. 18 and 19, a multi-chip module 18 which is an example of an electronic device in which the QFN 5 of the first embodiment is mounted will be described.
【0105】図18に示すマルチチップモジュール18
は、配線基板であるモジュール基板19上に第1の半導
体装置であるQFN5と、第2の半導体装置であるCS
P(Chip Size Package)20およびCSP21が搭載さ
れているものである。Multichip module 18 shown in FIG.
Is a first semiconductor device QFN5 and a second semiconductor device CS on a module substrate 19 which is a wiring substrate.
A P (Chip Size Package) 20 and a CSP 21 are mounted.
【0106】CSP20,21は、それぞれ突起電極で
あるバンプ電極20a,21aを介してモジュール基板
19に搭載されており、ウェハレベルパッケージなどと
も呼ばれ、例えば、半導体ウェハの状態で再配線によっ
て半導体チップ2のパッド2aとそれぞれバンプ電極2
0a,21aとが接続され、その後、ダイシングにより
個片化されて取得されたチップサイズとほぼ同等の小形
半導体パッケージである。The CSPs 20 and 21 are mounted on the module substrate 19 via bump electrodes 20a and 21a, which are protruding electrodes, respectively, and are also referred to as wafer level packages. For example, semiconductor chips are formed by rewiring in a semiconductor wafer state. 2 pads 2a and bump electrodes 2 respectively
It is a small semiconductor package having a chip size substantially the same as the chip size obtained by connecting 0a and 21a, and then dicing into individual pieces.
【0107】なお、図18に示すマルチチップモジュー
ル18では、QFN5は、例えば、EEPROM(Elec
trically Erasable Programmable Read Only Memory)な
どとして搭載され、一方、CSP20やCSP21は、
例えば、マイコンやDRAM(Dynamic Random Access
Memory) などとして搭載される。In the multi-chip module 18 shown in FIG. 18, the QFN 5 is, for example, an EEPROM (Elec
trically Erasable Programmable Read Only Memory) etc., while CSP20 and CSP21 are
For example, microcomputers and DRAMs (Dynamic Random Access)
It is installed as Memory).
【0108】その際、CSP20やCSP21は、0.5
〜0.6mm程度の実装高さで搭載されるが、本実施の形
態1のQFN5もこれらと同等もしくはそれ以下の実装
高さで実装可能である。At that time, the CSP 20 and the CSP 21 have 0.5
The mounting height is about 0.6 mm, but the QFN 5 of the first embodiment can be mounted at a mounting height equal to or less than these.
【0109】すなわち、リードフレームを用いて組み立
てられる低コストのQFN5をCSP20やCSP21
と同等の高さで搭載できることにより、低コストでかつ
薄形のマルチチップモジュール18を実現できる。That is, the low-cost QFN5 assembled using the lead frame is replaced with the CSP20 or CSP21.
Since it can be mounted at the same height as, the low-cost and thin multi-chip module 18 can be realized.
【0110】なお、マルチチップモジュール18には、
モジュール基板19に外部端子として、複数の半田バン
プ18aが設けられている。The multichip module 18 includes
The module substrate 19 is provided with a plurality of solder bumps 18a as external terminals.
【0111】図19は、同様に、モジュール基板19上
に、本実施の形態1のQFN5と、半導体チップ2より
外側に突起電極であるバンプ電極22aが配置されたフ
ァンアウト(Fan-out)型のBGA22とを実装したマル
チチップモジュール18を示したものである。Similarly, FIG. 19 shows a fan-out type fan module in which the QFN 5 of the first embodiment and the bump electrodes 22a, which are the protruding electrodes, are arranged outside the semiconductor chip 2 on the module substrate 19. The multi-chip module 18 mounted with the BGA 22 of FIG.
【0112】ファンアウト型のBGA22についても0.
5〜0.6mm程度の実装高さで搭載可能なため、本実施
の形態1のQFN5もこれと同等もしくはそれ以下の実
装高さで実装することができ、図18に示すマルチチッ
プモジュール18と同様の効果を得ることができる。The fan-out type BGA22 is also 0.
Since it can be mounted at a mounting height of about 5 to 0.6 mm, the QFN 5 of the first embodiment can be mounted at a mounting height equal to or less than this, and the multi-chip module 18 shown in FIG. The same effect can be obtained.
【0113】(実施の形態2)図20は本発明の実施の
形態2の半導体装置(QFN)の構造の一例を示す断面
図、図21は図20に示すQFNの組み立てに用いられ
るマトリクスフレームの構造の一例を示す平面図、図2
2は図20に示すQFNの組み立てにおける一括モール
ド状態の一例を示す断面図、図23は図20に示すQF
Nの組み立てにおける一括モールド後のダイシングライ
ンの一例を示す平面図、図24は図20に示すQFNの
製造方法における組み立て手順の一例を示す製造プロセ
スフロー図である。(Embodiment 2) FIG. 20 is a sectional view showing an example of the structure of a semiconductor device (QFN) according to Embodiment 2 of the present invention, and FIG. 21 shows a matrix frame used for assembling the QFN shown in FIG. 2 is a plan view showing an example of the structure, FIG.
2 is a cross-sectional view showing an example of a collective molding state in assembling the QFN shown in FIG. 20, and FIG. 23 is a QF shown in FIG.
FIG. 24 is a plan view showing an example of a dicing line after collective molding in assembling N, and FIG. 24 is a manufacturing process flow chart showing an example of an assembling procedure in the method of manufacturing the QFN shown in FIG.
【0114】本実施の形態2の半導体装置は、実施の形
態1で説明したQFN5とほぼ同様の構造のQFN23
であるが、組み立てのモールド工程においてマトリクス
フレーム1の複数のデバイス領域(パッケージ領域)
を、図22に示すようにモールド金型9の1つのキャビ
ティ9cによって一括で覆ってモールド(以降、このよ
うなモールドを一括モールドという)し、モールド工程
後の個片化の工程でダイシングによって樹脂とリードフ
レームとを一緒に分割してそれぞれのパッケージにする
ものである。The semiconductor device of the second embodiment has a QFN 23 having a structure similar to that of the QFN 5 described in the first embodiment.
However, in the assembly molding process, a plurality of device regions (package regions) of the matrix frame 1 are formed.
22 is collectively covered with one cavity 9c of the molding die 9 as shown in FIG. 22 (hereinafter, such a mold is referred to as a collective mold), and the resin is diced by a dicing process after the molding process. The lead frame and the lead frame are divided together to form each package.
【0115】したがって、図20に示すQFN23で
は、封止体3の側面がキャビティ9cの形状に沿った形
状ではなく、ダイシングによって形成されたものである
ため、裏面3aに対してほぼ直角を成している。Therefore, in the QFN 23 shown in FIG. 20, since the side surface of the sealing body 3 is not formed along the shape of the cavity 9c but is formed by dicing, it forms a substantially right angle with the back surface 3a. ing.
【0116】なお、図20に示すQFN23のその他の
構造は、実施の形態1で説明した図4に示すQFN5と
同様であり、半導体チップ2の主面2b上にタブ1bが
接合され、かつタブ1bの側方でワイヤリングが行われ
るとともに、封止体3の裏面3aの周縁部に複数のリー
ド1aが配置されたものである。The other structure of the QFN 23 shown in FIG. 20 is the same as that of the QFN 5 shown in FIG. 4 described in the first embodiment, and the tab 1b is joined to the main surface 2b of the semiconductor chip 2 and the tab 1b is joined. Wiring is performed on the side of 1b, and a plurality of leads 1a are arranged on the peripheral portion of the back surface 3a of the sealing body 3.
【0117】したがって、QFN23の高さ(P)もP
=0.5mm程度であり、さらに、QFN23によって得
られる効果についてもQFN5のものと同様である。Therefore, the height (P) of the QFN 23 is also P
= About 0.5 mm, and the effect obtained by the QFN 23 is similar to that of the QFN 5.
【0118】次に、QFN23の組み立てについて説明
する。Next, the assembly of the QFN 23 will be described.
【0119】図21に示すマトリクスフレーム1は、Q
FN23の組み立てに用いられるフレームであり、図1
0に示すマトリクスフレーム1がそれぞれのデバイス領
域ごとにモールド金型9におけるゲートやランナを設け
る必要があったのに対して、図21に示すマトリクスフ
レーム1では、デバイス領域ごとに設ける必要がなくな
るため、1枚のマトリクスフレーム1におけるデバイス
領域の数を増やすことができ、1枚のマトリクスフレー
ム1当たりの取り数を増やすことができる。The matrix frame 1 shown in FIG.
It is a frame used for assembling the FN23, and is shown in FIG.
In the matrix frame 1 shown in FIG. 0, it is necessary to provide a gate and a runner in the molding die 9 for each device region, whereas in the matrix frame 1 shown in FIG. 21, it is not necessary to provide each device region. The number of device regions in one matrix frame 1 can be increased, and the number of devices per one matrix frame 1 can be increased.
【0120】例えば、図10に示すマトリクスフレーム
1では、(1行〜4行)×(A列からC列)の12個の
QFN5を組み立てることが可能であったのに対して、
図21に示すマトリクスフレーム1では、(1行〜4
行)×(A列からD列)の16個のQFN23を組み立
てることが可能となり、4個増やすことができる。For example, in the matrix frame 1 shown in FIG. 10, it was possible to assemble 12 QFNs 5 (1 to 4 rows) × (columns A to C), whereas
In the matrix frame 1 shown in FIG. 21, (1 row to 4
It is possible to assemble 16 QFNs 23 (rows) × (columns A to D), and increase four.
【0121】これにより、一括モールドでは、フレーム
単位のパッケージ取り数を増やすことができるため、パ
ッケージ1個当たりのコストを低減できる。As a result, in the collective molding, the number of packages to be taken in each frame can be increased, so that the cost per package can be reduced.
【0122】なお、図23は、一括モールド後のマトリ
クスフレーム1上の一括封止部24の構造を示したもの
であり、点線部分がダイシングライン25を示してお
り、一括モールド後の個片化の工程でダイサを用いてこ
のダイシングライン25に沿ってダイシングして個々の
パッケージに分割する。FIG. 23 shows the structure of the collective sealing portion 24 on the matrix frame 1 after the collective molding, and the dotted line part shows the dicing line 25, which is diced after the collective molding. In step (1), dicing is performed along the dicing line 25 using a dicer to divide into individual packages.
【0123】図24は、QFN23の組み立てフローを
示したものであるが、全体の手順は、図14に示すQF
N5の組み立てフローと同様であり、相違点としては、
図14のステップS5のモールドが、図24のステップ
S25のモールドでは一括モールドになることと、図1
4のステップS8の切断・成形が、図24のステップS
28ではPKG(パッケージ)ダイシングになることで
ある。FIG. 24 shows the assembly flow of the QFN 23. The overall procedure is the QFN shown in FIG.
It is the same as the assembly flow of N5, and the difference is that
The mold of step S5 of FIG. 14 becomes a collective mold in the mold of step S25 of FIG.
The cutting / forming in step S8 of 4 is performed in step S of FIG.
28 is PKG (package) dicing.
【0124】すなわち、ステップS21のウェハからス
テップS24のワイヤボンディングまでは、図14に示
すQFN5の組み立てフローと同じであり、その後、ス
テップS25のモールドで、図22に示すように一括モ
ールドを行う。That is, the steps from the wafer in step S21 to the wire bonding in step S24 are the same as the assembling flow of the QFN 5 shown in FIG. 14, and thereafter, the molding in step S25 is carried out as a batch molding as shown in FIG.
【0125】さらに、ステップS26のメッキ、ステッ
プS27のマークを行った後、ステップS28のPKG
ダイシングでダイサを用いて図23に示す一括封止部2
4をダイシングライン25に沿って分割して個片化し、
個々のQFN23となる。Further, after performing the plating in step S26 and the marking in step S27, the PKG in step S28
A collective sealing unit 2 shown in FIG. 23 using a dicer for dicing.
4 is divided into individual pieces along the dicing line 25,
It becomes an individual QFN23.
【0126】その後、ステップS29のテストを行っ
て、ステップS30の出荷となる。Thereafter, the test of step S29 is performed, and the shipment of step S30 is performed.
【0127】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。Although the invention made by the present inventor has been specifically described based on the embodiment of the invention, the invention is not limited to the embodiment of the invention, and does not depart from the gist of the invention. It goes without saying that various changes can be made with.
【0128】例えば、前記実施の形態1,2では、図1
0および図21に示すマトリクスフレーム1にそれぞれ
12個または16個のデバイス領域(パッケージ領域)
が形成されている場合を説明したが、1枚のマトリクス
フレーム1におけるデバイス領域の形成数は、12個ま
たは16個に限定されるものではなく、マトリクス配列
で複数のデバイス領域が設けられているフレームであれ
ばよい。For example, in the first and second embodiments, the configuration shown in FIG.
0 and 12 or 16 device areas (package areas) in the matrix frame 1 shown in FIG. 21, respectively.
However, the number of device regions formed in one matrix frame 1 is not limited to 12 or 16 and a plurality of device regions are provided in a matrix arrangement. Any frame will do.
【0129】[0129]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
It is as follows.
【0130】タブが半導体チップの主面に接着され、か
つワイヤのループがタブの周囲の側方に形成されること
により、ワイヤのループの高さがタブの厚さと相殺さ
れ、半導体装置においてワイヤのループの高さ分を薄く
することができる。これにより、リードフレームを用い
て組み立てられる半導体装置のコストを抑えた薄形化を
実現できる。Since the tab is bonded to the main surface of the semiconductor chip and the loop of the wire is formed laterally around the tab, the height of the loop of the wire is offset by the thickness of the tab, so that the wire in the semiconductor device is The height of the loop can be reduced. As a result, it is possible to reduce the cost of the semiconductor device assembled using the lead frame and reduce its thickness.
【図1】本発明の実施の形態1の半導体装置(QFN)
の内部構造の一例を封止体を透過して示す平面図であ
る。FIG. 1 is a semiconductor device (QFN) according to a first embodiment of the present invention.
FIG. 3 is a plan view showing an example of the internal structure of FIG.
【図2】図1に示すA−A線に沿った断面の構造を示す
断面図である。FIG. 2 is a cross-sectional view showing a structure of a cross section taken along line AA shown in FIG.
【図3】図1に示すB−B線に沿った断面の構造を示す
断面図である。3 is a cross-sectional view showing a structure of a cross section taken along line BB shown in FIG.
【図4】本発明の実施の形態1の変形例の半導体装置
(QFN)の構造を示す断面図である。FIG. 4 is a sectional view showing a structure of a semiconductor device (QFN) according to a modification of the first embodiment of the present invention.
【図5】本発明の実施の形態1の変形例の半導体装置
(QFN)の内部構造を封止体を透過して示す平面図で
ある。FIG. 5 is a plan view showing an internal structure of a semiconductor device (QFN) according to a modified example of the first embodiment of the present invention with a sealing body being transparent.
【図6】本発明の実施の形態1の変形例の半導体装置
(SON)の内部構造を封止体を透過して示す平面図で
ある。FIG. 6 is a plan view showing an internal structure of a semiconductor device (SON) according to a modified example of the first embodiment of the present invention with a sealing body being transparent.
【図7】図1に示すQFNのタブの構造を示す部分平面
図である。7 is a partial plan view showing the structure of the tab of the QFN shown in FIG.
【図8】変形例のタブの構造を示す部分平面図である。FIG. 8 is a partial plan view showing a structure of a tab of a modified example.
【図9】変形例のタブの構造を示す部分平面図である。FIG. 9 is a partial plan view showing a structure of a tab of a modified example.
【図10】図1に示すQFNの組み立てに用いられるマ
トリクスフレームの構造の一例を示す平面図である。10 is a plan view showing an example of a structure of a matrix frame used for assembling the QFN shown in FIG.
【図11】図1に示すQFNの組み立てにおけるチップ
付け状態の一例を示す概念図である。11 is a conceptual diagram showing an example of a chip-attached state in assembling the QFN shown in FIG.
【図12】図1に示すQFNの組み立てにおけるワイヤ
ボンディング状態の一例を示す概念図である。12 is a conceptual diagram showing an example of a wire bonding state in assembling the QFN shown in FIG.
【図13】図1に示すQFNの組み立てにおけるモール
ド状態の一例を示す断面図である。13 is a cross-sectional view showing an example of a molded state in assembling the QFN shown in FIG.
【図14】図1に示すQFNの製造方法における組み立
て手順の一例を示す製造プロセスフロー図である。14 is a manufacturing process flow chart showing an example of an assembly procedure in the manufacturing method of the QFN shown in FIG. 1. FIG.
【図15】図4に示す変形例のQFNの実装構造の一例
を示す断面図である。15 is a cross-sectional view showing an example of a mounting structure of the QFN of the modified example shown in FIG.
【図16】図15に示す配線基板の基板側の端子配列の
一例を示す平面図である。16 is a plan view showing an example of a terminal arrangement on the board side of the wiring board shown in FIG.
【図17】図1に示すQFNを半田実装した際の半田フ
ィレットの形成状態の一例を示す部分拡大断面図であ
る。FIG. 17 is a partially enlarged cross-sectional view showing an example of a solder fillet formation state when the QFN shown in FIG. 1 is mounted by soldering.
【図18】本発明の実施の形態1の電子装置(マルチチ
ップモジュール)の構造の一例を示す断面図である。FIG. 18 is a cross-sectional view showing an example of the structure of the electronic device (multichip module) of the first embodiment of the present invention.
【図19】本発明の実施の形態1の電子装置(マルチチ
ップモジュール)の構造の一例を示す断面図である。FIG. 19 is a cross-sectional view showing an example of the structure of the electronic device (multichip module) of the first embodiment of the present invention.
【図20】本発明の実施の形態2の半導体装置(QF
N)の構造の一例を示す断面図である。FIG. 20 shows a semiconductor device (QF according to a second embodiment of the present invention.
It is sectional drawing which shows an example of the structure of N).
【図21】図20に示すQFNの組み立てに用いられる
マトリクスフレームの構造の一例を示す平面図である。21 is a plan view showing an example of the structure of a matrix frame used for assembling the QFN shown in FIG. 20. FIG.
【図22】図20に示すQFNの組み立てにおける一括
モールド状態の一例を示す断面図である。22 is a cross-sectional view showing an example of a collective molding state in assembling the QFN shown in FIG.
【図23】図20に示すQFNの組み立てにおける一括
モールド後のダイシングラインの一例を示す平面図であ
る。23 is a plan view showing an example of a dicing line after collective molding in assembling the QFN shown in FIG. 20. FIG.
【図24】図20に示すQFNの製造方法における組み
立て手順の一例を示す製造プロセスフロー図である。24 is a manufacturing process flow chart showing an example of an assembly procedure in the method of manufacturing the QFN shown in FIG. 20.
1 マトリクスフレーム(リードフレーム) 1a リード 1b タブ 1c チップ支持面(第1の面) 1d 表面 1e 吊りリード 1f スリット 1g 被接続面(一部) 1h 枠部 1i タブ上げ部 2 半導体チップ 2a パッド(電極) 2b 主面 2c 裏面(反対側の面) 3 封止体 3a 裏面(実装面) 4 ワイヤ 5 QFN(半導体装置) 6 両面接着テープ(接着部材) 7 レジン 8 半田めっき 9 モールド金型 9a 上型 9b 下型 9c キャビティ 10 ヒートステージ 11 ヒートツール 12 ヒートブロック 13 キャピラリ 14 SON(半導体装置) 15 導電性ペースト 16 実装基板(配線基板) 16a 基板側端子 16b GNDピン用端子 16c チップ接続用端子 16d 配線 17 半田フィレット 18 マルチチップモジュール(電子装置) 18a 半田バンプ(外部端子) 19 モジュール基板(配線基板) 20 CSP(第2の半導体装置) 20a バンプ電極(突起電極) 21 CSP(第2の半導体装置) 21a バンプ電極(突起電極) 22 BGA(第2の半導体装置) 22a バンプ電極(突起電極) 23 QFN(半導体装置) 24 一括封止部 25 ダイシングライン 1 Matrix frame (lead frame) 1a lead 1b tab 1c Chip support surface (first surface) 1d surface 1e Hanging lead 1f slit 1g Connected surface (part) 1h frame 1i Tab raising part 2 semiconductor chips 2a Pad (electrode) 2b Main surface 2c Back side (opposite side) 3 sealed body 3a Back surface (mounting surface) 4 wires 5 QFN (semiconductor device) 6 Double-sided adhesive tape (adhesive member) 7 resin 8 Solder plating 9 Mold dies 9a Upper mold 9b Lower mold 9c cavity 10 heat stage 11 heat tools 12 heat blocks 13 capillaries 14 SON (semiconductor device) 15 Conductive paste 16 Mounting board (wiring board) 16a Board side terminal 16b GND pin terminal 16c Chip connection terminal 16d wiring 17 Solder fillet 18 Multi-chip module (electronic device) 18a Solder bump (external terminal) 19 Module board (wiring board) 20 CSP (second semiconductor device) 20a Bump electrode (projection electrode) 21 CSP (second semiconductor device) 21a Bump electrode (projection electrode) 22 BGA (second semiconductor device) 22a Bump electrode (projection electrode) 23 QFN (semiconductor device) 24 Batch sealing section 25 dicing line
───────────────────────────────────────────────────── フロントページの続き (72)発明者 見上 茂 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 Fターム(参考) 5F067 AA01 AB04 BD08 BD10 BE00 BE02 BE06 BE09 DF16 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Shigeru Mikami Hitachi, 145 Nakajima, Nanae-cho, Kameda-gun, Hokkaido Inside North Sea Semiconductor Co., Ltd. F-term (reference) 5F067 AA01 AB04 BD08 BD10 BE00 BE02 BE06 BE09 DF16
Claims (15)
複数の電極が形成された半導体チップと、 複数のリードと、 前記半導体チップの主面の電極を露出させて前記主面と
接着部材を介して接着しているタブと、 前記タブの外側に配置され、前記半導体チップの複数の
電極と前記複数のリードそれぞれとを電気的に接続する
複数のワイヤと、 前記半導体チップ、前記複数のワイヤおよび前記タブを
封止する封止体とを有し、 前記ワイヤのループが前記タブの周囲の側方に形成され
ており、前記複数のリードのそれぞれは、前記封止体の
実装面にその一部を露出していることを特徴とする半導
体装置。1. A semiconductor chip having a plurality of semiconductor elements and having a plurality of electrodes formed on a main surface, a plurality of leads, and an electrode on the main surface of the semiconductor chip being exposed to form the main surface. A tab adhered via an adhesive member, a plurality of wires arranged outside the tab and electrically connecting the plurality of electrodes of the semiconductor chip and the plurality of leads, respectively, the semiconductor chip, the A plurality of wires and a sealing body that seals the tab, the loop of the wire is formed laterally around the tab, and each of the plurality of leads is mounted with the sealing body. A semiconductor device characterized in that a part thereof is exposed on the surface.
その4つの辺に沿って複数の電極が形成された半導体チ
ップと、 前記半導体チップの4辺それぞれに対応して配置された
複数のリードと、 前記半導体チップの主面の電極を露出させて前記主面と
接着部材を介して接着しているタブと、 前記タブの外側に配置され、前記半導体チップの複数の
電極と前記複数のリードそれぞれとを電気的に接続する
複数のワイヤと、 前記半導体チップ、前記複数のワイヤおよび前記タブを
封止する封止体とを有し、 前記ワイヤのループが前記タブの周囲の側方に形成され
ており、前記複数のリードのそれぞれは、前記封止体の
四角形の実装面の周縁部にそれぞれの一部を露出してい
ることを特徴とする半導体装置。2. A semiconductor chip having a plurality of semiconductor elements, wherein a plurality of electrodes are formed on a main surface along four sides of the semiconductor chip, and the semiconductor chip is arranged corresponding to each of the four sides of the semiconductor chip. A plurality of leads, a tab exposing the electrodes on the main surface of the semiconductor chip and bonded to the main surface via an adhesive member, a plurality of electrodes arranged outside the tab, and a plurality of electrodes on the semiconductor chip and the A plurality of wires that electrically connect to each of the plurality of leads; and a sealing body that seals the semiconductor chip, the plurality of wires, and the tab, and the loop of the wire has a side around the tab. 1. The semiconductor device according to claim 1, wherein each of the plurality of leads is partially exposed at a peripheral portion of a rectangular mounting surface of the sealing body.
複数の電極が形成された半導体チップと、 複数のリードと、 前記半導体チップの主面の電極を露出させて前記主面と
接着部材を介して接着しているタブと、 前記タブの外側に配置され、前記半導体チップの複数の
電極と前記複数のリードそれぞれとを電気的に接続する
複数のワイヤと、 前記半導体チップ、前記複数のワイヤおよび前記タブを
封止する封止体とを有し、 前記ワイヤのループが前記タブの周囲の側方に形成さ
れ、前記複数のリードのそれぞれは、前記封止体の実装
面にその一部を露出しており、前記リードの露出した面
から前記封止体の表面までの高さが0.5mm以下である
ことを特徴とする半導体装置。3. A semiconductor chip having a plurality of semiconductor elements and having a plurality of electrodes formed on a main surface, a plurality of leads, and an electrode on the main surface of the semiconductor chip being exposed to form the main surface. A tab adhered via an adhesive member, a plurality of wires arranged outside the tab and electrically connecting the plurality of electrodes of the semiconductor chip and the plurality of leads, respectively, the semiconductor chip, the A plurality of wires and a sealing body that seals the tab, a loop of the wire is formed laterally around the tab, and each of the plurality of leads is mounted on a mounting surface of the sealing body. A part of the semiconductor device is exposed, and the height from the exposed surface of the lead to the surface of the sealing body is 0.5 mm or less.
複数の電極が形成された半導体チップと、 複数のリードと、 前記半導体チップの主面の電極を露出させて前記主面と
接着部材を介して接着しているタブと、 前記タブの外側に配置され、前記半導体チップの複数の
電極と前記複数のリードそれぞれとを電気的に接続する
複数のワイヤと、 前記半導体チップ、前記複数のワイヤおよび前記タブを
封止する封止体とを有し、 前記ワイヤのループが前記タブの周囲の側方に形成さ
れ、前記複数のリードのそれぞれは、前記封止体の実装
面にその一部を露出しており、前記リードの露出した面
から前記封止体の表面までの高さが0.4mm以下である
ことを特徴とする半導体装置。4. A semiconductor chip having a plurality of semiconductor elements and having a plurality of electrodes formed on a main surface, a plurality of leads, and an electrode on the main surface of the semiconductor chip being exposed to form the main surface. A tab adhered via an adhesive member, a plurality of wires arranged outside the tab and electrically connecting the plurality of electrodes of the semiconductor chip and the plurality of leads, respectively, the semiconductor chip, the A plurality of wires and a sealing body that seals the tab, a loop of the wire is formed laterally around the tab, and each of the plurality of leads is mounted on a mounting surface of the sealing body. A part of the semiconductor device is exposed, and the height from the exposed surface of the lead to the surface of the sealing body is 0.4 mm or less.
記半導体チップの主面の縁部に複数の前記電極が並んで
設けられていることを特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein a plurality of the electrodes are arranged side by side at an edge portion of a main surface of the semiconductor chip.
記接着部材が両面接着テープであることを特徴とする半
導体装置。6. The semiconductor device according to claim 2, wherein the adhesive member is a double-sided adhesive tape.
記タブは、前記半導体チップの主面上の対向する電極列
の間に配置されていることを特徴とする半導体装置。7. The semiconductor device according to claim 2, wherein the tab is arranged between opposing electrode rows on the main surface of the semiconductor chip.
記タブには、前記ワイヤが接続していないことを特徴と
する半導体装置。8. The semiconductor device according to claim 7, wherein the wire is not connected to the tab.
記複数のリードは、前記半導体チップの外側に配置され
ていることを特徴とする半導体装置。9. The semiconductor device according to claim 2, wherein the plurality of leads are arranged outside the semiconductor chip.
前記半導体装置は、それぞれのリードが半田フィレット
を介して配線基板の端子に接続されていることを特徴と
する半導体装置。10. The semiconductor device according to claim 2, wherein:
The semiconductor device is characterized in that each lead is connected to a terminal of a wiring board through a solder fillet.
フレームを準備する工程と、 複数の電極が形成された半導体チップの主面と前記タブ
とを前記複数の電極を露出させて両面接着テープを介し
て接着する工程と、 前記タブの側方にワイヤループが形成されるように前記
半導体チップの電極とこれに対応する前記リードフレー
ムのリードとをワイヤによって電気的に接続する工程
と、 前記複数のリードそれぞれの一部が封止体の実装面に露
出するように前記半導体チップ、前記ワイヤおよび前記
タブを樹脂封止する工程と、 前記複数のリードを前記リードフレームから分離する工
程とを有することを特徴とする半導体装置の製造方法。11. A step of preparing a lead frame having a tab and a plurality of leads, and a main surface of a semiconductor chip on which a plurality of electrodes are formed and the tab, exposing the plurality of electrodes to form a double-sided adhesive tape. And a step of electrically connecting the electrodes of the semiconductor chip and the leads of the lead frame corresponding thereto by wires so that a wire loop is formed on a side of the tab, A step of resin-sealing the semiconductor chip, the wire, and the tab so that a part of each of the leads is exposed on the mounting surface of the sealing body, and a step of separating the plurality of leads from the lead frame. A method of manufacturing a semiconductor device, comprising:
前記タブの第1の面に両面接着テープが貼り付けられた
リードフレームを準備する工程と、 複数の電極が形成された半導体チップの主面と前記タブ
とを前記複数の電極を露出させて前記両面接着テープを
介して接着する工程と、 前記タブの側方にワイヤループが形成されるように前記
半導体チップの電極とこれに対応する前記リードフレー
ムのリードとをワイヤによって電気的に接続する工程
と、 前記複数のリードそれぞれの一部が封止体の実装面に露
出するように前記半導体チップ、前記ワイヤおよび前記
タブを樹脂封止する工程と、 前記複数のリードを前記リードフレームから分離する工
程とを有することを特徴とする半導体装置の製造方法。12. A tab and a plurality of leads,
A step of preparing a lead frame in which a double-sided adhesive tape is attached to a first surface of the tab; and a step of exposing the plurality of electrodes to the main surface of the semiconductor chip on which the plurality of electrodes are formed and the tab. Bonding via a double-sided adhesive tape, and electrically connecting the electrodes of the semiconductor chip and the corresponding leads of the lead frame by wires so that a wire loop is formed on the side of the tab. And a step of resin-sealing the semiconductor chip, the wires, and the tabs so that a part of each of the plurality of leads is exposed on the mounting surface of the sealing body, and separating the plurality of leads from the lead frame. A method of manufacturing a semiconductor device, comprising:
フレームを準備する工程と、 主面に複数の電極が形成されており、前記主面に前記複
数の電極が露出するように両面接着テープが貼り付けら
れた半導体チップを準備する工程と、 前記半導体チップの主面と前記タブとを前記複数の電極
を露出させて前記両面接着テープを介して接着する工程
と、 前記タブの側方にワイヤループが形成されるように前記
半導体チップの電極とこれに対応する前記リードフレー
ムのリードとをワイヤによって電気的に接続する工程
と、 前記複数のリードそれぞれの一部が封止体の実装面に露
出するように前記半導体チップ、前記ワイヤおよび前記
タブを樹脂封止する工程と、 前記複数のリードを前記リードフレームから分離する工
程とを有することを特徴とする半導体装置の製造方法。13. A step of preparing a lead frame having a tab and a plurality of leads, wherein a plurality of electrodes are formed on a main surface, and a double-sided adhesive tape is formed so that the plurality of electrodes are exposed on the main surface. A step of preparing the attached semiconductor chip, a step of exposing the plurality of electrodes to the main surface of the semiconductor chip and the tab, and adhering the plurality of electrodes via the double-sided adhesive tape; and a wire on the side of the tab. A step of electrically connecting the electrodes of the semiconductor chip and the leads of the lead frame corresponding thereto so as to form a loop by wires, and a part of each of the plurality of leads is provided on a mounting surface of the sealing body. It has a step of resin-sealing the semiconductor chip, the wire, and the tab so as to expose, and a step of separating the plurality of leads from the lead frame. The method of manufacturing a semiconductor device to be.
法であって、前記ワイヤによって前記半導体チップの電
極と前記リードとを電気的に接続する際に、前記半導体
チップの主面と反対側の面全体を加熱して接続すること
を特徴とする半導体装置の製造方法。14. The method of manufacturing a semiconductor device according to claim 11, wherein when the electrodes of the semiconductor chip and the leads are electrically connected by the wires, the electrodes are provided on the side opposite to the main surface of the semiconductor chip. A method of manufacturing a semiconductor device, wherein the entire surface is heated and connected.
れた第1および第2の半導体装置とを有する電子装置で
あって、 前記第1の半導体装置は、主面に複数の電極が形成され
た半導体チップと、前記電極を露出させて前記主面と接
着部材を介して接着しているタブと、前記半導体チップ
の外側に配置された複数のリードと、前記半導体チップ
の複数の電極と前記複数のリードそれぞれとを電気的に
接続する複数のワイヤと、前記半導体チップ、前記複数
のワイヤおよび前記タブを封止する封止体とを有し、前
記複数のリードは、前記封止体の実装面にそれぞれの一
部を露出しており、 前記第2の半導体装置は、主面に複数の電極が形成され
た半導体チップと、前記複数の電極それぞれに電気的に
接続する複数の突起電極とを有しており、 前記第1の半導体装置と前記第2の半導体装置とが前記
配線基板の同一面に同じ高さで実装されていることを特
徴とする電子装置。15. An electronic device having a wiring board and first and second semiconductor devices mounted on the wiring board, wherein the first semiconductor device has a plurality of electrodes formed on a main surface thereof. Semiconductor chip, a tab that exposes the electrode and is bonded to the main surface via an adhesive member, a plurality of leads arranged outside the semiconductor chip, and a plurality of electrodes of the semiconductor chip. A plurality of wires electrically connecting each of the plurality of leads, and a sealing body that seals the semiconductor chip, the plurality of wires, and the tab, wherein the plurality of leads are the sealing body. A part of each of which is exposed on the mounting surface of the semiconductor chip, and the second semiconductor device includes a semiconductor chip having a plurality of electrodes formed on its main surface, and a plurality of protrusions electrically connected to each of the plurality of electrodes. Has electrodes and The electronic device, wherein the first semiconductor device and the second semiconductor device are mounted on the same surface of the wiring board at the same height.
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---|---|---|---|
JP2001329545A JP2003133502A (en) | 2001-10-26 | 2001-10-26 | Semiconductor device and method for manufacturing the same, and electronic device |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005223331A (en) * | 2004-02-04 | 2005-08-18 | Samsung Electronics Co Ltd | Lead frame, semiconductor chip package using the same, and manufacturing method of the semiconductor chip package |
US7402502B2 (en) | 2003-12-25 | 2008-07-22 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device by using a matrix frame |
-
2001
- 2001-10-26 JP JP2001329545A patent/JP2003133502A/en active Pending
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