JP2003133426A - Semiconductor integrated circuit, test device therefor and test method therefor - Google Patents
Semiconductor integrated circuit, test device therefor and test method thereforInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、例えば液晶駆動
用として用いられる半導体集積回路、該半導体集積回路
の試験装置、該半導体集積回路の試験方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit used for driving a liquid crystal, a test apparatus for the semiconductor integrated circuit, and a test method for the semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来、半導体集積回路の高集積化に伴っ
て、半導体集積回路の端子数の増加及び多階調化が顕著
になっており、例えば高解像度で、かつ、多くの色の表
現が可能な液晶ディスプレイが実現されるようになっ
た。2. Description of the Related Art Conventionally, as the degree of integration of semiconductor integrated circuits has increased, the number of terminals of semiconductor integrated circuits has increased and the number of gradations has remarkably increased. For example, high resolution and expression of many colors have been achieved. It has become possible to realize liquid crystal displays.
【０００３】ところが、例えば、液晶駆動用半導体集積
回路において液晶駆動用出力端子の端子数が増加した
り、液晶パネルの多色化に伴う階調出力電圧の多階調化
が進むと、該液晶駆動用半導体集積回路の試験が困難化
するという問題があった。However, for example, when the number of liquid crystal driving output terminals in a liquid crystal driving semiconductor integrated circuit increases or the number of gray scale output voltages increases as the number of colors of the liquid crystal panel increases, the liquid crystal is also increased. There is a problem that the test of the driving semiconductor integrated circuit becomes difficult.
【０００４】つまり、一般的に、液晶駆動用半導体集積
回路の階調出力電圧の試験においては各出力端子に内蔵
されるＤ／Ａコンバータの試験を行う必要があるとこ
ろ、このＤ／Ａコンバータの試験では、各出力端子毎に
すべての階調出力電圧値において正常な出力電圧が出力
されているかを判定する必要があるため、出力端子数の
増加や階調出力電圧値の多階調化に伴って該判定をする
ために要する時間が増加する。That is, in general, in the test of the gradation output voltage of the liquid crystal driving semiconductor integrated circuit, it is necessary to test the D / A converter built in each output terminal. In the test, it is necessary to determine whether a normal output voltage is output at all gradation output voltage values for each output terminal, so it is possible to increase the number of output terminals and increase the gradation output voltage value. Along with this, the time required to make the determination increases.
【０００５】図１は、従来の半導体集積回路の一例とし
て、ｍ階調の階調出力電圧を出力することが可能なｎ画
素分の液晶駆動用出力端子１１０を備えた液晶駆動用半
導体集積回路１００の基本的構成を示している。ここで
は各画素の階調に対応した階調電圧値の階調出力電圧が
出力端子１１０のそれぞれから出力されることになる
が、このとき各画素の階調についてのデータ、すなわち
各出力端子が出力すべき階調出力電圧値のデータは、デ
ィジタルデータとして階調データ入力端子１０２から入
力される。FIG. 1 shows, as an example of a conventional semiconductor integrated circuit, a liquid crystal driving semiconductor integrated circuit having liquid crystal driving output terminals 110 for n pixels capable of outputting a gradation output voltage of m gradations. The basic structure of 100 is shown. Here, the grayscale output voltage having the grayscale voltage value corresponding to the grayscale of each pixel is output from each of the output terminals 110. At this time, the data regarding the grayscale of each pixel, that is, each output terminal is The gradation output voltage value data to be output is input from the gradation data input terminal 102 as digital data.
【０００６】このディジタルデータは、それぞれの出力
端子１１０毎に設けられたＤ／Ａコンバータにより、ア
ナログ値である所定の階調電圧値の階調電圧に変換さ
れ、この階調電圧が各画素において必要とされる所定の
階調電圧として各出力端子１１０に供給される。This digital data is converted into a gradation voltage having a predetermined gradation voltage value which is an analog value by a D / A converter provided for each output terminal 110, and this gradation voltage is applied to each pixel. It is supplied to each output terminal 110 as a required predetermined gradation voltage.
【０００７】このため、上述のように液晶駆動用出力端
子１１０が正常か否かを試験するにあたっては、階調デ
ータ入力端子１０２にすべての階調（１〜ｍ階調）に対
応するディジタルデータを入力するとともに、各出力端
子１１０毎に出力される階調電圧値を検出して、各出力
端子１１０から出力されるべき値の階調出力電圧が出力
されているか否かを試験する必要があった。Therefore, when testing whether the liquid crystal driving output terminal 110 is normal as described above, the digital data corresponding to all gradations (1 to m gradations) is input to the gradation data input terminal 102. It is necessary to detect the gradation voltage value output for each output terminal 110 and to test whether the gradation output voltage of the value to be output from each output terminal 110 is output. there were.
【０００８】さらに、この階調出力電圧の試験に際して
は、高精度のＤＣ電圧測定器が必要となり、またＤＣ電
圧測定器によるＤＣ測定時のセトリング時間は短くない
ことから、高解像度化等に比例して増加する液晶駆動用
半導体集積回路１００の試験時間をいかに短縮するかが
課題となっていた。Further, in testing the gradation output voltage, a highly accurate DC voltage measuring device is required, and the settling time during DC measurement by the DC voltage measuring device is not short. How to shorten the test time of the liquid crystal driving semiconductor integrated circuit 100, which has been increasing, has been a problem.
【０００９】なお、試験すべき出力端子毎にＤＣ電圧測
定器を備えた半導体集積回路の試験装置を用いることに
より該試験時間の短縮を図ることも可能であるが、この
ように複数のＤＣ電圧測定器を備えた半導体集積回路の
試験装置は、極めて高価であり、研究開発用等のごく一
部の用途に用いられるのみで、一般的に用いられるもの
ではなかった。It is possible to shorten the test time by using a semiconductor integrated circuit tester equipped with a DC voltage measuring device for each output terminal to be tested. A semiconductor integrated circuit tester equipped with a measuring device is extremely expensive, and is used only for a small part of research and development purposes, but is not generally used.
【００１０】そこで、該半導体集積回路の試験時間の短
縮を図ることを目的とする従来技術の１つとして特開平
１０−２９３７号公報には、図２に示すような階調出力
電圧毎の上限期待値データ及び下限期待値データを所定
のアドレスに格納したメモリ１５９及び１６０、該上限
期待値データ及び下限期待値データを所定の上限期待値
電圧及び下限期待値電圧に変換するＤ／Ａコンバータ１
５４及び１５５、被試験対象である半導体集積回路１５
１の各出力端子からの階調出力電圧と前記上限期待値電
圧及び下限期待値電圧とを比較する上限期待値コンパレ
ータ１５２及び下限期待値コンパレータ１５３、上限期
待値コンパレータ１５２及び下限期待値コンパレータ１
５３から出力される比較結果に基づいて半導体集積回路
１５１の階調出力電圧の良否を判定する判定デコーダ１
５８、並びに半導体集積回路１５１に所定のディジタル
データを供給するディジタル・ファンクション・モジュ
ール１６１を備えた半導体集積回路試験装置が開示され
ている。Therefore, as one of the conventional techniques for reducing the test time of the semiconductor integrated circuit, Japanese Patent Laid-Open No. 10-2937 discloses an upper limit for each gradation output voltage as shown in FIG. Memories 159 and 160 storing expected value data and lower limit expected value data at predetermined addresses, and D / A converter 1 for converting the upper limit expected value data and lower limit expected value data into predetermined upper limit expected value voltage and lower expected value voltage
54 and 155, the semiconductor integrated circuit 15 to be tested
1 upper limit expected value comparator 152 and lower limit expected value comparator 153, upper limit expected value comparator 152 and lower limit expected value comparator 1 for comparing the gradation output voltage from each output terminal 1 with the upper limit expected value voltage and the lower limit expected value voltage.
A judgment decoder 1 for judging whether the gradation output voltage of the semiconductor integrated circuit 151 is good or bad based on the comparison result outputted from 53.
58, and a semiconductor integrated circuit test device including a digital function module 161 for supplying predetermined digital data to the semiconductor integrated circuit 151 is disclosed.
【００１１】この構成によれば、半導体集積回路１５１
の各出力端子から出力される階調出力電圧の階調の変化
に合わせて、メモリ１５９及び１６０のアドレスをイン
クリメントすることによりリアルタイムで各階調毎の上
限期待値電圧及び下限期待値電圧の設定がなされ、多階
調電圧を発生する半導体集積回路１５１を高速に試験す
ることが可能な半導体集積回路試験装置が実現できる、
とされている。According to this configuration, the semiconductor integrated circuit 151
By incrementing the addresses of the memories 159 and 160 in accordance with the gradation change of the gradation output voltage output from each of the output terminals, the upper limit expected value voltage and the lower limit expected value voltage for each gradation can be set in real time. Thus, it is possible to realize a semiconductor integrated circuit test device capable of testing the semiconductor integrated circuit 151 that generates a multi-gradation voltage at high speed.
It is said that.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、特開平
１０−２９３７号公報に記載の半導体集積回路試験装置
に代表される従来の半導体集積回路試験装置において
は、従来から汎用されている半導体集積回路試験装置の
出力信号用コンパレータにＤ／Ａコンバータや上限期待
値電圧の値及び下限期待値電圧の値を記憶するためのメ
モリ等を追加する必要があるため、半導体集積回路試験
装置のコストの増加が避けられなかった。However, in the conventional semiconductor integrated circuit test device represented by the semiconductor integrated circuit test device disclosed in Japanese Patent Laid-Open No. 10-2937, a semiconductor integrated circuit test that has been widely used in the past. Since it is necessary to add a D / A converter, a memory for storing the value of the upper limit expected value voltage and the value of the lower limit expected value voltage to the output signal comparator of the device, the cost of the semiconductor integrated circuit test device increases. It was inevitable.
【００１３】さらに、被試験対象となる半導体集積回路
の出力端子数を想定して、予め多めに半導体集積回路試
験装置に試験用端子及び試験用回路等を備える必要があ
ることから、実際の半導体装置集積回路の試験におい
て、被試験対象となる半導体集積回路の出力端子数が少
ない場合には、半導体集積回路試験装置の試験用端子及
び試験用回路の中に使用されない試験用端子及び試験用
回路が発生する等、半導体集積回路試験装置の構成に無
駄が生じコストパフォーマンスが低下することもあっ
た。Further, assuming the number of output terminals of the semiconductor integrated circuit to be tested, it is necessary to provide a large number of test terminals and test circuits in the semiconductor integrated circuit test device in advance. When the number of output terminals of the semiconductor integrated circuit to be tested is small in the test of the device integrated circuit, the test terminal and the test circuit not used in the test terminal and the test circuit of the semiconductor integrated circuit test device In some cases, the cost of the semiconductor integrated circuit test apparatus is reduced due to waste of the configuration of the semiconductor integrated circuit test apparatus.
【００１４】この発明の目的は、簡易な構成で高速かつ
低廉に半導体集積回路の良否を判定することが可能な半
導体集積回路、半導体集積回路の試験装置、及び半導体
集積回路の試験方法を提供することである。An object of the present invention is to provide a semiconductor integrated circuit, a semiconductor integrated circuit testing apparatus, and a semiconductor integrated circuit testing method capable of determining the quality of a semiconductor integrated circuit with a simple structure at high speed and at low cost. That is.
【００１５】[0015]
【課題を解決するための手段】この発明は以下の構成を
備えている。The present invention has the following configuration.
【００１６】（１）複数の階調電圧出力端子を備えた半
導体集積回路の各出力端子が出力すべき階調電圧値を示
すディジタル階調データの入力に応じて、段階的に電圧
値の異なる複数の階調電圧用配線のうちから該出力すべ
き階調電圧値に対応する階調電圧用配線を選択して該出
力端子に接続し、前記出力すべき階調電圧値の階調電圧
を該出力端子毎に出力させるＤ／Ａコンバータを備えた
半導体集積回路であって、前記複数の階調電圧用配線う
ちの所定の階調電圧配線とその他の階調電圧配線とを互
いに異なる２値の値にする２値化データ及び該２値化デ
ータが該階調電圧用配線に供給されるタイミングを制御
する２値化データ出力制御信号に基づいて前記複数の階
調電圧用配線の電圧値を所定のタイミングで２値化する
２値化手段を備えたことを特徴とする。(1) Voltage values differ stepwise according to the input of digital gradation data indicating the gradation voltage value to be output from each output terminal of the semiconductor integrated circuit having a plurality of gradation voltage output terminals. A grayscale voltage wiring corresponding to the grayscale voltage value to be output is selected from a plurality of grayscale voltage wirings, connected to the output terminal, and the grayscale voltage of the grayscale voltage value to be output is selected. A semiconductor integrated circuit having a D / A converter for outputting each of the output terminals, wherein a predetermined grayscale voltage wiring of the plurality of grayscale voltage wirings and another grayscale voltage wiring are different from each other in binary value. Voltage values of the plurality of gradation voltage wirings based on the binarized data output control signal for controlling the timing of supplying the binary data to the gradation voltage wirings and the timing at which the binary data is supplied to the gradation voltage wirings. A binarizing means for binarizing the It is characterized in.
【００１７】この構成においては、入力された画像デー
タ等のディジタルデータに基づいて各出力端子毎に出力
する半導体集積回路が備えるＤ／Ａコンバータの階調電
圧用配線の電圧値を、該ディジタルデータに対応する階
調電圧用配線と、その他の階調電圧用配線とが互いに異
なる値になるように２値化する２値化データ及び該２値
化データが該階調電圧用配線に対して出力されるタイミ
ングを制御する２値化データ出力制御信号により所定の
タイミングで２値化する２値化手段を備えたことから、
Ｄ／Ａコンバータにおいて選択されるべき階調電圧用配
線とその他の階調電圧用配線とが所定のタイミングで互
いに異なる２値化データに２値化されるとともに、これ
に伴って該各出力端子からの出力も２値化される。In this configuration, the voltage value of the gradation voltage wiring of the D / A converter included in the semiconductor integrated circuit which outputs each output terminal based on the input digital data such as image data is calculated by the digital data. For the gradation voltage wiring and the other gradation voltage wiring so as to have different values from each other. Since the binarizing means for binarizing at a predetermined timing by the binarized data output control signal for controlling the output timing is provided,
The gradation voltage wiring to be selected in the D / A converter and the other gradation voltage wiring are binarized into different binary data at predetermined timings, and accordingly, the respective output terminals are binarized. The output from is also binarized.
【００１８】このため、該半導体集積回路が検査される
際にＤ／Ａコンバータ内部において該半導体集積回路に
入力される前記ディジタルデータに対応した階調電圧用
配線が選択されているか否かが、例えばディジタルコン
パレータを用いたファンクション試験等の簡易な構成で
高速に検出されることになる。Therefore, whether or not the gradation voltage wiring corresponding to the digital data input to the semiconductor integrated circuit is selected inside the D / A converter when the semiconductor integrated circuit is inspected. For example, it can be detected at high speed with a simple structure such as a function test using a digital comparator.
【００１９】（２）前記２値化手段は、段階的に多値の
電圧を出力自在にするＤ／Ａコンバータの出力電圧源の
オペアンプからの出力を２値化する回路、前記２値化デ
ータを記憶するレジスタ、及び２値化データ出力制御信
号に基づいて該レジスタに記憶される該２値化データの
前記複数の階調電圧用配線への出力タイミングを制御す
るトライステートバッファを備えたことを特徴とする請
求項１に記載の半導体集積回路。(2) The binarizing means binarizes the output from the operational amplifier of the output voltage source of the D / A converter which makes it possible to output multi-valued voltage stepwise, the binarized data And a tri-state buffer for controlling the output timing of the binarized data stored in the register to the plurality of gradation voltage wirings based on the binarized data output control signal. The semiconductor integrated circuit according to claim 1, wherein
【００２０】この構成においては、所定の２値化データ
及び２値化データ出力制御信号に基づいて前記複数の階
調電圧用配線の電圧値を所定のタイミングで２値化する
ことにより半導体集積回路の出力端子からの前記出力を
２値化する前記２値化手段が、段階的に多値の電圧を出
力自在にするＤ／Ａコンバータの出力電圧源のオペアン
プの出力を２値化する回路、前記２値化データを記憶す
るレジスタ、及び２値化データ出力制御信号に基づいて
該レジスタに記憶される該２値化データの前記複数の階
調電圧用配線への出力タイミングを制御するトライステ
ートバッファを前記半導体集積回路に追加することによ
って実現されることから、半導体集積回路の回路構成の
複雑化を抑制しつつ、低廉に本発明の２値化手段が備え
られる。In this structure, the semiconductor integrated circuit is binarized by binarizing the voltage values of the plurality of gradation voltage wirings at a predetermined timing based on predetermined binarized data and a binarized data output control signal. A circuit for binarizing the output from the output terminal of the operational amplifier of the output voltage source of the D / A converter for binarizing the multi-valued voltage. A register that stores the binarized data, and a tristate that controls the output timing of the binarized data stored in the register to the plurality of gradation voltage wirings based on a binarized data output control signal Since it is realized by adding the buffer to the semiconductor integrated circuit, the binarizing means of the present invention is provided at low cost while suppressing the complication of the circuit configuration of the semiconductor integrated circuit.
【００２１】（３）複数の階調電圧出力端子を備えた半
導体集積回路の各出力端子が出力すべき階調電圧値を示
すディジタル階調データの入力に応じて、段階的に電圧
値の異なる複数の階調電圧用配線のうちから該出力すべ
き階調電圧値に対応する階調電圧用配線を選択して該出
力端子に接続し前記出力すべき階調電圧値の階調電圧を
該出力端子毎に出力させるＤ／Ａコンバータと、前記複
数の階調電圧用配線うちの所定の階調電圧配線とその他
の階調電圧配線とを互いに異なる２値の値にする２値化
データ及び該２値化データが該階調電圧用配線に供給さ
れるタイミングを制御する２値化データ出力制御信号に
基づいて前記複数の階調電圧用配線の電圧値を所定のタ
イミングで２値化する２値化手段と、を備えた半導体集
積回路の試験装置であって、所定の階調電圧値を示す前
記ディジタル階調データと、該所定の階調電圧値に対応
する階調電圧用配線のみ他の階調電圧用配線と異なる値
にする前記２値化データと、を前記半導体集積回路に入
力するとともに、前記複数の出力端子から出力される該
２値化された値に基づいて前記Ｄ／Ａコンバータの良否
を判定する判定手段を備えたことを特徴とする。(3) Voltage values differ stepwise according to the input of digital gradation data indicating the gradation voltage value to be output from each output terminal of the semiconductor integrated circuit having a plurality of gradation voltage output terminals. A grayscale voltage wiring corresponding to the grayscale voltage value to be output is selected from a plurality of grayscale voltage wirings, connected to the output terminal, and the grayscale voltage having the grayscale voltage value to be output is selected. D / A converter for outputting for each output terminal, binarized data for setting a predetermined grayscale voltage wiring of the plurality of grayscale voltage wirings and other grayscale voltage wirings to different binary values, and The voltage values of the plurality of gradation voltage wirings are binarized at a predetermined timing based on a binary data output control signal that controls the timing at which the binarized data is supplied to the gradation voltage wirings. Semiconductor integrated circuit testing device including binarizing means The digital gradation data indicating a predetermined gradation voltage value and the gradation voltage wiring corresponding to the predetermined gradation voltage value are set to different values from the other gradation voltage wirings. Data and data are input to the semiconductor integrated circuit, and determination means for determining the quality of the D / A converter is provided based on the binarized values output from the plurality of output terminals. And
【００２２】この構成においては、入力される所定のデ
ィジタル階調データに応じて各出力端子から所定の階調
電圧を出力するとともに、試験時においては所定の２値
化データ及び２値化データ出力制御信号に基づいて各出
力端子から所定のタイミングで２値化データを出力する
ことが可能な半導体集積回路の試験装置が、所定の階調
電圧値を示すディジタル階調データと、該所定の階調電
圧値に対応する階調電圧用配線のみ他の階調電圧用配線
と異なる値にする２値化データと、を前記半導体集積回
路に入力するとともに、前記ディジタル階調データと該
２値化データとの読取のタイミングを一致させ前記複数
の出力端子のそれぞれから出力される該２値化された値
に基づいて前記Ｄ／Ａコンバータの良否を判定する判定
手段を備えている。In this structure, a predetermined gradation voltage is output from each output terminal in accordance with a predetermined digital gradation data that is input, and at the time of testing, predetermined binary data and binary data output. A semiconductor integrated circuit testing device capable of outputting binarized data from each output terminal at a predetermined timing based on a control signal includes a digital grayscale data indicating a predetermined grayscale voltage value and the predetermined grayscale data. Binary data that makes only the gradation voltage wiring corresponding to the adjusted voltage value different from other gradation voltage wirings is input to the semiconductor integrated circuit, and the digital gradation data and the binarized data are input. It is provided with a judging means for judging the quality of the D / A converter on the basis of the binarized value outputted from each of the plurality of output terminals by matching the timing of reading with the data.
【００２３】このため、この半導体集積回路の試験装置
にＤＣ電圧測定器等を備えさせる必要がなくなり試験装
置自体の構成が簡潔になるとともに、高速に前記半導体
集積の試験が行われる。Therefore, it is not necessary to provide a DC voltage measuring device or the like in the semiconductor integrated circuit test apparatus, and the structure of the test apparatus itself is simplified, and the semiconductor integrated circuit is tested at high speed.
【００２４】（４）前記複数の出力端子を所定の数の出
力端子群に分割するとともに順次各出力端子群毎の階調
出力電圧によって前記判定を行う出力制御手段を備えた
ことを特徴とする。(4) An output control means for dividing the plurality of output terminals into a predetermined number of output terminal groups and sequentially making the determination by the gradation output voltage of each output terminal group. .
【００２５】この構成においては、試験装置が被試験対
象である半導体集積回路に備えられた複数の出力端子を
所定の数の出力端子群に分けて各出力端子群毎の階調出
力電圧の判定を行う出力制御手段を備えたことから、例
えばすべての出力端子に対応してすべての階調電圧用配
線を２値化することにより、２値化手段においてトライ
ステートバッファに高度の電流駆動能力が要求されるこ
とがなくなり、２値化手段を実現するためのコストの増
加が防止される。In this configuration, the test apparatus divides a plurality of output terminals provided in the semiconductor integrated circuit to be tested into a predetermined number of output terminal groups and determines the gradation output voltage for each output terminal group. By providing the output control means for performing the above, for example, by binarizing all the gradation voltage wirings corresponding to all the output terminals, the binarizing means can provide the tristate buffer with a high current driving capability. It is not required, and an increase in cost for realizing the binarizing means is prevented.
【００２６】（５）半導体集積回路に備えられる複数の
出力端子のうち各出力端子が出力すべき階調電圧値を示
すディジタル階調データの入力に応じて、段階的に電圧
値の異なる複数の階調電圧用配線のうちから該出力すべ
き階調電圧値に対応する階調電圧用配線を選択して出力
端子に接続し前記出力すべき階調電圧値の階調電圧を該
出力端子毎に出力させるＤ／Ａコンバータを備えた半導
体集積回路の試験方法であって、前記階調電圧用配線の
電圧値を２値化する２値化工程と、所定の階調電圧値を
示す前記ディジタル階調データを前記半導体集積回路に
入力するとともに該所定の階調電圧値に対応する階調電
圧用配線のみ他の階調電圧用配線と異なる値にし、前記
複数の出力端子から出力される該２値化された値に基づ
いて前記Ｄ／Ａコンバータの良否を判定する判定工程
と、を含むことを特徴とする。(5) Among the plurality of output terminals provided in the semiconductor integrated circuit, a plurality of stepwise different voltage values are input in accordance with the input of digital gradation data indicating the gradation voltage value to be output from each output terminal. The gradation voltage wiring corresponding to the gradation voltage value to be output is selected from the gradation voltage wirings and connected to the output terminal, and the gradation voltage of the gradation voltage value to be output is output for each output terminal. A method of testing a semiconductor integrated circuit having a D / A converter for outputting to a digital signal, comprising: a binarizing step of binarizing a voltage value of the gradation voltage wiring; and a digital value indicating a predetermined gradation voltage value. The grayscale data is input to the semiconductor integrated circuit, and only the grayscale voltage wiring corresponding to the predetermined grayscale voltage value has a different value from the other grayscale voltage wirings and is output from the plurality of output terminals. The D / A code based on the binarized value Characterized in that it comprises a converter for quality determination determining step.
【００２７】この構成においては、入力される所定のデ
ィジタル階調データに応じて備えられた複数の階調電圧
用配線から所定の階調電圧用配線を選択して出力端子と
接続することにより各出力端子から所定の階調電圧を出
力する半導体集積回路を良否を試験する際に、前記所定
の階調電圧用配線の電圧値を他の階調電圧用配線と異な
るようにして２値化させる２値化工程と、所定の階調電
圧値を示す前記ディジタル階調データにより選択される
べき階調電圧用配線が選択されているか否かを検出して
該半導体集積回路の良否を判定する判定工程と、を含む
ことから、該半導体集積回路の良否の判定がＤＣ電圧測
定器等を用いることなく高速かつ低廉に行われる。In this structure, a predetermined gradation voltage wiring is selected from a plurality of gradation voltage wirings provided according to predetermined digital gradation data to be input, and each wiring is connected to the output terminal. When testing a semiconductor integrated circuit that outputs a predetermined grayscale voltage from an output terminal, the voltage value of the predetermined grayscale voltage wiring is binarized so as to be different from other grayscale voltage wirings. Binarization process and determination as to whether the semiconductor integrated circuit is good or bad by detecting whether or not the gradation voltage wiring to be selected by the digital gradation data indicating a predetermined gradation voltage value is selected. Since the process is included, the quality of the semiconductor integrated circuit can be determined quickly and inexpensively without using a DC voltage measuring device or the like.
【００２８】[0028]
【発明の実施の形態】以下、図を用いて、本発明の半導
体集積回路、半導体集積回路の試験装置、及び半導体集
積回路の試験方法を説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor integrated circuit, a semiconductor integrated circuit testing apparatus, and a semiconductor integrated circuit testing method according to the present invention will be described below with reference to the drawings.
【００２９】図３は、本発明の液晶駆動用半導体集積回
路１の構成を示している。液晶駆動用半導体集積回路１
は、内側にＤ／Ａコンバータ回路（以下、ＤＡＣ回路と
いう。）２、階調電圧用オペアンプ３、２値化制御レジ
スタ４、２値出力バッファ６、ポインタ用シフトレジス
タ１３、ラッチ回路１４、及び基準電源補正回路１８を
備えている。また、外側に所定の信号等を入出力する端
子として、クロック入力端子１１、階調データ入力端子
１２、ＬＯＡＤ信号入力端子１５、第１のＴＥＳＴ端子
５ａ、第２のＴＥＳＴ端子５ｂ、オペアンプ電源制御端
子１７、及び出力端子１０を備えている。FIG. 3 shows the structure of the liquid crystal driving semiconductor integrated circuit 1 of the present invention. Liquid crystal driving semiconductor integrated circuit 1
Is a D / A converter circuit (hereinafter referred to as a DAC circuit) 2, a grayscale voltage operational amplifier 3, a binary control register 4, a binary output buffer 6, a pointer shift register 13, a latch circuit 14, and A reference power supply correction circuit 18 is provided. Further, as a terminal for inputting / outputting a predetermined signal or the like to the outside, a clock input terminal 11, a gradation data input terminal 12, a LOAD signal input terminal 15, a first TEST terminal 5a, a second TEST terminal 5b, an operational amplifier power supply control A terminal 17 and an output terminal 10 are provided.
【００３０】ここで、クロック入力端子１１には、本発
明の処理・動作の基準となる所定のクロック信号が入力
される。階調データ入力端子１２は、ｘ個設けられてお
り、階調電圧数ｍ個に対してｍ＝２x となる。よって、
ｘ個の階調データ入力端子１２により液晶の各画素が表
示すべき階調に応じたｍ階調の電圧値のうちのいずれか
の階調電圧値を示すディジタル階調データが入力され
る。Here, the clock input terminal 11 is supplied with a predetermined clock signal as a reference for the processing and operation of the present invention. There are x gradation data input terminals 12, and m = 2 x for m gradation voltages. Therefore,
Digital gradation data indicating any one of m gradation voltage values corresponding to the gradation to be displayed by each pixel of the liquid crystal is input from the x gradation data input terminals 12.
【００３１】ＬＯＡＤ信号入力端子１５には、各ラッチ
回路１４から各ＤＡＣ回路２へデータを出力すべきタイ
ミングを示すデータＬＯＡＤ信号が入力される。第１の
ＴＥＳＴ端子５ａ及び第２のＴＥＳＴ端子５ｂには、液
晶駆動用半導体集積回路１の試験を行う試験装置５０か
ら液晶駆動用半導体集積回路１を試験する際に用いる所
定の信号が入力される。A data LOAD signal indicating the timing at which data is to be output from each latch circuit 14 to each DAC circuit 2 is input to the LOAD signal input terminal 15. A predetermined signal used when testing the liquid crystal driving semiconductor integrated circuit 1 is input to the first TEST terminal 5a and the second TEST terminal 5b from the test apparatus 50 that tests the liquid crystal driving semiconductor integrated circuit 1. It
【００３２】オペアンプ電源制御端子１７には、階調電
圧用オペアンプ３の出力状態を制御する信号が入力され
る。出力端子１０からは、液晶ディスプレイの各画素に
所定の階調電圧が出力される。、本実施形態の液晶駆動
半導体集積回路１ではｎ画素分の出力端子１０が備えら
れている。A signal for controlling the output state of the gradation voltage operational amplifier 3 is input to the operational amplifier power supply control terminal 17. The output terminal 10 outputs a predetermined gradation voltage to each pixel of the liquid crystal display. The liquid crystal driving semiconductor integrated circuit 1 of this embodiment is provided with the output terminals 10 for n pixels.
【００３３】また、ＤＡＣ回路２は、階調データ入力端
子１２に入力されるディジタル階調データを所定の電圧
値に変換する。階調電圧用オペアンプ３は、液晶ディス
プレイの各画素の階調数と同数設けられており、基準電
源補正回路１８で生成された多段階の階調電圧をそれぞ
れ階調電圧用配線Ｌに供給する。Further, the DAC circuit 2 converts the digital gradation data input to the gradation data input terminal 12 into a predetermined voltage value. The gradation voltage operational amplifiers 3 are provided in the same number as the gradation number of each pixel of the liquid crystal display, and each of the gradation voltage of multiple stages generated by the reference power supply correction circuit 18 is supplied to the gradation voltage wiring L. .
【００３４】２値化制御レジスタ４は、液晶ディスプレ
イの各画素の階調数と同数、すなわち階調電圧用配線Ｌ
と同数だけ設けられており、各階調電圧用配線Ｌをハイ
レベル又はローレベルにする２値化データを格納する。
２値出力バッファ６は、２値化制御レジスタ４から階調
電圧用配線Ｌに対して出力される２値化データの出力タ
イミングを制御する。ポインタ用シフトレジスタ１３
は、階調データ入力端子１２から入力されるディジタル
階調データが格納されるべきラッチ回路１４を選択す
る。ラッチ回路１４は、ＤＡＣ回路２に供給すべきディ
ジタル階調データを一時的に保持する。The binarization control register 4 has the same number as the gradation number of each pixel of the liquid crystal display, that is, the gradation voltage wiring L.
The same number is provided for storing the binarized data that sets each gradation voltage wiring L to the high level or the low level.
The binary output buffer 6 controls the output timing of the binary data output from the binary control register 4 to the gradation voltage wiring L. Pointer shift register 13
Selects the latch circuit 14 in which the digital gradation data input from the gradation data input terminal 12 is to be stored. The latch circuit 14 temporarily holds the digital gradation data to be supplied to the DAC circuit 2.
【００３５】この構成において、階調データ入力端子１
２から液晶駆動半導体集積回路１に入力されるｎ画素分
のディジタル階調データは、ポインタ用シフトレジスタ
１３に格納されるべきラッチ回路が選択されて、ｎ個の
ラッチ回路１４のそれぞれに格納される。ラッチ回路１
４に格納されたディジタル階調データは、ＬＯＡＤ信号
入力端子１５から入力されるＤＡＣ回路２への出力タイ
ミングを示すパルス信号の入力があると、ラッチ回路１
４からＤＡＣ回路２に転送される。In this structure, the gradation data input terminal 1
Digital gradation data for n pixels input to the liquid crystal drive semiconductor integrated circuit 1 from 2 is stored in each of the n latch circuits 14 by selecting the latch circuit to be stored in the pointer shift register 13. It Latch circuit 1
The digital gradation data stored in the latch circuit 4 is input to the latch circuit 1 when the pulse signal indicating the output timing to the DAC circuit 2 input from the LOAD signal input terminal 15 is input.
4 to the DAC circuit 2.
【００３６】ＤＡＣ回路２内では、ディジタル階調デー
タの基づいてｍ本の階調電圧用配線Ｌのうちの１本を選
択する。そして、液晶駆動半導体集積回路１において、
各ＤＡＣ回路２の階調電圧用配線Ｌ上の信号が出力端子
１０からの出力となることから、通常の使用状態では、
各ＤＡＣ回路２において選択された階調電圧用配線Ｌの
電圧値が、出力端子１０からの階調出力電圧の電圧値と
なる。In the DAC circuit 2, one of the m gradation voltage lines L is selected based on the digital gradation data. Then, in the liquid crystal drive semiconductor integrated circuit 1,
Since the signal on the gradation voltage wiring L of each DAC circuit 2 is output from the output terminal 10, in a normal use state,
The voltage value of the gradation voltage wiring L selected in each DAC circuit 2 becomes the voltage value of the gradation output voltage from the output terminal 10.
【００３７】一方で、液晶駆動半導体集積回路１の試験
をする試験状態では、オペアンプ電源制御用端子１７を
使用して階調電圧用オペアンプ３を高抵抗出力状態に設
定し、階調電圧用オペアンプ３と階調電圧用配線Ｌとを
電気的に切断している。このため、この試験状態では、
各階調電圧用配線Ｌに入力される後述の２値データがそ
のまま各出力端子１０から出力されることになる。On the other hand, in the test state in which the liquid crystal driving semiconductor integrated circuit 1 is tested, the operational amplifier power supply control terminal 17 is used to set the grayscale voltage operational amplifier 3 to a high resistance output state, and the grayscale voltage operational amplifier 3 is set. 3 and the gradation voltage wiring L are electrically disconnected. Therefore, in this test state,
Binary data, which will be described later, input to each gradation voltage wiring L is directly output from each output terminal 10.
【００３８】上述のように、第１のＴＥＳＴ端子５ａ
は、２値化制御レジスタ４に２値化データを記憶させる
ラッチパルスが入力される端子であり、第２のＴＥＳＴ
端子５ｂは、２値出力バッファ６をアクティブ（ハイレ
ベル出力状態又はローレベル出力状態）又は非アクティ
ブ（高抵抗出力状態）に選択して設定する信号が入力さ
れる端子であるが、本発明は、この試験状態で第１のＴ
ＥＳＴ端子５ａから入力される２値化データ及び第２の
ＴＥＳＴ端子５ｂから入力される２値化データ出力制御
信号を用いて、液晶駆動半導体集積回路１のＤＡＣ回路
２の動作を効果的に試験することを特徴とするものであ
る。As described above, the first TEST terminal 5a
Is a terminal to which a latch pulse for storing the binarized data in the binarization control register 4 is input, and the second TEST
The terminal 5b is a terminal to which a signal for selecting and setting the binary output buffer 6 as active (high level output state or low level output state) or inactive (high resistance output state) is input. , The first T in this test condition
The operation of the DAC circuit 2 of the liquid crystal drive semiconductor integrated circuit 1 is effectively tested by using the binarized data input from the EST terminal 5a and the binarized data output control signal input from the second TEST terminal 5b. It is characterized by doing.
【００３９】図４は、本発明にかかる液晶駆動用半導体
集積回路１の第１の実施形態の構成を示しており、図６
は、第１の実施形態における液晶駆動用半導体集積回路
１の試験を実施する場合のタイミングチャートである。FIG. 4 shows the configuration of the first embodiment of the liquid crystal driving semiconductor integrated circuit 1 according to the present invention, and FIG.
4 is a timing chart when a test of the liquid crystal driving semiconductor integrated circuit 1 in the first embodiment is performed.
【００４０】階調データ入力端子１２から入力されたデ
ィジタル階調データはクロック入力端子１１から入力さ
れるクロック信号に対応してｎ個のラッチ回路１４に順
次格納される。ｎ個のラッチ回路１４は、それぞれｎ本
の出力端子１０から出力されるべき階調電圧に関するデ
ータを記録するレジスタであり、クロック入力端子１２
から入力されるｎ回のクロック入力信号により全出力端
子１０の階調電圧のデータを格納することができる。The digital gradation data input from the gradation data input terminal 12 is sequentially stored in the n latch circuits 14 corresponding to the clock signal input from the clock input terminal 11. The n latch circuits 14 are registers for recording data relating to the grayscale voltage to be output from the n output terminals 10, and the clock input terminal 12
The data of the gradation voltage of all the output terminals 10 can be stored by the clock input signal input n times from.
【００４１】全出力端子１０のディジタル階調データを
ラッチ回路１４に格納後、ＬＯＡＤ信号入力端子１５か
らのパルス入力を受信すると、ラッチ回路１４に格納さ
れたディジタル階調データはそれぞれのＤＡＣ回路２に
転送される。After the digital gradation data of all the output terminals 10 are stored in the latch circuit 14, when the pulse input from the LOAD signal input terminal 15 is received, the digital gradation data stored in the latch circuit 14 is stored in each DAC circuit 2. Transferred to.
【００４２】ＤＡＣ回路２は、ディジタル階調データに
従ってｍ個のスイッチから構成されるスイッチのうちの
１個のスイッチのみをオン状態にすることでｍ本の階調
電圧用配線Ｌのうちの１本を選択して出力端子１０と接
続する。このため、ディジタル階調データに対応した階
調電圧が各出力端子１０から出力されることになる。The DAC circuit 2 turns on only one of the switches composed of the m switches in accordance with the digital gradation data so that one of the m gradation voltage wirings L is turned on. A book is selected and connected to the output terminal 10. Therefore, the gradation voltage corresponding to the digital gradation data is output from each output terminal 10.
【００４３】一方、階調電圧用オペアンプ３は、前記試
験状態ではオペアンプ電源制御用端子１７を任意のレベ
ルに固定することにより高抵抗出力状態に設定される。
例えば、本実施形態の液晶駆動半導体集積回路１は、オ
ペアンプ電源制御用端子１７をローレベルに設定したと
きに階調電圧用オペアンプ３が高抵抗状態になり、オペ
アンプ電源制御用端子１７ハイレベルに設定したときに
階調電圧を出力するため、オペアンプ電源制御用端子１
７をローレベルに固定し、階調電圧用オペアンプ３が各
階調電圧用配線Ｌに階調電圧を出力しないようにしてい
る。On the other hand, the gradation voltage operational amplifier 3 is set to a high resistance output state by fixing the operational amplifier power supply control terminal 17 to an arbitrary level in the test state.
For example, in the liquid crystal drive semiconductor integrated circuit 1 of the present embodiment, when the operational amplifier power supply control terminal 17 is set to a low level, the grayscale voltage operational amplifier 3 is in a high resistance state, and the operational amplifier power supply control terminal 17 is set to a high level. Outputs gradation voltage when set, so operational amplifier power supply control terminal 1
7 is fixed to a low level so that the gradation voltage operational amplifier 3 does not output the gradation voltage to each gradation voltage wiring L.
【００４４】オペアンプ電源制御端子１７を液晶駆動半
導体集積回路１が内蔵していない場合でも、液晶駆動半
導体集積回路１にオペアンプ電源制御用端子１７を追加
することが可能であり、オペアンプ電源制御用端子１７
を追加することにより液晶駆動半導体集積回路１の構成
が特に複雑化することもない。Even if the liquid crystal drive semiconductor integrated circuit 1 does not have the operational amplifier power supply control terminal 17, the operational amplifier power supply control terminal 17 can be added to the liquid crystal drive semiconductor integrated circuit 1. 17
The addition of does not particularly complicate the configuration of the liquid crystal driving semiconductor integrated circuit 1.
【００４５】また、内部にオペアンプを高抵抗に制御可
能なレジスタ又はフラグ等を追加して、これらのレジス
タ又はフラグ等を使用することにより階調電圧用オペア
ンプ３の出力状態を制御するようにして、階調電圧用オ
ペアンプ３の高抵抗出力状態の設定を行ってもよい。Further, a register or flag or the like capable of controlling the operational amplifier with a high resistance is added inside, and the output state of the gradation voltage operational amplifier 3 is controlled by using these registers or flags or the like. The high resistance output state of the grayscale voltage operational amplifier 3 may be set.
【００４６】すべての出力端子１０のディジタル階調デ
ータをＤＡＣ回路２に転送後、２値化制御レジスタ４ａ
に２値化データを格納する。２値化データは、半導体集
積回路１の試験装置５０により生成され、階調データ入
力端子１２から入力される。そして、この２値化データ
は、２値化制御レジスタ４ａに所定のクロック入力信号
に対応して所定のタイミングで２値化制御レジスタ４ａ
に記憶される。After transferring the digital gradation data of all the output terminals 10 to the DAC circuit 2, the binarization control register 4a
The binarized data is stored in. The binarized data is generated by the test device 50 of the semiconductor integrated circuit 1 and input from the grayscale data input terminal 12. Then, the binarized data is supplied to the binarization control register 4a at a predetermined timing corresponding to a predetermined clock input signal.
Memorized in.
【００４７】２値化制御レジスタ４ａへのデータ入力
は、専用の２値化データ入力端子を液晶駆動用半導体集
積回路１に追加して、この２値化データ入力端子を用い
て入力するようにしてもよい。また、２値化制御レジス
タ４ａの２値化データを記憶する際に用いるクロック入
力信号として、ディジタル階調データのクロック入力端
子１１から入力されるクロック信号を使用することもで
きる。このときは、ラッチ回路１４と２値化制御レジス
タ４ａとを切り換えるための切換信号を入力する端子等
を追加することにより、クロック入力端子１１を共有す
ることができ、構成の簡略化を図ることができる。For data input to the binarization control register 4a, a dedicated binarized data input terminal is added to the liquid crystal driving semiconductor integrated circuit 1 and input is performed using this binarized data input terminal. May be. Further, the clock signal input from the clock input terminal 11 of the digital gradation data can be used as the clock input signal used when storing the binary data of the binary control register 4a. At this time, the clock input terminal 11 can be shared by adding a terminal for inputting a switching signal for switching between the latch circuit 14 and the binarization control register 4a, and the configuration can be simplified. You can
【００４８】上述のように、第２のＴＥＳＴ端子５ｂ
は、２値化制御レジスタ４ａに格納された２値化データ
の階調信号用配線への出力を制御する信号を入力する端
子であり、第２のＴＥＳＴ端子５ｂをハイレベルに設定
することによりトライステートバッファ６ａは、２値化
制御レジスタ４ａに格納された２値化データに従って階
調電圧用配線Ｌをハイレベル又はローレベルの２値の値
にすることができる。このため、トライステートバッフ
ァ６ａから出力される２値化データとしての信号は、階
調電圧用配線Ｌを通してＤＡＣ回路２に供給される。一
方、このときに第２のＴＥＳＴ端子５ｂをローレベルに
設定した場合は、トライステートバッファ６ａは高抵抗
状態になるため、２値化制御レジスタ４ａの２値化デー
タが階調電圧用配線ＬやＤＡＣ回路２に供給されること
がない。As described above, the second TEST terminal 5b
Is a terminal for inputting a signal for controlling the output of the binarized data stored in the binarization control register 4a to the gradation signal wiring. By setting the second TEST terminal 5b to a high level, The tri-state buffer 6a can set the gradation voltage wiring L to a high-level or low-level binary value in accordance with the binary data stored in the binary control register 4a. Therefore, the signal as the binary data output from the tri-state buffer 6a is supplied to the DAC circuit 2 through the gradation voltage wiring L. On the other hand, if the second TEST terminal 5b is set to the low level at this time, the tri-state buffer 6a is in the high resistance state, so that the binarized data of the binarization control register 4a is the gradation voltage wiring L. And is not supplied to the DAC circuit 2.
【００４９】なお、多値の電圧レベルを階調電圧用オペ
アンプ３から発生させる通常の使用状態では、第２のＴ
ＥＳＴ端子５ｂは、ローレベルに設定されているため、
２値化制御レジスタ４ａの２値化データ等により、階調
電圧用配線Ｌの階調電圧値が影響を受け、該階調電圧値
に誤差が生じることを防止することができる。It should be noted that in a normal use state in which a multivalued voltage level is generated from the grayscale voltage operational amplifier 3, the second T
Since the EST terminal 5b is set to the low level,
It is possible to prevent the grayscale voltage value of the grayscale voltage wiring L from being influenced by the binarized data of the binarization control register 4a and the like and causing an error in the grayscale voltage value.
【００５０】ＤＡＣ回路２のテストを実施する一例とし
て、半導体集積回路１の試験装置５０は、奇数番出力端
子１０（１０ａ、１０ｃ等）に対応するラッチ回路１４
に第１の階調電圧を選択する階調データを記憶させ、偶
数番出力端子１０（１０ｂ、１０ｄ等）に対応するラッ
チ回路１４に第２の階調電圧を選択する階調データを記
憶させる。この階調データをラッチ回路１４に記憶させ
た後、半導体集積回路１の試験装置５０は、ＬＯＡＤ信
号入力端子１５に所定のタイミングで、パルス信号を入
力することにより、該ディジタル階調データが所定のタ
イミングでラッチ回路１４からＤＡＣ回路２に転送され
るようにしている。As an example of performing the test of the DAC circuit 2, the test apparatus 50 of the semiconductor integrated circuit 1 includes a latch circuit 14 corresponding to the odd-numbered output terminals 10 (10a, 10c, etc.).
To store the gradation data for selecting the first gradation voltage, and to store the gradation data for selecting the second gradation voltage in the latch circuit 14 corresponding to the even-numbered output terminals 10 (10b, 10d, etc.). . After the grayscale data is stored in the latch circuit 14, the test device 50 of the semiconductor integrated circuit 1 inputs a pulse signal to the LOAD signal input terminal 15 at a predetermined timing, so that the digital grayscale data is predetermined. The data is transferred from the latch circuit 14 to the DAC circuit 2 at the timing.
【００５１】該階調データを、ＤＡＣ回路２に転送後、
２値化制御レジスタ４ａの第１のレジスタのみをハイレ
ベルに設定して、他の（ｍ−１）個のレジスタをローレ
ベルのデータに設定する２値化データを２値化制御レジ
スタ４ａに格納し、第１の階調電圧の階調電圧用配線Ｌ
のみをハイレベルに設定するとともに、他の（ｍ−１）
本の階調電圧用配線Ｌをローレベルに設定する。After transferring the gradation data to the DAC circuit 2,
Only the first register of the binarization control register 4a is set to high level, and the other (m-1) registers are set to low level data. Binarization data is set in the binarization control register 4a. Store and store the gradation voltage wiring L of the first gradation voltage
Only high level and other (m-1)
The gradation voltage wiring L of the book is set to a low level.
【００５２】このとき、第２のＴＥＳＴ端子５ｂは、ハ
イレベルに設定し、階調電圧用オペアンプ３を高抵抗出
力状態に設定しておく。これらの設定動作により、奇数
番出力端子１０（１０ａ、１０ｃ等）からはハイレベル
が出力され、偶数番出力端子１０（１０ｂ、１０ｄ等）
からはローレベルが出力される。At this time, the second TEST terminal 5b is set to the high level and the grayscale voltage operational amplifier 3 is set to the high resistance output state. By these setting operations, a high level is output from the odd-numbered output terminals 10 (10a, 10c, etc.) and the even-numbered output terminals 10 (10b, 10d, etc.).
Outputs a low level.
【００５３】次に、第２の階調電圧の階調電圧用配線Ｌ
のみをハイレベルに設定して、他の（ｍ−１）本の階調
電圧用配線Ｌをローレベルに設定する２値化データを２
値化制御レジスタ４ａに格納する。Next, the gradation voltage wiring L for the second gradation voltage
Only the high level, and the other (m-1) gradation voltage wirings L are set to the low level.
The value is stored in the digitization control register 4a.
【００５４】このとき、２値化制御レジスタ４ａの 第
２のレジスタにハイレベルのデータを格納して他の（ｍ
−１）のレジスタにはローレベルのデータを格納する。
これらの設定動作により、奇数番出力端子１０（１０
ａ、１０ｃ等）からは、ローレベルが出力され、偶数番
出力端子１０（１０ｂ、１０ｄ等）からはハイレベルが
出力される。At this time, the high level data is stored in the second register of the binarization control register 4a and the other (m
Low level data is stored in the register of -1).
By these setting operations, the odd numbered output terminals 10 (10
a, 10c, etc.) outputs a low level, and the even numbered output terminals 10 (10b, 10d, etc.) output a high level.
【００５５】この後、各出力端子１０から出力されるこ
れらの２値化データをディジタルコンパレータを用いた
ファンクションテスト機能を使用して試験を実施する。
そして、階調データ入力端子１２からの全出力端子１０
に対応するディジタル階調データの入力、ＬＯＡＤ信号
入力端子１５からのＬＯＡＤ信号により階調データをＤ
ＡＣ回路２へ転送、及び２値化制御レジスタ４ａの２値
化データの書換、を順次繰り返すことで、液晶駆動半導
体集積回路１内のＤＡＣ回路２が正常に動作しているか
否かの試験が実施される。Thereafter, the binarized data output from each output terminal 10 is tested by using the function test function using the digital comparator.
And all the output terminals 10 from the gradation data input terminal 12
Of the grayscale data corresponding to the input of the digital grayscale data and the LOAD signal from the LOAD signal input terminal 15
By sequentially repeating the transfer to the AC circuit 2 and the rewriting of the binarized data of the binarization control register 4a, it is possible to test whether the DAC circuit 2 in the liquid crystal drive semiconductor integrated circuit 1 is operating normally. Be implemented.
【００５６】ここで、ＤＣ電圧測定器で階調出力電圧を
試験を実施した場合、セトリング時間が１ｍｓ〜３ｍｓ
かかるのに対して、ファンクションテスト機能を使用す
れば１μｓ以下の試験レートで１回の出力を試験可能で
ある。さらに、半導体集積回路１の試験装置５０のファ
ンクションテスト機能を使用すれば、全出力端子１０の
試験を同時に実行できることから、このファンクション
テスト機能を使用して、試験を行うことにより短時間で
液晶駆動半導体集積回路１の試験を実施することが可能
となる。特に、様々な組み合わせのディジタル階調デー
タをラッチ回路１４に書き込み試験を実施した場合にお
いても試験に要する時間が大幅に増加しないため、ＤＡ
Ｃ回路２の単一縮退故障不良をスクリーニングするとき
以外にも、長大な配線間干渉やデータ間干渉を考慮した
テストパターン等の試験時に実行することが可能とな
る。Here, when the gradation output voltage is tested by the DC voltage measuring device, the settling time is 1 ms to 3 ms.
On the other hand, if the function test function is used, one output can be tested at a test rate of 1 μs or less. Furthermore, if the function test function of the test apparatus 50 of the semiconductor integrated circuit 1 is used, the test of all the output terminals 10 can be executed at the same time. Therefore, by using this function test function, the liquid crystal drive can be performed in a short time. The semiconductor integrated circuit 1 can be tested. In particular, even when a test for writing various combinations of digital gradation data in the latch circuit 14 is performed, the time required for the test does not increase significantly.
In addition to screening for the single stuck-at fault in the C circuit 2, it is possible to perform the test at the time of testing a test pattern or the like in consideration of long inter-wiring interference and inter-data interference.
【００５７】図５は、第２の実施形態として、２値化制
御レジスタ４ｂの出力をクロック制御インバータで構成
したトライステートバッファ６ｂを用いて階調電圧用配
線Ｌに出力する構成を示している。２値化制御レジスタ
４ｂの２値化データを階調出力用配線Ｌに出力する２値
出力バッファ６は、高抵抗出力状態を実現できるトライ
ステートバッファであればどのような構成であってもよ
い。FIG. 5 shows, as a second embodiment, a configuration in which the output of the binarization control register 4b is output to the gradation voltage wiring L by using a tri-state buffer 6b constituted by a clock control inverter. . The binary output buffer 6 that outputs the binary data of the binary control register 4b to the gradation output wiring L may be any structure as long as it is a tri-state buffer that can realize a high resistance output state. .
【００５８】ここで、トライステートバッファ６ｂは、
１本の階調電圧用配線Ｌに接続され、ハイレベル出力又
はローレベル出力をＤＡＣ回路２を経由して出力端子か
ら出力するが、この場合、トライステートバッファ６ｂ
の電流駆動能力が必要となる。１本の階調電圧用配線Ｌ
においては最大ｎ個のトランジスタが同時にＯＮ状態に
なることを想定して、トライステートバッファ６ｂは最
大ｎ個のトランジスタを駆動してｎ本の出力端子から信
号を出力させるだけの電流駆動能力が必要となるとこ
ろ、電流駆動能力の高いトライステートバッファ６ｂは
チップ面積を増加させ製造コストを増加させる原因にな
る。Here, the tri-state buffer 6b is
It is connected to one gradation voltage line L and outputs a high level output or a low level output from the output terminal via the DAC circuit 2. In this case, the tri-state buffer 6b is used.
The current drive capacity of is required. One gradation voltage line L
In the above, assuming that a maximum of n transistors will be turned on at the same time, the tri-state buffer 6b needs to have a current driving capability enough to drive a maximum of n transistors and output a signal from n output terminals. However, the tri-state buffer 6b having a high current driving capability causes an increase in chip area and an increase in manufacturing cost.
【００５９】そこで、第３の実施形態として出力制御手
段を備えることにより、トライステートバッファ６ｂの
チップ面積の増加等による製造コストの増加を防止する
ことにしている。Therefore, the output control means is provided as the third embodiment to prevent an increase in manufacturing cost due to an increase in the chip area of the tristate buffer 6b.
【００６０】図７は、本発明の第３の実施形態の構成を
示しており、図８は、図７で示されるＤＡＣ回路の試験
のタイミングチャートを示している。ここでは、出力制
御手段として、ＤＡＣ回路２を２個以上の複数の出力端
子群に分割し、被測定出力端子群以外の出力端子群に対
応するＤＡＣ回路２のすべてのＳＷをオフにするととも
に、被測定出力端子群に対応するＤＡＣ回路２において
のみディジタル階調データに対応する階調電圧用配線Ｌ
のＳＷをオンに選択することができるようにしている。FIG. 7 shows the configuration of the third embodiment of the present invention, and FIG. 8 shows a timing chart of the test of the DAC circuit shown in FIG. Here, as the output control means, the DAC circuit 2 is divided into a plurality of output terminal groups of two or more, and all SWs of the DAC circuit 2 corresponding to the output terminal groups other than the measured output terminal group are turned off. , The gradation voltage wiring L corresponding to the digital gradation data only in the DAC circuit 2 corresponding to the output terminal group to be measured.
The SW can be turned on.
【００６１】このため、１本の階調電圧用配線Ｌにおい
て同時にＯＮ状態になる可能性のあるトランジスタの最
大数を減少することが可能であるため、トライステート
バッファ６ｂに必要とされる電流駆動能力を低下させ、
トライステートバッファ６ｂの低コスト化を図ることが
できる。For this reason, it is possible to reduce the maximum number of transistors that may be turned on at the same time in one gradation voltage wiring line L, so that the current drive required for the tri-state buffer 6b can be reduced. Reduce their abilities,
The cost of the tri-state buffer 6b can be reduced.
【００６２】階調データＬＯＡＤ信号１５により階調デ
ータラッチ回路からＤＡＣ回路２内のＬＯＡＤレジスタ
７にディジタル階調データが転送される。ＬＯＡＤレジ
スタ７に転送されたディジタル階調データは、階調デー
タデコーダ回路８により６４個のＳＷのうちの１個のＳ
Ｗを選択する。The gradation data LOAD signal 15 transfers the digital gradation data from the gradation data latch circuit to the LOAD register 7 in the DAC circuit 2. The digital grayscale data transferred to the LOAD register 7 is converted by the grayscale data decoder circuit 8 into one S of 64 SWs.
Select W.
【００６３】高抵抗制御レジスタ９は、４個の出力端子
群に分割されたｎ本の出力端子のうちの１個の出力端子
群のみを選択するレジスタである。例えば、高抵抗レジ
スタ９ａの出力をハイレベルに設定し、高抵抗制御レジ
スタ９ｂ〜９ｄの出力をローレベルに設定したとき、出
力端子群１０Ａのみが階調電圧用配線Ｌ上の信号である
２値化制御用レジスタ４ａの２値化データに対応した出
力を行う。一方で、出力端子群１０Ｂ及び出力端子群１
０Ｃ、出力端子群１０Ｄは高抵抗出力状態になるため、
いかなる出力も行わない。The high resistance control register 9 is a register for selecting only one output terminal group out of the n output terminals divided into four output terminal groups. For example, when the output of the high resistance register 9a is set to the high level and the outputs of the high resistance control registers 9b to 9d are set to the low level, only the output terminal group 10A is the signal on the gradation voltage wiring L2. An output corresponding to the binarized data of the binarization control register 4a is performed. On the other hand, the output terminal group 10B and the output terminal group 1
0C, the output terminal group 10D is in a high resistance output state,
Does not output any output.
【００６４】また、高抵抗制御レジスタ９ｃの出力をハ
イレベルに設定し、高抵抗制御レジスタ９ａ、９ｂ、９
ｄの出力をローレベルに設定したときは出力端子群１０
Ｃが階調電圧用配線Ｌ上の信号である２値化制御レジス
タ４ａの２値化データに対応した出力を行う。Further, the output of the high resistance control register 9c is set to the high level, and the high resistance control registers 9a, 9b, 9 are set.
When the output of d is set to the low level, the output terminal group 10
C is an output corresponding to the binarized data of the binarization control register 4a which is a signal on the gradation voltage wiring L.
【００６５】このようにして、ハイレベルに設定する高
抵抗制御レジスタ９を順次切り換えていくことにより、
それぞれの出力端子群１０Ａ、１０Ｂ、１０Ｃ又は１０
Ｄの少なくとも１つを被試験対象として選択することが
できる。In this way, by sequentially switching the high resistance control register 9 set to the high level,
Each output terminal group 10A, 10B, 10C or 10
At least one of D can be selected as the test object.
【００６６】上述のように、高抵抗出力状態に設定され
る出力端子１０に対応するＤＡＣ回路２において全ＳＷ
がオフ状態になるように設定されるが、この設定の動作
は階調データデコーダ回路８に入力された高抵抗制御レ
ジスタ９の出力信号により制御される。よって、この機
能を利用してディジタル階調データをＬＯＡＤレジスタ
７に転送した後、被出力端子群（１０Ａ〜１０Ｄ）を順
次切り換えていくことで、１本の階調電圧用配線ＬでＯ
Ｎ状態になるＳＷの個数を最大ｎ／４個に低減すること
ができる。このため、２値化制御レジスタ４ａの２値化
データに対応した値を出力するトライステートバッファ
６ａのトランジスタの電流駆動能力を低減することが可
能となり、チップサイズの拡大及びコストの増加を抑制
することができる。As described above, all the SWs in the DAC circuit 2 corresponding to the output terminal 10 set to the high resistance output state.
Is turned off, and the operation of this setting is controlled by the output signal of the high resistance control register 9 input to the gradation data decoder circuit 8. Therefore, by using this function to transfer the digital gradation data to the LOAD register 7, the output terminal groups (10A to 10D) are sequentially switched, so that one gradation voltage wiring L
The number of SWs in the N state can be reduced to a maximum of n / 4. Therefore, it is possible to reduce the current driving capability of the transistor of the tri-state buffer 6a that outputs a value corresponding to the binarized data of the binarization control register 4a, and suppress an increase in chip size and an increase in cost. be able to.
【００６７】なお、図７及び図８に示す出力制御手段で
は、出力端子群（１０Ａ〜１０Ｄ）を４分割している
が、出力端子群（１０Ａ〜１０Ｄ）は、トライステート
バッファ６ａのトランジスタの電流駆動能力等に応じて
任意の２個以上の出力端子群に分割することが可能であ
る。被測定出力端子以外の出力端子を高抵抗出力状態に
設定、被測定出力端子群のみをアクティブに制御する回
路として高抵抗制御レジスタ９を使用したが、入力端子
を設け被測定出力端子以外の出力端子を高抵抗出力状態
に設定、被測定出力端子群のみをアクティブにする信号
を入力することによっても、出力制御手段を実現するこ
とができる。In the output control means shown in FIGS. 7 and 8, the output terminal group (10A to 10D) is divided into four, but the output terminal group (10A to 10D) is the transistor of the tristate buffer 6a. It is possible to divide into any two or more output terminal groups according to the current driving capability and the like. The output terminals other than the measured output terminals are set to the high resistance output state, and the high resistance control register 9 is used as a circuit for actively controlling only the measured output terminal group, but an input terminal is provided and outputs other than the measured output terminals are provided. The output control means can also be realized by setting the terminals to the high resistance output state and inputting a signal that activates only the measured output terminal group.
【００６８】[0068]
【発明の効果】以上のように、この発明によれば、以下
の効果を奏することができる。As described above, according to the present invention, the following effects can be obtained.
【００６９】（１）入力された画像データ等のディジタ
ルデータに基づいて各出力端子毎に出力する半導体集積
回路が備えるＤ／Ａコンバータの階調電圧用配線の電圧
値を、所定の２値化データ及び２値化データ出力制御信
号により所定のタイミングで２値化する２値化手段を備
えたことから、Ｄ／Ａコンバータにおいて選択されるべ
き階調電圧用配線とその他の階調電圧用配線とを、所定
のタイミングで互いに異なる２値化データに２値化する
とともに、これに伴って該各出力端子からの出力も２値
化することから、該半導体集積回路が検査される際にＤ
／Ａコンバータ内部において該半導体集積回路に入力さ
れる前記ディジタルデータに対応した階調電圧用配線が
選択されているか否かを、例えばディジタルコンパレー
タを用いたファンクション試験等の簡易な構成で高速に
検出することができる。(1) The voltage value of the gradation voltage wiring of the D / A converter included in the semiconductor integrated circuit, which outputs each output terminal based on the input digital data such as image data, is binarized into a predetermined binary value. Since the binarizing means for binarizing the data and the binarized data output control signal at a predetermined timing is provided, the gradation voltage wiring to be selected in the D / A converter and other gradation voltage wirings. Are binarized into different binarized data at a predetermined timing, and the outputs from the respective output terminals are binarized accordingly, so that when the semiconductor integrated circuit is inspected, D
Whether or not the gradation voltage wiring corresponding to the digital data input to the semiconductor integrated circuit is selected in the A / A converter is detected at high speed by a simple structure such as a function test using a digital comparator. can do.
【００７０】（２）所定の２値化データ及び２値化デー
タ出力制御信号に基づいて前記複数の階調電圧用配線の
電圧値を所定のタイミングで２値化することにより半導
体集積回路の出力端子からの前記出力を２値化する前記
２値化手段を、段階的に多値の電圧を出力自在にするＤ
／Ａコンバータの出力電圧源のオペアンプの出力を２値
化する回路、前記２値化データを記憶するレジスタ、及
び２値化データ出力制御信号に基づいて該レジスタに記
憶される該２値化データの前記複数の階調電圧用配線へ
の出力タイミングを制御するトライステートバッファを
前記半導体集積回路に追加することによって実現できる
ことから、半導体集積回路の回路構成の複雑化を抑制し
つつ、低廉に本発明の２値化手段を備えることができ
る。(2) Output of the semiconductor integrated circuit by binarizing the voltage values of the plurality of gradation voltage wirings at a predetermined timing based on predetermined binarized data and a binarized data output control signal. The binarizing means for binarizing the output from the terminal makes the multilevel voltage freely output in a stepwise manner D
Circuit for binarizing the output of the operational amplifier of the output voltage source of the / A converter, the register for storing the binarized data, and the binarized data stored in the register based on the binarized data output control signal Since it can be realized by adding a tri-state buffer for controlling the output timing to the plurality of gradation voltage wirings to the semiconductor integrated circuit, it is possible to reduce the cost while suppressing the complication of the circuit configuration of the semiconductor integrated circuit. The binarizing means of the invention may be provided.
【００７１】（３）入力される所定のディジタル階調デ
ータに応じて各出力端子から所定の階調電圧を出力する
とともに、試験時においては所定の２値化データ及び２
値化データ出力制御信号に基づいて各出力端子から所定
のタイミングで２値化データを出力することが可能な半
導体集積回路の試験装置が、所定の階調電圧値を示すデ
ィジタル階調データと、該所定の階調電圧値に対応する
階調電圧用配線のみ他の階調電圧用配線と異なる値にす
る２値化データと、を前記半導体集積回路に入力すると
ともに、前記ディジタル階調データと該２値化データと
の読取のタイミングを一致させ前記複数の出力端子のそ
れぞれから出力される該２値化された値に基づいて前記
Ｄ／Ａコンバータの良否を判定する判定手段を備えてい
ることから、この半導体集積回路の試験装置にＤＣ電圧
測定器等を備えさせる必要がなくなり試験装置自体の構
成を簡潔にすることができるとともに、高速に前記半導
体集積の試験を行うことができる。(3) A predetermined gradation voltage is output from each output terminal according to the predetermined digital gradation data input, and at the time of the test, predetermined binary data and 2
A semiconductor integrated circuit test device capable of outputting binarized data from each output terminal at a predetermined timing based on a binarized data output control signal includes digital grayscale data indicating a predetermined grayscale voltage value, Binary data for setting only the gradation voltage wiring corresponding to the predetermined gradation voltage value to a value different from other gradation voltage wirings is input to the semiconductor integrated circuit, and the digital gradation data is also stored. It is provided with a determination means for determining the quality of the D / A converter based on the binarized value output from each of the plurality of output terminals by matching the reading timing with the binarized data. Therefore, it is not necessary to provide a DC voltage measuring device or the like in the semiconductor integrated circuit test apparatus, the configuration of the test apparatus itself can be simplified, and the semiconductor integrated circuit can be tested at high speed. It is possible.
【００７２】（４）試験装置が被試験対象である半導体
集積回路に備えられた複数の出力端子を所定の数の出力
端子群に分けて各出力端子群毎の階調出力電圧の判定を
行う出力制御手段を備えたことから、例えばすべての出
力端子に対応してすべての階調電圧用配線を２値化する
ことにより、２値化手段においてトライステートバッフ
ァに高度の電流駆動能力が要求される等を防止でき、２
値化手段を実現するためのコストの増加を防止すること
ができる。(4) The test apparatus divides a plurality of output terminals provided in the semiconductor integrated circuit to be tested into a predetermined number of output terminal groups and determines the gradation output voltage for each output terminal group. Since the output control means is provided, for example, by binarizing all the gradation voltage wirings corresponding to all the output terminals, the tristate buffer is required to have a high current driving capability in the binarizing means. Can be prevented, and 2
It is possible to prevent an increase in cost for realizing the value conversion means.
【００７３】（５）入力される所定のディジタル階調デ
ータに応じて備えられた複数の階調電圧用配線から所定
の階調電圧用配線を選択して出力端子と接続することに
より各出力端子から所定の階調電圧を出力する半導体集
積回路を良否を試験する際に、前記所定の階調電圧用配
線の電圧値を他の階調電圧用配線と異なるようにして２
値化させる２値化工程と、所定の階調電圧値を示す前記
ディジタル階調データにより選択されるべき階調電圧用
配線が選択されているか否かを検出して該半導体集積回
路の良否を判定する判定工程と、を含むことから、該半
導体集積回路の良否の判定をＤＣ電圧測定器等を用いる
ことなく高速かつ低廉に行うことができる。(5) Each of the output terminals is selected by selecting a predetermined gradation voltage wiring from a plurality of gradation voltage wirings provided according to the predetermined digital gradation data to be input and connecting it to the output terminal. When testing the semiconductor integrated circuit that outputs a predetermined gradation voltage from 1 to 2, the voltage value of the predetermined gradation voltage wiring is set to be different from that of the other gradation voltage wiring.
The binarization step of binarizing, and whether or not the gradation voltage wiring to be selected by the digital gradation data indicating a predetermined gradation voltage value is detected to determine whether the semiconductor integrated circuit is good or bad. Since the determination step is included, the quality of the semiconductor integrated circuit can be determined at high speed and at low cost without using a DC voltage measuring device or the like.
【００７４】よって、簡易な構成で高速かつ低廉に半導
体集積回路の良否を判定することが可能な半導体集積回
路、半導体集積回路の試験装置、及び半導体集積回路の
試験方法を提供することができる。Therefore, it is possible to provide a semiconductor integrated circuit, a semiconductor integrated circuit testing apparatus, and a semiconductor integrated circuit testing method capable of determining the quality of a semiconductor integrated circuit with a simple structure at high speed and at low cost.
【図１】液晶駆動用半導体集積回路の基本的構成を示す
図である。FIG. 1 is a diagram showing a basic configuration of a liquid crystal driving semiconductor integrated circuit.
【図２】従来の半導体集積回路試験装置の構成を示す図
である。FIG. 2 is a diagram showing a configuration of a conventional semiconductor integrated circuit test apparatus.
【図３】本発明の液晶駆動用半導体集積回路の構成を示
す図である。FIG. 3 is a diagram showing a configuration of a liquid crystal driving semiconductor integrated circuit of the present invention.
【図４】第１の実施形態における液晶駆動用半導体集積
回路の構成を示す図である。FIG. 4 is a diagram showing a configuration of a liquid crystal driving semiconductor integrated circuit in the first embodiment.
【図５】第２の実施形態における液晶駆動用半導体集積
回路の構成を示す図である。FIG. 5 is a diagram showing a configuration of a liquid crystal driving semiconductor integrated circuit according to a second embodiment.
【図６】本発明の動作を示すタイミングチャートであ
る。FIG. 6 is a timing chart showing the operation of the present invention.
【図７】第３の実施形態における液晶駆動用半導体集積
回路の構成を示す図である。FIG. 7 is a diagram showing a configuration of a liquid crystal driving semiconductor integrated circuit according to a third embodiment.
【図８】第３の実施形態における動作を示すタイミング
チャートである。FIG. 8 is a timing chart showing an operation in the third embodiment.
１−液晶駆動半導体集積回路 ２−ＤＡＣ回路 ３−階調電圧用オペアンプ ４−２値化制御レジスタ ５−ＴＥＳＴ端子 ６（６ａ、６ｂ）−２値出力バッファ ７−ＬＯＡＤレジスタ ８−階調データデコーダ回路 ９−高抵抗制御レジスタ １０−階調電圧出力端子 １１−クロック入力端子 １２−階調データ入力端子 1-Liquid crystal driving semiconductor integrated circuit 2-DAC circuit 3-Op Amp for gradation voltage 4-2 binarization control register 5-TEST terminal 6 (6a, 6b) -binary output buffer 7-LOAD register 8-grayscale data decoder circuit 9-High resistance control register 10-gradation voltage output terminal 11-Clock input terminal 12-Gradation data input terminal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｆ Ｆターム(参考） 2G132 AA11 AK07 AK19 AL09 2H088 FA11 HA06 MA13 2H093 NA53 NC16 NC24 NC90 ND06 ND56 5F038 CD08 DF03 DT04 DT05 DT15 EZ20 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 27/04 H01L 27/04 FF term (reference) 2G132 AA11 AK07 AK19 AL09 2H088 FA11 HA06 MA13 2H093 NA53 NC16 NC24 NC90 ND06 ND56 5F038 CD08 DF03 DT04 DT05 DT15 EZ20
Claims (5)
積回路の各出力端子が出力すべき階調電圧値を示すディ
ジタル階調データの入力に応じて、段階的に電圧値の異
なる複数の階調電圧用配線のうちから該出力すべき階調
電圧値に対応する階調電圧用配線を選択して該出力端子
に接続し、前記出力すべき階調電圧値の階調電圧を該出
力端子毎に出力させるＤ／Ａコンバータを備えた半導体
集積回路であって、 前記複数の階調電圧用配線うちの所定の階調電圧配線と
その他の階調電圧配線とを互いに異なる２値の値にする
２値化データ及び該２値化データが該階調電圧用配線に
供給されるタイミングを制御する２値化データ出力制御
信号に基づいて前記複数の階調電圧用配線の電圧値を所
定のタイミングで２値化する２値化手段を備えたことを
特徴とする半導体集積回路。1. A semiconductor integrated circuit having a plurality of gradation voltage output terminals, wherein a plurality of gradationally different voltage values are input in response to input of digital gradation data indicating a gradation voltage value to be output from each output terminal. Of the gradation voltage wirings, the gradation voltage wiring corresponding to the gradation voltage value to be output is selected and connected to the output terminal, and the gradation voltage having the gradation voltage value to be output is selected. A semiconductor integrated circuit having a D / A converter for outputting each output terminal, wherein a predetermined grayscale voltage wiring of the plurality of grayscale voltage wirings and other grayscale voltage wirings of different binary values are provided. The voltage values of the plurality of gradation voltage wirings based on the binary data output control signal that controls the binary data to be a value and the timing at which the binary data is supplied to the gradation voltage wirings. A binarizing means for binarizing at a predetermined timing is provided. And a semiconductor integrated circuit.
出力自在にするＤ／Ａコンバータの出力電圧源のオペア
ンプからの出力を２値化する回路、前記２値化データを
記憶するレジスタ、及び２値化データ出力制御信号に基
づいて該レジスタに記憶される該２値化データの前記複
数の階調電圧用配線への出力タイミングを制御するトラ
イステートバッファを備えたことを特徴とする請求項１
に記載の半導体集積回路。2. A circuit for binarizing an output from an operational amplifier of an output voltage source of a D / A converter for gradually outputting a multi-valued voltage, wherein the binarizing means outputs the binarized data. And a tristate buffer for controlling the output timing of the binary data stored in the register to the plurality of gradation voltage wirings based on the binary data output control signal. Claim 1 characterized by
The semiconductor integrated circuit according to 1.
積回路の各出力端子が出力すべき階調電圧値を示すディ
ジタル階調データの入力に応じて、段階的に電圧値の異
なる複数の階調電圧用配線のうちから該出力すべき階調
電圧値に対応する階調電圧用配線を選択して該出力端子
に接続し前記出力すべき階調電圧値の階調電圧を該出力
端子毎に出力させるＤ／Ａコンバータと、前記複数の階
調電圧用配線うちの所定の階調電圧配線とその他の階調
電圧配線とを互いに異なる２値の値にする２値化データ
及び該２値化データが該階調電圧用配線に供給されるタ
イミングを制御する２値化データ出力制御信号に基づい
て前記複数の階調電圧用配線の電圧値を所定のタイミン
グで２値化する２値化手段と、を備えた半導体集積回路
の試験装置であって、 所定の階調電圧値を示す前記ディジタル階調データと、
該所定の階調電圧値に対応する階調電圧用配線のみ他の
階調電圧用配線と異なる値にする前記２値化データと、
を前記半導体集積回路に入力するとともに、前記複数の
出力端子から出力される該２値化された値に基づいて前
記Ｄ／Ａコンバータの良否を判定する判定手段を備えた
ことを特徴とする半導体集積回路の試験装置。3. A plurality of stepwise different voltage values according to input of digital gradation data indicating a gradation voltage value to be output from each output terminal of a semiconductor integrated circuit having a plurality of gradation voltage output terminals. The gradation voltage wiring corresponding to the gradation voltage value to be output is selected from among the gradation voltage wirings, and is connected to the output terminal to output the gradation voltage having the gradation voltage value to be output. The D / A converter for outputting for each terminal, the predetermined grayscale voltage wiring of the plurality of grayscale voltage wirings, and the binarized data for setting the other grayscale voltage wirings to different binary values, and Binarize the voltage values of the plurality of gradation voltage wirings at a predetermined timing based on a binary data output control signal that controls the timing at which the binary data is supplied to the gradation voltage wirings 2 It is a semiconductor integrated circuit testing device equipped with a quantizing means. , And the digital gray-scale data indicative of a predetermined gradation voltage value,
The binarized data in which only the gradation voltage wiring corresponding to the predetermined gradation voltage value is set to a value different from other gradation voltage wirings,
To the semiconductor integrated circuit, and a determination means for determining whether the D / A converter is good or bad based on the binarized values output from the plurality of output terminals. Integrated circuit test equipment.
群に分割するとともに順次各出力端子群毎の階調出力電
圧によって前記判定を行う出力制御手段を備えたことを
特徴とする請求項３に記載の半導体集積回路の試験装
置。4. An output control means for dividing the plurality of output terminals into a predetermined number of output terminal groups and sequentially performing the determination based on a gradation output voltage for each output terminal group. Item 3. A semiconductor integrated circuit test apparatus according to Item 3.
子のうち各出力端子が出力すべき階調電圧値を示すディ
ジタル階調データの入力に応じて、段階的に電圧値の異
なる複数の階調電圧用配線のうちから該出力すべき階調
電圧値に対応する階調電圧用配線を選択して出力端子に
接続し前記出力すべき階調電圧値の階調電圧を該出力端
子毎に出力させるＤ／Ａコンバータを備えた半導体集積
回路の試験方法であって、 前記階調電圧用配線の電圧値を２値化する２値化工程
と、所定の階調電圧値を示す前記ディジタル階調データ
を前記半導体集積回路に入力するとともに該所定の階調
電圧値に対応する階調電圧用配線のみ他の階調電圧用配
線と異なる値にし、前記複数の出力端子から出力される
該２値化された値に基づいて前記Ｄ／Ａコンバータの良
否を判定する判定工程と、を含むことを特徴とする半導
体集積回路の試験方法。5. A plurality of floors having different voltage values stepwise according to input of digital gradation data indicating a gradation voltage value to be output from each output terminal among a plurality of output terminals provided in a semiconductor integrated circuit. A gradation voltage wiring corresponding to the gradation voltage value to be output is selected from among the voltage adjustment wirings, connected to an output terminal, and a gradation voltage having the gradation voltage value to be output is output for each output terminal. A method of testing a semiconductor integrated circuit having a D / A converter for outputting, comprising: a binarizing step of binarizing a voltage value of the gradation voltage wiring; and a digital floor indicating a predetermined gradation voltage value. The gradation data is input to the semiconductor integrated circuit, and only the gradation voltage wiring corresponding to the predetermined gradation voltage value has a different value from the other gradation voltage wirings, and the gradation data is output from the plurality of output terminals. The D / A converter based on the binarized value A method for testing a semiconductor integrated circuit, comprising: a determining step of determining quality of the data.
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|---|---|---|---|---|
| KR100795720B1 (en) * | 2004-01-31 | 2008-01-17 | 삼성전자주식회사 | Source driving circuit for liquid crystal display |
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