JP2003124474A

JP2003124474A - 半導体デバイス

Info

Publication number: JP2003124474A
Application number: JP2001322000A
Authority: JP
Inventors: Hidekazu Suzuki; 英一鈴木; Masatake Kanamaru; 正剛金丸; Junji Ito; 順司伊藤; Toshihiro Sekikawa; 敏弘関川; Kenichi Ishii; 賢一石井
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2001-10-19
Filing date: 2001-10-19
Publication date: 2003-04-25

Abstract

(57)【要約】【課題】集積回路が大規模になればなるほど、また、
多機能になればなるほど、低消費電力化のために、ゲー
トしきい値電圧の制御が重要な技術となる。ところが、
これに対する集積回路として最適なゲートしきい値電圧
の制御方法は十分なものがなかった。【解決手段】本願発明は、複数の電界効果トランジス
タに共通の下部ゲートを設けることによって、そこに含
まれる複数の電界効果トランジスタの上部ゲートしきい
値電圧を自由に制御することが出来るようにするもので
ある。それによって、チップ内の必要な部分、必要なタ
イミングにおいて最適な上部しきい値電圧を設定して、
該半導体デバイスが構成する集積回路全体の最適なパフ
ォーマンスと低消費電力化を可能にする。また、本願発
明による半導体デバイスの複数の電界効果トランジスタ
部分が、チャネル領域を挟んで上部ゲートと共通下部ゲ
ートを有する二重ゲート電界効果トランジスタ構造をと
ることにより、短チャネル効果を抑止し、該半導体デバ
イスの極微細化も可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、複数の絶縁ゲー
ト電界効果トランジスタを含む半導体デバイスに関し、
特に共通化された下部ゲートにより自由に該複数の絶縁
ゲート電界効果トランジスタのゲートしきい値電圧を制
御できる半導体デバイスに関する。

【０００２】驚異的な発展を続けてきたシリコン集積回
路（Si ULSI）を構成する単位素子は、絶縁ゲート電界
効果トランジスタ（MOSFET）である。その高集積化、高
性能化は、主に素子の微細化（いわゆるスケーリング）
によって実現されてきた。その場合に最も重要になる技
術は、オフ状態からオン状態に移る境目のゲート電圧で
あるゲートしきい値電圧の制御技術である。素子の微細
化に関して、素子の基本寸法が１μmを切ったあたりか
らの更なる微細化に際しては、単純なスケーリング則が
成り立たなくなり、様々なデバイス構造上の工夫がなさ
れてきた。また、素子の微細化に伴う集積回路の高集積
・高密度化によって、そのままのデバイス構成では消費
電力の増加は避けられず、様々な低消費電力化の工夫が
なされてきた。低消費電力化の最も有効な手段は、MOSF
ETのゲートしきい値電圧を細かく制御して無駄な電力を
省くことである。そのために例えば、次のような技術が
開発されている。

【０００３】通常のCMOS回路において、nチャネルMOSFE
TとpチャネルMOSFETの両方のFETしきい値電圧を、同一
ゲート電極材料によっては、最適にすることはできない
ので、nチャネルMOSFETにはn⁺ポリシリコンゲートを、p
チャネルMOSFETにはp⁺ポリシリコンゲートを用いること
によってnチャネル、pチャネルMOSFETの両FETのゲート
しきい値電圧を最適化して低消費電力化を行うデュアル
ゲート構造技術がある。また、ロジックとメモリが混在
するような集積回路で、早い動作速度が必要な部分に
は、オフ時の漏れ電流を犠牲にしても大きな駆動電流能
力を得るために小さなゲートしきい値電圧を用い、早い
動作速度は必要としないが、オフ時の漏れ電流を極力抑
えるために大きなゲートしきい値電圧を用いるマルチし
きい値技術がある。

【０００４】一方、素子の極微細化、すなわち、短チャ
ネル化に伴って顕在化してくる主な問題点は、ソース、
ドレインが接近することによってドレイン電界がソース
まで影響を及ぼすようになり、素子動作に悪影響を及ぼ
すようになることである。具体的には、ゲートしきい値
電圧がチャネル長の縮小に伴ってシフトをしてしまう、
ゲートしきい値電圧のロールオフや、サブスレッショー
ルド特性がなまることによりオフからオンに要する電圧
幅が増大することによる、サブスレッショールド傾きの
増大などの、いわゆる、短チャネル効果が現れることで
ある。

【０００５】これを阻止するための最も有効なFET構造
として第１図に示すような二重ゲート電界効果トランジ
スタが提案されている（特許第2021931号）。第１図に
おいて、１は基板、２は第１の絶縁物、７は下部ゲート
絶縁膜、３，４，５は第１のゲート絶縁膜の上に設けら
れた半導体単結晶層に形成されたソース領域、ドレイン
領域、およびチャネル領域であり、６は上部ゲート絶縁
膜、８は上部ゲート電極、９は上部ゲート電極８直下の
チャネル領域５の下に下部ゲート絶縁膜を介して形成さ
れた下部ゲート電極、３０はソース電極、４０はドレイ
ン電極である。この構造は、上下のゲート電極８および
９により、チャネル領域５をシールドし、ドレイン電界
がソース、チャネル領域界面の電位分布に与える影響を
押さえることによって、短チャネル化してもソース、チ
ャネル領域界面の電位分布をゲート電極のみで安定して
制御できるようにし、ゲートしきい値電圧の急激なシフ
トを防止できる構造になっている。また、下部ゲート電
極に印加する電圧によってそのゲートしきい値電圧を変
えることが出来ることも指摘されている。

【０００６】

【発明が解決しようとする課題】集積回路が大規模にな
ればなるほど、また、多機能になればなるほど、低消費
電力化のためのゲートしきい値電圧の制御が重要な技術
となる。ところが、これに対する集積回路として最適な
ゲートしきい値電圧の制御方法は十分なものがなかっ
た。nチャネルMOSFETとpチャネルMOSFETのゲート電極材
料を変えてCMOS回路のゲートしきい値電圧を制御するデ
ュアルゲート電極技術にしても、高速動作対応MOSFETと
低速動作対応MOSFETに異なるゲート電極材料を用いてゲ
ートしきい値電圧を変え低消費電力化をはかるマルチし
きい値技術にしても、デバイス材料の増加によるプロセ
スの複雑化に加えて、ゲート電極材料によってゲートし
きい値電圧を変化できる値は決まっているので、ゲート
しきい値電圧を集積回路内で自由に、すなわち、集積回
路内で最適に制御し、集積回路全体として最適に低消費
電力化を実現することは困難であった。

【０００７】また、短チャネル効果抑止に極めて有効で
ある二重ゲート電界効果トランジスタにしても、極浅い
チャネル領域５の不純物制御ではゲートしきい値電圧を
制御することは困難であり、ゲート電極材料の選択とい
う困難な技術を確立する必要があった。また、下部ゲー
トに電圧を印加することによってゲートしきい値電圧を
変えることが出来ることは指摘されていたとはいえ、個
々の二重ゲート電界効果トランジスタの下部ゲート電極
一つ一つに電圧を印加することは極めて困難であるし、
デバイス作製上においても極めて煩雑にならざるを得な
い欠点があった。

【０００８】

【課題を解決するための手段】集積回路を構成する半導
体デバイスのゲートしきい値電圧の制御は、集積回路の
パフォーマンスの上からも、消費電力低減のためにも重
要である。MOSFETの低消費電力化のためには駆動電源電
圧の低電圧化とともに、ゲートしきい値電圧の制御が有
効である。ゲートしきい値電圧を小さくすると、動作時
の電流駆動力は増強されるが、オフ時の漏れ電流が増大
し、待機時の消費電力が増大してしまう。一方、ゲート
しきい値電圧を大きくすると、オフ時の漏れ電流は小さ
くなり待機時の消費電力は押さえられるが、動作時の電
流駆動能力も下がる。すなわち、集積回路が大規模にな
ればなるほど最適なゲートしきい値電圧制御が要求され
ることになる。

【０００９】本願発明は、上記課題に対して、集積回路
として最適なゲートしきい値電圧の制御を可能にし、集
積回路のハイパフォーマンスと低消費電力化を同時に満
たす手段を提供するものである。すなわち、基板上に第
１の絶縁物及び第１のゲート絶縁膜を介して設けられた
半導体結晶からなるソース領域、ドレイン領域、及び、
チャネル領域を有し、かつ、該チャネル領域上に、該ソ
ース領域、該ドレイン領域を差し渡すごとく、第２のゲ
ート絶縁膜を介して設けられた上部ゲート電極を有する
絶縁ゲート電界効果トランジスタを複数個形成し、該複
数のトランジスタの上部ゲート電極に対向する位置に、
上記第１のゲート絶縁膜を介して、該複数のトランジス
タに共通の下部ゲート電極を設けたことを特徴とする半
導体デバイスによって、下部ゲート電極に、該半導体デ
バイスが最適の上部ゲートしきい値電圧になるように電
圧を印加し、該半導体デバイスが構成する集積回路全体
の最適なパフォーマンスと低消費電力化を実現するもの
である。

【００１０】

【実施例１】図２は、本願発明の第１の実施例であ
る。図１に示す従来の二重ゲート電界効果トランジスタ
との違いは、本願発明においては、下部ゲートが複数の
絶縁ゲートトランジスタに共通となっている所にある。
従来の二重ゲート電界効果トランジスタの下部ゲート
は、ドレイン電界がソースまで及ぶのを阻止するシール
ドの効果を期待し短チャネル効果抑止を目的にしたもの
である。従って、従来の二重ゲート電界効果トランジス
タの下部ゲートは個々の単体デバイスの短チャネル効果
を目指したものであり複数のデバイスにまたがる効果は
意図していない。従来の二重ゲート電界効果トランジス
タにおいて、上部ゲート、下部ゲートを分離して、下部
ゲートによって上部ゲートしきい値電圧を変化させうる
ことは指摘されてはいるが、あくまでも、単体デバイス
内に限った効果であり、もし、複数の二重ゲート電界効
果トランジスタで上部ゲートしきい値電圧を制御するた
めには個々に電圧を印加しなければならない。

【００１１】これに対して、本願発明の第１の実施例で
は、複数の電界効果トランジスタの下部ゲートが共通に
なっており、該共通下部ゲートに最適な電圧を印加する
ことによって複数の電界効果トランジスタを含む本半導
体デバイスの最適な上部ゲートしきい値電圧を得ること
が出来る。例えば、ある期間だけ極端に駆動電流能力を
高めたい場合には、極端に小さい上部ゲートしきい値電
圧になるようにnチャネル電界効果トランジスタなら相
対的に負の方向にバイアスすれば実現できる。図２の第
１の実施例において、個々の電界効果トランジスタのチ
ャネル領域は上部、下部ゲートに挟まれた、従来の二重
ゲート電界効果トランジスタと同様であるので、従来の
二重ゲート電界効果トランジスタと同様の短チャネル効
果抑止が行え、本願発明の半導体デバイスは極微細化に
も対応しているものである。

【００１２】

【実施例２】図３は、本願発明の第２の実施例であ
る。図３において、３−１，４−１，５−１及び８−１
は、それぞれ第１番目のトランジスタのソース領域、ド
レイン領域、チャンネル領域及び上部ゲート電極であ
る。図３においては、３個のトランジスタが示されてい
る。すでに説明した図２に示す第１の実施例において
は、複数の電界効果トランジスタの共通下部ゲートが、
複数の電界効果トランジスタのソース・ドレイン下部を
よぎって設置されているのに対して、本第２の実施例に
おいては、複数の電界効果トランジスタの共通下部ゲー
トが各ソース・ドレインに対して直角に設置されてい
る。本願発明による共通下部ゲートへの電圧印加による
上部ゲートしきい値電圧の制御において、該共通下部ゲ
ートとチャネル領域間の下部ゲート絶縁膜は薄いほど容
量が大きくなり低電圧で実行できるが、ソース・ドレイ
ンと共通下部ゲートがオーバーラップしているとその間
の容量のため動作速度が妨げられることがある。それを
避けるためには、ソース・ドレインと共通下部ゲートが
オーバーラップしている部分との間の絶縁物を厚くする
などの措置が必要になる場合がある。

【００１３】これに対して、図３に示す第２の実施例に
おいては、ソース・ドレインと共通下部ゲートのオーバ
ーラップを最小限にし、共通下部ゲートが各ソース・ド
レインに対して直角に設置されているので、ソース・ド
レインとのカップリング容量のために生じる動作速度の
劣化は避けることが出来る。

【００１４】

【実施例３】図４は、本願発明の第３の実施例であ
る。図において、１０１、１０２は、それぞれ第１半導
体デバイス及び第２半導体デバイスの共通下部電極であ
り、その他の図番は、第２図と同じものを指している。
この実施例においては、共通下部ゲートを持つ複数の電
界効果トランジスタでなる半導体デバイスが複数個同一
チップ内に設置されているものである。この実施例にお
いては、異なる共通下部ゲートを有する複数の電界効果
トランジスタからなる本半導体デバイス毎に上部ゲート
しきい値電圧を、各々の共通下部ゲートに印加する電圧
を変えることで、各々独立に設定することが出来る。す
なわち、同一チップ内において、必要な部分あるいはタ
イミングだけ高速動作を可能にしたり、逆に、必要な部
分あるいはタイミングだけ待機時の漏れ電流を最小にし
たりして、該半導体デバイスが構成する集積回路全体の
最適なパフォーマンスと低消費電力化を実現することが
できる。

【００１５】

【発明の効果】本願発明によれば、複数の電界効果トラ
ンジスタに共通の下部ゲートを設けることによって、そ
こに含まれる複数の電界効果トランジスタの上部ゲート
しきい値電圧を自由に制御することが出来る。すなわ
ち、共通下部ゲートによって上部ゲートしきい値電圧を
小さくすることによって電流駆動力を最大にし高速動作
を実現することが出来る。また、待機時などには、共通
下部ゲートによって上部ゲートしきい値電圧を大きくす
ることによって漏れ電流を最小にし、消費電力の極小化
を図ることが出来る。本願発明によれば何れの動作もチ
ップ内の任意の場所、任意のタイミングに、各共通下部
ゲートに印加する電圧により制御することが出来る。す
なわち、各々の該半導体デバイスの共通下部ゲート電極
に、該半導体デバイスが最適の上部ゲートしきい値電圧
になるように電圧を印加し、該半導体デバイスが構成す
る集積回路全体の最適なパフォーマンスと低消費電力化
を実現することができる。

【００１６】さらに、本願発明による半導体デバイスの
複数の電界効果トランジスタ部分は、チャネル領域を挟
んで上部ゲートと共通下部ゲートを有する二重ゲート電
界効果トランジスタ構造をとっているので、短チャネル
効果抑止特性をも有していることから、本願発明の半導
体デバイスは極微細化にも対応できるものである。

【図面の簡単な説明】

【図１】従来の二重ゲート電界効果トランジスタの断
面図

【図２】第一の実施例である半導体デバイスの断面図

【図３】第二の実施例である半導体デバイスの平面図

【図４】第三の実施例である半導体集積回路の断面図

【符号の説明】

１基板２第１の絶縁物３ソース領域４ドレイン領域５チャネル領域６第２のゲート絶縁膜７第１のゲート絶縁膜８上部ゲート電極９下部ゲート電極１０共通下部ゲート電極２０第１の共通下部ゲート電極への可変電圧印加手段２１第２の共通下部ゲート電極への可変電圧印加手段３０ソース電極４０ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/092 (72)発明者関川敏弘茨城県つくば市東１−１−１独立行政法人産業技術総合研究所つくばセンター内 (72)発明者石井賢一茨城県つくば市東１−１−１独立行政法人産業技術総合研究所つくばセンター内Ｆターム(参考） 5F048 AA00 AC01 AC04 BA16 BB02 BB14 5F110 AA01 AA04 AA08 AA09 BB04 EE30 GG12 HM13

Claims

【特許請求の範囲】

【請求項１】基板上に第１の絶縁物及び第１のゲート
絶縁膜を介して設けられた半導体結晶からなるソース領
域、ドレイン領域及びチャネル領域を有し、かつ、該チ
ャネル領域上に、該ソース領域、該ドレイン領域を差し
渡すごとく、第２のゲート絶縁膜を介して設けられた上
部ゲート電極を有する絶縁ゲート電界効果トランジスタ
を複数個形成し、該複数のトランジスタの該上部ゲート
電極に対向する位置に、上記第１のゲート絶縁膜を介し
て、該複数のトランジスタに共通の下部ゲート電極を設
けたことを特徴とする半導体デバイス。
【請求項２】上記請求項１記載の半導体デバイスにお
いて、上記下部ゲート電極に電圧を印加して、上記複数
のトランジスタのしきい値電圧を制御することを特徴と
する半導体デバイス。
【請求項３】上記請求項１記載の半導体デバイスにお
いて、上記下部ゲート電極は、該複数のトランジスタの
チャネル方向と同じ方向に共通化されていることを特徴
とする半導体デバイス。
【請求項４】上記請求項１記載の半導体デバイスにお
いて、上記下部ゲート電極は、該複数のトランジスタの
チャネル方向と直角方向に共通化されていることを特徴
とする半導体デバイス。
【請求項５】上記請求項１記載の半導体デバイスを少
なくとも一つ有することを特徴とする半導体集積回路。
【請求項６】上記請求項５記載の半導体集積回路にお
いて、上記下部ゲート電極に電圧を印加することによっ
て上記半導体デバイスのしきい値電圧を制御することを
特徴とする集積回路。
【請求項７】上記請求項５記載の集積回路において、
各半導体デバイスの下部ゲート電極に各々独立に電圧を
印加して、該半導体デバイスのしきい値電圧を各々独立
に制御する回路を設けたことを特徴とする集積回路。