JP2003124386A - Multi-cavity molded wiring board, wiring board, package for housing multi-cavity molded semiconductor device and package for housing semiconductor device - Google Patents
Multi-cavity molded wiring board, wiring board, package for housing multi-cavity molded semiconductor device and package for housing semiconductor deviceInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、一つの基板から多
数個の配線基板を分割して作製するための多数個取り配
線基板、その多数個取り配線基板から作製される配線基
板、多数個取り配線基板を用いた多数個取り半導体素子
収納用パッケージ、および配線基板を用いた半導体素子
収納用パッケージに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-cavity wiring board for dividing and manufacturing a large number of wiring boards from one board, a wiring board manufactured from the multi-cavity wiring board, and a multi-cavity wiring board. The present invention relates to a multi-cavity semiconductor element storage package using a wiring board and a semiconductor element storage package using a wiring board.
【0002】[0002]
【従来の技術】従来の高周波信号で作動する半導体素子
を収納する半導体素子収納用パッケージのうち、リード
レスチップキャリアパッケージ(LCCパッケージ)の
分解斜視図を図6に示す。同図に示すように、このLC
Cパッケージは、一般に上面に半導体素子14が載置され
る載置部11dを有するアルミナ(Al2O3)セラミック
ス,窒化アルミニウム(AlN)セラミックス等のセラ
ミック基板を複数枚積層した基体11から成る。2. Description of the Related Art FIG. 6 shows an exploded perspective view of a leadless chip carrier package (LCC package), which is a conventional semiconductor device housing package for housing semiconductor devices that operate with high frequency signals. As shown in the figure, this LC
The C package generally comprises a base 11 on which a plurality of ceramic substrates such as alumina (Al 2 O 3 ) ceramics and aluminum nitride (AlN) ceramics having a mounting portion 11d on which the semiconductor element 14 is mounted are laminated.
【0003】この基体11の第1のセラミック基板11a,
第2のセラミック基板11bの側面に溝を設けるととも
に、その溝の内面に電解メッキ層等から成る導電部を設
ける。そして、外部の実装基板(図示せず)と、半導体
素子収納用パッケージ内部に形成されシグナル(S)ラ
インおよびグランド(G)ラインが形成された配線パタ
ーン12とが、電極パッド(外部接続端子)11eにより、
電気的に接続される。この電極パッド11eは上記の溝の
内面に形成された導電部から成る。The first ceramic substrate 11a of the base 11,
A groove is provided on the side surface of the second ceramic substrate 11b, and a conductive portion made of an electrolytic plating layer or the like is provided on the inner surface of the groove. Then, an external mounting substrate (not shown) and the wiring pattern 12 formed inside the semiconductor element housing package and formed with the signal (S) line and the ground (G) line are connected to electrode pads (external connection terminals). By 11e,
It is electrically connected. The electrode pad 11e is composed of a conductive portion formed on the inner surface of the groove.
【0004】また、基体11の第3のセラミック基板11c
の側面には、蓋体13との接合面積を大きくして蓋体13の
基体11に対する接合を強固なものとするために、第1の
セラミック基板11a,第2のセラミック基板11bのよう
な溝は形成されておらず、この第3のセラミック基板11
eは所謂シールリングとしての機能を有する。The third ceramic substrate 11c of the base 11 is also used.
In order to increase the bonding area of the lid 13 to the base body 11 and to strengthen the bonding of the lid 13 to the base body 11, the side surfaces of the grooves of the first ceramic substrate 11a and the second ceramic substrate 11b are formed. Is not formed, this third ceramic substrate 11
e has a function as a so-called seal ring.
【0005】このような半導体素子収納用パッケージ
は、非常に小型であるため母基板となる1枚のセラミッ
クグリーンシートに分割溝(スリット)16を設け、複数
枚積層し焼結してセラミックスとした後に電解メッキを
施し、その後分割溝16で分割することにより個々の製品
(LCCパッケージ)とするといった所謂多数個取りに
より製造するのがよい。この多数個取りにより製造した
方が、分割された個々のセラミックグリーンシートを積
層し焼結するよりも製造を非常に容易にでき、またコス
トを低く抑えることができる。Since such a package for housing a semiconductor element is very small, a dividing groove (slit) 16 is provided in one ceramic green sheet which is a mother substrate, and a plurality of layers are laminated and sintered to obtain a ceramic. It is preferable to manufacture by so-called multi-cavity production in which individual products (LCC packages) are obtained by performing electrolytic plating later and then dividing by the dividing groove 16. Manufacturing by this multi-cavity production is much easier than stacking and sintering individual ceramic green sheets that have been divided, and the cost can be kept low.
【0006】そのため、基体11は、図7〜図9のそれぞ
れの部分拡大平面図に示す、第1のセラミック基板11
a,第2のセラミック基板11b,第3のセラミック基板
11c用のセラミックグリーンシートを積層し、焼結して
セラミックスとした後に電解メッキを施し、その後分割
溝16で分割することにより半導体素子収納用パッケージ
用の基体11として作製される。Therefore, the base 11 is the first ceramic substrate 11 shown in the partially enlarged plan views of FIGS.
a, second ceramic substrate 11b, third ceramic substrate
Ceramic green sheets for 11c are laminated, sintered into ceramics, electrolytically plated, and then divided by the dividing grooves 16 to produce a base 11 for a package for housing a semiconductor element.
【0007】第1のセラミック基板11aとなるセラミッ
クグリーンシート上には、図7に平面図を示すように、
半導体素子14の載置部11dが設けられるとともに貫通孔
11e’が設けられ、この貫通孔11e’の略中央部を横断
するように跨って分割溝16が設けられている。On the ceramic green sheet to be the first ceramic substrate 11a, as shown in the plan view of FIG.
The mounting portion 11d of the semiconductor element 14 is provided and the through hole is formed.
11e 'is provided, and a dividing groove 16 is provided so as to cross the substantially central portion of the through hole 11e'.
【0008】また、第2のセラミック基板11bとなるセ
ラミックグリーンシートには、図8の部分拡大平面図お
よび図10の部分拡大平面図に示すように、分割溝16と中
央部の貫通孔(開口)11b’とが形成されるとともに、
略中央部が分割溝16を跨るようにして形成され、個々の
配線基板に分割された際に電極パッド11eを構成する貫
通孔11e’が設けられる。さらに、この貫通孔11e’の
分割溝16に対して両側に接続されるように配線パターン
12が形成される。また、これら貫通孔11e’の内周面と
配線パターン12とに電解メッキを施すために、貫通孔11
e’間で分割溝16を横切るように葛折状に導通パターン
15が形成されている。As shown in the partially enlarged plan view of FIG. 8 and the partially enlarged plan view of FIG. 10, the ceramic green sheet serving as the second ceramic substrate 11b has a dividing groove 16 and a through hole (opening) at the center. ) 11b 'is formed,
A substantially central portion is formed so as to straddle the dividing groove 16, and a through hole 11e ′ which constitutes an electrode pad 11e when divided into individual wiring boards is provided. Further, the wiring pattern is formed so as to be connected to both sides of the dividing groove 16 of the through hole 11e '.
12 are formed. Further, in order to perform electrolytic plating on the inner peripheral surface of these through holes 11e 'and the wiring pattern 12, the through holes 11e' are formed.
Conduction pattern in a zigzag shape so as to cross the dividing groove 16 between e '
15 are formed.
【0009】また、第3のセラミック基板11cとなるセ
ラミックグリーンシートには、図9に部分拡大平面図を
示すように、図8および図10の中央部の貫通孔11b’よ
りも若干大きく設けられた貫通孔11c’が、分割溝16と
ともに形成されている。Further, as shown in a partially enlarged plan view of FIG. 9, the ceramic green sheet to be the third ceramic substrate 11c is provided with a size slightly larger than the through hole 11b 'in the central portion of FIG. 8 and FIG. The through hole 11c 'is formed together with the dividing groove 16.
【0010】なお、第1のセラミック基板11aの貫通孔
11e’内周面における電解メッキは、第1のセラミック
基板11aと第2のセラミック基板11bとを積層した際
に、それぞれの貫通孔11e’が接触し導通することによ
り行なわれる。The through-hole of the first ceramic substrate 11a
The electroplating on the inner peripheral surface of 11e 'is performed by bringing the respective through holes 11e' into contact with each other when the first ceramic substrate 11a and the second ceramic substrate 11b are stacked, and thus they are electrically connected.
【0011】このように、電解メッキ用の導通パターン
15は、電解メッキする際に全ての貫通孔11e’および配
線パターン12を電気的に接続することができ、さらに
は、個々の製品(半導体素子収納用パッケージ)に分割
溝16で分割した際に分割面で導通パターン15が切断され
るため、各々の配線パターンを電気的に短絡させること
はない。Thus, the conductive pattern for electrolytic plating
15 can electrically connect all the through holes 11e ′ and the wiring pattern 12 during electrolytic plating, and further, when divided into individual products (semiconductor element housing packages) by the dividing grooves 16. Since the conductive pattern 15 is cut at the division surface, each wiring pattern is not electrically short-circuited.
【0012】このような基体11は、その載置部11dに半
導体素子14が金(Au)−ゲルマニウム(Ge)等の低
融点ロウ材や樹脂接着剤で接合されるとともに、配線パ
ターン12に半導体素子14の電極がボンディングワイヤ
(図示せず)を介して電気的に接続される。さらに、基
体11の上面に、鉄(Fe)−ニッケル(Ni)−コバル
ト(Co)合金,鉄(Fe)−ニッケル(Ni)合金等
の金属材料や、アルミナセラミックス,窒化アルミニウ
ムセラミックス等のセラミックスから成る蓋体13が、シ
ーム溶接等による溶接や、金(Au)−錫(Sn)半田
等の低融点ロウ材による接着により接合される。このよ
うにして半導体素子14を内部に収納した製品としての半
導体装置となる。In such a substrate 11, the semiconductor element 14 is bonded to the mounting portion 11d with a low melting point brazing material such as gold (Au) -germanium (Ge) or a resin adhesive, and the semiconductor is formed on the wiring pattern 12. The electrodes of the element 14 are electrically connected via bonding wires (not shown). Further, on the upper surface of the base 11, a metal material such as an iron (Fe) -nickel (Ni) -cobalt (Co) alloy or an iron (Fe) -nickel (Ni) alloy, or a ceramic such as alumina ceramics or aluminum nitride ceramics is used. The lid body 13 is joined by welding such as seam welding or bonding with a low melting point brazing material such as gold (Au) -tin (Sn) solder. In this way, a semiconductor device as a product in which the semiconductor element 14 is housed is obtained.
【0013】このような半導体装置は、その電極パッド
11eを介して外部の実装基板に錫(Sn)−鉛(Pb)
半田等の低融点半田で電気的に接続され、実装基板との
高周波信号の授受により半導体素子14を作動させる。Such a semiconductor device has its electrode pad
Tin (Sn) -Lead (Pb) on the external mounting board via 11e
It is electrically connected by a low melting point solder such as solder, and operates the semiconductor element 14 by exchanging a high frequency signal with the mounting substrate.
【0014】[0014]
【発明が解決しようとする課題】しかしながら、上記従
来の半導体素子収納用パッケージにおいて、例えば10G
Hz以上の高周波信号の場合に作動するような半導体素
子14を半導体素子収納用パッケージ内部に収納し半導体
装置と成した後、外部の実装基板に接続し半導体素子14
を作動させた場合、分割溝16で分割した際の貫通孔11
e’の周辺部に残存している導通パターン15の切れ端に
より、高周波信号が配線パターン12のシグナルラインの
みならず導通パターン15の切れ端にも迂回するように伝
送される。そのため、高周波信号の伝送損失が大きくな
り、高周波信号の伝達が円滑になされないという問題点
を有していた。However, in the above-mentioned conventional package for accommodating semiconductor elements, for example, 10G
After the semiconductor element 14 that operates in the case of a high frequency signal of Hz or more is housed inside the semiconductor element housing package to form a semiconductor device, the semiconductor element 14 is connected to an external mounting board.
Through the through-hole 11 when divided by the dividing groove 16
The high frequency signal is transmitted not only to the signal line of the wiring pattern 12 but also to the cut edge of the conductive pattern 15 by the cut edge of the conductive pattern 15 remaining in the peripheral portion of e ′. Therefore, there is a problem that the transmission loss of the high frequency signal becomes large and the high frequency signal cannot be transmitted smoothly.
【0015】本発明は上記問題点に鑑み案出されたもの
で、その目的は、配線パターンのシグナルラインを伝送
する高周波信号の伝送特性を円滑なものとすることによ
り、半導体素子の高周波信号による作動性を良好なもの
とすることにある。The present invention has been devised in view of the above problems, and an object thereof is to make the transmission characteristic of a high frequency signal transmitted through a signal line of a wiring pattern smooth so that the high frequency signal of a semiconductor device can be used. It is to improve the operability.
【0016】[0016]
【課題を解決するための手段】本発明の多数個取り配線
基板は、セラミックスから成る母基板の主面に分割溝で
区切られた略四角形の複数の配線基板領域が縦横に配列
形成された多数個取り配線基板において、隣接する配線
基板領域の間で前記分割線を横切って形成された複数の
配線パターンと、隣接する配線パターン間で前記分割線
を越えて形成され、かつ1本の前記配線パターンに対し
て一方のみの前記配線基板領域において接続されている
導通パターンとを具備し、この導通パターンは、前記分
割溝に対して略直交し、かつ前記配線パターンと前記分
割溝との間で湾曲していることを特徴とするものであ
る。A multi-cavity wiring board according to the present invention has a large number of wiring board regions, which are substantially quadrangular and divided by dividing grooves, are formed vertically and horizontally on a main surface of a mother board made of ceramics. In the individual wiring board, a plurality of wiring patterns formed across the dividing line between adjacent wiring board regions and one wiring formed between the adjacent wiring patterns over the dividing line. A conductive pattern connected to only one of the wiring board regions with respect to the pattern, the conductive pattern being substantially orthogonal to the dividing groove, and between the wiring pattern and the dividing groove. It is characterized by being curved.
【0017】本発明の多数個取り配線基板は、上記の構
成により、分割溝に沿って分割して配線基板を作製した
際に、導通パターンは例えば一つおきの配線パターンに
接続された状態で配線基板の周辺部に残存することにな
り、その導通パターンを例えば円弧状等に湾曲させるこ
とにより、パターンのかすれ等による断線を防ぐことが
でき、また、分割溝に対して略直交させることにより、
分割溝がずれた場合においても露出する導通パターンの
露出面積を小さくすることができ、信号用の配線パター
ンを伝搬する高周波信号の伝送損失を小さくすることが
できる。According to the multi-cavity wiring board of the present invention having the above structure, when the wiring board is manufactured by dividing the wiring board along the dividing grooves, the conductive patterns are connected to, for example, every other wiring pattern. By remaining in the peripheral portion of the wiring board, the conductive pattern can be curved, for example, in an arc shape to prevent disconnection due to fading of the pattern, and by making it substantially orthogonal to the dividing groove. ,
Even when the dividing groove is displaced, the exposed area of the conductive pattern that is exposed can be reduced, and the transmission loss of the high frequency signal propagating through the signal wiring pattern can be reduced.
【0018】また、本発明の配線基板は、外形が略四角
形のセラミック基板の主面に、周辺部と中央部の間に形
成されたn本(nは2以上の整数)の配線パターンと、
前記配線パターンのうち1〜m本{ただし、nが偶数の
場合m=n/2、nが奇数の場合m=(n十1)/2で
ある}に設けられるとともに、前記配線パターンの途中
から両側に前記周辺部に向かって枝分かれするように付
加された導通パターンとを具備し、この導通パターン
は、前記セラミック基板の外辺に対して略直交し、かつ
前記配線パターンと前記外辺との間で湾曲していること
を特徴とするものである。Further, the wiring board of the present invention has n (n is an integer of 2 or more) wiring patterns formed between the peripheral portion and the central portion on the main surface of a ceramic substrate having a substantially rectangular outer shape.
1 to m of the wiring pattern (however, m = n / 2 when n is an even number and m = (n tenths) / 2 when n is an odd number) are provided in the middle of the wiring pattern. From both sides to a conductive pattern added so as to branch toward the peripheral portion, the conductive pattern being substantially orthogonal to the outer edge of the ceramic substrate, and the wiring pattern and the outer edge. It is characterized by being curved between.
【0019】本発明の配線基板は、上記の構成により、
多数個取り配線基板を分割溝で分割した後の、隣接する
配線パターンにおいて、導通パターンを例えば円弧状等
に湾曲させることにより、パターンのかすれ等による断
線を防ぐことができ、また、セラミック基板の外辺に対
して略直交させることにより、外辺がずれた場合におい
ても露出する導通パターンの露出面積を小さくすること
ができる。従って、電解メッキ用の導通パターンを本発
明のごとくすることで、高周波信号の伝送特性に優れた
信頼性の高い製品を提供することができる。The wiring board of the present invention has the above structure.
In the adjacent wiring pattern after dividing the multi-cavity wiring board by the dividing groove, by curving the conductive pattern into, for example, an arc shape, it is possible to prevent disconnection due to fading of the pattern, etc. By making them substantially orthogonal to the outer side, it is possible to reduce the exposed area of the conductive pattern that is exposed even when the outer side is displaced. Therefore, by forming the conductive pattern for electrolytic plating as in the present invention, it is possible to provide a highly reliable product having excellent high-frequency signal transmission characteristics.
【0020】また、本発明の多数個取り半導体素子収納
用パッケージは、上面に半導体素子を載置する載置部を
有する、分割溝で区切られた搭載用基板領域が複数形成
された多数個取り配線基板と、各前記半導体素子を封止
する複数の蓋体とを具備する多数個取り半導体素子収納
用パッケージにおいて、前記多数個取り配線基板が上記
本発明の多数個取り配線基板であることを特徴とするも
のである。Further, the multi-cavity semiconductor device housing package of the present invention is a multi-cavity semiconductor package in which a plurality of mounting substrate regions separated by dividing grooves are formed, each having a mounting portion for mounting a semiconductor device thereon. In a multi-cavity semiconductor device housing package including a wiring board and a plurality of lids for sealing the semiconductor elements, the multi-cavity wiring board is the multi-cavity wiring board of the present invention. It is a feature.
【0021】本発明の多数個取り半導体素子収納用パッ
ケージは、上記の構成により、多数個取り配線基板を分
割溝で分割した後の、配線基板において、隣接する配線
パターンにおいて、導通パターンを例えば円弧状等に湾
曲させることにより、パターンのかすれ等による断線を
防ぐことができ、また、分割溝に対して略直交させるこ
とにより、分割溝がずれた場合においても露出する導通
パターンの露出面積を小さくすることができる。その結
果、半導体素子の高周波信号による作動性を非常に良好
なものとした半導体素子収納用パッケージを提供するこ
とができる。According to the package for accommodating a multi-cavity semiconductor device of the present invention, after the multi-cavity wiring board is divided by the dividing groove in the above-described structure, the conductive patterns in adjacent wiring patterns on the wiring board are, for example, circular. By curving in an arc shape or the like, it is possible to prevent disconnection due to fading of the pattern, and by making them substantially orthogonal to the dividing groove, the exposed area of the conductive pattern that is exposed even when the dividing groove is displaced can be made small. can do. As a result, it is possible to provide a package for accommodating a semiconductor element in which the operability of the semiconductor element by a high frequency signal is very good.
【0022】また、本発明の半導体素子収納用パッケー
ジは、上面に半導体素子を載置する載置部を有する搭載
用基板と、前記半導体素子を封止する蓋体とを具備した
半導体素子収納用パッケージにおいて、前記搭載用基板
が上記本発明の配線基板であることを特徴とするもので
ある。The semiconductor element storage package of the present invention is provided with a mounting substrate having a mounting portion for mounting a semiconductor element on its upper surface, and a lid for sealing the semiconductor element. In the package, the mounting board is the wiring board of the present invention.
【0023】本発明の半導体素子収納用パッケージは、
上記の構成により、多数個取り配線基板を分割溝で分割
した後の、配線基板の隣接する配線パターンにおいて、
導通パターンを例えば円弧状等に湾曲させることによ
り、パターンのかすれ等による断線を防ぐことができ、
また、セラミック基板の外辺に対して略直交させること
により、外辺がずれた場合においても露出する導通パタ
ーンの露出面積を小さくすることができ、高周波信号の
伝送特性に優れた信頼性の高い半導体素子収納用パッケ
ージを提供することができる。The package for housing a semiconductor device of the present invention is
With the above configuration, in the adjacent wiring pattern of the wiring board after dividing the multi-cavity wiring board by the dividing groove,
By curving the conductive pattern into, for example, an arc shape, it is possible to prevent disconnection due to fading of the pattern,
Further, by making the ceramic substrate substantially orthogonal to the outer edge, the exposed area of the conductive pattern that is exposed even when the outer edge is displaced can be reduced, and the high-frequency signal transmission characteristics are excellent and the reliability is high. A package for housing a semiconductor element can be provided.
【0024】[0024]
【発明の実施の形態】本発明の半導体素子収納用パッケ
ージを以下に詳細に説明する。図1は本発明の半導体素
子収納用パッケージの実施の形態の一例を示す分解斜視
図、図2〜図4は積層前の各セラミックグリーンシート
を示す部分拡大平面図、図5は導通パターンの形成の一
例を示す部分拡大平面図である。これらの図において、
1は基体、3は蓋体、4は半導体素子である。これら基
体1と蓋体3とで、内部に半導体素子4を収納するため
の容器が構成される。BEST MODE FOR CARRYING OUT THE INVENTION The semiconductor element housing package of the present invention will be described in detail below. FIG. 1 is an exploded perspective view showing an example of an embodiment of a semiconductor element housing package of the present invention, FIGS. 2 to 4 are partially enlarged plan views showing respective ceramic green sheets before lamination, and FIG. 5 is a conductive pattern formation. It is a partial enlarged plan view showing an example. In these figures,
Reference numeral 1 is a base, 3 is a lid, and 4 is a semiconductor element. The base 1 and the lid 3 constitute a container for housing the semiconductor element 4 therein.
【0025】基体1は、その上面に凹部を有するととも
に、その外側側面に、内周面に電解メッキが施され電極
パッド1eとなる溝が設けられ、アルミナセラミック
ス,窒化アルミニウムセラミックス等の各種セラミック
スから成る。また、基体1の凹部の底面に半導体素子4
を載置固定する載置部1dを有している。このような基
体1は、半導体素子4の載置固定部材として機能し、ま
た基体1用のセラミックスの材質は半導体素子4の電気
特性に応じて適宜選定される。The base 1 has a concave portion on its upper surface, and on the outer side surface thereof, a groove serving as an electrode pad 1e is formed by electrolytically plating the inner peripheral surface, and is made of various ceramics such as alumina ceramics and aluminum nitride ceramics. Become. In addition, the semiconductor element 4 is formed on the bottom surface of the recess of the substrate 1.
Has a mounting portion 1d for mounting and fixing. Such a base 1 functions as a mounting and fixing member for the semiconductor element 4, and the material of the ceramics for the base 1 is appropriately selected according to the electrical characteristics of the semiconductor element 4.
【0026】また、この基体1は、例えばアルミナセラ
ミックスから成る場合であれば、以下のようにして作製
される。まず、酸化アルミニウム(Al2O3),酸化珪
素(SiO2),酸化マグネシウム(MgO),酸化カ
ルシウム(CaO)等の原料粉末に有機バインダ,溶剤
等を添加混合してペーストを作製する。そのペーストを
ドクターブレード法やカレンダーロール法等を採用する
ことによって、1枚または複数枚から成る、第1のセラ
ミック基板1a,第2のセラミック基板1b,第3のセ
ラミック基板1cとなるセラミックグリ−ンシートを作
製する。これらのセラミックグリーンシートに、必要に
応じて貫通孔1e’および各配線基板領域の中央部に設
けられる半導体素子4を収容する凹部となる貫通孔1
b’,1c’を形成するための打ち抜き加工を施し、し
かる後、配線パターン2や導通パターン5となる部位や
貫通孔1e’内周面に、モリブデン(Mo)−マンガン
(Mn)やタングステン(W)等の金属ペーストを印刷
塗布する。そして、これらを積層し約1600℃の温度で焼
結しセラミックスとした後、第1,第2,第3のセラミ
ック基板1a,1b,1cが、上下で対応して重なるよ
うに形成された分割溝で分割されることにより、個々の
半導体素子収納用パッケージとして作製される。If the base 1 is made of alumina ceramics, for example, it is manufactured as follows. First, an organic binder, a solvent and the like are added and mixed to raw material powders such as aluminum oxide (Al 2 O 3 ), silicon oxide (SiO 2 ), magnesium oxide (MgO) and calcium oxide (CaO) to prepare a paste. By applying the paste to a doctor blade method, a calendar roll method, or the like, one or a plurality of ceramic pastes to be the first ceramic substrate 1a, the second ceramic substrate 1b, and the third ceramic substrate 1c are formed. Sheet. A through hole 1e ′, which is a concave portion for accommodating the semiconductor element 4 provided in the central portion of each wiring board region, is formed in these ceramic green sheets as necessary.
After punching to form b ′ and 1c ′, molybdenum (Mo) -manganese (Mn) and tungsten (Mn) and tungsten ( A metal paste such as W) is applied by printing. Then, after laminating these and sintering them at a temperature of about 1600 ° C. to make ceramics, the first, second, and third ceramic substrates 1a, 1b, 1c are formed so that they are vertically overlapped with each other. By being divided by the groove, it is manufactured as an individual semiconductor element housing package.
【0027】なお、各セラミックグリーンシートにおい
て、貫通孔1e’を形成しなくてもよく、その場合、半
導体素子収納用パッケージと成した際には、積層された
第1,第2,第3のセラミック基板1a,1b,1cの
側面に配線パターン2に接続されたメタライズ配線層等
から成る電極パッド1eを形成してもよい。The through holes 1e 'may not be formed in each ceramic green sheet. In that case, when the semiconductor green sheet is formed into a package for storing a semiconductor element, the first, second, and third layers are stacked. The electrode pads 1e made of a metallized wiring layer or the like connected to the wiring pattern 2 may be formed on the side surfaces of the ceramic substrates 1a, 1b, 1c.
【0028】このような基体1の第1のセラミック基板
1aとなる第1のセラミックグリーンシートの一方の主
面には、図2の部分拡大平面図に示すように、分割溝6
で区切られた長方形等の略四角形の基板領域が縦横に配
列形成される。この基板領域内に半導体素子4の載置部
1dが設けられる。また、この分割溝6の線上に貫通孔
1e’が設けられる。即ち、この貫通孔1e’の略中央
部を横断するように跨って分割溝6が設けられる。この
貫通孔1e’は、同じ構成の基板を多数形成するため
に、各基板領域同士で分割溝6上の同様の箇所に形成さ
れる。As shown in the partially enlarged plan view of FIG. 2, the dividing groove 6 is formed on one main surface of the first ceramic green sheet which becomes the first ceramic substrate 1a of the base body 1.
Substantially quadrangular substrate regions such as rectangles separated by are vertically and horizontally arranged. The mounting portion 1d of the semiconductor element 4 is provided in this substrate region. Further, a through hole 1e ′ is provided on the line of the dividing groove 6. That is, the dividing groove 6 is provided so as to cross the substantially central portion of the through hole 1e '. The through-holes 1e 'are formed at similar positions on the dividing groove 6 between the respective substrate regions so as to form a large number of substrates having the same structure.
【0029】基体1の第2のセラミック基板1bとなる
第2のセラミックグリーンシートの一方の主面には、図
3の部分拡大平面図および図5の部分拡大平面図に示す
ように、第1のセラミックグリーンシート上の分割溝6
に対応する分割溝6で区切られた、半導体素子4を取り
囲むための貫通孔1b’が中央に形成された、外形が四
角形で枠状の配線基板領域が縦横に配列形成される。各
配線基板領域では、分割溝6上に第1のセラミックグリ
ーンシートの貫通孔1e’に対応する貫通孔1e’が形
成される。即ち、第2のセラミックグリーンシートの貫
通孔1e’の略中央部を横断するように跨って第2のセ
ラミックグリーンシート上に分割溝6が設けられる。As shown in the partially enlarged plan view of FIG. 3 and the partially enlarged plan view of FIG. 5, the first ceramic green sheet serving as the second ceramic substrate 1b of the base 1 is provided with the first Dividing groove 6 on the ceramic green sheet
A wiring board region having a quadrangular outer shape and a frame shape is formed vertically and horizontally in an array in which a through hole 1b ′ for surrounding the semiconductor element 4 is formed in the center, which is divided by a dividing groove 6 corresponding to. In each wiring board region, a through hole 1e 'corresponding to the through hole 1e' of the first ceramic green sheet is formed on the dividing groove 6. That is, the dividing groove 6 is provided on the second ceramic green sheet so as to extend across the substantially central portion of the through hole 1e ′ of the second ceramic green sheet.
【0030】第2のセラミックグリーンシートの貫通孔
1e’から貫通孔1b’側に延びる配線パターン2を形
成するに際し、各配線基板領域において、信号〔シグナ
ル(S)〕用の配線パターン2と接地〔グランド
(G)〕用の配線パターン2とが、例えば交互に配置さ
れるように形成する。この場合、貫通孔1e’がなけれ
ば、配線パターン2は互いに隣接する配線基板領域同士
の間で分割溝6を横切って形成される。When forming the wiring pattern 2 extending from the through hole 1e 'of the second ceramic green sheet to the through hole 1b' side, the wiring pattern 2 for the signal [signal (S)] and the ground are formed in each wiring board region. The wiring patterns 2 for [ground (G)] are formed so as to be alternately arranged, for example. In this case, if there is no through hole 1e ', the wiring pattern 2 is formed across the dividing groove 6 between the wiring board regions adjacent to each other.
【0031】また、隣接する配線基板領域間で、貫通孔
1e’に対して分割溝6の両側に、信号用の配線パター
ン2と接地用の配線パターン2とが設けられる。即ち、
一つの貫通孔1e’に対して、一方に信号用の配線パタ
ーン2が、他方に接地用の配線パターン2が配置される
ように形成される。Further, between adjacent wiring board regions, a signal wiring pattern 2 and a ground wiring pattern 2 are provided on both sides of the dividing groove 6 with respect to the through hole 1e '. That is,
The wiring pattern 2 for signals is formed on one side and the wiring pattern 2 for grounding is formed on the other side of one through hole 1e '.
【0032】さらには、貫通孔1e’内周面と配線パタ
ーン2とに電解メッキを施すために、貫通孔1e’間で
分割溝6を越えて、この分割溝6に対して略直交し、か
つ配線パターン2と分割溝6との間で例えば円弧状等に
湾曲したパターンで導通パターン5が形成されている。
この場合、貫通孔1e’がなければ、導通パターン5
は、分割溝6に近接してその方向に合うように、または
沿うように形成されるとともに、隣接する配線パターン
2間で分割溝6を越えて形成され、かつ1本の配線パタ
ーン2において分割溝6に対して一方のみの配線基板領
域において配線パターン2に接続されている。Further, in order to apply electrolytic plating to the inner peripheral surface of the through hole 1e 'and the wiring pattern 2, the through groove 1e' is crossed over the division groove 6 and is substantially orthogonal to the division groove 6, In addition, the conductive pattern 5 is formed between the wiring pattern 2 and the dividing groove 6 in a curved shape such as an arc shape.
In this case, if there is no through hole 1e ', the conduction pattern 5
Is formed so as to be close to the dividing groove 6 so as to be aligned with or along the direction thereof, and is formed between the adjacent wiring patterns 2 beyond the dividing groove 6 and is divided in one wiring pattern 2. Only one side of the groove 6 is connected to the wiring pattern 2 in the wiring board region.
【0033】本発明においては、この導通パターン5
を、分割溝6に対して略直交し、かつ配線パターン2と
分割溝と6の間で湾曲しているものとしている。In the present invention, this conductive pattern 5
Is substantially orthogonal to the dividing groove 6 and curved between the wiring pattern 2 and the dividing groove 6.
【0034】導通パターン5が分割溝6に対して略直交
していることにより、分割溝6に沿って母基板を分割し
たときの導通パターン5の露出面の面積を最小に抑える
ことができ、高周波化したときの伝送信号の損失を最小
限に抑えることができる。Since the conductive pattern 5 is substantially orthogonal to the dividing groove 6, the area of the exposed surface of the conductive pattern 5 when the mother substrate is divided along the dividing groove 6 can be minimized, It is possible to minimize the loss of the transmission signal when the frequency becomes high.
【0035】また、配線パターン2と分割溝6との間で
導通パターン5を湾曲させることにより、導通パターン
5の途中にほぼ直角に曲がる角部がなくなり、金属ペー
ストを用いてカスレやニジミ等なく容易かつ確実に印刷
して形成することができる。同時に、分割溝6の位置が
多少ずれたとしても、導通パターン5の側面が大きく抉
られて露出することはなく、配線パターン2に高周波信
号を伝送したときの信号の伝送損失を抑えることができ
る。Further, by curving the conductive pattern 5 between the wiring pattern 2 and the dividing groove 6, there is no corner which bends at a substantially right angle in the middle of the conductive pattern 5, and a metal paste is used to eliminate scrapes and blurring. It can be printed easily and reliably. At the same time, even if the position of the dividing groove 6 is slightly displaced, the side surface of the conductive pattern 5 is not largely hollowed and exposed, and the signal transmission loss when a high frequency signal is transmitted to the wiring pattern 2 can be suppressed. .
【0036】導通パターン5が隣接する配線パターン2
間で分割溝6を越える回数は、図3および図5に示すよ
うに1回でよいが、複数回とする場合は、3回以上の奇
数回とすれば、導通パターン5は隣接する配線パターン
2において分割溝6に対して反対側の配線基板領域へ移
ることとなる。また、導通パターン5が隣接する配線パ
ターン2間で分割溝6を越える回数を偶数回とすれば、
導通パターン5は隣接する配線パターン2において分割
溝6に対して反対側の配線基板領域へ移ることはない。
このように、分割溝6を越える回数を調整することで、
一つの配線基板領域で配線パターン2に接続される導通
パターン5の接続箇所数を調整できる。また、導通パタ
ーン5が隣接する配線パターン2間で分割溝6を越える
回数を1回とすれば、一つの配線基板領域で配線パター
ン2に導通パターン5は交互に接続されることとなる。Wiring pattern 2 adjacent to conductive pattern 5
As shown in FIGS. 3 and 5, the number of times of crossing the dividing groove 6 may be once, but in the case of multiple times, if the number is an odd number of three or more, the conductive patterns 5 are adjacent wiring patterns. In 2, the area moves to the wiring board region on the opposite side of the dividing groove 6. Further, if the number of times the conductive pattern 5 crosses the dividing groove 6 between the adjacent wiring patterns 2 is an even number,
The conductive pattern 5 does not move to the wiring board region on the opposite side of the dividing groove 6 in the adjacent wiring pattern 2.
In this way, by adjusting the number of times the groove 6 is crossed,
The number of connection points of the conductive pattern 5 connected to the wiring pattern 2 can be adjusted in one wiring board region. Further, if the number of times the conductive pattern 5 crosses the dividing groove 6 between the adjacent wiring patterns 2 is 1, the conductive patterns 5 are alternately connected to the wiring patterns 2 in one wiring board region.
【0037】また、この導通パターン5は、インピーダ
ンス特性を良好なものとするために、例えば信号用と接
地用とが交互に配置形成されるように貫通孔1e’に接
続される。なお、グランドラインは、導通ライン5の切
れ端が貫通孔1e’の周辺部に残存しても高周波伝送特
性が損なわれることはない。Further, the conductive pattern 5 is connected to the through hole 1e 'so that, for example, the signal pattern and the ground pattern are alternately arranged in order to improve the impedance characteristic. It should be noted that the ground line does not impair the high-frequency transmission characteristic even if the cut end of the conduction line 5 remains in the peripheral portion of the through hole 1e '.
【0038】なお、シグナルラインは、配線パターン2
とそれに接続された貫通孔1e’の導体とで構成される
高周波信号の伝送路であり、グランドラインは、配線パ
ターン2とそれに接続された貫通孔1e’の導体とで構
成される接地電位の導電路である。The signal line is the wiring pattern 2
And a conductor of the through hole 1e ′ connected thereto, which is a transmission line of a high frequency signal, and the ground line is a ground potential of the wiring pattern 2 and the conductor of the through hole 1e ′ connected thereto. It is a conductive path.
【0039】このような配線パターン2自体の構成は、
信号用と接地用とで特に区別されるものではないが、シ
グナルラインの左右隣にグランドラインを形成しておく
方が、インピーダンス特性を良好なものとできる。The structure of the wiring pattern 2 itself is as follows.
Although there is no particular distinction between the signal line and the ground line, it is possible to improve the impedance characteristics by forming the ground lines on the left and right sides of the signal line.
【0040】また、配線基板としての分割された個々の
第2のセラミック基板1bは、以下のような構成とな
る。即ち、外形が略四角形の枠状の第2のセラミック基
板1bの主面に、周辺部と中央部(貫通孔1b’)の間
に形成されたn本(nは2以上の整数)の配線パターン
2と、配線パターンのうち1〜m本{ただし、nが偶数
の場合m=n/2、nが奇数の場合m=(n+1)/2
である}に設けられるとともに、配線パターン2の途中
から両側に周辺部に向かって枝分かれするように付加さ
れた構成である。この場合、配線基板の主面の中央部に
形成された貫通孔1b’については、配線基板を単一で
使用する場合等には特に必要なものではないが、図1の
ような積層型配線基板の中間の一層として使用する場合
等には貫通孔1b’を設けることとなる。Further, each of the divided second ceramic substrates 1b as the wiring substrate has the following structure. That is, n (n is an integer of 2 or more) wirings formed between the peripheral portion and the central portion (through hole 1b ′) on the main surface of the frame-shaped second ceramic substrate 1b having a substantially square outer shape. Pattern 2 and 1 to m of wiring patterns (however, if n is an even number, m = n / 2, and if n is an odd number, m = (n + 1) / 2)
The wiring pattern 2 is provided so as to branch from the middle of the wiring pattern 2 to both sides toward the peripheral portion. In this case, the through hole 1b ′ formed in the central portion of the main surface of the wiring board is not particularly necessary when the wiring board is used alone, but the laminated wiring as shown in FIG. When used as an intermediate layer of the substrate, a through hole 1b 'is provided.
【0041】第3のセラミック基板1cとなる第3のセ
ラミックグリーンシートの主面には、図4に示すよう
に、第2のセラミックグリーンシート上の分割溝6に対
応する分割溝6で区切られた、中央部に貫通孔1c’が
形成された外形が四角形で枠状の基板領域が縦横に配列
形成されている。また、図4の部分拡大平面図に示すよ
うに、図3および図5の貫通孔1b’よりも開口幅が若
干大きく形成された貫通孔1c’が形成される。これ
は、図1に示すように、基体1の凹部を下方に向かって
段階的に狭くする構成とするためである。As shown in FIG. 4, the main surface of the third ceramic green sheet which becomes the third ceramic substrate 1c is divided by dividing grooves 6 corresponding to the dividing grooves 6 on the second ceramic green sheet. In addition, frame-shaped substrate regions having a quadrangular outer shape in which a through hole 1c ′ is formed in the central portion are arranged vertically and horizontally. Further, as shown in the partially enlarged plan view of FIG. 4, a through hole 1c ′ having an opening width slightly larger than that of the through hole 1b ′ of FIGS. 3 and 5 is formed. This is because, as shown in FIG. 1, the concave portion of the base body 1 is gradually narrowed downward.
【0042】この第3のセラミック基板1cは、その上
面が、半導体素子4を封止するための蓋体3がシーム溶
接等による溶接や金(Au)−錫(Sn)半田等の低融
点ロウ材による接着により強固に接合されるシール部
材、所謂シールリングとして機能する。また、その枠の
幅は接合強度を維持するような適度な大きさとされる。The upper surface of the third ceramic substrate 1c has a lid 3 for sealing the semiconductor element 4 welded by seam welding or a low melting point solder such as gold (Au) -tin (Sn) solder. It functions as a so-called seal ring, which is a seal member that is firmly joined by adhesion with a material. Further, the width of the frame is set to an appropriate size so as to maintain the bonding strength.
【0043】なお、第1のセラミック基板1aの貫通孔
1e’内周面における電解メッキは、第1のセラミック
基板1aと第2のセラミック基板1bとを積層した際
に、それぞれの貫通孔1e’が接触し導通することによ
り行なわれる。The electrolytic plating on the inner peripheral surface of the through hole 1e 'of the first ceramic substrate 1a is performed by the through holes 1e' when the first ceramic substrate 1a and the second ceramic substrate 1b are laminated. Are brought into contact with each other to make them conductive.
【0044】このように導通パターン5は、積層し焼結
した後にニッケル(Ni)メッキ,金(Au)メッキ等
の耐食性に優れた電解メッキを施す際に、全ての貫通孔
1e’および配線パターン2を電気時に接続するもので
ある。また、個々の製品(半導体素子収納用パッケー
ジ)に分割した際に、分割面で導通パターン5が切断さ
れるため、各々の配線パターン2を電気的に短絡させ
ず、さらには高周波信号が伝送されるシグナルラインの
周辺部の導通パターン5の切れ端の露出面積を小さくす
ることができるものである。As described above, the conductive pattern 5 has all through holes 1e 'and wiring patterns when electrolytic plating having excellent corrosion resistance such as nickel (Ni) plating and gold (Au) plating is applied after stacking and sintering. 2 is connected at the time of electricity. In addition, since the conductive pattern 5 is cut at the dividing surface when divided into individual products (semiconductor element housing packages), each wiring pattern 2 is not electrically short-circuited, and a high frequency signal is transmitted. The exposed area of the cut end of the conductive pattern 5 in the peripheral portion of the signal line can be reduced.
【0045】かくして、本発明の多数個取り半導体素子
収納用パッケージは、基体1の略中央部に設けられる貫
通孔1b’,1c’と、基体1の外側側面に設けられ、
貫通孔1e’を縦方向に分割して形成された溝から成り
外部との電気的接続を行なう電極パッド1eとなる溝
と、第1,第2,第3の各セラミックグリーンシートに
設けられた貫通孔1e’の上端開口の略中央部を横断す
る分割溝6と、第2のセラミックグリーンシートに設け
られた貫通孔1e’の分割溝6に対して両側に接合さ
れ、半導体素子4との電気的接続を行なうとともに、シ
グナルラインとグランドラインとが交互に形成される配
線パターン2とを有する。Thus, the package for accommodating a multi-cavity semiconductor device of the present invention is provided with through holes 1b 'and 1c' provided in the substantially central portion of the base 1 and the outer side surface of the base 1,
A groove which is formed by vertically dividing the through hole 1e ′ and becomes the electrode pad 1e for electrically connecting to the outside, and the first, second, and third ceramic green sheets are provided. The dividing groove 6 that crosses the substantially central portion of the upper end opening of the through hole 1e ′ and the dividing groove 6 of the through hole 1e ′ provided in the second ceramic green sheet are joined to both sides of the dividing groove 6 and the semiconductor element 4. The wiring pattern 2 has an electrical connection and a signal line and a ground line are alternately formed.
【0046】また、第2のセラミックグリーンシートに
設けられた貫通孔1e’の分割溝6に対して、シグナル
ライン側ではなくグランドライン側に設けられており、
配線パターン2と第1,第2のセラミックグリーンシー
トの貫通孔1e’内周面とに電解メッキを施すための導
通パターン5を有する。Further, the through hole 1e 'provided in the second ceramic green sheet is provided not on the signal line side but on the ground line side with respect to the dividing groove 6,
The wiring pattern 2 and the inner peripheral surface of the through hole 1e ′ of the first and second ceramic green sheets have a conductive pattern 5 for electrolytic plating.
【0047】そして、本発明の半導体素子収納用パッケ
ージは、上面に半導体素子4を載置する載置部1dを有
する搭載用基板としての基体1と、半導体素子4を封止
する蓋体3とを具備した構成である。The semiconductor element accommodating package of the present invention includes a base body 1 as a mounting substrate having a mounting portion 1d on which the semiconductor element 4 is mounted, and a lid 3 for sealing the semiconductor element 4. It is a configuration provided with.
【0048】図1の場合、半導体素子収納用パッケージ
は、貫通孔1b’,1c’と、貫通孔1e’と、分割溝
6と、配線パターン2と、導通パターン5とが設けられ
た、第1〜第3のセラミックグリーンシートを積層し焼
結し電解メッキを施した後、第1,第2,第3の各セラ
ミックグリーンシートを上下方向で重なるように対応す
る分割溝6で分割することにより作製される。その結
果、この半導体素子収納用パッケージの上面には凹部が
形成され、この凹部底面に半導体素子4を載置する載置
部1dを有する基体1を有するものとなる。In the case of FIG. 1, the semiconductor element housing package is provided with through holes 1b 'and 1c', through holes 1e ', dividing grooves 6, wiring patterns 2, and conductive patterns 5. After stacking the first to third ceramic green sheets, sintering and electrolytically plating them, the first, second and third ceramic green sheets are divided by the corresponding dividing grooves 6 so as to overlap in the vertical direction. It is produced by. As a result, a recess is formed on the upper surface of this semiconductor element housing package, and the base 1 having the mounting portion 1d for mounting the semiconductor element 4 on the bottom surface of the recess is provided.
【0049】即ち、上面に半導体素子4を載置する載置
部1dを有する第1のセラミック基板1aと、第1のセ
ラミック基板1a上面に積層され、半導体素子4と外部
との電気的接続を行なう枠状の第2のセラミック基板1
bと、第2のセラミック基板1b上面に積層され、上面
に半導体素子4を封止する蓋体3を接合するための枠状
の第3のセラミック基板1cとから成る基体1を具備し
た半導体素子収納用パッケージと成る。That is, the first ceramic substrate 1a having the mounting portion 1d for mounting the semiconductor element 4 on the upper surface and the first ceramic substrate 1a are laminated on the upper surface to electrically connect the semiconductor element 4 to the outside. Frame-shaped second ceramic substrate 1 to be performed
b and a second ceramic substrate 1b, which is laminated on the upper surface of the second ceramic substrate 1b, and a frame-shaped third ceramic substrate 1c for joining the lid 3 for sealing the semiconductor element 4 to the upper surface of the semiconductor element 1. It becomes a package for storage.
【0050】また、本発明の半導体素子収納用パッケー
ジは、図1のような基体1の上面に凹部を形成したもの
に限らず、平板状の基体の上面の周縁部にキャップ状の
蓋体を接合させたものであってもよい。Further, the package for accommodating semiconductor elements of the present invention is not limited to the one in which the concave portion is formed on the upper surface of the base body 1 as shown in FIG. It may be joined.
【0051】これにより、多数個取り用の母基板である
焼結後のセラミック多層配線基板を分割溝6で分割して
も、個々の第2のセラミック基板1bにおいて配線パタ
ーン2のシグナルラインとなる部位の導通パターン5
が、隣接する配線パターン2間で分割溝6を越えて、こ
の分割溝6に対して略直交するように形成されることか
ら、分割溝6がずれた場合においても露出する導通パタ
ーン5の露出面積を小さくすることができて高周波信号
の伝送損失を最小に抑えることができ、半導体素子4の
作動性が非常に良好なものとなる。As a result, even if the sintered ceramic multilayer wiring substrate, which is a mother substrate for multi-piece production, is divided by the dividing groove 6, it becomes a signal line of the wiring pattern 2 in each second ceramic substrate 1b. Continuity pattern 5
However, since the wiring pattern 2 is formed so as to cross the division groove 6 between the adjacent wiring patterns 2 and be substantially orthogonal to the division groove 6, the conductive pattern 5 exposed even when the division groove 6 is displaced. The area can be reduced, the transmission loss of the high frequency signal can be minimized, and the operability of the semiconductor element 4 becomes very good.
【0052】このように、セラミックグリーンシートを
複数枚積層し、焼結し電解メッキが施されて成る各セラ
ミック基板1a,1b,1cを分割溝6で分割し基体1
と成した後、載置部1dに半導体素子4を金(Au)−
ゲルマニウム(Ge)等の低融点ロウ材や樹脂接着剤を
介して載置固定し、半導体素子4の電極を配線パターン
2にボンディングワイヤを介して電気的に接続する。そ
の後、基体1の上面に鉄(Fe)−ニッケル(Ni)−
コバルト(Co)合金,鉄−ニッケル合金等の金属材料
や、アルミナセラミックス,窒化アルミニウムセラミッ
クス等のセラミックスから成る蓋体3が、シーム溶接等
による溶接や金(Au)−錫(Sn)半田等の低融点ロ
ウ材による接着により接合され、半導体素子4を内部に
収納した製品としての半導体装置となる。In this way, each of the ceramic substrates 1a, 1b, 1c formed by laminating a plurality of ceramic green sheets, sintering, and electrolytically plating is divided by the dividing groove 6 to form the substrate 1
After that, the semiconductor element 4 is placed on the mounting portion 1d with gold (Au)-
A low melting point brazing material such as germanium (Ge) or a resin adhesive is placed and fixed, and the electrode of the semiconductor element 4 is electrically connected to the wiring pattern 2 through a bonding wire. After that, iron (Fe) -nickel (Ni) -on the upper surface of the substrate 1.
The lid 3 made of a metal material such as a cobalt (Co) alloy or an iron-nickel alloy, or a ceramic such as alumina ceramics or aluminum nitride ceramics is welded by seam welding or the like, or gold (Au) -tin (Sn) solder or the like. The semiconductor device is a product in which the semiconductor element 4 is housed inside by being bonded by adhesion with a low melting point brazing material.
【0053】このような半導体装置は、その電極パッド
1eを介して外部の実装基板に錫(Sn)−鉛(Pb)
半田等の低融点半田で電気的に接続され、実装基板との
高周波信号の授受により半導体素子4を作動させる。In such a semiconductor device, tin (Sn) -lead (Pb) is attached to an external mounting substrate via the electrode pad 1e.
The semiconductor element 4 is electrically connected by low melting point solder such as solder, and operates the semiconductor element 4 by exchanging a high frequency signal with the mounting substrate.
【0054】さらに、本発明においては、上記本発明の
多数個取り配線基板を用いて多数個取り半導体素子収納
用パッケージを構成する。その場合、上面に半導体素子
4を載置する載置部1dを有する、分割溝6で区切られ
た基体1と成る搭載用基板領域が複数形成された多数個
取り配線基板と、各半導体素子4を封止する複数の蓋体
3とを具備するものである。Further, in the present invention, a multi-cavity semiconductor element accommodating package is constructed using the multi-cavity wiring board of the present invention. In that case, a multi-cavity wiring board in which a plurality of mounting board regions, each of which is a base 1 and has a mounting portion 1d on which the semiconductor element 4 is mounted and which is divided by the dividing groove 6, is formed; And a plurality of lids 3 for sealing.
【0055】なお、本発明は上記の実施の形態の例に限
定されず、本発明の要旨を逸脱しない範囲内において種
々の変更を行なうことは何等支障ない。The present invention is not limited to the above-mentioned embodiments, and various modifications can be made without departing from the gist of the present invention.
【0056】例えば、高周波信号で作動する発光素子の
一種である半導体レーザ(LD)等の光半導体素子を収
納する光半導体素子収納用パッケージの場合において
も、本発明を適用できる。また、上記の実施の形態の例
では、上面に凹部を有し基体1の内層部(第2のセラミ
ック基板1b)に本発明の導通パターン5を有する半導
体素子収納用パッケージの構成について説明したが、本
発明の配線基板は、導通パターン5等の配線構造を表層
に有する単板の配線基板の場合であってもよいことはい
うまでもない。For example, the present invention can be applied to the case of an optical semiconductor element housing package for housing an optical semiconductor element such as a semiconductor laser (LD) which is a kind of light emitting element that operates with a high frequency signal. Further, in the example of the above-described embodiment, the configuration of the package for accommodating a semiconductor element having the concave portion on the upper surface and having the conductive pattern 5 of the present invention on the inner layer portion (second ceramic substrate 1b) of the substrate 1 has been described. It goes without saying that the wiring board of the present invention may be a single-plate wiring board having a wiring structure such as the conductive pattern 5 on the surface layer.
【0057】さらには、シグナルラインとグランドライ
ンは、必ずしも交互に配置される必要はなく、即ち、10
GHz以上の高周波信号のみでなく、伝送特性を損なわ
ない程度の低い周波数帯域の信号を伝送させる場合は、
導通パターン5の切れ端が残存する配線パターン2をシ
グナルラインとして使用してもよい。上記の実施の形態
の例では、第2のセラミックグリ−ンシートを1層積層
させたが、2層以上積層させてもよい。Furthermore, the signal lines and the ground lines do not necessarily have to be arranged alternately, that is, 10
When transmitting not only high frequency signals of GHz or higher but also signals in a low frequency band that does not impair the transmission characteristics,
You may use the wiring pattern 2 in which the piece of the conduction pattern 5 remains as a signal line. In the example of the above embodiment, one layer of the second ceramic green sheet is laminated, but two or more layers may be laminated.
【0058】[0058]
【発明の効果】本発明の多数個取り配線基板は、隣接す
る配線基板領域の間で分割溝を横切って形成された複数
の配線パターンと、隣接する配線パターン間で分割溝を
越えて形成され、かつ1本の配線パターンに対して一方
のみの配線基板領域において接続されている導通パター
ンとを具備し、この導通パターンは、前記分割溝に対し
て略直交し、かつ前記配線パターンと前記分割溝との間
で湾曲していることにより、配線基板領域を分割溝で分
割した後に、導通パターンを例えば円弧状等に湾曲させ
ることにより、パターンのかすれ等による断線を防ぐこ
とができ、また、分割溝に対して略直交させることによ
り、分割溝がずれた場合においても露出する導通パター
ンの露出面積を小さくすることができる。その結果、電
解メッキ用の導通パターンを本発明のごとくすること
で、高周波信号の伝送特性に優れた信頼性の高い製品を
提供することができる。According to the multi-cavity wiring board of the present invention, a plurality of wiring patterns are formed across the dividing grooves between the adjacent wiring board regions, and the wiring patterns are formed between the adjacent wiring patterns over the dividing grooves. And a conductive pattern connected to one wiring pattern in only one wiring board region, the conductive pattern being substantially orthogonal to the dividing groove, and the wiring pattern and the dividing pattern. Since the wiring board region is divided by the dividing groove by being curved between the groove and the groove, it is possible to prevent disconnection due to fading of the pattern by curving the conductive pattern into, for example, an arc shape. By making the dividing grooves substantially orthogonal to each other, it is possible to reduce the exposed area of the conductive pattern that is exposed even when the dividing grooves are displaced. As a result, by forming the conductive pattern for electrolytic plating as in the present invention, it is possible to provide a highly reliable product having excellent high-frequency signal transmission characteristics.
【0059】また、本発明の配線基板は、外形が略四角
形のセラミック基板の主面に、周辺部と中央部の間に形
成されたn本(nは2以上の整数)の配線パターンと、
配線パターンのうち1〜m本{ただし、nが偶数の場合
m=n/2、nが奇数の場合m=(n+1)/2であ
る}に設けられるとともに、配線パターンの途中から両
側に周辺部に向かって枝分かれするように付加された導
通パターンとを具備し、この導通パターンは、前記セラ
ミック基板の外辺に対して略直交し、かつ前記配線パタ
ーンと外辺との間で湾曲していることにより、多数個取
り配線基板を分割溝で分割した後に、隣接する配線パタ
ーンにおいて、導通パターンを例えば円弧状等に湾曲さ
せることにより、パターンのかすれ等による断線を防ぐ
ことができ、また、分割溝に対して略直交させることに
より、分割溝がずれた場合においても露出する導通パタ
ーンの露出面積を小さくすることができる。従って、電
解メッキ用の導通パターンを本発明のごとくすること
で、高周波信号の伝送特性に優れた信頼性の高い製品を
提供することができる。Further, the wiring board of the present invention has n (n is an integer of 2 or more) wiring patterns formed between the peripheral portion and the central portion on the main surface of the ceramic substrate having a substantially rectangular outer shape.
1 to m of the wiring pattern (however, if n is an even number, m = n / 2, and if n is an odd number, m = (n + 1) / 2), and the wiring pattern is provided from the middle to both sides. A conductive pattern added so as to branch toward the portion, the conductive pattern being substantially orthogonal to the outer side of the ceramic substrate and curved between the wiring pattern and the outer side. By dividing the multi-cavity wiring board by the dividing groove, the adjacent wiring patterns can be prevented from being broken due to fading of the pattern by curving the conductive pattern into, for example, an arc shape. By making the dividing grooves substantially orthogonal to each other, it is possible to reduce the exposed area of the conductive pattern that is exposed even when the dividing grooves are displaced. Therefore, by forming the conductive pattern for electrolytic plating as in the present invention, it is possible to provide a highly reliable product having excellent high-frequency signal transmission characteristics.
【0060】また、配線パターンに付加された導通パタ
ーンは、その配線パターンがグランドラインとして使用
される場合には、接地電位を強化するという効果も有す
る。Further, the conductive pattern added to the wiring pattern also has the effect of strengthening the ground potential when the wiring pattern is used as a ground line.
【0061】本発明の多数個取り半導体素子収納用パッ
ケージは、上面に半導体素子を載置する載置部を有す
る、分割溝で区切られた搭載用基板領域が複数形成され
た多数個取り配線基板と、各半導体素子を封止する複数
の蓋体とを具備する多数個取り半導体素子収納用パッケ
ージにおいて、この多数個取り配線基板が上記本発明の
多数個取り配線基板であることにより、上記本発明の多
数個取り配線基板の場合と同様の効果を有し、従って半
導体素子の高周波信号による作動性を非常に良好とした
多数個取り半導体素子収納用パッケージを提供すること
がでる。A multi-cavity semiconductor device housing package of the present invention is a multi-cavity wiring board having a plurality of mounting substrate regions separated by dividing grooves and having a mounting portion for mounting a semiconductor device on its upper surface. And a plurality of multi-cavity semiconductor element housing packages each including a plurality of lids for sealing each semiconductor element, wherein the multi-cavity wiring board is the multi-cavity wiring board of the present invention, It is possible to provide a package for accommodating a multi-cavity semiconductor device, which has the same effect as that of the multi-cavity wiring board of the invention, and therefore has a very good operability of the semiconductor device by a high frequency signal.
【0062】本発明の半導体素子収納用パッケージは、
上面に半導体素子を載置する載置部を有する搭載用基板
と、半導体素子を封止する蓋体とを具備した半導体素子
収納用パッケージにおいて、この搭載用基板が上記本発
明の配線基板であることにより、上記本発明の配線基板
と同様の効果を有し、従って半導体素子の高周波信号に
よる作動性を非常に良好とした半導体素子収納用パッケ
ージを提供することができる。The package for housing a semiconductor device of the present invention is
In a semiconductor element housing package including a mounting board having a mounting portion for mounting a semiconductor element on an upper surface thereof, and a lid for sealing the semiconductor element, the mounting board is the wiring board of the present invention. As a result, it is possible to provide a package for accommodating a semiconductor element, which has the same effect as that of the wiring board of the present invention described above, and therefore has a very good operability by the high frequency signal of the semiconductor element.
【図1】本発明の半導体素子収納用パッケージの実施の
形態の一例を示す分解斜視図である。FIG. 1 is an exploded perspective view showing an example of an embodiment of a package for housing a semiconductor element of the present invention.
【図2】本発明における第1のセラミック基板となる積
層前の第1のセラミックグリーンシートを示す部分拡大
平面図である。FIG. 2 is a partially enlarged plan view showing a first ceramic green sheet before being laminated, which is a first ceramic substrate in the present invention.
【図3】本発明における第2のセラミック基板となる積
層前の第2のセラミックグリーンシートを示す部分拡大
平面図である。FIG. 3 is a partially enlarged plan view showing a second ceramic green sheet before being laminated, which is a second ceramic substrate in the present invention.
【図4】本発明における第3のセラミック基板となる積
層前の第3のセラミックグリーンシートを示す部分拡大
平面図である。FIG. 4 is a partially enlarged plan view showing a third ceramic green sheet before being laminated, which is a third ceramic substrate in the present invention.
【図5】本発明における導通パターンの形成の一例を示
す積層前の第2のセラミックグリーンシートの部分拡大
平面図である。FIG. 5 is a partially enlarged plan view of a second ceramic green sheet before lamination showing an example of formation of a conductive pattern in the present invention.
【図6】従来の半導体素子収納用パッケージを示す分解
斜視図である。FIG. 6 is an exploded perspective view showing a conventional semiconductor element housing package.
【図7】従来の第1のセラミック基板となるセラミック
グリーンシートを示す部分拡大平面図である。FIG. 7 is a partially enlarged plan view showing a ceramic green sheet which is a conventional first ceramic substrate.
【図8】従来の第2のセラミック基板となるセラミック
グリーンシートを示す部分拡大平面図である。FIG. 8 is a partially enlarged plan view showing a ceramic green sheet which is a conventional second ceramic substrate.
【図9】従来の第3のセラミック基板となるセラミック
グリーンシートを示す部分拡大平面図である。FIG. 9 is a partially enlarged plan view showing a ceramic green sheet which is a conventional third ceramic substrate.
【図10】図8の導通パターンを示すセラミックグリー
ンシートの部分拡大平面図である。10 is a partially enlarged plan view of the ceramic green sheet showing the conduction pattern of FIG.
1:基体 1a:第1のセラミック基板 1b:第2のセラミック基板 1c:第3のセラミック基板 1d:載置部 1e':貫通孔 2:配線パターン 3:蓋体 4:半導体素子 5:導通パターン 6:分割溝 1: Base 1a: first ceramic substrate 1b: second ceramic substrate 1c: Third ceramic substrate 1d: Placement part 1e ': Through hole 2: Wiring pattern 3: Lid 4: Semiconductor element 5: Conduction pattern 6: Dividing groove
Claims (4)
割線で区切られた略四角形の複数の配線基板領域が縦横
に配列形成された多数個取り配線基板において、隣接す
る配線基板領域の間で前記分割線を横切って形成された
複数の配線パターンと、隣接する配線パターン間で前記
分割線を越えて形成され、かつ1本の前記配線パターン
に対して一方のみの前記配線基板領域において接続され
ている導通パターンとを具備し、該導通パターンは、前
記分割溝に対して略直交し、かつ前記配線パターンと前
記分割溝との間で湾曲していることを特徴とする多数個
取り配線基板。1. A multi-cavity wiring board in which a plurality of wiring board areas of a substantially quadrangle separated by dividing lines are vertically and horizontally arranged on a main surface of a mother board made of ceramics, and between adjacent wiring board areas. A plurality of wiring patterns formed across the dividing line, and formed between the adjacent wiring patterns over the dividing line, and connected to one wiring pattern in only one of the wiring board regions. A multi-cavity wiring board, wherein the conductive pattern is substantially orthogonal to the dividing groove and curved between the wiring pattern and the dividing groove. .
に、周辺部と中央部の間に形成されたn本(nは2以上
の整数)の配線パターンと、前記配線パターンのうち1
〜m本{ただし、mが偶数の場合m=n/2、nが奇数
の場合m=(n+1)/2である}に設けられるととも
に、前記配線パターンの途中から両側に前記周辺部に向
かって枝分かれするように付加された導通パターンとを
具備し、該導通パターンは、前記セラミック基板の外辺
に対して略直交し、かつ前記配線パターンと前記外辺と
の間で湾曲していることを特徴とする配線基板。2. An n (n is an integer of 2 or more) wiring pattern formed between a peripheral portion and a central portion on a main surface of a ceramic substrate having an outer shape of a substantially quadrangle, and one of the wiring patterns.
To m lines (where m = n / 2 when m is an even number and m = (n + 1) / 2 when n is an odd number), and the wiring pattern extends from the middle of the wiring pattern toward the peripheral portion. And a conductive pattern added so as to be branched. The conductive pattern is substantially orthogonal to the outer side of the ceramic substrate and curved between the wiring pattern and the outer side. Wiring board characterized by.
する、分割線で区切られた搭載用基板領域が複数形成さ
れた多数個取り配線基板と、各前記半導体素子を封止す
る複数の蓋体とを具備する多数個取り半導体素子収納用
パッケージにおいて、前記多数個取り配線基板が請求項
1記載の多数個取り配線基板であることを特徴とする多
数個取り半導体素子収納用パッケージ。3. A multi-cavity wiring board having a mounting portion for mounting a semiconductor element on an upper surface and having a plurality of mounting substrate areas separated by dividing lines, and a plurality of sealing elements for sealing each semiconductor element. 2. A multi-cavity semiconductor device housing package comprising the multi-cavity semiconductor device housing package according to claim 1, wherein the multi-cavity semiconductor wiring substrate is the multi-cavity semiconductor wiring substrate according to claim 1.
する搭載用基板と、前記半導体素子を封止する蓋体とを
具備した半導体素子収納用パッケージにおいて、前記搭
載用基板が請求項2記載の配線基板であることを特徴と
する半導体素子収納用パッケージ。4. A semiconductor element storage package comprising a mounting substrate having a mounting portion for mounting a semiconductor element on an upper surface thereof, and a lid body for sealing the semiconductor element, wherein the mounting substrate is a substrate. 2. A package for housing a semiconductor element, which is the wiring board according to 2.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001322144A JP2003124386A (en) | 2001-10-19 | 2001-10-19 | Multi-cavity molded wiring board, wiring board, package for housing multi-cavity molded semiconductor device and package for housing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007311436A (en) * | 2006-05-17 | 2007-11-29 | Sumitomo Metal Electronics Devices Inc | Ceramic package for storing electronic components |
JP2010073712A (en) * | 2008-09-16 | 2010-04-02 | Ngk Spark Plug Co Ltd | Method of manufacturing ceramic component |
-
2001
- 2001-10-19 JP JP2001322144A patent/JP2003124386A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2007311436A (en) * | 2006-05-17 | 2007-11-29 | Sumitomo Metal Electronics Devices Inc | Ceramic package for storing electronic components |
JP4699941B2 (en) * | 2006-05-17 | 2011-06-15 | 株式会社住友金属エレクトロデバイス | Ceramic package for electronic component storage |
JP2010073712A (en) * | 2008-09-16 | 2010-04-02 | Ngk Spark Plug Co Ltd | Method of manufacturing ceramic component |
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