JP2003115762A - Ｄａ変換部の試験装置、試験方法、及び半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタルＬＳＩテスタを基本としてディジ
タル信号処理機能の試験を行うと共に、高速なアナログ
機能部を使用せず高速なＤＡ変換部の入出力応答特性の
試験を可能としたＤＡ変換部の試験装置、試験方法、及
び半導体集積回路装置を提供すること 【解決手段】 入力ディジタル信号ＩＮが、クロック信
号ＣＬＫに同期して交互に切り替えられて入力され、ア
ナログ出力信号ＯＵＴからクロック信号ＣＬＫに同期し
て対応する出力値を出力する。出力されたアナログ出力
信号ＯＵＴは、ローパスフィルタ４Ａにより高周波数成
分が遮断され平均化されてアナログ平均信号ＶＯＬＰが
出力される。高速性を必要とされない簡易なＡＤコンバ
ータ部２１４で再変換し、判定部２１６にてディジタル
値の期待値との一致・不一致を判定できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＡ変換部の試験
装置、試験方法、及びこの試験を好適に行うことができ
る半導体集積回路装置に関するものであり、特に、ＤＡ
変換部の入出力応答速度に比して、低い動作周波数の測
定装置を使用して測定することが可能なＤＡ変換部の試
験装置、試験方法、及び半導体集積回路装置に関するも
のである。

【０００２】

【従来の技術】ＤＡ変換部は、一般的に半導体集積回路
装置（以下、ＬＳＩ）により構成されており、近年、動
作周波数の高速化が進展してきている。これは、例え
ば、ディジタルスチールカメラやディジタルＶＴＲ等の
映像を処理する応用分野、あるいはディジタルオーディ
オやディジタルＶＴＲ等の音声を処理する応用分野等の
発展に伴うものである。ディジタル処理された動画デー
タあるいは音声データ等をスムーズに出力するために高
速なＤＡ変換部が必要とされている。また、これらの用
途に利用されるＤＡ変換部は、ディジタル信号処理され
た入力ディジタル信号をＤＡ変換することから、所謂シ
ステムＬＳＩとの間で密接な関係を有しており、システ
ムＬＳＩの一機能として内蔵されていることも多い。

【０００３】上記のＤＡ変換部ＬＳＩ、あるいはＤＡ変
換部を内蔵したシステムＬＳＩの試験は、所謂ＬＳＩテ
スタという専用の試験装置を使用して行われる。特に、
システムＬＳＩには、ＤＡ変換機能の他に多種多様なデ
ィジタル信号処理機能を含んでおり、システムＬＳＩ用
のＬＳＩテスタには、ＡＤコンバータ部によりアナログ
出力信号をディジタル信号に変換して入力ディジタル信
号との比較を行う試験機能の他、ディジタル信号処理機
能の試験を行う機能が要求される。このうちＤＡ変換機
能の試験には、ＤＡ変換部ＬＳＩ用のＬＳＩテスタと同
様に、入力ディジタル信号の信号パターンを高速に切り
替えてデータ発生すると共に、入力ディジタル信号の発
生周波数に応じて、アナログ出力信号を検出しディジタ
ル信号に再変換する高速・高精度なＡＤコンバータ部が
必要となる。

【０００４】従って、ＤＡ変換部が内蔵されているシス
テムＬＳＩ用のＬＳＩテスタは、多種多様なディジタル
信号処理機能を試験するために、高速で且つ高精度な動
作タイミングの入力ディジタル信号を生成することがで
きるデータ発生部を備えるディジタルＬＳＩテスタ機能
と同時に、高速で且つ高精度なＡＤコンバータ部を含む
アナログ検出部を備えるアナログＬＳＩテスタ機能を合
わせ有するＬＳＩテスタである。

【０００５】また、高速で且つ高精度なＡＤコンバータ
部を含むアナログ検出部を、高速で且つ高精度な入力デ
ィジタル信号のデータ発生部とは別途に備える構成とす
る場合もある。この場合は、多種多様なディジタル信号
処理機能の試験に必要なディジタル信号の信号パターン
を発生するデータ発生部に特化したディジタルＬＳＩテ
スタと、ＤＡ変換機能の試験に必要な高速・高精度なＡ
Ｄコンバータ部を有するアナログ検出部に特化したアナ
ログＬＳＩテスタとを、別装置として備える構成とな
る。

【０００６】また、ＤＡ変換部ＬＳＩを試験するＬＳＩ
テスタは、上記のシステムＬＳＩ用のＬＳＩテスタのう
ち、ＤＡ変換機能の試験に必要な高速・高精度なＡＤコ
ンバータ部を有するアナログ検出部に特化したアナログ
ＬＳＩテスタである。

【０００７】図６に、従来技術の試験構成１０００を示
す。ＤＡ変換部１０１の試験に使用するＬＳＩテスタ２
０１は、データ発生部２１２と判定部２１６とを備えた
ディジタルＬＳＩテスタ機能部２０１Ｄと、高速・高精
度のＡＤコンバータ部２１１を備えたアナログＬＳＩテ
スタ機能部２０１Ａとで構成されている。データ発生部
２１２から出力される入力ディジタル信号ＩＮは、試験
対象であるＤＡ変換部１０１に入力され、ＤＡ変換され
たアナログ出力信号ＯＵＴは、ＡＤコンバータ部２１１
に入力される。入力されるアナログ出力信号ＯＵＴは高
速に切り替わるので、ディジタルＬＳＩテスタ機能部２
０１Ｄに備えられているＡＤコンバータ部２１４では追
従できない。そこで、ＬＳＩテスタ２０１では、専用の
ＡＤコンバータ部２１１を備えるアナログＬＳＩテスタ
機能部２０１Ａを備える必要がある。

【０００８】ＬＳＩテスタ２０１は、ディジタルＬＳＩ
テスタ機能部２０１ＤとアナログＬＳＩテスタ機能部２
０１Ａとを統合した構成である。即ち、ディジタルＬＳ
Ｉテスタ機能部２０１Ｄからの入力ディジタル信号ＩＮ
の出力に対してＤＡ変換されたアナログ出力信号ＯＵＴ
は、アナログＬＳＩテスタ機能部２０１Ａに入力された
後、ディジタルＬＳＩテスタ機能部２０１Ｄに備えられ
ている判定部２１６において期待値と比較される。これ
に対して、アナログＬＳＩテスタ機能部２０１Ａを、デ
ータ発生部２１２と判定部２１６とを取り込んだ構成と
すれば、アナログＬＳＩテスタ機能部２０１ＡのみでＤ
Ａ変換部１０１の入出力応答特性を試験することもでき
る。この場合、ディジタルＬＳＩテスタ機能部２０１Ｄ
は、システムＬＳＩにおけるディジタル信号処理の諸機
能を試験することとなる。

【０００９】

【発明が解決しようとする課題】ディジタルＬＳＩテス
タ機能とアナログＬＳＩテスタ機能との双方の機能を有
するＬＳＩテスタ２０１は、高速で且つ高精度な動作タ
イミングの入力ディジタル信号ＩＮをデータ発生する従
来のディジタルＬＳＩテスタ機能部２０１Ｄに加えて、
高速で且つ高精度なＡＤコンバータ部２１１を含むアナ
ログＬＳＩテスタ機能部２０１Ａを一試験システムに統
合する必要がある。しかしながら、先進のシステムＬＳ
Ｉにおいては、ディジタル信号処理機能、及びＤＡ変換
機能は共に先進的な機能となる。そのため、試験に際し
ては、ディジタルＬＳＩテスタ機能、及びアナログＬＳ
Ｉテスタ機能の各々の単独試験機能について先進の試験
能力が要求されることとなる。更に、両機能を一試験シ
ステムに統合するに際しては、ディジタル信号がアナロ
グ信号へのノイズ源になる等の相互干渉による性能劣化
を克服する必要もある。従って、十分な性能を有するデ
ィジタル及びアナログテスタ機能を統合したＬＳＩテス
タは、一般的に高価となってしまい、試験コストの増大
を招く虞があり問題である。

【００１０】また、上記の問題点を解消するために、デ
ィジタルＬＳＩテスタ機能とアナログＬＳＩテスタ機能
とを別装置として設ける構成を示したが、この場合に
は、ディジタル信号処理機能とＤＡ変換機能とを２回に
分けて試験しなければならず試験時間を増大を招き、そ
の結果、試験コストの増大を招く虞があり問題である。

【００１１】また、アナログＬＳＩテスタについても、
ＤＡ変換機能の高速化に伴い、高速・高精度なＡＤコン
バータ部が必要とされる場合があり、このようなＡＤコ
ンバータ部を実現するため、アナログＬＳＩテスタ自身
も高価となってしまい、試験コストの増大を招く虞があ
り問題である。

【００１２】本発明は前記従来技術の問題点を解消する
ためになされたものであり、ディジタルＬＳＩテスタを
基本とする試験構成で、ディジタル信号処理機能の試験
を行うと共に、高速なＤＡ変換機能については、高速な
アナログ動作を必要とせず試験することを可能としたＤ
Ａ変換部の試験装置、試験方法、及び半導体集積回路装
置を提供することを目的とする。

【００１３】

【課題を解決するための手段】前記目的を達成するため
に、請求項１に係るＤＡ変換部の試験装置は、相異なる
２つのディジット信号を交互に繰り返し切り替えてＤＡ
変換部に出力するディジット信号発生部と、相異なる２
つのディジット信号に応じてＤＡ変換部から出力される
各アナログ出力信号を平均してアナログ平均信号を得る
平均化部と、アナログ平均信号を期待値と比較する比較
部とを備えることを特徴とする。

【００１４】また、請求項３に係るＤＡ変換部の試験方
法は、相異なる２つのディジット信号を交互に繰り返し
切り替えてＤＡ変換部に出力するディジット信号発生工
程と、相異なる２つのディジット信号に応じてＤＡ変換
部から出力される各アナログ出力信号を平均してアナロ
グ平均信号を得る平均化工程と、アナログ平均信号を期
待値と比較する比較工程とを含むことを特徴とする。

【００１５】請求項１のＤＡ変換部の試験装置、あるい
は請求項３のＤＡ変換部の試験方法では、相異なる２つ
のディジット信号を交互に繰り返し切り替えてＤＡ変換
部に出力する。相異なる２つのディジット信号に応じて
ＤＡ変換部から出力される各アナログ出力信号を平均し
て、期待値と比較する。

【００１６】これにより、ＤＡ変換部のアナログ出力信
号を高速で且つ高精度に検出することなく、高速なディ
ジット信号の切り替わりに対するＤＡ変換部の入出力応
答特性を試験することができる。

【００１７】システムＬＳＩの一機能として内蔵されて
いるＤＡ変換部の試験を行う際、ディジタルＬＳＩテス
タが有する簡易なアナログ試験機能をそのまま利用する
ことができ、高速・高精度なアナログＬＳＩテスタ機能
を統合したテストシステムを備える必要がない。また、
アナログＬＳＩテスタを別途備える必要もない。ディジ
タル機能とアナログ機能を高度に統合した高価なＬＳＩ
テスタが不要であると共に、ディジタル機能とアナログ
機能とを別のＬＳＩテスタで試験する必要もないので試
験時間を短縮することができ、試験コストの低減を図る
ことができる。

【００１８】また、ＤＡ変換装置としてのＬＳＩを試験
するに際しても、高速・高精度なアナログ出力信号の検
出機能を備える必要がないため、同様に試験コストの低
減を図ることができる。

【００１９】また、請求項２に係るＤＡ変換部の試験装
置は、請求項１に記載のＤＡ変換部の試験装置におい
て、相異なる２つのディジット信号は、ＤＡ変換部に備
えられている出力ドライバ群の各出力ドライバを順次オ
ンオフ動作させるように、その組み合わせが適宜選択さ
れることを特徴とする。

【００２０】請求項２のＤＡ変換部の試験装置では、Ｄ
Ａ変換部の各出力ドライバを適宜に選択して、順次オン
オフ動作するように交互に切り替える２つのディジット
信号を適宜に選択する。

【００２１】これにより、交互に繰り返し切り替える２
つのディジット信号のペアを、各出力ドライバが順次オ
ンオフ動作するように選択するので、ドライバ毎に、デ
ィジット信号の切り換え周期で正常にオンオフ動作を行
っているか否かの確認ができる。

【００２２】また、平均化部は、ローパスフィルタを備
えることが好ましい。これにより、相異なる２つのディ
ジット信号が交互に繰り返し入力されるＤＡ変換部から
のアナログ出力信号を簡易に平均化することができる。
従って、既存のＬＳＩテスタにローパスフィルタを付加
してやれば、簡単に試験装置を構成することができる。
更に、期待値は、期待ディジット信号であり、比較部
は、アナログ平均信号をＡＤ変換するＡＤ変換部を備え
る構成としてもよい。これにより、アナログ平均信号を
ＡＤ変換するため、ＡＤ変換部に高速動作は必要なく、
既存のＬＳＩテスタに予め備えられているＡＤ変換部、
あるいは一般的な動作速度のＡＤ変換部を付加してやれ
ば、簡単に試験装置を構成することができる。また、デ
ィジット信号で比較することができ、簡易且つ確実にア
ナログ平均信号と期待値との比較をすることができる。

【００２３】また、請求項４に係る半導体集積回路装置
は、ＤＡ変換部と、ＰＬＬ部とを備え、ＰＬＬ部に使用
されるローパスフィルタを、ＤＡ変換部のアナログ出力
信号を平均化するために共用することを特徴とする。ま
た、請求項５に係る半導体集積回路装置は、請求項４に
記載の半導体集積回路装置において、接続切り換えスイ
ッチを備え、ローパスフィルタの接続切り換えを行うこ
とを特徴とする。

【００２４】請求項４の半導体集積回路装置では、ＰＬ
Ｌ部に使用されるローパスフィルタを、ＤＡ変換部の入
出力応答特性の試験時に、ＤＡ変換部のアナログ出力信
号の平均化用に使用する。請求項５の半導体集積回路装
置では、接続切り換えスイッチにより、ローパスフィル
タの接続先を切り替える。

【００２５】これにより、通常の使用状態でＰＬＬ部の
発振用に使用されるローパスフィルタを、ＤＡ変換部の
入出力応答特性の試験時にＤＡ変換部のアナログ出力信
号に接続することができ、ローパスフィルタを共用する
ことができる。ＬＳＩテスタにローパスフィルタが不要
となり、ＬＳＩテスタ構成用部品の削減と、それに伴う
コスト低減を図ることができる。

【００２６】

【発明の実施の形態】以下、本発明のＤＡ変換部の試験
装置、試験方法、及び半導体集積回路装置について具体
化した第１及び第２実施形態を図１乃至図５に基づき図
面を参照しつつ詳細に説明する。図１は、第１実施形態
の試験構成を示す回路ブロック図である。図２は、ＤＡ
変換部の正常な入出力応答特性を示す信号波形図であ
る。図３は、ＤＡ変換部の出力ドライバに障害がある場
合の入出力応答特性を示す信号波形図である（“６４”
ドライバのオン遅延障害の場合）。図４は、ドライバ動
作遅延に起因するアナログ出力信号の変動を説明する説
明図である。図５は、第２実施形態の試験構成を示す回
路ブロック図である。

【００２７】図１に示す第１実施形態の試験構成１０に
おいては、ＬＳＩテスタ２は、従来技術のＬＳＩテスタ
２０１におけるアナログＬＳＩテスタ機能部２０１Ａに
代えて、ローパスフィルタ４Ａを備えている。更に、試
験対象であるＤＡ変換部１０１においてＤＡ変換された
アナログ出力信号ＯＵＴは、従来技術のＬＳＩテスタ２
０１におけるＡＤコンバータ部２１１に代えて、ローパ
スフィルタ４Ａを介してディジタルＬＳＩテスタ機能部
２０１Ｄに備えられているＡＤコンバータ部２１４に入
力されている。ここで、ＡＤコンバータ部２１４は、デ
ィジタルＬＳＩテスタ機能部２０１Ｄに予め備えられて
いるＡＤコンバータ部であり、特に高速動作用として備
えられているものではない。

【００２８】ＤＡ変換部１０１は、入力信号としての入
力ディジタル信号ＩＮを受ける入力データラッチ部１１
１を備え、入力データラッチ部１１１に受け入れられた
入力ディジタル信号ＩＮは、デコード部１１２を介して
各ドライバ１１３乃至１１９を駆動制御することによ
り、アナログ出力信号ＯＵＴを出力する。

【００２９】ドライバ１１３乃至１１９は、２進重み付
けを有して構成されている。即ち、“１”ディジタル値
を出力する“１”ドライバ１１３、“２”ディジタル値
を出力する“２”ドライバ１１４、“４”ディジタル値
を出力する“４”ドライバ、“８”ディジタル値を出力
する“８”ドライバ１１６、“１６”ディジタル値を出
力する“１６”ドライバ１１７、そして“３２” ディ
ジタル値を出力する“３２”ドライバ１１８を、各々、
１ドライバづつ備えて下位の入力ディジタル信号に対す
るドライバ群を構成している。更に、上位の入力ディジ
タル信号に対しては、“６４” ディジタル値を出力す
る“６４”ドライバ１１９を所定数備えることにより、
“６４” ディジタル値毎にアナログ出力信号ＯＵＴを
制御しており、入力ディジタル信号ＩＮのビット幅を決
定している。例えば、“６４”ドライバ１１９を１５セ
ット備えていれば、ビット幅として１０２３ビットをＤ
Ａ変換することができる。

【００３０】ＤＡ変換部１０１では、各ドライバ１１３
乃至１１９の出力端子がワイヤード接続されてアナログ
出力信号ＯＵＴを出力するように構成される場合を例示
しており、例えば、２進重み付けされた電流がワイヤー
ド接続により加算されて出力される場合等が考えられ
る。

【００３１】図２には、第１実施形態においてＤＡ変換
部１０１のドライバが正常に動作している場合の入出力
応答特性の信号波形を示す。図２は、“６３” ディジタ
ル信号と“６４” ディジタル信号とが、入力ディジタ
ル信号ＩＮとしてクロック信号ＣＬＫに同期して交互に
切り替えられて、ＤＡ変換部１０１に入力される場合の
動作波形である。ＤＡ変換部１０１からのアナログ出力
信号ＯＵＴは、クロック信号ＣＬＫに同期して、“６
３” ディジタル信号の入力時には“６３” ディジタル
値を出力し、“６４” ディジタル信号の入力時には
“６４” ディジタル値を出力する。

【００３２】出力されたアナログ出力信号ＯＵＴは、Ｌ
ＳＩテスタ２に入力されて、ローパスフィルタ４Ａによ
り高周波数成分が遮断される。通過周波数帯域をクロッ
ク信号ＣＬＫの周波数帯域以下に設定しておけば、ロー
パスフィルタ４Ａからのアナログ平均信号ＶＯＬＰに
は、アナログ出力信号ＯＵＴが徐々に平準化されて所定
値となって出力される。アナログ出力信号ＯＵＴには、
クロック信号ＣＬＫの周期毎に交互に切り替えられたデ
ィジタル値（“６３” ディジタル値、及び“６４” デ
ィジタル値）が出力されるので、アナログ平均信号ＶＯ
ＬＰは、“６３” ディジタル値と“６４” ディジタル
値との平均値（６３．５ディジタル値）が出力されるこ
ととなる。ＤＡ変換部１０１に比して２倍の分解能を有
するＡＤコンバータ部２１４を備えれば、“６３”／
“６４” ディジタル信号の入力に対して、期待値とし
て６３．５ディジタル値をＡＤ変換した値を検出でき
る。

【００３３】“６３” ディジタル信号では、第１の
“６４”ドライバ１１９がオフ動作して、“１”乃至
“３２”ドライバ１１３乃至１１８がオン動作し、“６
４” ディジタル信号では、“１”乃至“３２”ドライ
バ１１３乃至１１８がオフ動作して、第１の “６４”
ドライバ１１９がオン動作する。クロック信号ＣＬＫの
周期毎に、“１”乃至“３２”ドライバ１１３乃至１１
８、及び第１の “６４”ドライバ１１９が全て正常に
動作することにより、アナログ出力信号ＯＵＴに正しい
ディジタル値（“６３” ディジタル値、及び“６４”
ディジタル値）が交互に出力され、その平均値としてア
ナログ平均信号ＶＯＬＰに６３．５ディジタル値が出力
される。従って、この試験結果より、“１”乃至“３
２”ドライバ１１３乃至１１８、及び第１の “６４”
ドライバ１１９のクロック信号ＣＬＫによる高速な切り
換え動作が正常に行われていることが確認できる。

【００３４】次に、図３において、ドライバが正常動作
をしていない場合を例示する。図３では、第１の“６
４”ドライバ１１９のオン動作に動作遅延が発生し、ク
ロック信号ＣＬＫの周波数では正常に起動しない場合を
例示している。尚、切り替わり動作に関与するこれ以外
のドライバである“１”乃至“３２”ドライバ１１３乃
至１１８、及び第１の “６４”ドライバ１１９のオフ
への切り替わり動作は正常に行われているものとする。
入力ディジタル信号ＩＮとして“６３” ディジタル信
号が入力されると、“１”乃至“３２”ドライバ１１３
乃至１１８はオン動作に、第１の “６４”ドライバ１
１９はオフ動作に切り替わり、アナログ出力信号ＯＵＴ
には、“６３” ディジタル値が出力される。入力ディ
ジタル信号ＩＮが、“６３” ディジタル信号から“６
４” ディジタル信号に切り替わると、“１”乃至“３
２”ドライバ１１３乃至１１８は迅速にオフ動作するも
のの、第１の “６４”ドライバ１１９にオン動作遅延
があるため、オン動作は開始されず、アナログ出力信号
ＯＵＴは、“０” ディジタル値を出力することとなる。
言い換えれば、全てのドライバがアナログ出力信号ＯＵ
Ｔを駆動しない状態となる。

【００３５】アナログ出力信号ＯＵＴは、“６３” デ
ィジタル値と“０” ディジタル値とを交互に出力する
こととなり、ローパスフィルタ４Ａで平均化されたアナ
ログ平均信号ＶＯＬＰは、その平均値である３１．５デ
ィジタル値を出力する。これは、期待値である６３．５
ディジタル値とは異なるため判定部２１６により不一致
が検出され、ＤＡ変換部１０１のドライバ動作の切り換
わり障害が検出される。

【００３６】尚、入力ディジタル信号ＩＮと合せ、この
ときのアナログ平均信号ＶＯＬＰの出力値により、障害
のあるドライバの同定をすることができ、更には、障害
の内容も把握することができる。入力ディジタル信号Ｉ
Ｎにより切り換え動作を行うドライバは特定できる。更
に、オン／オフ動作遅延の障害がある場合には、クロッ
ク信号ＣＬＫによる切り換え動作において、障害のある
ドライバの出力が、オフ／オン固定となり、障害モード
に応じてアナログ出力信号ＯＵＴの出力値が定まるため
である。

【００３７】障害ドライバ、及び障害モードの同定が可
能となる理由を図４に更に詳細に示す。図４では上述し
たように、オン／オフ動作遅延の障害はドライバ出力の
オフ／オン固定を示すものと仮定する（図４（Ａ）障害
モード参照）。これは、高速なクロック信号ＣＬＫによ
る動作周期に比して、オン／オフ動作の遅延時間が長い
場合には妥当な仮定であるといえる。図４（Ｂ）には、
以上の仮定に基づき“ｍ”ドライバと“ｎ”ドライバと
を交互にオンオフ動作させる場合における、障害モード
の有無・種別の違いによるローパスフィルタからのアナ
ログ平均信号ＶＯＬＰの出力値を示している。

【００３８】図４（Ａ）において、オン遅延におけるオ
フ固定とは、ドライバ出力がオフ固定していることを示
し、アナログ出力信号ＯＵＴとして“０” ディジタル
値を出力する。逆に、オフ遅延におけるオン固定とは、
ドライバ出力がオン固定していることを示し、アナログ
出力信号ＯＵＴとして“ｍ”／“ｎ”ドライバにおい
て、各々“ｍ”／“ｎ” ディジタル値を出力する。更
に、ドライバに障害がなく正常動作している場合には、
デューティ５０％で各々のディジタル値（“ｍ”／
“ｎ” ディジタル値）を出力する。以上の条件に基づ
き、ローパスフィルタからのアナログ平均信号ＶＯＬＰ
の出力値を計算すると図４（Ｂ）が得られる。

【００３９】図４（Ｂ）では、 “ｍ”／“ｎ” の入力
ディジタル信号を交互に切り替える場合、各々のドライ
バが正常動作しているならば、アナログ平均信号ＶＯＬ
Ｐとして“（ｍ＋ｎ）／２” ディジタル値を出力する
ところ、少なくとも何れか一方のドライバに障害が発生
した場合に、正常値とは異なる出力値が出力されること
を示している。アナログ平均信号ＶＯＬＰの出力値は、
“ｍ”／“ｎ”ドライバの各々のアナログ出力信号の平
均値となる。そのため、両ドライバがオン遅延障害であ
りドライバが共にオフ固定であれば、アナログ平均信号
は、“０” ディジタル値を出力する。両ドライバがオフ
遅延障害でありドライバが共にオン固定であれば、“ｍ
＋ｎ” ディジタル値を出力する。また、“ｍ”ドライバ
がオン遅延障害で“ｎ”ドライバがオフ遅延障害なら
ば、“ｎ”ドライバがオンし続け、“ｎ” ディジタル
値を出力し、双方の障害が逆転すれば、“ｍ” ディジ
タル値を出力する。何れか一方のドライバが正常で他方
にオン／オフ遅延障害がある場合には、正常なドライバ
（“ｍ”あるいは“ｎ”）からの “ｍ／２”あるいは
“ｎ／２” ディジタル値に加えて、オン／オフ遅延障
害のドライバ（“ｎ”あるいは“ｍ”）からの“０”／
“ｎ”あるいは“ｍ” ディジタル値が加算されて出力
される。即ち、正常な“ｍ”ドライバとオン／オフ遅延
障害の“ｎ”ドライバとの組合せでは、出力値として、
“ｍ／２”／“ｍ／２＋ｎ” ディジタル値が出力され
る。また、オン／オフ遅延障害の“ｍ”ドライバと正常
な“ｎ”ドライバとの組合せでは、“ｎ／２”／“ｍ＋
ｎ／２” ディジタル値が出力される。

【００４０】第１実施形態の試験構成１０によれば、Ｄ
Ａ変換部１０１のアナログ出力信号ＯＵＴを高速で且つ
高精度に検出することなく、高速な入力ディジタル信号
ＩＮの切り替わりに対するＤＡ変換部１０１の入出力応
答特性を試験することができる。

【００４１】ＤＡ変換部１０１が、システムＬＳＩの一
機能として内蔵されている場合、ディジタルＬＳＩテス
タ２０１Ｄが有する簡易なアナログ試験機能であるＡＤ
コンバータ部２１４をそのまま利用することができ、Ｌ
ＳＩテスタ２として、高速・高精度なアナログＬＳＩテ
スタ機能を統合する必要がない。また、アナログＬＳＩ
テスタを別途備える必要もない。ディジタル機能とアナ
ログ機能を高度に統合した高価なＬＳＩテスタが不要で
あると共に、ディジタル機能とアナログ機能とを別テス
タで試験する必要もないので試験時間を短縮することも
できる。そのため、試験コストの低減を図ることができ
る。

【００４２】また、ＤＡ変換部１０１が、ＤＡ変換装置
としてＬＳＩを構成する場合、アナログ出力信号の検出
機能として備えられるローパスフィルタ４Ａ、及びＡＤ
コンバータ部２１４に、高速・高精度性を備える必要が
ないため、同様に試験コストの低減を図ることができ
る。

【００４３】更に、交互に繰り返し切り替える２つの入
力ディジタル信号ＩＮのペアを、ＤＡ変換部１０１にお
ける各出力ドライバ１１３乃至１１９が順次オンオフ動
作するように選択するので、ドライバ１１３乃至１１９
毎に、入力ディジタル信号ＩＮの切り換え周期（クロッ
ク信号ＣＬＫ）で正常にオンオフ動作を行っているか否
かの確認ができる。

【００４４】また、平均化部にはローパスフィルタ４Ａ
を備えており、相異なる２つの入力ディジタル信号ＩＮ
が交互に繰り返し入力されるＤＡ変換部１０１からのア
ナログ出力信号ＯＵＴを簡易に平均化することができ
る。従って、既存のディジタルＬＳＩテスタ機能部２０
１Ｄにローパスフィルタ４Ａを付加してやれば、簡単に
ＬＳＩテスタ２を構成することができる。更に、比較部
としての判定部２１６で判断される期待値は、期待ディ
ジタル値であり、アナログ平均信号ＶＯＬＰをＡＤ変換
するＡＤ変換部を備える構成としてもよい。アナログ平
均信号ＶＯＬＰをＡＤ変換するため、ＡＤ変換部である
ＡＤコンバータ部２１４に高速動作は必要なく、既存の
ディジタルＬＳＩテスタ機能部２０１Ｄに予め備えられ
ているＡＤコンバータ部２１４、あるいは一般的な動作
速度のＡＤコンバータ部２１４を付加してやれば、簡単
にＬＳＩテスタ２を構成することができる。また、アナ
ログ平均信号ＶＯＬＰをディジタル値で比較することが
でき、簡易且つ確実に平均値と期待値との比較をするこ
とができる。

【００４５】図５に示す第２実施形態の試験構成２０で
は、ＤＡ変換部１０１が一機能として内蔵されているシ
ステムＬＳＩ（１）には、ＰＬＬ部３が備えられてお
り、第１実施形態のＬＳＩテスタ２に備えられていたロ
ーパスフィルタ４Ａに代えて、ＰＬＬ部３に使用される
ローパスフィルタ４Ｂを、ＤＡ変換部１０１からのアナ
ログ出力信号ＯＵＴの平均化用にも共用している。そし
て、システムＬＳＩ（１）には、ローパスフィルタ４Ｂ
の接続を切り替えるために接続切り換えスイッチ５が備
えられている。また、ローパスフィルタ４Ｂは、元来、
ＰＬＬ部３に使用されるものであるので、ＬＳＩテスタ
に備えておく必要はなく、従って、ＬＳＩテスタとして
は、ディジタルＬＳＩテスタ機能部２０１Ｄをそのまま
使用することができる。

【００４６】接続切り換えスイッチ５は、図示しない制
御部により、通常はＰＬＬ部３に接続されているローパ
スフィルタ４Ｂを、ＤＡ変換部１０１の入出力応答特性
の試験時において、ＤＡ変換部からのアナログ出力信号
ＯＵＴに接続する。

【００４７】その他の構成、作用に付いては、第１実施
形態の試験構成１０と同様であるので、ここでの説明は
省略する。

【００４８】第２実施形態の試験構成２０によれば、第
１実施形態の試験構成１０における効果と同様の効果を
奏することに加え、通常の使用状態でＰＬＬ部３の発振
用に使用されるローパスフィルタ４Ｂを、ＤＡ変換部１
０１の入出力応答特性の試験時に、ＤＡ変換部１０１の
アナログ出力信号ＯＵＴに接続することができ、ローパ
スフィルタ４Ｂを共用することができる。ＬＳＩテスタ
２０１Ｄにローパスフィルタが不要となり、ＬＳＩテス
タ２０１Ｄの構成用部品の削減と、それに伴うコスト低
減を図ることができる。

【００４９】尚、本発明は前記実施形態に限定されるも
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、本実施形態においては、ＤＡ変換部１０１として、
アナログ出力信号ＯＵＴが、２進重み付けされた各ドラ
イバ１１３乃至１１９からの出力電流がワイヤード接続
により加算されて出力される場合について説明したが、
本発明はこれに限定されるものではなく、ラダー抵抗に
よる抵抗分圧、容量素子の蓄積電荷に基づく出力電圧等
を利用したＤＡ変換部等、一般的なＤＡ変換部について
適用できることは言うまでもない。また、アナログ出力
信号ＯＵＴを平均化したアナログ平均信号ＶＯＬＰを、
ＡＤコンバータ部２１４でＡＤ変換した後に判定部２１
６にて期待値と判定する場合を示したが、これに限定さ
れることはなく、アナログ平均信号ＶＯＬＰをアナログ
値の状態で比較することもできる。

【００５０】（付記１） 相異なる２つのディジット信
号を交互に繰り返し切り替えてＤＡ変換部に出力するデ
ィジット信号発生部と、前記相異なる２つのディジット
信号に応じて前記ＤＡ変換部から出力される各アナログ
出力信号を平均してアナログ平均信号を得る平均化部
と、前記アナログ平均信号を期待値と比較する比較部と
を備えることを特徴とするＤＡ変換部の試験装置。 （付記２） 前記相異なる２つのディジット信号は、前
記ＤＡ変換部に備えられている出力ドライバ群の各出力
ドライバを順次オンオフ動作させるように、その組み合
わせが適宜選択されることを特徴とする付記１に記載の
ＤＡ変換部の試験装置。 （付記３） 前記平均化部は、ローパスフィルタを備え
ることを特徴とする付記１に記載のＤＡ変換部の試験装
置。 （付記４） 前記期待値は、期待ディジット信号であ
り、前記比較部は、前記アナログ平均信号をＡＤ変換す
るＡＤ変換部を備えることを特徴とする付記１に記載の
ＤＡ変換部の試験装置。 （付記５） 相異なる２つのディジット信号を交互に繰
り返し切り替えてＤＡ変換部に出力するディジット信号
発生工程と、前記相異なる２つのディジット信号に応じ
て前記ＤＡ変換部から出力される各アナログ出力信号を
平均してアナログ平均信号を得る平均化工程と、前記ア
ナログ平均信号を期待値と比較する比較工程とを含むこ
とを特徴とするＤＡ変換部の試験方法。 （付記６） 前記相異なる２つのディジット信号は、前
記ＤＡ変換部に備えられている出力ドライバ群の各出力
ドライバを順次オンオフ動作させるように、その組み合
わせが適宜選択されることを特徴とする付記５に記載の
ＤＡ変換部の試験方法。 （付記７） ＤＡ変換部と、ＰＬＬ部とを備え、前記Ｐ
ＬＬ部に使用されるローパスフィルタを、前記ＤＡ変換
部のアナログ出力信号を平均化するために共用すること
を特徴とする半導体集積回路装置。 （付記８） 接続切り換えスイッチを備え、前記ローパ
スフィルタの接続切り換えを行うことを特徴とする付記
７に記載の半導体集積回路装置。

【００５１】

【発明の効果】本発明によれば、ディジタルＬＳＩテス
タを基本とする試験構成で、ディジタル信号処理機能の
試験を行うと共に、高速なＤＡ変換機能については、高
速なアナログ動作を必要とせず試験することを可能とし
たＤＡ変換部の試験装置、試験方法、及び半導体集積回
路装置を提供することが可能となる。

【図面の簡単な説明】

【図１】第１実施形態の試験構成を示す回路ブロック図
である。

【図２】ＤＡ変換部の正常な入出力応答特性を示す信号
波形図である。

【図３】ＤＡ変換部の出力ドライバに障害がある場合の
入出力応答特性を示す信号波形図である（“６４”ドラ
イバのオン遅延障害の場合）。

【図４】ドライバ動作遅延に起因するアナログ出力信号
の変動を説明する説明図である。

【図５】第２実施形態の試験構成を示す回路ブロック図
である。

【図６】従来技術の試験構成を示す回路ブロック図であ
る。

【符号の説明】

１ システムＬＳＩ １０、２０、１０００ 試験構成 １０１ ＤＡ変換部 １１１ 入力データラッチ部 １１２ デコード部 １１３乃至１１９ ドライバ ２、２０１ ＬＳＩテスタ ２０１Ａ アナログＬＳＩテスタ機能部 ２０１Ｄ ディジタルＬＳＩテスタ機能
部 ２１１、２１４ ＡＤコンバータ部 ２１２ データ発生部 ２１６ 判定部 ４Ａ、４Ｂ ローパスフィルタ ＩＮ 入力ディジタル信号 ＯＵＴ アナログ出力信号 ＶＯＬＰ アナログ平均信号

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA11 AB01 AC03 AE14 AG01 AH04 AL00 5J022 AB01 AC05 BA06 CA07 CD03 CE08 CG01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 相異なる２つのディジット信号を交互に
   繰り返し切り替えてＤＡ変換部に出力するディジット信
   号発生部と、 前記相異なる２つのディジット信号に応じて前記ＤＡ変
   換部から出力される各アナログ出力信号を平均してアナ
   ログ平均信号を得る平均化部と、 前記アナログ平均信号を期待値と比較する比較部とを備
   えることを特徴とするＤＡ変換部の試験装置。
2. 【請求項２】 前記相異なる２つのディジット信号は、 前記ＤＡ変換部に備えられている出力ドライバ群の各出
   力ドライバを順次オンオフ動作させるように、その組み
   合わせが適宜選択されることを特徴とする請求項１に記
   載のＤＡ変換部の試験装置。
3. 【請求項３】 相異なる２つのディジット信号を交互に
   繰り返し切り替えてＤＡ変換部に出力するディジット信
   号発生工程と、 前記相異なる２つのディジット信号に応じて前記ＤＡ変
   換部から出力される各アナログ出力信号を平均してアナ
   ログ平均信号を得る平均化工程と、 前記アナログ平均信号を期待値と比較する比較工程とを
   含むことを特徴とするＤＡ変換部の試験方法。
4. 【請求項４】 ＤＡ変換部と、 ＰＬＬ部とを備え、 前記ＰＬＬ部に使用されるローパスフィルタを、前記Ｄ
   Ａ変換部のアナログ出力信号を平均化するために共用す
   ることを特徴とする半導体集積回路装置。
5. 【請求項５】 接続切り換えスイッチを備え、 前記ローパスフィルタの接続切り換えを行うことを特徴
   とする請求項４に記載の半導体集積回路装置。