JP2003108101A - アクティブマトリクス型の液晶表示装置 - Google Patents
アクティブマトリクス型の液晶表示装置Info
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Abstract
(57)【要約】
【課題】 表示画面にフリッカの見られない、またはフ
リッカレベルを低減することのできるアクティブマトリ
クス型の液晶表示装置を提供する。 【解決手段】 アクティブマトリクス型の液晶表示装置
において、ゲート線駆動回路のシフトレジスタの出力
と、前記シフトレジスタの出力を一定時間遅延させる遅
延回路の出力の２つの信号出力、または前記２つの信号
出力に次段のシフトレジスタの出力を含めた３つの信号
出力を、各ゲート段毎に設けた論理演算回路に入力し、
前記論理演算回路の演算結果に基づいて３つの異なる電
圧状態を排他的に選択し、ゲート線に選択された前記電
圧状態の電圧を印加する。画素の突き抜け電圧を画面内
で一定に保つことができるため、液晶に印加される電圧
が一定となり、面内での輝度の場所依存のない均一な画
面を得ることができる。
リッカレベルを低減することのできるアクティブマトリ
クス型の液晶表示装置を提供する。 【解決手段】 アクティブマトリクス型の液晶表示装置
において、ゲート線駆動回路のシフトレジスタの出力
と、前記シフトレジスタの出力を一定時間遅延させる遅
延回路の出力の２つの信号出力、または前記２つの信号
出力に次段のシフトレジスタの出力を含めた３つの信号
出力を、各ゲート段毎に設けた論理演算回路に入力し、
前記論理演算回路の演算結果に基づいて３つの異なる電
圧状態を排他的に選択し、ゲート線に選択された前記電
圧状態の電圧を印加する。画素の突き抜け電圧を画面内
で一定に保つことができるため、液晶に印加される電圧
が一定となり、面内での輝度の場所依存のない均一な画
面を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング素子
に薄膜トランジスタなどを用いたアクティブマトリクス
方式の液晶表示装置に関する。
に薄膜トランジスタなどを用いたアクティブマトリクス
方式の液晶表示装置に関する。
【０００２】
【従来の技術】従来、液晶の電気光学特性を利用して視
覚情報を表示する液晶表示装置は、コンピュータ画像の
出力装置や、携帯型テレビ、ビデオプロジェクタ、ビデ
オカメラのビューファインダなど多岐に渡って使用され
ている。
覚情報を表示する液晶表示装置は、コンピュータ画像の
出力装置や、携帯型テレビ、ビデオプロジェクタ、ビデ
オカメラのビューファインダなど多岐に渡って使用され
ている。
【０００３】これら液晶表示装置のうち、薄膜トランジ
スタをアクティブ素子として用いたアクティブマトリク
ス方式の液晶表示装置の回路構成は、図１にブロック図
で示すように、ソース線駆動回路２０１およびゲート線
駆動回路２０２と、少なくとも画素マトリクス２０３と
が同一の透明絶縁基板２０４の上に形成されてなる。そ
のうち、画素マトリクス２０３は、ソース線駆動回路２
０１に接続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・
と、ゲート線駆動回路２０２に接続された複数のゲート
線Ｙ1，Ｙ2，Ｙ3・・・と、これらのゲート線およびソ
ース線の各交点に形成された複数の画素Ｐ11，Ｐ12・・
・とを有し、各画素Ｐ11，Ｐ12・・・には薄膜トランジ
スタ２０５および液晶セル２０６を有する。
スタをアクティブ素子として用いたアクティブマトリク
ス方式の液晶表示装置の回路構成は、図１にブロック図
で示すように、ソース線駆動回路２０１およびゲート線
駆動回路２０２と、少なくとも画素マトリクス２０３と
が同一の透明絶縁基板２０４の上に形成されてなる。そ
のうち、画素マトリクス２０３は、ソース線駆動回路２
０１に接続された複数のソース線Ｘ1，Ｘ2，Ｘ3・・・
と、ゲート線駆動回路２０２に接続された複数のゲート
線Ｙ1，Ｙ2，Ｙ3・・・と、これらのゲート線およびソ
ース線の各交点に形成された複数の画素Ｐ11，Ｐ12・・
・とを有し、各画素Ｐ11，Ｐ12・・・には薄膜トランジ
スタ２０５および液晶セル２０６を有する。
【０００４】以上の構成を有する液晶表示装置の等価回
路構成について、図２を用いて説明する。図２はアクテ
ィブマトリクス型の液晶表示装置の等価回路構成を説明
する図である。等価回路は大きく分けて、ソース線駆動
回路３０１およびゲート線駆動回路３０２と、画素マト
リクス３０３とからなる。前記ソース線駆動回路３０１
は、ラッチ信号を時系列的に送出するためのＸ側シフト
レジスタ３０４と、その前記ラッチ信号を増幅、整波す
るためのバッファ３０５と、ビデオ信号線３０６に印加
されたビデオ信号を、前記バッファ３０５から送出され
るラッチ信号に応じてソース線３０８，３０８’にサン
プル、ホールドするためのアナログスイッチ３０７，３
０７’と、から構成される。ここで、前記Ｘ側シフトレ
ジスタ３０４は、クロックＣＬＸで規定されるクロック
ドインバータ３３１と、クロックＣＬＸ＊で規定される
クロックドインバータ３３２と、インバータ３３３とか
らなる基本セル３３４を単位に構成される。
路構成について、図２を用いて説明する。図２はアクテ
ィブマトリクス型の液晶表示装置の等価回路構成を説明
する図である。等価回路は大きく分けて、ソース線駆動
回路３０１およびゲート線駆動回路３０２と、画素マト
リクス３０３とからなる。前記ソース線駆動回路３０１
は、ラッチ信号を時系列的に送出するためのＸ側シフト
レジスタ３０４と、その前記ラッチ信号を増幅、整波す
るためのバッファ３０５と、ビデオ信号線３０６に印加
されたビデオ信号を、前記バッファ３０５から送出され
るラッチ信号に応じてソース線３０８，３０８’にサン
プル、ホールドするためのアナログスイッチ３０７，３
０７’と、から構成される。ここで、前記Ｘ側シフトレ
ジスタ３０４は、クロックＣＬＸで規定されるクロック
ドインバータ３３１と、クロックＣＬＸ＊で規定される
クロックドインバータ３３２と、インバータ３３３とか
らなる基本セル３３４を単位に構成される。
【０００５】一方、前記ゲート線駆動回路３０２は、ラ
ッチ信号を時系列的に送出するためのＹ側シフトレジス
タ３０９と、その前記ラッチ信号を増幅、整波し、ゲー
ト線３１１，３１１’に送出するためのバッファ３１０
と、から構成される。ここで、前記Ｙ側シフトレジスタ
３０９は、クロックＣＬＹで規定されるクロックドイン
バータ３３５と、クロックＣＬＹ＊で規定されるクロッ
クドインバータ３３６と、インバータ３３７と、ＮＯＲ
ゲート３３８からなる基本セル３３９を単位に構成され
る。
ッチ信号を時系列的に送出するためのＹ側シフトレジス
タ３０９と、その前記ラッチ信号を増幅、整波し、ゲー
ト線３１１，３１１’に送出するためのバッファ３１０
と、から構成される。ここで、前記Ｙ側シフトレジスタ
３０９は、クロックＣＬＹで規定されるクロックドイン
バータ３３５と、クロックＣＬＹ＊で規定されるクロッ
クドインバータ３３６と、インバータ３３７と、ＮＯＲ
ゲート３３８からなる基本セル３３９を単位に構成され
る。
【０００６】また、前記画素マトリクス３０３は、前記
ソース線３０８，３０８’・・・およびゲート線３１
１，３１１’・・・に接続された薄膜トランジスタ３１
２，３１２’・・・と液晶セル３１３，３１３’・・・
とから構成される。
ソース線３０８，３０８’・・・およびゲート線３１
１，３１１’・・・に接続された薄膜トランジスタ３１
２，３１２’・・・と液晶セル３１３，３１３’・・・
とから構成される。
【０００７】次に、図２に等価回路図で示した液晶表示
装置の駆動方法の一例について、図２と図３を用いて説
明する。図３に、図２の点Ｐ1，Ｐ2，Ｑ1，Ｑ2，Ｒ1，
Ｒ2，Ｖ1での電圧を時系列で示す。ＣＬＸはＸ側シフト
レジスタのクロックを表しており、ＣＬＸ＊とは逆位相
の関係になっている。同様に、ＣＬＹはＹ側シフトレジ
スタのクロックを表しており、ＣＬＹ＊とは逆位相の関
係になっている。ここでは、ＣＬＸ＊とＣＬＹ＊につい
ては図示しない。
装置の駆動方法の一例について、図２と図３を用いて説
明する。図３に、図２の点Ｐ1，Ｐ2，Ｑ1，Ｑ2，Ｒ1，
Ｒ2，Ｖ1での電圧を時系列で示す。ＣＬＸはＸ側シフト
レジスタのクロックを表しており、ＣＬＸ＊とは逆位相
の関係になっている。同様に、ＣＬＹはＹ側シフトレジ
スタのクロックを表しており、ＣＬＹ＊とは逆位相の関
係になっている。ここでは、ＣＬＸ＊とＣＬＹ＊につい
ては図示しない。
【０００８】駆動方法を順に説明すると、まず、前記Ｙ
側シフトレジスタ３０９が前記クロックＣＬＹ，ＣＬＹ
＊のタイミングに応じて、前記クロックＣＬＹ，ＣＬＹ
＊の周期の１／２の幅のパルスを前記バッファ３１０に
出力する。そのパルスを前記バッファ３１０が増幅、整
波して、前記ゲート線３１１（Ｐ1）にゲート選択パル
ス４０１を出力する。この前記ゲート選択パルス４０１
が選択レベルである間、ゲート線３１１に接続した複数
の前記薄膜トランジスタ３１２，３１２’は導通状態に
なり、このゲート線３１１に接続した複数の薄膜トラン
ジスタ３１２，３１２’に接続したソース線３０３，３
０３’と、液晶セル３１３，３１３’とが電気的に接続
する。このとき、前記Ｘ側シフトレジスタ３０４が前記
クロックＣＬＸ，ＣＬＸ＊のタイミングに応じて、前記
クロックの周期と同じ幅のパルスを前記バッファ３０５
に出力する。そのパルスを増幅、整波してアナログスイ
ッチ３０７（Ｑ1）にサンプル・ホールド信号４０３を
出力し、前記アナログスイッチ３０７はそのパルスに応
じて前記ビデオ信号線３０６（Ｖ1）のビデオ信号４０
５を前記ソース線３０８（Ｒ1）にサンプル・ホールド
する。このとき、先に述べたように前記ゲート線３１１
に接続した複数の前記薄膜トランジスタ３１２は導通状
態にあるため、前記ソース線３０８にホールドした信号
は前記液晶セル３１３に書き込まれる。同様に、アナロ
グスイッチ３０７’はソース線３０８’に前記ビデオ信
号４０５をサンプル・ホールドする。これによって、前
記液晶セル３１３’には前記ソース線３０８’にサンプ
ル・ホールドした信号が書き込まれる。これを前記ソー
ス線駆動回路３０１の側で繰り返すことにより、前記ゲ
ート線３１１に接続した複数の画素の液晶セルへ、前記
ビデオ信号４０５を書き込むことができる。
側シフトレジスタ３０９が前記クロックＣＬＹ，ＣＬＹ
＊のタイミングに応じて、前記クロックＣＬＹ，ＣＬＹ
＊の周期の１／２の幅のパルスを前記バッファ３１０に
出力する。そのパルスを前記バッファ３１０が増幅、整
波して、前記ゲート線３１１（Ｐ1）にゲート選択パル
ス４０１を出力する。この前記ゲート選択パルス４０１
が選択レベルである間、ゲート線３１１に接続した複数
の前記薄膜トランジスタ３１２，３１２’は導通状態に
なり、このゲート線３１１に接続した複数の薄膜トラン
ジスタ３１２，３１２’に接続したソース線３０３，３
０３’と、液晶セル３１３，３１３’とが電気的に接続
する。このとき、前記Ｘ側シフトレジスタ３０４が前記
クロックＣＬＸ，ＣＬＸ＊のタイミングに応じて、前記
クロックの周期と同じ幅のパルスを前記バッファ３０５
に出力する。そのパルスを増幅、整波してアナログスイ
ッチ３０７（Ｑ1）にサンプル・ホールド信号４０３を
出力し、前記アナログスイッチ３０７はそのパルスに応
じて前記ビデオ信号線３０６（Ｖ1）のビデオ信号４０
５を前記ソース線３０８（Ｒ1）にサンプル・ホールド
する。このとき、先に述べたように前記ゲート線３１１
に接続した複数の前記薄膜トランジスタ３１２は導通状
態にあるため、前記ソース線３０８にホールドした信号
は前記液晶セル３１３に書き込まれる。同様に、アナロ
グスイッチ３０７’はソース線３０８’に前記ビデオ信
号４０５をサンプル・ホールドする。これによって、前
記液晶セル３１３’には前記ソース線３０８’にサンプ
ル・ホールドした信号が書き込まれる。これを前記ソー
ス線駆動回路３０１の側で繰り返すことにより、前記ゲ
ート線３１１に接続した複数の画素の液晶セルへ、前記
ビデオ信号４０５を書き込むことができる。
【０００９】次に、前記ゲート選択パルス４０１が非選
択レベルになった後、前記ゲート線駆動回路３０２から
ゲート選択パルス４０２が出力される。この前記ゲート
選択パルス４０２が選択レベルである間に、前述したの
と同様に前記ソース線駆動回路３０１を駆動すると、前
記ゲート線３１１’に接続した複数の画素の液晶セルに
前記ビデオ信号４０５を書き込むことができる。
択レベルになった後、前記ゲート線駆動回路３０２から
ゲート選択パルス４０２が出力される。この前記ゲート
選択パルス４０２が選択レベルである間に、前述したの
と同様に前記ソース線駆動回路３０１を駆動すると、前
記ゲート線３１１’に接続した複数の画素の液晶セルに
前記ビデオ信号４０５を書き込むことができる。
【００１０】以上の操作を繰り返すことによって、各画
素の液晶セル単位でビデオ信号を書き込むことが可能に
なり、液晶セルに書き込まれた信号に応じて各々の液晶
セルの偏光状態を変えることで、画像を得ることができ
る。
素の液晶セル単位でビデオ信号を書き込むことが可能に
なり、液晶セルに書き込まれた信号に応じて各々の液晶
セルの偏光状態を変えることで、画像を得ることができ
る。
【００１１】
【発明が解決しようとする課題】上記のアクティブマト
リクス方式の液晶表示装置において、ゲート線の遅延が
比較的大きいときには、表示画面にフリッカが発生する
ことが知られている。これは、液晶に印加される電圧の
平均値が０でない液晶セルがあるために、液晶セルの透
過率の差となって視認される現象である。このフリッカ
は表示品位を落とすだけでなく、液晶の焼き付きにも深
い関係を持っている。一般的に液晶は交流で駆動する必
要がある。その交流波形の平均値が０にならない場合に
は、即ち液晶に直流が印加されているということであ
り、液晶の焼き付きを発生させる原因になる。つまり、
表示画面にフリッカが発生しているということは、液晶
の焼き付きが生じ易くなっているということである。
リクス方式の液晶表示装置において、ゲート線の遅延が
比較的大きいときには、表示画面にフリッカが発生する
ことが知られている。これは、液晶に印加される電圧の
平均値が０でない液晶セルがあるために、液晶セルの透
過率の差となって視認される現象である。このフリッカ
は表示品位を落とすだけでなく、液晶の焼き付きにも深
い関係を持っている。一般的に液晶は交流で駆動する必
要がある。その交流波形の平均値が０にならない場合に
は、即ち液晶に直流が印加されているということであ
り、液晶の焼き付きを発生させる原因になる。つまり、
表示画面にフリッカが発生しているということは、液晶
の焼き付きが生じ易くなっているということである。
【００１２】では、なぜ液晶に印加される電圧の平均値
が０にならない液晶セルが生ずるのかについて、図４お
よび図５を用いて以下に説明する。ここでは、画素トラ
ンジスタ５０１，５０１’にＮ型の薄膜トランジスタを
用いた場合について説明する。また、説明の簡略化のた
めに、ソース線５０６，５０６’を接地し、かつ、画素
の液晶セルには電圧が印加されていない場合、つまり点
Ｃ1と点Ｃ2が接地レベルと等電位である場合を想定す
る。
が０にならない液晶セルが生ずるのかについて、図４お
よび図５を用いて以下に説明する。ここでは、画素トラ
ンジスタ５０１，５０１’にＮ型の薄膜トランジスタを
用いた場合について説明する。また、説明の簡略化のた
めに、ソース線５０６，５０６’を接地し、かつ、画素
の液晶セルには電圧が印加されていない場合、つまり点
Ｃ1と点Ｃ2が接地レベルと等電位である場合を想定す
る。
【００１３】まず、ゲート選択パルスの選択期間の終了
時に液晶の印加電圧が低下する現象、いわゆる突き抜け
電圧について説明する。この突き抜け電圧とは、あるゲ
ート線５０３に印加されるゲート選択パルス５０２が、
画素トランジスタ５０１，５０１’を導通状態にする電
圧レベルから、絶縁状態にする電圧レベルに変化する瞬
間に、前記ゲート線５０３と液晶セル５０４，５０４’
との結合容量５０５，５０５’によって、前記画素電極
に書き込まれた電荷が逃げ、そのため液晶に印加した電
圧が低下する、その電圧のことである。ここで、前記結
合容量５０５，５０５’は、主に、前記画素トランジス
タ５０１，５０１’のゲート電極と前記液晶セル５０
４，５０４’の画素電極に接続したドレイン電極との間
の容量成分Ｃgdと、前記液晶セル５０４，５０４’の画
素電極と前記ゲート線５０３との平行容量成分Ｃgd'と
からなる。このうち、容量成分Ｃgdは前記ゲート電極と
前記ドレイン電極との間に印加される電圧Ｖgdによって
変化し、図４の場合には、前記ゲート電極と前記ドレイ
ン電極との間に印加される電圧Ｖgdが上がるに従って、
前記容量成分Ｃgdは増加する。
時に液晶の印加電圧が低下する現象、いわゆる突き抜け
電圧について説明する。この突き抜け電圧とは、あるゲ
ート線５０３に印加されるゲート選択パルス５０２が、
画素トランジスタ５０１，５０１’を導通状態にする電
圧レベルから、絶縁状態にする電圧レベルに変化する瞬
間に、前記ゲート線５０３と液晶セル５０４，５０４’
との結合容量５０５，５０５’によって、前記画素電極
に書き込まれた電荷が逃げ、そのため液晶に印加した電
圧が低下する、その電圧のことである。ここで、前記結
合容量５０５，５０５’は、主に、前記画素トランジス
タ５０１，５０１’のゲート電極と前記液晶セル５０
４，５０４’の画素電極に接続したドレイン電極との間
の容量成分Ｃgdと、前記液晶セル５０４，５０４’の画
素電極と前記ゲート線５０３との平行容量成分Ｃgd'と
からなる。このうち、容量成分Ｃgdは前記ゲート電極と
前記ドレイン電極との間に印加される電圧Ｖgdによって
変化し、図４の場合には、前記ゲート電極と前記ドレイ
ン電極との間に印加される電圧Ｖgdが上がるに従って、
前記容量成分Ｃgdは増加する。
【００１４】このとき理想的に遅延の無いゲート選択パ
ルスが画素トランジスタに入力されたとすると、突き抜
け電圧△Ｖは数式１で示すことができる。
ルスが画素トランジスタに入力されたとすると、突き抜
け電圧△Ｖは数式１で示すことができる。
【００１５】
【数１】
【００１６】ここで、Ｃallは前記画素電極に電気的に
接続した全ての容量成分を表す。また、この遅延の無い
理想的な状態での液晶の印加電圧の過渡応答を図５を用
いて説明する。図５は縦軸に電圧を、横軸に時間をとっ
ている。前数式１での理想的に遅延の無いゲート選択パ
ルス６１１が入力されたときには、液晶の印加電圧は曲
線６２１で表される過渡応答を示す。このときの突き抜
け電圧が△Ｖである。しかしながら実際には、ゲート線
の抵抗とゲート線に係る容量によってゲート選択パルス
に遅延が生じ、その遅延したゲート選択パルスに応じ
て、数式１のＶ gdとＣgdとが時系列的に変化するため、
ゲート選択パルスの遅延の程度によって突き抜け電圧の
量が変わることになる。以下に、遅延の程度によって突
き抜け電圧△Ｖに差が生じる過程について具体的に説明
する。まず、前記ゲート線５０３に前記ゲート選択パル
ス５０２を入力すると、前記ゲート線５０３の抵抗と、
前記ゲート線５０３に寄生する容量とで等価的に表した
第１の低域通過フィルタ５０８を通って、前記画素トラ
ンジスタ５０１（点Ｇ1）に、第１の遅延パルス５１０
が入力される。このとき、点Ｇ1と点Ｃ2の間の結合容量
５０５と、画素トランジスタのソース−ドレイン間の抵
抗とによって高域通過フィルタが形成されている。この
前記高域通過フィルタは、前記結合容量５０５と画素ト
ランジスタの抵抗とがゲート選択パルスの波形に伴って
時系列的に変化するため、必然的にその遮断周波数は時
系列的に変化する。このとき、前記第１の遅延パルスに
おいては、第１の低域通過フィルタ５０８を通過するこ
とにより、理想的なゲート選択パルスには存在した高周
波成分が遮断されている。この結果、点Ｃ1での突き抜
け電圧△Ｖ1は上述した遅延の無いゲート選択パルスで
の突き抜け電圧△Ｖよりも少なくなる。図５を用いてこ
のときの過渡応答の様子を模式的に説明する。曲線６１
２は点Ｇ1に入力される第１の遅延パルスを表し、曲線
６２２は点Ｃ1での電圧の過渡応答、即ち、液晶に印加
される電圧を表している。
接続した全ての容量成分を表す。また、この遅延の無い
理想的な状態での液晶の印加電圧の過渡応答を図５を用
いて説明する。図５は縦軸に電圧を、横軸に時間をとっ
ている。前数式１での理想的に遅延の無いゲート選択パ
ルス６１１が入力されたときには、液晶の印加電圧は曲
線６２１で表される過渡応答を示す。このときの突き抜
け電圧が△Ｖである。しかしながら実際には、ゲート線
の抵抗とゲート線に係る容量によってゲート選択パルス
に遅延が生じ、その遅延したゲート選択パルスに応じ
て、数式１のＶ gdとＣgdとが時系列的に変化するため、
ゲート選択パルスの遅延の程度によって突き抜け電圧の
量が変わることになる。以下に、遅延の程度によって突
き抜け電圧△Ｖに差が生じる過程について具体的に説明
する。まず、前記ゲート線５０３に前記ゲート選択パル
ス５０２を入力すると、前記ゲート線５０３の抵抗と、
前記ゲート線５０３に寄生する容量とで等価的に表した
第１の低域通過フィルタ５０８を通って、前記画素トラ
ンジスタ５０１（点Ｇ1）に、第１の遅延パルス５１０
が入力される。このとき、点Ｇ1と点Ｃ2の間の結合容量
５０５と、画素トランジスタのソース−ドレイン間の抵
抗とによって高域通過フィルタが形成されている。この
前記高域通過フィルタは、前記結合容量５０５と画素ト
ランジスタの抵抗とがゲート選択パルスの波形に伴って
時系列的に変化するため、必然的にその遮断周波数は時
系列的に変化する。このとき、前記第１の遅延パルスに
おいては、第１の低域通過フィルタ５０８を通過するこ
とにより、理想的なゲート選択パルスには存在した高周
波成分が遮断されている。この結果、点Ｃ1での突き抜
け電圧△Ｖ1は上述した遅延の無いゲート選択パルスで
の突き抜け電圧△Ｖよりも少なくなる。図５を用いてこ
のときの過渡応答の様子を模式的に説明する。曲線６１
２は点Ｇ1に入力される第１の遅延パルスを表し、曲線
６２２は点Ｃ1での電圧の過渡応答、即ち、液晶に印加
される電圧を表している。
【００１７】同様に、前記画素トランジスタ５０１’の
ゲート電極（点Ｇ2）には、前記第１の低域通過フィル
タ５０８と第２の低域通過フィルタ５０９を通って、第
２の遅延パルス５１１が入力される。このとき前記第２
の遅延パルス５１１においては、前記第１の遅延パルス
５１０にさえ存在した高周波成分も前記第２の低域通過
フィルタ５０９の通過によって遮断されており、このた
め突き抜け電圧△Ｖ2は、△Ｖ1に比べてもなお小さくな
る。図５を用いてこのときの過渡応答の様子を同様に模
式的に説明する。曲線６１３は点Ｇ2に入力される第２
の遅延パルスを表し、曲線６２３は点Ｃ2での電圧の過
渡応答、つまり液晶に印加される電圧を表している。
ゲート電極（点Ｇ2）には、前記第１の低域通過フィル
タ５０８と第２の低域通過フィルタ５０９を通って、第
２の遅延パルス５１１が入力される。このとき前記第２
の遅延パルス５１１においては、前記第１の遅延パルス
５１０にさえ存在した高周波成分も前記第２の低域通過
フィルタ５０９の通過によって遮断されており、このた
め突き抜け電圧△Ｖ2は、△Ｖ1に比べてもなお小さくな
る。図５を用いてこのときの過渡応答の様子を同様に模
式的に説明する。曲線６１３は点Ｇ2に入力される第２
の遅延パルスを表し、曲線６２３は点Ｃ2での電圧の過
渡応答、つまり液晶に印加される電圧を表している。
【００１８】この結果、ある１つのゲート線に接続され
た複数の画素において突き抜け電圧が不均一となり、液
晶に印加される電圧の平均値が一定でなくなる。このた
め液晶に印加される電圧の平均値を全て０にすることが
不可能となり、印加電圧の平均値が０でない画素がフリ
ッカとして視認されるようになる。実際には、液晶印加
電圧の平均値が液晶セルの透過率の差として視認できな
い程度に小さければ、フリッカとしては視認されないこ
とが分かっている。
た複数の画素において突き抜け電圧が不均一となり、液
晶に印加される電圧の平均値が一定でなくなる。このた
め液晶に印加される電圧の平均値を全て０にすることが
不可能となり、印加電圧の平均値が０でない画素がフリ
ッカとして視認されるようになる。実際には、液晶印加
電圧の平均値が液晶セルの透過率の差として視認できな
い程度に小さければ、フリッカとしては視認されないこ
とが分かっている。
【００１９】そこで、フリッカを視認させないために
は、ゲート線の遅延を少なくする、即ち、ゲート線に寄
生する低域通過フィルタの通過域を高周波側にシフトさ
せ、前記低域通過フィルタを通過する高周波成分を増や
して突き抜け電圧の差を小さくすることが必要である。
この方法として、ゲート線の抵抗を下げる方法と、ゲー
ト線に寄生する容量を少なくする方法とが容易に考えら
れる。前者の方法では、工程的にゲート線の材料を低抵
抗のもの、例えば金属薄膜などに変える方法があるが、
工程的に複雑化することが多いため現実的に適応できな
いものも多い。後者の方法は、ゲート線上の絶縁膜の厚
さを増す、ゲート線上の絶縁膜を比誘電率の低いものに
変える、レイアウトを変えてゲート線に寄生する容量を
小さくするなどが考えられるが、現実的には液晶表示装
置の精細度の上昇に伴ってゲート線の寄生容量は増加す
る傾向にあり、精細度を保ったままゲート線の寄生容量
を小さくすることは極めて困難である。よって、これら
のゲート線の遅延を少なくする方法は、明らかに効果は
あるが実現が容易でないと言える。
は、ゲート線の遅延を少なくする、即ち、ゲート線に寄
生する低域通過フィルタの通過域を高周波側にシフトさ
せ、前記低域通過フィルタを通過する高周波成分を増や
して突き抜け電圧の差を小さくすることが必要である。
この方法として、ゲート線の抵抗を下げる方法と、ゲー
ト線に寄生する容量を少なくする方法とが容易に考えら
れる。前者の方法では、工程的にゲート線の材料を低抵
抗のもの、例えば金属薄膜などに変える方法があるが、
工程的に複雑化することが多いため現実的に適応できな
いものも多い。後者の方法は、ゲート線上の絶縁膜の厚
さを増す、ゲート線上の絶縁膜を比誘電率の低いものに
変える、レイアウトを変えてゲート線に寄生する容量を
小さくするなどが考えられるが、現実的には液晶表示装
置の精細度の上昇に伴ってゲート線の寄生容量は増加す
る傾向にあり、精細度を保ったままゲート線の寄生容量
を小さくすることは極めて困難である。よって、これら
のゲート線の遅延を少なくする方法は、明らかに効果は
あるが実現が容易でないと言える。
【００２０】それ以外にも、フリッカを視認させないた
めに、前記突き抜け電圧の絶対値を下げることで相対的
な前記突き抜け電圧の差を小さくする方法が考えられ
る。具体的には、各画素のゲート電極と画素電極に接続
されたドレイン電極との間に寄生する容量成分を小さく
するか、またはゲート線を選択状態から非選択状態にさ
せるときにゲート線駆動回路自体の電源電圧を下げるこ
とによって、ゲート線に印加される電圧波形の波高を低
くする方法などが考えられる。前者の方法は、一般的に
前記容量成分が画素の高精細化に伴って極度に増加する
傾向にあることなどから考えて、設計上の工夫だけで解
決できるものではない。これに対し後者の方法は確実に
前記突き抜け電圧の差を少なくすることはできるが、ゲ
ート線駆動回路の電源に寄生する全ての容量に対して充
放電を繰り返すために消費電流がその分大きくなるとい
う欠点を有している。
めに、前記突き抜け電圧の絶対値を下げることで相対的
な前記突き抜け電圧の差を小さくする方法が考えられ
る。具体的には、各画素のゲート電極と画素電極に接続
されたドレイン電極との間に寄生する容量成分を小さく
するか、またはゲート線を選択状態から非選択状態にさ
せるときにゲート線駆動回路自体の電源電圧を下げるこ
とによって、ゲート線に印加される電圧波形の波高を低
くする方法などが考えられる。前者の方法は、一般的に
前記容量成分が画素の高精細化に伴って極度に増加する
傾向にあることなどから考えて、設計上の工夫だけで解
決できるものではない。これに対し後者の方法は確実に
前記突き抜け電圧の差を少なくすることはできるが、ゲ
ート線駆動回路の電源に寄生する全ての容量に対して充
放電を繰り返すために消費電流がその分大きくなるとい
う欠点を有している。
【００２１】そこで本発明では上記の課題を設計および
駆動方法により解決し、フリッカのない液晶表示装置を
得る方法について説明する。
駆動方法により解決し、フリッカのない液晶表示装置を
得る方法について説明する。
【００２２】
【課題を解決するための手段】ゲート線駆動回路内のゲ
ート線を直接駆動するインバータにおいて、前記ゲート
線を選択状態にするとき第１の電圧源と前記ゲート線と
の間に流れる電流に対して、前記ゲート線を非選択状態
にするとき第２の電圧源と前記ゲート線との間に流れる
電流を少なくするよう、前記インバータを設計すること
によって本課題を解決する。このとき同時に、前記イン
バータにおいて、遮断周波数ｆL1の第１の低域通過フィ
ルタとして等価的に表される前記インバータと、遮断周
波数ｆL2の第２の低域通過フィルタとして等価的に表さ
れる、前記ゲート線駆動回路に最も近い画素と最も遠い
画素との間のゲート線に分布定数状に存在する寄生容量
および寄生抵抗と、遮断周波数ｆHの第１の高域通過フ
ィルタとして等価的に表される前記画素との間に、ｆH
＜ｆL1＜ｆL2なる関係、またはｆH＜ｆL1≒ｆL2なる関
係が成り立つよう、または少なくともｆH＜ｆL2＜＜ｆ
L1なる関係が成り立たないようにする方がより良い。さ
らに、前記ゲート線を非選択状態にするときの第２の電
圧源との間の抵抗をＲとし、前記インバータに寄生する
全容量をＣとするとき、この抵抗Ｒを、Ｒ＞１／（２π
×Ｃ×ｆL2）なる関係、またはＲ≒１／（２π×Ｃ×ｆ
L2）なる関係が成り立つよう、または少なくともＲ＜＜
１／（２π×Ｃ×ｆL2）なる関係が成り立たないように
する方がより良い。さらに、前記インバータに相補型イ
ンバータを用い、画素マトリクスのスイッチング素子に
Ｎ型トランジスタを用いる場合には前記相補型インバー
タを構成するＰ型トランジスタの線形領域でのオン電流
に対してＮ型トランジスタの線形領域でのオン電流を小
さくするよう設計し、画素マトリクスのスイッチング素
子にＰ型トランジスタを用いる場合には前記相補型イン
バータを構成するＮ型トランジスタの線形領域でのオン
電流に対してＰ型トランジスタの線形領域でのオン電流
を小さくするよう、前記相補型インバータを設計するこ
とにより更なる効果が得られる。
ート線を直接駆動するインバータにおいて、前記ゲート
線を選択状態にするとき第１の電圧源と前記ゲート線と
の間に流れる電流に対して、前記ゲート線を非選択状態
にするとき第２の電圧源と前記ゲート線との間に流れる
電流を少なくするよう、前記インバータを設計すること
によって本課題を解決する。このとき同時に、前記イン
バータにおいて、遮断周波数ｆL1の第１の低域通過フィ
ルタとして等価的に表される前記インバータと、遮断周
波数ｆL2の第２の低域通過フィルタとして等価的に表さ
れる、前記ゲート線駆動回路に最も近い画素と最も遠い
画素との間のゲート線に分布定数状に存在する寄生容量
および寄生抵抗と、遮断周波数ｆHの第１の高域通過フ
ィルタとして等価的に表される前記画素との間に、ｆH
＜ｆL1＜ｆL2なる関係、またはｆH＜ｆL1≒ｆL2なる関
係が成り立つよう、または少なくともｆH＜ｆL2＜＜ｆ
L1なる関係が成り立たないようにする方がより良い。さ
らに、前記ゲート線を非選択状態にするときの第２の電
圧源との間の抵抗をＲとし、前記インバータに寄生する
全容量をＣとするとき、この抵抗Ｒを、Ｒ＞１／（２π
×Ｃ×ｆL2）なる関係、またはＲ≒１／（２π×Ｃ×ｆ
L2）なる関係が成り立つよう、または少なくともＲ＜＜
１／（２π×Ｃ×ｆL2）なる関係が成り立たないように
する方がより良い。さらに、前記インバータに相補型イ
ンバータを用い、画素マトリクスのスイッチング素子に
Ｎ型トランジスタを用いる場合には前記相補型インバー
タを構成するＰ型トランジスタの線形領域でのオン電流
に対してＮ型トランジスタの線形領域でのオン電流を小
さくするよう設計し、画素マトリクスのスイッチング素
子にＰ型トランジスタを用いる場合には前記相補型イン
バータを構成するＮ型トランジスタの線形領域でのオン
電流に対してＰ型トランジスタの線形領域でのオン電流
を小さくするよう、前記相補型インバータを設計するこ
とにより更なる効果が得られる。
【００２３】また、ゲート線駆動回路と前記ゲート線駆
動回路に最も近い画素との間に遮断周波数ｆL3の第３の
低域通過フィルタを設けることにより本課題を解決す
る。ここでは、遮断周波数ｆL3の前記第３の低域通過フ
ィルタにおいて、遮断周波数ｆ L1の第４の低域通過フィ
ルタとして等価的に表される、前記ゲート線駆動回路の
ゲート線を直接駆動するインバータと、遮断周波数ｆL2
の第５の低域通過フィルタとして等価的に表される、前
記ゲート線駆動回路に最も近い画素と最も遠い画素との
間のゲート線に分布定数状に存在する寄生容量および寄
生抵抗と、遮断周波数ｆHの第２の高域通過フィルタと
して等価的に表される前記画素との間に、ｆH＜ｆL3＜
ｆL2＜ｆL1なる関係が成り立つよう、または少なくと
も、ｆL1＞ｆL 3またはｆL1≒ｆL3、かつｆL2＞ｆL3また
はｆL2≒ｆL3、かつｆL1＞ｆL2の関係が成り立つように
する方がより良い。ここでは、容量と抵抗とから構成さ
れる前記第３の低域通過フィルタを用いる方法や、アク
ティブフィルタにより構成される前記第３の低域通過フ
ィルタを用いる方法などが考えられる。しかし、常に一
定の導通状態にあるトランジスタと、前記トランジスタ
を導通状態に保持し続ける電源線とにより構成される前
記第３の低域通過フィルタを用いることにより更なる効
果が得られる。このとき、前記トランジスタにおいて、
画素のスイッチング素子にＮ型トランジスタを用いる場
合には、前記トランジスタにはＰ型トランジスタを用
い、前記電源線には負電源を接続することにより、ま
た、前記トランジスタにおいて、画素のスイッチング素
子にＰ型トランジスタを用いる場合には、前記トランジ
スタにはＮ型トランジスタを用い、前記電源線には正電
源を接続することにより更なる効果が得られる。
動回路に最も近い画素との間に遮断周波数ｆL3の第３の
低域通過フィルタを設けることにより本課題を解決す
る。ここでは、遮断周波数ｆL3の前記第３の低域通過フ
ィルタにおいて、遮断周波数ｆ L1の第４の低域通過フィ
ルタとして等価的に表される、前記ゲート線駆動回路の
ゲート線を直接駆動するインバータと、遮断周波数ｆL2
の第５の低域通過フィルタとして等価的に表される、前
記ゲート線駆動回路に最も近い画素と最も遠い画素との
間のゲート線に分布定数状に存在する寄生容量および寄
生抵抗と、遮断周波数ｆHの第２の高域通過フィルタと
して等価的に表される前記画素との間に、ｆH＜ｆL3＜
ｆL2＜ｆL1なる関係が成り立つよう、または少なくと
も、ｆL1＞ｆL 3またはｆL1≒ｆL3、かつｆL2＞ｆL3また
はｆL2≒ｆL3、かつｆL1＞ｆL2の関係が成り立つように
する方がより良い。ここでは、容量と抵抗とから構成さ
れる前記第３の低域通過フィルタを用いる方法や、アク
ティブフィルタにより構成される前記第３の低域通過フ
ィルタを用いる方法などが考えられる。しかし、常に一
定の導通状態にあるトランジスタと、前記トランジスタ
を導通状態に保持し続ける電源線とにより構成される前
記第３の低域通過フィルタを用いることにより更なる効
果が得られる。このとき、前記トランジスタにおいて、
画素のスイッチング素子にＮ型トランジスタを用いる場
合には、前記トランジスタにはＰ型トランジスタを用
い、前記電源線には負電源を接続することにより、ま
た、前記トランジスタにおいて、画素のスイッチング素
子にＰ型トランジスタを用いる場合には、前記トランジ
スタにはＮ型トランジスタを用い、前記電源線には正電
源を接続することにより更なる効果が得られる。
【００２４】また、ゲート線駆動回路と前記ゲート線駆
動回路に最も近い画素との間に抵抗変調回路を設け、さ
らに前記抵抗変調素子の抵抗を制御する抵抗変調信号を
送出する配線を設けることにより本課題を解決する。さ
らに、前記抵抗変調回路にトランジスタを用い、前記ト
ランジスタのゲート電極が前記配線に接続されており、
その前記配線に流れる前記抵抗変調信号が前記トランジ
スタの閾電圧を越えて前記トランジスタを導通状態にす
る２状態以上の電圧状態を振動していることにより更な
る効果が得られる。さらに、前記抵抗変調信号におい
て、ゲート線を選択状態から非選択状態に推移させる
際、前記２状態以上の電圧状態のうち最も高い電圧状態
から最も低い電圧状態へ電圧状態を階段状に変化させる
ことにより更なる効果が得られる。より具体的には、ゲ
ート線駆動回路のシフトレジスタの出力と、前記シフト
レジスタの出力を一定時間遅延させる遅延回路の出力
と、必要ならば次段のシフトレジスタの出力とを、各ゲ
ート段毎に設けた論理演算回路に入力した後、前記論理
演算回路の演算結果に基づいて３つの異なる電圧状態を
排他的に選択し、最終的に前記ゲート線に選択された前
記電圧状態の電圧を印加することを特徴とする。さら
に、３つの異なる前記電圧状態が、シフトレジスタ、論
理演算回路、遅延回路などの駆動に用いられる正電源お
よび負電源により印加される第１、第２の電圧状態と、
前記正電源の電圧より低く前記負電源の電圧より高い第
３の電圧状態との３状態であることにより更なる効果が
得られる。これらにおいては、前記遅延回路の入出力端
子をＥＸＯＲゲートの入力に接続し、前記ＥＸＯＲゲー
トの出力端子と次ゲート段のＥＸＯＲゲートの出力とを
ＮＡＮＤゲートの入力端子に接続し、前記ＮＡＮＤゲー
トの出力端子を前記遅延回路の出力端子とゲート線との
間の導通状態を制御するＮ型トランジスタのゲート電極
と、前記第３の電圧状態の電源線と前記ゲート電極との
間の導通状態を制御するＰ型トランジスタのゲート電極
と、に接続することにより更なる効果が得られる。さら
に、前記遅延回路の遅延時間を制御する信号を前記ゲー
ト線駆動回路で内部発生させる、または、前記遅延回路
の遅延時間を制御する信号を前記ゲート線駆動回路の外
部で発生させ、前記遅延回路に接続する信号配線を設
け、前記信号配線を通じて前記遅延回路の遅延期間を制
御することにより新たな効果が得られる。
動回路に最も近い画素との間に抵抗変調回路を設け、さ
らに前記抵抗変調素子の抵抗を制御する抵抗変調信号を
送出する配線を設けることにより本課題を解決する。さ
らに、前記抵抗変調回路にトランジスタを用い、前記ト
ランジスタのゲート電極が前記配線に接続されており、
その前記配線に流れる前記抵抗変調信号が前記トランジ
スタの閾電圧を越えて前記トランジスタを導通状態にす
る２状態以上の電圧状態を振動していることにより更な
る効果が得られる。さらに、前記抵抗変調信号におい
て、ゲート線を選択状態から非選択状態に推移させる
際、前記２状態以上の電圧状態のうち最も高い電圧状態
から最も低い電圧状態へ電圧状態を階段状に変化させる
ことにより更なる効果が得られる。より具体的には、ゲ
ート線駆動回路のシフトレジスタの出力と、前記シフト
レジスタの出力を一定時間遅延させる遅延回路の出力
と、必要ならば次段のシフトレジスタの出力とを、各ゲ
ート段毎に設けた論理演算回路に入力した後、前記論理
演算回路の演算結果に基づいて３つの異なる電圧状態を
排他的に選択し、最終的に前記ゲート線に選択された前
記電圧状態の電圧を印加することを特徴とする。さら
に、３つの異なる前記電圧状態が、シフトレジスタ、論
理演算回路、遅延回路などの駆動に用いられる正電源お
よび負電源により印加される第１、第２の電圧状態と、
前記正電源の電圧より低く前記負電源の電圧より高い第
３の電圧状態との３状態であることにより更なる効果が
得られる。これらにおいては、前記遅延回路の入出力端
子をＥＸＯＲゲートの入力に接続し、前記ＥＸＯＲゲー
トの出力端子と次ゲート段のＥＸＯＲゲートの出力とを
ＮＡＮＤゲートの入力端子に接続し、前記ＮＡＮＤゲー
トの出力端子を前記遅延回路の出力端子とゲート線との
間の導通状態を制御するＮ型トランジスタのゲート電極
と、前記第３の電圧状態の電源線と前記ゲート電極との
間の導通状態を制御するＰ型トランジスタのゲート電極
と、に接続することにより更なる効果が得られる。さら
に、前記遅延回路の遅延時間を制御する信号を前記ゲー
ト線駆動回路で内部発生させる、または、前記遅延回路
の遅延時間を制御する信号を前記ゲート線駆動回路の外
部で発生させ、前記遅延回路に接続する信号配線を設
け、前記信号配線を通じて前記遅延回路の遅延期間を制
御することにより新たな効果が得られる。
【００２５】
【作用】上記手段を講じたアクティブマトリクス方式の
液晶表示装置においては、画素の突き抜け電圧を画面内
で一定に保つことができるため、液晶に印加される電圧
が一定となり、面内での輝度の場所依存のない均一な画
面を得ることができる。
液晶表示装置においては、画素の突き抜け電圧を画面内
で一定に保つことができるため、液晶に印加される電圧
が一定となり、面内での輝度の場所依存のない均一な画
面を得ることができる。
【００２６】
【実施例】次に、本発明の実施例について以下に説明す
る。
る。
【００２７】本発明を実施したアクティブマトリクス方
式の液晶表示装置においては、回路構成は従来例で示し
たものと変わらないため、図１、図２および図３を用い
て説明する。 図１はその回路構成を説明する図であ
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路２０１およびゲート線駆動回路２
０２と、少なくとも画素マトリクス２０３が同一の透明
絶縁基板２０４の上に形成されてなる。そのうち、画素
マトリクス２０３は、ソース線駆動回路２０１に接続さ
れた複数のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲート線
駆動回路２０２に接続された複数のゲート線Ｙ1，Ｙ2，
Ｙ3・・・と、これらのゲート線およびソース線の各交
点に形成された複数の画素Ｐ11，Ｐ12・・・とを有し、
各画素Ｐ11，Ｐ12・・・には薄膜トランジスタ２０５お
よび液晶セル２０６を有する。
式の液晶表示装置においては、回路構成は従来例で示し
たものと変わらないため、図１、図２および図３を用い
て説明する。 図１はその回路構成を説明する図であ
る。本発明のアクティブマトリクス方式の液晶表示装置
は、ソース線駆動回路２０１およびゲート線駆動回路２
０２と、少なくとも画素マトリクス２０３が同一の透明
絶縁基板２０４の上に形成されてなる。そのうち、画素
マトリクス２０３は、ソース線駆動回路２０１に接続さ
れた複数のソース線Ｘ1，Ｘ2，Ｘ3・・・と、ゲート線
駆動回路２０２に接続された複数のゲート線Ｙ1，Ｙ2，
Ｙ3・・・と、これらのゲート線およびソース線の各交
点に形成された複数の画素Ｐ11，Ｐ12・・・とを有し、
各画素Ｐ11，Ｐ12・・・には薄膜トランジスタ２０５お
よび液晶セル２０６を有する。
【００２８】以上の回路構成を有する液晶表示装置の等
価回路について、図２を用いて説明する。図２はアクテ
ィブマトリクス型の液晶表示装置の等価回路を説明する
図である。等価回路は大きく分けて、ソース線駆動回路
３０１およびゲート線駆動回路３０２と、画素マトリク
ス３０３とからなる。前記ソース線駆動回路３０１は、
ラッチ信号を時系列的に送出するためのＸ側シフトレジ
スタ３０４と、その前記ラッチ信号を増幅、整波するた
めのバッファ３０５と、ビデオ信号線３０６のビデオ信
号を前記バッファ３０５から送出されるラッチ信号に応
じてソース線３０８，３０８’にサンプル、ホールドす
るアナログスイッチ３０７，３０７’とで構成される。
ここで、前記Ｘ側シフトレジスタ３０４は、クロックＣ
ＬＸで規定されるクロックドインバータ３３１と、クロ
ックＣＬＸ＊で規定されるクロックドインバータ３３２
と、インバータ３３３とからなる基本セル３３４を単位
に構成される。
価回路について、図２を用いて説明する。図２はアクテ
ィブマトリクス型の液晶表示装置の等価回路を説明する
図である。等価回路は大きく分けて、ソース線駆動回路
３０１およびゲート線駆動回路３０２と、画素マトリク
ス３０３とからなる。前記ソース線駆動回路３０１は、
ラッチ信号を時系列的に送出するためのＸ側シフトレジ
スタ３０４と、その前記ラッチ信号を増幅、整波するた
めのバッファ３０５と、ビデオ信号線３０６のビデオ信
号を前記バッファ３０５から送出されるラッチ信号に応
じてソース線３０８，３０８’にサンプル、ホールドす
るアナログスイッチ３０７，３０７’とで構成される。
ここで、前記Ｘ側シフトレジスタ３０４は、クロックＣ
ＬＸで規定されるクロックドインバータ３３１と、クロ
ックＣＬＸ＊で規定されるクロックドインバータ３３２
と、インバータ３３３とからなる基本セル３３４を単位
に構成される。
【００２９】一方、前記ゲート線駆動回路３０２は、ラ
ッチ信号を時系列的に送出するためのＹ側シフトレジス
タ３０９と、その前記ラッチ信号を増幅、整波し、ゲー
ト線３１１，３１１’に送出するためのバッファ３１０
とから構成される。ここで、前記Ｙ側シフトレジスタ３
０９は、クロックＣＬＹで規定されるクロックドインバ
ータ３３５と、クロックＣＬＹ＊で規定されるクロック
ドインバータ３３６と、インバータ３３７と、ＮＯＲゲ
ート３３８からなる基本セル３３９を単位に構成され
る。
ッチ信号を時系列的に送出するためのＹ側シフトレジス
タ３０９と、その前記ラッチ信号を増幅、整波し、ゲー
ト線３１１，３１１’に送出するためのバッファ３１０
とから構成される。ここで、前記Ｙ側シフトレジスタ３
０９は、クロックＣＬＹで規定されるクロックドインバ
ータ３３５と、クロックＣＬＹ＊で規定されるクロック
ドインバータ３３６と、インバータ３３７と、ＮＯＲゲ
ート３３８からなる基本セル３３９を単位に構成され
る。
【００３０】また、前記画素マトリクス３０３は、前記
ソース線３０８，３０８’およびゲート線３１１，３１
１’に接続された薄膜トランジスタ３１２，３１２’と
液晶セル３１３，３１３’とから構成される。
ソース線３０８，３０８’およびゲート線３１１，３１
１’に接続された薄膜トランジスタ３１２，３１２’と
液晶セル３１３，３１３’とから構成される。
【００３１】次に、図２に等価回路図で示した液晶表示
装置の駆動方法の一例について、図２と図３を用いて説
明する。図３に、図２の点Ｐ1，Ｐ2，Ｑ1，Ｑ2，Ｒ1，
Ｒ2，Ｖ1での電圧を時系列で示す。ＣＬＸはＸ側シフト
レジスタのクロックを表しており、ＣＬＸ＊とは逆位相
の関係になっている。同様に、ＣＬＹはＹ側シフトレジ
スタのクロックを表しており、ＣＬＹ＊とは逆位相の関
係になっている。ここでは、ＣＬＸ＊とＣＬＹ＊につい
ては図示しない。
装置の駆動方法の一例について、図２と図３を用いて説
明する。図３に、図２の点Ｐ1，Ｐ2，Ｑ1，Ｑ2，Ｒ1，
Ｒ2，Ｖ1での電圧を時系列で示す。ＣＬＸはＸ側シフト
レジスタのクロックを表しており、ＣＬＸ＊とは逆位相
の関係になっている。同様に、ＣＬＹはＹ側シフトレジ
スタのクロックを表しており、ＣＬＹ＊とは逆位相の関
係になっている。ここでは、ＣＬＸ＊とＣＬＹ＊につい
ては図示しない。
【００３２】駆動方法を順に説明すると、まず、前記Ｙ
側シフトレジスタ３０９が前記クロックＣＬＹ，ＣＬＹ
＊のタイミングに応じて、前記クロックＣＬＹ，ＣＬＹ
＊の周期の１／２の幅のパルスを前記バッファ３１０に
出力する。そのパルスを前記バッファ３１０が増幅、整
波して、前記ゲート線３１１（Ｐ1）にゲート選択パル
ス４０１を出力する。この前記ゲート選択パルス４０１
が選択レベルである間、ゲート線３１１に接続した複数
の前記薄膜トランジスタ３１２，３１２’は導通状態に
なり、このゲート線３１１に接続した複数の薄膜トラン
ジスタ３１２，３１２’に接続したソース線３０３と液
晶セル３１３、ゲート線３０３’と液晶セル３１３’と
が電気的に接続する。このとき、前記Ｘ側シフトレジス
タ３０４が前記クロックＣＬＸ，ＣＬＸ＊のタイミング
に応じて、前記クロックの周期と同じ幅のパルスを前記
バッファ３０５に出力する。そのパルスを増幅、整波し
てアナログスイッチ３０７（Ｑ1）にサンプル・ホール
ド信号４０３を出力し、前記アナログスイッチ３０７は
そのパルスに応じて前記ビデオ信号線３０６（Ｖ1）の
ビデオ信号４０５を前記ソース線３０８（Ｒ1）にサン
プル・ホールドする。このとき、先に述べたように前記
ゲート線３１１に接続した複数の前記薄膜トランジスタ
３１２は導通状態にあるため、前記ソース線３０８にホ
ールドした信号は前記液晶セル３１３に書き込まれる。
同様に、アナログスイッチ３０７’はソース線３０８’
に前記ビデオ信号４０５をサンプル・ホールドする。こ
れによって、前記液晶セル３１３’には前記ソース線３
０８’にサンプル・ホールドした信号が書き込まれる。
これを前記ソース線駆動回路３０１の側で繰り返すこと
により、前記ゲート線３１１に接続した複数の画素の液
晶セルへ、前記ビデオ信号４０５を書き込むことができ
る。
側シフトレジスタ３０９が前記クロックＣＬＹ，ＣＬＹ
＊のタイミングに応じて、前記クロックＣＬＹ，ＣＬＹ
＊の周期の１／２の幅のパルスを前記バッファ３１０に
出力する。そのパルスを前記バッファ３１０が増幅、整
波して、前記ゲート線３１１（Ｐ1）にゲート選択パル
ス４０１を出力する。この前記ゲート選択パルス４０１
が選択レベルである間、ゲート線３１１に接続した複数
の前記薄膜トランジスタ３１２，３１２’は導通状態に
なり、このゲート線３１１に接続した複数の薄膜トラン
ジスタ３１２，３１２’に接続したソース線３０３と液
晶セル３１３、ゲート線３０３’と液晶セル３１３’と
が電気的に接続する。このとき、前記Ｘ側シフトレジス
タ３０４が前記クロックＣＬＸ，ＣＬＸ＊のタイミング
に応じて、前記クロックの周期と同じ幅のパルスを前記
バッファ３０５に出力する。そのパルスを増幅、整波し
てアナログスイッチ３０７（Ｑ1）にサンプル・ホール
ド信号４０３を出力し、前記アナログスイッチ３０７は
そのパルスに応じて前記ビデオ信号線３０６（Ｖ1）の
ビデオ信号４０５を前記ソース線３０８（Ｒ1）にサン
プル・ホールドする。このとき、先に述べたように前記
ゲート線３１１に接続した複数の前記薄膜トランジスタ
３１２は導通状態にあるため、前記ソース線３０８にホ
ールドした信号は前記液晶セル３１３に書き込まれる。
同様に、アナログスイッチ３０７’はソース線３０８’
に前記ビデオ信号４０５をサンプル・ホールドする。こ
れによって、前記液晶セル３１３’には前記ソース線３
０８’にサンプル・ホールドした信号が書き込まれる。
これを前記ソース線駆動回路３０１の側で繰り返すこと
により、前記ゲート線３１１に接続した複数の画素の液
晶セルへ、前記ビデオ信号４０５を書き込むことができ
る。
【００３３】次に、前記ゲート選択パルス４０１が非選
択レベルになった後、前記ゲート線駆動回路３０２から
ゲート選択パルス４０２が出力される。この前記ゲート
選択パルス４０２が選択レベルである間に、前述したの
と同様に前記ソース線駆動回路３０１を駆動すると、前
記ゲート線３１１’に接続した複数の画素の液晶セルに
前記ビデオ信号４０５を書き込むことができる。
択レベルになった後、前記ゲート線駆動回路３０２から
ゲート選択パルス４０２が出力される。この前記ゲート
選択パルス４０２が選択レベルである間に、前述したの
と同様に前記ソース線駆動回路３０１を駆動すると、前
記ゲート線３１１’に接続した複数の画素の液晶セルに
前記ビデオ信号４０５を書き込むことができる。
【００３４】以上の操作を繰り返すことによって、各画
素の液晶セル単位でビデオ信号を書き込むことが可能に
なり、液晶セルに書き込まれた信号に応じて各々の液晶
セルの偏光状態を変えることで画像を得ることができ
る。
素の液晶セル単位でビデオ信号を書き込むことが可能に
なり、液晶セルに書き込まれた信号に応じて各々の液晶
セルの偏光状態を変えることで画像を得ることができ
る。
【００３５】以上の構成を持ったアクティブマトリクス
方式の液晶表示装置において、表示画面にフリッカが生
じる原因が、面内で突き抜け電圧を一定にすることがで
きないためであることは前に述べた。フリッカが視認さ
れる液晶表示装置では、ゲート線駆動回路に最も近い画
素の液晶セルでは前記突き抜け電圧が最も大きく、前記
ゲート線駆動回路に最も遠い画素の液晶セルでは前記突
き抜け電圧が最も小さくなっている。この前記突き抜け
電圧の差が、液晶セルの透過率の差として認識できる程
度に大きいときにフリッカとして視認されるのであれ
ば、この前記突き抜け電圧の差をフリッカが視認できな
い程度にまで小さくすれば良いことになる。つまり、前
記突き抜け電圧の少ない画素で前記突き抜け電圧を増や
すことにより、または、前記突き抜け電圧の多い画素で
前記突き抜け電圧を減らすことにより、突き抜け電圧を
一定にすることが可能になる。
方式の液晶表示装置において、表示画面にフリッカが生
じる原因が、面内で突き抜け電圧を一定にすることがで
きないためであることは前に述べた。フリッカが視認さ
れる液晶表示装置では、ゲート線駆動回路に最も近い画
素の液晶セルでは前記突き抜け電圧が最も大きく、前記
ゲート線駆動回路に最も遠い画素の液晶セルでは前記突
き抜け電圧が最も小さくなっている。この前記突き抜け
電圧の差が、液晶セルの透過率の差として認識できる程
度に大きいときにフリッカとして視認されるのであれ
ば、この前記突き抜け電圧の差をフリッカが視認できな
い程度にまで小さくすれば良いことになる。つまり、前
記突き抜け電圧の少ない画素で前記突き抜け電圧を増や
すことにより、または、前記突き抜け電圧の多い画素で
前記突き抜け電圧を減らすことにより、突き抜け電圧を
一定にすることが可能になる。
【００３６】（実施例１）本実施例１では、ゲート線を
選択状態から非選択状態に移行する際に、ゲート線駆動
回路のゲート線を直接駆動するインバータの抵抗を制限
することにより、フリッカのない液晶表示装置を得る方
法について説明する。
選択状態から非選択状態に移行する際に、ゲート線駆動
回路のゲート線を直接駆動するインバータの抵抗を制限
することにより、フリッカのない液晶表示装置を得る方
法について説明する。
【００３７】図６は、本実施例１を用いた液晶表示装置
のゲート線駆動回路と画素マトリクスとを、ある一本の
ゲート線について抜き出した等価回路図である。
のゲート線駆動回路と画素マトリクスとを、ある一本の
ゲート線について抜き出した等価回路図である。
【００３８】ここでゲート線駆動回路の動作を、特にゲ
ート線を直接駆動するインバータの動作に着目して説明
する。ここでは、このゲート線７０４が現在非選択状態
にあり選択状態に移行する直前であるとする。まず、ゲ
ート線駆動回路７０１のシフトレジスタ部より出力され
たラッチ信号７０２により、インバータ７０３はゲート
線７０４を選択状態とする信号を出力する。以下、選択
状態とは、ゲート線７０４に接続された薄膜トランジス
タ７０６、７０６’を導通状態にする電圧にゲート線７
０４が印加された状態のことをいう。このとき、インバ
ータ７０３のＰ型薄膜トランジスタの抵抗をＲP、Ｎ型
薄膜トランジスタの抵抗をＲNとするとＲ N＞＞ＲPの関
係が成り立ち、インバータ７０３には電源配線Ｖddから
前記Ｐ型薄膜トランジスタを介してゲート線７０４に電
荷を充電する電流ＩPが流れる。次に、ラッチ信号７０
２によりインバータ７０３はゲート線を非選択状態とす
る信号を出力する。以下、非選択状態とは、ゲート線７
０４に接続された薄膜トランジスタ７０６、７０６’を
不通状態にする電圧にゲート線７０４が印加された状態
のことをいう。このとき、インバータ７０３の薄膜トラ
ンジスタの抵抗にはＲ P＞＞ＲNの関係が成り立ち、イン
バータ７０３には前記Ｎ型薄膜トランジスタを介して接
地配線ＧＮＤにゲート線７０４に蓄えられた電荷を放出
する電流ＩNが流れる。こうして非選択状態になったゲ
ート線７０４は、ゲート線駆動回路７０１のシフトレジ
スタ部より出力されるラッチ信号７０２を受けて再び選
択状態になるまで非選択状態を保持する。
ート線を直接駆動するインバータの動作に着目して説明
する。ここでは、このゲート線７０４が現在非選択状態
にあり選択状態に移行する直前であるとする。まず、ゲ
ート線駆動回路７０１のシフトレジスタ部より出力され
たラッチ信号７０２により、インバータ７０３はゲート
線７０４を選択状態とする信号を出力する。以下、選択
状態とは、ゲート線７０４に接続された薄膜トランジス
タ７０６、７０６’を導通状態にする電圧にゲート線７
０４が印加された状態のことをいう。このとき、インバ
ータ７０３のＰ型薄膜トランジスタの抵抗をＲP、Ｎ型
薄膜トランジスタの抵抗をＲNとするとＲ N＞＞ＲPの関
係が成り立ち、インバータ７０３には電源配線Ｖddから
前記Ｐ型薄膜トランジスタを介してゲート線７０４に電
荷を充電する電流ＩPが流れる。次に、ラッチ信号７０
２によりインバータ７０３はゲート線を非選択状態とす
る信号を出力する。以下、非選択状態とは、ゲート線７
０４に接続された薄膜トランジスタ７０６、７０６’を
不通状態にする電圧にゲート線７０４が印加された状態
のことをいう。このとき、インバータ７０３の薄膜トラ
ンジスタの抵抗にはＲ P＞＞ＲNの関係が成り立ち、イン
バータ７０３には前記Ｎ型薄膜トランジスタを介して接
地配線ＧＮＤにゲート線７０４に蓄えられた電荷を放出
する電流ＩNが流れる。こうして非選択状態になったゲ
ート線７０４は、ゲート線駆動回路７０１のシフトレジ
スタ部より出力されるラッチ信号７０２を受けて再び選
択状態になるまで非選択状態を保持する。
【００３９】本実施例１では、以上の動作をするゲート
線駆動回路において、非選択状態でのＮ型薄膜トランジ
スタの抵抗ＲNを以下に述べる条件に制限することによ
り、前に説明した突き抜け電圧を各画素で一定にするこ
とができる。
線駆動回路において、非選択状態でのＮ型薄膜トランジ
スタの抵抗ＲNを以下に述べる条件に制限することによ
り、前に説明した突き抜け電圧を各画素で一定にするこ
とができる。
【００４０】まず、ゲート線駆動回路７０１に最も近い
第１の画素７０５と最も遠い第２の画素７０５’がある
とき、第１の画素７０５と第２の画素７０５’の間に分
布定数型に存在するゲート線７０４の抵抗とゲート線７
０４に寄生する容量は、等価的に遮断周波数ｆL2の低域
通過フィルタ７０７として表されるものとする。また、
非選択状態でのインバータ７０３には、インバータ７０
３に寄生する容量ＣIN VとＮ型薄膜トランジスタの抵抗
ＲNとは、等価的に遮断周波数ｆL1の低域通過フィルタ
として表されるものとする。さらに第１の画素７０５
は、薄膜トランジスタ７０６の抵抗と薄膜トランジスタ
７０６の画素電極に接続したドレイン電極とゲート電極
との間の容量とから構成される遮断周波数ｆHの高域通
過フィルタ１４８として等価的に表すことができ、同様
に第２の画素７０５’も遮断周波数ｆ Hの高域通過フィ
ルタ１４８’として等価的に表すことができるものとす
る。
第１の画素７０５と最も遠い第２の画素７０５’がある
とき、第１の画素７０５と第２の画素７０５’の間に分
布定数型に存在するゲート線７０４の抵抗とゲート線７
０４に寄生する容量は、等価的に遮断周波数ｆL2の低域
通過フィルタ７０７として表されるものとする。また、
非選択状態でのインバータ７０３には、インバータ７０
３に寄生する容量ＣIN VとＮ型薄膜トランジスタの抵抗
ＲNとは、等価的に遮断周波数ｆL1の低域通過フィルタ
として表されるものとする。さらに第１の画素７０５
は、薄膜トランジスタ７０６の抵抗と薄膜トランジスタ
７０６の画素電極に接続したドレイン電極とゲート電極
との間の容量とから構成される遮断周波数ｆHの高域通
過フィルタ１４８として等価的に表すことができ、同様
に第２の画素７０５’も遮断周波数ｆ Hの高域通過フィ
ルタ１４８’として等価的に表すことができるものとす
る。
【００４１】これらの各フィルタを用いて図６の等価回
路図をさらに単純化してみると、図７に示す等価回路図
に置き換える事ことができる。図７では、遮断周波数ｆ
L1の低域通過フィルタ８０１はインバータ７０３を等価
的に表し、遮断周波数ｆHの高域通過フィルタ８０３は
第１の画素７０５を等価的に表し、同様に遮断周波数ｆ
Hの高域通過フィルタ８０４は第２の画素７０５’を等
価的に表している。また、遮断周波数ｆL2の低域通過フ
ィルタ８０２は、前述した第１の画素７０５と第２の画
素７０５’との間の分布定数型の低域通過フィルタ７０
７である。これらの各フィルタで表した回路に入力され
るインバータ７０３の出力信号は、信号源８０４として
表している。
路図をさらに単純化してみると、図７に示す等価回路図
に置き換える事ことができる。図７では、遮断周波数ｆ
L1の低域通過フィルタ８０１はインバータ７０３を等価
的に表し、遮断周波数ｆHの高域通過フィルタ８０３は
第１の画素７０５を等価的に表し、同様に遮断周波数ｆ
Hの高域通過フィルタ８０４は第２の画素７０５’を等
価的に表している。また、遮断周波数ｆL2の低域通過フ
ィルタ８０２は、前述した第１の画素７０５と第２の画
素７０５’との間の分布定数型の低域通過フィルタ７０
７である。これらの各フィルタで表した回路に入力され
るインバータ７０３の出力信号は、信号源８０４として
表している。
【００４２】本実施例１では、この等価回路においてｆ
L1＞ｆHかつｆL2＞ｆHという関係が成り立っていると
き、低域通過フィルタ８０１の遮断周波数ｆL1と低域通
過フィルタ８０２の遮断周波数ｆL2との間にｆL1≒ｆL2
なる関係が成り立つように、またはｆL1＜ｆL2の関係が
成り立つように、または少なくともｆL1＞＞ｆL2となら
ないようにインバータ７０３の低域通過フィルタ８０１
を設計する。
L1＞ｆHかつｆL2＞ｆHという関係が成り立っていると
き、低域通過フィルタ８０１の遮断周波数ｆL1と低域通
過フィルタ８０２の遮断周波数ｆL2との間にｆL1≒ｆL2
なる関係が成り立つように、またはｆL1＜ｆL2の関係が
成り立つように、または少なくともｆL1＞＞ｆL2となら
ないようにインバータ７０３の低域通過フィルタ８０１
を設計する。
【００４３】以下、図８を用いてｆL1≒ｆL2＞ｆHとす
る意味について説明する。図８（ａ）は従来のｆL1＞ｆ
L2＞ｆHという関係が成り立つときの前記各フィルタの
周波数特性を表し、図８（ｂ）は本実施例１のｆL1≒ｆ
L2＞ｆHという関係が成り立つときの各フィルタの周波
数特性を表す。また、図８（ｃ）は従来のｆL1＞ｆL2＞
ｆHという関係が成り立つときの図７の点Ｐ31、Ｐ32で
の周波数特性を表し、図８（ｄ）は本実施例１のｆL1≒
ｆL2＞ｆHという関係が成り立つときの図７の点Ｐ31、
Ｐ32での周波数特性を表す。これら図８（ａ）〜（ｄ）
では縦軸に増幅率をｄＢ値でとり、横軸に周波数をとっ
ている。さらに、図８（ｅ）は従来のｆ L1＞ｆL2＞ｆH
という関係が成り立つときの図７の点Ｐ31、Ｐ32での電
圧波形と突き抜け電圧△Ｖ1、△Ｖ2を表し、図８（ｆ）
は本実施例１のｆL1≒ｆL2＞ｆHという関係が成り立つ
ときの図７の点Ｐ31、Ｐ32での電圧波形と突き抜け電圧
△Ｖ1’、△Ｖ2’を表す。これら図８（ｅ）、（ｆ）で
は縦軸に電圧を、横軸に時間をとっている。図８（ａ）
に示すように前記各フィルタの間に従来のｆL1＞ｆ L2＞
ｆHという関係が成り立つとき、前記低域通過フィルタ
８０１と高域通過フィルタ８０３とを通過した点Ｐ
31と、前記低域通過フィルタ８０１と前記低域通過フィ
ルタ８０２と高域通過フィルタ８０３’とを通過した点
Ｐ32での周波数特性を比較すると、図８（ｃ）に示すよ
うにＰ31での通過周波数帯域に比べてＰ32の通過周波数
帯域が狭くなり、そのため図８（ｅ）に示すようにＰ31
での突き抜け電圧△Ｖ1はＰ32での突き抜け電圧△Ｖ2よ
り大きくなる。この△Ｖ1と△Ｖ2の差が画素部の液晶の
透過率の差として視認される程度であるとき、液晶表示
装置の画面にフリッカが視認される。これに対して、図
８（ｂ）に示すように前記各フィルタの間にｆL1≒ｆL2
＞ｆHという関係が成り立つときには、Ｐ21とＰ22での
周波数特性を比較すると図８（ｄ）に示すように図８
（ｃ）に比べ通過周波数帯域の差は少なくなる方向に進
み、そのため図８（ｆ）に示すように突き抜け電圧△Ｖ
1’と△Ｖ2’の差は少なくなる。この△Ｖ1’と△Ｖ2’
の差が画素部の液晶の透過率の差として視認できない程
度であるとき、液晶表示装置の画面にフリッカは視認さ
れない。
る意味について説明する。図８（ａ）は従来のｆL1＞ｆ
L2＞ｆHという関係が成り立つときの前記各フィルタの
周波数特性を表し、図８（ｂ）は本実施例１のｆL1≒ｆ
L2＞ｆHという関係が成り立つときの各フィルタの周波
数特性を表す。また、図８（ｃ）は従来のｆL1＞ｆL2＞
ｆHという関係が成り立つときの図７の点Ｐ31、Ｐ32で
の周波数特性を表し、図８（ｄ）は本実施例１のｆL1≒
ｆL2＞ｆHという関係が成り立つときの図７の点Ｐ31、
Ｐ32での周波数特性を表す。これら図８（ａ）〜（ｄ）
では縦軸に増幅率をｄＢ値でとり、横軸に周波数をとっ
ている。さらに、図８（ｅ）は従来のｆ L1＞ｆL2＞ｆH
という関係が成り立つときの図７の点Ｐ31、Ｐ32での電
圧波形と突き抜け電圧△Ｖ1、△Ｖ2を表し、図８（ｆ）
は本実施例１のｆL1≒ｆL2＞ｆHという関係が成り立つ
ときの図７の点Ｐ31、Ｐ32での電圧波形と突き抜け電圧
△Ｖ1’、△Ｖ2’を表す。これら図８（ｅ）、（ｆ）で
は縦軸に電圧を、横軸に時間をとっている。図８（ａ）
に示すように前記各フィルタの間に従来のｆL1＞ｆ L2＞
ｆHという関係が成り立つとき、前記低域通過フィルタ
８０１と高域通過フィルタ８０３とを通過した点Ｐ
31と、前記低域通過フィルタ８０１と前記低域通過フィ
ルタ８０２と高域通過フィルタ８０３’とを通過した点
Ｐ32での周波数特性を比較すると、図８（ｃ）に示すよ
うにＰ31での通過周波数帯域に比べてＰ32の通過周波数
帯域が狭くなり、そのため図８（ｅ）に示すようにＰ31
での突き抜け電圧△Ｖ1はＰ32での突き抜け電圧△Ｖ2よ
り大きくなる。この△Ｖ1と△Ｖ2の差が画素部の液晶の
透過率の差として視認される程度であるとき、液晶表示
装置の画面にフリッカが視認される。これに対して、図
８（ｂ）に示すように前記各フィルタの間にｆL1≒ｆL2
＞ｆHという関係が成り立つときには、Ｐ21とＰ22での
周波数特性を比較すると図８（ｄ）に示すように図８
（ｃ）に比べ通過周波数帯域の差は少なくなる方向に進
み、そのため図８（ｆ）に示すように突き抜け電圧△Ｖ
1’と△Ｖ2’の差は少なくなる。この△Ｖ1’と△Ｖ2’
の差が画素部の液晶の透過率の差として視認できない程
度であるとき、液晶表示装置の画面にフリッカは視認さ
れない。
【００４４】さらにｆL1＜ｆL2なる関係が成り立つとき
には、低域通過フィルタ８０２に信号が入力される前に
低域通過フィルタ８０１により遮断周波数ｆL1以上の周
波数成分は遮断されるため、低域通過フィルタｆL2は高
域遮断フィルタとしてはほとんど機能しない。このため
必然的にＰ31、Ｐ32における突き抜け電圧はほとんど等
しくなり、フリッカのない液晶表示装置を実現できる。
には、低域通過フィルタ８０２に信号が入力される前に
低域通過フィルタ８０１により遮断周波数ｆL1以上の周
波数成分は遮断されるため、低域通過フィルタｆL2は高
域遮断フィルタとしてはほとんど機能しない。このため
必然的にＰ31、Ｐ32における突き抜け電圧はほとんど等
しくなり、フリッカのない液晶表示装置を実現できる。
【００４５】以上、前記低域通過フィルタ８０１および
８０２においてｆL1≒ｆL2またはｆ L1＜ｆL2なる関係が
成り立つときにフリッカのない液晶表示装置を実現でき
ることについて述べたが、少なくともｆL1＞＞ｆL2の関
係が成り立たないように前記低域通過フィルタ８０１を
構成するインバータ７０３を設計するならばフリッカレ
ベルそのものを下げることができるために表示検査時の
歩留まりを実質的に向上させることができる。
８０２においてｆL1≒ｆL2またはｆ L1＜ｆL2なる関係が
成り立つときにフリッカのない液晶表示装置を実現でき
ることについて述べたが、少なくともｆL1＞＞ｆL2の関
係が成り立たないように前記低域通過フィルタ８０１を
構成するインバータ７０３を設計するならばフリッカレ
ベルそのものを下げることができるために表示検査時の
歩留まりを実質的に向上させることができる。
【００４６】さてここで、前記低域通過フィルタ８０１
が非選択状態での前記インバータ７０３のＮ型薄膜トラ
ンジスタの抵抗ＲNとインバータに寄生する容量ＣINVと
で構成されることは前に述べた。設計においては、この
前記インバータ７０３を等価的に表す低域通過フィルタ
８０１の遮断周波数ｆL1が１／（２π×ＲN×ＣINV）と
等しいと考えて差し支えない。これらから、ゲート線駆
動回路に最も近い画素と、ゲート線駆動回路から最も離
れた画素との間のゲート線に形成される分布定数型の低
域通過フィルタ８０２の遮断周波数ｆL2と、ＲN、Ｃinv
との間にＲN≒１／（２π×Ｃinv×ｆL2）なる関係が成
り立つよう、またはＲN＞１／（２π×Ｃinv×ｆL2）な
る関係が成り立つようにＲNを設計することにより、フ
リッカのない液晶表示装置を実現することができる。ま
たは、少なくともＲN＜＜１／（２π×Ｃinv×ｆL2）の
関係を成立させないようＲNを設計することにより、低
フリッカレベルの液晶表示装置を実現することができ
る。ここでつけ加えておくが、前記抵抗ＲNは無限大の
値で良いはずはなく、前記遮断周波数ｆL1の逆数、即ち
周波数ｆL1での１周期（２π×ＲN×ＣINV）が、ある一
つのゲート線に接続された画素群を選択状態に保持する
ために与えられた期間よりも充分短いことが必要であ
る。
が非選択状態での前記インバータ７０３のＮ型薄膜トラ
ンジスタの抵抗ＲNとインバータに寄生する容量ＣINVと
で構成されることは前に述べた。設計においては、この
前記インバータ７０３を等価的に表す低域通過フィルタ
８０１の遮断周波数ｆL1が１／（２π×ＲN×ＣINV）と
等しいと考えて差し支えない。これらから、ゲート線駆
動回路に最も近い画素と、ゲート線駆動回路から最も離
れた画素との間のゲート線に形成される分布定数型の低
域通過フィルタ８０２の遮断周波数ｆL2と、ＲN、Ｃinv
との間にＲN≒１／（２π×Ｃinv×ｆL2）なる関係が成
り立つよう、またはＲN＞１／（２π×Ｃinv×ｆL2）な
る関係が成り立つようにＲNを設計することにより、フ
リッカのない液晶表示装置を実現することができる。ま
たは、少なくともＲN＜＜１／（２π×Ｃinv×ｆL2）の
関係を成立させないようＲNを設計することにより、低
フリッカレベルの液晶表示装置を実現することができ
る。ここでつけ加えておくが、前記抵抗ＲNは無限大の
値で良いはずはなく、前記遮断周波数ｆL1の逆数、即ち
周波数ｆL1での１周期（２π×ＲN×ＣINV）が、ある一
つのゲート線に接続された画素群を選択状態に保持する
ために与えられた期間よりも充分短いことが必要であ
る。
【００４７】以上のように、設計上からフリッカのない
液晶表示装置を実現するためには非選択状態でのインバ
ータ７０３のＮ型薄膜トランジスタの抵抗ＲNを増加さ
せることが必要になる。これに対して、選択状態でのＰ
型薄膜トランジスタの抵抗Ｒ Pはゲート線を非選択状態
から選択状態にするときの遅れ具合を左右するため、可
能な限り低いほうが良いことは明白である。このことか
ら、より具体的には、ゲート線駆動回路のゲート線を直
接駆動するインバータのＮ型薄膜トランジスタとＰ型薄
膜トランジスタとの設計サイズを故意にアンバランスに
する必要がある。通常、相補型トランジスタを用いたイ
ンバータを設計する場合には、Ｎ型トランジスタの線形
領域での抵抗値とＰ型トランジスタの線形領域での抵抗
値とを同じくするように製造プロセスや設計サイズを最
適化する。そうすることにより、トランジスタの性能を
最大限に利用することができる。これに対して本実施例
１では、ゲート線駆動回路のゲート線を直接駆動するイ
ンバータのみにおいて、Ｎ型薄膜トランジスタの線形領
域での抵抗ＲNがＰ型薄膜トランジスタの線形領域での
抵抗ＲPに対して大きくなるように設計する。具体的に
は、前記インバータのＮ型薄膜トランジスタのチャネル
長を長くする、チャネル幅を短くするなど、非常に簡単
な設計変更のみでフリッカのない液晶表示装置を実現で
きる。
液晶表示装置を実現するためには非選択状態でのインバ
ータ７０３のＮ型薄膜トランジスタの抵抗ＲNを増加さ
せることが必要になる。これに対して、選択状態でのＰ
型薄膜トランジスタの抵抗Ｒ Pはゲート線を非選択状態
から選択状態にするときの遅れ具合を左右するため、可
能な限り低いほうが良いことは明白である。このことか
ら、より具体的には、ゲート線駆動回路のゲート線を直
接駆動するインバータのＮ型薄膜トランジスタとＰ型薄
膜トランジスタとの設計サイズを故意にアンバランスに
する必要がある。通常、相補型トランジスタを用いたイ
ンバータを設計する場合には、Ｎ型トランジスタの線形
領域での抵抗値とＰ型トランジスタの線形領域での抵抗
値とを同じくするように製造プロセスや設計サイズを最
適化する。そうすることにより、トランジスタの性能を
最大限に利用することができる。これに対して本実施例
１では、ゲート線駆動回路のゲート線を直接駆動するイ
ンバータのみにおいて、Ｎ型薄膜トランジスタの線形領
域での抵抗ＲNがＰ型薄膜トランジスタの線形領域での
抵抗ＲPに対して大きくなるように設計する。具体的に
は、前記インバータのＮ型薄膜トランジスタのチャネル
長を長くする、チャネル幅を短くするなど、非常に簡単
な設計変更のみでフリッカのない液晶表示装置を実現で
きる。
【００４８】以上、この本実施例１ではゲート線駆動回
路のゲート線を直接駆動するインバータに相補型トラン
ジスタを用いたものについて述べたが、プッシュプル型
のインバータ等を用いたゲート線駆動回路にも同様に適
用できる。また、本実施例１では駆動回路素子および画
素のスイッチング素子に薄膜トランジスタを用いたもの
について述べたが、これは同様の動作を行うものであれ
ば、例えばＭＯＳ型電界効果トランジスタ、ＳＯＩ型電
界効果トランジスタ等を用いたものでも構わない。
路のゲート線を直接駆動するインバータに相補型トラン
ジスタを用いたものについて述べたが、プッシュプル型
のインバータ等を用いたゲート線駆動回路にも同様に適
用できる。また、本実施例１では駆動回路素子および画
素のスイッチング素子に薄膜トランジスタを用いたもの
について述べたが、これは同様の動作を行うものであれ
ば、例えばＭＯＳ型電界効果トランジスタ、ＳＯＩ型電
界効果トランジスタ等を用いたものでも構わない。
【００４９】（実施例２）本実施例２では、ゲート線駆
動回路と画素との間に低域通過フィルタを設けることに
よってフリッカのない液晶表示装置を実現する方法につ
いて述べる。
動回路と画素との間に低域通過フィルタを設けることに
よってフリッカのない液晶表示装置を実現する方法につ
いて述べる。
【００５０】図９は、本実施例２を用いた液晶表示装置
のゲート線駆動回路と画素マトリクスとを、ある一本の
ゲート線について抜き出した等価回路図である。ここで
は、ゲート線駆動回路１２１のゲート線を直接駆動する
インバータ１２２と、ゲート線駆動回路１２１に最も近
い第１の画素１２４との間に、遮断周波数ｆL3の低域通
過フィルタ１２３を設ける。このとき、ゲート線駆動回
路１２１に最も近い第１の画素１２４と、ゲート線駆動
回路１２１から最も遠い第２の画素１２４’との間に
は、遮断周波数ｆL2の分布定数型の低域通過フィルタと
して等価的に表すことのできる、ゲート線１２５の抵抗
とゲート線１２５に寄生する容量が分布定数的に存在す
る。
のゲート線駆動回路と画素マトリクスとを、ある一本の
ゲート線について抜き出した等価回路図である。ここで
は、ゲート線駆動回路１２１のゲート線を直接駆動する
インバータ１２２と、ゲート線駆動回路１２１に最も近
い第１の画素１２４との間に、遮断周波数ｆL3の低域通
過フィルタ１２３を設ける。このとき、ゲート線駆動回
路１２１に最も近い第１の画素１２４と、ゲート線駆動
回路１２１から最も遠い第２の画素１２４’との間に
は、遮断周波数ｆL2の分布定数型の低域通過フィルタと
して等価的に表すことのできる、ゲート線１２５の抵抗
とゲート線１２５に寄生する容量が分布定数的に存在す
る。
【００５１】このような図９に示す構成を有する液晶表
示装置を、前述の実施例１での場合と同様に上記の各フ
ィルタを用いて単純化すると、図１０に示す等価回路図
に置き換えることができる。ここでは、前記インバータ
１２２を、前記インバータを構成するＮ型薄膜トランジ
スタの非選択状態での抵抗ＲNと、前記インバータに寄
生する容量ＣINVとから構成される遮断周波数ｆL1の低
域通過フィルタ１４１として置き換え、また、前記第１
の画素および第２の画素をそれぞれ、遮断周波数ｆHの
高域通過フィルタ１４４および１４４’として置き換え
た。
示装置を、前述の実施例１での場合と同様に上記の各フ
ィルタを用いて単純化すると、図１０に示す等価回路図
に置き換えることができる。ここでは、前記インバータ
１２２を、前記インバータを構成するＮ型薄膜トランジ
スタの非選択状態での抵抗ＲNと、前記インバータに寄
生する容量ＣINVとから構成される遮断周波数ｆL1の低
域通過フィルタ１４１として置き換え、また、前記第１
の画素および第２の画素をそれぞれ、遮断周波数ｆHの
高域通過フィルタ１４４および１４４’として置き換え
た。
【００５２】このとき、低域通過フィルタ１４１と低域
通過フィルタ１４２とをまとめて合成フィルタ１４３と
して等価的に表すと、これは前述の実施例１で説明に用
いた図７と等しくなる。このことから、ゲート線駆動回
路のゲート線を直接駆動するインバータの設計を従来と
何等変えることなく、前記ゲート線駆動回路と前記第１
の画素との間に低域通過フィルタ１４２を設けることに
より、前述した実施例１と同等の効果を得ることができ
ると言える。
通過フィルタ１４２とをまとめて合成フィルタ１４３と
して等価的に表すと、これは前述の実施例１で説明に用
いた図７と等しくなる。このことから、ゲート線駆動回
路のゲート線を直接駆動するインバータの設計を従来と
何等変えることなく、前記ゲート線駆動回路と前記第１
の画素との間に低域通過フィルタ１４２を設けることに
より、前述した実施例１と同等の効果を得ることができ
ると言える。
【００５３】以下、さらに詳しく本実施例２を説明す
る。本実施例２では、この低域通過フィルタ１４２の遮
断周波数ｆL3の範囲を以下の通りに規定する。まず、非
選択状態でのインバータ１２２に等価的に構成される低
域通過フィルタ１４１の遮断周波数ｆL1と、本実施例２
で新たに設ける低域通過フィルタ１４２の遮断周波数ｆ
L3との間にはｆL1＞ｆL3なる関係が、または少なくとも
ｆL1≒ｆL3なる関係が成り立っており、この２つの低域
通過フィルタ１４１、１４２を等価的に表す合成フィル
タ１４３の遮断周波数が遮断周波数ｆL3に大きく依存し
ていることが必要である。これは、本実施例２で新たに
設ける低域通過フィルタ１４２の遮断周波数ｆL3を任意
に設計することにより、ゲート線に最も近い画素に出力
信号１４６が入力されるまでに前記信号の通過帯域を制
御する必要があるためである。また、複数の画素間にま
たがってゲート線に寄生して等価的に構成される分布定
数型の低域通過フィルタ１４５の遮断周波数ｆL2と、本
実施例２で新たに設ける低域通過フィルタ１４２の遮断
周波数ｆL3との間にはｆL2＞ｆL3なる関係が、または少
なくともｆL2≒ｆL3なる関係が成り立つことが必要であ
る。この関係は前に述べた実施例１と同様に説明でき
る。つまり、分布定数型の低域通過フィルタ１４５によ
って遮断される周波数成分を極力少なくするために、そ
の分布定数型の低域通過フィルタ１４５に前記信号を出
力する前に、つまりゲート線駆動回路に最も近い画素に
前記信号を出力する前に、分布定数型の低域通過フィル
タの遮断周波数ｆL2よりも低い周波数成分を遮断する必
要があるということである。
る。本実施例２では、この低域通過フィルタ１４２の遮
断周波数ｆL3の範囲を以下の通りに規定する。まず、非
選択状態でのインバータ１２２に等価的に構成される低
域通過フィルタ１４１の遮断周波数ｆL1と、本実施例２
で新たに設ける低域通過フィルタ１４２の遮断周波数ｆ
L3との間にはｆL1＞ｆL3なる関係が、または少なくとも
ｆL1≒ｆL3なる関係が成り立っており、この２つの低域
通過フィルタ１４１、１４２を等価的に表す合成フィル
タ１４３の遮断周波数が遮断周波数ｆL3に大きく依存し
ていることが必要である。これは、本実施例２で新たに
設ける低域通過フィルタ１４２の遮断周波数ｆL3を任意
に設計することにより、ゲート線に最も近い画素に出力
信号１４６が入力されるまでに前記信号の通過帯域を制
御する必要があるためである。また、複数の画素間にま
たがってゲート線に寄生して等価的に構成される分布定
数型の低域通過フィルタ１４５の遮断周波数ｆL2と、本
実施例２で新たに設ける低域通過フィルタ１４２の遮断
周波数ｆL3との間にはｆL2＞ｆL3なる関係が、または少
なくともｆL2≒ｆL3なる関係が成り立つことが必要であ
る。この関係は前に述べた実施例１と同様に説明でき
る。つまり、分布定数型の低域通過フィルタ１４５によ
って遮断される周波数成分を極力少なくするために、そ
の分布定数型の低域通過フィルタ１４５に前記信号を出
力する前に、つまりゲート線駆動回路に最も近い画素に
前記信号を出力する前に、分布定数型の低域通過フィル
タの遮断周波数ｆL2よりも低い周波数成分を遮断する必
要があるということである。
【００５４】さてここで、従来のフリッカのある液晶表
示装置、つまり、突き抜け電圧の差のある液晶表示装置
においては、ゲート線駆動回路のゲート線を直接駆動す
るインバータに等価的に構成される低域通過フィルタの
遮断周波数に対して、複数の画素間にまたがってゲート
線に寄生して等価的に構成される分布定数型の低域通過
フィルタの遮断周波数の方が低いために、ゲート線駆動
回路より遠い画素ほど突き抜け電圧の絶対値は小さくな
り、結果としてその突き抜け電圧の差がフリッカとして
視認される、ということは前に述べた。これを本実施例
２に適用すると、インバータ１２２に等価的に構成され
る低域通過フィルタ１４１の遮断周波数ｆL1と、複数の
画素間にまたがってゲート線に寄生して等価的に構成さ
れる分布定数型の低域通過フィルタ１４５の遮断周波数
ｆL2の間にはｆL1＞ｆL2なる関係が成り立っていること
になる。さらに、そもそもこの突き抜け電圧が生じる液
晶表示装置においては、各画素を等価的に表す高域通過
フィルタの遮断周波数が、ゲート線に寄生する各低域通
過フィルタの遮断周波数よりも低いこと、または少なく
とも各低域通過フィルタの遮断周波数に近いことが必要
である。
示装置、つまり、突き抜け電圧の差のある液晶表示装置
においては、ゲート線駆動回路のゲート線を直接駆動す
るインバータに等価的に構成される低域通過フィルタの
遮断周波数に対して、複数の画素間にまたがってゲート
線に寄生して等価的に構成される分布定数型の低域通過
フィルタの遮断周波数の方が低いために、ゲート線駆動
回路より遠い画素ほど突き抜け電圧の絶対値は小さくな
り、結果としてその突き抜け電圧の差がフリッカとして
視認される、ということは前に述べた。これを本実施例
２に適用すると、インバータ１２２に等価的に構成され
る低域通過フィルタ１４１の遮断周波数ｆL1と、複数の
画素間にまたがってゲート線に寄生して等価的に構成さ
れる分布定数型の低域通過フィルタ１４５の遮断周波数
ｆL2の間にはｆL1＞ｆL2なる関係が成り立っていること
になる。さらに、そもそもこの突き抜け電圧が生じる液
晶表示装置においては、各画素を等価的に表す高域通過
フィルタの遮断周波数が、ゲート線に寄生する各低域通
過フィルタの遮断周波数よりも低いこと、または少なく
とも各低域通過フィルタの遮断周波数に近いことが必要
である。
【００５５】以上の条件をまとめると、フリッカのない
液晶表示装置を得るためには、前記の各フィルタの遮断
周波数の間にｆL1＞ｆL2＞ｆL3＞ｆHなる関係が成り立
つよう本実施例２で新たに設ける低域通過フィルタ１４
２の遮断周波数ｆL3を設計するのが理想的であるが、少
なくとも上記の複数の条件を全て満たすことが可能であ
るなら、液晶表示装置のフリッカレベルを確実に下げる
ことができるためフリッカに関わる表示不良品の発生を
少なくすることができる。
液晶表示装置を得るためには、前記の各フィルタの遮断
周波数の間にｆL1＞ｆL2＞ｆL3＞ｆHなる関係が成り立
つよう本実施例２で新たに設ける低域通過フィルタ１４
２の遮断周波数ｆL3を設計するのが理想的であるが、少
なくとも上記の複数の条件を全て満たすことが可能であ
るなら、液晶表示装置のフリッカレベルを確実に下げる
ことができるためフリッカに関わる表示不良品の発生を
少なくすることができる。
【００５６】では具体的にこの低域通過フィルタをどの
ように構成するのかについて、以下に図１１を用いて説
明する。図１１は、本実施例２を用いた液晶表示装置を
いずれもある１つのゲート線について模式的に抜き出し
て示したものである。
ように構成するのかについて、以下に図１１を用いて説
明する。図１１は、本実施例２を用いた液晶表示装置を
いずれもある１つのゲート線について模式的に抜き出し
て示したものである。
【００５７】まず図１１（ａ）は、ゲート線駆動回路１
６１と画素群１６７との間に、抵抗と容量とから構成さ
れる低域通過フィルタ１６４を設けたものである。この
場合、前記抵抗と前記容量を設計することで低域通過フ
ィルタ１６４の遮断周波数を決定することができる。な
おここでは、低域通過フィルタ１６４が分布定数型で構
成されているが、集中定数型の低域通過フィルタでも構
わない。
６１と画素群１６７との間に、抵抗と容量とから構成さ
れる低域通過フィルタ１６４を設けたものである。この
場合、前記抵抗と前記容量を設計することで低域通過フ
ィルタ１６４の遮断周波数を決定することができる。な
おここでは、低域通過フィルタ１６４が分布定数型で構
成されているが、集中定数型の低域通過フィルタでも構
わない。
【００５８】次に図（ｂ）は、ゲート線駆動回路１６２
と画素群１６８との間に、ゲート電極が接地電位に電圧
が印加されたＰ型薄膜トランジスタを用いた低域通過フ
ィルタ１６５を設けたものである。等価的にみると、こ
の低域通過フィルタ１６５が前記Ｐ型薄膜トランジスタ
の抵抗と前記Ｐ型薄膜トランジスタの寄生容量とから構
成されることが分かる。この場合、前記Ｐ型薄膜トラン
ジスタのチャネル幅、チャネル長、ゲート酸化膜厚など
を変更する方法や、前記Ｐ型薄膜トランジスタを複数個
並列接続するなどの方法より、前記抵抗と前記寄生容量
とを任意に設計することが可能になり、ひいては低域通
過フィルタ１６５の遮断周波数を決定することができ
る。ここではＰ型薄膜トランジスタを用いたものを示し
たが、これはＮ型薄膜トランジスタ等の同様の機能を実
現できるトランジスタやダイオ−ドなどでも構わない
し、さらに伝送ゲートなどのようにトランジスタなどを
複数個組み合わせたものでも構わない。しかし、画素群
のスイッチング素子にＮ型のトランジスタを用いた場合
においてはＰ型のトランジスタを、画素群のスイッチン
グ素子にＰ型のトランジスタを用いた場合においてはＮ
型のトランジスタを前記低域通過フィルタとして用いる
ことによってより効果が得られることを以下に説明す
る。ここでは図１１（ｂ）のように前記低域通過フィル
タとしてＰ型のトランジスタを用いた場合を想定して説
明する。前記Ｐ型薄膜トランジスタは、そのゲート電極
が接地電位に電圧印加されているので常に導通状態にあ
る。しかし同じ導通状態にあるとはいえ、ドレイン電極
とソース電極の間の抵抗はそれを通過する信号の電圧に
よって変化し、前記信号の電圧が接地電位に近づくほど
前記ドレイン電極と前記ソース電極の間の抵抗は増える
ことになる。つまり、非選択状態での前記Ｐ型薄膜トラ
ンジスタの抵抗は、選択状態での前記Ｐ型薄膜トランジ
スタの抵抗よりも高くなるわけで、そのため、非選択状
態から選択状態へ移行する際の信号の遅延を、選択状態
から非選択状態に移行する際の遅延よりも少なくするこ
とができる。これにより、ゲート線の選択を開始する際
におけるゲート線選択信号の遅延時間を増加させること
なく、ゲート線の選択期間終了時における突き抜け電圧
の差を少なくし、フリッカのない液晶表示装置を得るこ
とができる。このことは、前記画素群にＰ型のトランジ
スタを用い、前記低域通過フィルタとしてＮ型のトラン
ジスタを用いる場合においても同様のことが言える。
と画素群１６８との間に、ゲート電極が接地電位に電圧
が印加されたＰ型薄膜トランジスタを用いた低域通過フ
ィルタ１６５を設けたものである。等価的にみると、こ
の低域通過フィルタ１６５が前記Ｐ型薄膜トランジスタ
の抵抗と前記Ｐ型薄膜トランジスタの寄生容量とから構
成されることが分かる。この場合、前記Ｐ型薄膜トラン
ジスタのチャネル幅、チャネル長、ゲート酸化膜厚など
を変更する方法や、前記Ｐ型薄膜トランジスタを複数個
並列接続するなどの方法より、前記抵抗と前記寄生容量
とを任意に設計することが可能になり、ひいては低域通
過フィルタ１６５の遮断周波数を決定することができ
る。ここではＰ型薄膜トランジスタを用いたものを示し
たが、これはＮ型薄膜トランジスタ等の同様の機能を実
現できるトランジスタやダイオ−ドなどでも構わない
し、さらに伝送ゲートなどのようにトランジスタなどを
複数個組み合わせたものでも構わない。しかし、画素群
のスイッチング素子にＮ型のトランジスタを用いた場合
においてはＰ型のトランジスタを、画素群のスイッチン
グ素子にＰ型のトランジスタを用いた場合においてはＮ
型のトランジスタを前記低域通過フィルタとして用いる
ことによってより効果が得られることを以下に説明す
る。ここでは図１１（ｂ）のように前記低域通過フィル
タとしてＰ型のトランジスタを用いた場合を想定して説
明する。前記Ｐ型薄膜トランジスタは、そのゲート電極
が接地電位に電圧印加されているので常に導通状態にあ
る。しかし同じ導通状態にあるとはいえ、ドレイン電極
とソース電極の間の抵抗はそれを通過する信号の電圧に
よって変化し、前記信号の電圧が接地電位に近づくほど
前記ドレイン電極と前記ソース電極の間の抵抗は増える
ことになる。つまり、非選択状態での前記Ｐ型薄膜トラ
ンジスタの抵抗は、選択状態での前記Ｐ型薄膜トランジ
スタの抵抗よりも高くなるわけで、そのため、非選択状
態から選択状態へ移行する際の信号の遅延を、選択状態
から非選択状態に移行する際の遅延よりも少なくするこ
とができる。これにより、ゲート線の選択を開始する際
におけるゲート線選択信号の遅延時間を増加させること
なく、ゲート線の選択期間終了時における突き抜け電圧
の差を少なくし、フリッカのない液晶表示装置を得るこ
とができる。このことは、前記画素群にＰ型のトランジ
スタを用い、前記低域通過フィルタとしてＮ型のトラン
ジスタを用いる場合においても同様のことが言える。
【００５９】さて、次に図１１（ｃ）はゲート線駆動回
路１６３と画素群１６９との間に、オペアンプと抵抗、
容量とからなる低域通過フィルタ１６６を設けたもので
ある。この場合、主に前記抵抗と前記容量とを設計する
ことによって前記低域通過フィルタ１６６の遮断周波数
を決定できる。また、前記オペアンプ自体の入出力イン
ピーダンス、周波数特性などの諸特性を設計する方法で
も前記低域通過フィルタ１６６遮断周波数を決定するこ
とができる。ここでは、オペアンプを用いたアクティブ
フィルタを例として示したが、同様の機能を有する回路
であればオペアンプである必要はない。
路１６３と画素群１６９との間に、オペアンプと抵抗、
容量とからなる低域通過フィルタ１６６を設けたもので
ある。この場合、主に前記抵抗と前記容量とを設計する
ことによって前記低域通過フィルタ１６６の遮断周波数
を決定できる。また、前記オペアンプ自体の入出力イン
ピーダンス、周波数特性などの諸特性を設計する方法で
も前記低域通過フィルタ１６６遮断周波数を決定するこ
とができる。ここでは、オペアンプを用いたアクティブ
フィルタを例として示したが、同様の機能を有する回路
であればオペアンプである必要はない。
【００６０】（実施例３）本実施例３では、ゲート線駆
動回路と画素群との間に抵抗変調回路を設けることによ
りフリッカのない液晶表示装置を得る方法とその駆動方
法について述べる。図１２は本実施例３の一例を示す図
で、ゲート線１８３に沿った等価回路として液晶表示装
置を置き換えたものである。本実施例３では、ゲート線
駆動回路１８１と画素群１８４との間にＮ型薄膜トラン
ジスタからなる抵抗変調回路１８５を設けている。この
抵抗変調回路１８５は、電圧源１８６から出力される抵
抗変調信号によりその抵抗値を制御されており、この図
では前記Ｎ型薄膜トランジスタのゲート電極に前記抵抗
変調信号を入力することでその抵抗を変調している。次
に図１２の液晶表示装置の駆動方法について図１３のタ
イムチャートと対応させながら説明する。図１２の各点
Ｐ31、Ｐ32、Ｐ33、Ｐ34における電圧波形を表したのが
図１３である。ここで、点Ｐ31に現れる信号はゲート線
駆動回路１８１内のゲート線を直接駆動する最終インバ
ータを駆動するラッチ信号であり、点Ｐ32に現れる信号
は前記最終インバータからの出力信号である。また、点
Ｐ33に現れる信号は抵抗変調回路１８５を制御する前記
抵抗変調信号であり、これは抵抗変調回路１８５に用い
られているＮ型薄膜トランジスタの閾電圧よりも高い２
つの電圧状態の間を推移している。さらに、最終的に画
素群のゲート電極に印加される電圧を表すのが、点Ｐ34
に現れる信号である。まず、画素群への書き込みを開始
するために、ゲート線１８３に接続された画素群のスイ
ッチング素子に用いられている薄膜トランジスタを導通
状態にする電圧レベルの信号を、ゲート線駆動回路１８
１から出力する。このとき点Ｐ31の電圧が接地電位にま
で下がるのとほぼ同時に点Ｐ32の電圧は電源電圧にまで
上がり、前記画素群を導通状態にすべくゲート線１８３
（Ｐ34）を充電していく。この時点では、点Ｐ33に現れ
る抵抗変調信号が前記２つの電圧状態のうち電圧の低い
方の電圧状態をとっているために、抵抗変調回路１８５
は比較的抵抗の高い導通状態になっており、最終的に画
素群のゲート電極に印加される電圧（Ｐ34）は遅延を伴
っている。その後、信号線１８７に映像信号が入力され
るまで、つまり映像信号入力期間２２６が始まるまで
に、前記抵抗変調信号（Ｐ33）を前記２つの電圧状態の
うち電圧の高い方の電圧状態をとるようにすることで抵
抗変調回路１８５のＮ型薄膜トランジスタの抵抗を充分
小さくし、ゲート線への印加電圧を電源電圧にまで飽和
させ、画素群のスイッチング素子に用いられている薄膜
トランジスタを完全な導通状態にする。さて次に、映像
信号入力期間２２６において信号線１８７から入力され
る前記映像信号を各画素の液晶セルに書き込んだ後、再
び前記抵抗変調信号（Ｐ33）を前記２つの電圧状態のう
ち電圧の低い方の電圧状態にして選択期間２２６が終了
するのを待つ。そして選択期間２２６を終了すると同時
に、ゲート線駆動回路１８１は、ゲート線１８３に接続
された画素群１８４のスイッチング素子に用いられてい
る薄膜トランジスタを絶縁状態にする電圧レベルの信号
（Ｐ32）を出力する。しかし、このとき抵抗変調素子１
８６は比較的抵抗の高い導通状態となっているため、こ
こで信号に遅延が生じ、最終的にゲート線に印加される
電圧（Ｐ 34）は緩やかに下がる。これを周波数的に見る
と、突き抜け電圧の原因となる高周波成分を遮断するこ
とになり、これに加えて前述の実施例１、実施例２と同
様の条件を本実施例の抵抗変調回路に適用することによ
り、フリッカのない液晶表示装置を得ることができる。
動回路と画素群との間に抵抗変調回路を設けることによ
りフリッカのない液晶表示装置を得る方法とその駆動方
法について述べる。図１２は本実施例３の一例を示す図
で、ゲート線１８３に沿った等価回路として液晶表示装
置を置き換えたものである。本実施例３では、ゲート線
駆動回路１８１と画素群１８４との間にＮ型薄膜トラン
ジスタからなる抵抗変調回路１８５を設けている。この
抵抗変調回路１８５は、電圧源１８６から出力される抵
抗変調信号によりその抵抗値を制御されており、この図
では前記Ｎ型薄膜トランジスタのゲート電極に前記抵抗
変調信号を入力することでその抵抗を変調している。次
に図１２の液晶表示装置の駆動方法について図１３のタ
イムチャートと対応させながら説明する。図１２の各点
Ｐ31、Ｐ32、Ｐ33、Ｐ34における電圧波形を表したのが
図１３である。ここで、点Ｐ31に現れる信号はゲート線
駆動回路１８１内のゲート線を直接駆動する最終インバ
ータを駆動するラッチ信号であり、点Ｐ32に現れる信号
は前記最終インバータからの出力信号である。また、点
Ｐ33に現れる信号は抵抗変調回路１８５を制御する前記
抵抗変調信号であり、これは抵抗変調回路１８５に用い
られているＮ型薄膜トランジスタの閾電圧よりも高い２
つの電圧状態の間を推移している。さらに、最終的に画
素群のゲート電極に印加される電圧を表すのが、点Ｐ34
に現れる信号である。まず、画素群への書き込みを開始
するために、ゲート線１８３に接続された画素群のスイ
ッチング素子に用いられている薄膜トランジスタを導通
状態にする電圧レベルの信号を、ゲート線駆動回路１８
１から出力する。このとき点Ｐ31の電圧が接地電位にま
で下がるのとほぼ同時に点Ｐ32の電圧は電源電圧にまで
上がり、前記画素群を導通状態にすべくゲート線１８３
（Ｐ34）を充電していく。この時点では、点Ｐ33に現れ
る抵抗変調信号が前記２つの電圧状態のうち電圧の低い
方の電圧状態をとっているために、抵抗変調回路１８５
は比較的抵抗の高い導通状態になっており、最終的に画
素群のゲート電極に印加される電圧（Ｐ34）は遅延を伴
っている。その後、信号線１８７に映像信号が入力され
るまで、つまり映像信号入力期間２２６が始まるまで
に、前記抵抗変調信号（Ｐ33）を前記２つの電圧状態の
うち電圧の高い方の電圧状態をとるようにすることで抵
抗変調回路１８５のＮ型薄膜トランジスタの抵抗を充分
小さくし、ゲート線への印加電圧を電源電圧にまで飽和
させ、画素群のスイッチング素子に用いられている薄膜
トランジスタを完全な導通状態にする。さて次に、映像
信号入力期間２２６において信号線１８７から入力され
る前記映像信号を各画素の液晶セルに書き込んだ後、再
び前記抵抗変調信号（Ｐ33）を前記２つの電圧状態のう
ち電圧の低い方の電圧状態にして選択期間２２６が終了
するのを待つ。そして選択期間２２６を終了すると同時
に、ゲート線駆動回路１８１は、ゲート線１８３に接続
された画素群１８４のスイッチング素子に用いられてい
る薄膜トランジスタを絶縁状態にする電圧レベルの信号
（Ｐ32）を出力する。しかし、このとき抵抗変調素子１
８６は比較的抵抗の高い導通状態となっているため、こ
こで信号に遅延が生じ、最終的にゲート線に印加される
電圧（Ｐ 34）は緩やかに下がる。これを周波数的に見る
と、突き抜け電圧の原因となる高周波成分を遮断するこ
とになり、これに加えて前述の実施例１、実施例２と同
様の条件を本実施例の抵抗変調回路に適用することによ
り、フリッカのない液晶表示装置を得ることができる。
【００６１】以上の実施例３の液晶表示装置において
は、ゲート線の選択終了時にだけゲート線駆動回路の電
源電圧を低くする従来の方法を用いたときの前記ゲート
線駆動回路の電源に寄生する全容量を充放電するのに要
する消費電流に比べ、ゲート線数と同数の薄膜トランジ
スタだけを充放電すれば良いので遥かに少ない消費電流
で同等の効果が得られる。
は、ゲート線の選択終了時にだけゲート線駆動回路の電
源電圧を低くする従来の方法を用いたときの前記ゲート
線駆動回路の電源に寄生する全容量を充放電するのに要
する消費電流に比べ、ゲート線数と同数の薄膜トランジ
スタだけを充放電すれば良いので遥かに少ない消費電流
で同等の効果が得られる。
【００６２】（実施例４）実施例４では、ゲート線駆動
回路のシフトレジスタの出力と、前記シフトレジスタの
出力を一定時間遅延させる遅延回路の出力と、必要なら
ば次段のシフトレジスタの出力とを、各段毎に設けた論
理演算回路に入力した後、前記論理演算回路がゲート線
に３状態の電圧を排他的に印加することによって、フリ
ッカのない液晶表示装置を実現する方法について詳しく
説明する。
回路のシフトレジスタの出力と、前記シフトレジスタの
出力を一定時間遅延させる遅延回路の出力と、必要なら
ば次段のシフトレジスタの出力とを、各段毎に設けた論
理演算回路に入力した後、前記論理演算回路がゲート線
に３状態の電圧を排他的に印加することによって、フリ
ッカのない液晶表示装置を実現する方法について詳しく
説明する。
【００６３】図１４は本実施例４を包括的に説明するブ
ロック図である。この図は、大きく分けてゲート線駆動
回路２４１と画素群２４８と３つの電源線２４９、２５
０、２５１とからなる。ゲート線駆動回路２４１は、シ
フトレジスタ２４２と遅延回路２４３と論理演算回路２
４４と３つの電源線を排他的に選択する電源スイッチ２
４５、２４６、２４７とからなる。このとき、電源線２
４９は正電源２５２により画素群を導通状態にする電圧
Ｖddに印加されており、電源線２５０は負電源２５３に
より画素群を絶縁状態にする電圧Ｖssに印加されてお
り、さらに電源線２５１はＶddより低くＶssよりも高い
電圧Ｖrrの電圧源２５４によりＶrrに印加されている。
また、電源スイッチ２４５は電源線２４９とゲート線と
の間の導通状態を制御するよう設け、電源スイッチ２４
６は電源線２５０と前記ゲート線との間の導通状態を制
御するように設け、さらに電源スイッチ２４７は電源線
２５１と前記ゲート線との間の導通状態を制御するよう
設ける。
ロック図である。この図は、大きく分けてゲート線駆動
回路２４１と画素群２４８と３つの電源線２４９、２５
０、２５１とからなる。ゲート線駆動回路２４１は、シ
フトレジスタ２４２と遅延回路２４３と論理演算回路２
４４と３つの電源線を排他的に選択する電源スイッチ２
４５、２４６、２４７とからなる。このとき、電源線２
４９は正電源２５２により画素群を導通状態にする電圧
Ｖddに印加されており、電源線２５０は負電源２５３に
より画素群を絶縁状態にする電圧Ｖssに印加されてお
り、さらに電源線２５１はＶddより低くＶssよりも高い
電圧Ｖrrの電圧源２５４によりＶrrに印加されている。
また、電源スイッチ２４５は電源線２４９とゲート線と
の間の導通状態を制御するよう設け、電源スイッチ２４
６は電源線２５０と前記ゲート線との間の導通状態を制
御するように設け、さらに電源スイッチ２４７は電源線
２５１と前記ゲート線との間の導通状態を制御するよう
設ける。
【００６４】以下に、前記ゲート線駆動回路の動作の順
を追って、このブロック図の流れを示す。まず、従来と
同じくシフトレジスタ２４２からはゲート線を選択する
選択信号が出力されたとする。このとき、論理演算回路
２４４には前記選択信号と、遅延回路２４３を通して一
定時間の遅延を生じた選択信号と、シフトレジスタ２４
２の次段の出力とが入力される。このとき、まだ次段の
ゲート線は選択されていないので、シフトレジスタ２４
２の次段の出力は非選択状態になっている。この状態に
おいて論理演算回路２４４は電源線２４９に接続された
スイッチ２４５だけを導通状態にする。こうして前記ゲ
ート線は電圧Ｖddに印加され、前記ゲート線に接続され
た画素群は導通状態となる。この状態のまま画素群に接
続された信号線に映像信号を送出することにより、前記
ゲート線に接続された画素群の液晶セルに信号を書き込
むことができる。次に画素への書き込みが終了した後、
シフトレジスタ２４２から前記ゲート線を非選択状態に
する非選択信号が出力される。このとき、論理演算回路
２４４には前記非選択信号と、遅延回路２４３を通して
一定時間の遅延を生じた選択信号と、シフトレジスタ２
４２の次段の出力とが入力される。このときシフトレジ
スタ２４２の次段の出力には、次段のゲート線を選択状
態にする選択信号が出力されている。この状態をさらに
詳細に分けて考えると、最初に、遅延回路２４３にシフ
トレジスタ２４２からの非選択信号が入力されてはいる
ものの出力が遅延しているため、遅延回路２４３の出力
は選択状態のままになっている状態になることが分か
る。以下この状態になっている期間を、待ち期間と言う
ことにする。このとき、論理演算回路２４４には、シフ
トレジスタからは前記ゲート線を非選択状態にする非選
択信号と、前記次段のゲート線を選択状態にする選択信
号と、待ち期間中の遅延回路２４３からはまだ選択状態
にある選択信号が入力されている。そして論理演算の結
果、論理演算回路２４４は電源スイッチ２４７だけを導
通状態にし、前記待ち期間の間前記ゲート線を電圧Ｖrr
に印加し続ける。次にこの待ち期間を過ぎて遅延回路２
４３の出力も非選択状態になると、論理演算回路２４４
は電源スイッチ２４６だけを導通状態にし、前記ゲート
線を電圧Ｖssに印加し続ける。以上を各ゲート線毎に繰
り返すことにより、全てのゲート線を選択することがで
きる。
を追って、このブロック図の流れを示す。まず、従来と
同じくシフトレジスタ２４２からはゲート線を選択する
選択信号が出力されたとする。このとき、論理演算回路
２４４には前記選択信号と、遅延回路２４３を通して一
定時間の遅延を生じた選択信号と、シフトレジスタ２４
２の次段の出力とが入力される。このとき、まだ次段の
ゲート線は選択されていないので、シフトレジスタ２４
２の次段の出力は非選択状態になっている。この状態に
おいて論理演算回路２４４は電源線２４９に接続された
スイッチ２４５だけを導通状態にする。こうして前記ゲ
ート線は電圧Ｖddに印加され、前記ゲート線に接続され
た画素群は導通状態となる。この状態のまま画素群に接
続された信号線に映像信号を送出することにより、前記
ゲート線に接続された画素群の液晶セルに信号を書き込
むことができる。次に画素への書き込みが終了した後、
シフトレジスタ２４２から前記ゲート線を非選択状態に
する非選択信号が出力される。このとき、論理演算回路
２４４には前記非選択信号と、遅延回路２４３を通して
一定時間の遅延を生じた選択信号と、シフトレジスタ２
４２の次段の出力とが入力される。このときシフトレジ
スタ２４２の次段の出力には、次段のゲート線を選択状
態にする選択信号が出力されている。この状態をさらに
詳細に分けて考えると、最初に、遅延回路２４３にシフ
トレジスタ２４２からの非選択信号が入力されてはいる
ものの出力が遅延しているため、遅延回路２４３の出力
は選択状態のままになっている状態になることが分か
る。以下この状態になっている期間を、待ち期間と言う
ことにする。このとき、論理演算回路２４４には、シフ
トレジスタからは前記ゲート線を非選択状態にする非選
択信号と、前記次段のゲート線を選択状態にする選択信
号と、待ち期間中の遅延回路２４３からはまだ選択状態
にある選択信号が入力されている。そして論理演算の結
果、論理演算回路２４４は電源スイッチ２４７だけを導
通状態にし、前記待ち期間の間前記ゲート線を電圧Ｖrr
に印加し続ける。次にこの待ち期間を過ぎて遅延回路２
４３の出力も非選択状態になると、論理演算回路２４４
は電源スイッチ２４６だけを導通状態にし、前記ゲート
線を電圧Ｖssに印加し続ける。以上を各ゲート線毎に繰
り返すことにより、全てのゲート線を選択することがで
きる。
【００６５】さて、ここで前記ゲート線に印加された電
圧の時系列変化について整理してみよう。まず、前記ゲ
ート線が選択状態にされ電圧Ｖddに印加される。次に、
選択期間が終わると同時に前記待ち期間となって電圧Ｖ
rrに印加される。最後に待ち期間が終わると同時に前記
ゲート線は非選択状態にされ電圧Ｖssに印加される。こ
うしてみると、従来の駆動方法と違うのは選択期間が終
了したときに即座に電圧Ｖssになるのではなく、電圧Ｖ
ddより低く電圧Ｖssより高い電圧Ｖrrに一度落ちついた
後でＶssとなる、という点である。こうした駆動を行う
ことによってゲート線を選択状態から非選択状態にする
際にゲート線駆動回路から前記ゲート線に印加される立
ち下がり信号を緩やかにすることができる。前述の実施
例と同様に信号の周波数成分に着目して言えば、立ち下
がり信号の高域成分を減少させることになり、前述した
突き抜け電圧の絶対値を減少させることができることに
なる。つまり、液晶表示装置のフリッカをなくすことが
できるということである。この実施例４を実現する液晶
表示装置とその動作について、以下に具体的に説明す
る。図１５は、本実施例４の一例を示した等価回路図で
ある。ゲート線駆動回路２６１は、シフトレジスタ２６
８と、遅延回路２６３と、２入力ＥＸＯＲゲート２６４
と、２入力ＮＡＮＤゲート２６５と、Ｎ型薄膜トランジ
スタ２６６と、Ｐ型薄膜トランジスタ２６７と、電源線
２６９とから構成される。まず、遅延回路２６３をシフ
トレジスタ２６８の信号出力端子に接続し、この遅延回
路２６３の入力端子と出力端子とをＥＸＯＲゲート２６
４の２つの入力端子にそれぞれ接続する。また一方で、
遅延回路２６３の出力端子は、ゲート線２７０との間に
Ｎ型薄膜トランジスタ２６６を介することで導通状態を
制御すべく、Ｎ型薄膜トランジスタの片方のドレイン電
極と接続される。また、ＥＸＯＲゲート２６４の出力端
子と、次段のＥＸＯＲゲート２６４’の出力端子とをＮ
ＡＮＤゲート２６５の２つの入力端子にそれぞれ接続す
る。さらに、このＮＡＮＤゲート２６５の出力端子を先
ほどのＮ型薄膜トランジスタ２６６のゲート電極と接続
し、ＮＡＮＤゲート２６５の出力によってゲート線２７
０と遅延回路２６３との間の導通状態を制御する。ま
た、このＮＡＮＤゲート２６５の出力端子は、電源線２
６９とゲート線２７０との間の導通状態を制御するよう
に設けたＰ型薄膜トランジスタ２６７のゲート電極とも
接続されている。これをゲート線駆動回路の各段につい
て繰り返すと図１５のゲート線駆動回路２６１を得る。
圧の時系列変化について整理してみよう。まず、前記ゲ
ート線が選択状態にされ電圧Ｖddに印加される。次に、
選択期間が終わると同時に前記待ち期間となって電圧Ｖ
rrに印加される。最後に待ち期間が終わると同時に前記
ゲート線は非選択状態にされ電圧Ｖssに印加される。こ
うしてみると、従来の駆動方法と違うのは選択期間が終
了したときに即座に電圧Ｖssになるのではなく、電圧Ｖ
ddより低く電圧Ｖssより高い電圧Ｖrrに一度落ちついた
後でＶssとなる、という点である。こうした駆動を行う
ことによってゲート線を選択状態から非選択状態にする
際にゲート線駆動回路から前記ゲート線に印加される立
ち下がり信号を緩やかにすることができる。前述の実施
例と同様に信号の周波数成分に着目して言えば、立ち下
がり信号の高域成分を減少させることになり、前述した
突き抜け電圧の絶対値を減少させることができることに
なる。つまり、液晶表示装置のフリッカをなくすことが
できるということである。この実施例４を実現する液晶
表示装置とその動作について、以下に具体的に説明す
る。図１５は、本実施例４の一例を示した等価回路図で
ある。ゲート線駆動回路２６１は、シフトレジスタ２６
８と、遅延回路２６３と、２入力ＥＸＯＲゲート２６４
と、２入力ＮＡＮＤゲート２６５と、Ｎ型薄膜トランジ
スタ２６６と、Ｐ型薄膜トランジスタ２６７と、電源線
２６９とから構成される。まず、遅延回路２６３をシフ
トレジスタ２６８の信号出力端子に接続し、この遅延回
路２６３の入力端子と出力端子とをＥＸＯＲゲート２６
４の２つの入力端子にそれぞれ接続する。また一方で、
遅延回路２６３の出力端子は、ゲート線２７０との間に
Ｎ型薄膜トランジスタ２６６を介することで導通状態を
制御すべく、Ｎ型薄膜トランジスタの片方のドレイン電
極と接続される。また、ＥＸＯＲゲート２６４の出力端
子と、次段のＥＸＯＲゲート２６４’の出力端子とをＮ
ＡＮＤゲート２６５の２つの入力端子にそれぞれ接続す
る。さらに、このＮＡＮＤゲート２６５の出力端子を先
ほどのＮ型薄膜トランジスタ２６６のゲート電極と接続
し、ＮＡＮＤゲート２６５の出力によってゲート線２７
０と遅延回路２６３との間の導通状態を制御する。ま
た、このＮＡＮＤゲート２６５の出力端子は、電源線２
６９とゲート線２７０との間の導通状態を制御するよう
に設けたＰ型薄膜トランジスタ２６７のゲート電極とも
接続されている。これをゲート線駆動回路の各段につい
て繰り返すと図１５のゲート線駆動回路２６１を得る。
【００６６】では次に図１５と、図１６に示すタイムチ
ャートと併せ用いて、このゲート線駆動回路の動作につ
いて簡単に説明する。図１５の黒丸で示す点Ｐ41〜Ｐ48
での電圧の時系列変化を示したのが図１６のタイムチャ
ートである。ここでは、Ｐ41、Ｐ42での電圧波形から分
かるようにシフトレジスタが各段に出力する選択信号は
各段毎に時系列的に分離されているものとする。
ャートと併せ用いて、このゲート線駆動回路の動作につ
いて簡単に説明する。図１５の黒丸で示す点Ｐ41〜Ｐ48
での電圧の時系列変化を示したのが図１６のタイムチャ
ートである。ここでは、Ｐ41、Ｐ42での電圧波形から分
かるようにシフトレジスタが各段に出力する選択信号は
各段毎に時系列的に分離されているものとする。
【００６７】順を追って説明すると、まず初期状態にお
いてはシフトレジスタ２６８からの出力はローレベルで
あり、遅延回路２６３の前後（Ｐ41、Ｐ43）で等電位を
保っているのでＥＸＯＲゲート２６４からの出力
（Ｐ45）もローレベルとなっている。同様に、次段のＥ
ＸＯＲゲート２６４’からの出力（Ｐ46）もローレベル
となっている。このため、この２つのＥＸＯＲゲートか
らの出力を入力するＮＡＮＤゲート２６５の出力はハイ
レベルとなっており、Ｐ型薄膜トランジスタ２６７を絶
縁状態にし、Ｎ型薄膜トランジスタ２６６を導通状態に
して、遅延回路２６３からのローレベルの出力（Ｐ43）
をゲート線２７０（Ｐ48）に印加していることになる。
いてはシフトレジスタ２６８からの出力はローレベルで
あり、遅延回路２６３の前後（Ｐ41、Ｐ43）で等電位を
保っているのでＥＸＯＲゲート２６４からの出力
（Ｐ45）もローレベルとなっている。同様に、次段のＥ
ＸＯＲゲート２６４’からの出力（Ｐ46）もローレベル
となっている。このため、この２つのＥＸＯＲゲートか
らの出力を入力するＮＡＮＤゲート２６５の出力はハイ
レベルとなっており、Ｐ型薄膜トランジスタ２６７を絶
縁状態にし、Ｎ型薄膜トランジスタ２６６を導通状態に
して、遅延回路２６３からのローレベルの出力（Ｐ43）
をゲート線２７０（Ｐ48）に印加していることになる。
【００６８】この均衡を破って、シフトレジスタ２６８
から選択パルスが点Ｐ41に出力されたとしよう。まず、
遅延回路２６３の入力端子（Ｐ41）はハイレベルになる
が、遅延回路に２６３による信号の遅延のため、その出
力端子（Ｐ43）はまだローレベルのままである。よっ
て、その遅延回路２６３の入出力信号を入力信号とする
ＥＸＯＲゲート２６４はハイレベルの信号（Ｐ45）を出
力する。このとき、次段のＥＸＯＲゲートはその２つの
入力端子に何ら変化がないのでローレベルの信号
（Ｐ46）を出力し続けている。それ故、その２つのＥＸ
ＯＲゲートの出力信号を入力信号とするＮＡＮＤゲート
２６５はハイレベルの信号を出力し続けており、Ｎ型薄
膜トランジスタ２６６を導通状態にし続け、遅延回路２
６３からの出力（Ｐ43）をゲート線（Ｐ48）に通し続け
る。この後、遅延回路２６３の遅延時間によって決定さ
れる待ち期間が終了した後も、遅延回路２６３の入出力
端子の電位が等電位となりＥＸＯＲゲートの出力
（Ｐ45）が再びローレベルの信号を出力するのを除け
ば、遅延回路２６３からの出力信号（Ｐ43）をゲート線
２７０に印加し続けることに何ら変わりはなく、ゲート
線２７０はハイレベルの電圧に印加され、画素群２６２
のうち、それに接続された画素群を導通状態にする。
から選択パルスが点Ｐ41に出力されたとしよう。まず、
遅延回路２６３の入力端子（Ｐ41）はハイレベルになる
が、遅延回路に２６３による信号の遅延のため、その出
力端子（Ｐ43）はまだローレベルのままである。よっ
て、その遅延回路２６３の入出力信号を入力信号とする
ＥＸＯＲゲート２６４はハイレベルの信号（Ｐ45）を出
力する。このとき、次段のＥＸＯＲゲートはその２つの
入力端子に何ら変化がないのでローレベルの信号
（Ｐ46）を出力し続けている。それ故、その２つのＥＸ
ＯＲゲートの出力信号を入力信号とするＮＡＮＤゲート
２６５はハイレベルの信号を出力し続けており、Ｎ型薄
膜トランジスタ２６６を導通状態にし続け、遅延回路２
６３からの出力（Ｐ43）をゲート線（Ｐ48）に通し続け
る。この後、遅延回路２６３の遅延時間によって決定さ
れる待ち期間が終了した後も、遅延回路２６３の入出力
端子の電位が等電位となりＥＸＯＲゲートの出力
（Ｐ45）が再びローレベルの信号を出力するのを除け
ば、遅延回路２６３からの出力信号（Ｐ43）をゲート線
２７０に印加し続けることに何ら変わりはなく、ゲート
線２７０はハイレベルの電圧に印加され、画素群２６２
のうち、それに接続された画素群を導通状態にする。
【００６９】この後、前記画素群に映像信号の書き込み
を行った後、シフトレジスタ２６８からゲート線２７１
の選択期間を終了するローレベルの信号（Ｐ41）が出力
される。このとき同時に、シフトレジスタ２６８の次段
の出力（Ｐ42）は次段のゲート線を選択するためハイレ
ベルとなる。この瞬間、遅延回路２６３の待ち期間に入
るため、ＥＸＯＲゲート２６４と次段のＥＸＯＲゲート
２６４’は両方ともハイレベルを出力する（Ｐ45、
Ｐ46）。これを受けて、入力信号が両方ともハイレベル
となったＮＡＮＤゲート２６５はローレベルの信号を出
力（Ｐ47）し、いままでゲート線２７０と遅延回路２６
３との間を導通状態に保っていたＮ型薄膜トランジスタ
２６６を絶縁状態にする。さらにそれとは逆に、いまま
で絶縁状態であったＰ型薄膜トランジスタ２６７を導通
状態にし、遅延回路２６３の待ち期間の間、電源線２６
９に印加された電位をゲート線２７０に印加することに
なる（Ｐ48）。この待ち期間が終了して遅延回路２６３
の入出力信号が等電位になるのとほぼ同時に、前記２つ
のＥＸＯＲゲート２６４、２６４’の出力（Ｐ45、
Ｐ46）は再び両方ともローレベルとなり、それらを入力
信号とするＮＡＮＤゲート２６５の出力（Ｐ47）は再び
ハイレベルに戻る。ということは、これは再び初期状態
に戻ったのと同じことで、ゲート線２７０には遅延回路
２６３からのローレベルの信号が印加されることにな
る。即ち、遅延回路２６３の待ち期間の終了と同時に再
び初期状態に戻ることになる。一方、次段のゲート線は
というと、遅延回路の待ち期間の終了と同時にハイレベ
ルの信号が印加されており、ゲート線の選択が繰り返さ
れていることがわかる。これをさらにゲート線駆動回路
の前段で繰り返すことによって、本実施例４のゲート線
駆動回路を動作させることができる。
を行った後、シフトレジスタ２６８からゲート線２７１
の選択期間を終了するローレベルの信号（Ｐ41）が出力
される。このとき同時に、シフトレジスタ２６８の次段
の出力（Ｐ42）は次段のゲート線を選択するためハイレ
ベルとなる。この瞬間、遅延回路２６３の待ち期間に入
るため、ＥＸＯＲゲート２６４と次段のＥＸＯＲゲート
２６４’は両方ともハイレベルを出力する（Ｐ45、
Ｐ46）。これを受けて、入力信号が両方ともハイレベル
となったＮＡＮＤゲート２６５はローレベルの信号を出
力（Ｐ47）し、いままでゲート線２７０と遅延回路２６
３との間を導通状態に保っていたＮ型薄膜トランジスタ
２６６を絶縁状態にする。さらにそれとは逆に、いまま
で絶縁状態であったＰ型薄膜トランジスタ２６７を導通
状態にし、遅延回路２６３の待ち期間の間、電源線２６
９に印加された電位をゲート線２７０に印加することに
なる（Ｐ48）。この待ち期間が終了して遅延回路２６３
の入出力信号が等電位になるのとほぼ同時に、前記２つ
のＥＸＯＲゲート２６４、２６４’の出力（Ｐ45、
Ｐ46）は再び両方ともローレベルとなり、それらを入力
信号とするＮＡＮＤゲート２６５の出力（Ｐ47）は再び
ハイレベルに戻る。ということは、これは再び初期状態
に戻ったのと同じことで、ゲート線２７０には遅延回路
２６３からのローレベルの信号が印加されることにな
る。即ち、遅延回路２６３の待ち期間の終了と同時に再
び初期状態に戻ることになる。一方、次段のゲート線は
というと、遅延回路の待ち期間の終了と同時にハイレベ
ルの信号が印加されており、ゲート線の選択が繰り返さ
れていることがわかる。これをさらにゲート線駆動回路
の前段で繰り返すことによって、本実施例４のゲート線
駆動回路を動作させることができる。
【００７０】さてここで、図１５の等価回路図と図１４
のブロック図との対応関係について考えてみよう。図１
４のブロック図には３本の電源線２５２、２５３、２５
４があるが、図１５の等価回路図には１本の電源線２６
９しか見あたらないことにまず気が付くであろう。ここ
ではまず電源線２５１が電源線２６９に相当しているこ
とは明白だが他の２本の電源線はなくなったわけではな
い。図１５では省略したシフトレジスタ２６８やＮＡＮ
Ｄゲート、ＥＸＯＲゲート等々を駆動する正負２つの電
圧源が存在していることは、先ほどから述べているハイ
レベル、ローレベルに相当する電圧の存在からおのずと
明かであろう。つまり、前記ハイレベルに相当する電圧
を出力する正の電圧源と電源線が、図１４でいう電圧源
２５２と電源線２４９であり、これに対して前記ローレ
ベルに相当するの電圧を出力する負の電圧源が、図１４
でいう電圧源２５３と電源線２５０に対応しているので
ある。
のブロック図との対応関係について考えてみよう。図１
４のブロック図には３本の電源線２５２、２５３、２５
４があるが、図１５の等価回路図には１本の電源線２６
９しか見あたらないことにまず気が付くであろう。ここ
ではまず電源線２５１が電源線２６９に相当しているこ
とは明白だが他の２本の電源線はなくなったわけではな
い。図１５では省略したシフトレジスタ２６８やＮＡＮ
Ｄゲート、ＥＸＯＲゲート等々を駆動する正負２つの電
圧源が存在していることは、先ほどから述べているハイ
レベル、ローレベルに相当する電圧の存在からおのずと
明かであろう。つまり、前記ハイレベルに相当する電圧
を出力する正の電圧源と電源線が、図１４でいう電圧源
２５２と電源線２４９であり、これに対して前記ローレ
ベルに相当するの電圧を出力する負の電圧源が、図１４
でいう電圧源２５３と電源線２５０に対応しているので
ある。
【００７１】以上、実施例４では、ゲート線駆動回路２
４１の内部に本実施例４の回路が組み込まれているもの
としたが、同様の構成を有する回路であれば例えば画素
群２４３の直前などに設けても構わない。また、遅延回
路についてだが、例えばインバータを複数段接続して入
力と出力に遅延を生じさせるような遅延回路でも構わな
いし、容量に蓄えられた電荷の放出時間を利用するよう
な遅延回路など、一定の遅延時間を確保できるものであ
るならばどのような遅延回路でも構わない。さらには、
新たに外部から遅延回路にその遅延時間を制御する信号
を送出する配線を設けても構わない。
４１の内部に本実施例４の回路が組み込まれているもの
としたが、同様の構成を有する回路であれば例えば画素
群２４３の直前などに設けても構わない。また、遅延回
路についてだが、例えばインバータを複数段接続して入
力と出力に遅延を生じさせるような遅延回路でも構わな
いし、容量に蓄えられた電荷の放出時間を利用するよう
な遅延回路など、一定の遅延時間を確保できるものであ
るならばどのような遅延回路でも構わない。さらには、
新たに外部から遅延回路にその遅延時間を制御する信号
を送出する配線を設けても構わない。
【００７２】
【発明の効果】上記手段を講じたアクティブマトリクス
方式の液晶表示装置においては、表示画面のフリッカ、
焼き付きをなくした非常に高品位の画像を得ることがで
きる。このことにより、フリッカに係わる表示不良品を
確実になくすことができるため、液晶表示装置の歩留ま
りを実質的に向上させることができ、製造コストの低減
が可能になる。また、液晶セルに印加される直流成分を
設計上の対策から最小限にできるため、液晶の焼き付き
を最小限にすることが可能になり、時系列変化が少なく
信頼性の高い液晶表示装置を提供することができる。
方式の液晶表示装置においては、表示画面のフリッカ、
焼き付きをなくした非常に高品位の画像を得ることがで
きる。このことにより、フリッカに係わる表示不良品を
確実になくすことができるため、液晶表示装置の歩留ま
りを実質的に向上させることができ、製造コストの低減
が可能になる。また、液晶セルに印加される直流成分を
設計上の対策から最小限にできるため、液晶の焼き付き
を最小限にすることが可能になり、時系列変化が少なく
信頼性の高い液晶表示装置を提供することができる。
【図１】 従来の液晶表示装置の構成を説明する図であ
る。
る。
【図２】 従来の液晶表示装置を説明する等価回路図で
ある。
ある。
【図３】 従来の液晶表示装置の駆動方法の一例を説明
する図。
する図。
【図４】 従来の液晶表示装置を、一本のゲート線につ
いて等価的に抜き出して説明する図である。
いて等価的に抜き出して説明する図である。
【図５】 従来の液晶表示装置の液晶に印加される電圧
の過渡応答を説明する図である。
の過渡応答を説明する図である。
【図６】 本発明の実施例１の一例を説明する図であ
る。
る。
【図７】 図６の本発明の実施例１をより単純化した等
価回路にして説明する図である。
価回路にして説明する図である。
【図８】 本発明の実施例１の成立条件を説明する図で
ある。図８（ａ）は従来の各周波数フィルタの周波数特
性の関係を表す図である。図８（ｂ）は実施例１での各
周波数フィルタの周波数特性の関係を表す図である。図
８（ｃ）は図８（ａ）の条件が成り立つときの各周波数
フィルタ通過後の点Ｐ1，点Ｐ2での周波数特性の関係を
表す図である。図８（ｄ）は図８（ｂ）の条件が成り立
つときの各周波数フィルタ通過後の点Ｐ1，点Ｐ2での周
波数特性の関係を表す図である。図８（ｅ）は図８
（ａ）の条件が成り立つときの各周波数フィルタ通過後
の点Ｐ1，点Ｐ2での電圧波形を表す図である。図８
（ｆ）は図８（ｂ）の条件が成り立つときの各周波数フ
ィルタ通過後の点Ｐ1，点Ｐ2での電圧波形を表す図であ
る。
ある。図８（ａ）は従来の各周波数フィルタの周波数特
性の関係を表す図である。図８（ｂ）は実施例１での各
周波数フィルタの周波数特性の関係を表す図である。図
８（ｃ）は図８（ａ）の条件が成り立つときの各周波数
フィルタ通過後の点Ｐ1，点Ｐ2での周波数特性の関係を
表す図である。図８（ｄ）は図８（ｂ）の条件が成り立
つときの各周波数フィルタ通過後の点Ｐ1，点Ｐ2での周
波数特性の関係を表す図である。図８（ｅ）は図８
（ａ）の条件が成り立つときの各周波数フィルタ通過後
の点Ｐ1，点Ｐ2での電圧波形を表す図である。図８
（ｆ）は図８（ｂ）の条件が成り立つときの各周波数フ
ィルタ通過後の点Ｐ1，点Ｐ2での電圧波形を表す図であ
る。
【図９】 本発明の実施例２の一例を説明する図であ
る。
る。
【図１０】 図９の本発明の実施例２をより単純化した
等価回路にして説明する図である。
等価回路にして説明する図である。
【図１１】 本発明の実施例２の具体例を説明する図で
ある。図１１（ａ）は抵抗と容量とからなる低域通過フ
ィルタを用いた具体例を説明する図である。図１１
（ｂ）は薄膜トランジスタからなる低域通過フィルタを
用いた具体例を説明する図である。図１１（ｃ）はオペ
アンプと容量、抵抗とからなる低域通過フィルタを用い
た具体例を説明する図である。
ある。図１１（ａ）は抵抗と容量とからなる低域通過フ
ィルタを用いた具体例を説明する図である。図１１
（ｂ）は薄膜トランジスタからなる低域通過フィルタを
用いた具体例を説明する図である。図１１（ｃ）はオペ
アンプと容量、抵抗とからなる低域通過フィルタを用い
た具体例を説明する図である。
【図１２】 本発明の実施例３の一例を説明する図であ
る。
る。
【図１３】 図１２の実施例３の駆動方法の一例を説明
する図である。
する図である。
【図１４】 本発明の実施例４の一例を説明する図であ
る。
る。
【図１５】 本発明の実施例４の一例を説明する図であ
る。
る。
【図１６】 本発明の実施例４の駆動方法の一例を説明
する図である。
する図である。
２０１ ・・・ ソース線駆動回路
２０２ ・・・ ゲート線駆動回路
２０３ ・・・ 画素マトリクス
２０４ ・・・ 透明な絶縁基板
２０５ ・・・ 薄膜トランジスタ
２０６ ・・・ 液晶セル
Ｘ1，Ｘ2，Ｘ3 ・・・ ソース線
Ｙ1，Ｙ2，Ｙ3 ・・・ ゲート線
３０１ ・・・ ソース線駆動回路
３０２ ・・・ ゲート線駆動回路
３０３ ・・・ 画素マトリクス
３０４ ・・・ Ｘ側シフトレジスタ
３０５ ・・・ Ｘ側バッファ
３０６ ・・・ ビデオ信号線
３０７，３０７’ ・・・ アナログスイッチ
３０８，３０８’ ・・・ ソース線
３０９ ・・・ Ｙ側シフトレジスタ
３１０ ・・・ Ｙ側バッファ
３１１，３１１’ ・・・ ゲート線
３１２，３１２’ ・・・ 薄膜トランジスタ
３１３，３１３’ ・・・ 液晶セル
３３１ ・・・ クロックＣＬＸで規定されるクロック
ドインバータ ３３２ ・・・ クロックＣＬＸ＊で規定されるクロッ
クドインバータ ３３３ ・・・ インバータ ３３４ ・・・ Ｘ側シフトレジスタの基本セル ３３５ ・・・ クロックＣＬＹで規定されるクロック
ドインバータ ３３６ ・・・ クロックＣＬＹ＊で規定されるクロッ
クドインバータ ３３７ ・・・ インバータ ３３８ ・・・ ＮＯＲ論理ゲート ３３９ ・・・ Ｙ側シフトレジスタの基本セル ３４１ ・・・ Ｘ側シフトレジスタのスタートパルス
入力端子 ３４２ ・・・ Ｙ側シフトレジスタのスタートパルス
入力端子 ３４４ ・・・ ビデオ信号入力端子 ＣＬＸ，ＣＬＸ＊ ・・・ クロックＣＬＸおよびクロ
ックＣＬＸ＊ ＣＬＹ，ＣＬＹ＊ ・・・ クロックＣＬＹおよびクロ
ックＣＬＹ＊ Ｐ1，Ｐ2 ・・・ 図２の等価回路の点Ｐ1および点Ｐ2
Ｑ1，Ｑ2 ・・・ 図２の等価回路の点Ｑ1および点Ｑ2 Ｒ1，Ｒ2 ・・・
図２の等価回路の点Ｒ 1および点Ｒ2 Ｖ1 ・・・
図２の等価回路の点Ｖ1 ４０１ ・・・ 図２の点Ｐ１での電圧波形 ４０２ ・・・ 図２の点Ｐ２での電圧波形 ４０３ ・・・ 図２の点Ｑ１での電圧波形 ４０４ ・・・ 図２の点Ｑ２での電圧波形 ４０５ ・・・ 図２の点Ｖ１での電圧波形 ４０６ ・・・ 図２の点Ｒ１での電圧波形 ４０７ ・・・ 図２の点Ｒ２での電圧波形 ４０８ ・・・ ビデオ中心 ４１１ ・・・ 図２のクロックＣＬＹの電圧波形 ４１２ ・・・ 図２のクロックＣＬＸの電圧波形 ５０１，５０１’ ・・・ 画素トランジスタ ５０２ ・・・ ゲート選択パルス ５０３ ・・・ ゲート線 ５０４，５０４’ ・・・ 液晶セル ５０５，５０５’ ・・・ ゲート線５０３と液晶セル
５０４，５０４’との間の結合容量 ５０８ ・・・ 第１の低域通過フィルタ ５０９ ・・・ 第２の低域通過フィルタ ５１０ ・・・ 第１の遅延パルス ５１１ ・・・ 第２の遅延パルス Ｃ1，Ｃ2，Ｇ1，Ｇ2 ・・・ 図４の等価回路図の点Ｃ
1，Ｃ2，Ｇ1，Ｇ2 ６０１ ・・・ 時間軸 ６０２ ・・・ ゲート選択パルスの電圧 ６０３ ・・・ 液晶印加電圧 ６１１ ・・・ 理想的に遅延のないゲート選択パルス ６１２ ・・・ 図４の点Ｇ1におけるゲート選択パル
ス ６１３ ・・・ 図４の点Ｇ2におけるゲート選択パル
ス ６２１ ・・・ 理想的に遅延のないゲート選択パルス
が入力されたときの液晶印加電圧の波形 ６２２ ・・・ 図４の点Ｃ1における液晶印加電圧波
形 ６２３ ・・・ 図４の点Ｃ2における液晶印加電圧波
形 ７０１ ・・・ ゲート線駆動回路 ７０２ ・・・ ゲート線駆動回路７０１の最終インバ
ータ７０３を駆動するラッチ信号 ７０３ ・・・ ゲート線駆動回路７０１のゲート線７
０４を直接駆動する最終インバータ ７０４ ・・・ ゲート線 ７０５ ・・・ ゲート線駆動回路７０１に最も近い画
素 ７０５’ ・・・ ゲート線駆動回路７０１から最も遠
い画素 ７０６，７０６’ ・・・ 画素トランジスタ ７０７ ・・・ 画素７０５と画素７０５’の間のゲー
ト線に分布定数状に寄生する容量と抵抗 Ｖdd ・・・ 正電源電圧 ＲN，ＲP ・・・ 最終インバータ７０３を構成するＮ
型，Ｐ型薄膜トランジスタの抵抗 ＩP，ＩN ・・・ 最終インバータ７０３を構成するＮ
型，Ｐ型薄膜トランジスタに流れる電流 ＧＮＤ ・・・ 接地電源 ８０１，８０２ ・・・ 低域通過フィルタ ８０３，８０３’ ・・・ 高域通過フィルタ ８０４ ・・・ ゲート線駆動回路の最終インバータの
出力信号 ９０１ ・・・ 周波数軸 ９０２ ・・・ 各周波数フィルタのゲインを表す軸 ９０３ ・・・ 点Ｐ1，点Ｐ2での信号のゲインを表す
軸 ９０４ ・・・時間軸 ９０５ ・・・ 点Ｐ1，点Ｐ2での電圧波形 ９０６ ・・・ 図７の低域通過フィルタ８０１の周波
数特性 ９０７ ・・・ 図７の低域通過フィルタ８０２の周波
数特性 ９０８ ・・・ 図７の高域通過フィルタ８０３，８０
３’の周波数特性 ９０９ ・・・ 点Ｐ1での周波数特性 ９１０ ・・・ 点Ｐ2での周波数特性 ９１１ ・・・ 点Ｐ1での電圧波形 ９１２ ・・・ 点Ｐ2での電圧波形 １２１ ・・・ ゲート線駆動回路 １２２ ・・・ ゲート線駆動回路１２２内のゲート線
１２５を直接駆動する最終インバータ １２３ ・・・ 新たに設ける低域通過フィルタ １２４，１２４’ ・・・ 第１の画素，第２の画素 １２５ ・・・ ゲート線 １４１，１４２ ・・・ 低域通過フィルタ １４３ ・・・ 低域通過フィルタ１４１と低域通過フ
ィルタ１４２とを合成し表した合成フィルタ １４４，１４４’ ・・・ 高域通過フィルタ １４５ ・・・ 低域通過フィルタ １４６ ・・・ 最終インバータの出力信号 １６１，１６２，１６３ ・・・ ゲート線駆動回路 １６４ ・・・ 容量と抵抗とから構成される低域通過
フィルタ １６５ ・・・ Ｐ型薄膜トランジスタから構成される
低域通過フィルタ １６６ ・・・ オペアンプと容量、抵抗とから構成さ
れる低域通過フィルタ １６７，１６８，１６９ ・・・ 画素マトリクス １８１ ・・・ ゲート線駆動回路 １８２ ・・・ 最終インバータの出力信号 １８３ ・・・ ゲート線 １８４ ・・・ 画素マトリクス １８５ ・・・ Ｎ型薄膜トランジスタを用いた抵抗変
調回路 １８６ ・・・ 抵抗変調信号源 １８７ ・・・ 信号線 Ｐ31，Ｐ32，Ｐ33，Ｐ34 ・・・ 点Ｐ31，Ｐ32，
Ｐ33，Ｐ34 ２２１ ・・・ 図１２の点Ｐ31での電圧
波形 ２２２ ・・・ 図１２の点Ｐ32での電圧波形 ２２３ ・・・ 図１２の点Ｐ33での電圧波形 ２２４ ・・・ 図１２の点Ｐ34での電圧波形 ２２５ ・・・ ゲート線選択期間 ２２６ ・・・ 映像信号入力期間 ２４１ ・・・ ゲート線駆動回路 ２４２ ・・・ シフトレジスタ ２４３ ・・・ 遅延回路 ２４４ ・・・ 論理演算回路 ２４５ ・・・ 電源線２４９とゲート線との間の導通
状態を制御するスイッチ ２４６ ・・・ 電源線２５０とゲート線との間の導通
状態を制御するスイッチ ２４７ ・・・ 電源線２５１とゲート線との間の導通
状態を制御するスイッチ ２４８ ・・・ 画素マトリクス ２４９ ・・・ 電圧Ｖddの電源線 ２５０ ・・・ 電圧Ｖssの電源線 ２５１ ・・・ 電圧Ｖrrの電源線 ２５２ ・・・ 電圧Ｖddの電圧源 ２５３ ・・・ 電圧Ｖssの電圧源 ２５４ ・・・ 電圧Ｖrrの電圧源 ２６１ ・・・ ゲート線駆動回路 ２６２ ・・・ 画素マトリクス ２６３ ・・・ 遅延回路 ２６４，２６４’ ・・・ ＥＸＯＲゲート ２６５ ・・・ ＮＡＮＤゲート ２６６ ・・・ Ｎ型薄膜トランジスタ ２６７ ・・・ Ｐ型薄膜トランジスタ ２６８ ・・・ シフトレジスタ ２６９ ・・・ 電源線 ２７０ ・・・ ゲート線 Ｐ41，Ｐ42，Ｐ43，Ｐ44，Ｐ45，Ｐ46，Ｐ47，Ｐ48 ・
・・ 等価回路の各点、点Ｐ41，点Ｐ42，点Ｐ43，点Ｐ
44，点Ｐ45，点Ｐ46，点Ｐ47，点Ｐ48 ２８１・・・
図１５の点Ｐ41での電圧波形 ２８２ ・・・ 図１５の点Ｐ42での電圧波形 ２８３ ・・・ 図１５の点Ｐ43での電圧波形 ２８４ ・・・ 図１５の点Ｐ44での電圧波形 ２８５ ・・・ 図１５の点Ｐ45での電圧波形 ２８６ ・・・ 図１５の点Ｐ46での電圧波形 ２８７ ・・・ 図１５の点Ｐ47での電圧波形
ドインバータ ３３２ ・・・ クロックＣＬＸ＊で規定されるクロッ
クドインバータ ３３３ ・・・ インバータ ３３４ ・・・ Ｘ側シフトレジスタの基本セル ３３５ ・・・ クロックＣＬＹで規定されるクロック
ドインバータ ３３６ ・・・ クロックＣＬＹ＊で規定されるクロッ
クドインバータ ３３７ ・・・ インバータ ３３８ ・・・ ＮＯＲ論理ゲート ３３９ ・・・ Ｙ側シフトレジスタの基本セル ３４１ ・・・ Ｘ側シフトレジスタのスタートパルス
入力端子 ３４２ ・・・ Ｙ側シフトレジスタのスタートパルス
入力端子 ３４４ ・・・ ビデオ信号入力端子 ＣＬＸ，ＣＬＸ＊ ・・・ クロックＣＬＸおよびクロ
ックＣＬＸ＊ ＣＬＹ，ＣＬＹ＊ ・・・ クロックＣＬＹおよびクロ
ックＣＬＹ＊ Ｐ1，Ｐ2 ・・・ 図２の等価回路の点Ｐ1および点Ｐ2
Ｑ1，Ｑ2 ・・・ 図２の等価回路の点Ｑ1および点Ｑ2 Ｒ1，Ｒ2 ・・・
図２の等価回路の点Ｒ 1および点Ｒ2 Ｖ1 ・・・
図２の等価回路の点Ｖ1 ４０１ ・・・ 図２の点Ｐ１での電圧波形 ４０２ ・・・ 図２の点Ｐ２での電圧波形 ４０３ ・・・ 図２の点Ｑ１での電圧波形 ４０４ ・・・ 図２の点Ｑ２での電圧波形 ４０５ ・・・ 図２の点Ｖ１での電圧波形 ４０６ ・・・ 図２の点Ｒ１での電圧波形 ４０７ ・・・ 図２の点Ｒ２での電圧波形 ４０８ ・・・ ビデオ中心 ４１１ ・・・ 図２のクロックＣＬＹの電圧波形 ４１２ ・・・ 図２のクロックＣＬＸの電圧波形 ５０１，５０１’ ・・・ 画素トランジスタ ５０２ ・・・ ゲート選択パルス ５０３ ・・・ ゲート線 ５０４，５０４’ ・・・ 液晶セル ５０５，５０５’ ・・・ ゲート線５０３と液晶セル
５０４，５０４’との間の結合容量 ５０８ ・・・ 第１の低域通過フィルタ ５０９ ・・・ 第２の低域通過フィルタ ５１０ ・・・ 第１の遅延パルス ５１１ ・・・ 第２の遅延パルス Ｃ1，Ｃ2，Ｇ1，Ｇ2 ・・・ 図４の等価回路図の点Ｃ
1，Ｃ2，Ｇ1，Ｇ2 ６０１ ・・・ 時間軸 ６０２ ・・・ ゲート選択パルスの電圧 ６０３ ・・・ 液晶印加電圧 ６１１ ・・・ 理想的に遅延のないゲート選択パルス ６１２ ・・・ 図４の点Ｇ1におけるゲート選択パル
ス ６１３ ・・・ 図４の点Ｇ2におけるゲート選択パル
ス ６２１ ・・・ 理想的に遅延のないゲート選択パルス
が入力されたときの液晶印加電圧の波形 ６２２ ・・・ 図４の点Ｃ1における液晶印加電圧波
形 ６２３ ・・・ 図４の点Ｃ2における液晶印加電圧波
形 ７０１ ・・・ ゲート線駆動回路 ７０２ ・・・ ゲート線駆動回路７０１の最終インバ
ータ７０３を駆動するラッチ信号 ７０３ ・・・ ゲート線駆動回路７０１のゲート線７
０４を直接駆動する最終インバータ ７０４ ・・・ ゲート線 ７０５ ・・・ ゲート線駆動回路７０１に最も近い画
素 ７０５’ ・・・ ゲート線駆動回路７０１から最も遠
い画素 ７０６，７０６’ ・・・ 画素トランジスタ ７０７ ・・・ 画素７０５と画素７０５’の間のゲー
ト線に分布定数状に寄生する容量と抵抗 Ｖdd ・・・ 正電源電圧 ＲN，ＲP ・・・ 最終インバータ７０３を構成するＮ
型，Ｐ型薄膜トランジスタの抵抗 ＩP，ＩN ・・・ 最終インバータ７０３を構成するＮ
型，Ｐ型薄膜トランジスタに流れる電流 ＧＮＤ ・・・ 接地電源 ８０１，８０２ ・・・ 低域通過フィルタ ８０３，８０３’ ・・・ 高域通過フィルタ ８０４ ・・・ ゲート線駆動回路の最終インバータの
出力信号 ９０１ ・・・ 周波数軸 ９０２ ・・・ 各周波数フィルタのゲインを表す軸 ９０３ ・・・ 点Ｐ1，点Ｐ2での信号のゲインを表す
軸 ９０４ ・・・時間軸 ９０５ ・・・ 点Ｐ1，点Ｐ2での電圧波形 ９０６ ・・・ 図７の低域通過フィルタ８０１の周波
数特性 ９０７ ・・・ 図７の低域通過フィルタ８０２の周波
数特性 ９０８ ・・・ 図７の高域通過フィルタ８０３，８０
３’の周波数特性 ９０９ ・・・ 点Ｐ1での周波数特性 ９１０ ・・・ 点Ｐ2での周波数特性 ９１１ ・・・ 点Ｐ1での電圧波形 ９１２ ・・・ 点Ｐ2での電圧波形 １２１ ・・・ ゲート線駆動回路 １２２ ・・・ ゲート線駆動回路１２２内のゲート線
１２５を直接駆動する最終インバータ １２３ ・・・ 新たに設ける低域通過フィルタ １２４，１２４’ ・・・ 第１の画素，第２の画素 １２５ ・・・ ゲート線 １４１，１４２ ・・・ 低域通過フィルタ １４３ ・・・ 低域通過フィルタ１４１と低域通過フ
ィルタ１４２とを合成し表した合成フィルタ １４４，１４４’ ・・・ 高域通過フィルタ １４５ ・・・ 低域通過フィルタ １４６ ・・・ 最終インバータの出力信号 １６１，１６２，１６３ ・・・ ゲート線駆動回路 １６４ ・・・ 容量と抵抗とから構成される低域通過
フィルタ １６５ ・・・ Ｐ型薄膜トランジスタから構成される
低域通過フィルタ １６６ ・・・ オペアンプと容量、抵抗とから構成さ
れる低域通過フィルタ １６７，１６８，１６９ ・・・ 画素マトリクス １８１ ・・・ ゲート線駆動回路 １８２ ・・・ 最終インバータの出力信号 １８３ ・・・ ゲート線 １８４ ・・・ 画素マトリクス １８５ ・・・ Ｎ型薄膜トランジスタを用いた抵抗変
調回路 １８６ ・・・ 抵抗変調信号源 １８７ ・・・ 信号線 Ｐ31，Ｐ32，Ｐ33，Ｐ34 ・・・ 点Ｐ31，Ｐ32，
Ｐ33，Ｐ34 ２２１ ・・・ 図１２の点Ｐ31での電圧
波形 ２２２ ・・・ 図１２の点Ｐ32での電圧波形 ２２３ ・・・ 図１２の点Ｐ33での電圧波形 ２２４ ・・・ 図１２の点Ｐ34での電圧波形 ２２５ ・・・ ゲート線選択期間 ２２６ ・・・ 映像信号入力期間 ２４１ ・・・ ゲート線駆動回路 ２４２ ・・・ シフトレジスタ ２４３ ・・・ 遅延回路 ２４４ ・・・ 論理演算回路 ２４５ ・・・ 電源線２４９とゲート線との間の導通
状態を制御するスイッチ ２４６ ・・・ 電源線２５０とゲート線との間の導通
状態を制御するスイッチ ２４７ ・・・ 電源線２５１とゲート線との間の導通
状態を制御するスイッチ ２４８ ・・・ 画素マトリクス ２４９ ・・・ 電圧Ｖddの電源線 ２５０ ・・・ 電圧Ｖssの電源線 ２５１ ・・・ 電圧Ｖrrの電源線 ２５２ ・・・ 電圧Ｖddの電圧源 ２５３ ・・・ 電圧Ｖssの電圧源 ２５４ ・・・ 電圧Ｖrrの電圧源 ２６１ ・・・ ゲート線駆動回路 ２６２ ・・・ 画素マトリクス ２６３ ・・・ 遅延回路 ２６４，２６４’ ・・・ ＥＸＯＲゲート ２６５ ・・・ ＮＡＮＤゲート ２６６ ・・・ Ｎ型薄膜トランジスタ ２６７ ・・・ Ｐ型薄膜トランジスタ ２６８ ・・・ シフトレジスタ ２６９ ・・・ 電源線 ２７０ ・・・ ゲート線 Ｐ41，Ｐ42，Ｐ43，Ｐ44，Ｐ45，Ｐ46，Ｐ47，Ｐ48 ・
・・ 等価回路の各点、点Ｐ41，点Ｐ42，点Ｐ43，点Ｐ
44，点Ｐ45，点Ｐ46，点Ｐ47，点Ｐ48 ２８１・・・
図１５の点Ｐ41での電圧波形 ２８２ ・・・ 図１５の点Ｐ42での電圧波形 ２８３ ・・・ 図１５の点Ｐ43での電圧波形 ２８４ ・・・ 図１５の点Ｐ44での電圧波形 ２８５ ・・・ 図１５の点Ｐ45での電圧波形 ２８６ ・・・ 図１５の点Ｐ46での電圧波形 ２８７ ・・・ 図１５の点Ｐ47での電圧波形
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年７月１０日（２００２．７．１
０）
０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】
【課題を解決するための手段】本発明の液晶装置は、複
数のゲート線およびソース線を有するアクティブマトリ
クス型の液晶装置であって、ゲート線を駆動するインバ
ータが、前記ゲート線を選択状態とするときの前記イン
バータの第１の電圧源と前記ゲート線との間に流れる電
流に対して、前記ゲート線を非選択状態とするときの前
記インバータの第２の電圧源と前記ゲート線との間に流
れる電流を少なくするように、構成されることを特徴と
する。上記の液晶装置において、前記インバータを第１
の低域通過フィルタとして等価的に表わした時の遮断周
波数ｆL1と、前記ゲート線駆動回路から最も近い画素と
最も遠い画素との間のゲート線に分布定数状に存在する
寄生容量および寄生抵抗を第２の低域通過フィルタとし
て等価的に表わした時の遮断周波数ｆL2と、前記画素を
第１の高域通過フィルタとして等価的に表わした時の遮
断周波数ｆHと、の間にｆH＜ｆL2＜ｆL1なる関係が成り
立たないようにすることが好ましい。上記の液晶装置に
おいて、前記インバータを第１の低域通過フィルタとし
て等価的に表わした時の遮断周波数ｆL1と、前記ゲート
線駆動回路から最も近い画素と最も遠い画素との間のゲ
ート線に分布定数状に存在する寄生容量および寄生抵抗
を第２の低域通過フィルタとして等価的に表わした時の
遮断周波数ｆL2と、前記画素を第１の高域通過フィルタ
として等価的に表わした時の遮断周波数ｆHと、の間に
ｆH＜ｆL1＜ｆL2なる関係、またはｆH＜ｆL1、かつｆL1
とｆL2とが略同一となる関係が成り立つようにするよう
にしても良い。上記の液晶装置において、前記ゲート線
を非選択状態にするときの第２の電圧源との間の抵抗を
Ｒとし、前記インバータに寄生する全容量をＣとすると
き、この抵抗Ｒを、Ｒ＜１／（２π×Ｃ×ｆL2）なる関
係が成り立たないようにするようにすることが好まし
い。上記の液晶装置において、前記ゲート線を非選択状
態にするときの第２の電圧源との間の抵抗をＲとし、前
記インバータに寄生する全容量をＣとするとき、この抵
抗Ｒを、Ｒ＞１／（２π×Ｃ×ｆL2）なる関係、または
Ｒと１／（２π×Ｃ×ｆL2）とが略同一となる関係が成
り立つようにしても良い。上記の液晶装置において、前
記インバータとして相補型インバータを用い、画素のス
イッチング素子としてＮ型トランジスタを用いる場合に
は、前記相補型インバータを構成するＰ型トランジスタ
の線形領域でのオン電流に対してＮ型トランジスタの線
形領域でのオン電流を小さくするように設計し、画素の
スイッチング素子としてＰ型トランジスタを用いる場合
には、前記相補型インバータを構成するＮ型トランジス
タの線形領域でのオン電流に対してＰ型トランジスタの
線形領域でのオン電流を小さくするよう、前記相補型イ
ンバータを設計することが好ましい。
数のゲート線およびソース線を有するアクティブマトリ
クス型の液晶装置であって、ゲート線を駆動するインバ
ータが、前記ゲート線を選択状態とするときの前記イン
バータの第１の電圧源と前記ゲート線との間に流れる電
流に対して、前記ゲート線を非選択状態とするときの前
記インバータの第２の電圧源と前記ゲート線との間に流
れる電流を少なくするように、構成されることを特徴と
する。上記の液晶装置において、前記インバータを第１
の低域通過フィルタとして等価的に表わした時の遮断周
波数ｆL1と、前記ゲート線駆動回路から最も近い画素と
最も遠い画素との間のゲート線に分布定数状に存在する
寄生容量および寄生抵抗を第２の低域通過フィルタとし
て等価的に表わした時の遮断周波数ｆL2と、前記画素を
第１の高域通過フィルタとして等価的に表わした時の遮
断周波数ｆHと、の間にｆH＜ｆL2＜ｆL1なる関係が成り
立たないようにすることが好ましい。上記の液晶装置に
おいて、前記インバータを第１の低域通過フィルタとし
て等価的に表わした時の遮断周波数ｆL1と、前記ゲート
線駆動回路から最も近い画素と最も遠い画素との間のゲ
ート線に分布定数状に存在する寄生容量および寄生抵抗
を第２の低域通過フィルタとして等価的に表わした時の
遮断周波数ｆL2と、前記画素を第１の高域通過フィルタ
として等価的に表わした時の遮断周波数ｆHと、の間に
ｆH＜ｆL1＜ｆL2なる関係、またはｆH＜ｆL1、かつｆL1
とｆL2とが略同一となる関係が成り立つようにするよう
にしても良い。上記の液晶装置において、前記ゲート線
を非選択状態にするときの第２の電圧源との間の抵抗を
Ｒとし、前記インバータに寄生する全容量をＣとすると
き、この抵抗Ｒを、Ｒ＜１／（２π×Ｃ×ｆL2）なる関
係が成り立たないようにするようにすることが好まし
い。上記の液晶装置において、前記ゲート線を非選択状
態にするときの第２の電圧源との間の抵抗をＲとし、前
記インバータに寄生する全容量をＣとするとき、この抵
抗Ｒを、Ｒ＞１／（２π×Ｃ×ｆL2）なる関係、または
Ｒと１／（２π×Ｃ×ｆL2）とが略同一となる関係が成
り立つようにしても良い。上記の液晶装置において、前
記インバータとして相補型インバータを用い、画素のス
イッチング素子としてＮ型トランジスタを用いる場合に
は、前記相補型インバータを構成するＰ型トランジスタ
の線形領域でのオン電流に対してＮ型トランジスタの線
形領域でのオン電流を小さくするように設計し、画素の
スイッチング素子としてＰ型トランジスタを用いる場合
には、前記相補型インバータを構成するＮ型トランジス
タの線形領域でのオン電流に対してＰ型トランジスタの
線形領域でのオン電流を小さくするよう、前記相補型イ
ンバータを設計することが好ましい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】また、本発明の液晶装置は、複数のゲート
線およびソース線を有するアクティブマトリクス型の液
晶装置であって、ゲート線駆動回路と前記ゲート線駆動
回路に最も近い画素との間に第１の低域通過フィルタを
設けることを特徴とする。上記の液晶装置において、前
記第１の低域通過フィルタの遮断周波数をｆL3と、前記
ゲート線駆動回路のゲート線を駆動するインバータを第
２の低域通過フィルタとして等価的に表わした時の遮断
周波数ｆL1と、前記ゲート線駆動回路に最も近い画素と
最も遠い画素との間のゲート線に分布定数状に存在する
寄生容量および寄生抵抗を第３の低域通過フィルタとし
て等価的に表わした時の遮断周波数ｆL2と、前記画素を
第２の高域通過フィルタとして等価的に表わした時の遮
断周波数ｆHと、の間にｆL1＞ｆL3またはｆL1とｆL3と
が略同一、かつｆL2＞ｆL3またはｆL2とｆL3とが略同
一、かつｆL1＞ｆL2の関係が成り立つようにすることが
好ましい。上記の液晶装置において、前記第１の低域通
過フィルタの遮断周波数をｆL3と、前記ゲート線駆動回
路のゲート線を駆動するインバータを第２の低域通過フ
ィルタとして等価的に表わした時の遮断周波数ｆL1と、
前記ゲート線駆動回路に最も近い画素と最も遠い画素と
の間のゲート線に分布定数状に存在する寄生容量および
寄生抵抗とを第３の低域通過フィルタとして等価的に表
わした時の遮断周波数ｆL2と、前記画素を第２の高域通
過フィルタとして等価的に表わした時の遮断周波数ｆH
と、の間にｆH＜ｆL3＜ｆL2＜ｆL1なる関係が成り立つ
ようにすることが好ましい。上記の液晶装置において、
前記第１の低域通過フィルタが、容量と抵抗とから構成
されるようにしても良い。上記の液晶装置において、前
記第１の低域通過フィルタが、常に導通状態にあるトラ
ンジスタと、前記トランジスタを導通状態に保持し続け
る電源線とにより構成されるようにしても良い。上記の
液晶装置において、画素のスイッチング素子としてＮ型
トランジスタを用いる場合には、前記常に導通状態にあ
るトランジスタとしてＰ型トランジスタを用いることが
好ましい。上記の液晶装置において、画素のスイッチン
グ素子としてＰ型トランジスタを用いる場合には、前記
常に導通状態にあるトランジスタとしてＮ型トランジス
タを用いることが好ましい。上記の液晶装置において、
前記第１の低域通過フィルタがアクティブフィルタによ
り構成されるようにしても良い。
線およびソース線を有するアクティブマトリクス型の液
晶装置であって、ゲート線駆動回路と前記ゲート線駆動
回路に最も近い画素との間に第１の低域通過フィルタを
設けることを特徴とする。上記の液晶装置において、前
記第１の低域通過フィルタの遮断周波数をｆL3と、前記
ゲート線駆動回路のゲート線を駆動するインバータを第
２の低域通過フィルタとして等価的に表わした時の遮断
周波数ｆL1と、前記ゲート線駆動回路に最も近い画素と
最も遠い画素との間のゲート線に分布定数状に存在する
寄生容量および寄生抵抗を第３の低域通過フィルタとし
て等価的に表わした時の遮断周波数ｆL2と、前記画素を
第２の高域通過フィルタとして等価的に表わした時の遮
断周波数ｆHと、の間にｆL1＞ｆL3またはｆL1とｆL3と
が略同一、かつｆL2＞ｆL3またはｆL2とｆL3とが略同
一、かつｆL1＞ｆL2の関係が成り立つようにすることが
好ましい。上記の液晶装置において、前記第１の低域通
過フィルタの遮断周波数をｆL3と、前記ゲート線駆動回
路のゲート線を駆動するインバータを第２の低域通過フ
ィルタとして等価的に表わした時の遮断周波数ｆL1と、
前記ゲート線駆動回路に最も近い画素と最も遠い画素と
の間のゲート線に分布定数状に存在する寄生容量および
寄生抵抗とを第３の低域通過フィルタとして等価的に表
わした時の遮断周波数ｆL2と、前記画素を第２の高域通
過フィルタとして等価的に表わした時の遮断周波数ｆH
と、の間にｆH＜ｆL3＜ｆL2＜ｆL1なる関係が成り立つ
ようにすることが好ましい。上記の液晶装置において、
前記第１の低域通過フィルタが、容量と抵抗とから構成
されるようにしても良い。上記の液晶装置において、前
記第１の低域通過フィルタが、常に導通状態にあるトラ
ンジスタと、前記トランジスタを導通状態に保持し続け
る電源線とにより構成されるようにしても良い。上記の
液晶装置において、画素のスイッチング素子としてＮ型
トランジスタを用いる場合には、前記常に導通状態にあ
るトランジスタとしてＰ型トランジスタを用いることが
好ましい。上記の液晶装置において、画素のスイッチン
グ素子としてＰ型トランジスタを用いる場合には、前記
常に導通状態にあるトランジスタとしてＮ型トランジス
タを用いることが好ましい。上記の液晶装置において、
前記第１の低域通過フィルタがアクティブフィルタによ
り構成されるようにしても良い。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６２２ Ｇ０９Ｇ 3/20 ６２２Ｃ
６２２Ｅ
６２２Ｇ
Ｆターム(参考） 2H092 GA59 JA24 NA01 PA06
2H093 NA16 NC22 NC34 ND10 ND12
ND34 ND35 ND53
5C006 AC22 AF42 AF50 BB16 BC03
BF03 BF07 BF26 BF27 BF33
BF34 BF49 FA23 FA34 GA02
5C080 AA10 BB05 DD06 DD18 FF11
JJ02 JJ03 JJ04
Claims (22)
- 【請求項１】 複数のゲート線およびソース線を有する
アクティブマトリクス型の液晶表示装置において、ゲー
ト線を駆動するインバータが、前記ゲート線を選択状態
にするとき前記インバータの第１の電圧源と前記ゲート
線との間に流れる電流に対して、前記ゲート線を非選択
状態にするとき前記インバータの第２の電圧源と前記ゲ
ート線との間に流れる電流を少なくするように、構成さ
れることを特徴とするアクティブマトリクス型の液晶表
示装置。 - 【請求項２】 前記インバータにおいて、遮断周波数ｆ
L1の第１の低域通過フィルタとして等価的に表される前
記インバータと、遮断周波数ｆL2の第２の低域通過フィ
ルタとして等価的に表される、前記ゲート線駆動回路に
最も近い画素と最も遠い画素との間のゲート線に分布定
数状に存在する寄生容量および寄生抵抗と、遮断周波数
ｆHの第１の高域通過フィルタとして等価的に表される
前記画素との間に、ｆH＜ｆL2＜＜ｆL1なる関係が成り
立たないようにすることを特徴とする前記請求項１記載
のアクティブマトリクス型の液晶表示装置。 - 【請求項３】 前記インバータにおいて、遮断周波数ｆ
L1の第１の低域通過フィルタとして等価的に表される前
記インバータと、遮断周波数ｆL2の第２の低域通過フィ
ルタとして等価的に表される、前記ゲート線駆動回路に
最も近い画素と最も遠い画素との間のゲート線に分布定
数状に存在する寄生容量および寄生抵抗と、遮断周波数
ｆHの第１の高域通過フィルタとして等価的に表される
前記画素との間に、ｆH＜ｆL1＜ｆL2なる関係、または
ｆH＜ｆL1≒ｆL2なる関係が成り立つようにすることを
特徴とする前記請求項１記載のアクティブマトリクス型
の液晶表示装置。 - 【請求項４】 前記ゲート線を非選択状態にするときの
第２の電圧源との間の抵抗をＲとし、前記インバータに
寄生する全容量をＣとするとき、この抵抗Ｒを、Ｒ＜＜
１／（２π×Ｃ×ｆL2）なる関係が成り立たないように
することを特徴とする前記請求項１または請求項２また
は請求項３記載のアクティブマトリクス型の液晶表示装
置。 - 【請求項５】 前記ゲート線を非選択状態にするときの
第２の電圧源との間の抵抗をＲとし、前記インバータに
寄生する全容量をＣとするとき、この抵抗Ｒを、Ｒ＞１
／（２π×Ｃ×ｆL2）なる関係、またはＲ≒１／（２π
×Ｃ×ｆL2）なる関係が成り立つようにすることを特徴
とする前記請求項１または請求項２または請求項３記載
のアクティブマトリクス型の液晶表示装置。 - 【請求項６】 前記インバータに相補型インバータを用
い、画素マトリクスのスイッチング素子にＮ型トランジ
スタを用いる場合には前記相補型インバータを構成する
Ｐ型トランジスタの線形領域でのオン電流に対してＮ型
トランジスタの線形領域でのオン電流を小さくするよう
設計し、画素マトリクスのスイッチング素子にＰ型トラ
ンジスタを用いる場合には前記相補型インバータを構成
するＮ型トランジスタの線形領域でのオン電流に対して
Ｐ型トランジスタの線形領域でのオン電流を小さくする
よう、前記相補型インバータを設計することを特徴とす
る前記請求項１または請求項２または請求項３または請
求項４または請求項５記載のアクティブマトリクス型の
液晶表示装置。 - 【請求項７】 複数のゲート線およびソース線を有する
アクティブマトリクス型の液晶表示装置において、ゲー
ト線駆動回路と前記ゲート線駆動回路に最も近い画素と
の間に第１の低域通過フィルタを設けることを特徴とす
るアクティブマトリクス型の液晶表示装置。 - 【請求項８】 前記第１の低域通過フィルタの遮断周波
数をｆL3とし、前記ゲート線駆動回路のゲート線を駆動
するインバータを等価的に遮断周波数ｆL1の第２の低域
通過フィルタとし、前記ゲート線駆動回路に最も近い画
素と最も遠い画素との間のゲート線に分布定数状に存在
する寄生容量および寄生抵抗とを等価的に遮断周波数ｆ
L2の第３の低域通過フィルタとし、前記画素を等価的に
遮断周波数ｆHの第２の高域通過フィルタとして表すと
き、その遮断周波数の間にｆL1＞ｆL 3またはｆL1≒
ｆL3、かつｆL2＞ｆL3またはｆL2≒ｆL3、かつｆL1＞ｆ
L2の関係が成り立つようにすることを特徴とする前記請
求項７記載のアクティブマトリクス型の液晶表示装置。 - 【請求項９】 前記第１の低域通過フィルタの遮断周波
数をｆL3とし、前記ゲート線駆動回路のゲート線を駆動
するインバータを等価的に遮断周波数ｆL1の第２の低域
通過フィルタとし、前記ゲート線駆動回路に最も近い画
素と最も遠い画素との間のゲート線に分布定数状に存在
する寄生容量および寄生抵抗とを等価的に遮断周波数ｆ
L2の第３の低域通過フィルタとし、前記画素を等価的に
遮断周波数ｆHの第２の高域通過フィルタとして表すと
き、その遮断周波数の間にｆH＜ｆL3＜ｆL2＜ｆL1なる
関係が成り立つようにすることを特徴とする前記請求項
７記載のアクティブマトリクス型の液晶表示装置。 - 【請求項１０】 前記第１の低域通過フィルタが、容量
と抵抗とから構成されることを特徴とする前記請求項７
または請求項８または請求項９記載のアクティブマトリ
クス型の液晶表示装置。 - 【請求項１１】 前記第３の低域通過フィルタが、常に
一定の導通状態にあるトランジスタと、前記トランジス
タを導通状態に保持し続ける電源線とにより構成される
ことを特徴とする前記請求項７または請求項８または請
求項９記載のアクティブマトリクス型の液晶表示装置。 - 【請求項１２】 前記トランジスタにおいて、画素のス
イッチング素子にＮ型トランジスタを用いる場合には、
前記トランジスタにはＰ型トランジスタを用い、前記電
源線には負電源を接続することを特徴とする前記請求項
７または請求項８または請求項９または請求項１１記載
のアクティブマトリクス型の液晶表示装置。 - 【請求項１３】 前記トランジスタにおいて、画素のス
イッチング素子にＰ型トランジスタを用いる場合には、
前記トランジスタにはＮ型トランジスタを用い、前記電
源線には正電源を接続することを特徴とする前記請求項
７または請求項８または請求項９または請求項１１記載
のアクティブマトリクス型の液晶表示装置。 - 【請求項１４】 前記第３の低域通過フィルタがアクテ
ィブフィルタにより構成されることを特徴とする前記請
求項７または請求項８または請求項９記載のアクティブ
マトリクス型の液晶表示装置。 - 【請求項１５】 複数のゲート線およびソース線を有す
るアクティブマトリクス型の液晶表示装置において、ゲ
ート線駆動回路と前記ゲート線駆動回路に最も近い画素
との間に抵抗変調回路を設け、さらに前記抵抗変調素子
の抵抗を制御する抵抗変調信号を送出する配線を設ける
ことを特徴とするアクティブマトリクス型の液晶表示装
置。 - 【請求項１６】 前記抵抗変調回路において、前記抵抗
変調回路を構成する素子としてトランジスタを用いてお
り、その前記トランジスタのゲート電極が前記配線に接
続され、前記配線に流れる前記抵抗変調信号が前記トラ
ンジスタの閾電圧を越えて前記トランジスタを導通状態
にする２状態以上の電圧状態の間を振動していることを
特徴とする前記請求項１５記載のアクティブマトリクス
型の液晶表示装置。 - 【請求項１７】 前記抵抗変調信号において、ゲート線
を選択状態から非選択状態に推移させる際、前記２状態
以上の電圧状態のうち最も高い電圧状態から最も低い電
圧状態へ電圧状態を階段状に変化させることを特徴とす
る前記請求項１５または請求項１６記載のアクティブマ
トリクス型の液晶表示装置。 - 【請求項１８】 複数のゲート線およびソース線を有す
るアクティブマトリクス型の液晶表示装置において、ゲ
ート線駆動回路のシフトレジスタの出力と、前記シフト
レジスタの出力を一定時間遅延させる遅延回路の出力の
２つの信号出力、または前記２つの信号出力に次段のシ
フトレジスタの出力を含めた３つの信号出力を、各ゲー
ト段毎に設けた論理演算回路に入力した後、前記論理演
算回路の演算結果に基づいて３つの異なる電圧状態を排
他的に選択し、最終的に前記ゲート線に選択された前記
電圧状態の電圧を印加することを特徴とするアクティブ
マトリクス型の液晶表示装置。 - 【請求項１９】 前記３つの異なる前記電圧状態が、シ
フトレジスタ、論理演算回路、遅延回路などの駆動に用
いられる正電源および負電源により印加される第１、第
２の電圧状態と、前記正電源の電圧より低く前記負電源
の電圧より高い第３の電圧状態との３状態であることを
特徴とする前記請求項１８記載のアクティブマトリクス
型の液晶表示装置。 - 【請求項２０】 前記遅延回路の入出力端子をＥＸＯＲ
ゲートの入力に接続し、前記ＥＸＯＲゲートの出力端子
と次ゲート段のＥＸＯＲゲートの出力とをＮＡＮＤゲー
トの入力端子に接続し、前記ＮＡＮＤゲートの出力端子
を前記遅延回路の出力端子とゲート線との間の導通状態
を制御するＮ型トランジスタのゲート電極と、前記第３
の電圧状態の電源線と前記ゲート電極との間の導通状態
を制御するＰ型トランジスタのゲート電極と、に接続す
ることを特徴とする前記請求項１８または請求項１９記
載のアクティブマトリクス型の液晶表示装置。 - 【請求項２１】 前記遅延回路の遅延時間を制御する信
号を前記ゲート線駆動回路で内部発生させることを特徴
とする前記請求項１８または請求項１９または請求項２
０記載のアクティブマトリクス型の液晶表示装置。 - 【請求項２２】 前記遅延回路の遅延時間を制御する信
号を前記ゲート線駆動回路の外部で発生させ、前記遅延
回路に接続する信号配線を設け、前記信号配線を通じて
前記遅延回路の遅延期間を制御することを特徴とする前
記請求項１８または請求項１９または請求項２０記載の
アクティブマトリクス型の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002169066A JP3881933B2 (ja) | 2002-06-10 | 2002-06-10 | アクティブマトリクス型の液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002169066A JP3881933B2 (ja) | 2002-06-10 | 2002-06-10 | アクティブマトリクス型の液晶表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19750593A Division JP3339119B2 (ja) | 1993-08-09 | 1993-08-09 | アクティブマトリクス型の液晶表示装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004161498A Division JP3741137B2 (ja) | 2004-05-31 | 2004-05-31 | アクティブマトリクス型の液晶表示装置 |
| JP2004161499A Division JP3741138B2 (ja) | 2004-05-31 | 2004-05-31 | アクティブマトリクス型の液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003108101A true JP2003108101A (ja) | 2003-04-11 |
| JP3881933B2 JP3881933B2 (ja) | 2007-02-14 |
Family
ID=19195116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002169066A Expired - Lifetime JP3881933B2 (ja) | 2002-06-10 | 2002-06-10 | アクティブマトリクス型の液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3881933B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110969975A (zh) * | 2019-11-26 | 2020-04-07 | 厦门天马微电子有限公司 | 显示面板及其驱动方法和显示装置 |
-
2002
- 2002-06-10 JP JP2002169066A patent/JP3881933B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110969975A (zh) * | 2019-11-26 | 2020-04-07 | 厦门天马微电子有限公司 | 显示面板及其驱动方法和显示装置 |
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