JP3741137B2 - アクティブマトリクス型の液晶表示装置 - Google Patents

Description

本発明は、スイッチング素子に薄膜トランジスタなどを用いたアクティブマトリクス方式の液晶表示装置に関する。

従来、液晶の電気光学特性を利用して視覚情報を表示する液晶表示装置は、コンピュータ画像の出力装置や、携帯型テレビ、ビデオプロジェクタ、ビデオカメラのビューファインダなど多岐に渡って使用されている。

これら液晶表示装置のうち、薄膜トランジスタをアクティブ素子として用いたアクティブマトリクス方式の液晶表示装置の回路構成は、図１にブロック図で示すように、ソース線駆動回路２０１およびゲート線駆動回路２０２と、少なくとも画素マトリクス２０３とが同一の透明絶縁基板２０４の上に形成されてなる。
そのうち、画素マトリクス２０３は、ソース線駆動回路２０１に接続された複数のソース線Ｘ₁，Ｘ₂，Ｘ₃・・・と、ゲート線駆動回路２０２に接続された複数のゲート線Ｙ₁，Ｙ₂，Ｙ₃・・・と、これらのゲート線およびソース線の各交点に形成された複数の画素Ｐ₁₁，Ｐ₁₂・・・とを有し、各画素Ｐ₁₁，Ｐ₁₂・・・には薄膜トランジスタ２０５および液晶セル２０６を有する。

以上の構成を有する液晶表示装置の等価回路構成について、図２を用いて説明する。図２はアクティブマトリクス型の液晶表示装置の等価回路構成を説明する図である。等価回路は大きく分けて、ソース線駆動回路３０１およびゲート線駆動回路３０２と、画素マトリクス３０３とからなる。前記ソース線駆動回路３０１は、ラッチ信号を時系列的に送出するためのＸ側シフトレジスタ３０４と、その前記ラッチ信号を増幅、整波するためのバッファ３０５と、ビデオ信号線３０６に印加されたビデオ信号を、前記バッファ３０５から送出されるラッチ信号に応じてソース線３０８，３０８’にサンプル、ホールドするためのアナログスイッチ３０７，３０７’と、から構成される。ここで、前記Ｘ側シフトレジスタ３０４は、クロックＣＬＸで規定されるクロックドインバータ３３１と、クロックＣＬＸ＊で規定されるクロックドインバータ３３２と、インバータ３３３とからなる基本セル３３４を単位に構成される。

一方、前記ゲート線駆動回路３０２は、ラッチ信号を時系列的に送出するためのＹ側シフトレジスタ３０９と、その前記ラッチ信号を増幅、整波し、ゲート線３１１，３１１’に送出するためのバッファ３１０と、から構成される。ここで、前記Ｙ側シフトレジスタ３０９は、クロックＣＬＹで規定されるクロックドインバータ３３５と、クロックＣＬＹ＊で規定されるクロックドインバータ３３６と、インバータ３３７と、ＮＯＲゲート３３８からなる基本セル３３９を単位に構成される。

また、前記画素マトリクス３０３は、前記ソース線３０８，３０８’・・・およびゲート線３１１，３１１’・・・に接続された薄膜トランジスタ３１２，３１２’・・・と液晶セル３１３，３１３’・・・とから構成される。

次に、図２に等価回路図で示した液晶表示装置の駆動方法の一例について、図２と図３を用いて説明する。図３に、図２の点Ｐ₁，Ｐ₂，Ｑ₁，Ｑ₂，Ｒ₁，Ｒ₂，Ｖ₁での電圧を時系列で示す。ＣＬＸはＸ側シフトレジスタのクロックを表しており、ＣＬＸ＊とは逆位相の関係になっている。同様に、ＣＬＹはＹ側シフトレジスタのクロックを表しており、ＣＬＹ＊とは逆位相の関係になっている。ここでは、ＣＬＸ＊とＣＬＹ＊については図示しない。

駆動方法を順に説明すると、まず、前記Ｙ側シフトレジスタ３０９が前記クロックＣＬＹ，ＣＬＹ＊のタイミングに応じて、前記クロックＣＬＹ，ＣＬＹ＊の周期の１／２の幅のパルスを前記バッファ３１０に出力する。そのパルスを前記バッファ３１０が増幅、整波して、前記ゲート線３１１（Ｐ₁）にゲート選択パルス４０１を出力する。この前記ゲート選択パルス４０１が選択レベルである間、ゲート線３１１に接続した複数の前記薄膜トランジスタ３１２，３１２’は導通状態になり、このゲート線３１１に接続した複数の薄膜トランジスタ３１２，３１２’に接続したソース線３０３，３０３’と、液晶セル３１３，３１３’とが電気的に接続する。このとき、前記Ｘ側シフトレジスタ３０４が前記クロックＣＬＸ，ＣＬＸ＊のタイミングに応じて、前記クロックの周期と同じ幅のパルスを前記バッファ３０５に出力する。そのパルスを増幅、整波してアナログスイッチ３０７（Ｑ₁）にサンプル・ホールド信号４０３を出力し、前記アナログスイッチ３０７はそのパルスに応じて前記ビデオ信号線３０６（Ｖ₁）のビデオ信号４０５を前記ソース線３０８（Ｒ₁）にサンプル・ホールドする。このとき、先に述べたように前記ゲート線３１１に接続した複数の前記薄膜トランジスタ３１２は導通状態にあるため、前記ソース線３０８にホールドした信号は前記液晶セル３１３に書き込まれる。同様に、アナログスイッチ３０７’はソース線３０８’に前記ビデオ信号４０５をサンプル・ホールドする。これによって、前記液晶セル３１３’には前記ソース線３０８’にサンプル・ホールドした信号が書き込まれる。これを前記ソース線駆動回路３０１の側で繰り返すことにより、前記ゲート線３１１に接続した複数の画素の液晶セルへ、前記ビデオ信号４０５を書き込むことができる。

次に、前記ゲート選択パルス４０１が非選択レベルになった後、前記ゲート線駆動回路３０２からゲート選択パルス４０２が出力される。この前記ゲート選択パルス４０２が選択レベルである間に、前述したのと同様に前記ソース線駆動回路３０１を駆動すると、前記ゲート線３１１’に接続した複数の画素の液晶セルに前記ビデオ信号４０５を書き込むことができる。

以上の操作を繰り返すことによって、各画素の液晶セル単位でビデオ信号を書き込むことが可能になり、液晶セルに書き込まれた信号に応じて各々の液晶セルの偏光状態を変えることで、画像を得ることができる。

上記のアクティブマトリクス方式の液晶表示装置において、ゲート線の遅延が比較的大きいときには、表示画面にフリッカが発生することが知られている。これは、液晶に印加される電圧の平均値が０でない液晶セルがあるために、液晶セルの透過率の差となって視認される現象である。このフリッカは表示品位を落とすだけでなく、液晶の焼き付きにも深い関係を持っている。一般的に液晶は交流で駆動する必要がある。その交流波形の平均値が０にならない場合には、即ち液晶に直流が印加されているということであり、液晶の焼き付きを発生させる原因になる。つまり、表示画面にフリッカが発生しているということは、液晶の焼き付きが生じ易くなっているということである。

では、なぜ液晶に印加される電圧の平均値が０にならない液晶セルが生ずるのかについて、図４および図５を用いて以下に説明する。ここでは、画素トランジスタ５０１，５０１’にＮ型の薄膜トランジスタを用いた場合について説明する。また、説明の簡略化のために、ソース線５０６，５０６’を接地し、かつ、画素の液晶セルには電圧が印加されていない場合、つまり点Ｃ₁と点Ｃ₂が接地レベルと等電位である場合を想定する。

まず、ゲート選択パルスの選択期間の終了時に液晶の印加電圧が低下する現象、いわゆる突き抜け電圧について説明する。この突き抜け電圧とは、あるゲート線５０３に印加されるゲート選択パルス５０２が、画素トランジスタ５０１，５０１’を導通状態にする電圧レベルから、絶縁状態にする電圧レベルに変化する瞬間に、前記ゲート線５０３と液晶セル５０４，５０４’との結合容量５０５，５０５’によって、前記画素電極に書き込まれた電荷が逃げ、そのため液晶に印加した電圧が低下する、その電圧のことである。ここで、前記結合容量５０５，５０５’は、主に、前記画素トランジスタ５０１，５０１’のゲート電極と前記液晶セル５０４，５０４’の画素電極に接続したドレイン電極との間の容量成分Ｃ_gdと、前記液晶セル５０４，５０４’の画素電極と前記ゲート線５０３との平行容量成分Ｃ_gd'とからなる。このうち、容量成分Ｃ_gdは前記ゲート電極と前記ドレイン電極との間に印加される電圧Ｖ_gdによって変化し、図４の場合には、前記ゲート電極と前記ドレイン電極との間に印加される電圧Ｖ_gdが上がるに従って、前記容量成分Ｃ_gdは増加する。

このとき理想的に遅延の無いゲート選択パルスが画素トランジスタに入力されたとすると、突き抜け電圧△Ｖは数式１で示すことができる。

ここで、Ｃ_allは前記画素電極に電気的に接続した全ての容量成分を表す。また、この遅延の無い理想的な状態での液晶の印加電圧の過渡応答を図５を用いて説明する。図５は縦軸に電圧を、横軸に時間をとっている。前数式１での理想的に遅延の無いゲート選択パルス６１１が入力されたときには、液晶の印加電圧は曲線６２１で表される過渡応答を示す。このときの突き抜け電圧が△Ｖである。
しかしながら実際には、ゲート線の抵抗とゲート線に係る容量によってゲート選択パルスに遅延が生じ、その遅延したゲート選択パルスに応じて、数式１のＶ_gdとＣ_gdとが時系列的に変化するため、ゲート選択パルスの遅延の程度によって突き抜け電圧の量が変わることになる。以下に、遅延の程度によって突き抜け電圧△Ｖに差が生じる過程について具体的に説明する。まず、前記ゲート線５０３に前記ゲート選択パルス５０２を入力すると、前記ゲート線５０３の抵抗と、前記ゲート線５０３に寄生する容量とで等価的に表した第１の低域通過フィルタ５０８を通って、前記画素トランジスタ５０１（点Ｇ₁）に、第１の遅延パルス５１０が入力される。このとき、点Ｇ₁と点Ｃ₂の間の結合容量５０５と、画素トランジスタのソース−ドレイン間の抵抗とによって高域通過フィルタが形成されている。この前記高域通過フィルタは、前記結合容量５０５と画素トランジスタの抵抗とがゲート選択パルスの波形に伴って時系列的に変化するため、必然的にその遮断周波数は時系列的に変化する。このとき、前記第１の遅延パルスにおいては、第１の低域通過フィルタ５０８を通過することにより、理想的なゲート選択パルスには存在した高周波成分が遮断されている。この結果、点Ｃ₁での突き抜け電圧△Ｖ₁は上述した遅延の無いゲート選択パルスでの突き抜け電圧△Ｖよりも少なくなる。図５を用いてこのときの過渡応答の様子を模式的に説明する。曲線６１２は点Ｇ₁に入力される第１の遅延パルスを表し、曲線６２２は点Ｃ₁での電圧の過渡応答、即ち、液晶に印加される電圧を表している。

同様に、前記画素トランジスタ５０１’のゲート電極（点Ｇ₂）には、前記第１の低域通過フィルタ５０８と第２の低域通過フィルタ５０９を通って、第２の遅延パルス５１１が入力される。このとき前記第２の遅延パルス５１１においては、前記第１の遅延パルス５１０にさえ存在した高周波成分も前記第２の低域通過フィルタ５０９の通過によって遮断されており、このため突き抜け電圧△Ｖ₂は、△Ｖ₁に比べてもなお小さくなる。図５を用いてこのときの過渡応答の様子を同様に模式的に説明する。曲線６１３は点Ｇ₂に入力される第２の遅延パルスを表し、曲線６２３は点Ｃ₂での電圧の過渡応答、つまり液晶に印加される電圧を表している。

この結果、ある１つのゲート線に接続された複数の画素において突き抜け電圧が不均一となり、液晶に印加される電圧の平均値が一定でなくなる。このため液晶に印加される電圧の平均値を全て０にすることが不可能となり、印加電圧の平均値が０でない画素がフリッカとして視認されるようになる。実際には、液晶印加電圧の平均値が液晶セルの透過率の差として視認できない程度に小さければ、フリッカとしては視認されないことが分かっている。

そこで、フリッカを視認させないためには、ゲート線の遅延を少なくする、即ち、ゲート線に寄生する低域通過フィルタの通過域を高周波側にシフトさせ、前記低域通過フィルタを通過する高周波成分を増やして突き抜け電圧の差を小さくすることが必要である。この方法として、ゲート線の抵抗を下げる方法と、ゲート線に寄生する容量を少なくする方法とが容易に考えられる。前者の方法では、工程的にゲート線の材料を低抵抗のもの、例えば金属薄膜などに変える方法があるが、工程的に複雑化することが多いため現実的に適応できないものも多い。後者の方法は、ゲート線上の絶縁膜の厚さを増す、ゲート線上の絶縁膜を比誘電率の低いものに変える、レイアウトを変えてゲート線に寄生する容量を小さくするなどが考えられるが、現実的には液晶表示装置の精細度の上昇に伴ってゲート線の寄生容量は増加する傾向にあり、精細度を保ったままゲート線の寄生容量を小さくすることは極めて困難である。よって、これらのゲート線の遅延を少なくする方法は、明らかに効果はあるが実現が容易でないと言える。

それ以外にも、フリッカを視認させないために、前記突き抜け電圧の絶対値を下げることで相対的な前記突き抜け電圧の差を小さくする方法が考えられる。具体的には、各画素のゲート電極と画素電極に接続されたドレイン電極との間に寄生する容量成分を小さくするか、またはゲート線を選択状態から非選択状態にさせるときにゲート線駆動回路自体の電源電圧を下げることによって、ゲート線に印加される電圧波形の波高を低くする方法などが考えられる。前者の方法は、一般的に前記容量成分が画素の高精細化に伴って極度に増加する傾向にあることなどから考えて、設計上の工夫だけで解決できるものではない。これに対し後者の方法は確実に前記突き抜け電圧の差を少なくすることはできるが、ゲート線駆動回路の電源に寄生する全ての容量に対して充放電を繰り返すために消費電流がその分大きくなるという欠点を有している。

そこで本発明では上記の課題を設計および駆動方法により解決し、フリッカのない液晶表示装置を得る方法について説明する。

本発明の液晶装置は、複数のゲート線およびソース線を有するアクティブマトリクス型の液晶装置であって、ゲート線を駆動するインバータが、前記ゲート線を選択状態とするときの前記インバータの第１の電圧源と前記ゲート線との間に流れる電流に対して、前記ゲート線を非選択状態とするときの前記インバータの第２の電圧源と前記ゲート線との間に流れる電流を少なくするように、構成されることを特徴とする。上記の液晶装置において、前記インバータを第１の低域通過フィルタとして等価的に表わした時の遮断周波数ｆ_L1と、前記ゲート線駆動回路から最も近い画素と最も遠い画素との間のゲート線に分布定数状に存在する寄生容量および寄生抵抗を第２の低域通過フィルタとして等価的に表わした時の遮断周波数ｆ_L2と、前記画素を第１の高域通過フィルタとして等価的に表わした時の遮断周波数ｆ_Hと、の間にｆ_H＜ｆ_L2＜ｆ_L1なる関係が成り立たないようにすることが好ましい。上記の液晶装置において、前記インバータを第１の低域通過フィルタとして等価的に表わした時の遮断周波数ｆ_L1と、前記ゲート線駆動回路から最も近い画素と最も遠い画素との間のゲート線に分布定数状に存在する寄生容量および寄生抵抗を第２の低域通過フィルタとして等価的に表わした時の遮断周波数ｆ_L2と、前記画素を第１の高域通過フィルタとして等価的に表わした時の遮断周波数ｆ_Hと、の間にｆ_H＜ｆ_L1＜ｆ_L2なる関係、またはｆ_H＜ｆ_L1、かつｆ_L1とｆ_L2とが略同一となる関係が成り立つようにするようにしても良い。上記の液晶装置において、前記ゲート線を非選択状態にするときの第２の電圧源との間の抵抗をＲとし、前記インバータに寄生する全容量をＣとするとき、この抵抗Ｒを、Ｒ＜１／（２π×Ｃ×ｆ_L2）なる関係が成り立たないようにするようにすることが好ましい。上記の液晶装置において、前記ゲート線を非選択状態にするときの第２の電圧源との間の抵抗をＲとし、前記インバータに寄生する全容量をＣとするとき、この抵抗Ｒを、Ｒ＞１／（２π×Ｃ×ｆ_L2）なる関係、またはＲと１／（２π×Ｃ×ｆ_L2）とが同一となる関係が成り立つようにしても良い。上記の液晶装置において、前記インバータとして相補型インバータを用い、画素のスイッチング素子としてＮ型トランジスタを用いる場合には、前記相補型インバータを構成するＰ型トランジスタの線形領域でのオン電流に対してＮ型トランジスタの線形領域でのオン電流を小さくするように設計し、画素のスイッチング素子としてＰ型トランジスタを用いる場合には、前記相補型インバータを構成するＮ型トランジスタの線形領域でのオン電流に対してＰ型トランジスタの線形領域でのオン電流を小さくするよう、前記相補型インバータを設計することが好ましい。

また、本発明の液晶装置は、複数のゲート線およびソース線を有するアクティブマトリクス型の液晶装置であって、ゲート線駆動回路と前記ゲート線駆動回路に最も近い画素との間に第１の低域通過フィルタを設けることを特徴とする。上記の液晶装置において、前記第１の低域通過フィルタの遮断周波数ｆ_L3と、前記ゲート線駆動回路のゲート線を駆動するインバータを第２の低域通過フィルタとして等価的に表わした時の遮断周波数ｆ_L1と、前記ゲート線駆動回路に最も近い画素と最も遠い画素との間のゲート線に分布定数状に存在する寄生容量および寄生抵抗を第３の低域通過フィルタとして等価的に表わした時の遮断周波数ｆ_L2と、前記画素を第２の高域通過フィルタとして等価的に表わした時の遮断周波数ｆ_Hと、の間にｆ_L1＞ｆ_L3またはｆ_L1とｆ_L3とが略同一、かつｆ_L2＞ｆ_L3またはｆ_L2とｆ_L3とが略同一、かつｆ_L1＞ｆ_L2の関係が成り立つようにすることが好ましい。上記の液晶装置において、前記第１の低域通過フィルタの遮断周波数ｆ_L3と、前記ゲート線駆動回路のゲート線を駆動するインバータを第２の低域通過フィルタとして等価的に表わした時の遮断周波数ｆ_L1と、前記ゲート線駆動回路に最も近い画素と最も遠い画素との間のゲート線に分布定数状に存在する寄生容量および寄生抵抗とを第３の低域通過フィルタとして等価的に表わした時の遮断周波数ｆ_L2と、前記画素を第２の高域通過フィルタとして等価的に表わした時の遮断周波数ｆ_Hと、の間にｆ_H＜ｆ_L3＜ｆ_L2＜ｆ_L1なる関係が成り立つようにすることが好ましい。上記の液晶装置において、前記第１の低域通過フィルタが、容量と抵抗とから構成されるようにしても良い。上記の液晶装置において、前記第１の低域通過フィルタが、常に導通状態にあるトランジスタと、前記トランジスタを導通状態に保持し続ける電源線とにより構成されるようにしても良い。上記の液晶装置において、画素のスイッチング素子としてＮ型トランジスタを用いる場合には、前記常に導通状態にあるトランジスタとしてＰ型トランジスタを用いることが好ましい。上記の液晶装置において、画素のスイッチング素子としてＰ型トランジスタを用いる場合には、前記常に導通状態にあるトランジスタとしてＮ型トランジスタを用いることが好ましい。上記の液晶装置において、前記第１の低域通過フィルタがアクティブフィルタにより構成されるようにしても良い。

また、ゲート線駆動回路と前記ゲート線駆動回路に最も近い画素との間に抵抗変調回路を設け、さらに前記抵抗変調素子の抵抗を制御する抵抗変調信号を送出する配線を設けることにより本課題を解決する。さらに、前記抵抗変調回路にトランジスタを用い、前記トランジスタのゲート電極が前記配線に接続されており、その前記配線に流れる前記抵抗変調信号が前記トランジスタの閾電圧を越えて前記トランジスタを導通状態にする２状態以上の電圧状態を振動していることにより更なる効果が得られる。さらに、前記抵抗変調信号において、ゲート線を選択状態から非選択状態に推移させる際、前記２状態以上の電圧状態のうち最も高い電圧状態から最も低い電圧状態へ電圧状態を階段状に変化させることにより更なる効果が得られる。より具体的には、ゲート線駆動回路のシフトレジスタの出力と、前記シフトレジスタの出力を一定時間遅延させる遅延回路の出力と、必要ならば次段のシフトレジスタの出力とを、各ゲート段毎に設けた論理演算回路に入力した後、前記論理演算回路の演算結果に基づいて３つの異なる電圧状態を排他的に選択し、最終的に前記ゲート線に選択された前記電圧状態の電圧を印加することを特徴とする。さらに、３つの異なる前記電圧状態が、シフトレジスタ、論理演算回路、遅延回路などの駆動に用いられる正電源および負電源により印加される第１、第２の電圧状態と、前記正電源の電圧より低く前記負電源の電圧より高い第３の電圧状態との３状態であることにより更なる効果が得られる。これらにおいては、前記遅延回路の入出力端子をＥＸＯＲゲートの入力に接続し、前記ＥＸＯＲゲートの出力端子と次ゲート段のＥＸＯＲゲートの出力とをＮＡＮＤゲートの入力端子に接続し、前記ＮＡＮＤゲートの出力端子を前記遅延回路の出力端子とゲート線との間の導通状態を制御するＮ型トランジスタのゲート電極と、前記第３の電圧状態の電源線と前記ゲート電極との間の導通状態を制御するＰ型トランジスタのゲート電極と、に接続することにより更なる効果が得られる。
さらに、前記遅延回路の遅延時間を制御する信号を前記ゲート線駆動回路で内部発生させる、または、前記遅延回路の遅延時間を制御する信号を前記ゲート線駆動回路の外部で発生させ、前記遅延回路に接続する信号配線を設け、前記信号配線を通じて前記遅延回路の遅延期間を制御することにより新たな効果が得られる。

上記手段を講じたアクティブマトリクス方式の液晶表示装置においては、画素の突き抜け電圧を画面内で一定に保つことができるため、液晶に印加される電圧が一定となり、面内での輝度の場所依存のない均一な画面を得ることができる。また、表示画面のフリッカ、焼き付きをなくした非常に高品位の画像を得ることができる。このことにより、フリッカに係わる表示不良品を確実になくすことができるため、液晶表示装置の歩留まりを実質的に向上させることができ、製造コストの低減が可能になる。また、液晶セルに印加される直流成分を設計上の対策から最小限にできるため、液晶の焼き付きを最小限にすることが可能になり、時系列変化が少なく信頼性の高い液晶表示装置を提供することができる。

次に、本発明の実施形態について以下に説明する。

本発明を実施したアクティブマトリクス方式の液晶表示装置においては、回路構成は従来例で示したものと変わらないため、図１、図２および図３を用いて説明する。 図１はその回路構成を説明する図である。本発明のアクティブマトリクス方式の液晶表示装置は、ソース線駆動回路２０１およびゲート線駆動回路２０２と、少なくとも画素マトリクス２０３が同一の透明絶縁基板２０４の上に形成されてなる。そのうち、画素マトリクス２０３は、ソース線駆動回路２０１に接続された複数のソース線Ｘ₁，Ｘ₂，Ｘ₃・・・と、ゲート線駆動回路２０２に接続された複数のゲート線Ｙ₁，Ｙ₂，Ｙ₃・・・と、これらのゲート線およびソース線の各交点に形成された複数の画素Ｐ₁₁，Ｐ₁₂・・・とを有し、各画素Ｐ₁₁，Ｐ₁₂・・・には薄膜トランジスタ２０５および液晶セル２０６を有する。

以上の回路構成を有する液晶表示装置の等価回路について、図２を用いて説明する。図２はアクティブマトリクス型の液晶表示装置の等価回路を説明する図である。等価回路は大きく分けて、ソース線駆動回路３０１およびゲート線駆動回路３０２と、画素マトリクス３０３とからなる。前記ソース線駆動回路３０１は、ラッチ信号を時系列的に送出するためのＸ側シフトレジスタ３０４と、その前記ラッチ信号を増幅、整波するためのバッファ３０５と、ビデオ信号線３０６のビデオ信号を前記バッファ３０５から送出されるラッチ信号に応じてソース線３０８，３０８’にサンプル、ホールドするアナログスイッチ３０７，３０７’とで構成される。ここで、前記Ｘ側シフトレジスタ３０４は、クロックＣＬＸで規定されるクロックドインバータ３３１と、クロックＣＬＸ＊で規定されるクロックドインバータ３３２と、インバータ３３３とからなる基本セル３３４を単位に構成される。

一方、前記ゲート線駆動回路３０２は、ラッチ信号を時系列的に送出するためのＹ側シフトレジスタ３０９と、その前記ラッチ信号を増幅、整波し、ゲート線３１１，３１１’に送出するためのバッファ３１０とから構成される。ここで、前記Ｙ側シフトレジスタ３０９は、クロックＣＬＹで規定されるクロックドインバータ３３５と、クロックＣＬＹ＊で規定されるクロックドインバータ３３６と、インバータ３３７と、ＮＯＲゲート３３８からなる基本セル３３９を単位に構成される。

また、前記画素マトリクス３０３は、前記ソース線３０８，３０８’およびゲート線３１１，３１１’に接続された薄膜トランジスタ３１２，３１２’と液晶セル３１３，３１３’とから構成される。

次に、図２に等価回路図で示した液晶表示装置の駆動方法の一例について、図２と図３を用いて説明する。図３に、図２の点Ｐ₁，Ｐ₂，Ｑ₁，Ｑ₂，Ｒ₁，Ｒ₂，Ｖ₁での電圧を時系列で示す。ＣＬＸはＸ側シフトレジスタのクロックを表しており、ＣＬＸ＊とは逆位相の関係になっている。同様に、ＣＬＹはＹ側シフトレジスタのクロックを表しており、ＣＬＹ＊とは逆位相の関係になっている。ここでは、ＣＬＸ＊とＣＬＹ＊については図示しない。

駆動方法を順に説明すると、まず、前記Ｙ側シフトレジスタ３０９が前記クロックＣＬＹ，ＣＬＹ＊のタイミングに応じて、前記クロックＣＬＹ，ＣＬＹ＊の周期の１／２の幅のパルスを前記バッファ３１０に出力する。そのパルスを前記バッファ３１０が増幅、整波して、前記ゲート線３１１（Ｐ₁）にゲート選択パルス４０１を出力する。この前記ゲート選択パルス４０１が選択レベルである間、ゲート線３１１に接続した複数の前記薄膜トランジスタ３１２，３１２’は導通状態になり、このゲート線３１１に接続した複数の薄膜トランジスタ３１２，３１２’に接続したソース線３０３と液晶セル３１３、ゲート線３０３’と液晶セル３１３’とが電気的に接続する。このとき、前記Ｘ側シフトレジスタ３０４が前記クロックＣＬＸ，ＣＬＸ＊のタイミングに応じて、前記クロックの周期と同じ幅のパルスを前記バッファ３０５に出力する。そのパルスを増幅、整波してアナログスイッチ３０７（Ｑ₁）にサンプル・ホールド信号４０３を出力し、前記アナログスイッチ３０７はそのパルスに応じて前記ビデオ信号線３０６（Ｖ₁）のビデオ信号４０５を前記ソース線３０８（Ｒ₁）にサンプル・ホールドする。このとき、先に述べたように前記ゲート線３１１に接続した複数の前記薄膜トランジスタ３１２は導通状態にあるため、前記ソース線３０８にホールドした信号は前記液晶セル３１３に書き込まれる。同様に、アナログスイッチ３０７’はソース線３０８’に前記ビデオ信号４０５をサンプル・ホールドする。これによって、前記液晶セル３１３’には前記ソース線３０８’にサンプル・ホールドした信号が書き込まれる。これを前記ソース線駆動回路３０１の側で繰り返すことにより、前記ゲート線３１１に接続した複数の画素の液晶セルへ、前記ビデオ信号４０５を書き込むことができる。

次に、前記ゲート選択パルス４０１が非選択レベルになった後、前記ゲート線駆動回路３０２からゲート選択パルス４０２が出力される。この前記ゲート選択パルス４０２が選択レベルである間に、前述したのと同様に前記ソース線駆動回路３０１を駆動すると、前記ゲート線３１１’に接続した複数の画素の液晶セルに前記ビデオ信号４０５を書き込むことができる。

以上の操作を繰り返すことによって、各画素の液晶セル単位でビデオ信号を書き込むことが可能になり、液晶セルに書き込まれた信号に応じて各々の液晶セルの偏光状態を変えることで画像を得ることができる。

以上の構成を持ったアクティブマトリクス方式の液晶表示装置において、表示画面にフリッカが生じる原因が、面内で突き抜け電圧を一定にすることができないためであることは前に述べた。フリッカが視認される液晶表示装置では、ゲート線駆動回路に最も近い画素の液晶セルでは前記突き抜け電圧が最も大きく、前記ゲート線駆動回路に最も遠い画素の液晶セルでは前記突き抜け電圧が最も小さくなっている。この前記突き抜け電圧の差が、液晶セルの透過率の差として認識できる程度に大きいときにフリッカとして視認されるのであれば、この前記突き抜け電圧の差をフリッカが視認できない程度にまで小さくすれば良いことになる。つまり、前記突き抜け電圧の少ない画素で前記突き抜け電圧を増やすことにより、または、前記突き抜け電圧の多い画素で前記突き抜け電圧を減らすことにより、突き抜け電圧を一定にすることが可能になる。

本実施例１では、ゲート線を選択状態から非選択状態に移行する際に、ゲート線駆動回路のゲート線を直接駆動するインバータの抵抗を制限することにより、フリッカのない液晶表示装置を得る方法について説明する。

図６は、本実施例１を用いた液晶表示装置のゲート線駆動回路と画素マトリクスとを、ある一本のゲート線について抜き出した等価回路図である。

ここでゲート線駆動回路の動作を、特にゲート線を直接駆動するインバータの動作に着目して説明する。ここでは、このゲート線７０４が現在非選択状態にあり選択状態に移行する直前であるとする。まず、ゲート線駆動回路７０１のシフトレジスタ部より出力されたラッチ信号７０２により、インバータ７０３はゲート線７０４を選択状態とする信号を出力する。以下、選択状態とは、ゲート線７０４に接続された薄膜トランジスタ７０６、７０６’を導通状態にする電圧にゲート線７０４が印加された状態のことをいう。このとき、インバータ７０３のＰ型薄膜トランジスタの抵抗をＲ_P、Ｎ型薄膜トランジスタの抵抗をＲ_NとするとＲ_N＞＞Ｒ_Pの関係が成り立ち、インバータ７０３には電源配線Ｖ_ddから前記Ｐ型薄膜トランジスタを介してゲート線７０４に電荷を充電する電流Ｉ_Pが流れる。次に、ラッチ信号７０２によりインバータ７０３はゲート線を非選択状態とする信号を出力する。以下、非選択状態とは、ゲート線７０４に接続された薄膜トランジスタ７０６、７０６’を不通状態にする電圧にゲート線７０４が印加された状態のことをいう。このとき、インバータ７０３の薄膜トランジスタの抵抗にはＲ_P＞＞Ｒ_Nの関係が成り立ち、インバータ７０３には前記Ｎ型薄膜トランジスタを介して接地配線ＧＮＤにゲート線７０４に蓄えられた電荷を放出する電流Ｉ_Nが流れる。こうして非選択状態になったゲート線７０４は、ゲート線駆動回路７０１のシフトレジスタ部より出力されるラッチ信号７０２を受けて再び選択状態になるまで非選択状態を保持する。

本実施例１では、以上の動作をするゲート線駆動回路において、非選択状態でのＮ型薄膜トランジスタの抵抗Ｒ_Nを以下に述べる条件に制限することにより、前に説明した突き抜け電圧を各画素で一定にすることができる。

まず、ゲート線駆動回路７０１に最も近い第１の画素７０５と最も遠い第２の画素７０５’があるとき、第１の画素７０５と第２の画素７０５’の間に分布定数型に存在するゲート線７０４の抵抗とゲート線７０４に寄生する容量は、等価的に遮断周波数ｆ_L2の低域通過フィルタ７０７として表されるものとする。また、非選択状態でのインバータ７０３には、インバータ７０３に寄生する容量Ｃ_INVとＮ型薄膜トランジスタの抵抗Ｒ_Nとは、等価的に遮断周波数ｆ_L1の低域通過フィルタとして表されるものとする。さらに第１の画素７０５は、薄膜トランジスタ７０６の抵抗と薄膜トランジスタ７０６の画素電極に接続したドレイン電極とゲート電極との間の容量とから構成される遮断周波数ｆ_Hの高域通過フィルタ１４８として等価的に表すことができ、同様に第２の画素７０５’も遮断周波数ｆ_Hの高域通過フィルタ１４８’として等価的に表すことができるものとする。

これらの各フィルタを用いて図６の等価回路図をさらに単純化してみると、図７に示す等価回路図に置き換える事ことができる。図７では、遮断周波数ｆ_L1の低域通過フィルタ８０１はインバータ７０３を等価的に表し、遮断周波数ｆ_Hの高域通過フィルタ８０３は第１の画素７０５を等価的に表し、同様に遮断周波数ｆ_Hの高域通過フィルタ８０４は第２の画素７０５’を等価的に表している。また、遮断周波数ｆ_L2の低域通過フィルタ８０２は、前述した第１の画素７０５と第２の画素７０５’との間の分布定数型の低域通過フィルタ７０７である。これらの各フィルタで表した回路に入力されるインバータ７０３の出力信号は、信号源８０４として表している。

本実施例１では、この等価回路においてｆ_L1＞ｆ_Hかつｆ_L2＞ｆ_Hという関係が成り立っているとき、低域通過フィルタ８０１の遮断周波数ｆ_L1と低域通過フィルタ８０２の遮断周波数ｆ_L2との間にｆ_L1≒ｆ_L2なる関係が成り立つように、またはｆ_L1＜ｆ_L2の関係が成り立つように、または少なくともｆ_L1＞＞ｆ_L2とならないようにインバータ７０３の低域通過フィルタ８０１を設計する。

以下、図８を用いてｆ_L1≒ｆ_L2＞ｆ_Hとする意味について説明する。図８（ａ）は従来のｆ_L1＞ｆ_L2＞ｆ_Hという関係が成り立つときの前記各フィルタの周波数特性を表し、図８（ｂ）は本実施例１のｆ_L1≒ｆ_L2＞ｆ_Hという関係が成り立つときの各フィルタの周波数特性を表す。また、図８（ｃ）は従来のｆ_L1＞ｆ_L2＞ｆ_Hという関係が成り立つときの図７の点Ｐ₃₁、Ｐ₃₂での周波数特性を表し、図８（ｄ）は本実施例１のｆ_L1≒ｆ_L2＞ｆ_Hという関係が成り立つときの図７の点Ｐ₃₁、Ｐ₃₂での周波数特性を表す。これら図８（ａ）〜（ｄ）では縦軸に増幅率をｄＢ値でとり、横軸に周波数をとっている。さらに、図８（ｅ）は従来のｆ_L1＞ｆ_L2＞ｆ_Hという関係が成り立つときの図７の点Ｐ₃₁、Ｐ₃₂での電圧波形と突き抜け電圧△Ｖ₁、△Ｖ₂を表し、図８（ｆ）は本実施例１のｆ_L1≒ｆ_L2＞ｆ_Hという関係が成り立つときの図７の点Ｐ₃₁、Ｐ₃₂での電圧波形と突き抜け電圧△Ｖ₁’、△Ｖ₂’を表す。これら図８（ｅ）、（ｆ）では縦軸に電圧を、横軸に時間をとっている。図８（ａ）に示すように前記各フィルタの間に従来のｆ_L1＞ｆ_L2＞ｆ_Hという関係が成り立つとき、前記低域通過フィルタ８０１と高域通過フィルタ８０３とを通過した点Ｐ₃₁と、前記低域通過フィルタ８０１と前記低域通過フィルタ８０２と高域通過フィルタ８０３’とを通過した点Ｐ₃₂での周波数特性を比較すると、図８（ｃ）に示すようにＰ₃₁での通過周波数帯域に比べてＰ₃₂の通過周波数帯域が狭くなり、そのため図８（ｅ）に示すようにＰ₃₁での突き抜け電圧△Ｖ₁はＰ₃₂での突き抜け電圧△Ｖ₂より大きくなる。この△Ｖ₁と△Ｖ₂の差が画素部の液晶の透過率の差として視認される程度であるとき、液晶表示装置の画面にフリッカが視認される。これに対して、図８（ｂ）に示すように前記各フィルタの間にｆ_L1≒ｆ_L2＞ｆ_Hという関係が成り立つときには、Ｐ₂₁とＰ₂₂での周波数特性を比較すると図８（ｄ）に示すように図８（ｃ）に比べ通過周波数帯域の差は少なくなる方向に進み、そのため図８（ｆ）に示すように突き抜け電圧△Ｖ₁’と△Ｖ₂’の差は少なくなる。この△Ｖ₁’と△Ｖ₂’の差が画素部の液晶の透過率の差として視認できない程度であるとき、液晶表示装置の画面にフリッカは視認されない。

さらにｆ_L1＜ｆ_L2なる関係が成り立つときには、低域通過フィルタ８０２に信号が入力される前に低域通過フィルタ８０１により遮断周波数ｆ_L1以上の周波数成分は遮断されるため、低域通過フィルタｆ_L2は高域遮断フィルタとしてはほとんど機能しない。このため必然的にＰ₃₁、Ｐ₃₂における突き抜け電圧はほとんど等しくなり、フリッカのない液晶表示装置を実現できる。

以上、前記低域通過フィルタ８０１および８０２においてｆ_L1≒ｆ_L2またはｆ_L1＜ｆ_L2なる関係が成り立つときにフリッカのない液晶表示装置を実現できることについて述べたが、少なくともｆ_L1＞＞ｆ_L2の関係が成り立たないように前記低域通過フィルタ８０１を構成するインバータ７０３を設計するならばフリッカレベルそのものを下げることができるために表示検査時の歩留まりを実質的に向上させることができる。

さてここで、前記低域通過フィルタ８０１が非選択状態での前記インバータ７０３のＮ型薄膜トランジスタの抵抗Ｒ_Nとインバータに寄生する容量Ｃ_INVとで構成されることは前に述べた。設計においては、この前記インバータ７０３を等価的に表す低域通過フィルタ８０１の遮断周波数ｆ_L1が１／（２π×Ｒ_N×Ｃ_INV）と等しいと考えて差し支えない。これらから、ゲート線駆動回路に最も近い画素と、ゲート線駆動回路から最も離れた画素との間のゲート線に形成される分布定数型の低域通過フィルタ８０２の遮断周波数ｆ_L2と、Ｒ_N、Ｃ_invとの間にＲ_N≒１／（２π×Ｃ_inv×ｆ_L2）なる関係が成り立つよう、またはＲ_N＞１／（２π×Ｃ_inv×ｆ_L2）なる関係が成り立つようにＲ_Nを設計することにより、フリッカのない液晶表示装置を実現することができる。または、少なくともＲ_N＜＜１／（２π×Ｃ_inv×ｆ_L2）の関係を成立させないようＲ_Nを設計することにより、低フリッカレベルの液晶表示装置を実現することができる。ここでつけ加えておくが、前記抵抗Ｒ_Nは無限大の値で良いはずはなく、前記遮断周波数ｆ_L1の逆数、即ち周波数ｆ_L1での１周期（２π×Ｒ_N×Ｃ_INV）が、ある一つのゲート線に接続された画素群を選択状態に保持するために与えられた期間よりも充分短いことが必要である。

以上のように、設計上からフリッカのない液晶表示装置を実現するためには非選択状態でのインバータ７０３のＮ型薄膜トランジスタの抵抗Ｒ_Nを増加させることが必要になる。これに対して、選択状態でのＰ型薄膜トランジスタの抵抗Ｒ_Pはゲート線を非選択状態から選択状態にするときの遅れ具合を左右するため、可能な限り低いほうが良いことは明白である。このことから、より具体的には、ゲート線駆動回路のゲート線を直接駆動するインバータのＮ型薄膜トランジスタとＰ型薄膜トランジスタとの設計サイズを故意にアンバランスにする必要がある。通常、相補型トランジスタを用いたインバータを設計する場合には、Ｎ型トランジスタの線形領域での抵抗値とＰ型トランジスタの線形領域での抵抗値とを同じくするように製造プロセスや設計サイズを最適化する。そうすることにより、トランジスタの性能を最大限に利用することができる。これに対して本実施例１では、ゲート線駆動回路のゲート線を直接駆動するインバータのみにおいて、Ｎ型薄膜トランジスタの線形領域での抵抗Ｒ_NがＰ型薄膜トランジスタの線形領域での抵抗Ｒ_Pに対して大きくなるように設計する。具体的には、前記インバータのＮ型薄膜トランジスタのチャネル長を長くする、チャネル幅を短くするなど、非常に簡単な設計変更のみでフリッカのない液晶表示装置を実現できる。

以上、この本実施例１ではゲート線駆動回路のゲート線を直接駆動するインバータに相補型トランジスタを用いたものについて述べたが、プッシュプル型のインバータ等を用いたゲート線駆動回路にも同様に適用できる。また、本実施例１では駆動回路素子および画素のスイッチング素子に薄膜トランジスタを用いたものについて述べたが、これは同様の動作を行うものであれば、例えばＭＯＳ型電界効果トランジスタ、ＳＯＩ型電界効果トランジスタ等を用いたものでも構わない。

本実施例２では、ゲート線駆動回路と画素との間に低域通過フィルタを設けることによってフリッカのない液晶表示装置を実現する方法について述べる。

図９は、本実施例２を用いた液晶表示装置のゲート線駆動回路と画素マトリクスとを、ある一本のゲート線について抜き出した等価回路図である。ここでは、ゲート線駆動回路１２１のゲート線を直接駆動するインバータ１２２と、ゲート線駆動回路１２１に最も近い第１の画素１２４との間に、遮断周波数ｆ_L3の低域通過フィルタ１２３を設ける。このとき、ゲート線駆動回路１２１に最も近い第１の画素１２４と、ゲート線駆動回路１２１から最も遠い第２の画素１２４’との間には、遮断周波数ｆ_L2の分布定数型の低域通過フィルタとして等価的に表すことのできる、ゲート線１２５の抵抗とゲート線１２５に寄生する容量が分布定数的に存在する。

このような図９に示す構成を有する液晶表示装置を、前述の実施例１での場合と同様に上記の各フィルタを用いて単純化すると、図１０に示す等価回路図に置き換えることができる。ここでは、前記インバータ１２２を、前記インバータを構成するＮ型薄膜トランジスタの非選択状態での抵抗Ｒ_Nと、前記インバータに寄生する容量Ｃ_INVとから構成される遮断周波数ｆ_L1の低域通過フィルタ１４１として置き換え、また、前記第１の画素および第２の画素をそれぞれ、遮断周波数ｆ_Hの高域通過フィルタ１４４および１４４’として置き換えた。

このとき、低域通過フィルタ１４１と低域通過フィルタ１４２とをまとめて合成フィルタ１４３として等価的に表すと、これは前述の実施例１で説明に用いた図７と等しくなる。このことから、ゲート線駆動回路のゲート線を直接駆動するインバータの設計を従来と何等変えることなく、前記ゲート線駆動回路と前記第１の画素との間に低域通過フィルタ１４２を設けることにより、前述した実施例１と同等の効果を得ることができると言える。

以下、さらに詳しく本実施例２を説明する。本実施例２では、この低域通過フィルタ１４２の遮断周波数ｆ_L3の範囲を以下の通りに規定する。まず、非選択状態でのインバータ１２２に等価的に構成される低域通過フィルタ１４１の遮断周波数ｆ_L1と、本実施例２で新たに設ける低域通過フィルタ１４２の遮断周波数ｆ_L3との間にはｆ_L1＞ｆ_L3なる関係が、または少なくともｆ_L1≒ｆ_L3なる関係が成り立っており、この２つの低域通過フィルタ１４１、１４２を等価的に表す合成フィルタ１４３の遮断周波数が遮断周波数ｆ_L3に大きく依存していることが必要である。これは、本実施例２で新たに設ける低域通過フィルタ１４２の遮断周波数ｆ_L3を任意に設計することにより、ゲート線に最も近い画素に出力信号１４６が入力されるまでに前記信号の通過帯域を制御する必要があるためである。また、複数の画素間にまたがってゲート線に寄生して等価的に構成される分布定数型の低域通過フィルタ１４５の遮断周波数ｆ_L2と、本実施例２で新たに設ける低域通過フィルタ１４２の遮断周波数ｆ_L3との間にはｆ_L2＞ｆ_L3なる関係が、または少なくともｆ_L2≒ｆ_L3なる関係が成り立つことが必要である。この関係は前に述べた実施例１と同様に説明できる。つまり、分布定数型の低域通過フィルタ１４５によって遮断される周波数成分を極力少なくするために、その分布定数型の低域通過フィルタ１４５に前記信号を出力する前に、つまりゲート線駆動回路に最も近い画素に前記信号を出力する前に、分布定数型の低域通過フィルタの遮断周波数ｆ_L2よりも低い周波数成分を遮断する必要があるということである。

さてここで、従来のフリッカのある液晶表示装置、つまり、突き抜け電圧の差のある液晶表示装置においては、ゲート線駆動回路のゲート線を直接駆動するインバータに等価的に構成される低域通過フィルタの遮断周波数に対して、複数の画素間にまたがってゲート線に寄生して等価的に構成される分布定数型の低域通過フィルタの遮断周波数の方が低いために、ゲート線駆動回路より遠い画素ほど突き抜け電圧の絶対値は小さくなり、結果としてその突き抜け電圧の差がフリッカとして視認される、ということは前に述べた。これを本実施例２に適用すると、インバータ１２２に等価的に構成される低域通過フィルタ１４１の遮断周波数ｆ_L1と、複数の画素間にまたがってゲート線に寄生して等価的に構成される分布定数型の低域通過フィルタ１４５の遮断周波数ｆ_L2の間にはｆ_L1＞ｆ_L2なる関係が成り立っていることになる。さらに、そもそもこの突き抜け電圧が生じる液晶表示装置においては、各画素を等価的に表す高域通過フィルタの遮断周波数が、ゲート線に寄生する各低域通過フィルタの遮断周波数よりも低いこと、または少なくとも各低域通過フィルタの遮断周波数に近いことが必要である。

以上の条件をまとめると、フリッカのない液晶表示装置を得るためには、前記の各フィルタの遮断周波数の間にｆ_L1＞ｆ_L2＞ｆ_L3＞ｆ_Hなる関係が成り立つよう本実施例２で新たに設ける低域通過フィルタ１４２の遮断周波数ｆ_L3を設計するのが理想的であるが、少なくとも上記の複数の条件を全て満たすことが可能であるなら、液晶表示装置のフリッカレベルを確実に下げることができるためフリッカに関わる表示不良品の発生を少なくすることができる。

では具体的にこの低域通過フィルタをどのように構成するのかについて、以下に図１１を用いて説明する。図１１は、本実施例２を用いた液晶表示装置をいずれもある１つのゲート線について模式的に抜き出して示したものである。

まず図１１（ａ）は、ゲート線駆動回路１６１と画素群１６７との間に、抵抗と容量とから構成される低域通過フィルタ１６４を設けたものである。この場合、前記抵抗と前記容量を設計することで低域通過フィルタ１６４の遮断周波数を決定することができる。なおここでは、低域通過フィルタ１６４が分布定数型で構成されているが、集中定数型の低域通過フィルタでも構わない。

次に図（ｂ）は、ゲート線駆動回路１６２と画素群１６８との間に、ゲート電極が接地電位に電圧が印加されたＰ型薄膜トランジスタを用いた低域通過フィルタ１６５を設けたものである。等価的にみると、この低域通過フィルタ１６５が前記Ｐ型薄膜トランジスタの抵抗と前記Ｐ型薄膜トランジスタの寄生容量とから構成されることが分かる。この場合、前記Ｐ型薄膜トランジスタのチャネル幅、チャネル長、ゲート酸化膜厚などを変更する方法や、前記Ｐ型薄膜トランジスタを複数個並列接続するなどの方法より、前記抵抗と前記寄生容量とを任意に設計することが可能になり、ひいては低域通過フィルタ１６５の遮断周波数を決定することができる。ここではＰ型薄膜トランジスタを用いたものを示したが、これはＮ型薄膜トランジスタ等の同様の機能を実現できるトランジスタやダイオ−ドなどでも構わないし、さらに伝送ゲートなどのようにトランジスタなどを複数個組み合わせたものでも構わない。しかし、画素群のスイッチング素子にＮ型のトランジスタを用いた場合においてはＰ型のトランジスタを、画素群のスイッチング素子にＰ型のトランジスタを用いた場合においてはＮ型のトランジスタを前記低域通過フィルタとして用いることによってより効果が得られることを以下に説明する。ここでは図１１（ｂ）のように前記低域通過フィルタとしてＰ型のトランジスタを用いた場合を想定して説明する。前記Ｐ型薄膜トランジスタは、そのゲート電極が接地電位に電圧印加されているので常に導通状態にある。しかし同じ導通状態にあるとはいえ、ドレイン電極とソース電極の間の抵抗はそれを通過する信号の電圧によって変化し、前記信号の電圧が接地電位に近づくほど前記ドレイン電極と前記ソース電極の間の抵抗は増えることになる。つまり、非選択状態での前記Ｐ型薄膜トランジスタの抵抗は、選択状態での前記Ｐ型薄膜トランジスタの抵抗よりも高くなるわけで、そのため、非選択状態から選択状態へ移行する際の信号の遅延を、選択状態から非選択状態に移行する際の遅延よりも少なくすることができる。これにより、ゲート線の選択を開始する際におけるゲート線選択信号の遅延時間を増加させることなく、ゲート線の選択期間終了時における突き抜け電圧の差を少なくし、フリッカのない液晶表示装置を得ることができる。このことは、前記画素群にＰ型のトランジスタを用い、前記低域通過フィルタとしてＮ型のトランジスタを用いる場合においても同様のことが言える。

さて、次に図１１（ｃ）はゲート線駆動回路１６３と画素群１６９との間に、オペアンプと抵抗、容量とからなる低域通過フィルタ１６６を設けたものである。この場合、主に前記抵抗と前記容量とを設計することによって前記低域通過フィルタ１６６の遮断周波数を決定できる。また、前記オペアンプ自体の入出力インピーダンス、周波数特性などの諸特性を設計する方法でも前記低域通過フィルタ１６６遮断周波数を決定することができる。ここでは、オペアンプを用いたアクティブフィルタを例として示したが、同様の機能を有する回路であればオペアンプである必要はない。

本実施例３では、ゲート線駆動回路と画素群との間に抵抗変調回路を設けることによりフリッカのない液晶表示装置を得る方法とその駆動方法について述べる。図１２は本実施例３の一例を示す図で、ゲート線１８３に沿った等価回路として液晶表示装置を置き換えたものである。本実施例３では、ゲート線駆動回路１８１と画素群１８４との間にＮ型薄膜トランジスタからなる抵抗変調回路１８５を設けている。この抵抗変調回路１８５は、電圧源１８６から出力される抵抗変調信号によりその抵抗値を制御されており、この図では前記Ｎ型薄膜トランジスタのゲート電極に前記抵抗変調信号を入力することでその抵抗を変調している。
次に図１２の液晶表示装置の駆動方法について図１３のタイムチャートと対応させながら説明する。図１２の各点Ｐ₃₁、Ｐ₃₂、Ｐ₃₃、Ｐ₃₄における電圧波形を表したのが図１３である。ここで、点Ｐ₃₁に現れる信号はゲート線駆動回路１８１内のゲート線を直接駆動する最終インバータを駆動するラッチ信号であり、点Ｐ₃₂に現れる信号は前記最終インバータからの出力信号である。また、点Ｐ₃₃に現れる信号は抵抗変調回路１８５を制御する前記抵抗変調信号であり、これは抵抗変調回路１８５に用いられているＮ型薄膜トランジスタの閾電圧よりも高い２つの電圧状態の間を推移している。さらに、最終的に画素群のゲート電極に印加される電圧を表すのが、点Ｐ₃₄に現れる信号である。まず、画素群への書き込みを開始するために、ゲート線１８３に接続された画素群のスイッチング素子に用いられている薄膜トランジスタを導通状態にする電圧レベルの信号を、ゲート線駆動回路１８１から出力する。このとき点Ｐ₃₁の電圧が接地電位にまで下がるのとほぼ同時に点Ｐ₃₂の電圧は電源電圧にまで上がり、前記画素群を導通状態にすべくゲート線１８３（Ｐ₃₄）を充電していく。この時点では、点Ｐ₃₃に現れる抵抗変調信号が前記２つの電圧状態のうち電圧の低い方の電圧状態をとっているために、抵抗変調回路１８５は比較的抵抗の高い導通状態になっており、最終的に画素群のゲート電極に印加される電圧（Ｐ₃₄）は遅延を伴っている。その後、信号線１８７に映像信号が入力されるまで、つまり映像信号入力期間２２６が始まるまでに、前記抵抗変調信号（Ｐ₃₃）を前記２つの電圧状態のうち電圧の高い方の電圧状態をとるようにすることで抵抗変調回路１８５のＮ型薄膜トランジスタの抵抗を充分小さくし、ゲート線への印加電圧を電源電圧にまで飽和させ、画素群のスイッチング素子に用いられている薄膜トランジスタを完全な導通状態にする。さて次に、映像信号入力期間２２６において信号線１８７から入力される前記映像信号を各画素の液晶セルに書き込んだ後、再び前記抵抗変調信号（Ｐ₃₃）を前記２つの電圧状態のうち電圧の低い方の電圧状態にして選択期間２２６が終了するのを待つ。そして選択期間２２６を終了すると同時に、ゲート線駆動回路１８１は、ゲート線１８３に接続された画素群１８４のスイッチング素子に用いられている薄膜トランジスタを絶縁状態にする電圧レベルの信号（Ｐ₃₂）を出力する。しかし、このとき抵抗変調素子１８６は比較的抵抗の高い導通状態となっているため、ここで信号に遅延が生じ、最終的にゲート線に印加される電圧（Ｐ₃₄）は緩やかに下がる。これを周波数的に見ると、突き抜け電圧の原因となる高周波成分を遮断することになり、これに加えて前述の実施例１、実施例２と同様の条件を本実施例の抵抗変調回路に適用することにより、フリッカのない液晶表示装置を得ることができる。

以上の実施例３の液晶表示装置においては、ゲート線の選択終了時にだけゲート線駆動回路の電源電圧を低くする従来の方法を用いたときの前記ゲート線駆動回路の電源に寄生する全容量を充放電するのに要する消費電流に比べ、ゲート線数と同数の薄膜トランジスタだけを充放電すれば良いので遥かに少ない消費電流で同等の効果が得られる。

実施例４では、ゲート線駆動回路のシフトレジスタの出力と、前記シフトレジスタの出力を一定時間遅延させる遅延回路の出力と、必要ならば次段のシフトレジスタの出力とを、各段毎に設けた論理演算回路に入力した後、前記論理演算回路がゲート線に３状態の電圧を排他的に印加することによって、フリッカのない液晶表示装置を実現する方法について詳しく説明する。

図１４は本実施例４を包括的に説明するブロック図である。この図は、大きく分けてゲート線駆動回路２４１と画素群２４８と３つの電源線２４９、２５０、２５１とからなる。ゲート線駆動回路２４１は、シフトレジスタ２４２と遅延回路２４３と論理演算回路２４４と３つの電源線を排他的に選択する電源スイッチ２４５、２４６、２４７とからなる。このとき、電源線２４９は正電源２５２により画素群を導通状態にする電圧Ｖ_ddに印加されており、電源線２５０は負電源２５３により画素群を絶縁状態にする電圧Ｖ_ssに印加されており、さらに電源線２５１はＶ_ddより低くＶ_ssよりも高い電圧Ｖ_rrの電圧源２５４によりＶ_rrに印加されている。また、電源スイッチ２４５は電源線２４９とゲート線との間の導通状態を制御するよう設け、電源スイッチ２４６は電源線２５０と前記ゲート線との間の導通状態を制御するように設け、さらに電源スイッチ２４７は電源線２５１と前記ゲート線との間の導通状態を制御するよう設ける。

以下に、前記ゲート線駆動回路の動作の順を追って、このブロック図の流れを示す。まず、従来と同じくシフトレジスタ２４２からはゲート線を選択する選択信号が出力されたとする。このとき、論理演算回路２４４には前記選択信号と、遅延回路２４３を通して一定時間の遅延を生じた選択信号と、シフトレジスタ２４２の次段の出力とが入力される。このとき、まだ次段のゲート線は選択されていないので、シフトレジスタ２４２の次段の出力は非選択状態になっている。この状態において論理演算回路２４４は電源線２４９に接続されたスイッチ２４５だけを導通状態にする。こうして前記ゲート線は電圧Ｖ_ddに印加され、前記ゲート線に接続された画素群は導通状態となる。この状態のまま画素群に接続された信号線に映像信号を送出することにより、前記ゲート線に接続された画素群の液晶セルに信号を書き込むことができる。次に画素への書き込みが終了した後、シフトレジスタ２４２から前記ゲート線を非選択状態にする非選択信号が出力される。このとき、論理演算回路２４４には前記非選択信号と、遅延回路２４３を通して一定時間の遅延を生じた選択信号と、シフトレジスタ２４２の次段の出力とが入力される。このときシフトレジスタ２４２の次段の出力には、次段のゲート線を選択状態にする選択信号が出力されている。この状態をさらに詳細に分けて考えると、最初に、遅延回路２４３にシフトレジスタ２４２からの非選択信号が入力されてはいるものの出力が遅延しているため、遅延回路２４３の出力は選択状態のままになっている状態になることが分かる。以下この状態になっている期間を、待ち期間と言うことにする。このとき、論理演算回路２４４には、シフトレジスタからは前記ゲート線を非選択状態にする非選択信号と、前記次段のゲート線を選択状態にする選択信号と、待ち期間中の遅延回路２４３からはまだ選択状態にある選択信号が入力されている。そして論理演算の結果、論理演算回路２４４は電源スイッチ２４７だけを導通状態にし、前記待ち期間の間前記ゲート線を電圧Ｖ_rrに印加し続ける。次にこの待ち期間を過ぎて遅延回路２４３の出力も非選択状態になると、論理演算回路２４４は電源スイッチ２４６だけを導通状態にし、前記ゲート線を電圧Ｖ_ssに印加し続ける。以上を各ゲート線毎に繰り返すことにより、全てのゲート線を選択することができる。

さて、ここで前記ゲート線に印加された電圧の時系列変化について整理してみよう。まず、前記ゲート線が選択状態にされ電圧Ｖ_ddに印加される。次に、選択期間が終わると同時に前記待ち期間となって電圧Ｖ_rrに印加される。最後に待ち期間が終わると同時に前記ゲート線は非選択状態にされ電圧Ｖ_ssに印加される。
こうしてみると、従来の駆動方法と違うのは選択期間が終了したときに即座に電圧Ｖ_ssになるのではなく、電圧Ｖ_ddより低く電圧Ｖ_ssより高い電圧Ｖ_rrに一度落ちついた後でＶ_ssとなる、という点である。こうした駆動を行うことによってゲート線を選択状態から非選択状態にする際にゲート線駆動回路から前記ゲート線に印加される立ち下がり信号を緩やかにすることができる。前述の実施例と同様に信号の周波数成分に着目して言えば、立ち下がり信号の高域成分を減少させることになり、前述した突き抜け電圧の絶対値を減少させることができることになる。つまり、液晶表示装置のフリッカをなくすことができるということである。
この実施例４を実現する液晶表示装置とその動作について、以下に具体的に説明する。図１５は、本実施例４の一例を示した等価回路図である。ゲート線駆動回路２６１は、シフトレジスタ２６８と、遅延回路２６３と、２入力ＥＸＯＲゲート２６４と、２入力ＮＡＮＤゲート２６５と、Ｎ型薄膜トランジスタ２６６と、Ｐ型薄膜トランジスタ２６７と、電源線２６９とから構成される。まず、遅延回路２６３をシフトレジスタ２６８の信号出力端子に接続し、この遅延回路２６３の入力端子と出力端子とをＥＸＯＲゲート２６４の２つの入力端子にそれぞれ接続する。また一方で、遅延回路２６３の出力端子は、ゲート線２７０との間にＮ型薄膜トランジスタ２６６を介することで導通状態を制御すべく、Ｎ型薄膜トランジスタの片方のドレイン電極と接続される。また、ＥＸＯＲゲート２６４の出力端子と、次段のＥＸＯＲゲート２６４’の出力端子とをＮＡＮＤゲート２６５の２つの入力端子にそれぞれ接続する。さらに、このＮＡＮＤゲート２６５の出力端子を先ほどのＮ型薄膜トランジスタ２６６のゲート電極と接続し、ＮＡＮＤゲート２６５の出力によってゲート線２７０と遅延回路２６３との間の導通状態を制御する。また、このＮＡＮＤゲート２６５の出力端子は、電源線２６９とゲート線２７０との間の導通状態を制御するように設けたＰ型薄膜トランジスタ２６７のゲート電極とも接続されている。これをゲート線駆動回路の各段について繰り返すと図１５のゲート線駆動回路２６１を得る。

では次に図１５と、図１６に示すタイムチャートと併せ用いて、このゲート線駆動回路の動作について簡単に説明する。図１５の黒丸で示す点Ｐ₄₁〜Ｐ₄₈での電圧の時系列変化を示したのが図１６のタイムチャートである。ここでは、Ｐ₄₁、Ｐ₄₂での電圧波形から分かるようにシフトレジスタが各段に出力する選択信号は各段毎に時系列的に分離されているものとする。

順を追って説明すると、まず初期状態においてはシフトレジスタ２６８からの出力はローレベルであり、遅延回路２６３の前後（Ｐ₄₁、Ｐ₄₃）で等電位を保っているのでＥＸＯＲゲート２６４からの出力（Ｐ₄₅）もローレベルとなっている。同様に、次段のＥＸＯＲゲート２６４’からの出力（Ｐ₄₆）もローレベルとなっている。このため、この２つのＥＸＯＲゲートからの出力を入力するＮＡＮＤゲート２６５の出力はハイレベルとなっており、Ｐ型薄膜トランジスタ２６７を絶縁状態にし、Ｎ型薄膜トランジスタ２６６を導通状態にして、遅延回路２６３からのローレベルの出力（Ｐ₄₃）をゲート線２７０（Ｐ₄₈）に印加していることになる。

この均衡を破って、シフトレジスタ２６８から選択パルスが点Ｐ₄₁に出力されたとしよう。まず、遅延回路２６３の入力端子（Ｐ₄₁）はハイレベルになるが、遅延回路に２６３による信号の遅延のため、その出力端子（Ｐ₄₃）はまだローレベルのままである。よって、その遅延回路２６３の入出力信号を入力信号とするＥＸＯＲゲート２６４はハイレベルの信号（Ｐ₄₅）を出力する。このとき、次段のＥＸＯＲゲートはその２つの入力端子に何ら変化がないのでローレベルの信号（Ｐ₄₆）を出力し続けている。それ故、その２つのＥＸＯＲゲートの出力信号を入力信号とするＮＡＮＤゲート２６５はハイレベルの信号を出力し続けており、Ｎ型薄膜トランジスタ２６６を導通状態にし続け、遅延回路２６３からの出力（Ｐ₄₃）をゲート線（Ｐ₄₈）に通し続ける。この後、遅延回路２６３の遅延時間によって決定される待ち期間が終了した後も、遅延回路２６３の入出力端子の電位が等電位となりＥＸＯＲゲートの出力（Ｐ₄₅）が再びローレベルの信号を出力するのを除けば、遅延回路２６３からの出力信号（Ｐ₄₃）をゲート線２７０に印加し続けることに何ら変わりはなく、ゲート線２７０はハイレベルの電圧に印加され、画素群２６２のうち、それに接続された画素群を導通状態にする。

この後、前記画素群に映像信号の書き込みを行った後、シフトレジスタ２６８からゲート線２７１の選択期間を終了するローレベルの信号（Ｐ₄₁）が出力される。このとき同時に、シフトレジスタ２６８の次段の出力（Ｐ₄₂）は次段のゲート線を選択するためハイレベルとなる。この瞬間、遅延回路２６３の待ち期間に入るため、ＥＸＯＲゲート２６４と次段のＥＸＯＲゲート２６４’は両方ともハイレベルを出力する（Ｐ₄₅、Ｐ₄₆）。これを受けて、入力信号が両方ともハイレベルとなったＮＡＮＤゲート２６５はローレベルの信号を出力（Ｐ₄₇）し、いままでゲート線２７０と遅延回路２６３との間を導通状態に保っていたＮ型薄膜トランジスタ２６６を絶縁状態にする。さらにそれとは逆に、いままで絶縁状態であったＰ型薄膜トランジスタ２６７を導通状態にし、遅延回路２６３の待ち期間の間、電源線２６９に印加された電位をゲート線２７０に印加することになる（Ｐ₄₈）。この待ち期間が終了して遅延回路２６３の入出力信号が等電位になるのとほぼ同時に、前記２つのＥＸＯＲゲート２６４、２６４’の出力（Ｐ₄₅、Ｐ₄₆）は再び両方ともローレベルとなり、それらを入力信号とするＮＡＮＤゲート２６５の出力（Ｐ₄₇）は再びハイレベルに戻る。ということは、これは再び初期状態に戻ったのと同じことで、ゲート線２７０には遅延回路２６３からのローレベルの信号が印加されることになる。即ち、遅延回路２６３の待ち期間の終了と同時に再び初期状態に戻ることになる。一方、次段のゲート線はというと、遅延回路の待ち期間の終了と同時にハイレベルの信号が印加されており、ゲート線の選択が繰り返されていることがわかる。これをさらにゲート線駆動回路の前段で繰り返すことによって、本実施例４のゲート線駆動回路を動作させることができる。

さてここで、図１５の等価回路図と図１４のブロック図との対応関係について考えてみよう。図１４のブロック図には３本の電源線２５２、２５３、２５４があるが、図１５の等価回路図には１本の電源線２６９しか見あたらないことにまず気が付くであろう。ここではまず電源線２５１が電源線２６９に相当していることは明白だが他の２本の電源線はなくなったわけではない。図１５では省略したシフトレジスタ２６８やＮＡＮＤゲート、ＥＸＯＲゲート等々を駆動する正負２つの電圧源が存在していることは、先ほどから述べているハイレベル、ローレベルに相当する電圧の存在からおのずと明かであろう。つまり、前記ハイレベルに相当する電圧を出力する正の電圧源と電源線が、図１４でいう電圧源２５２と電源線２４９であり、これに対して前記ローレベルに相当するの電圧を出力する負の電圧源が、図１４でいう電圧源２５３と電源線２５０に対応しているのである。

以上、実施例４では、ゲート線駆動回路２４１の内部に本実施例４の回路が組み込まれているものとしたが、同様の構成を有する回路であれば例えば画素群２４３の直前などに設けても構わない。また、遅延回路についてだが、例えばインバータを複数段接続して入力と出力に遅延を生じさせるような遅延回路でも構わないし、容量に蓄えられた電荷の放出時間を利用するような遅延回路など、一定の遅延時間を確保できるものであるならばどのような遅延回路でも構わない。さらには、新たに外部から遅延回路にその遅延時間を制御する信号を送出する配線を設けても構わない。

従来の液晶表示装置の構成を説明する図である。 従来の液晶表示装置を説明する等価回路図である。 従来の液晶表示装置の駆動方法の一例を説明する図。 従来の液晶表示装置を、一本のゲート線について等価的に抜き出して説明する図である。 従来の液晶表示装置の液晶に印加される電圧の過渡応答を説明する図である。 本発明の実施例１の一例を説明する図である。 図６の本発明の実施例１をより単純化した等価回路にして説明する図である。 本発明の実施例１の成立条件を説明する図である。図８（ａ）は従来の各周波数フィルタの周波数特性の関係を表す図である。図８（ｂ）は実施例１での各周波数フィルタの周波数特性の関係を表す図である。図８（ｃ）は図８（ａ）の条件が成り立つときの各周波数フィルタ通過後の点Ｐ₁，点Ｐ₂での周波数特性の関係を表す図である。図８（ｄ）は図８（ｂ）の条件が成り立つときの各周波数フィルタ通過後の点Ｐ₁，点Ｐ₂での周波数特性の関係を表す図である。図８（ｅ）は図８（ａ）の条件が成り立つときの各周波数フィルタ通過後の点Ｐ₁，点Ｐ₂での電圧波形を表す図である。図８（ｆ）は図８（ｂ）の条件が成り立つときの各周波数フィルタ通過後の点Ｐ₁，点Ｐ₂での電圧波形を表す図である。 本発明の実施例２の一例を説明する図である。 図９の本発明の実施例２をより単純化した等価回路にして説明する図である。 本発明の実施例２の具体例を説明する図である。図１１（ａ）は抵抗と容量とからなる低域通過フィルタを用いた具体例を説明する図である。図１１（ｂ）は薄膜トランジスタからなる低域通過フィルタを用いた具体例を説明する図である。図１１（ｃ）はオペアンプと容量、抵抗とからなる低域通過フィルタを用いた具体例を説明する図である。 本発明の実施例３の一例を説明する図である。 図１２の実施例３の駆動方法の一例を説明する図である。 本発明の実施例４の一例を説明する図である。 本発明の実施例４の一例を説明する図である。 本発明の実施例４の駆動方法の一例を説明する図である。

符号の説明

２０１ ・・・ ソース線駆動回路
２０２ ・・・ ゲート線駆動回路
２０３ ・・・ 画素マトリクス
２０４ ・・・ 透明な絶縁基板
２０５ ・・・ 薄膜トランジスタ
２０６ ・・・ 液晶セル
Ｘ₁，Ｘ₂，Ｘ₃ ・・・ ソース線
Ｙ₁，Ｙ₂，Ｙ₃ ・・・ ゲート線
３０１ ・・・ ソース線駆動回路
３０２ ・・・ ゲート線駆動回路
３０３ ・・・ 画素マトリクス
３０４ ・・・ Ｘ側シフトレジスタ
３０５ ・・・ Ｘ側バッファ
３０６ ・・・ ビデオ信号線
３０７，３０７’ ・・・ アナログスイッチ
３０８，３０８’ ・・・ ソース線
３０９ ・・・ Ｙ側シフトレジスタ
３１０ ・・・ Ｙ側バッファ
３１１，３１１’ ・・・ ゲート線
３１２，３１２’ ・・・ 薄膜トランジスタ
３１３，３１３’ ・・・ 液晶セル
３３１ ・・・ クロックＣＬＸで規定されるクロックドインバータ
３３２ ・・・ クロックＣＬＸ＊で規定されるクロックドインバータ
３３３ ・・・ インバータ
３３４ ・・・ Ｘ側シフトレジスタの基本セル
３３５ ・・・ クロックＣＬＹで規定されるクロックドインバータ
３３６ ・・・ クロックＣＬＹ＊で規定されるクロックドインバータ
３３７ ・・・ インバータ
３３８ ・・・ ＮＯＲ論理ゲート
３３９ ・・・ Ｙ側シフトレジスタの基本セル
３４１ ・・・ Ｘ側シフトレジスタのスタートパルス入力端子
３４２ ・・・ Ｙ側シフトレジスタのスタートパルス入力端子
３４４ ・・・ ビデオ信号入力端子
ＣＬＸ，ＣＬＸ＊ ・・・ クロックＣＬＸおよびクロックＣＬＸ＊
ＣＬＹ，ＣＬＹ＊ ・・・ クロックＣＬＹおよびクロックＣＬＹ＊
Ｐ₁，Ｐ₂ ・・・ 図２の等価回路の点Ｐ₁および点Ｐ₂ Ｑ₁，Ｑ₂ ・・・ 図２の等価回路の点Ｑ₁および点Ｑ₂ Ｒ₁，Ｒ₂ ・・・ 図２の等価回路の点Ｒ
₁および点Ｒ₂ Ｖ₁ ・・・ 図２の等価回路の点Ｖ₁
Ｐ₁，Ｐ₂ ・・・ 図２の等価回路の点Ｐ₁および点Ｐ₂ Ｑ₁，Ｑ₂ ・・・ 図２の等価回路の点Ｑ₁および点Ｑ₂ Ｒ₁，Ｒ₂ ・・・ 図２の等価回路の点Ｒ ４０１ ・・・ 図２の点Ｐ１での電圧波形
４０２ ・・・ 図２の点Ｐ２での電圧波形
４０３ ・・・ 図２の点Ｑ１での電圧波形
４０４ ・・・ 図２の点Ｑ２での電圧波形
４０５ ・・・ 図２の点Ｖ１での電圧波形
４０６ ・・・ 図２の点Ｒ１での電圧波形
４０７ ・・・ 図２の点Ｒ２での電圧波形
４０８ ・・・ ビデオ中心
４１１ ・・・ 図２のクロックＣＬＹの電圧波形
４１２ ・・・ 図２のクロックＣＬＸの電圧波形
５０１，５０１’ ・・・ 画素トランジスタ
５０２ ・・・ ゲート選択パルス
５０３ ・・・ ゲート線
５０４，５０４’ ・・・ 液晶セル
５０５，５０５’ ・・・ ゲート線５０３と液晶セル５０４，５０４’との間の結合容量
５０８ ・・・ 第１の低域通過フィルタ
５０９ ・・・ 第２の低域通過フィルタ
５１０ ・・・ 第１の遅延パルス
５１１ ・・・ 第２の遅延パルス
Ｃ₁，Ｃ₂，Ｇ₁，Ｇ₂ ・・・ 図４の等価回路図の点Ｃ₁，Ｃ₂，Ｇ₁，Ｇ₂ ６０１ ・・・ 時間軸
６０２ ・・・ ゲート選択パルスの電圧
６０３ ・・・ 液晶印加電圧
６１１ ・・・ 理想的に遅延のないゲート選択パルス
６１２ ・・・ 図４の点Ｇ₁におけるゲート選択パルス
６１３ ・・・ 図４の点Ｇ₂におけるゲート選択パルス
６２１ ・・・ 理想的に遅延のないゲート選択パルスが入力されたときの液晶印加電圧の波形
６２２ ・・・ 図４の点Ｃ₁における液晶印加電圧波形
６２３ ・・・ 図４の点Ｃ₂における液晶印加電圧波形
７０１ ・・・ ゲート線駆動回路
７０２ ・・・ ゲート線駆動回路７０１の最終インバータ７０３を駆動するラッチ信号
７０３ ・・・ ゲート線駆動回路７０１のゲート線７０４を直接駆動する最終インバータ
７０４ ・・・ ゲート線
７０５ ・・・ ゲート線駆動回路７０１に最も近い画素
７０５’ ・・・ ゲート線駆動回路７０１から最も遠い画素
７０６，７０６’ ・・・ 画素トランジスタ
７０７ ・・・ 画素７０５と画素７０５’の間のゲート線に分布定数状に寄生する容量と抵抗
Ｖ_dd ・・・ 正電源電圧
Ｒ_N，Ｒ_P ・・・ 最終インバータ７０３を構成するＮ型，Ｐ型薄膜トランジスタの抵抗
Ｉ_P，Ｉ_N ・・・ 最終インバータ７０３を構成するＮ型，Ｐ型薄膜トランジスタに流れる電流
ＧＮＤ ・・・ 接地電源
８０１，８０２ ・・・ 低域通過フィルタ
８０３，８０３’ ・・・ 高域通過フィルタ
８０４ ・・・ ゲート線駆動回路の最終インバータの出力信号
９０１ ・・・ 周波数軸
９０２ ・・・ 各周波数フィルタのゲインを表す軸
９０３ ・・・ 点Ｐ₁，点Ｐ₂での信号のゲインを表す軸 ９０４ ・・・ 時間軸
９０５ ・・・ 点Ｐ₁，点Ｐ₂での電圧波形
９０６ ・・・ 図７の低域通過フィルタ８０１の周波数特性
９０７ ・・・ 図７の低域通過フィルタ８０２の周波数特性
９０８ ・・・ 図７の高域通過フィルタ８０３，８０３’の周波数特性
９０９ ・・・ 点Ｐ₁での周波数特性
９１０ ・・・ 点Ｐ₂での周波数特性
９１１ ・・・ 点Ｐ₁での電圧波形
９１２ ・・・ 点Ｐ₂での電圧波形
１２１ ・・・ ゲート線駆動回路
１２２ ・・・ ゲート線駆動回路１２２内のゲート線１２５を直接駆動する最終インバータ
１２３ ・・・ 新たに設ける低域通過フィルタ
１２４，１２４’ ・・・ 第１の画素，第２の画素
１２５ ・・・ ゲート線
１４１，１４２ ・・・ 低域通過フィルタ
１４３ ・・・ 低域通過フィルタ１４１と低域通過フィルタ１４２とを合成し表した合成フィルタ
１４４，１４４’ ・・・ 高域通過フィルタ
１４５ ・・・ 低域通過フィルタ
１４６ ・・・ 最終インバータの出力信号
１６１，１６２，１６３ ・・・ ゲート線駆動回路
１６４ ・・・ 容量と抵抗とから構成される低域通過フィルタ
１６５ ・・・ Ｐ型薄膜トランジスタから構成される低域通過フィルタ
１６６ ・・・ オペアンプと容量、抵抗とから構成される低域通過フィルタ １６７，１６８，１６９ ・・・ 画素マトリクス
１８１ ・・・ ゲート線駆動回路
１８２ ・・・ 最終インバータの出力信号
１８３ ・・・ ゲート線
１８４ ・・・ 画素マトリクス
１８５ ・・・ Ｎ型薄膜トランジスタを用いた抵抗変調回路
１８６ ・・・ 抵抗変調信号源
１８７ ・・・ 信号線
Ｐ₃₁，Ｐ₃₂，Ｐ₃₃，Ｐ₃₄ ・・・ 点Ｐ₃₁，Ｐ₃₂，Ｐ₃₃，Ｐ₃₄ ２２１ ・・・ 図１２の点Ｐ₃₁での電圧波形
２２２ ・・・ 図１２の点Ｐ₃₂での電圧波形
２２３ ・・・ 図１２の点Ｐ₃₃での電圧波形
２２４ ・・・ 図１２の点Ｐ₃₄での電圧波形
２２５ ・・・ ゲート線選択期間
２２６ ・・・ 映像信号入力期間
２４１ ・・・ ゲート線駆動回路
２４２ ・・・ シフトレジスタ
２４３ ・・・ 遅延回路
２４４ ・・・ 論理演算回路
２４５ ・・・ 電源線２４９とゲート線との間の導通状態を制御するスイッチ
２４６ ・・・ 電源線２５０とゲート線との間の導通状態を制御するスイッチ
２４７ ・・・ 電源線２５１とゲート線との間の導通状態を制御するスイッチ
２４８ ・・・ 画素マトリクス
２４９ ・・・ 電圧Ｖ_ddの電源線
２５０ ・・・ 電圧Ｖ_ssの電源線
２５１ ・・・ 電圧Ｖ_rrの電源線
２５２ ・・・ 電圧Ｖ_ddの電圧源
２５３ ・・・ 電圧Ｖ_ssの電圧源
２５４ ・・・ 電圧Ｖ_rrの電圧源
２６１ ・・・ ゲート線駆動回路
２６２ ・・・ 画素マトリクス
２６３ ・・・ 遅延回路
２６４，２６４’ ・・・ ＥＸＯＲゲート
２６５ ・・・ ＮＡＮＤゲート
２６６ ・・・ Ｎ型薄膜トランジスタ
２６７ ・・・ Ｐ型薄膜トランジスタ
２６８ ・・・ シフトレジスタ
２６９ ・・・ 電源線
２７０ ・・・ ゲート線
Ｐ₄₁，Ｐ₄₂，Ｐ₄₃，Ｐ₄₄，Ｐ₄₅，Ｐ₄₆，Ｐ₄₇，Ｐ₄₈ ・・・ 等価回路の各点、点Ｐ₄₁，点Ｐ₄₂，点Ｐ₄₃，点Ｐ₄₄，点Ｐ₄₅，点Ｐ₄₆，点Ｐ₄₇，点Ｐ₄₈ ２８１ ・・・ 図１５の点Ｐ₄₁での電圧波形
２８２ ・・・ 図１５の点Ｐ₄₂での電圧波形
２８３ ・・・ 図１５の点Ｐ₄₃での電圧波形
２８４ ・・・ 図１５の点Ｐ₄₄での電圧波形
２８５ ・・・ 図１５の点Ｐ₄₅での電圧波形
２８６ ・・・ 図１５の点Ｐ₄₆での電圧波形
２８７ ・・・ 図１５の点Ｐ₄₇での電圧波形

Claims (2)

1. 複数のゲート線と複数のソース線、および前記各ゲート線と前記各ソース線との交差に対応して形成された複数の画素を有するアクティブマトリクス型の液晶表示装置であって、
   前記各ゲート線を駆動するゲート線駆動回路はインバータを含み、
   前記ゲート線を選択状態とするときの前記インバータの第１の電圧源と前記ゲート線との間に流れる電流に対して、前記ゲート線を非選択状態とするときの前記インバータの第２の電圧源と前記ゲート線との間に流れる電流を少なくするように構成されるとともに、
   前記ゲート線を非選択状態とするときの前記第２の電圧源と前記ゲート線との間の抵抗Ｒと、前記インバータに寄生する全容量Ｃと、前記ゲート線駆動回路から最も近い画素と最も遠い画素との間のゲート線に分布定数状に存在する寄生容量および寄生抵抗を第２の低域通過フィルタとして等価的に表わした時の遮断周波数ｆ_L2との間に、
   Ｒ＞１／（２π×Ｃ×ｆ_L2）なる関係、または、Ｒと１／（２π×Ｃ×ｆ_L2）とが同一となる関係が成り立つようにすることを特徴とするアクティブマトリクス型の液晶表示装置。
2. 前記インバータが相補型インバータであり、
   前記各画素のスイッチング素子としてＮ型トランジスタを用いる場合には、
   前記相補型インバータを構成するＰ型トランジスタの線形領域でのオン電流に対してＮ型トランジスタの線形領域でのオン電流が小さくなるように、前記相補型インバータを構成し、
   画素のスイッチング素子としてＰ型トランジスタを用いる場合には、
   前記相補型インバータを構成するＮ型トランジスタの線形領域でのオン電流に対してＰ型トランジスタの線形領域でのオン電流が小さくなるように、前記相補型インバータを構成することを特徴とする請求項１に記載のアクティブマトリクス型の液晶表示装置。
   

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