JP2003086697A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003086697A JP2003086697A JP2001279041A JP2001279041A JP2003086697A JP 2003086697 A JP2003086697 A JP 2003086697A JP 2001279041 A JP2001279041 A JP 2001279041A JP 2001279041 A JP2001279041 A JP 2001279041A JP 2003086697 A JP2003086697 A JP 2003086697A
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- Japan
- Prior art keywords
- inductor
- substrate
- semiconductor device
- soi
- insulating film
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 高いＱのオンチップタイプのインダクタを有
する半導体装置を実現する。 【解決手段】 高抵抗の支持基板上１に埋込酸化膜２を
介してＳＯＩ層３を形成したＳＯＩ基板と、該ＳＯＩ基
板上の前記ＳＯＩ層を一部除去することにより露出した
前記埋込酸化膜上に層間絶縁膜４を介して形成したイン
ダクタ５とを有する。
する半導体装置を実現する。 【解決手段】 高抵抗の支持基板上１に埋込酸化膜２を
介してＳＯＩ層３を形成したＳＯＩ基板と、該ＳＯＩ基
板上の前記ＳＯＩ層を一部除去することにより露出した
前記埋込酸化膜上に層間絶縁膜４を介して形成したイン
ダクタ５とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、インダクタをオン
チップ形態で一体形成した半導体装置に関するものであ
る。
チップ形態で一体形成した半導体装置に関するものであ
る。
【０００２】
【従来の技術】従来から、半導体装置内にインダクタを
一体形成するオンチップタイプのインダクタが要求され
ていたが、比抵抗の小さな通常の半導体基板上に形成し
たインダクタでは、エネルギー損失が大きくなり、高周
波動作に適しないという問題があった。
一体形成するオンチップタイプのインダクタが要求され
ていたが、比抵抗の小さな通常の半導体基板上に形成し
たインダクタでは、エネルギー損失が大きくなり、高周
波動作に適しないという問題があった。
【０００３】そこで、図６に示すように、比抵抗の大き
な支持基板１上に埋込酸化膜２を介してＳＯＩ層３を形
成したＳＯＩ基板を使用し、そのＳＯＩ基板上のＳＯＩ
層３上に層間絶縁膜４を形成し、その上にインダクタ５
を形成していた。
な支持基板１上に埋込酸化膜２を介してＳＯＩ層３を形
成したＳＯＩ基板を使用し、そのＳＯＩ基板上のＳＯＩ
層３上に層間絶縁膜４を形成し、その上にインダクタ５
を形成していた。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな構造のインダクタ５は、その直下に高不純物濃度の
ＳＯＩ層３が介在するため、支持基板１との間の寄生容
量を介して変位電流がインダクタ５から支持基板１に流
れ、またインダクタ５の磁界により誘起された渦電流
（eddy current)が流れ、これによりエネルギーが消費
され、Ｑが低下するという問題があった。なお、Ｑは、 Ｑ＝２π・（Estore/Ediss） で表される。Estoreはenergy stored per cycleであ
り、Edissはenergy dissipated per cycleである。変位
電流や渦電流が流れるとEdissが大きくなり、Ｑが低下
する。
うな構造のインダクタ５は、その直下に高不純物濃度の
ＳＯＩ層３が介在するため、支持基板１との間の寄生容
量を介して変位電流がインダクタ５から支持基板１に流
れ、またインダクタ５の磁界により誘起された渦電流
（eddy current)が流れ、これによりエネルギーが消費
され、Ｑが低下するという問題があった。なお、Ｑは、 Ｑ＝２π・（Estore/Ediss） で表される。Estoreはenergy stored per cycleであ
り、Edissはenergy dissipated per cycleである。変位
電流や渦電流が流れるとEdissが大きくなり、Ｑが低下
する。
【０００５】図７はこのインダクタ５の等価回路を示す
図であり、Ｌはインダクタ５のインダクタンス、Ｒ１は
直列の寄生抵抗、Ｃ１は並列の寄生容量、Ｒ２，Ｒ３は
基板側の寄生抵抗、Ｃ２，Ｃ３が基板側の寄生容量であ
り、上記のようにインダクタ５の直下に高不純物濃度の
ＳＯＩ層３が存在すると、磁界によってＳＯＩ層に渦電
流が誘起され、また寄生抵抗Ｒ２，Ｒ３の値が小さくな
ることにより変位電流が大きくなり、エネルギーが消費
されるため、Ｑが低下する。
図であり、Ｌはインダクタ５のインダクタンス、Ｒ１は
直列の寄生抵抗、Ｃ１は並列の寄生容量、Ｒ２，Ｒ３は
基板側の寄生抵抗、Ｃ２，Ｃ３が基板側の寄生容量であ
り、上記のようにインダクタ５の直下に高不純物濃度の
ＳＯＩ層３が存在すると、磁界によってＳＯＩ層に渦電
流が誘起され、また寄生抵抗Ｒ２，Ｒ３の値が小さくな
ることにより変位電流が大きくなり、エネルギーが消費
されるため、Ｑが低下する。
【０００６】本発明は以上のような点に鑑みてなされた
もので、その目的は、高周波動作時であっても必要なＱ
が充分確保できるようにしたインダクタを有する半導体
装置を提供することである。
もので、その目的は、高周波動作時であっても必要なＱ
が充分確保できるようにしたインダクタを有する半導体
装置を提供することである。
【０００７】
【課題を解決するための手段】上記課題を解決するため
の請求項１に係る発明は、高抵抗の支持基板上に埋込酸
化膜を介してＳＯＩ層を形成したＳＯＩ基板と、該ＳＯ
Ｉ基板上の前記ＳＯＩ層を一部除去することにより露出
した前記埋込酸化膜上に層間絶縁膜を介して形成したイ
ンダクタとを有することを特徴とする半導体装置とし
た。
の請求項１に係る発明は、高抵抗の支持基板上に埋込酸
化膜を介してＳＯＩ層を形成したＳＯＩ基板と、該ＳＯ
Ｉ基板上の前記ＳＯＩ層を一部除去することにより露出
した前記埋込酸化膜上に層間絶縁膜を介して形成したイ
ンダクタとを有することを特徴とする半導体装置とし
た。
【０００８】請求項２の発明は、請求項１に係る発明に
おいて、前記支持基板の比抵抗が、１×１０2〜１×１
０10Ω・cmであることを特徴とする半導体装置とした。
おいて、前記支持基板の比抵抗が、１×１０2〜１×１
０10Ω・cmであることを特徴とする半導体装置とした。
【０００９】
【発明の実施の形態】図１(a)〜(d)は本発明の半導体装
置の製造方法の説明図である。ここでは、高抵抗基板を
シリコンの支持基板１としたＳＯＩ基板を作製する。２
は埋込酸化膜、３はＳＯＩ層である。この後、インダク
タ形成領域のＳＯＩ層３を選択的にエッチングで除去
し、その後に通常のプロセスによってＳＯＩ層３部分に
トランジスタを形成する（図示せず）。そして、その後
に層間絶縁膜４をＣＶＤ法等によって堆積して形成し、
その後にＳＯＩ層３を除去した領域における層間絶縁膜
４の上面に金属薄膜を堆積し、マスキングし、更にエッ
チングすることにより、２層金属薄膜によるインダクタ
５を形成する。図２はこのインダクタ５のパターンを示
す図で、２つの引出部５ａ，５ｂのうちの一方の引出部
５ｂが下層となるように５ターンの渦巻形状のコイル部
５ｃが形成されている。なお、層間絶縁膜４はこのイン
ダクタ５の上層金属と下層金属を絶縁するために、第１
層間絶縁膜と第２層間絶縁膜の２層で形成される。
置の製造方法の説明図である。ここでは、高抵抗基板を
シリコンの支持基板１としたＳＯＩ基板を作製する。２
は埋込酸化膜、３はＳＯＩ層である。この後、インダク
タ形成領域のＳＯＩ層３を選択的にエッチングで除去
し、その後に通常のプロセスによってＳＯＩ層３部分に
トランジスタを形成する（図示せず）。そして、その後
に層間絶縁膜４をＣＶＤ法等によって堆積して形成し、
その後にＳＯＩ層３を除去した領域における層間絶縁膜
４の上面に金属薄膜を堆積し、マスキングし、更にエッ
チングすることにより、２層金属薄膜によるインダクタ
５を形成する。図２はこのインダクタ５のパターンを示
す図で、２つの引出部５ａ，５ｂのうちの一方の引出部
５ｂが下層となるように５ターンの渦巻形状のコイル部
５ｃが形成されている。なお、層間絶縁膜４はこのイン
ダクタ５の上層金属と下層金属を絶縁するために、第１
層間絶縁膜と第２層間絶縁膜の２層で形成される。
【００１０】本発明の半導体装置のインダクタ５は、そ
の直下に高不純物濃度のシリコン領域が無く、そのイン
ダクタ５の直下は誘電体である層間絶縁膜４と埋込酸化
膜２と高抵抗の支持基板１であるので、図７における寄
生容量Ｃ２，Ｃ３が小さくなりまた寄生抵抗Ｒ２，Ｒ３
が大きくなり、その直下領域での変位電流や渦電流によ
るエネルギー損失が少なくなり、高いＱを得ることがで
きる。
の直下に高不純物濃度のシリコン領域が無く、そのイン
ダクタ５の直下は誘電体である層間絶縁膜４と埋込酸化
膜２と高抵抗の支持基板１であるので、図７における寄
生容量Ｃ２，Ｃ３が小さくなりまた寄生抵抗Ｒ２，Ｒ３
が大きくなり、その直下領域での変位電流や渦電流によ
るエネルギー損失が少なくなり、高いＱを得ることがで
きる。
【００１１】ここで、複数の異なった条件の半導体装置
上のインダクタについてシミュレーションを行ったの
で、その結果を説明する。まず図３は半導体層上のイン
ダクタのデータを示す図である。ここでは、 低抵抗基板を使用したＢｉＣＭＯＳ半導体装置上のイ
ンダクタ 高抵抗基板を使用したＢｉＣＭＯＳ半導体装置上のイ
ンダクタ 低抵抗基板を使用したＳＯＩＢｉＣＭＯＳ半導体装置
上のインダクタ 高抵抗基板を使用したＳＯＩＢｉＣＭＯＳ半導体装置
上のインダクタ 低抵抗基板を使用したＳＯＩ基板上のＳＯＩ層除去領
域上に絶縁膜を介して形成したインダクタ 高抵抗基板を使用したＳＯＩ基板上のＳＯＩ層除去領
域上に絶縁膜を介して形成したインダクタ 超高抵抗基板を使用したＳＯＩ基板上のＳＯＩ層除去
領域上に絶縁膜を介して形成したインダクタ の７種類のインダクタについて、それぞれＱのシミュレ
ションを行った。なお、ＥＰＩ層はエピタキシャル層の
ことである。また、インダクタ５はＬＯＣＯＳ酸化膜又
は埋込酸化膜の上に第１層間絶縁膜を配置し、その上に
メタル１により引出部５ｂを配置し、その上に第２層間
絶縁膜を配置し、その上にメタル２により引出部５ａ及
びコイル部５ｃを配置し、メタル１とメタル２を一部で
接続した構造である。
上のインダクタについてシミュレーションを行ったの
で、その結果を説明する。まず図３は半導体層上のイン
ダクタのデータを示す図である。ここでは、 低抵抗基板を使用したＢｉＣＭＯＳ半導体装置上のイ
ンダクタ 高抵抗基板を使用したＢｉＣＭＯＳ半導体装置上のイ
ンダクタ 低抵抗基板を使用したＳＯＩＢｉＣＭＯＳ半導体装置
上のインダクタ 高抵抗基板を使用したＳＯＩＢｉＣＭＯＳ半導体装置
上のインダクタ 低抵抗基板を使用したＳＯＩ基板上のＳＯＩ層除去領
域上に絶縁膜を介して形成したインダクタ 高抵抗基板を使用したＳＯＩ基板上のＳＯＩ層除去領
域上に絶縁膜を介して形成したインダクタ 超高抵抗基板を使用したＳＯＩ基板上のＳＯＩ層除去
領域上に絶縁膜を介して形成したインダクタ の７種類のインダクタについて、それぞれＱのシミュレ
ションを行った。なお、ＥＰＩ層はエピタキシャル層の
ことである。また、インダクタ５はＬＯＣＯＳ酸化膜又
は埋込酸化膜の上に第１層間絶縁膜を配置し、その上に
メタル１により引出部５ｂを配置し、その上に第２層間
絶縁膜を配置し、その上にメタル２により引出部５ａ及
びコイル部５ｃを配置し、メタル１とメタル２を一部で
接続した構造である。
【００１２】図４は各インダクタ〜について、動作
周波数を0.1ＧＨｚ〜１０ＧＨｚに亘って変化させたと
きのＱの値とその特性図である。とのインダクタが
高周波領域において飛び抜けて高いＱを示していること
がわかる。なお、とのインダクタはほぼ同じ特性で
ある。
周波数を0.1ＧＨｚ〜１０ＧＨｚに亘って変化させたと
きのＱの値とその特性図である。とのインダクタが
高周波領域において飛び抜けて高いＱを示していること
がわかる。なお、とのインダクタはほぼ同じ特性で
ある。
【００１３】図５はのインダクタの基板の比抵抗を１
０Ω・cm、１０2Ω・cm、１０3Ω・cm、１０4Ω・cm、
１０5Ω・cmとしたとき、およびのインダクタにおい
て、動作周波数が３ＧＨｚ，５ＧＨｚ、１０ＧＨｚの各
場合のＱの値とその特性図である。基板の比抵抗が１０
2Ω・cm以上において高いＱ値を示し、１０4Ω・cmを超
えると各周波数でほぼ一定値を示していることが分か
る。なお、特性図では誘電体基板を使うのインダクタ
については記載しなかった。
０Ω・cm、１０2Ω・cm、１０3Ω・cm、１０4Ω・cm、
１０5Ω・cmとしたとき、およびのインダクタにおい
て、動作周波数が３ＧＨｚ，５ＧＨｚ、１０ＧＨｚの各
場合のＱの値とその特性図である。基板の比抵抗が１０
2Ω・cm以上において高いＱ値を示し、１０4Ω・cmを超
えると各周波数でほぼ一定値を示していることが分か
る。なお、特性図では誘電体基板を使うのインダクタ
については記載しなかった。
【００１４】以上から、高Ｑを得ることができるインダ
クタの条件としては、高抵抗の基板を使用したＳＯＩ基
板上のＳＯＩ層除去領域上に絶縁膜を介して形成したイ
ンダクであって、且つ該基板の比抵抗が１０2Ω・cm〜
１０10Ω・cmであることが好ましいことが分かる。
クタの条件としては、高抵抗の基板を使用したＳＯＩ基
板上のＳＯＩ層除去領域上に絶縁膜を介して形成したイ
ンダクであって、且つ該基板の比抵抗が１０2Ω・cm〜
１０10Ω・cmであることが好ましいことが分かる。
【００１５】
【発明の効果】以上から本発明によれば、インダクタの
直下に高不純物濃度の領域が無いので、その直下領域で
のエネルギーの損失が少なくなり、高いＱを得ることが
できる利点がある。
直下に高不純物濃度の領域が無いので、その直下領域で
のエネルギーの損失が少なくなり、高いＱを得ることが
できる利点がある。
【図１】 本発明の半導体装置の製造方法の説明図であ
る。
る。
【図２】 インダクタのパターンを示す平明図である。
【図３】 シミュレーションに用いたインダクタの条件
の説明図である。
の説明図である。
【図４】 各インダクタの各動作周波数でのＱ値の説明
図である。
図である。
【図５】 基板の比抵抗を異ならせたのインダクタと
のインダクタの各動作周波数でのＱ値の説明図であ
る。
のインダクタの各動作周波数でのＱ値の説明図であ
る。
【図６】 従来の半導体装置の断面図である。
【図７】 インダクタの等価回路の回路図である。
１：支持基板
２：埋込酸化膜
３：ＳＯＩ層
４：層間絶縁膜
５：インダクタ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04
27/06
Claims (2)
- 【請求項１】高抵抗の支持基板上に埋込酸化膜を介して
ＳＯＩ層を形成したＳＯＩ基板と、該ＳＯＩ基板上の前
記ＳＯＩ層を一部除去することにより露出した前記埋込
酸化膜上に層間絶縁膜を介して形成したインダクタとを
有することを特徴とする半導体装置。 - 【請求項２】前記支持基板の比抵抗が、１×１０2〜１
×１０10Ω・cmであることを特徴とする請求項１に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001279041A JP2003086697A (ja) | 2001-09-14 | 2001-09-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001279041A JP2003086697A (ja) | 2001-09-14 | 2001-09-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003086697A true JP2003086697A (ja) | 2003-03-20 |
Family
ID=19103303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001279041A Pending JP2003086697A (ja) | 2001-09-14 | 2001-09-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003086697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005024949A1 (ja) * | 2003-08-28 | 2006-11-16 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JP2014135506A (ja) * | 2007-01-29 | 2014-07-24 | Renesas Electronics Corp | 半導体装置 |
-
2001
- 2001-09-14 JP JP2001279041A patent/JP2003086697A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005024949A1 (ja) * | 2003-08-28 | 2006-11-16 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JP4497093B2 (ja) * | 2003-08-28 | 2010-07-07 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JP2014135506A (ja) * | 2007-01-29 | 2014-07-24 | Renesas Electronics Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080703 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090318 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090319 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090708 |