JP2003078145A - Active matrix substrate and its manufacturing method - Google Patents

Active matrix substrate and its manufacturing method

Info

Publication number
JP2003078145A
JP2003078145A JP2002183390A JP2002183390A JP2003078145A JP 2003078145 A JP2003078145 A JP 2003078145A JP 2002183390 A JP2002183390 A JP 2002183390A JP 2002183390 A JP2002183390 A JP 2002183390A JP 2003078145 A JP2003078145 A JP 2003078145A
Authority
JP
Japan
Prior art keywords
thin film
film transistor
data line
insulating layer
active matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002183390A
Other languages
Japanese (ja)
Inventor
Mitsutoshi Miyasaka
光敏 宮坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2002183390A priority Critical patent/JP2003078145A/en
Publication of JP2003078145A publication Critical patent/JP2003078145A/en
Pending legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To provide an active matrix substrate having good characteristics and to provide a simple method for manufacturing the same. SOLUTION: The active matrix substrate comprises a source wiring of a metal in a lowermost layer. Accordingly, the excellent active matrix substrate having small defect can be manufactured in simple manufacturing steps.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は薄膜トランジスタ(以後
TFTと略記)を画素用スイッチング素子としているア
クティブマトリックス基板(以後AM基板と略記)とそ
の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix substrate (hereinafter abbreviated as AM substrate) using a thin film transistor (hereinafter abbreviated as TFT) as a pixel switching element and a method for manufacturing the same.

【0002】[0002]

【従来の技術】図3及び図4は従来技術に依るAM基板
を説明した図で有る。
2. Description of the Related Art FIGS. 3 and 4 are views for explaining an AM substrate according to the prior art.

【0003】図3に示すAM基板はコプレナー型TFT
を画素用スイッチング素子として用いている。図3−a
はその平面図で有り、図3−bはB−B’に於ける断面
図で有る。このAM基板では絶縁性基板上の最下層にチ
ャンネル領域301、ソース領域302、ドレイン領域
303より成るTFTの半導体層が有り、これを覆う様
にゲート絶縁膜304が有る。更にその上にゲート電極
・線305が乗り、層間絶縁膜306がゲート電極・線
305とゲート絶縁膜304を被覆している。ゲート絶
縁膜304と層間絶縁膜306を通じて開穴されたコン
タクト・ホール307を介して画素電極308はドレイ
ン領域303と電気的導通が取られ、又データ線309
はソース領域302と電気的導通が取られている。通常
は画素電極308材料とデータ線309材料は異なって
いるので、この構造のAM基板を作成するには少なくと
も6回の成膜過程に5回のフォトリソグラフィー加工工
程が必要で、各画素に対して2個のコンタクト・ホール
が存在している。
The AM substrate shown in FIG. 3 is a coplanar TFT.
Is used as a pixel switching element. Figure 3-a
Is a plan view thereof, and FIG. 3B is a sectional view taken along line BB ′. In this AM substrate, a semiconductor layer of a TFT including a channel region 301, a source region 302 and a drain region 303 is provided as the lowermost layer on an insulating substrate, and a gate insulating film 304 is provided so as to cover the semiconductor layer. Further, the gate electrode / line 305 rides thereon, and the interlayer insulating film 306 covers the gate electrode / line 305 and the gate insulating film 304. The pixel electrode 308 is electrically connected to the drain region 303 through the contact hole 307 opened through the gate insulating film 304 and the interlayer insulating film 306, and the data line 309.
Is electrically connected to the source region 302. Usually, the material of the pixel electrode 308 and the material of the data line 309 are different, so that in order to make an AM substrate of this structure, five photolithography process steps are required for at least six film formation steps, and for each pixel, There are two contact holes.

【0004】図4に示すAM基板はスタガート構造TF
Tを画素用スイッチング素子として用いている。図4−
aはその平面図で有り、図4−bはC−C’に於ける断
面図で有る。このAM基板では絶縁性基板上の最下層に
チャンネル領域401、ソース領域402、ドレイン領
域403が有り、更にこれら半導体層よりも膜厚の厚い
ソース・パッド404及びドレイン・パッド405が同
様に半導体物質に依って最下層に設けられている。ソー
ス領域402の一部はソース・パッド404の一部を被
り、ドレイン領域403の一部はドレインパッド405
の一部を覆っている。通常ソース領域402及びドレイ
ン領域403とソース・パッド404及びドレイン・パ
ッド405は同質材料で作成され、これらの間の電気的
性質は同一で有る。これら半導体層を覆う様にゲート絶
縁膜406が有り、更にその上にゲート電極・線407
が乗り、層間絶縁膜408がゲート電極・線407とゲ
ート絶縁膜406を被覆している。ゲート絶縁膜406
と層間絶縁膜408を通じて開穴されたコンタクト・ホ
ール409を介して画素電極410はドレイン・パッド
405と電気的導通が取られ、又データ線411はソー
ス・パッド404と電気的導通が取られている。通常は
画素電極410材料とデータ線411材料は異なってい
るので、この構造のAM基板を作成するには少なくとも
7回の成膜過程に6回のフォトリソグラフィー加工工程
が必要で、各画素に対して2個のコンタクト・ホールが
存在している。
The AM substrate shown in FIG. 4 has a staggered structure TF.
T is used as a pixel switching element. Figure 4-
a is a plan view thereof, and FIG. 4-b is a sectional view taken along line CC ′. In this AM substrate, a channel region 401, a source region 402, and a drain region 403 are provided in the lowermost layer on an insulating substrate, and further, a source pad 404 and a drain pad 405 which are thicker than these semiconductor layers are similarly formed of a semiconductor material. Is provided in the bottom layer. A portion of the source region 402 covers a portion of the source pad 404 and a portion of the drain region 403 covers a drain pad 405.
Covers a part of. Usually, the source region 402 and the drain region 403 and the source pad 404 and the drain pad 405 are made of the same material, and the electrical property between them is the same. A gate insulating film 406 is provided so as to cover these semiconductor layers, and a gate electrode / line 407 is further formed thereon.
And the interlayer insulating film 408 covers the gate electrode / line 407 and the gate insulating film 406. Gate insulating film 406
The pixel electrode 410 is electrically connected to the drain pad 405 and the data line 411 is electrically connected to the source pad 404 through a contact hole 409 formed through the interlayer insulating film 408. There is. Generally, the material of the pixel electrode 410 and the material of the data line 411 are different, so that in order to make an AM substrate of this structure, at least seven film forming processes require six photolithography processing steps, and for each pixel, There are two contact holes.

【0005】図8及び図9は又、別の従来技術によるA
M基板とその製造方法を説明した図で有る。
8 and 9 also show another prior art A
It is a figure explaining M board and its manufacturing method.

【0006】図8及び図9に示すAM基板はコプレナー
型TFTを画素用スイッチング素子として用い、ドナー
又はアクセプターとなる不純物を含んだ多結晶シリコン
膜と前行のゲート線にて保持容量を作っている。(Ja
pan Display ’92 P.451,Hir
oshima Japan 1992)図8−aはその
平面図で有り、図8−bはB−B’に於ける断面図で、
その製造工程が図9に描かれている。このAM基板では
絶縁性基板上の最下層上チャンネル領域301,ソース
領域302,ドレイン領域303より成るTFTの半導
体層とドナー又はアクセプターとなる不純物を含んだ多
結晶シリコンに依る保持容量用下部電極811が有る。
これらを覆う様にゲート絶縁膜304が有る。更にその
上にゲート電極・線305と保持容量用上電極を兼ねる
前行のゲート線813が乗り、これらを覆う層間絶縁膜
306が設けられている。ゲート絶縁膜304及び層間
絶縁膜306を通じて開穴されたコンタクト・ホール3
07を介して画素電極308はドレイン領域303と電
気的導通が取られ、又データ線309はソース領域30
2と電気的導通が取られている。又、別のコンタクト・
ホール812を介して画素電極308は保持容量用下部
電極811と電気的導通が取られている。
In the AM substrate shown in FIGS. 8 and 9, a coplanar TFT is used as a pixel switching element, and a storage capacitor is formed by a polycrystalline silicon film containing impurities serving as a donor or an acceptor and a preceding gate line. There is. (Ja
pan Display '92 P.P. 451, Hir
FIG. 8-a is a plan view thereof, and FIG. 8-b is a cross-sectional view taken along line BB ′ of FIG.
The manufacturing process is depicted in FIG. In this AM substrate, a storage capacitor lower electrode 811 made of polycrystalline silicon containing an impurity serving as a donor or acceptor and a semiconductor layer of a TFT including a lowermost upper channel region 301, a source region 302, and a drain region 303 on an insulating substrate. There is.
There is a gate insulating film 304 so as to cover these. Further, a gate electrode / line 305 and a preceding gate line 813 which also serves as a storage capacitor upper electrode are laid on the gate electrode / line 305, and an interlayer insulating film 306 is provided to cover them. Contact hole 3 opened through the gate insulating film 304 and the interlayer insulating film 306
07, the pixel electrode 308 is electrically connected to the drain region 303, and the data line 309 is connected to the source region 30.
It is electrically connected to 2. In addition, another contact
The pixel electrode 308 is electrically connected to the storage capacitor lower electrode 811 through the hole 812.

【0007】この構造を有するAM基板の製造方法を図
9に従って説明する。まず絶縁性基板上に多結晶シリコ
ン膜を堆積し、フォトリソグラフィー加工に依りシリコ
ン膜のパターニングを行い、その後ゲート絶縁膜304
を堆積する(図9−a)。次に保持容量用下部電極と化
す部位を除いたその他の領域を被覆する様にフォト・レ
ジスト901を形成し、これをマスクとして不純物イオ
ン902を注入し、保持容量用下部電極811を形成す
る(図9−b)。更にゲート電極・線305及び813
をドナー又はアクセプター不純物を含んだシリコン膜等
で作成した後、ゲート電極をマスクとして不純物イオン
注入を行う事でTFTのチャンネル領域301、ソース
領域302、ドレイン領域303が形成される(図9−
c)。その後層間絶縁膜306をAPCVD法等で堆積
し、コンタクト・ホール307及び812を開孔し(図
9−d)、最後にITO等から成る画素電極308とA
l等から成るデータ線309の形成に依りAM基板は完
成する(図9−e)。通常は画素電極308材料とデー
タ線309材料は異なっているので、この構造のAM基
板を作成するには少なくとも6回の成膜過程に6回のフ
ォトリソグラフィー加工工程が必要で、各画素に対して
3個のコンタクト・ホールが存在している。又、データ
線とゲート線の交差部は層間絶縁膜が単層で絶縁を保っ
ており、画素電極308とデータ線309は同層上に存
在している。
A method of manufacturing an AM substrate having this structure will be described with reference to FIG. First, a polycrystalline silicon film is deposited on an insulating substrate, the silicon film is patterned by photolithography, and then the gate insulating film 304 is formed.
Are deposited (FIG. 9-a). Next, a photoresist 901 is formed so as to cover the region other than the region to be the lower electrode for the storage capacitor, and impurity ions 902 are implanted using this as a mask to form the lower electrode 811 for the storage capacitor ( Figure 9-b). Further, gate electrodes / lines 305 and 813
Is formed of a silicon film containing donor or acceptor impurities, and then impurity ion implantation is performed using the gate electrode as a mask to form a channel region 301, a source region 302, and a drain region 303 of the TFT (FIG. 9-
c). After that, an interlayer insulating film 306 is deposited by the APCVD method or the like, contact holes 307 and 812 are opened (FIG. 9-d), and finally the pixel electrodes 308 and A made of ITO or the like are formed.
The AM substrate is completed by forming the data line 309 composed of 1 or the like (FIG. 9-e). Usually, the material of the pixel electrode 308 and the material of the data line 309 are different, so that in order to make an AM substrate of this structure, at least 6 film formation steps require 6 photolithography processing steps, and for each pixel There are 3 contact holes. At the intersection of the data line and the gate line, the interlayer insulating film maintains a single layer of insulation, and the pixel electrode 308 and the data line 309 exist on the same layer.

【0008】[0008]

【発明が解決しようとする課題】しかしながら先に述べ
た従来の方法に於いては以下の如き問題が指摘されてい
る。
However, the following problems have been pointed out in the above-mentioned conventional methods.

【0009】一般にTFT特性はチャンネル領域の膜厚
を薄くすればする程良くなる。所が図3のAM基板構造
ではチャンネル領域301の膜厚を薄くすると自動的に
ソース・ドレイン領域の膜厚も薄くなってしまう。ソー
ス・ドレイン領域の膜厚が薄いとコンタクト不良が生
じ、沢山有るTFTの内幾つかはデータ線とソース領域
間、或いは画素電極とドレイン領域の電気的導通が取れ
ずに欠陥が生ずる。又おびただしきはコンタクト・ホー
ル開穴時にコンタクト・ホール下のソース領域又はドレ
イン領域が剥がれて基板より離脱してしまい、やはりス
イッチ素子として機能し得ない。従って図3の基板構造
ではチャンネル領域を薄膜化し得ず、特性の良いTFT
をスイッチング素子として使用出来ない。
Generally, the TFT characteristics are improved as the film thickness of the channel region is reduced. However, in the AM substrate structure shown in FIG. 3, when the film thickness of the channel region 301 is reduced, the film thickness of the source / drain region is automatically reduced. If the film thickness of the source / drain region is thin, contact failure occurs, and some of many TFTs have defects because electrical connection between the data line and the source region or between the pixel electrode and the drain region cannot be established. In addition, when the contact holes are opened, a large number of them peel off the source region or the drain region under the contact holes and are separated from the substrate, and again cannot function as a switch element. Therefore, in the substrate structure of FIG. 3, the channel region cannot be thinned, and the TFT having good characteristics
Cannot be used as a switching element.

【0010】一方、図4に示すAM基板構造だと厚いソ
ース・パッドとドレイン・パッドが存在する為、薄いチ
ャンネル部の使用が可能となり、上述の問題はない。し
かしながらこのAM基板を作成する為には7回の成膜工
程と6回のフォト・リソグラフィー工程が必要で複雑冗
長な工程となり歩留まりの低下や製品価格の高騰を招く
と言った問題が有る。更に図3又は図4に示すAM基板
で有ると各画素に二個のコンタクト・ホールが存在し、
微細な画素を作成できないとの問題点も有る。
On the other hand, in the AM substrate structure shown in FIG. 4, since the thick source pad and drain pad are present, the thin channel portion can be used, and the above-mentioned problem does not occur. However, in order to produce this AM substrate, 7 film forming steps and 6 photolithography steps are required, which is a complicated and redundant step, which causes a decrease in yield and a rise in product price. Further, in the case of the AM substrate shown in FIG. 3 or 4, there are two contact holes in each pixel,
There is also a problem in that fine pixels cannot be created.

【0011】又、画素エリアの開口率を上げる目的で容
量線を省き、保持容量を前行のゲート線と下部電極にて
作る図8の構造のAM基板を作成するには6回の成膜工
程と6回のフォト・リソグラフィー工程が必要で、やは
り複雑冗長な工程と化し歩留まりの低下や製品価格の高
騰を招くとの問題が有る。この構造のAM基板では各画
素に三個のコンタクト・ホールが存在する。コンタクト
・ホールの大きさを4μm、両側の合わせ余裕を各3μ
mとするとコンタクト・ホールを形成する為のパッド領
域の面積は一個のコンタクト・ホールに対して10μm
×10μm=100μm2となり、三個のコンタクト・
ホールに依り300μm2の領域が占有されてしまう。
高精細液晶表示装置では画素ピッチは縮小する傾向に有
り、そのサイズは現在およそ30μm×40μm=12
00μm2程度で有るから三個のコンタクト・ホールで
全体の25%をも占めてしまう。高精細化を更に推進
し、例えば画素ピッチの20μm×30μm=600μ
2を実現しようとしても上記三個のコンタクト・ホー
ルの存在それだけで50%の面積が失われてしまい、事
実上これ以上の高精細化は出来ないとの課題が有る。即
ち、コンタクト・ホール数の削減が強く求められてい
る。更に図3、図4、図8等に示す従来技術のAM基板
ではデータ線の配線と画素電極が同層に有る為、画素電
極を大きくし得ないとの問題点が有る。加えてこれら従
来技術のAM基板を用いて液晶表示装置を作る場合、液
晶を挟んで対向する基板上には隣接画素の光漏れを防ぐ
為のブラック・ストライプを設ける必要が有り、このブ
ラック・ストライプが各画素電極の縁辺部を完全に覆う
様に二つの基板の位置を合わせねばならない。二枚の基
板間距離は通常数μm有り、合わせ余裕を考慮するとブ
ラック・ストライプの幅を太くせざるを得ず、その結果
出来上がった液晶表示装置の画素開口部はAM基板上の
画素電極よりも著しく小さくなるとの問題点が有る。
Further, for the purpose of increasing the aperture ratio of the pixel area, the capacitance line is omitted, and the AM substrate having the structure of FIG. 8 in which the storage capacitance is formed by the gate line and the lower electrode of the preceding row is formed 6 times. The process and the photolithography process of 6 times are required, and there is a problem in that the process is complicated and redundant and the yield is decreased and the product price is increased. In the AM substrate of this structure, there are three contact holes in each pixel. The size of the contact hole is 4 μm, and the alignment margin on both sides is 3 μm
If the area is m, the area of the pad area for forming the contact hole is 10 μm for one contact hole.
× 10μm = 100μm 2 and 3 contacts
An area of 300 μm 2 is occupied by the holes.
In high-definition liquid crystal display devices, the pixel pitch tends to shrink, and its size is currently about 30 μm × 40 μm = 12.
Since it is about 00 μm 2 , three contact holes occupy 25% of the whole. Further advancement of high definition, for example, pixel pitch of 20 μm × 30 μm = 600 μ
Even if an attempt is made to realize m 2 , the area of 50% is lost due to the existence of the above-mentioned three contact holes, and there is a problem that it is impossible to achieve higher definition in practice. That is, reduction of the number of contact holes is strongly demanded. Further, in the conventional AM substrate shown in FIG. 3, FIG. 4, FIG. 8 and the like, since the wiring of the data line and the pixel electrode are in the same layer, there is a problem that the pixel electrode cannot be enlarged. In addition, when making a liquid crystal display device using these conventional AM substrates, it is necessary to provide black stripes on the substrates facing each other across the liquid crystal to prevent light leakage from adjacent pixels. The two substrates must be aligned so that they completely cover the edges of each pixel electrode. The distance between the two substrates is usually several μm, and the width of the black stripes must be widened in consideration of the alignment margin. As a result, the pixel aperture of the resulting liquid crystal display device is larger than the pixel electrode on the AM substrate. There is a problem that it becomes significantly smaller.

【0012】本発明は上記の事情に鑑みてなされた物
で、その目的とする所は半導体層を薄くし得て特性の良
いTFTをスイッチング素子としている簡単な構造のA
M基板とその容易な製造方法を提供する事に有る。
The present invention has been made in view of the above circumstances, and its purpose is to provide a simple structure A in which a semiconductor layer can be thinned and a TFT having good characteristics is used as a switching element.
It is to provide an M substrate and an easy manufacturing method thereof.

【0013】又、本発明はコンタクト・ホール数を削減
して精細化を進めたり、開口率を向上させるAM基板と
その容易な製造方法を提供する事に有る。
Another object of the present invention is to provide an AM substrate which reduces the number of contact holes to promote fineness and improves the aperture ratio, and an easy manufacturing method thereof.

【0014】[0014]

【課題を解決する為の手段】本発明は少なくとも絶縁層
上に形成された薄膜トランジスタを画素用スイッチング
素子としているアクティブマトリックス基板に於いて、
該絶縁層上に金属材料に依るデータ線と同一金属材料に
依る画素電極取り出しパッドと、画素用薄膜トランジス
タの半導体層の一部とが同一層に形成されており、該デ
ータ線の一部と該画素電極取り出しパッドの一部を画素
用薄膜トランジスタのソース領域の一部及びドレイン領
域の一部がそれぞれ被覆しており、画素電極と該画素電
極取り出しパッドとが電気的に導通が取れている事を特
徴とする。
The present invention provides an active matrix substrate using a thin film transistor formed on at least an insulating layer as a pixel switching element.
On the insulating layer, a data electrode made of a metal material, a pixel electrode extraction pad made of the same metal material, and a part of a semiconductor layer of a pixel thin film transistor are formed in the same layer. A part of the source region and a part of the drain region of the pixel thin film transistor are partially covered with the pixel electrode extraction pad, and the pixel electrode and the pixel electrode extraction pad are electrically connected. Characterize.

【0015】又本発明は、少なくとも絶縁性基板上に形
成された薄膜トランジスタを画素用スイッチング素子と
しているアクティブマトリックス基板の製造方法に於い
て、金属膜を堆積した後、パターニング加工に依りデー
タ線と画素電極取り出しパッドを形成する第一の工程
と、半導体膜を堆積した後、画素用薄膜トランジスタの
半導体層の両端が該データ線の一部と該画素電極取り出
しパッドの一部を被覆して画素用薄膜トランジスタの半
導体層を構成する様に該半導体膜をパターニング加工す
る第二の工程を含む事を特徴とする。
Further, the present invention is a method of manufacturing an active matrix substrate, wherein at least a thin film transistor formed on an insulating substrate is used as a pixel switching element. In the method, a metal film is deposited, and then data lines and pixels are formed by patterning. First step of forming an electrode lead-out pad, and after depositing a semiconductor film, both ends of the semiconductor layer of the pixel thin film transistor cover part of the data line and part of the pixel electrode lead-out pad And a second step of patterning the semiconductor film so as to form the semiconductor layer.

【0016】又本発明は、少なくとも絶縁層上に形成さ
れた薄膜トランジスタを画素用スイッチング素子として
いるアクティブマトリックス基板に於いて、電気伝導物
質より成るデータ線と該薄膜トランジスタの能動層半導
体膜が第一絶縁層上に形成されており、且つ電気伝導物
質より成るゲート線と該薄膜トランジスタのゲート電極
が第二絶縁層上に形成されており、且つ画素電極が第三
絶縁層上に形成されている事を特徴とする。
Further, according to the present invention, in an active matrix substrate in which a thin film transistor formed on at least an insulating layer is used as a pixel switching element, a data line made of an electrically conductive material and an active layer semiconductor film of the thin film transistor are first insulated. That the gate line made of an electrically conductive material and the gate electrode of the thin film transistor are formed on the second insulating layer, and the pixel electrode is formed on the third insulating layer. Characterize.

【0017】又本発明は、少なくとも絶縁性基板上に形
成された薄膜トランジスタを画素用スイッチング素子と
しているアクティブマトリックス基板の製造方法に於い
て、電気伝導物質を堆積した後、パターニング加工に依
りデータ線を形成する第一の工程と、半導体膜を堆積し
た後、薄膜トランジスタの一端が該データ線の一部を被
覆して該薄膜トランジスタの能動層を構成する様に該半
導体膜をパターニング加工する第二の工程と、ゲート絶
縁層を堆積する第三の工程と、該ゲート絶縁層上に電気
伝導物質を堆積した後パターニング加工に依り該薄膜ト
ランジスタのゲート電極並びにゲート線を形成する第四
の工程と、層間絶縁層を堆積する第五の工程と、該薄膜
トランジスタのドレイン領域の一部ないしは該ドレイン
領域と電気的に導通状態に有る領域の一部が裸出する様
に該ゲート絶縁層及び該層間絶縁層にコンタクト・ホー
ルを開孔する第六の工程と、該層間絶縁層上に画素電極
を形成する第七の工程を含む事を特徴とする。
Further, according to the present invention, in a method of manufacturing an active matrix substrate in which a thin film transistor formed on at least an insulating substrate is used as a pixel switching element, a data line is formed by patterning after depositing an electrically conductive material. First step of forming and second step of depositing a semiconductor film and then patterning the semiconductor film so that one end of the thin film transistor covers a part of the data line to form an active layer of the thin film transistor A third step of depositing a gate insulating layer, a fourth step of depositing an electrically conductive material on the gate insulating layer and then forming a gate electrode and a gate line of the thin film transistor by patterning, and interlayer insulation A fifth step of depositing a layer and electrically conducting a portion of the drain region of the thin film transistor or the drain region. A sixth step of forming a contact hole in the gate insulating layer and the interlayer insulating layer so that a part of the region in the state is exposed, and a seventh step of forming a pixel electrode on the interlayer insulating layer. It is characterized by including a process.

【0018】又本発明は、少なくとも絶縁層上に形成さ
れた薄膜トランジスタを画素用スイッチング素子として
いるアクティブマトリックス基板に於いて、電気伝導物
質より成るデータ線と薄膜トランジスタの能動層半導体
膜と該データ線と同物質より成る保持容量用下部電極が
第一絶縁層上に形成されており、且つ電気伝導物質より
成るゲート線と薄膜トランジスタのゲート電極が第二絶
縁層上に形成されており、該ゲート線は次行の画素の保
持容量用上部電極を兼ね、画素電極と該保持容量用下部
電極とが電気的に導通が取れている事を特徴とする。
Further, according to the present invention, in an active matrix substrate in which a thin film transistor formed on at least an insulating layer is used as a pixel switching element, a data line made of an electrically conductive material, an active layer semiconductor film of the thin film transistor, and the data line are provided. The storage capacitor lower electrode made of the same material is formed on the first insulating layer, and the gate line made of the electrically conductive material and the gate electrode of the thin film transistor are formed on the second insulating layer. The pixel electrode and the lower electrode for the storage capacitor, which also serves as the upper electrode for the storage capacitor of the pixel in the next row, are electrically connected.

【0019】又本発明は、少なくとも絶縁性基板上に形
成された薄膜トランジスタを画素用スイッチング素子と
しているアクティブマトリックス基板の製造方法に於い
て、電気伝導物質を堆積した後、パターニング加工に依
りデータ線と保持容量用下部電極を形成する第一の工程
と、半導体膜を堆積した後、薄膜トランジスタの一端が
該データ線の一部を被覆して該薄膜トランジスタの能動
層を構成する様に該半導体膜をパターニング加工する第
二の工程と、ゲート絶縁層を堆積する第三の工程と、該
ゲート絶縁層上に電気伝導物質を堆積した後、パターニ
ング加工に依り該薄膜トランジスタのゲート電極並びに
次行の画素の保持容量用上部電極を兼ねる様にゲート線
を形成する第四の工程を含む事を特徴とする。
The present invention also relates to a method of manufacturing an active matrix substrate in which a thin film transistor formed on at least an insulating substrate is used as a pixel switching element, and a data line is formed by patterning after depositing an electrically conductive material. First step of forming a storage capacitor lower electrode, and after depositing a semiconductor film, pattern the semiconductor film so that one end of the thin film transistor covers a part of the data line to form an active layer of the thin film transistor. The second step of processing, the third step of depositing a gate insulating layer, and the deposition of an electrically conductive material on the gate insulating layer, followed by patterning to hold the gate electrode of the thin film transistor and the pixel of the next row. It is characterized in that it includes a fourth step of forming a gate line so as to also serve as a capacitor upper electrode.

【0020】又本発明は、少なくとも絶縁性基板上に形
成された薄膜トランジスタを画素用スイッチング素子と
しているアクティブマトリックス基板の製造方法に於い
て、電気伝導物質を堆積した後、パターニング加工に依
りデータ線と保持容量用下部電極を形成する第一の工程
と、半導体膜を堆積した後、薄膜トランジスタの一端が
該データ線の一部を被覆して該薄膜トランジスタの能動
層を構成する様に該半導体膜をパターニング加工する第
二の工程と、ゲート絶縁層を堆積する第三の工程と、該
ゲート絶縁層上に電気伝導物質を堆積した後パターニン
グ加工に依り該薄膜トランジスタのゲート電極並びに次
行の画素の保持容量用上部電極を兼ねる様にゲート線を
形成する第四の工程と、層間絶縁層を堆積する第五の工
程と、該薄膜トランジスタのドレイン領域の一部ないし
は該ドレイン領域と電気的に導通状態に有る領域の一
部、及び該保持容量用下部電極の一部が裸出する様に該
ゲート絶縁層及び該層間絶縁層にコンタクト・ホールを
開孔する第六の工程と、該層間絶縁層上に画素電極を形
成する第七の工程を含む事を特徴とする。
The present invention also relates to a method of manufacturing an active matrix substrate in which a thin film transistor formed on at least an insulating substrate is used as a pixel switching element, and a data line is formed by patterning after depositing an electrically conductive material. First step of forming a storage capacitor lower electrode, and after depositing a semiconductor film, pattern the semiconductor film so that one end of the thin film transistor covers a part of the data line to form an active layer of the thin film transistor. A second step of processing, a third step of depositing a gate insulating layer, and a gate electrode of the thin film transistor and a storage capacitance of a pixel in the next row by patterning after depositing an electrically conductive material on the gate insulating layer. A fourth step of forming a gate line so as to also serve as an upper electrode for a gate, a fifth step of depositing an interlayer insulating layer, and the thin film transistor. In the gate insulating layer and the interlayer insulating layer, a part of the drain region of the transistor or a part of the region electrically connected to the drain region and a part of the storage capacitor lower electrode are exposed. The method is characterized by including a sixth step of forming a contact hole and a seventh step of forming a pixel electrode on the interlayer insulating layer.

【0021】又本発明は、少なくとも絶縁層上に形成さ
れた薄膜トランジスタを画素用スイッチング素子として
いるアクティブマトリックス基板に於いて、該絶縁層上
に金属材料に依るデータ線と該薄膜トランジスタの半導
体層の一部とが形成されており、該データ線の一部を該
薄膜トランジスタのソース領域の一部が被覆しており、
該データ線で該ソース領域の一部に依り被覆されて居ら
ず且つ他との電気的導通を取る事を目的とした部所を除
く部位が該金属材料の酸化物で被覆されている事を特徴
とする。
According to the present invention, in an active matrix substrate in which a thin film transistor formed on at least an insulating layer is used as a pixel switching element, a data line made of a metal material and a semiconductor layer of the thin film transistor are formed on the insulating layer. And a part of the source line of the thin film transistor covers a part of the data line,
That the data line is not covered by a part of the source region and is covered with an oxide of the metal material except for a part intended to establish electrical conduction with another Characterize.

【0022】又本発明は、少なくとも絶縁性基板上に形
成された薄膜トランジスタを画素用スイッチング素子と
しているアクティブマトリックス基板の製造方法に於い
て、金属膜を堆積した後、パターニング加工に依りデー
タ線を形成する第一の工程と、半導体膜を堆積した後、
薄膜トランジスタの半導体層の一端が該データ線の一部
を被覆して該薄膜トランジスタの半導体層を構成する様
に該半導体膜をパターニング加工する第二の工程と、該
データ線の表層部を酸化する第三の工程を含む事を特徴
とする。
Further, according to the present invention, in a method of manufacturing an active matrix substrate in which a thin film transistor formed on at least an insulating substrate is used as a pixel switching element, a metal film is deposited and then a data line is formed by patterning. After the first step of depositing the semiconductor film,
A second step of patterning the semiconductor film so that one end of the semiconductor layer of the thin film transistor covers a part of the data line to form the semiconductor layer of the thin film transistor; and a step of oxidizing the surface layer portion of the data line. It is characterized by including three steps.

【0023】[0023]

【実施例】(実施例1)以下本発明の一実施例を図面を
用いて詳述するが、本発明が以下の実施例に限定される
物ではない。
EXAMPLE 1 An example of the present invention will be described in detail below with reference to the drawings, but the present invention is not limited to the following example.

【0024】図1は本発明に依るAM基板の一例を説明
した図で、図2−a〜cは本発明に依るAM基板の製造
工程を断面で示した図で有る。
FIG. 1 is a view for explaining an example of an AM substrate according to the present invention, and FIGS. 2A to 2C are sectional views showing a manufacturing process of an AM substrate according to the present invention.

【0025】図1−aは平面図で図1−bはA−A’に
於ける断面図で有る。本発明に依るAM基板では絶縁性
基板上の最下層にチャンネル領域101、ソース領域1
02、ドレイン領域103から成る半導体層が有り、同
層上にモリブデン、タングステン、クロム、バナジウ
ム、ニオブ、タンタル等の高融点金属に依るデータ線1
04と同じ金属に依る画素電極取り出しパッド105が
設けられている。ソース領域102の一部はデータ線1
04の一部を被い、ドレイン領域103の一部は金属の
画素電極取り出しパッド105の一部を被っている。こ
れら半導体層と金属データ線、金属画素電極取り出しパ
ッドを覆う様にゲート絶縁膜106が有り、ゲート絶縁
膜上にゲート電極・線108が有る。ゲート絶縁膜には
金属パッド105上にコンタクト・ホール107が開穴
されており、このコンタクト・ホールを介してゲート絶
縁膜上に画素電極109が形成されている。本実施例1
では画素電極とゲート電極が同一材料で同一層上に形成
されているが、この材質は異なっても構わぬし、又別層
上に形成されて居ても構わない。例えばコンタクト・ホ
ール開穴時に画素電極領域のゲート絶縁膜も同時に取り
除き、画素電極を半導体層などと同層の最下層に設ける
事も可能で有る。
FIG. 1-a is a plan view and FIG. 1-b is a sectional view taken along line AA '. In the AM substrate according to the present invention, the channel region 101 and the source region 1 are formed in the lowermost layer on the insulating substrate.
02, a drain region 103, and a data line 1 made of a refractory metal such as molybdenum, tungsten, chromium, vanadium, niobium, or tantalum.
A pixel electrode extraction pad 105 made of the same metal as 04 is provided. Part of the source region 102 is the data line 1
04, and a part of the drain region 103 covers a part of the metal pixel electrode extraction pad 105. A gate insulating film 106 is provided so as to cover these semiconductor layer, metal data line, and metal pixel electrode extraction pad, and a gate electrode / line 108 is provided on the gate insulating film. A contact hole 107 is formed in the gate insulating film on the metal pad 105, and a pixel electrode 109 is formed on the gate insulating film through the contact hole. Example 1
In the above, the pixel electrode and the gate electrode are formed of the same material on the same layer, but these materials may be different or may be formed on different layers. For example, it is possible to remove the gate insulating film in the pixel electrode region at the same time when the contact hole is opened and provide the pixel electrode in the lowermost layer of the same layer as the semiconductor layer.

【0026】この本発明に依るAM基板の製造方法を図
2を用いて説明する。まずガラス基板などの絶縁性基板
上に金属膜を蒸着法或いはスパッター法などで堆積す
る。本実施例1ではスパッタ法に依り基板温度150℃
にてクロムを2000Å堆積した。この他にもモリブデ
ンやタングステン等の高融点金属も可能で有る。この時
のクロムのシート抵抗は1・12Ω/□で有った。次に
フォト・リソグラフィ工程に依りこの金属膜を加工して
データ線104と画素電極取り出しパッド105を形成
する。(図2−a)続いてLPCVD法等で半導体膜を
形成する。本実施例1ではLPCVD法に依り多結晶シ
リコン膜を堆積した。基板温度は555℃で多結晶シリ
コン膜堆積時のモノシラン分圧は0.94mtorrで
有った。多結晶シリコン膜の膜厚は280Åで堆積時間
は1時間5分50秒で有った。続いてフォト・リソグラ
フィ工程に依り半導体膜を加工し、その後ECRーPE
CVD法等でゲート絶縁膜106を形成する。本実施例
1では基板温度100℃で1200ÅにSiO2 膜を堆
積した。(図2−b)次にフォト・リソグラフィ工程に
依り画素電極取り出しパッド上にコンタクト・ホール1
07を開穴し、透明電気伝導性膜を形成する。本実施例
1ではスパッター法に依りインジウム・錫酸化物(IT
O)を2500Å堆積した。この時のシート抵抗は28
Ω/□で有った。その後フォト・リソグラフィ工程に依
りゲート電極・線108と画素電極109を形成した。
次に質量非分離型イオン注入装置に依りドナー又はアク
セプターとなる不純物をゲート電極をマスクとして半導
体膜に打ち込み、チャンネル領域101とソース領域1
02及びドレイン領域103を形成する。本実施例1で
はn型電界効果トランジスタの作成を目指し、水素希釈
されたフォスフィン(PH 3) を90kvの加速電圧で
5×10151/cm2 打ち込んだ。その後窒素雰囲気下
350℃2時間の熱処理で注入イオンを活性化させ、A
M基板は完成する(図2−c)。
A method of manufacturing an AM substrate according to the present invention is illustrated.
2 is used for the explanation. First, an insulating substrate such as a glass substrate
Deposit metal film on top by evaporation method or sputtering method
It In Example 1, the substrate temperature was 150 ° C. depending on the sputtering method.
Chrome was deposited at 2000 liters. In addition to this, molybde
Refractory metals such as tungsten and tungsten are also possible. At this time
The sheet resistance of chrome was 1.12Ω / □. next
By processing this metal film by photolithography process
Data line 104 and pixel electrode extraction pad 105 are formed
To do. (FIG. 2-a) Then, the semiconductor film is formed by the LPCVD method or the like.
Form. In the first embodiment, the polycrystalline crystal is formed by the LPCVD method.
A recon film was deposited. The substrate temperature is 555 ℃ and
The monosilane partial pressure during deposition of the con-film was 0.94 mtorr.
There was The thickness of the polycrystalline silicon film is 280Å and the deposition time is
Was 1 hour, 5 minutes and 50 seconds. Then Photo Lithography
The semiconductor film is processed by the fi process, and then ECR-PE
The gate insulating film 106 is formed by the CVD method or the like. Example
In 1, the substrate temperature is 100 ° C and the SiO is 1200 Å.2 Stack the membrane
Piled up. (Fig.2-b) Next, in the photolithography process
Therefore, contact hole 1 on the pixel electrode extraction pad
Hole 07 is opened to form a transparent electrically conductive film. Example
In No. 1, indium tin oxide (IT
O) was deposited 2500 Å. The sheet resistance at this time is 28
It was Ω / □. After that, the photolithography process
The gate electrode / line 108 and the pixel electrode 109 are formed.
Next, a non-mass-separation type ion implanter is used to make a donor or actuation.
Semiconducting impurities that become scepters using the gate electrode as a mask
Implanted in body membrane, channel region 101 and source region 1
02 and the drain region 103 are formed. In Example 1
Aims to create an n-type field effect transistor, diluting hydrogen
Phosphine (PH 3) At an acceleration voltage of 90 kv
5 x 10151 / cm2 I typed it in. Then under nitrogen atmosphere
The implanted ions are activated by heat treatment at 350 ° C. for 2 hours.
The M board is completed (Fig. 2-c).

【0027】このようにして試作したAM基板のTFT
はオン電流(Vds=4v、Vgs=10v L/W=
10μm/10μmのIds)は1.2μA、オフ電流
(Vds=4v、Vgs=0v L/W=10μm/1
0μmのIds)は0.067pAと良好なスイッチン
グ特性を示し、優良なAM基板となった。これは本発明
のAM基板構造でチャンネル部の膜厚を十分薄くし得た
事に起因する。又コンタクト不良等の問題も生じ得なか
った。更に本発明に依ると各画素毎のコンタクト・ホー
ルの数が半減しそれに伴い画素エリアの開口率が向上
し、コンタクト・ホールに起因する欠陥も半減出来た。
加えて、本発明は4回の成膜工程と4回のフォト・リソ
グラフィー工程という簡単製造方法から成っている。
AM substrate TFT manufactured in this manner
Is an on-current (Vds = 4v, Vgs = 10v L / W =
10 μm / 10 μm Ids) is 1.2 μA, off current (Vds = 4 v, Vgs = 0 v L / W = 10 μm / 1
The Ids of 0 μm was 0.067 pA, which showed a good switching characteristic, and was a good AM substrate. This is because the film thickness of the channel portion can be made sufficiently thin in the AM substrate structure of the present invention. In addition, problems such as contact failure could not occur. Further, according to the present invention, the number of contact holes for each pixel is halved, the aperture ratio of the pixel area is improved accordingly, and the defects caused by the contact holes can be halved.
In addition, the present invention comprises a simple manufacturing method including four film forming steps and four photolithography steps.

【0028】(実施例2)図5は本発明に依るAM基板
の一例を説明した図で、図5−aは平面図で図5−bは
A−A’に於ける断面図で有る。本実施例2に依るAM
基板では第一絶縁層で有る絶縁性基板上にチャンネル領
域101、ソース領域102、ドレイン領域103から
成る能動層半導体膜が有り、同層上にモリブデン、タン
グステン、クロム、バナジウム、ニオブ、タンタル等の
高融点金属に依るデータ線104と同じ金属に依る画素
電極取り出しパッド105が設けられている。ソース領
域102の一部はデータ線104の一部を被い、ドレイ
ン領域103の一部は金属の画素電極取り出しパッド1
05の一部を被っている。これら半導体層と金属データ
線、金属画素電極取り出しパッドを覆う様に第二絶縁層
で有るゲート絶縁膜106が有り、この第二絶縁層上に
ゲート電極・線108が有る。更にこれらの上には第三
絶縁層で有る層間絶縁膜110が有る。ゲート絶縁膜及
び層間絶縁膜には金属パッド105上にコンタクト・ホ
ール107が開穴されており、このコンタクト・ホール
を介して第三絶縁層で有る層間絶縁膜上に画素電極10
9が形成されている。本実施例2では第一絶縁層上に画
素電極取り出しパッド105を設けたが、能動層半導体
膜がコンタクト不良等の問題を生じさせぬに十分な厚み
を有していれば、この画素電極取り出しパッドを省き、
コンタクト・ホール107を直接ドレイン領域103上
に開口しても良い。これに依り画素電極取り出しパッド
がなくなった分だけ画素開口率が向上する。ゲート電極
・線108としてはアルミニウム、銅、ニッケル、鉄、
クロム、モリブデン、タングステン、タンタル等各種金
属が可能で有る。又、画素電極109としてはインジウ
ム錫酸化物(ITO)等の透明導電物質の他、反射型液
晶表示装置に本発明を用いる場合、金属物質で有っても
構わない。本実施例2ではデータ線とゲート線、画素電
極がそれぞれ別層上に形成されている為、画素電極を可
能な限り大きくし得る。画素電極109の縁辺部はゲー
ト線とは層間絶縁膜を介して重なり、又データ線とは層
間絶縁膜及びゲート絶縁膜を介して重なっている。デー
タ線とゲート線は本実施例2では金属で有り、共に電気
伝導性遮光物質で有るから、これらの両線は画素電極の
縁辺部と重なる事に依り、ブラック・ストライプとなっ
ている。即ち、本実施例2のAM基板を用いると、対向
基板側に太いブラック・ストライプを作成する必要がな
くなり、出来上がった液晶表示装置の実質的開口率が大
きく向上するので有る。
(Embodiment 2) FIG. 5 is a view for explaining an example of an AM substrate according to the present invention. FIG. 5-a is a plan view and FIG. 5-b is a sectional view taken along line AA '. AM according to the second embodiment
In the substrate, an active layer semiconductor film including a channel region 101, a source region 102 and a drain region 103 is provided on an insulating substrate which is a first insulating layer, and molybdenum, tungsten, chromium, vanadium, niobium, tantalum, etc. are provided on the same layer. A pixel electrode extraction pad 105 made of the same metal as the data line 104 made of a high melting point metal is provided. A part of the source region 102 covers a part of the data line 104, and a part of the drain region 103 is a metal pixel electrode extraction pad 1.
Part of 05 is covered. There is a gate insulating film 106 which is a second insulating layer so as to cover these semiconductor layer, metal data line, and metal pixel electrode extraction pad, and a gate electrode / line 108 is provided on this second insulating layer. Further, there is an interlayer insulating film 110 which is a third insulating layer on these. A contact hole 107 is formed in the gate insulating film and the interlayer insulating film on the metal pad 105, and the pixel electrode 10 is formed on the interlayer insulating film, which is the third insulating layer, through the contact hole.
9 is formed. In the second embodiment, the pixel electrode lead-out pad 105 is provided on the first insulating layer. However, if the active layer semiconductor film has a sufficient thickness so as not to cause problems such as contact failure, the pixel electrode lead-out pad 105 may be taken out. Omit the pad,
The contact hole 107 may be opened directly on the drain region 103. As a result, the pixel aperture ratio is improved as much as the pixel electrode extraction pad is eliminated. As the gate electrode / line 108, aluminum, copper, nickel, iron,
Various metals such as chromium, molybdenum, tungsten and tantalum are possible. The pixel electrode 109 may be a transparent conductive material such as indium tin oxide (ITO) or a metal material when the present invention is used in a reflective liquid crystal display device. In the second embodiment, since the data line, the gate line, and the pixel electrode are formed on different layers, the pixel electrode can be made as large as possible. The edge of the pixel electrode 109 overlaps with the gate line via the interlayer insulating film, and overlaps with the data line via the interlayer insulating film and the gate insulating film. In the second embodiment, the data line and the gate line are made of metal, and both are made of an electrically conductive light-shielding material. Therefore, these lines are black stripes because they overlap the edge portion of the pixel electrode. That is, when the AM substrate of Example 2 is used, it is not necessary to form a thick black stripe on the counter substrate side, and the substantial aperture ratio of the completed liquid crystal display device is greatly improved.

【0029】次に本発明に依るAM基板の製造方法を説
明する。まずガラス基板などの絶縁性基板上に金属膜を
蒸着法或いはスパッター法などで堆積する。この金属と
しては前述した高融点金属が好ましいが、電気伝導性遮
光物質で有れば金属シリサイド等の非金属も可能で有
る。次にフォト・リソグラフィ工程に依りこの金属膜を
加工してデータ線104と画素電極取り出しパッド10
5を形成する。続いて半導体膜を形成する。半導体膜の
形成には実施例1で述べた様にLPCVD法に依り55
5℃程度以下の温度で直接多結晶シリコン膜を堆積する
方法の他にも多々可能で有る。例えばモノシラン(Si
4)やジシラン(Si26)を原料として550℃程
度以下の温度で非晶質半導体膜を堆積した後、600℃
程度以下の炉内で熱処理を施して結晶化させる方法やレ
ーザー光やアークランプ光の光を短時間照射して結晶化
させる方法等も有効で有る。又、半導体膜もシリコンに
限られず、シリコン・ゲルマニウム膜等各種半導体膜も
可能で有る。これらの工程はいずれも600℃程度以下
とデータ線等の金属材料の融点に比べて可成低温なので
データ線等が熱劣下する事は無い。続いてフォト・リソ
グラフィ工程に依り半導体膜を加工し、その後ECRー
PECVD法等でゲート絶縁膜106を形成する。
Next, a method for manufacturing an AM substrate according to the present invention will be described. First, a metal film is deposited on an insulating substrate such as a glass substrate by a vapor deposition method or a sputtering method. As the metal, the above-mentioned refractory metal is preferable, but non-metal such as metal silicide can be used as long as it is an electrically conductive light-shielding substance. Next, the metal film is processed by a photolithography process to process the data line 104 and the pixel electrode extraction pad 10.
5 is formed. Then, a semiconductor film is formed. As described in the first embodiment, the semiconductor film is formed by the LPCVD method 55.
There are various methods other than the method of directly depositing a polycrystalline silicon film at a temperature of about 5 ° C. or less. For example, monosilane (Si
H 4 ) or disilane (Si 2 H 6 ) as a raw material, and after depositing an amorphous semiconductor film at a temperature of about 550 ° C. or lower, 600 ° C.
A method of performing crystallization by performing heat treatment in a furnace at a temperature below a certain level, a method of irradiating laser light or arc lamp light for a short time to perform crystallization, and the like are also effective. Also, the semiconductor film is not limited to silicon, and various semiconductor films such as a silicon-germanium film are also possible. In each of these steps, the temperature is about 600 ° C. or lower, which is a relatively low temperature as compared with the melting point of the metal material such as the data line, so that the data line and the like will not be thermally deteriorated. Subsequently, the semiconductor film is processed by a photolithography process, and then the gate insulating film 106 is formed by the ECR-PECVD method or the like.

【0030】ECR−PECVD法を用いるとゲート絶
縁膜を100℃程度の温度で形成出来る。この他にもA
PCVD法やオゾン(O3)を用いたCVD法などで3
50℃以下の温度でゲート絶縁膜を形成しても良い。続
いてゲート絶縁膜上にスパッター法などで金属膜を堆積
し、フォト、リソグラフィ工程に依りゲート電極・線を
形成する。スパッター法で金属膜を堆積する場合、基板
温度は300℃以下が好ましい。次に質量非分離型イオ
ン注入装置に依りドナー又はアクセプターとなる不純物
をゲート電極をマスクとして半導体膜に打ち込み、チャ
ンネル領域101とソース領域102及びドレイン領域
103を形成する。質量非分離型イオン注入装置に依
り、不純物元素の水素化物をイオン注入すると、350
℃程度以下の低温熱処理にて不純物イオンを活性化出来
る。続いて層間絶縁膜110を350℃程度以下にて各
種CVD法で形成する。その後層間絶縁膜の焼き締めと
注入イオンの活性化を兼ねて窒素雰囲気下350℃程度
以下の温度で1時間から2時間の熱処理を施す。最後に
コンタクト・ホール107を開孔し、ITO等の導電物
質を層間絶縁膜上にスパッター法などで堆積し、フォト
・リソグラフィ工程に依り画素電極109を形成してA
M基板は完成する。スパッター法で導電物質を堆積する
と基板温度は300℃程度以下に押さえる事が出来る。
本実施例2に依ると、ゲート絶縁膜形成後の工程最高温
度が350℃程度と低く、しかもその時間も数時間程度
で有る。この為データ線やゲート電極・線等の電気伝導
性遮光物質の熱劣下は全く生じない。本実施例2ではA
M基板の完成迄に6回の成膜過程と5回のフォト・リソ
グラフィ加工工程が必要で、これは図3に示す従来技術
の成膜回数とフォト・リソグラフィ回数と同じで有る。
しかしながら従来データ線配線と画素電極が同層に有っ
たのを本発明では別層にする事が出来、これに依り、画
素電極面積を拡大せしめた。のみならず、本発明では画
素電極とデータ線、並びにゲート線を重ねる事が可能
で、対向基板のブラック・ストライプを省略出来るので
有る。又、従来は各画素に2個のコンタクト・ホールが
存在したが、本発明では1個と半減させ、これに依り微
細画素を有する高精細液晶表示装置も実現するので有
る。
When the ECR-PECVD method is used, the gate insulating film can be formed at a temperature of about 100 ° C. Besides this, A
3 by PCVD method or CVD method using ozone (O 3 ).
The gate insulating film may be formed at a temperature of 50 ° C. or lower. Subsequently, a metal film is deposited on the gate insulating film by a sputtering method or the like, and a gate electrode / line is formed by a photo and lithography process. When depositing the metal film by the sputter method, the substrate temperature is preferably 300 ° C. or lower. Then, an impurity serving as a donor or an acceptor is implanted into the semiconductor film by a mass non-separation type ion implantation apparatus using the gate electrode as a mask to form a channel region 101, a source region 102, and a drain region 103. When a hydride of an impurity element is ion-implanted by using a mass non-separation type ion implanter, 350
Impurity ions can be activated by a low temperature heat treatment at about ℃ or less. Subsequently, the interlayer insulating film 110 is formed by various CVD methods at about 350 ° C. or lower. Thereafter, heat treatment is performed in a nitrogen atmosphere at a temperature of about 350 ° C. or less for 1 hour to 2 hours for the purpose of both hardening the interlayer insulating film and activating the implanted ions. Finally, a contact hole 107 is opened, a conductive material such as ITO is deposited on the interlayer insulating film by a sputtering method, etc., and a pixel electrode 109 is formed by a photolithography process.
The M board is completed. When the conductive material is deposited by the sputter method, the substrate temperature can be suppressed to about 300 ° C or lower.
According to the second embodiment, the maximum process temperature after forming the gate insulating film is as low as about 350 ° C., and the time is about several hours. Therefore, there is no thermal deterioration of the electrically conductive light-shielding substance such as the data line, the gate electrode and the line. In the second embodiment, A
Until the completion of the M substrate, 6 film formation processes and 5 photolithography process steps are required, which is the same as the number of film formation processes and photolithography processes of the prior art shown in FIG.
However, in the present invention, the conventional data line wiring and the pixel electrode can be provided in the same layer, but the present invention can be provided in a different layer, and thus the area of the pixel electrode can be increased. Besides, in the present invention, the pixel electrode and the data line and the gate line can be overlapped, and the black stripe of the counter substrate can be omitted. Further, conventionally, there were two contact holes in each pixel, but in the present invention, the number of contact holes can be reduced to one, so that a high-definition liquid crystal display device having fine pixels can be realized.

【0031】(実施例3)図6は本発明によるAM基板
の一例を説明した図で、図7−a〜dは本発明に依るA
M基板の製造工程を断面で示した図で有る。図6−aは
平面図で図6−bはA−A’に於ける断面図で有る。
(Embodiment 3) FIG. 6 is a view for explaining an example of an AM substrate according to the present invention, and FIGS. 7A to 7D show A according to the present invention.
It is the figure which showed the manufacturing process of M board | substrate in the cross section. 6-a is a plan view and FIG. 6-b is a sectional view taken along line AA '.

【0032】図6及び図7に示すAM基板はコプレナー
型TFTを画素用スイッチング素子として用いており保
持容量を有している。本発明のAM基板では第一絶縁層
で有る絶縁性基板上にチャンネル領域101、ソース領
域102、ドレイン領域103より成る能動層半導体膜
と、モリブデン、タングステン、クロム、バナジウム、
ニオブ、タンタル等の高融点金属に依るデータ線104
と同金属より成る画素電極取り出しパッド105と、同
金属より成る保持容量用下部電極611が形成されてい
る。これらを覆う様にゲート絶縁膜106が有る。ゲー
ト絶縁膜は第二絶縁層で有り、この上にゲート電極線1
08と画素電極109と保持容量用上電極を兼ねる前行
のゲート線613が設けられている。画素電極109は
ゲート絶縁膜に開孔されたコンタクト・ホール107を
通じて画素電極取り出しパッド105と電気的導通が取
られ、別なコンタクト・ホール612を通じて保持容量
用下部電極611と導通が取られている。この構造だと
能動層半導体膜の膜厚は膜が膜として存在し得る極限の
数十Åまで薄くする事が可能で有る。能動層半導体膜が
コンタクト不良等を生じさせぬに十分な程厚ければ、画
素電極取り出しパッドを省いてドレイン領域103に画
素電極109のコンタクトを直接取っても良い。
The AM substrate shown in FIGS. 6 and 7 uses a coplanar TFT as a pixel switching element and has a storage capacitor. In the AM substrate of the present invention, an active layer semiconductor film including a channel region 101, a source region 102, and a drain region 103, and molybdenum, tungsten, chromium, vanadium, are formed on an insulating substrate which is a first insulating layer.
Data line 104 based on refractory metal such as niobium or tantalum
A pixel electrode extraction pad 105 made of the same metal and a storage capacitor lower electrode 611 made of the same metal are formed. There is a gate insulating film 106 so as to cover these. The gate insulating film is the second insulating layer, and the gate electrode line 1 is formed on the second insulating layer.
08, the pixel electrode 109, and the gate line 613 in the preceding row which also serves as the storage capacitor upper electrode are provided. The pixel electrode 109 is electrically connected to the pixel electrode lead-out pad 105 through a contact hole 107 formed in the gate insulating film, and is electrically connected to the storage capacitor lower electrode 611 through another contact hole 612. . With this structure, the film thickness of the active layer semiconductor film can be made as thin as several tens of tens, which is the limit at which the film can exist as a film. If the active layer semiconductor film is thick enough not to cause contact failure or the like, the pixel electrode lead pad may be omitted and the pixel region 109 may be directly contacted with the drain region 103.

【0033】この構造を有するAM基板の製造方法を図
7に従って説明する。まず第一絶縁層で有る絶縁性基板
上に金属膜等の電気伝導性物質を蒸着法或いはスパッタ
ー法などで堆積する。この金属としては前述した高融点
金属が好ましいが、後の半導体膜形成過程にて被る熱環
境に対して安定で有るならばその他の金属材料や非金属
材料などの電気伝導性物質も可能で有る。次にフォト・
リソグラフィ工程に依りこの電気伝導物質のパターニン
グを行い、画素電極取りだしパッド105、データ線1
04、保持容量用下部電極611を形成する(図7−
a)。尚、画素電極取りだしパッドが不要の場合はこの
パターニングで画素電極取りだしパッドを残す必要は無
い。続いて半導体膜を堆積する。本発明のAM基板製造
工程中の最も厳しい熱環境はこの半導体膜堆積工程で有
る為、これを低温化するとデータ線等の電気伝導性物質
の選択種が広がり、又絶縁性基板の大型化や低価格化も
容易となる。半導体膜として多結晶シリコン膜を用いる
場合、LPCVD法で原料ガスとしてモノシランを用
い、堆積温度555℃以下、モノシラン分圧1mtor
r以下で直接高品質膜を堆積する方法が有る。又、LP
CVD法で原料ガスとしてジシラン(Si26)を用
い、堆積温度450℃程度、圧力0.5torr程度で
非晶質シリコン膜を堆積した後、結晶化を進める方法が
有る。非晶質膜の結晶化を進めるには600℃程度の温
度で数時間熱処理を行う方法や、所謂ラピッド・サーマ
ル・アニーリング(RTA)と呼ばれる急速熱処理にて
900℃程度に数秒間加熱する方法や、レーザー照射等
が有る。レーザー照射では例えばXeClエキシマレー
ザーを50mJ/cm2から500mJ/cm2の強度で
50ns程度の時間照射して、瞬間的にシリコン膜を溶
融させた後結晶化させる方法で有る。この方法だと加熱
時間が窮めて短い為、絶縁性基板やデータ線等の電気伝
導性物質は殆ど熱劣化を受けない。又、半導体膜として
シリコン・ゲルマニウムを用いると多結晶をより低温で
得る事が出来る。この他、スパッター法で非晶質半導体
膜を堆積した後上記の各手法にて結晶化を進める方法も
有効で有る。この様にして半導体膜が形成された後、フ
ォト・リソグラフィ工程に依り半導体膜を加工する(図
7ーb)。その後ECR−PECVD法、オゾンTEO
S(Si−(CH3−CH2−O)4)法等でゲート絶縁
膜106を形成し、フォト・リソグラフィ法にてコンタ
クト・ホール107及び612を開孔する(図7−
c)。次に電気伝導物質を堆積し、更にフォト・リソグ
ラフィ加工に依り、第二絶縁層で有るゲート絶縁膜上に
ゲート電極・線108画素電極109を形成する。この
画素電極はコンタクト・ホール612を通じて保持容量
用下部電極611と電気的に導通状態に有り、保持容量
は下部電極611と前行のゲート線613にて作られ
る。最後にゲート電極をマスクとしてイオン注入を行
い、チャンネル領域101、ソース領域102、ドレイ
ン領域103を形成する。注入イオンの活性化はレーザ
照射やRTAなどの光照射が有効で有る。ゲート電極・
線や画素電極に透明物質を用いると光は殆ど透過し、こ
れらの温度上昇は短時間の光照射では見られず熱劣下も
無い。又、金属材料をこれらに用いた場合、光は殆ど反
射し、やはり熱劣下は生じない。データ線や画素電極取
りだしパッド等についても同様で有る。その他実施例1
で説明した様に質量非分離型イオン注入装置にてイオン
注入し、300℃から350℃の低温で注入イオンの活
性化を行っても良い。この様にしてAM基板は完成する
(図7−d)。
A method of manufacturing an AM substrate having this structure will be described with reference to FIG. First, an electrically conductive substance such as a metal film is deposited on the insulating substrate which is the first insulating layer by a vapor deposition method or a sputtering method. As the metal, the above-mentioned refractory metal is preferable, but other electrically conductive substances such as metal materials and non-metal materials are also possible as long as they are stable to the thermal environment to be encountered in the subsequent semiconductor film formation process. . Next photo
By patterning this electrically conductive material by a lithography process, the pixel electrode extraction pad 105 and the data line 1 are formed.
04, a storage capacitor lower electrode 611 is formed (FIG. 7-
a). When the pixel electrode lead-out pad is not necessary, it is not necessary to leave the pixel electrode lead-out pad by this patterning. Then, a semiconductor film is deposited. Since the most severe thermal environment during the AM substrate manufacturing process of the present invention is this semiconductor film deposition process, if the temperature is lowered, the selection of electrically conductive materials such as data lines will spread, and the size of the insulating substrate will increase. It is easy to reduce the price. When a polycrystalline silicon film is used as the semiconductor film, monosilane is used as a source gas in the LPCVD method, the deposition temperature is 555 ° C. or less, and the monosilane partial pressure is 1 mtor.
There is a method of directly depositing a high quality film at r or less. Also, LP
There is a method in which disilane (Si 2 H 6 ) is used as a source gas by the CVD method and an amorphous silicon film is deposited at a deposition temperature of about 450 ° C. and a pressure of about 0.5 torr, and then crystallization proceeds. In order to promote crystallization of the amorphous film, a method of performing heat treatment at a temperature of about 600 ° C. for several hours, a method of heating at about 900 ° C. for several seconds by a rapid thermal treatment called so-called rapid thermal annealing (RTA), , Laser irradiation, etc. The laser irradiation is, for example, a method of irradiating a XeCl excimer laser at an intensity of 50 mJ / cm 2 to 500 mJ / cm 2 for a time of about 50 ns to instantaneously melt and crystallize the silicon film. With this method, since the heating time is short and short, the electrically conductive substance such as the insulating substrate and the data line is hardly deteriorated by heat. Further, when silicon germanium is used as the semiconductor film, a polycrystal can be obtained at a lower temperature. In addition, a method of advancing crystallization by each method described above after depositing an amorphous semiconductor film by a sputtering method is also effective. After the semiconductor film is formed in this manner, the semiconductor film is processed by a photolithography process (FIG. 7B). Then ECR-PECVD method, ozone TEO
Forming a gate insulating film 106 with S (Si- (CH 3 -CH 2 -O) 4) method or the like opening contact holes 107 and 612 by a photo-lithography method (Fig. 7
c). Next, an electrically conductive material is deposited, and a gate electrode / line 108 pixel electrode 109 is formed on the gate insulating film that is the second insulating layer by photolithography. This pixel electrode is electrically connected to the storage capacitor lower electrode 611 through the contact hole 612, and the storage capacitor is formed by the lower electrode 611 and the preceding gate line 613. Finally, ion implantation is performed using the gate electrode as a mask to form a channel region 101, a source region 102, and a drain region 103. Laser irradiation or light irradiation such as RTA is effective for activating the implanted ions. Gate electrode
When a transparent material is used for the lines and the pixel electrodes, most of the light is transmitted, and these temperature rises are not seen by light irradiation for a short time, and there is no heat deterioration. In addition, when a metal material is used for these, almost all the light is reflected, and the thermal degradation does not occur. The same applies to the data line and the pixel electrode extraction pad. Other Example 1
As described above, the ion implantation may be performed by the mass non-separation type ion implantation apparatus, and the implanted ions may be activated at a low temperature of 300 ° C to 350 ° C. In this way, the AM substrate is completed (FIG. 7-d).

【0034】従来は保持容量を有するAM基板を作成す
るのに6回の成膜過程に6回のフォト・リソグラフィ加
工工程が必要で有ったが、本発明に依り4回の成膜過程
と4回のフォト・リソグラフィに簡略化が可能となっ
た。又従来は各画素に対して3個のコンタクト・ホール
が存在していたのに対し、本発明ではこれを2個に削減
し得た。又、データ線及び画素電極取り出しパッドの一
部をソース・ドレイン領域の一部が被覆する為、能動層
半導体膜の膜厚を数十Å迄薄く出来、高性能TFTが得
られる。尚、本実施例3では画素電極取り出しパッドと
保持容量用下部電極を分離して形成した為、画素電極は
二個のコンタクト・ホール107及び612を通じて導
通が取られているが、画素電極取り出しパッドと保持容
量用下部電極を分離せず、つながった一つの島で形成し
た場合、コンタクト・ホールは一個で済む。この場合各
画素に対してコンタクト・ホールは一個となり、画素の
更なる微細化が可能となる。
Conventionally, 6 photolithography processing steps were required for 6 film forming steps in order to form an AM substrate having a holding capacity, but according to the present invention, 4 film forming steps are required. It became possible to simplify the photolithography four times. Further, in the past, three contact holes were present for each pixel, but in the present invention, this can be reduced to two. Further, since the data line and the part of the pixel electrode extraction pad are covered with part of the source / drain region, the film thickness of the active layer semiconductor film can be reduced to several tens of liters, and a high performance TFT can be obtained. In the third embodiment, since the pixel electrode lead-out pad and the storage capacitor lower electrode are formed separately, the pixel electrode is electrically connected through the two contact holes 107 and 612. If the storage capacitor lower electrode and the storage capacitor lower electrode are not separated but are formed by one connected island, only one contact hole is required. In this case, there is one contact hole for each pixel, which enables further miniaturization of the pixel.

【0035】(実施例4)図10は本発明に依るAM基
板の一例を説明した図で、図11−a〜dは本発明によ
るAM基板の製造工程を断面で示した図で有る。図10
−aは平面図で図10−bはA−A’に於ける断面図で
有る。
(Embodiment 4) FIG. 10 is a view for explaining an example of an AM substrate according to the present invention, and FIGS. 11A to 11D are sectional views showing the steps for manufacturing an AM substrate according to the present invention. Figure 10
10A is a plan view and FIG. 10B is a sectional view taken along line AA ′.

【0036】図10及び図11に示すAM基板はコプレ
ナー型TFTを画素用スイッチング素子として用いてお
り、各画素は保持容量を有している。本発明のAM基板
では第一絶縁層で有る絶縁性基板上にチャンネル領域1
03より成る能動層半導体膜とモリブデン、タングステ
ン、クロム、バナジウム、ニオブ、タンタル等の高融点
金属に依るデータ線104と同金属より成る画素電極取
り出しパッド105と同金属より成る保持容量用下部電
極611が形成されている。これらを覆う様にゲート絶
縁膜106が有る。ゲート絶縁膜は第二絶縁層で有り、
この上にゲート電極・線108と保持容量用上電極を兼
ねる前行のゲート線613が設けられている。更にこれ
らの上には第三絶縁層で有る層間絶縁膜110が有る。
層間絶縁膜上には画素電極109が設けられている。層
間絶縁膜及びゲート絶縁膜にはコンタクト・ホール10
7及び612が開孔されており、これらを通じて画素電
極は画素電極取り出しパッド及び保持容量用下部電極と
電気的に導通が取られている。画素電極取り出しパッド
が有ると能動層半導体膜は数十Å迄薄くし得る。逆に能
動層半導体膜が十分厚ければ画素電極取り出しパッドを
省き、ドレイン領域103に直接コンタクト・ホールを
開孔し画素電極との導通を取っても良い。又、本実施例
4では画素電極取り出しパッドと保持容量用下部電極を
分離して作成した為、画素電極は2個のコンタクト・ホ
ールを通じて画素電極取り出しパッドと保持容量用下部
電極との導通が取られているが、画素電極取り出しパッ
ドと保持容量用下部電極が分離されず一つの島で形成さ
れるとコンタクト・ホールは一個に削減される。本実施
例4ではデータ線が第一絶縁層上に形成され、ゲート線
が第二絶縁層上に、更に画素電極が第三絶縁層上にとそ
れぞれ別層に形成されている為、画素電極を従来よりも
大きく出来る。図8に示す様に従来はデータ線と画素電
極が同層上に有った為、画素電極とデータ線の間には必
ず分離領域が必要で有った。しかるに本発明ではデータ
線、ゲート線、画素電極がそれぞれ別層上に形成されて
いる為、分離はゲート絶縁膜や層間絶縁膜でなされ、平
面上の分離領域は不要となる。これに依り画素電極は従
来よりも拡大される。しかも本実施例4では画素電極の
縁辺部はゲート線やデータ線と重なっている。ゲート線
やデータ線を金属などの遮光性物質にて作成するとこれ
らの両線はブラック・ストライプと化す。即ち、本実施
例4のAM基板を用いると対向基板側に太いブラック・
ストライプを形成する必要がなくなり、又AM基板と対
向基板の合わせも容易になり、出来上がった液晶表示装
置の実質開口率が著しく大きくなるので有る。
The AM substrate shown in FIGS. 10 and 11 uses a coplanar TFT as a pixel switching element, and each pixel has a storage capacitor. In the AM substrate of the present invention, the channel region 1 is formed on the insulating substrate which is the first insulating layer.
Active layer semiconductor film 03 and a data line 104 made of a refractory metal such as molybdenum, tungsten, chromium, vanadium, niobium, and tantalum, a pixel electrode extraction pad 105 made of the same metal, and a storage capacitor lower electrode 611 made of the same metal. Are formed. There is a gate insulating film 106 so as to cover these. The gate insulating film is the second insulating layer,
A gate electrode / line 108 and a preceding gate line 613 which also functions as a storage capacitor upper electrode are provided on the gate electrode / line 108. Further, there is an interlayer insulating film 110 which is a third insulating layer on these.
A pixel electrode 109 is provided on the interlayer insulating film. A contact hole 10 is formed in the interlayer insulating film and the gate insulating film.
7 and 612 are opened, and the pixel electrode is electrically connected to the pixel electrode extraction pad and the storage capacitor lower electrode through these holes. With the pixel electrode extraction pad, the active layer semiconductor film can be thinned to several tens of liters. On the contrary, if the active layer semiconductor film is sufficiently thick, the pixel electrode extraction pad may be omitted, and a contact hole may be directly formed in the drain region 103 to establish conduction with the pixel electrode. In addition, since the pixel electrode lead-out pad and the storage capacitor lower electrode are separately formed in the fourth embodiment, the pixel electrode is electrically connected to the pixel electrode lead-out pad and the storage capacitor lower electrode through the two contact holes. However, if the pixel electrode lead-out pad and the storage capacitor lower electrode are not separated and are formed by one island, the number of contact holes is reduced to one. In Example 4, the data line is formed on the first insulating layer, the gate line is formed on the second insulating layer, and the pixel electrode is formed on the third insulating layer in different layers. Can be made larger than before. As shown in FIG. 8, conventionally, since the data line and the pixel electrode were on the same layer, a separation region was always required between the pixel electrode and the data line. However, in the present invention, since the data line, the gate line, and the pixel electrode are formed on different layers, the isolation is performed by the gate insulating film or the interlayer insulating film, and the isolation region on the plane is unnecessary. Due to this, the pixel electrode is enlarged more than ever. Moreover, in the fourth embodiment, the edge portion of the pixel electrode overlaps the gate line and the data line. When the gate lines and data lines are made of a light-shielding material such as metal, these lines become black stripes. That is, when the AM substrate of Example 4 is used, thick black
This eliminates the need for forming stripes, facilitates the alignment of the AM substrate and the counter substrate, and significantly increases the substantial aperture ratio of the completed liquid crystal display device.

【0037】次に本発明によるAM基板の製造方法を図
11を用いて説明する。まずガラス基板などの絶縁性基
板上に金属膜等の電気伝導性物質を堆積する。これには
前述した高融点金属の他、半導体膜形成工程温度に対し
て安定な電気伝導物質ならば金属化合物や非金属も有効
で有る。次にフォト・リソグラフィ工程によりこの電気
伝導物質を加工してデータ線104、画素電極取り出し
パッド105、保持容量用下部電極611を形成する
(図11−a)。続いて実施例3にて詳述した方法で半
導体膜を堆積して、フォト・リソグラフィ工程で加工す
る(図11−b)。その後ゲート絶縁膜106をPEC
VD法、ECR−PECVD法、APCVD法、有機シ
リコン化合物とオゾンを用いたCVD法等で350℃程
度以下の基板温度にて堆積する。続いてゲート絶縁膜上
に蒸着法、スパッター法などで電気伝導性物質を堆積し
フォト・リソグラフィ工程によりゲート電極・線10
8、613を形成する。電気伝導性物質を堆積する場合
もデータ線などの下層金属及び半導体膜やゲート絶縁膜
の熱変化を防ぐ為に基板温度は350℃程度以下が好ま
しい。次に質量非分離型イオン注入装置に依りドナー又
はアクセプタ−となる不純物をゲート電極をマスクとし
て打ち込み 、チャンネル領域101、ソース領域10
2及びドレイン領域103を形成する(図11−c)。
質量非分離型イオン注入装置に依り、不純物元素の水素
化物をイオン注入すると、350℃程度以下の低温熱処
理にて不純物イオンを活性化出来る。又通常の質量分離
型イオン注入装置にて不純物イオンを注入した後、レー
ザー照射に依って注入イオンを活性化しても良い。次に
層間絶縁膜110を各種CVD法やPVD法で基板温度
を350℃程度以下で堆積する。ソース・ドレイン領域
形式のイオン注入を質量非分離型イオン注入装置にて行
う場合、層間絶縁膜堆積後300℃から350℃程度の
温度で30分から2時間程度の熱処理を施すと、注入イ
オンは活性化され、同時に層間絶縁膜とゲート絶縁膜の
膜質が違う場合、それらが近づいたり、或いは同一にな
り、次工程のコンタクト・ホールが容易に形成される。
ゲート絶縁膜堆積以後で350℃以上の熱工程が有った
場合、水素プラズマ照射等の水素化処理がここで施され
ても良い。続いてフォト・リソグラフィ工程にてコンタ
クト・ホール107及び612を形成した後、画素電極
材料をスパッター法等で堆積し、更にフォト・リソグラ
フィ工程でパターニング加工を施しAM基板は完成する
(図11−d)。この様に本発明に依ると、6回の成膜
過程に5回のフォト・リソグラフィ加工工程で保持容量
を有するAM基板が作成される。従来は図9に示す様に
6回のフォト・リソグラフィ加工工程が必要で有ったか
ら、前述の構造上の利点に加えて、製造工程もより簡略
化されている。
Next, a method for manufacturing an AM substrate according to the present invention will be described with reference to FIG. First, an electrically conductive substance such as a metal film is deposited on an insulating substrate such as a glass substrate. In addition to the above-mentioned refractory metal, a metal compound or non-metal is also effective for this as long as it is an electrically conductive substance that is stable with respect to the temperature of the semiconductor film forming process. Next, the electrically conductive material is processed by a photolithography process to form the data line 104, the pixel electrode extraction pad 105, and the lower electrode 611 for the storage capacitor (FIG. 11-a). Subsequently, a semiconductor film is deposited by the method described in detail in Example 3 and processed by a photolithography process (FIG. 11-b). After that, the gate insulating film 106 is PEC
VD method, ECR-PECVD method, APCVD method, CVD method using an organic silicon compound and ozone, etc. are deposited at a substrate temperature of about 350 ° C. or lower. Subsequently, an electrically conductive substance is deposited on the gate insulating film by a vapor deposition method, a sputtering method, or the like, and the gate electrode / line 10 is formed by a photolithography process.
8 and 613 are formed. Also in the case of depositing an electrically conductive substance, the substrate temperature is preferably about 350 ° C. or lower in order to prevent thermal change of the lower layer metal such as the data line and the semiconductor film or the gate insulating film. Next, an impurity serving as a donor or an acceptor is implanted by using a mass non-separation type ion implantation device using the gate electrode as a mask, and the channel region 101 and the source region 10
2 and the drain region 103 are formed (FIG. 11-c).
When the hydride of the impurity element is ion-implanted by the mass non-separation type ion implantation device, the impurity ions can be activated by the low temperature heat treatment at about 350 ° C. or less. Alternatively, after implanting the impurity ions with a usual mass separation type ion implanter, the implanted ions may be activated by laser irradiation. Next, the interlayer insulating film 110 is deposited at a substrate temperature of about 350 ° C. or lower by various CVD methods or PVD methods. When the source / drain region type ion implantation is performed by the mass non-separation type ion implantation apparatus, the heat treatment for about 30 minutes to 2 hours at a temperature of about 300 ° C. to 350 ° C. after the deposition of the interlayer insulating film activates the implanted ions. When the interlayer insulating film and the gate insulating film have different film qualities at the same time, they come close to each other or have the same film quality, and a contact hole in the next step is easily formed.
If there is a heating step at 350 ° C. or higher after the gate insulating film is deposited, hydrogenation treatment such as hydrogen plasma irradiation may be performed here. Subsequently, after forming the contact holes 107 and 612 by a photolithography process, a pixel electrode material is deposited by a sputtering method or the like, and further patterned by a photolithography process to complete the AM substrate (FIG. 11-d). ). As described above, according to the present invention, an AM substrate having a storage capacity is produced by performing the photolithography process five times in the film forming process six times. Conventionally, as shown in FIG. 9, six photolithography processing steps are required, so that the manufacturing process is simplified in addition to the above-described structural advantages.

【0038】(実施例5)図12は本発明に依るAM基
板の一例を説明した図で、図13−a〜eは本発明に依
るAM基板の製造工程を断面で示した図で有る。図12
−aは平面図で図12−bはA−A’に於ける断面図
で、図12−cはB−B’に於ける断面図で有る。
(Embodiment 5) FIG. 12 is a view for explaining an example of an AM substrate according to the present invention, and FIGS. 13A to 13E are sectional views showing the steps for manufacturing an AM substrate according to the present invention. 12
12A is a plan view, FIG. 12B is a sectional view taken along line AA ′, and FIG. 12C is a sectional view taken along line BB ′.

【0039】図12及び図13に示すAM基板はコプレ
ナー型TFTを画素用スイッチング素子として用いてお
り、各画素は保持容量を有し、データ線・ゲート線・画
素電極はそれぞれ別層上に形成されている。これは本実
施例5が図10、図11に示す実施例4に対比して記述
されている事を意味しているに過ぎず、本発明はこれに
限定される物では無い。即ち図1、図2に画き実施例1
にて記述されたAM基板や、図5を用いて実施例2に記
述されたAM基板、及び図6、図7を用いて実施例3に
記述されたAM基板に対しても本発明は適応され得る。
The AM substrate shown in FIGS. 12 and 13 uses a coplanar TFT as a pixel switching element, each pixel has a storage capacitor, and the data line, gate line, and pixel electrode are formed on different layers. Has been done. This merely means that the fifth embodiment is described in comparison with the fourth embodiment shown in FIGS. 10 and 11, and the present invention is not limited to this. That is, FIG. 1 and FIG.
The present invention is also applicable to the AM substrate described in Example 2, the AM substrate described in Example 2 with reference to FIG. 5, and the AM substrate described in Example 3 with reference to FIGS. 6 and 7. Can be done.

【0040】本発明のAM基板では絶縁層上にチャンネ
ル領域101、ソース領域102、ドレイン領域103
より成る能動層半導体膜とモリブデン・タングステン・
クロム・バナジウム・ニオブ・タンタル等の高融点金属
によるデータ線104と同金属より成る画素電極取り出
しパッド105と同金属より成る保持容量用下部電極6
11が形成されている。これらの金属表面で半導体膜に
て被覆されて居らず、且つコンタクト・ホールも開孔さ
れていない部分は総て同金属の酸化物に依って被覆され
ている。金属酸化物1201の膜厚は数十Å程度以下が
好ましい。能動層半導体膜が十分厚い場合は画素電極取
り出しパッドを省き、ドレイン領域上に直接コンタクト
・ホールを開孔しても構わない。又保持容量が不要な時
は当然保持容量用下部電極も作る必要は無い。これらを
覆う様にゲート絶縁膜106が有り、この上にゲート電
極・線108と保持容量用上電極を兼ねる前行のゲート
線613が設けられている。図12−cに示す様にゲー
ト線とデータ線の交差部の断面はデータ線の表面がデー
タ線を構成する金属の酸化物にて完全に被覆されてお
り、その上にゲート絶縁膜が設けられている。保持容量
用下部電極も同様に表面は金属酸化物で完全に被覆され
ている。ゲート線はゲート絶縁膜上に有るから、ゲート
線とデータ線の間、或いはゲート線と保持容量用下部電
極の間には二種類の異なった絶縁膜が挟まれている。ゲ
ート電極・線やゲート絶縁膜上には層間絶縁膜110が
有り、更にその上に画素電極109が設けられている。
層間絶縁膜を省略し、ゲート絶縁膜上に画素電極を設け
ても良い。又、ゲート電極・線を遮光性物質で築き、画
素電極を透明物質でそれぞれ別層上或いは同層上に形成
しても良いし、ゲート電極・線も画素電極も共に透明物
質で同層上或いは別層上に形成しても良い。層間絶縁膜
及びゲート絶縁膜にはコンタクト・ホール107及び6
12が開孔されており、これらを通じて画素電極は画素
電極取り出しパッド及び保持容量用下部電極と電気的に
導通が取られている。画素電極取り出しパッドと保持容
量用下部電極が一つの島で形成されている場合や、或い
は保持容量用下部電極が無い場合、コンタクト・ホール
は各画素に対して一個となる。本実施例5ではデータ
線、ゲート線、画素電極がそれぞれ別層に形成されてい
る為、画素電極を従来よりも大きく出来、図12(a)
ではその縁辺部がゲート線とデータ線と完全に重なって
いる。ゲート線を金属等の遮光性物質で築けば、対向基
板上の太いブラック・ストライプを省く事が出来、実質
的な開口率は更に向上する。図3や図4に示した従来技
術のAM基板でゲート線とデータ線に依りブラック・ス
トライプを代用させるにはデータ線と画素電極を別層に
形成せねばならぬが故、必然的に層間絶縁膜306ない
しは408の上にもう一層別の層間絶縁膜を堆積し、そ
の上に画素電極を形成せねばならない。この場合、基板
上にはゲート絶縁膜(この上にゲート電極が有る。)、
一番目の層間絶縁膜(この上にデータ線が有る。)二番
目の層間絶縁膜(この上に画素電極が有る。)と少なく
とも三層の絶縁膜が出来る。これらをSiO2膜に依り
作成する場合、三層の総膜厚が厚くなると、これらの絶
縁膜にひび割れが生じAM基板として使用出来なくな
る。この為絶縁膜の総膜厚は1.5μm程度以下にする
必要が有る。今ゲート絶縁膜の膜厚が1000Åから2
000Å程度とすると二つの層間絶縁膜の膜厚はそれぞ
れ7000Å程度となり、画素電極とデータ線は700
0ÅのSiO2膜を介して重なる事となる。所で画素用
薄膜トランジスタがオフ状態で、オン状態時に記憶した
データを保持している期間もデータ線には様々な情報が
伝わり、電位が変動している。画素電極とデータ線の重
なりが大きくそれらの間の膜厚が薄いと、画素電極とデ
ータ線の間に生ずる容量の値が大きくなり、その結果オ
フ状態で一定を保つべき画素電極電位がデータ線に伝わ
る情報の影響を受けて変動してしまい、液晶画面にクロ
ストークを発生させる等の画質劣下をもたらす。従って
画素電極とデータ線の重なりは小さい方が、又画素電極
とデータ線を隔てる層間絶縁膜は厚い方が好ましい。こ
の要請は画素電極が小さくなるに従い、或いは保持容量
が小さくなるに従い強くなる。前述の如く従来のAM基
板では画素電極とデータ線を隔てる層間絶縁膜の膜厚は
最大でも7000Å程度で有る。これに対して図5、図
10に示す本発明のAM基板ではデータ線が絶縁基板上
に有り、画素電極とデータ線を隔てる絶縁膜(即ちゲー
ト絶縁膜と層間絶縁膜)の膜厚を1.5μm程度に厚く
出来る。それ故、従来のAM基板と比べて画素ピッチが
同じで、画素電極とデータ線との重なり面積が同一なら
ば、本発明のAM基板の方が絶縁膜の膜厚が厚い分だけ
より良質な画像が得られるので有る。或いは画質を同じ
にするのならば、本発明のAM基板の方が画素面積に対
する重なり面積の割合を大きくする事が出来、微細画素
を有する高精細AM基板を作成出来るので有る。一方図
12に示し本実施例5に述べる本発明のAM基板ではデ
ータ線の表面は金属酸化膜にて被覆されており、その上
にゲート絶縁膜と層間絶縁膜が乗るから、画素電極とデ
ータ線のカップリングは図5、図10に示すAM基板に
比べても更に小さくなるとの利点を有する。加えて図1
2−cが示す様にデータ線の表面は金属酸化物という絶
縁膜で被覆されており、この上に金属酸化膜とは異なる
絶縁膜でゲート絶縁膜が形成され、更にその上にゲート
線が設けられているからゲート線とソース線の絶縁破壊
や漏洩電流が減少するとの利点を有する。絶縁膜の膜中
を流れる電流の種類或いは原因は一般に絶縁膜種に従っ
て異なる。この為膜厚が同程度で有れば一種類の厚い絶
縁膜よりも、多少薄くとも二種類の異なった絶縁膜の方
が絶縁破壊や漏洩電流に対して強いので有る。この原理
に基付き図12、図13に示す本発明のAM基板ではデ
ータ線とゲート線の交差部に発生する短絡等の不良率を
著しく低減するので有る。
In the AM substrate of the present invention, the channel region 101, the source region 102 and the drain region 103 are formed on the insulating layer.
Active layer semiconductor film consisting of molybdenum and tungsten
The data line 104 made of a refractory metal such as chromium, vanadium, niobium, and tantalum, and the pixel electrode extraction pad 105 made of the same metal as the data line 104 and the storage capacitor lower electrode 6 made of the same metal.
11 is formed. All the portions of these metal surfaces that are not covered with the semiconductor film and have no contact holes are covered with the oxide of the same metal. The film thickness of the metal oxide 1201 is preferably about several tens of liters or less. If the active layer semiconductor film is thick enough, the pixel electrode extraction pad may be omitted and a contact hole may be directly formed on the drain region. When the storage capacitor is not needed, it is not necessary to make the lower electrode for the storage capacitor. A gate insulating film 106 is provided so as to cover these, and a gate electrode / line 108 and a preceding gate line 613 which also serves as a storage capacitor upper electrode are provided thereon. As shown in FIG. 12-c, in the cross section of the intersection of the gate line and the data line, the surface of the data line is completely covered with the oxide of the metal forming the data line, and the gate insulating film is provided thereon. Has been. Similarly, the surface of the lower electrode for the storage capacitor is completely covered with the metal oxide. Since the gate line is on the gate insulating film, two kinds of different insulating films are sandwiched between the gate line and the data line or between the gate line and the lower electrode for the storage capacitor. An interlayer insulating film 110 is provided on the gate electrode / line and the gate insulating film, and a pixel electrode 109 is further provided thereon.
The interlayer insulating film may be omitted and the pixel electrode may be provided on the gate insulating film. Alternatively, the gate electrode / line may be formed of a light-shielding material, and the pixel electrode may be formed of a transparent material on a different layer or on the same layer. Alternatively, both the gate electrode / line and the pixel electrode may be formed of a transparent material on the same layer. Alternatively, it may be formed on another layer. Contact holes 107 and 6 are formed in the interlayer insulating film and the gate insulating film.
12 is opened so that the pixel electrode is electrically connected to the pixel electrode extraction pad and the storage capacitor lower electrode. When the pixel electrode extraction pad and the storage capacitor lower electrode are formed on one island, or when the storage capacitor lower electrode is not provided, there is one contact hole for each pixel. In the fifth embodiment, since the data line, the gate line, and the pixel electrode are formed in different layers, the pixel electrode can be made larger than in the conventional case, and FIG.
Then, the edge part completely overlaps the gate line and the data line. If the gate line is made of a light-shielding material such as metal, the thick black stripes on the counter substrate can be omitted, and the substantial aperture ratio is further improved. In order to substitute the black stripe depending on the gate line and the data line in the conventional AM substrate shown in FIGS. 3 and 4, it is necessary to form the data line and the pixel electrode in different layers. It is necessary to deposit another interlayer insulating film on the insulating film 306 or 408 and form a pixel electrode thereon. In this case, a gate insulating film (the gate electrode is provided on the gate insulating film) on the substrate,
A first interlayer insulating film (there are data lines on it), a second interlayer insulating film (there are pixel electrodes on this), and at least three layers of insulating films are formed. When these are formed by SiO 2 films, if the total film thickness of the three layers becomes large, these insulating films are cracked and cannot be used as an AM substrate. Therefore, the total thickness of the insulating film needs to be about 1.5 μm or less. Now the thickness of the gate insulating film is from 1000Å to 2
If the thickness is about 000Å, the thickness of each of the two interlayer insulating films is about 7,000Å, and the pixel electrode and the data line are 700
It will be overlapped with 0Å SiO 2 film. In the meantime, various kinds of information are transmitted to the data line and the potential fluctuates while the pixel thin film transistor is off and the stored data is held when the pixel thin film transistor is on. If the pixel electrode and the data line overlap each other and the film thickness between them is thin, the value of the capacitance generated between the pixel electrode and the data line increases, and as a result, the pixel electrode potential that should be kept constant in the off state is the data line. Fluctuates under the influence of the information transmitted to the display, resulting in poor image quality such as crosstalk on the liquid crystal screen. Therefore, it is preferable that the overlap between the pixel electrode and the data line is small, and that the interlayer insulating film separating the pixel electrode and the data line is thick. This requirement becomes stronger as the pixel electrode becomes smaller or the storage capacitance becomes smaller. As described above, in the conventional AM substrate, the film thickness of the interlayer insulating film separating the pixel electrode and the data line is about 7,000 Å at the maximum. On the other hand, in the AM substrate of the present invention shown in FIGS. 5 and 10, the data line is on the insulating substrate, and the film thickness of the insulating film (that is, the gate insulating film and the interlayer insulating film) separating the pixel electrode and the data line is 1 It can be thickened to about 0.5 μm. Therefore, if the pixel pitch is the same as that of the conventional AM substrate and the overlapping area of the pixel electrode and the data line is the same, the AM substrate of the present invention has higher quality due to the thicker insulating film. This is because an image can be obtained. Alternatively, if the image quality is the same, the AM substrate of the present invention can increase the ratio of the overlapping area to the pixel area, and can produce a high-definition AM substrate having fine pixels. On the other hand, in the AM substrate of the present invention shown in FIG. 12 and described in the fifth embodiment, the surface of the data line is covered with the metal oxide film, and the gate insulating film and the interlayer insulating film are formed on the surface of the metal oxide film. The line coupling has an advantage that it is smaller than that of the AM substrate shown in FIGS. In addition,
As shown by 2-c, the surface of the data line is covered with an insulating film called a metal oxide, a gate insulating film is formed on the insulating film different from the metal oxide film, and the gate line is further formed thereon. Since it is provided, there is an advantage that the dielectric breakdown of the gate line and the source line and the leakage current are reduced. The type or cause of the current flowing through the insulating film generally differs depending on the insulating film type. For this reason, if the film thicknesses are the same, two types of different insulating films, although slightly thin, are more resistant to dielectric breakdown and leakage current than one type of thick insulating film. Based on this principle, in the AM substrate of the present invention shown in FIGS. 12 and 13, the defect rate such as a short circuit occurring at the intersection of the data line and the gate line is significantly reduced.

【0041】次に本発明に依るAM基板の製造方法を図
13を用いて説明する。まずガラス基板などの絶縁性基
板上に金属膜等の電気伝導性物質を堆積する。これには
前述した高融点金属の他、半導体膜形成工程に対して安
定な金属ならばいずれも有効で有る。次にフォト・リソ
グラフィ工程に依りこの電気伝導物質を加工してデータ
線104、画素電極取り出しパッド105、保持容量用
下部電極611を形成する(図13−a)。続いて実施
例3にて詳述した方法で半導体膜を形成してフォト・リ
ソグラフィ工程で加工する(図13−b)。次に600
℃以下の酸化性雰囲気下にてデータ線等の金属膜の表面
を酸化させる(図13−c)。600℃以下の低温では
シリコン膜の酸化は殆ど進まないから雰囲気と温度を適
当に調整すると所望の膜厚を有する金属酸化物1201
が得られ、同時に極薄膜の半導体膜を能動層に用いる事
が可能となる。例えば同金属にタンタルを用いると酸素
一気圧で300℃程度の温度から数十Å以上の酸化膜を
作成出来るが、この条件ではシリコンの酸化は全く進ま
ないが故、半導体膜の膜減りは生じない。よしんば半導
体膜の酸化が多少進んでも、それらはゲート絶縁膜の一
部と化すに過ぎぬから何の問題も生じない。ここでは半
導体膜を実施例3に詳述した方法で形成したが、その他
も可能で有る。例えば非晶質半導体膜を堆積・パターニ
ング後(図13−b)、酸素や笑気ガス(N2O)や二
酸化炭素(CO2)、水(H2O)を数ppmから1%程
度含む弱酸化性雰囲気下で600℃程度以下の温度環境
下にて数時間から24時間程度の熱処理を施す。これに
依り非晶質膜は結晶化し、しかも同時に金属酸化膜12
01が形成される(図13−c)。弱酸化性雰囲気下で
熱処理を施すと非晶質の結晶化に際して生ずる結晶内欠
陥を酸素が補充して、しきい値電圧が低く高移動度の半
導体膜が得られるとの利点が有る。熱処理時の酸化物気
体の種類や濃度は、データ線等に用いる金属の材質と求
める金属酸化物の膜厚に依って適宜決定される。その後
は実施例4に詳述したのと同じ手法でゲート絶縁膜10
6、ゲート電極・線108及び613を形成し、更にイ
オン注入法にてチャンネル領域101、ソース領域10
2、ドレイン領域103を作成する(図13−d)。続
いて層間絶縁膜110を実施例4にて詳述した方法等で
堆積し、フォト・リソグラフィ工程に依りコンタクト・
ホール107及び612を形成する。このコンタクト・
ホールは層間絶縁膜とゲート絶縁膜、及び金属酸化物と
いう少なくとも二種類の絶縁膜に開けねばならぬから、
一般には連続した2回の開孔作業を施さねばならない。
例えば画素電極取り出しパッド等を構成する金属にタン
タルを用い、金属酸化物はタンタル酸化物で、ゲート絶
縁膜と層間絶縁膜に酸化シリコン膜を用いた場合、第一
回目の開孔作業で酸化シリコン膜にコンタクト・ホール
を作り、引き続いてタンタル酸化物に対する開孔作業を
施す。しかし反応性イオン・エッチング(RIE)や化
学ドライエッチング(CDE)等を利用すれば、二種類
の絶縁膜に一回の開孔作業でコンタクト・ホールを形成
する事も可能で有る。こうしてコンタクト・ホールを形
成した後、画素電極材料をスパッタ法等で堆積し、更に
フォト・リソグラフィ工程でパターニング加工を施しA
M基板は完成する(図13−e)。この様に本発明に依
ると実施例4に詳述したのと同じ6回の成膜過程と5回
のフォト・リソグラフィ加工工程で前述の構造上の利点
が得られるので有る。
Next, a method of manufacturing an AM substrate according to the present invention will be described with reference to FIG. First, an electrically conductive substance such as a metal film is deposited on an insulating substrate such as a glass substrate. In addition to the refractory metal described above, any metal that is stable in the semiconductor film forming process is effective for this. Next, this electrically conductive material is processed by a photolithography process to form the data line 104, the pixel electrode lead-out pad 105, and the storage capacitor lower electrode 611 (FIG. 13A). Subsequently, a semiconductor film is formed by the method described in detail in Example 3 and processed by a photolithography process (FIG. 13-b). Then 600
The surface of the metal film such as the data line is oxidized in an oxidizing atmosphere at a temperature of not more than 0 ° C. (FIG. 13-c). The oxidation of the silicon film hardly progresses at a low temperature of 600 ° C. or lower, so that the metal oxide 1201 having a desired film thickness can be obtained by appropriately adjusting the atmosphere and temperature.
Thus, it becomes possible to use an extremely thin semiconductor film as an active layer at the same time. For example, if tantalum is used as the same metal, an oxide film of several tens of liters or more can be formed from a temperature of 300 ° C. under one atmosphere of oxygen, but under this condition, the oxidation of silicon does not proceed at all, so the film loss of the semiconductor film occurs Absent. Even if the semiconductor film is slightly oxidized, it does not cause any problem because it only forms a part of the gate insulating film. Here, the semiconductor film was formed by the method described in detail in Example 3, but other methods are possible. For example, after depositing and patterning an amorphous semiconductor film (FIG. 13-b), oxygen, laughing gas (N 2 O), carbon dioxide (CO 2 ), and water (H 2 O) are contained in the range of several ppm to 1%. Heat treatment is performed for several hours to about 24 hours in a temperature environment of about 600 ° C. or less in a weakly oxidizing atmosphere. As a result, the amorphous film is crystallized, and at the same time, the metal oxide film 12 is formed.
01 is formed (FIG. 13-c). When heat treatment is performed in a weakly oxidizing atmosphere, oxygen replenishes intra-crystalline defects generated during amorphous crystallization, which has an advantage that a semiconductor film having a low threshold voltage and high mobility can be obtained. The kind and concentration of the oxide gas at the time of heat treatment are appropriately determined depending on the material of the metal used for the data line and the like and the film thickness of the required metal oxide. After that, the gate insulating film 10 is formed by the same method as described in detail in the fourth embodiment.
6, gate electrodes / lines 108 and 613 are formed, and the channel region 101 and the source region 10 are further formed by ion implantation.
2. Create the drain region 103 (FIG. 13-d). Subsequently, an interlayer insulating film 110 is deposited by the method described in detail in the fourth embodiment, and contact / contact is performed by a photolithography process.
Holes 107 and 612 are formed. This contact
Since holes must be formed in at least two types of insulating films, an interlayer insulating film, a gate insulating film, and a metal oxide,
Generally, two consecutive opening operations must be performed.
For example, when tantalum is used as the metal forming the pixel electrode extraction pad and the like, and the metal oxide is tantalum oxide and a silicon oxide film is used for the gate insulating film and the interlayer insulating film, silicon oxide is used in the first opening operation. A contact hole is made in the film, followed by an opening operation for tantalum oxide. However, if reactive ion etching (RIE) or chemical dry etching (CDE) is used, it is possible to form contact holes in two types of insulating films by a single opening operation. After forming the contact hole in this way, the pixel electrode material is deposited by the sputtering method or the like, and further patterned by the photolithography process.
The M substrate is completed (FIG. 13-e). As described above, according to the present invention, the above-described structural advantages can be obtained by the same six film forming steps and five photolithography processing steps as described in detail in the fourth embodiment.

【0042】ここまで本実施例5ではデータ線104等
の金属膜表面の酸化を600℃程度以下の酸化性雰囲気
下で行ってきたが、最初に総てのデータ線を短絡して置
き、陽極酸化法で金属酸化物を形成しても良い。この場
合データ線104と離れている画素電極取り出しパッド
105や保持容量用下部電極611は酸化されず、コン
タクト・ホールの開口は容易となる。陽極酸化法に依っ
てデータ線上に酸化膜を形成した場合でもデータ線とゲ
ート線の交差部は異なった種類の絶縁膜の二層構造にな
り絶縁破壊や漏洩電流はやはり減少する。又、データ線
と画素電極が重なっている場合、これらの間のカップリ
ングも減少する。更にこの方法に依ると保持容量用下部
電極611の表面には金属酸化膜は形成されないから、
保持容量が増えるとの利点も有る。
In the fifth embodiment up to this point, the surface of the metal film such as the data line 104 has been oxidized in an oxidizing atmosphere of about 600 ° C. or lower. However, first, all the data lines are short-circuited and the anode is set. The metal oxide may be formed by an oxidation method. In this case, the pixel electrode lead-out pad 105 and the storage capacitor lower electrode 611 separated from the data line 104 are not oxidized, and the opening of the contact hole is facilitated. Even when an oxide film is formed on the data line by the anodic oxidation method, the intersection of the data line and the gate line has a two-layer structure of different kinds of insulating films, and dielectric breakdown and leakage current are also reduced. In addition, when the data line and the pixel electrode overlap, the coupling between them also decreases. Further, according to this method, since the metal oxide film is not formed on the surface of the storage capacitor lower electrode 611,
There is also an advantage that the storage capacity increases.

【0043】[0043]

【発明の効果】以上述べて来た様に、本発明に依れば以
下に述べる様な効果が得られる。
As described above, according to the present invention, the following effects can be obtained.

【0044】(1) 半導体膜の薄膜化が容易で優れた
スイッチング特性を有するTFTをAM基板の素子とし
て利用できる。
(1) A thin film of a semiconductor film can be easily used and a TFT having excellent switching characteristics can be used as an element of an AM substrate.

【0045】(2) フォト・リソグラフィ工程数を減
らせる等の製造工程の簡略化が図れる。
(2) The number of photolithography processes can be reduced, and the manufacturing process can be simplified.

【0046】(3) コンタクト・ホールの数を削減で
き、微細な画素を有する高精細AM基板を作製できる。
(3) The number of contact holes can be reduced, and a high-definition AM substrate having fine pixels can be manufactured.

【0047】(4)データ線、ゲート電極・線、画素電
極をそれぞれ別層上に形成でき、これに依り画素電極を
大きくし得る。又データ線及びゲート電極・線を電気伝
導性遮光物質で形成し、画素電極をこちらと別層上に形
成してその縁辺部を重ねる事が可能で、これに依り対向
基板側のブラック・ストライプを省略し得、出来上がっ
た液晶表示装置の開口率が大きくなる。又、対向基板と
の合わせも容易となり製造効率が上がる。
(4) The data line, the gate electrode / line, and the pixel electrode can be formed on different layers, respectively, whereby the pixel electrode can be made larger. It is also possible to form the data line and the gate electrode / line with an electrically conductive light-shielding material, form the pixel electrode on another layer and overlap the edge portion thereof, and thereby the black stripe on the counter substrate side. Can be omitted, and the aperture ratio of the completed liquid crystal display device increases. Further, it is easy to align with the counter substrate, and the manufacturing efficiency is improved.

【0048】(5)データ線を最下層に形成し、画素電
極を最上層に形成する為、画素電極の縁辺部をデータ線
に重ねてもクロストーク等の発生は著しく小さくなり、
高画質が得られる。
(5) Since the data line is formed in the lowermost layer and the pixel electrode is formed in the uppermost layer, even if the edge portion of the pixel electrode is overlapped with the data line, the occurrence of crosstalk or the like is significantly reduced.
High image quality can be obtained.

【0049】(6) データ線表面に金属酸化膜を設け
る事で、データ線とゲート線の間には二種類の異なった
絶縁膜が形成され、データ線とゲート線との短絡数が大
きく減少する。
(6) By providing the metal oxide film on the surface of the data line, two different kinds of insulating films are formed between the data line and the gate line, and the number of short circuits between the data line and the gate line is greatly reduced. To do.

【0050】この様に本発明に依るとアクティブマトリ
ックス液晶ディスプレイの高性能化や低価額化を実現す
るという多大な効果を有する。
As described above, according to the present invention, there is a great effect that the high performance and the low price of the active matrix liquid crystal display are realized.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の一実施例を示すアクティブマトリッ
クス基板を示す図。
FIG. 1 is a diagram showing an active matrix substrate showing an embodiment of the present invention.

【図2】 本発明の一実施例を示すアクティブマトリッ
クス基板製造の各工程に於ける素子断面図。
FIG. 2 is a sectional view of an element in each step of manufacturing an active matrix substrate showing an embodiment of the present invention.

【図3】 従来技術に依るアクティブマトリックス基板
を示す図。
FIG. 3 is a diagram showing an active matrix substrate according to the prior art.

【図4】 従来技術に依るアクティブマトリックス基板
を示す図。
FIG. 4 shows an active matrix substrate according to the prior art.

【図5】 本発明の一実施例を示すアクティブマトリッ
クス基板を示す図。
FIG. 5 is a diagram showing an active matrix substrate showing an embodiment of the present invention.

【図6】 本発明の一実施例を示すアクティブマトリッ
クス基板を示す図。
FIG. 6 is a view showing an active matrix substrate showing an embodiment of the present invention.

【図7】 本発明の一実施例を示すアクティブマトリッ
クス基板製造の各工程に於ける素子断面図。
FIG. 7 is a sectional view of an element in each step of manufacturing an active matrix substrate showing an embodiment of the present invention.

【図8】 従来技術に依るアクティブマトリックス基板
を示す図。
FIG. 8 shows an active matrix substrate according to the prior art.

【図9】 従来技術に依るアクティブマトリックス基板
製造の各工程に於ける素子断面図。
FIG. 9 is a sectional view of an element in each step of manufacturing an active matrix substrate according to a conventional technique.

【図10】 本発明の一実施例を示すアクティブマトリ
ックス基板を示す図。
FIG. 10 is a diagram showing an active matrix substrate showing an embodiment of the present invention.

【図11】 本発明の一実施例を示すアクティブマトリ
ックス基板製造の各工程に於ける素子断面図。
FIG. 11 is a sectional view of an element in each step of manufacturing an active matrix substrate, showing an embodiment of the present invention.

【図12】 本発明の一実施例を示すアクティブマトリ
ックス基板を示す図。
FIG. 12 is a view showing an active matrix substrate showing an embodiment of the present invention.

【図13】 本発明の一実施例を示すアクティブマトリ
ックス基板製造の各工程に於ける素子断面図。
FIG. 13 is a sectional view of an element in each step of manufacturing an active matrix substrate, showing an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

101…チャンネル領域 102…ソース領域 103…ドレイン領域 104…データ線 105…画素電極取り出しパッド 106…ゲート絶縁膜 107…コンタクト・ホール 108…ゲート電極・線 109…画素電極 110…層間絶縁膜 301…チャンネル領域 302…ソース領域 303…ドレイン領域 304…ゲート絶縁膜 305…ゲート電極・線 306…層間絶縁膜 307…コンタクト・ホール 308…画素電極 309…データ線 401…チャンネル領域 402…ソース領域 403…ドレイン領域 404…ソース・パッド 405…ドレイン・パッド 406…ゲート絶縁膜 407…ゲート電極・線 408…層間絶縁膜 409…コンタクト・ホール 410…画素電極 411…データ線 611…保持容量用下部電極 612…コンタクト・ホール 613…前行のゲート線 811…保持容量用下部電極 812…コンタクト・ホール 813…前行のゲート線 901…フォト・レジスト 902…不純物イオン注入 1201…金属酸化膜 101 ... Channel area 102 ... Source area 103 ... Drain region 104 ... Data line 105 ... Pixel electrode extraction pad 106 ... Gate insulating film 107 ... Contact hole 108 ... Gate electrode / line 109 ... Pixel electrode 110 ... Interlayer insulating film 301 ... Channel area 302 ... Source area 303 ... Drain region 304 ... Gate insulating film 305 ... Gate electrode / line 306 ... Interlayer insulating film 307 ... Contact hole 308 ... Pixel electrode 309 ... Data line 401 ... Channel area 402 ... Source area 403 ... Drain region 404 ... Source pad 405 ... Drain pad 406 ... Gate insulating film 407 ... Gate electrode / line 408 ... Interlayer insulating film 409 ... Contact hole 410 ... Pixel electrode 411 ... Data line 611 ... Lower electrode for storage capacitor 612 ... Contact hole 613 ... Gate line of the previous row 811 ... Lower electrode for storage capacitor 812 ... Contact hole 813 ... Gate line in the previous row 901 ... Photo resist 902 ... Impurity ion implantation 1201 ... Metal oxide film

─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成14年7月24日(2002.7.2
4)
[Submission date] July 24, 2002 (2002.7.2)
4)

【手続補正1】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】発明の名称[Name of item to be amended] Title of invention

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【発明の名称】アクティブマトリックス基板とその製造
方法
Title: Active matrix substrate and manufacturing method thereof

【手続補正2】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【特許請求の範囲】[Claims]

【手続補正3】[Procedure 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0014[Correction target item name] 0014

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0014】[0014]

【課題を解決するための手段】本発明は、データ線に接
続された薄膜トランジスタと、前記薄膜トランジスタに
接続された画素電極と、を具備するアクティブマトリク
ス基板において、前記薄膜トランジスタは、ソース領域
及びドレイン領域を有する半導体層を有し、前記画素電
極は、画素電極取り出しパッドに電気的に導通してお
り、前記画素電極取り出しパッドと前記データ線とは同
一の金属材料からなり、前記ソース領域の一部及び前記
ドレイン領域の一部が、前記データ線の一部及び前記画
素電極取り出しパッドの一部のそれぞれを被っており、
前記ソース領域及び前記ドレイン領域には、ドナー又は
アクセプターとなる不純物が打ち込まれてなることを特
徴とする。
According to the present invention, in an active matrix substrate including a thin film transistor connected to a data line and a pixel electrode connected to the thin film transistor, the thin film transistor has a source region and a drain region. The pixel electrode is electrically connected to the pixel electrode lead-out pad, the pixel electrode lead-out pad and the data line are made of the same metal material, and part of the source region and A part of the drain region covers a part of the data line and a part of the pixel electrode extraction pad, respectively,
An impurity serving as a donor or an acceptor is implanted into the source region and the drain region.

【手続補正4】[Procedure amendment 4]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0015[Name of item to be corrected] 0015

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0015】また、薄膜トランジスタとアクティブマト
リクス基板を製造する方法において、絶縁基板上に金属
膜を形成する工程と、前記金属膜をパターニングして画
素電極取り出しパッド及びデータ線を形成する工程と、
前記画素電極取り出しパッド及び前記データ線の各々の
少なくとも一部を被うように半導体層を形成する工程
と、前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に電気伝導物質を形成する工程と、
前記電気伝導物質をパターニングしてゲート電極を形成
する工程と、前記ゲート電極をマスクとして、前記半導
体層の前記画素電極取り出しパッド、及びデータ線の各
々を被う部位にドナー又はアクセプターとなる不純物を
打ち込みソース領域及びドレイン領域を形成する工程
と、を具備することを特徴とする。
In the method of manufacturing a thin film transistor and an active matrix substrate, a step of forming a metal film on an insulating substrate, a step of patterning the metal film to form a pixel electrode extraction pad and a data line,
Forming a semiconductor layer so as to cover at least a part of each of the pixel electrode extraction pad and the data line; forming a gate insulating film on the semiconductor layer;
Forming an electrically conductive material on the gate insulating film,
Forming a gate electrode by patterning the electrically conductive material; and using the gate electrode as a mask, impurities serving as donors or acceptors are formed in portions of the semiconductor layer that cover the pixel electrode extraction pad and the data line. Forming a source region and a drain region.

【手続補正5】[Procedure Amendment 5]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0016[Correction target item name] 0016

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0016】また、データ線に接続された薄膜トランジ
スタと、前記薄膜トランジスタに接続された画素電極
と、を具備するアクティブマトリクス基板において、第
1絶縁層と、前記第1絶縁層上に形成されたデータ線及
び半導体層と、前記データ線及び前記半導体層上に形成
された第2絶縁層と、前記第2絶縁層上に形成されたゲ
ート電極と、前記ゲート電極上に形成された第3絶縁層
と、前記第3絶縁層上に形成された前記画素電極と、を
具備し、前記半導体層にはドナー又はアクセプターが打
ち込まれたソース領域を有してなり、前記ソース領域の
一部が前記データ線の一部を被うことを特徴とする。
Further, in an active matrix substrate including a thin film transistor connected to a data line and a pixel electrode connected to the thin film transistor, a first insulating layer and a data line formed on the first insulating layer. And a semiconductor layer, a second insulating layer formed on the data line and the semiconductor layer, a gate electrode formed on the second insulating layer, and a third insulating layer formed on the gate electrode. And a pixel electrode formed on the third insulating layer, the semiconductor layer having a source region into which a donor or an acceptor is implanted, and a part of the source region being the data line. It is characterized by covering a part of.

【手続補正6】[Procedure correction 6]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0017[Correction target item name] 0017

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0017】また、薄膜トランジスタとアクティブマト
リクス基板を製造する方法において、絶縁基板上に金属
膜を形成する工程と、前記金属膜をパターニングしてデ
ータ線を形成する工程と、前記データ線の各々の少なく
とも一部を被うように半導体層を形成する工程と、前記
半導体層上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上に電気伝導物質を形成する工程と、前記電気
伝導物質をパターニングしてゲート電極を形成する工程
と、前記ゲート電極をマスクとして、前記半導体層の前
記データ線を被う部位にドナー又はアクセプターとなる
不純物を打ち込む工程と、前記ゲート電極上に層間絶縁
膜を形成する工程と、前記層間絶縁膜上に画素電極を形
成する工程と、を具備することを特徴とする。
In the method of manufacturing a thin film transistor and an active matrix substrate, at least a step of forming a metal film on an insulating substrate, a step of patterning the metal film to form a data line, and at least each of the data lines. Forming a semiconductor layer so as to cover a part thereof; forming a gate insulating film on the semiconductor layer; forming an electrically conductive material on the gate insulating film; and patterning the electrically conductive material. And forming a gate electrode, using the gate electrode as a mask, implanting an impurity serving as a donor or an acceptor into a portion of the semiconductor layer that covers the data line, and forming an interlayer insulating film on the gate electrode. And a step of forming a pixel electrode on the interlayer insulating film.

【手続補正7】[Procedure Amendment 7]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0018[Correction target item name] 0018

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0018】また、データ線に接続された薄膜トランジ
スタと、前記薄膜トランジスタに接続された画素電極
と、を具備するアクティブマトリクス基板において、第
1絶縁層と、前記第1絶縁層上に形成されたデータ線、
半導体層及び保持容量用下部電極と、前記データ線、前
記半導体層及び前記保持容量用下部電極上に形成された
第2絶縁層と、前記第2絶縁層上に形成されたゲート電
極及びゲート線と、前記ゲート電極及びゲート線上に形
成された第3絶縁層と、前記第3絶縁層上に形成された
前記画素電極と、を具備し、前記半導体層にはドナー又
はアクセプターが打ち込まれたソース領域を有してな
り、前記ソース領域の一部が前記データ線の一部を被っ
ており、前記ゲート線が他画素の保持容量用上部電極を
兼ねていることを特徴とする。
In an active matrix substrate including a thin film transistor connected to a data line and a pixel electrode connected to the thin film transistor, a first insulating layer and a data line formed on the first insulating layer. ,
A semiconductor layer and a storage capacitor lower electrode, a second insulating layer formed on the data line, the semiconductor layer and the storage capacitor lower electrode, and a gate electrode and a gate line formed on the second insulating layer. A third insulating layer formed on the gate electrode and the gate line, and the pixel electrode formed on the third insulating layer, the source having a donor or acceptor implanted in the semiconductor layer. A region, a part of the source region covers a part of the data line, and the gate line also functions as a storage capacitor upper electrode of another pixel.

【手続補正8】[Procedure Amendment 8]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0019[Correction target item name] 0019

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0019】また、薄膜トランジスタとアクティブマト
リクス基板を製造する方法において、絶縁基板上に金属
膜を形成する工程と、前記金属膜をパターニングしてデ
ータ線、及び保持容量用下部電極を形成する工程と、前
記データ線の各々の少なくとも一部を被うように半導体
層を形成する工程と、前記半導体層上にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上に電気伝導物質を
形成する工程と、前記電気伝導物質をパターニングして
ゲート電極を形成する工程と、前記ゲート電極をマスク
として、前記半導体層の前記データ線を被う部位にドナ
ー又はアクセプターとなる不純物を打ち込む工程と、前
記ゲート電極上に層間絶縁膜を形成する工程と、前記層
間絶縁膜上に画素電極を形成する工程と、を具備するこ
とを特徴とする。
In the method of manufacturing a thin film transistor and an active matrix substrate, a step of forming a metal film on an insulating substrate, a step of patterning the metal film to form a data line and a storage capacitor lower electrode, Forming a semiconductor layer so as to cover at least a part of each of the data lines, forming a gate insulating film on the semiconductor layer, and forming an electrically conductive material on the gate insulating film. Patterning the electrically conductive material to form a gate electrode, implanting an impurity serving as a donor or an acceptor in a portion of the semiconductor layer that covers the data line, using the gate electrode as a mask, and the gate electrode It is characterized by including a step of forming an interlayer insulating film on the interlayer insulating film and a step of forming a pixel electrode on the interlayer insulating film.

【手続補正9】[Procedure Amendment 9]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0020[Correction target item name] 0020

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0020】また、薄膜トランジスタとアクティブマト
リクス基板を製造する方法において、電気伝導物質を堆
積する工程と、前記伝導伝導物質をパターニングして、
データ線と保持容量用下部電極を形成する工程と、半導
体膜を堆積する工程と、前記半導体膜の少なくとも一部
が前記データ線を被うようパターニングする工程と、前
記半導体膜上にゲート絶縁層を堆積する工程と、前記ゲ
ート絶縁層上に第2の電気伝導物質を堆積する工程と、
前記第2の電気伝導物質をパターニングしてゲート電
極、及び他画素の保持容量用上部電極を形成する工程
と、前記ゲート電極をマスクとして、前記半導体膜の前
記データ線を被う部位にドナー又はアクセプターとなる
不純物を打ち込む工程と、前記第2の電気伝導物質上に
層間絶縁層を堆積する工程と、を含む事を特徴とする。
In a method of manufacturing a thin film transistor and an active matrix substrate, a step of depositing an electrically conductive material, patterning the electrically conductive material,
Forming a data line and a storage capacitor lower electrode; depositing a semiconductor film; patterning at least a portion of the semiconductor film to cover the data line; and a gate insulating layer on the semiconductor film. And depositing a second electrically conductive material on the gate insulating layer,
Patterning the second electrically conductive material to form a gate electrode and an upper electrode for a storage capacitor of another pixel; and using the gate electrode as a mask, a donor or a part of the semiconductor film covering the data line is formed. The method is characterized by including a step of implanting impurities serving as an acceptor and a step of depositing an interlayer insulating layer on the second electrically conductive material.

【手続補正10】[Procedure Amendment 10]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0021[Correction target item name] 0021

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0021】また、データ線に接続された薄膜トランジ
スタと、前記薄膜トランジスタに接続された画素電極
と、を具備するアクティブマトリクス基板において、前
記薄膜トランジスタは、ソース領域及びドレイン領域を
有する半導体層を有し、前記ソース領域の一部が、前記
データ線の一部を被覆しており、前記ソース領域には、
ドナー又はアクセプターとなる不純物が打ち込まれてな
り、前記データ線の前記一部以外の表面に前記データ線
の酸化物を含んでなることを特徴とする。
Further, in an active matrix substrate comprising a thin film transistor connected to a data line and a pixel electrode connected to the thin film transistor, the thin film transistor has a semiconductor layer having a source region and a drain region, A part of the source region covers a part of the data line, and the source region has
An impurity serving as a donor or an acceptor is implanted, and an oxide of the data line is included on a surface other than the part of the data line.

【手続補正11】[Procedure Amendment 11]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0022[Name of item to be corrected] 0022

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0022】また、薄膜トランジスタとアクティブマト
リクス基板を製造する方法において、絶縁基板上に金属
膜を形成する工程と、前記金属膜をパターニングしてデ
ータ線を形成する工程と、前記データ線の各々の少なく
とも一部を被うように半導体層を形成する工程と、前記
データ線の表層部を酸化する工程と、を具備することを
特徴とする。更には、薄膜トランジスタとアクティブマ
トリクス基板を製造する方法において、絶縁基板上に金
属膜を形成する工程と、前記金属膜をパターニングして
データ線を形成する工程と、前記データ線の各々の少な
くとも一部を被うように非晶質半導体からなる半導体層
を形成する工程と、酸化雰囲気下で熱処理を施して前記
半導体層を結晶化する工程と、ゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に電気伝導物質を形成する
工程と、前記電気伝導物質をパターニングしてゲート電
極を形成する工程と、前記ゲート電極をマスクとして、
前記半導体層の前記画素電極取り出しパッド、及びデー
タ線の各々を被う部位にドナー又はアクセプターとなる
不純物を打ち込みソース領域及びドレイン領域を形成す
る工程と、を具備することを特徴とする。
Further, in the method of manufacturing a thin film transistor and an active matrix substrate, a step of forming a metal film on an insulating substrate, a step of patterning the metal film to form a data line, and at least each of the data lines. It is characterized by comprising a step of forming a semiconductor layer so as to cover a part thereof and a step of oxidizing the surface layer portion of the data line. Furthermore, in the method of manufacturing a thin film transistor and an active matrix substrate, a step of forming a metal film on an insulating substrate, a step of patterning the metal film to form a data line, and at least a part of each of the data lines. A step of forming a semiconductor layer made of an amorphous semiconductor so as to cover the semiconductor layer, a step of performing heat treatment in an oxidizing atmosphere to crystallize the semiconductor layer, a step of forming a gate insulating film, the gate insulating film A step of forming an electrically conductive material thereon, a step of patterning the electrically conductive material to form a gate electrode, and using the gate electrode as a mask,
Forming a source region and a drain region by implanting an impurity serving as a donor or an acceptor in a portion of the semiconductor layer that covers each of the pixel electrode extraction pad and the data line.

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2H092 HA02 JA24 JA28 JA36 JA37 JA40 JA45 JA46 JB51 JB56 KA04 KB25 MA24 MA29 NA24 5F110 AA04 AA16 AA17 BB01 CC06 DD02 EE02 EE03 EE07 EE43 EE44 FF02 FF29 FF30 FF31 GG01 GG02 GG13 GG25 GG28 GG29 GG43 GG47 HJ12 HJ13 HJ23 HK04 HK05 HK32 HK33 HL02 HL07 HL09 HL23 HM18 NN03 NN04 NN22 NN33 NN35 NN72 NN73 PP01 PP02 PP03 PP10 QQ04 QQ11 QQ25    ─────────────────────────────────────────────────── ─── Continued front page    F-term (reference) 2H092 HA02 JA24 JA28 JA36 JA37                       JA40 JA45 JA46 JB51 JB56                       KA04 KB25 MA24 MA29 NA24                 5F110 AA04 AA16 AA17 BB01 CC06                       DD02 EE02 EE03 EE07 EE43                       EE44 FF02 FF29 FF30 FF31                       GG01 GG02 GG13 GG25 GG28                       GG29 GG43 GG47 HJ12 HJ13                       HJ23 HK04 HK05 HK32 HK33                       HL02 HL07 HL09 HL23 HM18                       NN03 NN04 NN22 NN33 NN35                       NN72 NN73 PP01 PP02 PP03                       PP10 QQ04 QQ11 QQ25

Claims (17)

【特許請求の範囲】[Claims] 【請求項1】 少なくとも絶縁層上に形成された薄膜ト
ランジスタを画素用スイッチング素子としているアクテ
ィブマトリックス基板に於いて、 該絶縁層上に金属材料に依るデータ線と同一金属材料に
依る画素電極取り出しパッドと、画素用薄膜トランジス
タの半導体層の一部とが形成されており、該データ線の
一部と該画素電極取り出しパッドの一部を画素用薄膜ト
ランジスタのソース領域の一部及びドレイン領域の一部
がそれぞれ被覆しており、画素電極と該画素電極取り出
しパッドとが電気的に導通が取れている事を特徴とする
アクティブマトリックス基板。
1. An active matrix substrate using, as a pixel switching element, a thin film transistor formed on at least an insulating layer, a data line made of a metal material and a pixel electrode extraction pad made of the same metal material on the insulating layer. A part of the semiconductor layer of the pixel thin film transistor is formed, and a part of the data line and a part of the pixel electrode extraction pad are formed in a part of a source region and a part of a drain region of the pixel thin film transistor, respectively. An active matrix substrate which is covered and has electrical continuity between a pixel electrode and the pixel electrode extraction pad.
【請求項2】 画素用薄膜トランジスタの半導体層が多
結晶シリコンより構成されている事を特徴とする請求項
1記載のアクティブマトリックス基板。
2. The active matrix substrate according to claim 1, wherein the semiconductor layer of the thin film transistor for pixels is made of polycrystalline silicon.
【請求項3】 画素用薄膜トランジスタのゲート電極と
画素電極が同一材料で、同一層上に形成されている事を
特徴とする請求項1記載のアクティブマトリックス基
板。
3. The active matrix substrate according to claim 1, wherein the pixel electrode and the pixel electrode of the pixel thin film transistor are formed of the same material on the same layer.
【請求項4】 画素用薄膜トランジスタの半導体層が多
結晶シリコンより構成されている事を特徴とする請求項
3記載のアクティブマトリックス基板。
4. The active matrix substrate according to claim 3, wherein the semiconductor layer of the thin film transistor for pixels is made of polycrystalline silicon.
【請求項5】 少なくとも絶縁性基板上に形成された薄
膜トランジスタを画素用スイッチング素子としているア
クティブマトリックス基板の製造方法に於いて、 金属
膜を堆積した後、パターニング加工に依りデータ線と画
素電極取り出しパッドを形成する第一の工程と、 半導体膜を堆積した後、画素用薄膜トランジスタの半導
体層の両端が該データ線の一部と該画素電極取り出しパ
ッドの一部を被覆して画素用薄膜トランジスタの半導体
層を構成する様に該半導体膜をパターニング加工する第
二の工程を含む事を特徴とするアクティブマトリックス
基板の製造方法。
5. A method of manufacturing an active matrix substrate, wherein at least a thin film transistor formed on an insulating substrate is used as a pixel switching element. In the method, a metal line is deposited and then a data line and a pixel electrode extraction pad are formed by patterning. The first step of forming a semiconductor film, and after depositing a semiconductor film, both ends of the semiconductor layer of the pixel thin film transistor cover a part of the data line and a part of the pixel electrode extraction pad, and the semiconductor layer of the pixel thin film transistor. A method of manufacturing an active matrix substrate, comprising a second step of patterning the semiconductor film so as to form a.
【請求項6】 少なくとも絶縁層上に形成された薄膜ト
ランジスタを画素用スイッチング素子としているアクテ
ィブマトリックス基板に於いて、 電気伝導物質より成るデータ線と該薄膜トランジスタの
能動層半導体膜が第一絶縁層上に形成されており、且つ
電気伝導物質より成るゲート線と該薄膜トランジスタの
ゲート電極が第二絶縁層上に形成されており、且つ画素
電極が第三絶縁層上に形成されている事を特徴とするア
クティブマトリックス基板。
6. An active matrix substrate using a thin film transistor formed on at least an insulating layer as a pixel switching element, wherein a data line made of an electrically conductive material and an active layer semiconductor film of the thin film transistor are formed on a first insulating layer. A gate line formed of an electrically conductive material and a gate electrode of the thin film transistor are formed on a second insulating layer, and a pixel electrode is formed on a third insulating layer. Active matrix substrate.
【請求項7】 データ線を構成する電気伝導物質及びゲ
ート線を構成する電気伝導物質の両者が遮光性物質で有
り、且つ画素電極の縁辺部が第二絶縁層と第三絶縁層な
いしは第三絶縁層を介してデータ線ないしはゲート線と
重なっている事を特徴とする請求項6記載のアクティブ
マトリックス基板。
7. An electrically conductive material forming a data line and an electrically conductive material forming a gate line are both light-shielding materials, and the edge portion of the pixel electrode is a second insulating layer and a third insulating layer or a third insulating layer. 7. The active matrix substrate according to claim 6, wherein the active matrix substrate overlaps with the data line or the gate line via the insulating layer.
【請求項8】 少なくとも絶縁性基板上に形成された薄
膜トランジスタを画素用スイッチング素子としているア
クティブマトリックス基板の製造方法に於いて、 電気
伝導物質を堆積した後、パターニング加工に依りデータ
線を形成する第一の工程と、 半導体膜を堆積した後、薄膜トランジスタの一端が該デ
ータ線の一部を被覆して該薄膜トランジスタの能動層を
構成する様に該半導体膜をパターニング加工する第二の
工程と、 ゲート絶縁層を堆積する第三の工程と、 該ゲート絶縁層上に電気伝導物質を堆積した後パターニ
ング加工に依り該薄膜トランジスタのゲート電極並びに
ゲート線を形成する第四の工程と、 層間絶縁層を堆積する第五の工程と、 該薄膜トランジスタのドレイン領域の一部ないしは該ド
レイン領域と電気的に導通状態に有る領域の一部が裸出
する様に該ゲート絶縁層及び該層間絶縁層にコンタクト
・ホールを開孔する第六の工程と、 該層間絶縁層上に画素電極を形成する第七の工程を含む
事を特徴とするアクティブマトリックス基板の製造方
法。
8. A method of manufacturing an active matrix substrate, wherein at least a thin film transistor formed on an insulating substrate is used as a pixel switching element, wherein a data line is formed by patterning after depositing an electrically conductive material. A step of depositing a semiconductor film, and a second step of patterning the semiconductor film so that one end of the thin film transistor covers a part of the data line to form an active layer of the thin film transistor; A third step of depositing an insulating layer, a fourth step of depositing an electrically conductive material on the gate insulating layer and then forming a gate electrode and a gate line of the thin film transistor by patterning, and depositing an interlayer insulating layer And a part of the drain region of the thin film transistor or an electrically conductive state with the drain region. A sixth step of forming a contact hole in the gate insulating layer and the interlayer insulating layer so that a part of the existing region is exposed, and a seventh step of forming a pixel electrode on the interlayer insulating layer. A method for manufacturing an active matrix substrate, which comprises:
【請求項9】 少なくとも絶縁層上に形成された薄膜ト
ランジスタを画素用スイッチング素子としているアクテ
ィブマトリックス基板に於いて、 電気伝導物質より成るデータ線と薄膜トランジスタの能
動層半導体膜と該データ線と同物質より成る保持容量用
下部電極が第一絶縁層上に形成されており、且つ電気伝
導物質より成るゲート線と薄膜トランジスタのゲート電
極が第二絶縁層上に形成されており、該ゲート線は次行
の画素の保持容量用上部電極を兼ね、画素電極と該保持
容量用下部電極とが電気的に導通が取れている事を特徴
とするアクティブマトリックス基板。
9. In an active matrix substrate using a thin film transistor formed on at least an insulating layer as a pixel switching element, a data line made of an electrically conductive material, an active layer semiconductor film of the thin film transistor, and the same material as the data line. A storage capacitor lower electrode is formed on the first insulating layer, and a gate line made of an electrically conductive material and a gate electrode of the thin film transistor are formed on the second insulating layer. An active matrix substrate, which also functions as an upper electrode for a storage capacitor of a pixel, and is electrically connected to the pixel electrode and the lower electrode for the storage capacitor.
【請求項10】 画素電極が第三絶縁層上に形成されて
いる事を特徴とする請求項9記載のアクティブマトリッ
クス基板。
10. The active matrix substrate according to claim 9, wherein the pixel electrode is formed on the third insulating layer.
【請求項11】 データ線を構成する電気伝導物質及び
ゲート線を構成する電気伝導物質の両者が遮光性物質で
有り、且つ画素電極の縁辺部が第二絶縁層と第三絶縁層
ないしは第三絶縁層を介してデータ線ないしはゲート線
と重なっている事を特徴とする請求項10記載のアクテ
ィブマトリックス基板。
11. An electric conductive material forming a data line and an electric conductive material forming a gate line are both light-shielding materials, and the edge portion of the pixel electrode is a second insulating layer and a third insulating layer or a third insulating layer. 11. The active matrix substrate according to claim 10, wherein the active matrix substrate overlaps with the data line or the gate line via the insulating layer.
【請求項12】 少なくとも絶縁性基板上に形成された
薄膜トランジスタを画素用スイッチング素子としている
アクティブマトリックス基板の製造方法に於いて、 電気伝導物質を堆積した後、パターニング加工に依りデ
ータ線と保持容量用下部電極を形成する第一の工程と、 半導体膜を堆積した後、薄膜トランジスタの一端が該デ
ータ線の一部を被覆して該薄膜トランジスタの能動層を
構成する様に該半導体膜をパターニング加工する第二の
工程と、 ゲート絶縁層を堆積する第三の工程と、 該ゲート絶縁層上に電気伝導物質を堆積した後、パター
ニング加工に依り該薄膜トランジスタのゲート電極並び
に次行の画素の保持容量用上部電極を兼ねる様にゲート
線を形成する第四の工程を含む事を特徴とするアクティ
ブマトリックス基板の製造方法。
12. A method of manufacturing an active matrix substrate, wherein at least a thin film transistor formed on an insulating substrate is used as a pixel switching element, in the method of depositing an electrically conductive material and then patterning the data line and storage capacitor. A first step of forming a lower electrode; and, after depositing a semiconductor film, patterning the semiconductor film so that one end of the thin film transistor covers a part of the data line to form an active layer of the thin film transistor. The second step, the third step of depositing the gate insulating layer, and the step of depositing an electrically conductive material on the gate insulating layer and then patterning the gate electrode of the thin film transistor and the upper portion of the storage capacitor of the pixel of the next row. Manufacture of an active matrix substrate characterized by including a fourth step of forming a gate line also as an electrode Law.
【請求項13】 少なくとも絶縁性基板上に形成された
薄膜トランジスタを画素用スイッチング素子としている
アクティブマトリックス基板の製造方法に於いて、 電気伝導物質を堆積した後、パターニング加工に依りデ
ータ線と保持容量用下部電極を形成する第一の工程と、 半導体膜を堆積した後、薄膜トランジスタの一端が該デ
ータ線の一部を被覆して該薄膜トランジスタの能動層を
構成する様に該半導体膜をパターニング加工する第二の
工程と、 ゲート絶縁層を堆積する第三の工程と、 該ゲート絶縁層上に電気伝導物質を堆積した後パターニ
ング加工に依り該薄膜トランジスタのゲート電極並びに
次行の画素の保持容量用上部電極を兼ねる様にゲート線
を形成する第四の工程と、 層間絶縁層を堆積する第五の工程と、 該薄膜トランジスタのドレイン領域の一部ないしは該ド
レイン領域と電気的に導通状態に有る領域の一部、及び
該保持容量用下部電極の一部が裸出する様に該ゲート絶
縁層及び該層間絶縁層にコンタクト・ホールを開孔する
第六の工程と、該層間絶縁層上に画素電極を形成する第
七の工程を含む事を特徴とするアクティブマトリックス
基板の製造方法。
13. A method of manufacturing an active matrix substrate, wherein at least a thin film transistor formed on an insulating substrate is used as a pixel switching element, in a method for depositing an electrically conductive material and then patterning the data line and storage capacitor. A first step of forming a lower electrode; and, after depositing a semiconductor film, patterning the semiconductor film so that one end of the thin film transistor covers a part of the data line to form an active layer of the thin film transistor. The second step, the third step of depositing the gate insulating layer, and the gate electrode of the thin film transistor and the upper electrode for the storage capacitor of the pixel of the next row by patterning after depositing an electrically conductive material on the gate insulating layer. A fourth step of forming a gate line so as to also serve as a gate line, a fifth step of depositing an interlayer insulating layer, and the thin film transistor. Of the gate insulating layer and the interlayer insulating layer so that a part of the drain region of the capacitor or a part of the region electrically connected to the drain region and a part of the storage capacitor lower electrode are exposed. 7. A method of manufacturing an active matrix substrate, comprising: a sixth step of forming a contact hole, and a seventh step of forming a pixel electrode on the interlayer insulating layer.
【請求項14】 少なくとも絶縁層上に形成された薄膜
トランジスタを画素用スイッチング素子としているアク
ティブマトリックス基板に於いて、 該絶縁層上に金属材料に依るデータ線と該薄膜トランジ
スタの半導体層の一部とが形成されており、該データ線
の一部を該薄膜トランジスタのソース領域の一部が被覆
しており、該データ線で該ソース領域の一部に依り被覆
されて居らず且つ他との電気的導通を取る事を目的とし
た部所を除く部位が該金属材料の酸化物で被覆されてい
る事を特徴とするアクティブマトリックス基板。
14. In an active matrix substrate using a thin film transistor formed on at least an insulating layer as a pixel switching element, a data line made of a metal material and a part of a semiconductor layer of the thin film transistor are provided on the insulating layer. Is formed, a part of the source region of the thin film transistor covers a part of the data line, is not covered by a part of the source region of the data line, and is electrically connected to the other. An active matrix substrate, characterized in that a portion other than a portion intended to be removed is covered with an oxide of the metal material.
【請求項15】 少なくとも絶縁性基板上に形成された
薄膜トランジスタを画素用スイッチング素子としている
アクティブマトリックス基板の製造方法に於いて、 金属膜を堆積した後、パターニング加工に依りデータ線
を形成する第一の工程と、 半導体膜を堆積した後、薄膜トランジスタの半導体層の
一端が該データ線の一部を被覆して該薄膜トランジスタ
の半導体層を構成する様に該半導体膜をパターニング加
工する第二の工程と、 該データ線の表層部を酸化する第三の工程を含む事を特
徴とするアクティブマトリックス基板の製造方法。
15. A method of manufacturing an active matrix substrate, wherein at least a thin film transistor formed on an insulating substrate is used as a pixel switching element, wherein a data line is formed by patterning after depositing a metal film. And a second step of depositing the semiconductor film and then patterning the semiconductor film so that one end of the semiconductor layer of the thin film transistor covers a part of the data line to form the semiconductor layer of the thin film transistor. A method for manufacturing an active matrix substrate, comprising a third step of oxidizing a surface layer portion of the data line.
【請求項16】 少なくとも絶縁性基板上に形成された
薄膜トランジスタを画素用スイッチング素子としている
アクティブマトリックス基板の製造方法に於いて、 金属膜を堆積した後、パターニング加工に依りデータ線
を形成する第一の工程と、 非晶質半導体膜を堆積した後、薄膜トランジスタの半導
体層の一端が該データ線の一部を被覆して該薄膜トラン
ジスタの半導体層を構成する様に該非晶質半導体膜をパ
ターニング加工する第二の工程と、 上記工程を経た基板を酸化性雰囲気下にて熱処理を施す
第三の工程を含む事を特徴とするアクティブマトリック
ス基板の製造方法。
16. A method of manufacturing an active matrix substrate, wherein at least a thin film transistor formed on an insulating substrate is used as a pixel switching element, in which a data line is formed by patterning after depositing a metal film. After depositing the amorphous semiconductor film, the amorphous semiconductor film is patterned so that one end of the semiconductor layer of the thin film transistor covers a part of the data line to form the semiconductor layer of the thin film transistor. A method of manufacturing an active matrix substrate, comprising: a second step; and a third step of heat-treating the substrate that has undergone the above steps in an oxidizing atmosphere.
【請求項17】 データ線の表層部の酸化を陽極酸化法
にて行う事を特徴とする請求項15記載のアクティブマ
トリックス基板の製造方法。
17. The method for manufacturing an active matrix substrate according to claim 15, wherein the surface layer portion of the data line is oxidized by an anodic oxidation method.
JP2002183390A 1992-11-04 2002-06-24 Active matrix substrate and its manufacturing method Pending JP2003078145A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002183390A JP2003078145A (en) 1992-11-04 2002-06-24 Active matrix substrate and its manufacturing method

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP29473592 1992-11-04
JP4-294735 1992-11-04
JP2002183390A JP2003078145A (en) 1992-11-04 2002-06-24 Active matrix substrate and its manufacturing method

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP24173393A Division JP3615556B2 (en) 1992-11-04 1993-09-28 Active matrix substrate and manufacturing method thereof

Related Child Applications (3)

Application Number Title Priority Date Filing Date
JP2002215255A Division JP3786631B2 (en) 1992-11-04 2002-07-24 Active matrix substrate and liquid crystal display device
JP2002215256A Division JP3671943B2 (en) 1992-11-04 2002-07-24 Active matrix substrate
JP2003356613A Division JP3792688B2 (en) 1992-11-04 2003-10-16 Active matrix substrate and liquid crystal display device

Publications (1)

Publication Number Publication Date
JP2003078145A true JP2003078145A (en) 2003-03-14

Family

ID=26559957

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002183390A Pending JP2003078145A (en) 1992-11-04 2002-06-24 Active matrix substrate and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2003078145A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007013084A (en) * 2005-06-29 2007-01-18 Lg Phillips Lcd Co Ltd Liquid crystal display and its manufacturing method
KR20100100671A (en) * 2009-03-05 2010-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007013084A (en) * 2005-06-29 2007-01-18 Lg Phillips Lcd Co Ltd Liquid crystal display and its manufacturing method
US8441015B2 (en) 2005-06-29 2013-05-14 Lg Display Co., Ltd. Liquid crystal display device and fabrication method thereof
KR20100100671A (en) * 2009-03-05 2010-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
JP2010232645A (en) * 2009-03-05 2010-10-14 Semiconductor Energy Lab Co Ltd Semiconductor device, and method of manufacturing the same
KR101689629B1 (en) * 2009-03-05 2016-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
US9941393B2 (en) 2009-03-05 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10326008B2 (en) 2009-03-05 2019-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2019159339A (en) * 2009-03-05 2019-09-19 株式会社半導体エネルギー研究所 Display device
US10686061B2 (en) 2009-03-05 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11955537B2 (en) 2009-03-05 2024-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Similar Documents

Publication Publication Date Title
US5734177A (en) Semiconductor device, active-matrix substrate and method for fabricating the same
US6800873B2 (en) Semiconductor device and electronic device
US6362028B1 (en) Method for fabricating TFT array and devices formed
JP3679567B2 (en) Thin film transistor manufacturing method
EP0304657B1 (en) Active matrix cell and method of manufacturing the same
JP3615556B2 (en) Active matrix substrate and manufacturing method thereof
JPH0945927A (en) Semiconductor device
US20010041414A1 (en) Active matrix type display circuit and method of manufacturing the same
US6387738B2 (en) Method for manufacturing a thin film transistor
JP2003517203A (en) Method for manufacturing transistor
EP0683525A1 (en) Thin-film transistor array for display
US5198377A (en) Method of manufacturing an active matrix cell
JP2798537B2 (en) Active matrix substrate manufacturing method
JPH10133233A (en) Active matrix type display circuit and its manufacture
JP3786631B2 (en) Active matrix substrate and liquid crystal display device
JP2003078145A (en) Active matrix substrate and its manufacturing method
JP3792688B2 (en) Active matrix substrate and liquid crystal display device
JP3786667B2 (en) Active matrix substrate and liquid crystal display device
JP3671943B2 (en) Active matrix substrate
JP2905641B2 (en) Method for manufacturing thin film transistor
JPH07169973A (en) Thin film transistor array, its manufacture, and liquid crystal device using this
JPH10153801A (en) Production of liquid crystal panel
JP2709214B2 (en) Method for manufacturing thin film transistor
JP3895517B2 (en) Method for manufacturing active matrix substrate and method for manufacturing electro-optical device
JP3322978B2 (en) Method for manufacturing thin film transistor

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040316

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040517

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040622