JP2003076670A - ネットワーク装置およびプロセッシングシステム - Google Patents

Abstract

(57)【要約】 【課題】 簡易な構成で高速に通信ノード間の通信を行
う。 【解決手段】 ローカルポート２１２〜２１５にはプロ
セッシングエレメント３０１〜３０４が接続され、リモ
ートポート２１６ａ、２１６ｂには外部ノードが接続さ
れる。ローカルポート２１２〜２１５は共通にブロード
キャストメモリ２０１に接続され、１の通信ノードから
のメッセージが他の通信ノードにブロードキャストされ
る。さらに各ローカルポートはピア・ツー・ピアメモリ
２０６〜２１１により１対１に接続され、相互にメッセ
ージの交換を行う。外部ノードはリモートポート２１６
ａを介してリモート通信用メモリ２０２〜２０５に書き
込みを行い、対応するローカルポートへ１対１で通信処
理を行い、またブロードキャストメモリ２０１を用いて
ローカルポート２１２〜２１５にブロードキャスト通信
を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数の通信ノー
ドを接続するネットワーク装置に関し、とくに、通信ノ
ード間に配されたメモリを用いて高速に通信を行えるよ
うにするものである。

【０００２】

【従来の技術】近年、多数のワークステーションをネッ
トワークで結合したいわゆる超並列クラスタが実用化さ
れつつある。しかし、このようなクラスタにおいてはネ
ットワークの通信速度が遅く、このネットワークが高速
処理のボトルネックとなっていた。多くのネットワーク
には現在広く普及しているイーサネット（登録商標）が
用いられ、その速度はせいぜい１００Ｍｂｐｓ（Ｍｂｉ
ｔ／ｓｅｃ）あるいは１Ｇｂｐｓ程度である。１００Ｍ
ｂｐｓのイーサネット機器を用いた場合比較的安価にシ
ステムを構築することができる反面、十分な速度を実現
できない。他方、１Ｇｂｐｓのイーサネット機器を用い
た場合には比較的速度を上げることができるが、システ
ムが非常に高価になる。また、どちらを用いた場合にも
ワークステーション単体を多数並べるため設置面積や重
量、消費電力の問題が無視できない。

【０００３】

【発明が解決する課題】この発明は、以上の事情を考慮
してなされたものであり、通信ノード間を安価にかつ高
速に結合することを目的としている。

【０００４】

【課題を解決するための手段】この発明によれば、上述
の目的を達成するために、特許請求の範囲に記載のとお
りの構成を採用している。すなわち、この発明に第１の
側面によれば、ネットワーク装置に、複数の通信ポート
と、上記複数の通信ポートから読み出し書き込みを行え
る第１のメモリと、上記複数の通信ポートのサブセット
から読み出し書き込みを行える第２のメモリとを設けて
いる。

【０００５】この構成においては、メモリを用いて通信
ポートを相互接続するようにしているので簡易に通信ノ
ードを相互接続することができ、並列処理クラスタを始
めとして種々のコンピュータシステムを簡単な構成で実
現できる。しかもメモリへのアクセスは高速に行えるの
で通信速度を向上させることができる。

【０００６】なお、第１のメモリおよび第２のメモリの
アクセスは、例えば、通信ポートを介してこのネットワ
ーク装置に接続されるＣＰＵまたはＤＭＡ（ダイレクト
メモリアクセス）により行われる。このアクセスは、主
メモリとＩ／Ｏ装置とを同一の態様でアクセスするメモ
リマップドＩ／Ｏ方式で行うことができる。そして、第
１のメモリおよび第２のメモリのメモリ空間をＩ／Ｏ装
置のアドレス空間に割り当てるようにすることができ
る。この場合、第１のメモリおよび第２のメモリは、通
常のＩ／Ｏ装置と同様にコヒーレンシを考慮することな
く書きこまれる。第１のメモリおよび第２のメモリを、
主メモリのアドレス空間に割り当て、主メモリあるいは
その一部として用いることもできる。また、主メモリと
Ｉ／Ｏ装置とに個別にメモリ空間を割り当てる通常のア
ドレス方式を用いてもよい。

【０００７】また上述の構成において、複数の通信ポー
トのサブセットは２つの通信ポートからなってもよい
し、３つ以上の通信ポートからなってもよい。

【０００８】また、上記第１のメモリおよび第２のメモ
リは複数の読み出し／書き込みポートを有してもよい。

【０００９】また、上記第１のメモリおよび第２のメモ
リはそれぞれ複数のメモリを多重に保持してもよい。

【００１０】また、上述のネットワーク装置の複数の通
信ポートの各々に、プロセッシングエレメントを接続し
てプロセッシングシステムを構築してもよい。

【００１１】また、この発明の他の側面によれば、上述
の目的を達成するために、プロセッシングシステムに、
複数のプロセッシングエレメントと、上記複数のプロセ
ッシングエレメントがそれぞれ接続される複数の第１の
通信ポートと、外部機器が接続される少なくとも１つの
第２の通信ポートと、上記第１の通信ポートのすべてか
ら読み出し書き込みを行える第１のメモリと、上記第１
の通信ポートのサブセットから読み出し書き込みを行え
る第２のメモリと、上記第１の通信ポートの１つから読
み出しを行え上記第２の通信ポートの１つから書き込み
を行える第３のメモリとを設けるようにしている。

【００１２】この構成によれば、メモリを用いてポート
を相互接続するようにしているので簡易に通信ノードを
相互接続することができ、並列処理クラスタを始めとし
て種々のコンピュータシステムを簡単な構成で実現でき
る。しかも、外部接続用の第２の通信ポートを設けてい
るので外部のリソースと協同してより複雑なコンピュー
タシステムを実現できる。外部から送られてくるデータ
は第２の通信ポートを介して第３のメモリに書き込ま
れ、内部のプロセッシングエレメントが第３のメモリか
ら読み出しを行って受信を行う。

【００１３】この構成において上記第２のポートから上
記第１のメモリに書き込みを行ってもよい。このように
すれば、外部から内部のプロセッシングエレメントにブ
ロードキャストを行える。

【００１４】もちろん、上述第２の通信ポート以外に外
部機器と接続する通信ポートを用意し、このポートが第
１のメモリには書き込みを行わず、第３のメモリにのみ
書き込みを行うようにしてもよい。この通信ポートは、
プロセッシングエレメントが外部機器と、ピア・ツー・
ピアで通信する場合に用いることができる。

【００１５】また、上記のように構成したプロセッシン
グシステムをスイッチ手段で接続して複合プロセッシン
グシステムを構成するようにしてもよい。

【００１６】

【発明の実施の態様】以下、この発明の実施例について
説明する。

【００１７】図１は、この発明の実施例のプロセッシン
グシステム１００を全体として示しており、この図にお
いて、プロセッシングシステム１００はネットワーク装
置２００、複数のプロセッシングエレメント３０１〜３
０４を含んで構成されている。プロセッシングエレメン
ト３０１〜３０４は、図２に示すように、マイクロプロ
セッサ３０５、外部キャッシュメモリ３０６、主メモリ
３０７、システムロジック３０８を含んで構成されてい
る。

【００１８】ネットワーク装置２００は全体として１つ
のチップに実装され、プロセッシングシステム１００を
実装するボード上に配置されている。ネットワーク装置
２００とプロセッシングエレメント３０１〜３０４とは
プロセッシングシステム１００のボード上にコネクタを
介して結合される。

【００１９】図１において、ネットワーク装置２００
は、ブロードキャストメモリ２０１、リモート通信用メ
モリ２０２〜２０５、ピア・ツー・ピアメモリ２０６〜
２１１、ローカルポート２１２〜２１５、入力用リモー
トポート２１６ａ、出力用リモートポート２１６ｂを含
んで構成されている。ローカルポート２１２〜２１５に
はプロセッシングエレメント３０１〜３０４が接続され
ている。リモートポート２１６ａ、２１６ｂには外部シ
ステム（図示しない。他の同様なプロセッシングシステ
ムまたは他のタイプの通信システムで構成できる）が接
続される。入力用リモートポート２１６ａは外部システ
ムからのデータを外部通信用メモリ２０２〜２０５へ書
きこむのに用いられる。出力用リモートポート２１６ｂ
はプロセッシングエレメント３０１〜３０４から外部シ
ステムにデータを送信するのに用いられる。

【００２０】なお、この実施例において、プロセッシン
グシステム１００と外部システムとの間の基本的な処理
は通信処理（データの送受信）である。この通信処理
は、一方のシステムから他方のシステムのメモリへデー
タを書き込み、このデータをその一方のシステムのプロ
セッシングエレメントが読み出すことにより実行され
る。一方のシステムが他方のシステムに返信を送りたい
場合には一方のシステムから他方のシステムのメモリに
書き込みを行う。受信を行う場合に、受信を行うシステ
ムが他方のシステムのメモリから読み出しを行う必要が
ない。もちろん、管理情報を取得する等の目的で他のシ
ステムのメモリから読み出しを行うようにしてもよい。

【００２１】ローカルポート２１２〜２１５はプロセッ
シングエレメント３０１〜３０４をネットワーク装置２
００に結合する。入力用リモートポート２１６ａ、出力
用リモートポート２１６ｂにはコネクタ（図示しない）
により外部システムが着脱可能に接続される。

【００２２】ブロードキャストメモリ２０１は、ローカ
ルポート２１２〜２１５に接続された通信ノードすなわ
ちプロセッシングエレメント３０１〜３０４から読み出
し書き込みが行えるようになっている。入力用リモート
ポート２１６ａからブロードキャストメモリ２０１へ
は、書き込みのみが行われる。ローカルポート２１２〜
２１５および入力用リモートポート２１６ａから書き込
まれたデータはローカルポート２１２〜２１５（プロセ
ッシングエレメント３１０〜３０４）すべてにブロード
キャストされる。

【００２３】リモート通信用メモリ２０２に対しては、
入力用リモートポート２１６ａから書き込みが行われ、
ローカルポート２１２（プロセッシングエレメント３０
１）から読み出しが行われるようになっている。こうし
てリモート通信用メモリ２０２により入力用リモートポ
ート２１６ａからローカルポート２１２への通信が行わ
れる。リモート通信用メモリ２０３、２０４、２０５も
同様に接続され、それぞれにより、入力用リモートポー
ト２１６ａからローカルポート２１３、２１４、２１５
への通信が行われる。

【００２４】ピア・ツー・ピアメモリ２０６に対しては
ローカルポート２１２、２１３（プロセッシングエレメ
ント３０１、３０２）から読み出し書き込みが行われる
ようになっている。こうしてピア・ツー・ピアメモリ２
０６により、ローカルポート２１２、２１３の間で相互
に通信が行える。ピア・ツー・ピアメモリ２０７、２０
８、２０９、２１０、２１１も同様に接続される。そし
てピア・ツー・ピアメモリ２０７、２０８、２０９、２
１０、２１１によりローカルポート２１２、２１４（プ
ロセッシングエレメント３０１、３０３）の間、ローカ
ルポート２１３、２１４（プロセッシングエレメント３
０２、３０３）の間、ローカルポート２１３、２１５
（プロセッシングエレメント３０２、３０４）の間、ロ
ーカルポート２１４、２１５（プロセッシングエレメン
ト３０３、３０４）の間でそれぞれ相互に通信が行われ
る。

【００２５】図３は、プロセッシングエレメント３０１
〜３０４のマイクロプロセッサ３０５のアドレス空間を
示している。このアドレス空間はメモリマップトＩ／Ｏ
方式を採用したものであり、主メモリのアドレス空間と
Ｉ／Ｏアドレス空間とを統一して扱っている。図３にお
いて、アドレス空間は主メモリアドレス空間４０１およ
びＩ／Ｏアドレス空間４０２からなり、Ｉ／Ｏアドレス
空間４０２にブロードキャスト領域４０３、第１ローカ
ルポート領域４０４、第２ローカルポート領域４０５、
第３ローカルポート領域４０６、第４ローカルポート領
域４０７、リモートポートウインドウ領域４０８および
他のＩ／Ｏ装置領域４０９が割り当てられている。な
お、リモートポートウインドウ領域４０８は外部システ
ムからデータを受け取るためのものである。リモートポ
ートウインドウ４０８にかえてプロセッシングエレメン
ト３０１〜３０４ごとにアクセス用の空間を割り当てる
ようにしてもよい。

【００２６】図４は、プロセッシングエレメント３０１
〜３０４の各々において、ブロードキャスト領域４０
３、第１〜第４ローカルポート領域４０４〜４０７、リ
モートポートウインドウ領域４０８をアドレス指定した
ときにどのリソースが選択されるかを示している。この
選択はシステムロジック３０８（図３）のアドレス機構
が行う。

【００２７】図４に示すように、いずれのプロセッシン
グエレメント３０１〜３０４においても、ブロードキャ
スト領域４０３をアドレス指定したときにはブロードキ
ャストメモリ２０１が選択される。ブロードキャストメ
モリ２０１のどのアドレスをアクセスするかはプロセッ
シングエレメント３０１〜３０４のデバイスドライバが
管理する。他のメモリ２０２〜２１１についても同様で
ある。

【００２８】他方、第１〜第４ローカルポート領域４０
４〜４０７はプロセッシングエレメント３０１〜３０４
ごとに異なるメモリ２０６〜２１１を選択する。例え
ば、プロセッシングエレメント３０１においては、第２
ローカルポート領域４０５、第３ローカルポート領域４
０６、第４ローカルポート領域４０７のアドレス指定に
よりそれぞれピア・ツー・ピアメモリ２０６、２０７、
２０８が選択される。プロセッシングエレメント３０２
においては、第１ローカルポート領域４０４、第３ロー
カルポート領域４０６、第４ローカルポート領域４０７
のアドレス指定によりそれぞれピア・ツー・ピアメモリ
２０６、２０９、２１０が選択される。プロセッシング
エレメント３０３においては、第１ローカルポート領域
４０４、第２ローカルポート領域４０５、第４ローカル
ポート領域４０７のアドレス指定によりそれぞれピア・
ツー・ピアメモリ２０７、２０９、２１１が選択され
る。プロセッシングエレメント３０４においては、第１
ローカルポート領域４０４、第２ローカルポート領域４
０５、第３ローカルポート領域４０６のアドレス指定に
よりそれぞれピア・ツー・ピアメモリ２０８、２１０、
２１１が選択される。

【００２９】リモートポートウインドウ４０８もプロセ
ッシングエレメント３０１〜３０４ごとに異なるリモー
ト通信用メモリ２０２〜２０５を選択する。すなわち、
プロセッシングエレメント３０１〜３０４のそれぞれに
おいて、リモートポートウインドウ４０８のアドレス指
定によりリモート通信用メモリ２０２〜２０５のそれぞ
れが選択される。なお、外部システムへの送信は出力用
リモートポート２１６ｂを介してＩ／Ｏアクセス手順に
より実行される。

【００３０】なお、図４に「×」で示すように、プロセ
ッシングエレメント３０１において第１ローカルポート
領域４０４は自分宛てであることを示しており、使用し
ない。同様にプロセッシングエレメント３０２、３０
３、３０４において第２ローカルポート領域４０５、第
３ローカルポート領域４０６、第４ローカルポート領域
４０７はそれぞれ使用しない。

【００３１】このようにブロードキャストメモリ２０
１、リモート通信用メモリ２０２〜２０５、ピア・ツー
・ピアメモリ２０６〜２１１のそれぞれのアドレス空間
をＩ／Ｏアドレス空間４０２に割り当てているので、プ
ロセッシングエレメント３０１〜３０４のマイクロプロ
セッサ３０５のメモリ管理機構と無関係にそれらメモリ
への書き込みが行える。このため、これらメモリ管理機
構と無関係にデータを送信でき、すなわち、メモリ２０
１〜２１１への書き込みを行え、こののち、関連するマ
イクロプロセッサ３０５が主メモリ３０７にメモリ２０
１〜２１１からデータを取り込む読む。ただし、通常
は、オーバーヘッドを回避するために、この操作はＤＭ
Ａで行なう。

【００３２】さらに、プロセッシングエレメント３０１
〜３０４に共通なアドレスマップを採用し、他のノード
へのアクセスを同一のアドレスで指定できるのでプロセ
ッシングエレメント３０１〜３０４のソフトウェア仕様
を共通化することができる。

【００３３】また、通信ノード間の複雑な手順例えばハ
ンドシェーク手順を宛先ＩＤを用いて行ってもピア・ツ
ー・ピアメモリ２０６〜２１１、ブロードキャストメモ
リ２０１へのデータの書きこみ、読み出し、更新書きこ
みにより簡易に行うことができる。

【００３４】図５は、図１のネットワーク装置２００の
より具体的な構成を示している。図５において図１と対
応する箇所には対応する符号を付した。図５において、
ブロードキャストメモリ２０１は単一書き込みポート／
５読み出しポート構成のＳＲＡＭ（スタティックランダ
ムアクセスメモリ）からなっており、６４ビットのデー
タラインおよび３２ビットのアドレス／コマンドライン
が接続されている。リモート通信用メモリ２０２〜２０
５、ピア・ツー・ピアメモリ２０６〜２１１はデュアル
ポート構成のＳＲＡＭからなっている。入力用リモート
ポート２１６ａ（図１参照）、プロセッシングエレメン
ト３０１、３０２…はインタフェース２１６ｃ、２１２
ａ、２１３ａ…を介してデータライン、アドレス／コマ
ンドラインに接続されている。インタフェース２１６
ｃ、２１２ａ、２１３ａ…はクロック等をバッファする
ものである。

【００３５】ブロードキャストメモリ２０１の書き込み
にはアービタ２２０を用いて調停を行うようになってい
る。２２１、２２２はバスコントロールロジックであ
る。２２３は出力用リモートポート２１６ｂをなす出力
ドライブ回路である。

【００３６】なお、図５に示すような通常の複数ポート
のメモリを用いる変わりに、図６に示すような複数のメ
モリプレーン２３１〜２３４と対応するセンスアンプア
レイ２３５〜２３８とを設け、メモリプレーン２３１〜
２３４に重複してデータを書き込みようにしてもよい。
図６では４つのメモリプレーン２３１〜２３４を示して
いるが、本実施例のブロードキャストメモリ２０１に用
いる場合には５枚のメモリプレーンが必要となり、リモ
ート通信用メモリ２０２〜２０５、ピア・ツー・ピアメ
モリ２０６〜２１１に適用する場合には２枚のメモリプ
レーンが必要となる。

【００３７】図６の構成では、センスアンプアレイ２３
５〜２３８に同一のデータが実質的に同時に供給され
る。通常のメモリ構成のバスによるボトルネックがなく
なる。

【００３８】以上説明した実施例によればブロードキャ
ストメモリ２０１を用いてローカルポート２１２〜２１
５に接続されたプロセッシングエレメント３０１〜３０
４やリモートポート２１６ａ、２１６ｂに接続されたシ
ステムあるいは通信ノードとの間で相互通信が簡易に行
える。また、リモート通信用メモリ２０２〜２０５、ピ
ア・ツー・ピアメモリ２０６〜２１１を用いて対応する
１対１の通信が簡易に行える。しかも各プロセッシング
エレメント３０１〜３０４は実メモリアドレスで直接に
対応する通信を行うことができる。

【００３９】なお、メモリ２０１〜２１１としてＳＲＡ
ＭにかえてＤＲＡＭ（ダイナミックランダムアクセスメ
モリ）等他の半導体メモリを用いることができる。

【００４０】図７は、上述実施例のプロセッシングシス
テム１００を複数連結した複合通信システムを示してい
る。図７において、複合通信システム５００は複数のプ
ロセッシングシステム１００とスイッチ６００とマスタ
Ｉ／Ｏマネージャ７００とを含んで構成されている。図
８に示すように、スイッチ６００はスイッチマトリクス
６０１およびシステムＩ／Ｏバス６０２により構成さ
れ、出力ポート６０３および入力ポート６０４が対応す
るプロセッシングシステム１００に接続されている。シ
ステムＩ／Ｏバス６０２の制御データに基づいてスイッ
チングエレメント６０５が切り替えられて所望のプロセ
ッシングシステム１００同士が接続される。

【００４１】図９は外部Ｉ／Ｏ機器との接続状態を示し
ており、システムＩ／Ｏバス６０２と拡張バス７０５と
の間にマスタＩ／Ｏマネージャ７００が設けられ外部機
器とのインタフェースを管理するようになっている。こ
の例では拡張バス７０５に２次記憶装置７０１、ネット
ワークインタフェースカード７０２、ビデオカード７０
３、ポインティングデバイス７０４が接続されている。

【００４２】以上説明したようにこの実施例によれば、
プロセッシングエレメント等の通信ノードがメモリを介
して直接に通信を行うことができる。しかも通信モード
としては他の通信ノードに一括して通信を行うブロード
キャストモードや通信ノードを１対１で連結するピア・
ツー・ピアモードを利用でき種々の通信アプリケーショ
ンに適合できる。

【００４３】なお、上述の例ではブロードキャストの他
のモードとしてはピア・ツー・ピアモードとしたが、３
つの通信ノードが相互に通信するようにしてもよい。す
なわち、どのようなサブセットの構成要素同士を１のメ
モリに接続し、それらが相互通信するようにしてもよ
い。

【００４４】また、上述実施例ではリモートポート２１
６ａがブロードキャストメモリ２１０に接続されている
が、図１０に示すように、入力用リモートポート２１７
ａ、出力用リモートポート２１７ｂを設け、プロセッシ
ングエレメント３１０〜３０４にリモート通信用メモリ
２０２ａ〜２０５ａを介して１対１の態様でのみ接続す
るようにしてもよい。すなわち、リモートポート２１７
ａはブロードキャストメモリ２０１には接続されない。
もちろん、リモートポート２１６ａ、２１６ｂ、２１７
ａ、２１７ｂおよびリモート通信用メモリ２０２〜２０
５、２０２ａ〜０５ａをともに設けるようにしてもよ
い。もちろん、リモートポートを３組以上設けてもよ
い。

【００４５】また、上述の例では、図３に示すように、
プロセッシングエレメント３０１〜３０４に共通の物理
アドレス空間を採用し、プロセッシングエレメント３０
１〜３０４の各々のソフトウェアに対して共通のインタ
フェースを提供するようにしているが、図１１（ａ）、
（ｂ）に示すように、プロセッシングエレメント３０１
〜３０４でアドレス空間の仕様を異ならせてもよい。す
なわち、図１１（ａ）はプロセッシングエレメント３０
１のマイクロプロセッサ３０５の物理アドレス空間を示
しており、この図では、自分宛てアクセスに対応する第
１ローカルポート領域４０４を省略している。また、図
１１（ｂ）はプロセッシングエレメント３０２のマイク
ロプロセッサ３０５の物理アドレス空間を示している。
図１１（ｂ）においても、自分宛てアクセスに対応する
第２ローカルポート領域を省略している。他のプロセッ
シングエレメント３０３、３０４のマイクロプロセッサ
３０５の物理アドレス空間も同様に構成される。

【００４６】また、この実施例では、メモリマップトＩ
／Ｏ方式のアドレス空間のＩ／Ｏアドレス領域にメモリ
２０１〜２１１のメモリ空間を割り当てるようにした
が、図１２に示すようにメモリアドレス領域にこれらメ
モリ２０１〜２１１のメモリ空間を割り当ててもよい。
この場合、メモリコヒーレンシを考慮する必要がある。

【００４７】また、図９に示したように、マスタＩ／Ｏ
マネージャ７００を用いて２次記憶装置７０１、ネット
ワークインタフェースカード７０２、ビデオカード７０
３、ポインティングデバイス７０４等のＩ／Ｏ装置を接
続するようにしたが、図１３に示すように、各プロセッ
シングエレメント３０１〜３０４に拡張バス７００を設
け、Ｉ／Ｏ装置を接続するようにしてもよい。この場
合、マスタＩ／Ｏマネージャ７００は不要になる。

【００４８】この実施例のプロセッシングシステムまた
はネットワーク装置を用いてコンピュータネットワーク
スイッチ、超並列型コンピュータ、ベクトル型コンピュ
ータ、フォルトトレラントコンピュータ、データベース
検索エンジン、画像処理エンジン、高速プリンタ・コピ
ーマシン、ディスクサーバ、ウェブサーバ、電話交換
機、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙ ｏｆ
Ｉｎｅｘｐｅｎｓｉｖｅ Ｄｉｓｋｓ）、ネットワー
ク・ルータ、ネットワーク・スイッチ等を構成すること
ができる。

【００４９】上述実施例においてはつぎのような効果が
実現される。

【００５０】ブロードキャストメモリにより１対Ｎの
送信を同時に行うことができる。すなわち、従来の通信
モデルではＮ個のノードに対して送信を行う場合Ｎ個の
送信が必要であっが、この実施例では１回の送信で済
み、通信速度にしてＮ倍の効果をもたらす。この場合の
ブロードキャストの対象には、ローカルのノードのみで
なく、リモートポートを介して接続されるリモートの通
信ノードも含まれる。したがって、Ｎの範囲は容易に数
十から数百のオーダとなり、より多くの通信ノードに１
回のトラフィックで同時に通信でき、より通信効率が向
上する。さらに単一のメモリを介して送信するので情報
を遅滞なく伝送することが可能となる。

【００５１】ピア・ツー・ピアメモリにより、ローカ
ルノード間の通信を通信相手も含めた他のノードとまっ
たく競合を発生させることなく行うことができ、通信チ
ャネルの持つ最大の速度で通信が行える。また、データ
通信がシリアルでなくメモリデータパス幅（３２〜２５
６ビット）程度のパラレル通信で行われるため、数百Ｍ
バイトの非常に高速な通信が実現できる。

【００５２】モジュール間をスイッチマトリクスおよ
びバス構造の双方で接続することにより、高速なデータ
通信と拡張性に富むＩ／Ｏ構造の両立が可能となる。

【００５３】バス構造そのものをチップ内に取り込む
ことによりモジュールの物理設計上大きな問題となるバ
ス構造上の信号の伝播遅延や電気的負荷容量およびそれ
らに伴う波形の乱れなどを大幅に減らすことが可能にな
り、物理設計が容易になる。

【００５４】ソフトウェア開発の観点からも、各ＣＰ
Ｕをネットワーク上の独立ノードとすることにより、既
存の超並列演算用のソフトウェアインタフェースに基づ
いて記述されたアプリケーションソフトウェアを、ソー
スコードを変更することなく再コンパイル／リンクのみ
でそのまま実行させることが可能となる。また、オペレ
ーティングシステムもほぼネットワークドライバの変更
のみで移植可能である。

【００５５】各ノード間のネットワーク空間を物理ア
ドレス上にダイレクトにマッピングすることによって通
信手順のためのオーバーヘッドを基本的になくすことが
でき、より効率的な通信が可能となる。

【００５６】ノードを演算に必要な最小限のコアとし
てボード上に多数実装することによって、ノードあるい
は計算能力あたりの所要設置面積および重量がワークス
テーションの場合に比べて約１桁少なくて済む。

【００５７】

【発明の効果】以上説明したように、この発明によれ
ば、メモリを用いてポートを相互接続するようにしてい
るので簡易に通信ノードを相互接続することができ、並
列処理クラスタを始めとして種々のコンピュータシステ
ムを簡単な構成で実現できる。

【図面の簡単な説明】

【図１】 この発明の実施例のプロセッシングシステム
を示すブロック図である。

【図２】 上述プロセッシングシステムのプロセッシン
グエレメントの構成を示すブロック図である。

【図３】 上述プロセッシングエレメントの実アドレス
空間を説明する図である。

【図４】 上述プロセッシングエレメントにおける宛先
とメモリとのマッピングを説明する図である。

【図５】 上述プロセッシングエレメントの具体的な構
成例を示すブロック図である。

【図６】 上述プロセッシングエレメントの他の構成例
を説明する図である。

【図７】 この発明の実施例を用いて構成した複合通信
システムを示す図である。

【図８】 上述複合通信システムのスイッチマトリック
スを示す図である。

【図９】 上述複合通信システムのマスタＩ／Ｏマネー
ジャを説明する図である。

【図１０】 上述実施例の変形例を説明する図である。

【図１１】 上述実施例の変形例を説明する図である。

【図１２】 上述実施例の変形例を説明する図である。

【図１３】 上述実施例の変形例を説明する図である。

【符号の説明】

１００ プロセッシングシステム ２００ ネットワーク装置 ２０１ ブロードキャストメモリ ２０２〜２０５ リモート通信用メモリ ２０６〜２１１ ピア・ツー・ピアメモリ ２１２〜２１５ ローカルポート ２１６ａ 入力用リモートポート ２１６ｂ 出力用リモートポート ３０１〜３０４ プロセッシングエレメント ３０５ マイクロプロセッサ ３０６ 外部キャッシュメモリ ３０７ 主メモリ ３０８ システムロジック ４０１ 主メモリアドレス空間 ４０２ Ｉ／Ｏアドレス空間 ４０３ ブロードキャストメモリマッピング領域 ４０４ 第１ローカルポート領域 ４０５ 第２ローカルポート領域 ４０６ 第３ローカルポート領域 ４０７ 第４ローカルポート領域 ４０８ リモートポートウインドウ領域 ４０９ その他のＩ／Ｏ装置領域 ５００ 複合通信システム ６００ スイッチ ６０１ スイッチマトリクス ６０２ システムＩ／Ｏバス ６０３ 出力ポート ６０４ 入力ポート ７００ マスタＩ／Ｏマネージャ ７０１ ２次記憶装置 ７０２ ネットワークインタフェースカード ７０３ ビデオカード ７０４ ポインティングデバイス ７０５ 拡張バス

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 12/44 ３００ Ｈ０４Ｌ 12/44 ３００ (71)出願人 599122293 ビジュアルテクノロジー株式会社 東京都港区海岸１−９−15 (71)出願人 899000035 株式会社 東北テクノアーチ 宮城県仙台市青葉区荒巻字青葉468番地 (72)発明者 小柳 光正 宮城県名取市ゆりが丘１−22−５ (72)発明者 栗野 浩之 宮城県名取市ゆりが丘２−17−９ (72)発明者 佐藤 浩 東京都杉並区阿佐谷北１−16−17 Ｆターム(参考） 5B014 FB04 GA04 GA43 GE04 GE07 HB28 5B045 BB17 DD02 DD03 EE08 5B060 KA02 KA06 MB02 5K033 BA05 DB12 DB14

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ネットワーク装置本体の外部の装置とそ
   れぞれ通信を行うための複数の通信ポートと、 上記複数の通信ポートから読み出し書き込みを行える第
   １のメモリと、 上記複数の通信ポートのサブセットから読み出し書き込
   みを行える第２のメモリとを有することを特徴とするネ
   ットワーク装置。
2. 【請求項２】 上記複数の通信ポートの各々に接続され
   るプロセッシングエレメントのＩ／Ｏアドレス領域に上
   記第１のメモリおよび第２のメモリのメモリ空間を割り
   当てた請求項１記載のネットワーク装置。
3. 【請求項３】 複数のプロセッシングエレメントを具備
   するプロセッシングシステムにおいて、 上記複数のプロセッシングエレメントのすべてが読み出
   し書き込みを行える第１のメモリと、 上記複数のプロセッシングエレメントのサブセットが読
   み出し書き込みを行える第２のメモリとを有することを
   特徴とするプロセッシングシステム。
4. 【請求項４】 上記複数のプロセッシングエレメントの
   Ｉ／Ｏアドレス領域に上記第１のメモリおよび第２のメ
   モリのメモリ空間を割り当てた請求項３記載のプロセッ
   シングシステム。
5. 【請求項５】 上記複数のプロセッシングエレメントの
   メモリマップトＩ／Ｏ方式のアドレス空間のＩ／Ｏアド
   レス領域に上記第１のメモリおよび第２のメモリのメモ
   リ空間を割り当てた請求項３記載のプロセッシングシス
   テム。
6. 【請求項６】 上記複数のプロセッシングエレメントの
   メモリマップトＩ／Ｏ方式のアドレス空間のメモリ領域
   に上記第１のメモリおよび第２のメモリのメモリ空間を
   割り当てた請求項３記載のプロセッシングシステム。
7. 【請求項７】 上記サブセットを構成するプロセッシン
   グエレメントの数を２とした請求項３、４、５または６
   記載のプロセッシングシステム。
8. 【請求項８】 複数のプロセッシングエレメントを具備
   するプロセッシングシステムにおいて、 上記複数のプロセッシングエレメントがそれぞれ接続さ
   れる複数の第１の通信ポートと、 外部機器が接続される少なくとも１つの第２の通信ポー
   トと、 上記第１の通信ポートのすべてから読み出し書き込みを
   行える第１のメモリと、 上記第１の通信ポートの対から読み出し書き込みを行え
   る第２のメモリと、 上記第１の通信ポートの１つから読み出しを行え上記第
   ２のポートの１つから書き込みを行える第３のメモリと
   を有することを特徴とするプロセッシングシステム。
9. 【請求項９】 上記第１のメモリは上記第２の通信ポー
   トから書き込みを行える請求項８記載のプロセッシング
   システム。