JP2002304328A - マルチプロセッサシステム用コヒーレンスコントローラ、およびそのようなコントローラを内蔵するモジュールおよびマルチモジュールアーキテクチャマルチプロセッサシステム - Google Patents

マルチプロセッサシステム用コヒーレンスコントローラ、およびそのようなコントローラを内蔵するモジュールおよびマルチモジュールアーキテクチャマルチプロセッサシステム

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JP2002304328A
JP2002304328A JP2002036164A JP2002036164A JP2002304328A JP 2002304328 A JP2002304328 A JP 2002304328A JP 2002036164 A JP2002036164 A JP 2002036164A JP 2002036164 A JP2002036164 A JP 2002036164A JP 2002304328 A JP2002304328 A JP 2002304328A
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Sylvie Lesmanne
シルビー・レスマンヌ
Pamphile Koumou
パンフイル・クム
Christian Bernard
クリスチヤン・ベルナール
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Bull SA
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Abstract

(57)【要約】 【課題】 先行技術の欠点を解消することができるある
いはその影響を大幅に軽減することができるコヒーレン
スコントローラを提供する。 【解決手段】 コヒーレンスコントローラ６４は、モジ
ュール５０の外部のマルチプロセッサモジュール５１、
５２、５３のうちの少なくとも１つに結合された外部ポ
ート９９と、マスメモリと、モジュールのキャッシュメ
モリとの間で一貫性を確保するようになっているキャッ
シュフィルタディレクトリ８４ＳＦ／ＥＤを含む。キャ
ッシュフィルタディレクトリ８４は、モジュール５０の
キャッシュメモリにコピーされるローカルメインメモリ
の行またはブロックのトレースを保存するローカルプレ
ゼンスベクトル８６と、ローカルモジュール５０から外
部モジュール５１、５２、５３にコピーされるメモリの
行またはブロックの座標のトレースを保存するエクステ
ンション８８を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、より小型の基本マ
ルチプロセッサの集合による大型対称マルチモジュール
アーキテクチャマルチプロセッサシステムの実現に関
し、各基本マルチプロセッサは、それぞれがキャッシュ
メモリを有する通常１つから４つの基本マイクロプロセ
ッサ（μＰ）と、メインメモリ（ＭＥＭ）と、入出力回
路（Ｅ／Ｓ）とを含んでおり、これらは適切なバスネッ
トワークにより適切に相互接続されている。マルチプロ
セッサシステムは、共通のオペレーティングシステムに
より管理される。特に本発明は、マルチプロセッサシス
テムに組み込まれ、特にメインメモリとキャッシュメモ
リとの間のこれらのマルチプロセッサのメモリの一貫性
を確保するためのコヒーレンスコントローラであって、
読み取り命令に返す値が常に、最新の記憶命令により書
き込まれる値である時、メモリへのアクセス手順に「一
貫性がある（コヒーレント）」と既定されるコヒーレン
スコントローラに関する。実際には、一方では、入出力
手順において、他方では、メモリのコピーを持つことが
できる全てのキャッシュが変更さるのを待ち、確認する
ことなく、即、マルチプロセッサのメモリ内への書き込
みが許可される状況においてキャッシュメモリ上で非一
貫性が発生する。
【０００２】
【従来の技術】図１に非限定的例として示す原理により
作製され、４つのローカルポートコントロールユニット
３０から３３ ＰＵ０、ＰＵ１、ＰＵ２およびＰＵ３に
より管理される高速二点リンク２０から２３によりコヒ
ーレンスコントローラ１４ ＳＷ（スイッチ）にそれぞ
れ接続された、２つのマイクロプロセッサ４０および４
０’を有する４個の基本マルチプロセッサ１０〜１３
ＭＰ０、ＭＰ１、ＭＰ２、およびＭＰ３から成るマルチ
プロセッサが知られている。コントローラ１４は、メモ
リの分布、ならびにメインメモリＭＥＭ４４とプロセッ
サのキャッシュメモリ４２および４２’との間のメモリ
行またはブロックのコピーを把握しており、単数または
複数のルーティングテーブルおよび１つのコリジョンウ
ィンドウテーブル（図示せず）の他に、マルチプロセッ
サのキャッシュ内に存在するメモリ部分（行またはブロ
ック）のコピーのトレースを保存するキャッシュフィル
タディレクトリ３４ ＳＦ（英語ではスヌープフィルタ
と呼ばれる）を備える。以下の説明においては、取り決
めにより、特別に指示がある場合を除き、「行」または
「ブロック」という用語をこれらのいずれかを表すもの
として相互に交換可能なものであるとして区別せずにに
使用するものとする。また、単独で使用する「メモリ」
という用語は、マルチプロセッサに結合された単数また
は複数のメインメモリに関する。
【０００３】マネージャユニットＩＬＵ１５により管理
されるキャッシュフィルタディレクトリ３４は、当該ブ
ロックのメモリ状態の確認後、全体のメモリの一貫性を
保存するために、（読み出し、書き込み、消去等．．．
の後の操作を行うための）メモリブロックへの一貫性の
あるアクセス要求を、当該メインメモリ、または、キャ
ッシュ内で検索したブロックのコピーを有するマルチプ
ロセッサに送信する。これを行うために、キャッシュフ
ィルタディレクトリ３４は、４ビット（ここで４は基本
マルチプロセッサ１０〜１３の数（ｎ）を表す）ローカ
ルプレゼンスベクトル３６と、排他的メモリステータス
のビットＥｘ（３７）とに結合されたリスト化された各
ブロックのアドレス３５を含む。
【０００４】実際には、対応する基本マルチプロセッサ
ＭＰ０（マルチプロセッサ１０）が、このマルチプロセ
ッサＭＰ０に組み込まれたメモリ４４の行またはブロッ
クのコピーをそのキャッシュメモリのうちの１つに実際
に含む時、プレゼンスベクタ３６のビットＭＰ０は１に
なる。
【０００５】排他的ステータスのビットＥｘ（３７）
は、一般に以下の４つのメモリステータスを記述するＭ
ＥＳＩプロトコルと呼ばれるコヒーレンスプロトコルに
属する： Ｍｏｄｉｆｉｅｄ：これによれば、キャッシュ内のブロ
ック（または行）はメモリの内容から変更されている
（キャッシュ内のデータは有効であるが、対応するメモ
リ位置のデータは無効である）。 Ｅｘｃｌｕｓｉｖｅ：これによれば、キャッシュ内のブ
ロックは、同一アドレスのメモリのデータと同一の単一
のコピーを含む。 Ｓｈａｒｅｄ：これによれば、キャッシュ内のブロック
は、同一アドレスのメモリのデータと同一のデータを含
む（少なくとも１つの別のキャッシュが同じデータをも
つことができる）。 Ｉｎｖａｌｉｄ：これによれば、ブロック内のデータは
無効であり使用することができない。
【０００６】実際には、図１および図２に示すマルチプ
ロセッサの場合、「Ｍｏｄｉｆｉｅｄ」および「Ｅｘｃ
ｌｕｓｉｖｅ」が区別されない部分的ＭＥＳＩプロトコ
ルが使われる。すなわち、単一のビットＭＰｉ＝１であ
りビットＥｘ＝１であるならば、ブロック（または行）
のメモリステータスはＭｏｄｉｆｉｅｄまたはＥｘｃｌ
ｕｓｉｖｅとなる。単数または複数のビットＭＰｉ＝１
でありビットＥｘ＝０であるならば、メモリステータス
はＳｈａｒｅｄとなる。全てのビットＭＰｉ＝０である
ならば、メモリステータスはＩｎｖａｌｉｄとなる。
【０００７】キャッシュフィルタディレクトリ３４は、
「スヌーピング」と呼ばれるロジックを備える検索およ
び監視プロトコルを内蔵している。プロセッサによるメ
モリへのアクセスの要求時、キャッシュフィルタディレ
クトリ３４は、自己が管理するキャッシュメモリの審査
を行う。この確認の際、やり取りは、プロセッサ４０と
そのキャッシュメモリ４２との間のアクセスと干渉する
ことなく、二点高速リンク２０〜２３のポート２４から
２７を通しておこなわれる。するとキャッシュフィルタ
ディレクトリは、一貫性のある全てのメモリアクセス要
求を処理することができる。
【０００８】ところが、上で簡単に記述した既知のマル
チプロセッサアーキテクチャは、１６個以上のプロセッ
サを含む大型対称マルチプロセッササーバのアプリケー
ションには適していない。
【０００９】実際、（実際にはＡＳＩＣ型集積回路によ
り作製される）１つの一コヒーレンスコントローラに結
合することができる基本マルチプロセッサの数は、実際
には以下のことがらにより制限される。
【００１０】現在の製造技術によれば、限定された数の
二点リンクしか許容しないコントローラの入出力点数
（メモリへのアクセス要求の処理の際、待ち時間または
待機の問題を回避するためには、その高速性ゆえ二点リ
ンクが必要であることに留意されたい）。
【００１１】キャッシュフィルタディレクトリを含むコ
ヒーレンスコントローラのサイズ（キャッシュフィルタ
ディレクトリのサイズは、基本マルチプロセッサ内に組
み込まれたキャッシュのディレクトリのサイズの合計よ
りも大きくなければならない）。
【００１２】キャッシュフィルタディレクトリへのアク
セスの通過帯域、すなわち実際には二点リンクにより得
られる最大速度Ｍビット／秒は、大型マルチプロセッサ
サーバにとってボトルネックとなり、基本マルチプロセ
ッサの全ての一貫性のあるアクセスについてキャッシュ
フィルタディレクトリを参照しなければならない。
【００１３】
【発明が解決しようとする課題】本発明は、特に、上に
示した欠点を解消することができるあるいはその影響を
大幅に軽減することができるコヒーレンスコントローラ
を提供することを目的とする。本発明はまた、マルチモ
ジュールアーキテクチャ方式大型マルチプロセッサシス
テム、特に、性能が向上した対称マルチプロセッササー
バを提供することも目的とする。
【００１４】
【課題を解決するための手段】この目的のため、本発明
は、基本マルチプロセッサのローカルモジュールを画定
するために、キャッシュメモリとローカルメインメモリ
とを具備する複数のプロセッサに結合されるように構成
され、ローカルメインメモリとローカルモジュールのキ
ャッシュメモリとの間で一貫性を確保するように構成さ
れている第一フィルタディレクトリを有するキャッシュ
フィルタディレクトリを含むコヒーレンスコントローラ
であって、前記ローカルモジュールと同一またはこれと
互換性のある少なくとも１つの外部マルチプロセッサモ
ジュールに結合されるように構成された外部ポートをさ
らに含み、キャッシュフィルタディレクトリが、ローカ
ルモジュールから外部モジュールにコピーされるローカ
ルメインメモリの行またはブロックの座標、とくにアド
レスのトレースを保存し、ローカルメインメモリと、ロ
ーカルモジュールおよび外部モジュールのキャッシュメ
モリとの間の一貫性を確保するための追加フィルタディ
レクトリＥＤを含むことを特徴とするコヒーレンスコン
トローラを提供する。
【００１５】こうすることにより、キャッシュフィルタ
ディレクトリのエクステンションＥＤは、キャッシュフ
ィルタディレクトリＳＦの如く管理され、ローカルモジ
ュール以外にこのモジュールのメモリのコピーが存在す
るかどうかを知ること、適切なタイミングでのみ、他の
モジュールまたは外部モジュールへローカルな要求を送
信することが可能になる。
【００１６】この方法は、処理中のプロセスと、使用す
るメモリ（メモリと当該マルチプロセッサ間の自動グル
ーピングを伴う）との親和性を管理するようになってき
た現在のオペレーティングシステムにおいてきわめて有
効である。この場合、必要なディレクトリＥＤのサイズ
は、ディレクトリＳＦのサイズよりも小さくてよく、モ
ジュール間リンクの帯域はモジュール内リンクの２倍よ
りも小さくてよい。
【００１７】本発明によるコヒーレンスコントローラの
好ましい実施形態によれば、コヒーレンスコントローラ
は、ｎがモジュール内の基本マルチプロセッサの数であ
る、「ｎ」ビットプレゼンスベクトル（ローカルプレゼ
ンスベクトル）と、Ｎ−１が外部ポートに接続された外
部モジュールの総数である、プレゼンスベクトルの「Ｎ
−１」ビットのエクステンション（リモートプレゼンス
エクステンション）と、１つの排他的ステータスビット
とを含む。したがってローカルメモリの行またはブロッ
クのみが、キャッシュフィルタディレクトリＥＤ内に非
ヌルプレゼンスベクトルを持つことができる。
【００１８】この特徴もまた非常に有利である。なぜな
ら、特別な難しさもなく、モジュール間リンクおよびモ
ジュール内リンクをほぼ同じように管理することがで
き、ローカルメモリまたは外部モジュール内のリモート
メモリの概念を考慮するために、コヒーレンスコントロ
ーラの管理プロトコルが拡張されているからである。
【００１９】有利には、コヒーレンスコントローラは、
ローカルモジュールのｎ個の基本マルチプロセッサに結
合されたローカルポートの「ｎ」個のコントロールユニ
ットＰＵと、外部ポートのコントロールユニットＸＰＵ
と、キャッシュフィルタディレクトリＳＦおよびＥＤの
共通コントロールユニットＩＬＵとを含む。同様に、外
部ポートのコントロールユニットＸＰＵおよびローカル
ポートのコントロールユニットＰＵ同士は互換性があ
り、広範囲で共通な類似プロトコルを使用する。
【００２０】本発明は、キャッシュメモリと少なくとも
１つのメインメモリとを備え、上で様々な形態で記述し
たコヒーレンスコントローラに接続された複数のマルチ
プロセッサを含むマルチプロセッサモジュールにも関す
る。
【００２１】本発明は、コヒーレンスコントローラの外
部ポートにより直接または間接的に相互に結合された、
上に記述した少なくとも２つのマルチプロセッサモジュ
ールを含むマルチモジュールアーキテクチャマルチプロ
セッサユニットにも関する。
【００２２】有利には、マルチモジュールアーキテクチ
ャマルチプロセッサユニットの外部リンクは、スイッチ
ング装置またはルータを介して相互に結合される。同じ
く有利には、スイッチング装置またはルータは、移動中
のデータおよび／または要求の管理および／またはフィ
ルタ手段を含む。
【００２３】本発明は、同一または互換性がある「Ｎ」
個のマルチプロセッサモジュールを含み、各モジュール
は、少なくとも１つのキャッシュメモリと少なくとも１
つのローカルメインメモリとを具備する複数の「ｎ」個
の基本マルチプロセッサを含み、該基本マルチプロセッ
サは、ローカルメインメモリと以下ローカルモジュール
と呼ぶモジュールのキャッシュメモリとの間でローカル
な一貫性を確保するように構成されているローカルキャ
ッシュフィルタディレクトリＳＦを含むローカルコヒー
レンスコントローラに接続され、各ローカルコヒーレン
スコントローラは二点外部リンクにより、場合によって
はスイッチング装置またはルータを介して、前記ローカ
ルモジュールの外部の少なくとも１つのマルチプロセッ
サモジュールに結合され、コヒーレンスコントローラ
は、ローカルモジュールから外部モジュールにコピーさ
れるローカルメインメモリの行またはブロックの座標、
とくにアドレスのトレースを保存し、ローカルメインメ
モリと、ローカルモジュールおよび外部モジュールのキ
ャッシュメモリとの間の一貫性を確保するための追加キ
ャッシュフィルタディレクトリＥＤを含む大型対称マル
チモジュールアーキテクチャマルチプロセッササーバに
も関する。
【００２４】本発明によるマルチモジュールアーキテク
チャマルチプロセッササーバの好ましい実施形態によれ
ば、各コヒーレンスコントローラは、ローカル基本マル
チプロセッサのキャッシュメモリ内にメモリブロックま
たは行のコピーが存在するか存在しないかを示すための
「ｎ」ビットのプレゼンスベクトル（ローカルプレゼン
スベクトル）と、外部モジュールのマルチプロセッサの
キャッシュ内にメモリブロックまたは行のコピーが存在
するか存在しないかを示すための「Ｎ−１」ビットのプ
レゼンスベクトルのエクステンション（リモートプレゼ
ンスエクステンション）と、１つの排他的ステータスビ
ットとを含む。
【００２５】有利には、スイッチング装置またはルータ
は、移動中のデータおよび／または要求の管理および／
またはフィルタ手段を含む。
【００２６】本発明の他の目的、長所および特徴は、非
限定的例として示し添付の図面を参照して行う本発明に
よるコヒーレンスコントローラおよびマルチモジュール
アーキテクチャ方式マルチプロセッササーバについての
以下の記述を読むことにより明らかになろう。
【００２７】
【発明の実施の形態】図２に略図で示すマルチモジュー
ルアーキテクチャマルチプロセッサユニットすなわちサ
ーバは、主に、高速二点リンク５５から５９によりスイ
ッチング装置またはルータ５４を通して相互に適切に接
続された同一または互換性のある４つ（Ｎ＝４）のモジ
ュール５０から５３（Ｍｏｄ０からＭｏｄ３）で構成さ
れる。便宜上、図２にはＭｏｄ０ ５０のみを詳細図で
示した。
【００２８】非限定的例として、また記述の便宜上、各
モジュール５０から５３は、ローカルポート９０から９
３の４つのマネージャユニットＰＵ０、ＰＵ１、ＰＵ２
およびＰＵ３ ８０から８３により管理される高速二点
リンク７０から７３によりコヒーレンスコントローラ６
４ ＳＷ（スイッチ）にそれぞれ接続されたｎ＝４個の
基本マルチプロセッサユニット６０〜６３ ＭＰ０から
ＭＰ３から成るものとする。同じく非限定的例として、
各基本マルチプロセッサユニット６０〜６３ＭＰ０から
ＭＰ３は、図１を参照して既に記述したマルチプロセッ
サ１０と同一であり、共通のバスネットワークにより結
合された、２つのプロセッサ４０、４０’およびそのキ
ャッシュメモリ４２、４２’と、少なくとも１つの共通
のメインメモリと、入出力ユニットとを含む。一般的
に、モジュール５０から５３の構造および動作モード
は、図１のマルチプロセッササーバと類似しているの
で、少なくとも双方のマルチプロセッササーバに共通な
点に関しては再度詳細に説明することはしない。特に、
本発明のマルチモードアーキテクチャマルチプロセッサ
サーバは、全モジュールに共通な種類のオペレーティン
グシステムＯＳによっても管理される。
【００２９】各モジュールレベルにおいてメモリアクセ
スのローカルな一貫性を確保するために、各モジュール
（たとえばモジュール５０）のコヒーレンスコントロー
ラ６４は、２つの機能、すなわち同一モジュール内に存
在する８つのプロセッサのキャッシュ内に存在するメモ
リの一部（行またはブロック）のコピーのトレースを保
持する、当該コヒーレンスコントローラを内蔵するモジ
ュールの内部でローカルに行われる、上で図１を参照し
て説明した、従来の「スヌープフィルタ」機能（Ｓ
Ｆ）、および他のモジュール５１、５２、５３にエクス
ポートされるローカルな（すなわちモジュール５０に属
する）メモリの行またはブロックのトレースを保持す
る、拡張外部ディレクトリ機能（ＥＤ）が割り当てられ
た拡張キャッシュフィルタディレクトリＳＦ／ＥＤ ８
４を含む。
【００３０】これを行うため、コントロールユニット６
５により制御されるキャッシュフィルタディレクトリ８
４は、図１のサーバを参照して既に特徴および機能を説
明した、４ビット（ここで４は基本マルチプロセッサ６
０から６３の数（ｎ）を表す）ローカルプレゼンスベク
トル８６と、排他的メモリステータスのビットＥｘとに
結合されたリスト化された各ブロックのアドレス８５を
含む。実際には、対応する基本マルチプロセッサ（マル
チプロセッサ６０）が、このマルチプロセッサＭＰ０に
組み込まれたメインメモリの行またはブロックのコピー
をそのキャッシュメモリのうちの１つに実際に含む時、
プレゼンスベクタ８６のビットＭＰ０は１になる。さら
に、プレゼンスベクトルの３ビット（ここで、Ｎ＝４を
マルチプロセッササーバのモジュール数に等しいとする
時、３はＮ−１の数を示す）上にリモートプレゼンスの
エクステンション８８が設けられており、モジュール５
１（モジュールＭｏｄ１）が、モジュール５０ Ｍｏｄ
０に属するメモリの行またはブロックのコピーをそのキ
ャッシュメモリのうちの１つに実際に含む時、エクステ
ンション８８のビットＭｏｄ１は１になる。実際には、
キャッシュフィルタディレクトリ８４ ＳＦ／ＥＤは、
フィルタディレクトリＳＦおよびＥＤの融合により構成
され、ローカルメモリの行のみが、ディレクトリＥＤ内
で非ヌルのプレゼンスベクトルのエクステンションを持
つことができる。
【００３１】最後に、コヒーレンスコントローラ６４
は、ルータ５４に結合された二点リンク５５に適切に接
続された外部ポート９９を管理するマネージャユニット
ＸＰＵ８９を含む。実際には、ユニットＰＵ０からＰＵ
３ ６０から６３およびＸＰＵ ８９は、きわめて類似
したプロトコル、特に通信プロトコルを使用し、ほぼ同
じ挙動を有する。すなわち、ローカルまたは外部ポート
から来る一貫性のあるあらゆるアクセス要求に対し、当
該ユニット（Ｘ）ＰＵが、ＩＬＵ６５に要求を送信し、
ＩＬＵ６５が、送信元であるＸ（ＰＵ）にキャッシュフ
ィルタディレクトリの状態を送信し、必要であればコピ
ーを有するユニットに要求を送信し、（同一のメモリア
ドレスに関連付けられた要求のコリジョン時、要求の直
列かつ全網羅的処理を行うために）必要であればコリジ
ョンウィンドウをＩＬＵ内に開く。
【００３２】ＩＬＵから送信されるあらゆる要求に対
し、当該ユニット（Ｘ）ＰＵが、関連ポートに要求を送
信し、ポートから受信した全ての送信先に送信する。
【００３３】ユニット（Ｘ）ＰＵが、ある一貫性のある
要求に関して予想される応答を管理し、全ての応答が届
いた時点で、これらユニット（Ｘ）ＰＵがコリジョンウ
ィンドウを閉じ、正しいプレゼンスビットおよびステー
タスビットによるキャッシュフィルタディレクトリの更
新を要求する。外部に向かって要求を送信するモジュー
ルは、コリジョンウィンドウを閉じ自分のディレクトリ
ＳＦ／ＥＤを更新するための応答を常に受信する。
【００３４】また、ディレクトリＳＦ／ＥＤ内でのロー
カルアドレスの検索に関し失敗（英語では「ｍｉｓ
ｓ」）があると、被検索アドレスの駐在モジュール
（「ｈｏｍｅ」）のローカルポートユニットＰＵへのル
ーティングが生じる。同様に、ディレクトリＳＦ／ＥＤ
内でのリモートアドレスの検索に関し失敗（「ｍｉｓ
ｓ」）があると、外部ポートユニットＸＰＵへのルーテ
ィングが生じる。
【００３５】メインコリジョンウィンドウは駐在モジュ
ール（「ｈｏｍｅ」）内で管理され、モジュールが同一
アドレスにただ１つの要求しか送信しないように（再ト
ライも含む）付属コリジョンウィンドウが送信モジュー
ル内で管理され、ディレクトリＳＦ／ＥＤが同一アドレ
スにただ１つの要求しか受信しないように付属コリジョ
ンウィンドウが目標モジュール内で管理されることに留
意されたい。
【００３６】ユニットＰＵとユニットＸＰＵの間に見ら
れる差異のうち、外部ポートに送られる要求／応答は、
別のＮ−１個のモジュールのうちの単数または複数の行
き先モジュールを指定する追加情報を有するマスクを伴
うことに留意されたい。最後に、リモートラインにおい
ては、ＳＦ／ＥＤ内に「ｍｉｓｓ」アクセスは、ＰＵに
より送信された場合には、外部ポートに送信され、ＸＰ
Ｕにより送信された場合には、「ローカルコピーなし」
のメッセージを受け取る。
【００３７】このように、外部ポートと拡張プレゼンス
ベクトル型キャッシュフィルタディレクトリとを有する
本発明によるコヒーレンスコントローラ、および、マル
チモジュールアーキテクチャ型マルチプロセッサユニッ
トへのこのコントローラのインプリメントにより、上で
説明した先行技術のマルチプロセッサの単純な外挿と比
べ、キャッシュフィルタディレクトリのサイズならびに
帯域においての大幅な小型化が可能である。
【００３８】本発明は、非限定的例としてここで記述し
た３２個のプロセッサを有するマルチモジュールアーキ
テクチャマルチプロセッサユニットに限定されるもので
はなく、６４個あるいはそれ以上のプロセッサを有する
マルチプロセッサユニットすなわちサーバにも関する。
同様に、基本スイッチング装置として記述したルータ５
４は、本発明の範囲から逸脱することなく、移動中のデ
ータおよび／または要求の管理および／またはフィルタ
手段を含む。
【図面の簡単な説明】
【図１】本書類の序文に示す既知の先行技術によるマル
チプロセッサの略図である。
【図２】本発明による拡張機能を有するコヒーレンスコ
ントローラを備える本発明によるマルチモジュールアー
キテクチャマルチプロセッササーバの略図である。
【符号の説明】
１０、１１、１２、１３ 基本マルチプロセッサ １４ コントローラ １５ コントロールユニットＩＬＵ ２０、２１、２２、２３ 高速二点リンク ２４、２５、２６、２７ ポート ３０、３１、３３ ローカルポート ３４ フィルタディレクトリ ３５ 各リスト化ブロックのアドレス ３６ ローカルプレゼンスベクトル ３７ ステータスのビットＥｘ ４０、４０’ プロセッサ ４２、４２’ キャッシュメモリ ４４ ローカルメインメモリ ５０、５１、５２、５３ マルチプロセッサモジュール ５４ ルータ ５５ 二点外部リンク ６０、６１、６２、６３ 基本マルチプロセッサ ６４ コヒーレンスコントローラ ６５ コントロールユニット ７０、７１、７２、７３ 高速二点リンク ８０、８１、８２、８３ コントロールユニットＰＵ ９９ 外部ポート ８４ キャッシュフィルタディレクトリ ８５ ブロックのアドレス ８６ ローカルプレゼンスベクトル ８７ ステータスビット ８８ エクステンション ８９ コントロールユニットＸＰＵ ９０、９１、９２、９３ ローカルポート ９９ 外部ポート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリスチヤン・ベルナール フランス国、78320・ル・メスニル・サン −ドウニ、リユ・ドウ・ラ・コマンドウリ ー、20 Ｆターム(参考） 5B005 JJ01 KK14 MM01 NN33 PP11 5B045 BB12 DD01 DD12 EE03 JJ32

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 基本マルチプロセッサ（６０）のローカ
    ルモジュール（５０）を画定するために、キャッシュメ
    モリ（４２、４２’）とローカルメインメモリ（４４）
    とを具備する複数のプロセッサ（４０、４０’）に結合
    されるように構成され、ローカルメインメモリ（４４）
    とローカルモジュールのキャッシュメモリ（４２、４
    ２’）との間で一貫性を確保するように構成されている
    第一フィルタディレクトリ（ＳＦ）を有するキャッシュ
    フィルタディレクトリ（８４）を含むコヒーレンスコン
    トローラ（６４）であって、前記ローカルモジュール
    （５０）と同一またはこれと互換性のある少なくとも１
    つの外部マルチプロセッサモジュール（５１、５２、５
    ３）に結合されるように構成された外部ポート（９９）
    をさらに含み、キャッシュフィルタディレクトリ（８
    ４）が、ローカルモジュール（５０）から外部モジュー
    ル（５１、５２、５３）にコピーされるローカルメイン
    メモリ（４４）の行またはブロックの座標、とくにアド
    レスのトレースを保存し、ローカルメインメモリ（４
    ４）と、ローカルモジュール（５０）および外部モジュ
    ール（５１、５２、５３）のキャッシュメモリ（４２、
    ４２’）との間の一貫性を確保するための追加フィルタ
    ディレクトリＥＤを含むことを特徴とするコヒーレンス
    コントローラ（６４）。
  2. 【請求項２】 ｎがモジュール内の基本マルチプロセッ
    サの数である、「ｎ」ビットプレゼンスベクトル（８
    ６）と、Ｎ−１が外部ポート（９９）に接続された外部
    モジュール（５１、５２、５３）の総数である、プレゼ
    ンスベクトルの「Ｎ−１」ビットのエクステンション
    （８８）と、１つの排他的ステータスビット（８７）と
    をさらに含むことを特徴とする請求項１に記載のコヒー
    レンスコントローラ（６４）。
  3. 【請求項３】 外部ポート（９９）が二点外部リンク
    （５５）を介して外部モジュール（５１、５２、５３）
    に直接または間接的に結合されることを特徴とする請求
    項２に記載のコヒーレンスコントローラ（６４）。
  4. 【請求項４】 ローカルモジュール（５０）のｎ個の基
    本マルチプロセッサ（６０から６３）に結合されたロー
    カルポート（９０から９３）の「ｎ」個のコントロール
    ユニットＰＵ（８０から８３）と、外部ポート（９９）
    のコントロールユニットＸＰＵ（８９）と、フィルタデ
    ィレクトリＳＦ／ＥＤ（８４）の共通コントロールユニ
    ットＩＬＵとを含むことを特徴とする請求項２に記載の
    コヒーレンスコントローラ（６４）。
  5. 【請求項５】 外部ポートのコントロールユニットＸＰ
    Ｕ（８９）およびローカルポートのコントロールユニッ
    トＰＵ（８０から８３）同士に互換性があり、広範囲で
    共通な類似プロトコルを使用することを特徴とする請求
    項４に記載のコヒーレンスコントローラ（６４）。
  6. 【請求項６】 少なくとも１つのキャッシュメモリ（４
    ２、４２’）とメインメモリ（４４）とを備え、請求項
    １から５のいずれか一項に記載のコヒーレンスコントロ
    ーラ（６４）に接続された複数のマルチプロセッサ（６
    ０から６３）を含むことを特徴とするマルチプロセッサ
    モジュール（５０）。
  7. 【請求項７】 コヒーレンスコントローラ（６４）の外
    部ポート（９９）により直接または間接的に相互に結合
    された請求項６に記載の少なくとも２つのマルチプロセ
    ッサモジュール（５０から５３）を含むことを特徴とす
    るマルチモジュールアーキテクチャマルチプロセッサユ
    ニット。
  8. 【請求項８】 前記ポート（９９）がスイッチング装置
    またはルータ（５４）を介して相互に結合されることを
    特徴とする請求項７に記載のマルチモジュールアーキテ
    クチャマルチプロセッサユニット。
  9. 【請求項９】 スイッチング装置またはルータ（５４）
    が、移動中のデータおよび／または要求の管理および／
    またはフィルタ手段を含むことを特徴とする請求項８に
    記載のマルチモジュールアーキテクチャマルチプロセッ
    サユニット。
  10. 【請求項１０】 同一または互換性がある「Ｎ」個のマ
    ルチプロセッサモジュール（５０から５３）を含み、各
    モジュールが、少なくとも１つのキャッシュメモリ（４
    ２）と少なくとも１つのローカルメインメモリ（４４）
    とを具備する複数の「ｎ」個の基本マルチプロセッサ
    （６０から６３）を含み、該基本マルチプロセッサは、
    ローカルメインメモリと以下ローカルモジュールと呼ぶ
    モジュールのキャッシュメモリ（４２）との間でローカ
    ルな一貫性を確保するように構成されているローカルキ
    ャッシュフィルタディレクトリＳＦを含むローカルコヒ
    ーレンスコントローラ（６４）に接続され、各ローカル
    コヒーレンスコントローラ（６４）が二点外部リンク
    （５５）により、場合によってはスイッチング装置また
    はルータ（５４）を介して、前記ローカルモジュールの
    外部の少なくとも１つのマルチプロセッサモジュール
    （５１、５２、５３）に結合され、コヒーレンスコント
    ローラ（６４）が、ローカルモジュールから外部モジュ
    ールにコピーされるローカルメインメモリの行またはブ
    ロックの座標、とくにアドレスのトレースを保存し、ロ
    ーカルメインメモリ（４４）と、ローカルモジュール
    （５０）および外部モジュール（５１、５２、５３）の
    キャッシュメモリ（４２、４２’）との間の一貫性を確
    保するための追加キャッシュフィルタディレクトリＥＤ
    を含むことを特徴とする大型対称マルチモジュールアー
    キテクチャマルチプロセッササーバ。
  11. 【請求項１１】 各コヒーレンスコントローラ（６４）
    が、ローカル基本マルチプロセッサのキャッシュメモリ
    内にメモリブロックまたは行のコピーが存在するか存在
    しないかを示すための「ｎ」ビットのプレゼンスベクト
    ル（８６）と、外部モジュール（５１、５２、５３）の
    マルチプロセッサのキャッシュ内にメモリブロックまた
    は行のコピーが存在するか存在しないかを示すための
    「Ｎ−１」ビットのプレゼンスベクトルのエクステンシ
    ョン（８８）と、１つの排他的ステータスビット（８
    ７）とを含むことを特徴とする請求項１０に記載のマル
    チモジュールアーキテクチャマルチプロセッササーバ。
  12. 【請求項１２】 スイッチ装置またはルータ（５４）が
    移動中のデータおよび／または要求の管理および／また
    はフィルタ手段を含むことを特徴とする請求項１０に記
    載のマルチモジュールアーキテクチャマルチプロセッサ
    サーバ。
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