JP2003076575A

JP2003076575A - アクセス制御装置及び試験方法

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Publication number: JP2003076575A
Application number: JP2001264703A
Authority: JP
Inventors: Keiji Sato; 啓治佐藤; Toshiro Nakazuru; 敏朗中水流; Shigeaki Okuya; 茂明奥谷; Noboru Morita; 昇森田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-08-31
Filing date: 2001-08-31
Publication date: 2003-03-14
Anticipated expiration: 2021-08-31
Also published as: US6938191B2; JP4491174B2; US20030046619A1

Abstract

(57)【要約】【課題】本発明は、アクセス制御装置及び試験方法に
関し、ＪＴＡＧ制御等のアクセス制御におけるソフトウ
ェアの処理を軽減し、ハードウェアによる高速制御を可
能とすること目的とする。【解決手段】試験又は診断ルートを指定するコマンド
とデータに基いてシリアルインタフェースをアクセスす
ることで試験又は診断対象の試験又は診断を行うアクセ
ス制御装置において、制御回路は、プロセッサの制御下
で、メモリに展開したコマンド列及び入力データ列に従
いアクセスシーケンスを実行して、試験又は診断対象か
らの出力データを出力データ列としてメモリに格納する
制御を行い、コマンド列で到達目的ステートを与える
と、前記到達目的ステートに応じて一義的に遷移ルート
を確定できるように、到達目的とするステート毎に予め
ステート遷移ルートを決定するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアクセス制御装置及
び試験方法に係り、特に、プリント基板の試験、システ
ムに組み込まれたデバイスの試験、システムの制御、監
視や診断等を、試験ルート又は診断ルートを指定するコ
マンドとデータに基いてシリアルインタフェースを高速
アクセスすることで行うアクセス制御装置及び試験方法
に関する。

【０００２】本発明は、特にＪＴＡＧ（ＩＥＥＥ標準１
１４９−１）を応用したシリアルインタフェースを高速
アクセスするのに適している。又、本発明になる試験方
法は、対象となるデバイスの試験又は診断を行うものと
する。

【０００３】

【従来の技術】従来、ＪＴＡＧは、主に製造されたプリ
ント基板の不良品を検出するために行う試験に用いられ
ている。このような試験では、それほど高速な処理は必
要なく、制御手順も複雑なため、ソフトウェアの比重が
高い制御（以下、ＪＴＡＧ制御と言う）を行っていた。

【０００４】最も単純な方式としては、ＪＴＡＧ制御に
必要なＴＣＫ（ＴｅｓｔＣｌｏｃｋ）,ＴＭＳ（Ｔｅ
ｓｔＭｏｄｅＳｅｌｅｃｔ）,ＴＤＩ（Ｔｅｓｔ
ＤａｔａＩｎ）,ＴＤＯ（ＴｅｓｔＤａｔａＯｕ
ｔ）信号を、ソフトウェアからアクセス可能なレジスタ
に格納し、ソフトウェアがレジスタ内容を「１」,
「０」に変化させてステートの遷移やデータ（ＴＤＩ
信号）の書き込みを行うことで、ＴＤＯ信号を読み出す
第１の方式がある。

【０００５】より高速化を目指した方式としては、制御
装置側にソフトウェアから読み書き可能な所定ビット数
のシフトレジスタを配置し、試験対象となるバウンダリ
セル等のデバイスのレジスタとシフトレジスタをループ
状に接続して、ソフトウェアによりこのシフトレジスタ
をウィンドウにして読み出しや書き込みを行う第２の方
式がある。

【０００６】図１は、上記第２の方式を採用する従来の
アクセス制御装置を示すブロック図である。同図は、プ
ロセッサ１から読み書き可能なウィンドウレジスタ２を
使って、インストラクションレジスタ（ＩＲ）３，デー
タレジスタ（ＤＲ）４〜６へのアクセスを制御する構成
を示している。つまり、ＩＲ３へ、どのＤＲ４〜ＤＲ６
を選択してアクセスするかを示す命令（インストラクシ
ョン）を書き込む。プロセッサ１のソフトウェアは、ウ
ィンドウレジスタ２に値を設定した後、シフト操作をす
ることによりピン（ＴＡＰ）７を介して書き込みを行
う。又、シフト操作の後、ウィンドウレジスタ２から読
み出しを行うことで、ＴＤＯ経由で出力されたＤＲの値
を読み出す。

【０００７】図２は、図１に示すアクセス制御装置のソ
フト動作及びハード動作を説明する図であり、一例とし
て、ＤＲ４にＴＤＩ信号の値を書き込み、ＤＲ５の内容
をＴＤＯ信号として読み出す場合のシーケンスを示す。
この場合、図２に示すように、ソフト動作は細かに制御
される必要がある。

【０００８】

【発明が解決しようとする課題】しかし、上記第１の方
式では、ソフトウェアによる制御に時間がかかるため、
高速の処理を行うことは難しいという問題があった。特
に、メモリのように大量のデータをアクセスする場合等
には、このようなソフトウェアによる制御は向いていな
かった。

【０００９】他方、上記第２の方式のように、シフトレ
ジスタをループ状に接続した制御装置を用いる場合で
も、データの設定や読み出しは、ウィンドウとなるシフ
トレジスタを通してその都度行う必要があり、大量のデ
ータアクセスには向いていないという問題があった。
又、第２の方式の場合、短い周期でレジスタアクセスを
行う必要があるため、ソフトウェアの処理負荷が増大す
るという問題もあった。

【００１０】そこで、本発明は、ＪＴＡＧ制御等のアク
セス制御におけるソフトウェアの処理を軽減し、ハード
ウェアによる高速制御を可能とするアクセス制御装置及
び試験方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記の課題は、試験又は
診断ルートを指定するコマンドとデータに基いてシリア
ルインタフェースをアクセスすることで試験又は診断対
象の試験又は診断を行うアクセス制御装置であって、メ
モリと、前記コマンドと前記データを試験又は診断対象
に供給し、該試験又は診断対象からの出力データを入力
する制御回路と、プロセッサとを備え、該制御回路は、
該プロセッサの制御下で、該メモリに展開したコマンド
列及び入力データ列に従いアクセスシーケンスを実行し
て、該試験又は診断対象からの出力データを出力データ
列として該メモリに格納する制御を行い、コマンド列で
到達目的ステートを与えると、前記到達目的ステートに
応じて一義的に遷移ルートを確定できるように、到達目
的とするステート毎に予めステート遷移ルートを決定す
ることを特徴とするアクセス制御装置によって達成でき
る。

【００１２】上記の課題は、試験ルートを指定するコマ
ンドとデータに基いて、シリアルインタフェースをアク
セスすることで試験対象の試験を行う試験方法であっ
て、試験装置内のメモリに展開したコマンド列及び入力
データ列に従いアクセスシーケンスを実行して、該試験
対象からの出力データを出力データ列として該メモリに
格納する制御を行い、コマンド列で到達目的ステートを
与えると、前記到達目的ステートに応じて一義的に遷移
ルートを確定できるように、到達目的とするステート毎
に予めステート遷移ルートを決定することを特徴とする
試験方法によっても達成できる。

【００１３】従って、本発明によれば、ＪＴＡＧ制御等
のアクセス制御におけるソフトウェアの処理を軽減し、
ハードウェアによる高速制御を可能とするアクセス制御
装置及び試験方法を実現することができる。

【００１４】

【発明の実施の形態】以下、本発明になるアクセス制御
装置及び試験方法の各実施例を、図３以降と共に説明す
る。

【００１５】

【実施例】図３は、本発明になるアクセス制御装置の一
実施例を示すブロック図である。アクセス制御装置の本
実施例は、本発明になる試験方法の一実施例により試験
を行う際に用いられる。本実施例では、試験ルート又は
診断ルートを指定するコマンドとデータに基いてシリア
ルインタフェースを高速アクセスするため、即ち、例え
ばＪＴＡＧ制御によるアクセスの高速化を実現するた
めに、ＪＴＡＧのアクセスシーケンスを記述したコマン
ド列と、ＴＤＩ信号として出力する出力データ列（ＴＤ
Ｉデータ列）を予めメモリ１１に格納しておき、ＪＴＡ
Ｇ制御回路１２を起動する。メモリ１１と、ＪＴＡＧ制
御回路１２は、ＣＰＵ等のプロセッサ１３と共に、アク
セス制御装置を構成する。

【００１６】ＪＴＡＧ制御回路１２では、コマンド列に
記述されたシーケンスに従いＴＣＫ,ＴＭＳ信号を制御
してステートを遷移させる。シフト命令で、且つ、出力
が指定されていれば、ＴＤＩデータ列からデータを読み
出し、ＴＤＩ信号として出力する。シフト命令で、且
つ、入力が指定されていれば、ＴＤＯ信号として得られ
るデータを、メモリ１１内に入力データ列（ＴＤＯデー
タ列）として展開する。

【００１７】このような構成を採用することにより、Ｊ
ＴＡＧに対応した構成のデバイス（図示せず）へのアク
セスを制御する際に、ＪＴＡＧ制御の途中でプロセッサ
１３のソフトウェアが介在する必要がなくなり、デバイ
スへの高速なアクセスが可能になる。

【００１８】従って、プロセッサ１３のソフトウェア
は、予め一連のシーケンスを用意してＪＴＡＧ制御回路
１２を起動し、ＪＴＡＧ制御回路１２の動作終了を待っ
て結果の処理を行えばよいことになる。このため、逐次
的にＪＴＡＧ制御を行う必要がなくなり、プロセッサ１
３のソフトウェアの負荷が下がる。又、ハードウェアで
の制御により高速なアクセスが可能になる。又、到達目
的ステートで制御する方式のため、ステートの遷移を細
かく指示する必要がなくなり、短いコマンド列でシーケ
ンスの指示が可能になる。

【００１９】上記の如きＪＴＡＧ制御において、シフト
動作時にメモリ１１のＴＤＩデータ列をＴＤＩ信号とし
て出力するか否か、ＴＤＯ信号をメモリ１１のＴＤＯデ
ータ列として書き込むか否かを、コマンドにより制御可
能にすることができる。この場合、ＴＤＩ信号としてメ
モリ１１からのＴＤＩデータ列を出力しない場合は、Ｔ
ＤＯ信号として入力されたデータを折り返すようにして
も良い。これにより、一連のシーケンスの中で出力に必
要なデータのみをメモリ１１のＴＤＩデータ列に設定
し、解析に必要なデータのみをメモリ１１のＴＤＯデー
タ列に取り込むことができる。

【００２０】又、上記の如きＪＴＡＧ制御装置におい
て、アクセスシーケンスを示すコマンドに、指定した回
数のシフト操作を実行後、Ｅｘｉｔ-１ステートに自動
遷移するコマンドを設けたり、実行回数の指定を設けて
１つのコマンドで多数回のシフト操作やアップデート操
作等を可能とすることもできる。これらの場合、コマン
ド列を更に短くし、且つ、複雑な制御を行うことが可能
になる。

【００２１】アクセス制御装置からアクセスされるデバ
イスにおいて、命令レジスタ(ＩＲ)及びデータレジスタ
(ＤＲ)にパリティビットやアクセス手順エラー等のエラ
ー検出機能を設け、命令実行後にＩＲを読み出すことで
命令が正しく実行されたか否かの確認ができるように、
ＩＲの読み出しにステータスフラグを設けて、長いコマ
ンドシーケンス途中でエラーが発生した時にエラーを検
出及びコマンドシーケンスの停止ができるようにしても
良い。この場合、ＪＴＡＧ制御の信頼性を向上させるこ
とができる。尚、上述の如く、ソフトウェアは一連のシ
ーケンスが終了するのを待っているため、シーケンスの
途中で問題が発生した場合は、逐次処理を行っている場
合と比較すると柔軟に対応することが難しい。そこで、
シーケンスの途中に命令レジスタを読み出して実行状況
を確認する手段を設けることにより、エラー発生時の処
理の中止等が可能となり、アクセス制御の信頼性が向上
する。

【００２２】又、アクセス制御装置にアクセスされるデ
バイスにおいて、命令レジスタ内に「データレジスタ書
き込みフラグ」や「データレジスタ読み出しフラグ」を
設けることにより、「書き込み」や「読み出し」を独立
に制御することもできる。この場合、ＪＴＡＧのＵｐｄ
ａｔｅステートやＣａｐｔｕｒｅステート,Ｒｕｎ−Ｔ
ｅｓｔ／Ｉｄｌｅ内の動作等を抑止することができる。
ＪＴＡＧではＳｈｉｆｔ動作を実行した時には、必ずＵ
ｐｄａｔｅステートを通過しなければならない。一般に
は、Ｕｐｄａｔｅステートを通過するとデータ内容が更
新されるため、Ｓｈｉｆｔ時にＴＤＯ信号として出力さ
れたデータをＴＤＩ信号のデータとして戻してＵｐｄａ
ｔｅ時にシフトレジスタの内容を保証する等の処理が必
要になる。そこで、コマンドレジスタ内に「データレジ
スタ書き込みフラグ」を設けて、このフラグがオフの場
合はＵｐｄａｔｅ-ＤＲステートを通ってもデータレジ
スタの更新を行わない命令体系にすると、ＴＤＩ信号の
データに戻す処理が不要になる。更に、Ｒｕｎ−Ｔｅｓ
ｔ／Ｉｄｌｅステートで何らかの動作、例えばメモリの
読み書きを行う場合、このフラグを設けることで動作の
制御が可能になる。

【００２３】アクセス制御装置にアクセスされるシステ
ムにおいて、システムを構成するデバイスを階層的に構
成してアクセス対象とする階層を指定するための信号を
設け、且つ、各階層内で制御対象となるデバイスを選択
するための選択レジスタをＪＴＡＧを使って設定可能に
して、アクセス制御装置とアクセス対象のデバイスを見
かけ上一対一の関係にするシステム構成と取ることもで
きる。この場合、ＪＴＡＧ制御回路と対象となるデバイ
スとを見かけ上１対１にすることができるため、各デバ
イス固有のビット数を意識するだけで制御が可能にな
る。一般に、ＪＴＡＧでは関連するデバイスをチェイン
接続して長いシフトレジスタが存在するものとしてアク
セスする。このためには、デバイスの順序を考慮し、各
デバイスのアクセスに必要なビット数分の情報を適宜構
成する必要があり、大変煩雑な処理を行わなければなら
ないが、本発明では、複数のデバイスがあっても、ＪＴ
ＡＧ制御回路からは１個だけが見えることとなり処理が
容易になる。

【００２４】又、上記システム構成において、上位階層
からアクセス対象とする下位階層のデバイスを複数選択
することにより、複数のデバイスに同時にデータを与え
ることを可能とすることもできる。この場合、多数のデ
バイスが並ぶシステムにおいて、複数のデバイスに対し
て同時にデータを与えることが可能となり、システム全
体の制御が高速に行える。これにより、例えばＪＴＡＧ
で構成可能なＦＰＧＡを大量に使用するシステムで、同
一構成のデータを複数のＦＰＧＡに同時に書き込むこと
が可能となり、システムを高速に構成することが可能に
なると共に、複数のメモリに対して同時に書き込む等の
処理が可能になる。

【００２５】従って、例えば図１に示すようなＩＲ３、
ＤＲ４〜６及びＴＡＰ７からなるデバイスを試験する場
合、動作は図４に示すようになる。図４は、アクセス制
御装置のソフト動作及びハード動作を説明する図であ
り、一例として、ＤＲ４にＴＤＩ信号の値を書き込み、
ＤＲ５の内容をＴＤＯ信号として読み出す場合のシーケ
ンスを示す。この場合、図４に示すように、ソフトウェ
アは、コマンドを用意した後にハードウェアを起動した
らハードウェアの動作が終了するまで待ち、後処理を行
えば良い。つまり、一連の動作は、全てハードウェア制
御となり、デバイスへのアクセスの高速化が可能にな
る。

【００２６】図５はコマンドの構成を説明する図であ
る。同図中、「０」〜「３１」は、ビット位置を示す。
ＣｏｍｍａｎｄＣｏｄｅ部分には図７と共に後述する
コマンドコードを設定する。ＳＥＴフラグにはＴＤＩ信
号としてＴＤＩデータ列を出力するか否かを指定する。
ＧＥＴフラグにはＴＤＯ信号をＴＤＯデータ列を取り込
むか否かを指定する。

【００２７】図６は、ＪＴＡＧ制御回路１２内における
ＳＥＴフラグ,ＧＥＴフラグの概念を説明する回路図で
ある。同図中、２１，２３はＡＮＤ回路、２２はＲＡ
Ｍ、２４はセレクタ、２５はバイパスレジスタである。
ＳＥＴフラグがＯＮの時は、ＲＡＭ２２からデータを取
り出してセレクタ２４を介してＴＤＩ信号として出力
し、ＧＥＴフラグがＯＮの時はＴＤＯ信号のデータをＲ
ＡＭ２２に格納する。ＳＥＴフラグがＯＦＦの時は、Ｔ
ＤＯ信号の値をセレクタ２４及びバイパスレジスタ２５
を介して折り返す。

【００２８】図５中、Ｓｈｉｆｔ-Ｃｏｕｎｔ部分で
は、シフト系のコマンドを指示された時に、シフトステ
ートを何回繰り返すかを指示する。ＬｏｏｐＣｏｕｎ
ｔ部分では、これらのコマンドを何回繰り返すかを指示
する。尚、本実施例では、ＳｈｉｆｔＣｏｕｎｔ部分
に「０」を設定するとシフトステートの繰り返し数が２
５６回であると見なし、ＬｏｏｐＣｏｕｎｔ部分に
「０」を指定するとコマンドの繰り返し数が６５５３
６回であると見なすものとする。

【００２９】図７は、ＣｏｍｍａｎｄＣｏｄｅ部分に
設定するコマンドコードのコード（Ｃｏｄｅ）とオペコ
ード（ＯＰＣｏｄｅ）との対応を示す図である。コマ
ンドコードは、ＪＴＡＧの目的ステートを指示する。予
め目的ステート毎に遷移ルートを決めておくことによ
り、細かくステートを指示しなくてもステートの制御が
可能になる。コマンドコードのＳｈｉｆｔ-ＤＲ+Ｅｘｉ
ｔ１-ＤＲなるオペコード、Ｓｈｉｆｔ-ＩＲ+Ｅｘｉｔ
１-ＩＲなるオペコードは、指定された回数シフトステ
ートを通った後、Ｅｘｉｔ-１に遷移することを示す。

【００３０】図８〜図２３は、目的ステート別の遷移ル
ートを示す図である。図８〜図２３中、網かけのステー
トを目的ステートとして指定すると、太線のルートを通
って目的ステートに到達する。例えば図８は、Ｔｅｓｔ
-Ｌｏｇｉｃ-Ｒｅｓｅｔを目的ステートとした遷移を示
しており、Ｔｅｓｔ-Ｌｏｇｉｃ-Ｒｅｓｅｔに到達後、
更にＴｅｓｔ-Ｌｏｇｉｃ-Ｒｅｓｅｔを指定されると、
自身に戻って来ることを示す。

【００３１】図８〜図２３に示す遷移ルートに従えば、
ステート制御をＳｈｉｆｔ-ＤＲ×ｎ回→Ｅｘｉｔ１-Ｄ
Ｒ→Ｕｐｄａｔｅ-ＤＲ→Ｒｕｎ-Ｔｅｓｔ／Ｉｄｌｅ→
Ｓｅｌｅｃｔ-ＤＲ→Ｃａｐｔｕｒｅ-ＤＲ→Ｓｈｉｆｔ
-ＤＲ×ｎ回→Ｅｘｉｔ１-ＤＲの順にｍ回のＳｈｉｆｔ
-ＤＲ×ｎ回→Ｅｘｈｉ１-ＤＲを１行のコマンドで表記
することが可能になる。

【００３２】図２４は、コマンド列を説明する図であ
る。同図は、コマンド列の番号、ＬｏｏｐＣｏｕｎｔ
部分、ＳｈｉｆｔＣｏｕｎｔ部分、ＧＥＴフラグ、Ｓ
ＥＴフラグ、ＣｏｍｍａｎｄＣｏｄｅ部分を、各コマ
ンド列の動作説明と共に示す。ＬｏｏｐＣｏｕｎｔ部
分やＳｈｉｆｔＣｏｕｎｔ部分と+シフト命令Ｅｘｉ
ｔ１とを組み合わせることにより、短いコマンド列で複
雑なステート制御を指示することができる。

【００３３】番号３のコマンド列は一行で記述されてい
るが、ステートはＳｈｉｆｔ-ＤＲ×１６→Ｅｘｉｔ１-
ＤＲ→Ｕｐｄａｔｅ-ＤＲ→Ｒｕｎ-Ｔｅｓｔ→Ｓｅｌｅ
ｃｔ-ＤＲ→Ｃａｐｔｕｒｅ-ＤＲ→Ｓｈｉｆｔ-ＤＲ×
１６→Ｅｘｉｔ１-ＤＲ……と遷移し、最後にＥｘｉｔ
１-ＤＲで終わる。

【００３４】ＴＤＩ,ＴＤＯデータ列は、Ｕｐｄａｔｅ
ステートを通った際にワードを整列させると、コマンド
に対するデータ区切れ目を付けやすく、コマンド列,デ
ータ列を作るプロセッサ１３のソフトウェアの処理が容
易になる。

【００３５】図２５は、ＴＤＩデータ列を、ワード単位
を３２ビットとした場合について示す図である。又、図
２６は、ＴＤＯデータ列を、ワード単位を３２ビットと
した場合について示す図である。

【００３６】図２７は、図１に示す如きデバイスの例え
ばＤＲ４内のビットの一部のみを書き換える場合のコマ
ンド列を示す図である。又、図２８は、図２７に示すコ
マンド列を用いた場合のＪＴＡＧ制御回路１２内の動作
を説明する回路図である。図２８中、図１，３，６と同
一部分には同一符号を付し、その説明は省略する。図２
８において、バイパスレジスタ２５を１ビット幅とした
場合、図２７に示すコマンド列を実行すると、ＤＲ４内
のビット１,２,３,６,７,８には、バイパスレジスタ２
５及びセレクタ２４を通して戻されたデータが格納さ
れ、ＤＲ４内のビット,には、メモリ１１から設定
された値が格納される。

【００３７】図２９は、上記アクセス制御（ＪＴＡＧ制
御）の信頼性を高めるために、デバイス側のＩＲ３にエ
ラーチェック機能を設けた時のＩＲ３の動作を説明する
図である。ＩＲ３にエラーチェック機能が設けられてお
り、このＩＲ３をキャプチャすると、ビットＳＴ０,Ｓ
Ｔ１が読み出される。ビットＳＴ０は、Ｕｐｄａｔｅ-
ＩＲを実行した際にパリティエラーや未定義のオペコー
ド等、ＩＲ３の設定に問題があった時に「１」に設定さ
れる。ビットＳＴ１は、Ｕｐｄａｔｅ-ＤＲを実行した
際にデータのパリティエラーやビット長のエラー等、例
えばＤＲ４の設定に問題があった時に「１」に設定され
る。アクセス手順をＩＲ３の設定→ＤＲ４のアクセス→
ＩＲ３の読み出しの順番で行うと、ＩＲ３を読み出した
時に、ＩＲ３の設定及びＤＲ４のアクセスが正常に行わ
れたか否かが分かる。

【００３８】ＩＲ３の読み出し時にＳＴ０，ＳＴ１のチ
ェック及びＩＲ３を読み出した時のパリティチェックを
行い、異常を検出したら停止するような機構をＪＴＡＧ
制御回路１２に付加することにより、長いコマンドシー
ケンスの途中でエラーが発生した時にコマンドシーケン
スを停止させることができる。

【００３９】図３０は、図２９のオペコード内に書き込
み指示用フラグＷと読み出し指示用フラグＲを設けた時
のＩＲ３の動作を説明する図である。一般に、ＪＴＡＧ
ではＣａｐｔｕｒｅ-ＤＲステートを通過した時にデー
タレジスタ（ＤＲ）の内容をシフトレジスタに読み出
し、Ｕｐｄａｔｅ-ＤＲステートを通過した時にシフト
レジスタの内容をデータレジスタ（ＤＲ）に反映させ
る。しかし、データレジスタ（ＤＲ）によっては読み出
しだけ又は書き込みだけを行いたい、即ち、Ｕｐｄａｔ
ｅ-ＤＲを通過した時のデータレジスタ（ＤＲ）の更新
を抑止したい場合等がある。このような場合、ＩＲ３の
オペコード内に書き込み及び読み出しを指示するフラグ
Ｗ，Ｒを設け、Ｒｕｎ-Ｔｅｓｔ／ＩｄｌｅやＣａｐｔ
ｕｒｅ-ＤＲ,Ｕｐｄａｔｅ-ＤＲ時に行うべきアクセス
を制限することで、分かり易い命令体系でアクセス制御
を容易に行うことができる。

【００４０】図３１は、複数のＪＴＡＧ対応デバイスを
階層的に配置して、ＪＴＡＧ制御回路１２とアクセス対
象となるデバイスが見かけ上１対１になるようにした場
合のシステム構成を示すブロック図である。ＪＴＡＧ制
御回路１２は、階層制御デバイス３１−１を介して階層
構造の所定の階層のデバイス３５−１に接続されると共
に、階層制御デバイス３１−１，３１−２を介して次の
階層のデバイス３５−２に接続されている。階層制御デ
バイス３１−１，３１−２は、アクセス制御装置の一部
である。

【００４１】又、図３２は、図３１に示す階層制御デバ
イスの構成を示すブロック図である。階層制御デバイス
３１は、図３２に示す如く接続されたゲート３１１〜３
１４、デバイス選択用のレジスタ（ＤＲ）３１５及びセ
レクタ３１６からなる。この場合、通常のＪＴＡＧ制御
信号（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）に加えて、ど
の階層をアクセスするかを選択するための階層選択信号
を使用する。

【００４２】図３１及び図３２中、通常のＪＴＡＧ制御
信号の流れは破線の矢印で示し、階層選択信号の流れは
実線の矢印で示す。

【００４３】選択された階層にある例えばデバイス３５
−２へは、通常のＪＴＡＧアクセスを行い、選択された
階層よりも上位階層にある例えばデバイス３５−１はＪ
ＴＡＧ制御信号を通過させて下位階層の例えばデバイス
３５−２に供給する。下位階層の例えばデバイス３５−
２を制御する階層制御デバイス３１−２には、ＤＲ３１
５を設け、このＤＲ３１５で選択されているデバイス３
５−２に対してＪＴＡＧ制御を行う。このＤＲ３１５で
複数のデバイス３５−２を選択することで、複数のデバ
イス３５−２に同時にデータを与えることが可能にな
る。ただし、ＪＴＡＧ制御回路１２に戻すＴＤＯ信号
用の信号線は１本だけのため、セレクタ３１６で選択さ
れているデバイス３５−２から代表を選んでＴＤＯ信号
を上位階層の階層制御デバイス３１−１に戻す。又、上
位階層の階層制御デバイス３１−１の場合、セレクタ３
１６で選択されているデバイス３５−２から代表を選ん
でＴＤＯ信号をＪＴＡＧ制御回路１２に戻す。

【００４４】図３３は、図５に示すコマンドを拡張し
て、階層選択の信号もコマンドシーケンスの中で設定で
きるようにした場合のコマンド構成を示す図である。図
３３に示すように、ビット位置「０」〜「４」には階層
選択条件が設定される。これにより、階層選択、デバイ
スの選択及びターゲットとなるデバイスの制御を、１回
のコマンドシーケンス内で実行することが可能となる。
このコマンドにより設定した値、即ち、階層選択信号
は、図３１に示すＪＴＡＧ制御回路１２内の階層選択条
件設定レジスタ１２１に格納される。

【００４５】図３４は、ＪＴＡＧ制御回路１２の構成の
一実施例を示すブロック図である。ＪＴＡＧ制御回路１
２は、同図に示す如く接続されたＤＭＡコントローラ４
１〜４３、コマンド解析・制御回路４４、コマンド実行
制御回路４５、目的ステートレジスタ４６、ステート遷
移制御回路４７、次ステートエンコーダ４８、原ステー
トレジスタ４９、ＴＭＳデコーダ５０、出力データ制御
回路５１、調整回路５２、セレクタ５３、バイパスレジ
スタ５４、入力データ制御回路５５及び階層選択信号生
成回路５６からなる。

【００４６】コマンド解析・制御回路４４は、ＤＭＡコ
ントローラ４１を介してメモリ１１の指定アドレスから
コマンド（コマンドコード）を順に読み出し、コマンド
実行制御回路４５を動作させる。コマンド実行制御回路
４５は、コマンド内容に従い目的ステートを目的ステー
トレジスタ４６に設定し、ステート遷移制御回路４７を
起動する。又、コマンド実行制御回路４５は、ＳＥＴフ
ラグを出力データ制御回路５１及び調整回路５２に供給
し、ＧＥＴフラグを入力データ制御回路５５に供給す
る。ステート遷移制御回路４７は、現ステートレジスタ
４９と目的ステートレジスタ４６の内容が一致するまで
ＴＣＫ信号を生成する。次ステートエンコーダ４８は、
次のステートをエンコードして現ステートレジスタ４９
に設定する。ＴＭＳデコーダ５０は、現ステートレジス
タ４９と目的ステートレジスタ４６から次に生成すべき
ＴＭＳ信号の値を決定する。

【００４７】出力データ制御回路５１は、ＤＭＡコント
ローラ４２を介して出力すべきデータをメモリ１１の指
定アドレスから取り込み、コマンドでＳＥＴフラグが設
定してあるＳｈｉｆｔステートの時にデータをセレクタ
５３へ出力する。セレクタ５３は、調整回路５２を介し
てコマンドのＳＥＴフラグを供給され、ＳＥＴフラグに
基いて出力データ制御回路５１からのデータ又はバイパ
スレジスタ５４を介して得られるＴＤＯ信号のデータを
ＴＤＩ信号として選択出力する。

【００４８】入力データ制御回路５５は、コマンドでＧ
ＥＴフラグが設定してあるＳｈｉｆｔステートの時にＴ
ＤＯ信号のデータを取り込み、ＤＭＡコントローラ４３
を介してメモリ１１の指定アドレスに書き込む。

【００４９】階層選択信号生成回路５６は、コマンド解
析・制御回路４４による、例えば図３３に示す拡張され
たコマンドの解析結果に基いて、図３１及び図３２と共
に説明したような階層構造のデバイスの試験又は診断を
行う場合に使用する階層選択信号を生成する。生成され
た階層選択信号は、図３１に示したＪＴＡＧ制御回路１
２内の階層選択条件設定レジスタ１２１に設定される。
階層選択信号生成回路５６は、階層構造以外のデバイス
の試験又は診断を行う場合には省略可能である。

【００５０】次に、本実施例をサーバーシステムへ適用
した場合について、図３５及び図３６と共に説明する。
図３５は、本実施例を適用されたサーバシステムを示す
ブロック図であり、図３と同一部分には同一符号を付
し、その説明は省略する。図３６は、図３５に示すサー
バシステム内のサービスプロセッサ（ＳＶＰ）の動作を
説明するフローチャートである。

【００５１】図３５において、サーバシステム７０は、
ＳＶＰ７１と処理部７２とからなる。ＳＶＰ７１は、メ
モリ１１、ＪＴＡＧ制御回路１２及びプロセッサ１３か
らなる。他方、診断又は制御の対象となる処理部７２
は、選択制御回路６１、ハード制御回路６２、制御・状
態監視テーブル６３、メモリ６４及びＣＰＵ等で構成さ
れたプロセッサ６５からなる。

【００５２】ハード制御回路６２の機能例としては、次
のような機能が含まれる。（Ａ１）ＪＴＡＧのコマンドを解釈して、プロセッサ６
５へのリセット信号や割り込み信号をＯＮ／ＯＦＦさせ
る。（Ａ２）ＪＴＡＧのコマンドをプロセッサ６５に供給し
て、ＳＶＰ７１からプロセッサ６５のバウンダリスキャ
ンができるようにし、ハードウェア診断を可能にする。（Ａ３）ＪＴＡＧのコマンドをプロセッサ６５に供給し
て、プロセッサ６５のＦＰＧＡをコンフィギュレーショ
ン可能にする。

【００５３】又、制御・状態監視テーブルの機能例とし
ては、次のような機能が含まれる。（Ｂ１）ＪＴＡＧで制御可能なレジスタ群を処理部７２
内に設け、このレジスタを設定することによりプロセッ
サ６５のハードウェアのモード設定やファームウェアの
モード設定を行う。（Ｂ２）プロセッサ６５のハードウェアやファームウェ
アが検出するエラー信号やステータスを読み出せるよう
にし、これをモニタすることによりエラーや処理状況を
確認できるようにする。（Ｂ３）ＪＴＡＧ及びプロセッサ６５の両方からアクセ
スできるレジスタ群を処理部７２内設けて、プロセッサ
６５のソフトウェアとの通信環境を実現し、ソフトウェ
アに対するモードの設定やエラー、ステータスの取得等
を行う。

【００５４】更に、メモリの機能例としては、次のよう
な機能が含まれる。（Ｃ１）プロセッサ６５が実行するプログラムを格納す
る。（Ｃ２）プロセッサ６５のプログラムが格納したログ情
報等を読み出し、プログラムの動作状況を監視可能にす
る。（Ｃ３）プロセッサ６５のプログラムとサービスアプリ
ケーション（ＳＶＡ）のメールボックスを構成し、プロ
グラム間の通信環境を実現する。

【００５５】ＳＶＰ７１と処理部７２との間では、上記
ＪＴＡＧ制御信号のやり取りが行われる。図３５のサー
バシステム７０では、処理部７２の基本的な動作を制御
するＳＶＰ７１にＪＴＡＧ制御機能を搭載し、ＪＴＡＧ
インタフェース経由で処理部７２を制御・監視できるよ
うにしている。

【００５６】従って、ハード制御回路６２に対しては、
ＳＶＰ７１は選択制御回路６１を介して、処理部７２の
リセット等の基本的な操作を行う。制御・状態監視テー
ブル６３に対しては、ＳＶＰ７１は選択制御回路６１を
介して、プロセッサ６５に対するパラメータ設定やエラ
ー情報の収集、制御等を行う。プログラム等を格納する
メモリ６４に対しては、ＳＶＰ７１は選択制御回路６１
を介して、処理部７２で使うプログラムのイニシャルプ
ログラムロード（ＩＰＬ）やデータの受け渡しを行な
う。

【００５７】このように、ＳＶＰ７１内のＪＴＡＧ制御
回路１２は、高速動作が可能であるため、メモリ６４へ
の書き込みのような大量のデータをアクセスする場合に
特に効果を発揮する。ＳＶＰ７１のソフトウェアに対し
て、ＳＶＰ７１のメモリ１１から処理部７２のメモリ６
４にブロック転送を行ったかのように見せかけることも
できる。

【００５８】図３６において、ステップＳ１は、ハード
制御回路６２に対するハードウェアコンフィギュレーシ
ョンを行い、ステップＳ２は、パラメータ設定を行う。
ハードウェアコンフィギュレーションでは、ＦＰＧＡ等
のプログラマブルデバイスのコンフィギュレーションを
行う。パラメータ設定では、ハードウェアに対する動作
モード設定やファームウェアに対する動作モード設定を
行い、又、ソフトウェアに対する動作モードの設定も行
う。ステップＳ３は、ＩＰＬを行い、ステップＳ４は、
処理部７２の起動（リセット解除）を行う。ＩＰＬで
は、プロセッサ６５が使うプログラムをメモリ６４に格
納する。処理部７２の起動の際には、プロセッサ６５等
に対してリセットの解除や起動信号の発行を行い、プロ
セッサ６５の動作を開始させる。ステップＳ５は、エラ
ー監視を行い、エラーが検出されたか否かを判定する。
エラー監視では、制御・状態監視テーブル６３を参照し
て、ハードウェアエラーの発生や、ソフトウェアのエラ
ーの発生等を監視する。

【００５９】ステップＳ５の判定結果がＹＥＳである
と、ステップＳ６は、エラーロギングを行い、ステップ
Ｓ７は、検出されたエラーが重大エラーであるか否かを
判定する。ステップＳ７の判定結果がＮＯであると、ス
テップＳ８は、エラーハンドリングを行い、処理は後述
するステップＳ１０へ進む。他方、ステップＳ７の判定
結果がＹＥＳであると、ステップＳ９は、処理部７２の
緊急停止処理を行い、処理は終了する。

【００６０】ステップＳ５の判定結果がＮＯの場合、又
は、ステップＳ８の後、ステップＳ１０は、パラメータ
設定要求であるか否かを判定する。ステップＳ１０の判
定結果がＹＥＳであると、ステップＳ１１は、パラメー
タ設定を行い、処理はステップＳ１２へ進む。パラメー
タ設定では、プロセッサ６５側からの要求や、ＳＶＰ７
１外部からのオペレータの要求等のパラメータ設定要求
があった場合に、新たなパラメータを設定する。ステッ
プＳ１２は、停止要求であるか否かを判定し、判定結果
がＮＯであると、処理はステップＳ５へ戻る。他方、ス
テップＳ１２の判定結果がＹＥＳであると、ステップＳ
１３はサーバシステム７０の停止（リセット）処理を行
い、処理は終了する。停止処理では、オペレータからの
サーバシステム７０の停止要求があった場合に、リセッ
ト等のシステム停止処理を行う。

【００６１】サーバシステム７０のＳＶＰインタフェー
スにＪＴＡＧ制御信号を用いた場合、少ない本数の規
格化されたインタフェースを用いることで、設計や試験
を効率的に行うことができる。又、ＪＴＡＧに対応した
デバイスで処理部７２を構成すると、サーバシステム７
０に組み込んだ状態でもバウンダリスキャン等が可能に
なり、プリント基板試験装置等を使わなくともサーバシ
ステム７０内のハードウェア診断を行うことが可能にな
る。つまり、このような診断機能と、通常のシステム制
御・監視等を、１つのインタフェースで実現できる。

【００６２】ＪＴＡＧに対応したＦＰＧＡを用いた場
合、そのコンフィギュレーションをＳＶＰから行うこと
が可能となり、処理部７２にＦＰＧＡ構成用のＲＯＭを
置く必要がなくなる。又、ＲＯＭを使った場合でも、Ｊ
ＴＡＧを使ってＲＯＭの書き換えが可能となり、サーバ
システム７０への組み立て後も柔軟な運用が可能にな
る。

【００６３】次に、本実施例をプリント基板試験装置へ
の適用した場合について、図３７と共に説明する。図３
７は、本実施例を適用されたプリント基板試験装置示す
ブロック図であり、図３と同一部分には同一符号を付
し、その説明は省略する。

【００６４】図３７において、プリント基板試験装置
（又は診断装置）８０は、メモリ１１、ＪＴＡＧ制御回
路１２及びプロセッサ１３からなる。他方、試験又は診
断の対象となるプリント基板８１は、同図に示す如く接
続されたＬＳＩ回路（＃１〜＃３）８１１〜８１３から
なる。

【００６５】ＪＴＡＧで試験又は診断されるプリント基
板８１では、一般的にＪＴＡＧ対象となっているＬＳＩ
回路８１１〜８１３等のデバイスを数個珠つなぎにして
いるので、これらにＪＴＡＧ制御回路１２とのインタフ
ェースを接続して試験又は診断を行う。

【００６６】プリント基板８１の試験又は診断では、パ
ターンや半田が接続されていることを確認するため、Ｊ
ＴＡＧ制御回路１２を通してＬＳＩ回路８１１〜８１３
のピン（図１のＴＡＰ７に対応）に値を設定し、正常に
伝搬するか否かを確認する。このため、値の設定や読み
出しを繰り返す必要があるが、高速化により試験又は診
断時間を短くすることができる。

【００６７】尚、本発明は、以下に付記する発明をも包
含するものである。

【００６８】（付記１）試験又は診断ルートを指定す
るコマンドとデータに基いてシリアルインタフェースを
アクセスすることで試験又は診断対象の試験又は診断を
行うアクセス制御装置であって、メモリと、前記コマン
ドと前記データを試験又は診断対象に供給し、該試験又
は診断対象からの出力データを入力する制御回路と、プ
ロセッサとを備え、該制御回路は、該プロセッサの制御
下で、該メモリに展開したコマンド列及び入力データ列
に従いアクセスシーケンスを実行して、該試験又は診断
対象からの出力データを出力データ列として該メモリに
格納する制御を行い、コマンド列で到達目的ステートを
与えると、前記到達目的ステートに応じて一義的に遷移
ルートを確定できるように、到達目的とするステート毎
に予めステート遷移ルートを決定することを特徴とす
る、アクセス制御装置。

【００６９】（付記２）前記シリアルインタフェース
は、ＪＴＡＧ（ＩＥＥＥ標準１１４９−１）を応用して
おり、前記コマンドとデータは、ＪＴＡＧのＴＣＫ，Ｔ
ＭＳ，ＴＤＩ，ＴＤＯ信号からなるＪＴＡＧ制御信号を
含むことを特徴とする、（付記１）記載のアクセス制御
装置。

【００７０】（付記３）前記制御回路は、シフト動作
時に前記メモリ内のデータ列をＴＤＩ信号として出力す
るか、しない場合にはＴＤＯ信号のデータをＴＤＩ信号
として前記試験又は診断対象に対して折り返すことを特
徴とする、（付記２）記載のアクセス制御装置。

【００７１】（付記４）アクセスシーケンスを示すコ
マンドは、指定した回数のシフト操作を実行後、Ｅｘｉ
ｔ-１ステートに自動遷移するコマンドを含むことを特
徴とする、（付記２）又は（付記３）記載のアクセス制
御装置。

【００７２】（付記５）前記アクセスシーケンスを示
すコマンドは、実行回数の指定を含み、１つのコマンド
で多数回のシフト操作及びアップデート操作を行うこと
を特徴とする、（付記４）記載のアクセス制御装置。

【００７３】（付記６）前記試験又は診断対象は、命
令レジスタ及びデータレジスタにエラー検出機能が設け
られており、前記プロセッサは、命令実行後に前記命令
レジスタを読み出すことで命令が正しく実行されたか否
かの確認をするために前記命令レジスタの読み出しに対
してステータスフラグを設けており、長いコマンドシー
ケンス途中でエラーが発生した時にエラーの検出及びコ
マンドシーケンスの停止を行うことを特徴とする、（付
記２）〜（付記５）のいずれか一項記載のアクセス制御
装置。

【００７４】（付記７）前記試験又は診断対象は、命
令レジスタ内にデータレジスタ書き込みフラグ及びデー
タレジスタ読み出しフラグが設けられており、前記プロ
セッサは、前記制御回路を介して前記命令レジスタに対
する書き込み及び読み出しを独立に制御することを特徴
とする、（付記２）〜（付記６）のいずれか１項記載の
アクセス制御装置。

【００７５】（付記８）前記制御回路は、前記ＪＴＡ
Ｇ制御信号により設定可能であり、階層的に配置された
複数の試験又は診断対象のうち、各階層内でアクセスす
る対象を選択するための階層選択信号を生成する階層選
択信号生成回路を有し、アクセス制御装置とアクセスす
る対象を見かけ上一対一の関係にすることを特徴とす
る、（付記２）〜（付記７）のいずれか一項記載のアク
セス制御装置。

【００７６】（付記９）前記階層選択信号に基いて階
層構造の上位階層から下位階層のアクセスする対象を複
数選択することにより、複数の対象に同時にデータを供
給する階層制御デバイスを更に備えたことを特徴とす
る、（付記８）記載のアクセス制御装置。

【００７７】（付記１０）前記試験又は診断の対象
は、プリント基板、前記プリント基板上のデバイス、サ
ーバシステム内の処理部、又は前記処理部内のデバイス
であることを特徴とする、（付記１）〜（付記９）のい
ずれか１項記載のアクセス制御装置。

【００７８】（付記１１）試験ルートを指定するコマ
ンドとデータに基いて、シリアルインタフェースをアク
セスすることで試験対象の試験を行う試験方法であっ
て、試験装置内のメモリに展開したコマンド列及び入力
データ列に従いアクセスシーケンスを実行して、該試験
対象からの出力データを出力データ列として該メモリに
格納する制御を行い、コマンド列で到達目的ステートを
与えると、前記到達目的ステートに応じて一義的に遷移
ルートを確定できるように、到達目的とするステート毎
に予めステート遷移ルートを決定することを特徴とす
る、試験方法。

【００７９】（付記１２）前記シリアルインタフェー
スは、ＪＴＡＧ（ＩＥＥＥ標準１１４９−１）を応用し
ており、前記コマンドとデータは、ＪＴＡＧのＴＣＫ，
ＴＭＳ，ＴＤＩ，ＴＤＯ信号からなるＪＴＡＧ制御信号
を含むことを特徴とする、（付記１１）記載の試験方
法。

【００８０】（付記１３）シフト動作時に前記メモリ
内のデータ列をＴＤＩ信号として出力するか、ＴＤＯ信
号のデータを該メモリ内の出力データ列に書き込むかを
コマンドにより制御し、ＴＤＩ信号として該メモリから
の入力データ列を出力しない場合にはＴＤＯ信号のデー
タをＴＤＩ信号として前記試験対象に対して折り返すこ
とを特徴とする、（付記１２）記載の試験方法。

【００８１】（付記１４）アクセスシーケンスを示す
コマンドは、指定した回数のシフト操作を実行後、Ｅｘ
ｉｔ-１ステートに自動遷移するコマンドを含むことを
特徴とする、（付記１２）又は（付記１３）記載の試験
方法。

【００８２】（付記１５）前記アクセスシーケンスを
示すコマンドは、実行回数の指定を含み、１つのコマン
ドで多数回のシフト操作及びアップデート操作を行うこ
とを特徴とする、（付記１４）記載の試験方法。

【００８３】（付記１６）前記試験対象は、命令レジ
スタ及びデータレジスタにエラー検出機能が設けられて
おり、命令実行後に前記命令レジスタを読み出すことで
命令が正しく実行されたか否かの確認をするために前記
命令レジスタの読み出しに対してステータスフラグを設
け、長いコマンドシーケンス途中でエラーが発生した時
にエラーの検出及びコマンドシーケンスの停止を行うこ
とを特徴とする、（付記１２）〜（付記１５）のいずれ
か一項記載の試験方法。

【００８４】（付記１７）前記試験対象は、命令レジ
スタ内にデータレジスタ書き込みフラグ及びデータレジ
スタ読み出しフラグが設けられており、前記命令レジス
タに対する書き込み及び読み出しを独立に制御すること
を特徴とする、（付記１２）〜（付記１６）のいずれか
１項記載の試験方法。

【００８５】（付記１８）前記ＪＴＡＧ制御信号によ
り設定可能であり、階層的に配置された複数の試験又は
診断対象のうち、各階層内でアクセスする対象を選択す
るための階層選択信号を生成し、アクセス制御装置とア
クセスする対象を見かけ上一対一の関係にすることを特
徴とする、（付記１２）〜（付記１７）のいずれか一項
記載のアクセス制御装置。

【００８６】（付記１９）前記階層選択信号に基いて
階層構造の上位階層から下位階層のアクセスする対象を
複数選択することにより、複数の対象に同時にデータを
供給することを特徴とする、（付記１８）記載の試験方
法。

【００８７】（付記２０）前記試験対象は、プリント
基板、前記プリント基板上のデバイス、サーバシステム
内の処理部、又は前記処理部内のデバイスであることを
特徴とする、（付記１１）〜（付記１９）のいずれか１
項記載の試験方法。

【００８８】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、種々の
変形及び改良が可能であることは、言うまでもない。

【００８９】

【発明の効果】本発明によれば、ＪＴＡＧ制御等のアク
セス制御におけるソフトウェアの処理が軽減され、ハー
ドウェアによる高速制御が可能になる。又、コマンドシ
ーケンス実行に伴う信頼性低下を防止し、高速で、且
つ、信頼性の高いＪＴＡＧ制御が可能になる。これによ
り、従来のプリント基板の試験又は診断の用途に限定さ
れず、システム制御を行うためのバスとしての使い方も
可能になる。

【図面の簡単な説明】

【図１】第２の方式を採用する従来のアクセス制御装置
を示すブロック図である。

【図２】図１に示すアクセス制御装置のソフト動作及び
ハード動作を説明する図である。

【図３】本発明になるアクセス制御装置の一実施例を示
すブロック図である。

【図４】アクセス制御装置のソフト動作及びハード動作
を説明する図である。

【図５】コマンドの構成を説明する図である。

【図６】ＳＥＴフラグ,ＧＥＴフラグの概念を説明する
回路図である。

【図７】コマンドコードのコードとオペコードとの対応
を示す図である。

【図８】目的ステート別の遷移ルートを示す図である。

【図９】目的ステート別の遷移ルートを示す図である。

【図１０】目的ステート別の遷移ルートを示す図であ
る。

【図１１】目的ステート別の遷移ルートを示す図であ
る。

【図１２】目的ステート別の遷移ルートを示す図であ
る。

【図１３】目的ステート別の遷移ルートを示す図であ
る。

【図１４】目的ステート別の遷移ルートを示す図であ
る。

【図１５】目的ステート別の遷移ルートを示す図であ
る。

【図１６】目的ステート別の遷移ルートを示す図であ
る。

【図１７】目的ステート別の遷移ルートを示す図であ
る。

【図１８】目的ステート別の遷移ルートを示す図であ
る。

【図１９】目的ステート別の遷移ルートを示す図であ
る。

【図２０】目的ステート別の遷移ルートを示す図であ
る。

【図２１】目的ステート別の遷移ルートを示す図であ
る。

【図２２】目的ステート別の遷移ルートを示す図であ
る。

【図２３】目的ステート別の遷移ルートを示す図であ
る。

【図２４】コマンド列を説明する図である。

【図２５】ＴＤＩデータ列を、ワード単位を３２ビット
とした場合について示す図である。

【図２６】ＴＤＯデータ列を、ワード単位を３２ビット
とした場合について示す図である。

【図２７】デバイスのＤＲ内のビットの一部のみを書き
換える場合のコマンド列を示す図である。

【図２８】図２７に示すコマンド列を用いた場合のＪＴ
ＡＧ制御回路内の動作を説明する回路図である。

【図２９】デバイス側のＩＲにエラーチェック機能を設
けた時のＩＲの動作を説明する図である。

【図３０】デバイス側のＩＲにフラグＷ，Ｒを設けた時
のＩＲの動作を説明する図である。

【図３１】複数のＪＴＡＧ対応デバイスを階層的に配置
して、ＪＴＡＧ制御回路とアクセス対象となるデバイス
が見かけ上１対１になるシステムの構成を示すブロック
図である。

【図３２】図３１に示す階層制御デバイスの構成を示す
ブロック図である。

【図３３】階層選択の信号もコマンドシーケンスの中で
設定できるようにした場合のコマンド構成を示す図であ
る。

【図３４】ＪＴＡＧ制御回路の構成の一実施例を示すブ
ロック図である。

【図３５】実施例を適用されたサーバシステムを示すブ
ロック図である。

【図３６】図３５に示すサーバシステム内のＳＶＰの動
作を説明するフローチャートである。

【図３７】実施例を適用された試験装置を示すブロック
図である。

【符号の説明】

３ＩＲ４〜６ＤＲ７ＴＡＰ１１メモリ１２ＪＴＡＧ制御回路１３プロセッサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者奥谷茂明神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者森田昇神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 2G132 AA00 AA20 AC15 AE18 AE22 AE23 AL09 5B048 AA20 AA22 BB01 CC03 CC05 CC18 DD05

Claims

【特許請求の範囲】

【請求項１】試験又は診断ルートを指定するコマンド
とデータに基いてシリアルインタフェースをアクセスす
ることで試験又は診断対象の試験又は診断を行うアクセ
ス制御装置であって、メモリと、前記コマンドと前記データを試験又は診断対象に供給
し、該試験又は診断対象からの出力データを入力する制
御回路と、プロセッサとを備え、該制御回路は、該プロセッサの制御下で、該メモリに展
開したコマンド列及び入力データ列に従いアクセスシー
ケンスを実行して、該試験又は診断対象からの出力デー
タを出力データ列として該メモリに格納する制御を行
い、コマンド列で到達目的ステートを与えると、前記到
達目的ステートに応じて一義的に遷移ルートを確定でき
るように、到達目的とするステート毎に予めステート遷
移ルートを決定することを特徴とする、アクセス制御装
置。
【請求項２】前記シリアルインタフェースは、ＪＴＡ
Ｇ（ＩＥＥＥ標準１１４９−１）を応用しており、前記
コマンドとデータは、ＪＴＡＧのＴＣＫ，ＴＭＳ，ＴＤ
Ｉ，ＴＤＯ信号からなるＪＴＡＧ制御信号を含むことを
特徴とする、請求項１記載のアクセス制御装置。
【請求項３】前記制御回路は、シフト動作時に前記メ
モリ内のデータ列をＴＤＩ信号として出力するか、しな
い場合にはＴＤＯ信号のデータをＴＤＩ信号として前記
試験又は診断対象に対して折り返すことを特徴とする、
請求項２記載のアクセス制御装置。
【請求項４】アクセスシーケンスを示すコマンドは、
指定した回数のシフト操作を実行後、Ｅｘｉｔ-１ステ
ートに自動遷移するコマンドを含むことを特徴とする、
請求項２又は３記載のアクセス制御装置。
【請求項５】前記アクセスシーケンスを示すコマンド
は、実行回数の指定を含み、１つのコマンドで多数回の
シフト操作及びアップデート操作を行うことを特徴とす
る、請求項４記載のアクセス制御装置。
【請求項６】前記試験又は診断対象は、命令レジスタ
及びデータレジスタにエラー検出機能が設けられてお
り、前記プロセッサは、命令実行後に前記命令レジスタ
を読み出すことで命令が正しく実行されたか否かの確認
をするために前記命令レジスタの読み出しに対してステ
ータスフラグを設けており、長いコマンドシーケンス途
中でエラーが発生した時にエラーの検出及びコマンドシ
ーケンスの停止を行うことを特徴とする、請求項２〜５
のいずれか一項記載のアクセス制御装置。
【請求項７】前記試験又は診断対象は、命令レジスタ
内にデータレジスタ書き込みフラグ及びデータレジスタ
読み出しフラグが設けられており、前記プロセッサは、
前記制御回路を介して前記命令レジスタに対する書き込
み及び読み出しを独立に制御することを特徴とする、請
求項２〜６のいずれか１項記載のアクセス制御装置。
【請求項８】前記制御回路は、前記ＪＴＡＧ制御信号
により設定可能であり、階層的に配置された複数の試験
又は診断対象のうち、各階層内でアクセスする対象を選
択するための階層選択信号を生成する階層選択信号生成
回路を有し、アクセス制御装置とアクセスする対象を見
かけ上一対一の関係にすることを特徴とする、請求項２
〜７のいずれか一項記載のアクセス制御装置。
【請求項９】前記階層選択信号に基いて階層構造の上
位階層から下位階層のアクセスする対象を複数選択する
ことにより、複数の対象に同時にデータを供給する階層
制御デバイスを更に備えたことを特徴とする、請求項８
記載のアクセス制御装置。
【請求項１０】試験ルートを指定するコマンドとデー
タに基いて、シリアルインタフェースをアクセスするこ
とで試験対象の試験を行う試験方法であって、試験装置内のメモリに展開したコマンド列及び入力デー
タ列に従いアクセスシーケンスを実行して、該試験対象
からの出力データを出力データ列として該メモリに格納
する制御を行い、コマンド列で到達目的ステートを与えると、前記到達目
的ステートに応じて一義的に遷移ルートを確定できるよ
うに、到達目的とするステート毎に予めステート遷移ル
ートを決定することを特徴とする、試験方法。