JP2003069352A - Ｆｅｔ差動増幅回路およびそれを用いた電子装置 - Google Patents
Ｆｅｔ差動増幅回路およびそれを用いた電子装置Info
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Abstract
(57)【要約】
【課題】 特性を劣化させることなく安価に入力インピ
ーダンスの特性インピーダンスとの整合を取ることので
きるＦＥＴ差動増幅回路およびそれを用いた電子装置を
提供する。 【解決手段】 差動用の２つのＦＥＴＱ１、Ｑ２のうち
の、ゲートが入力端子Ｔ１に接続されているＦＥＴＱ１
のゲートとドレインの間に、抵抗Ｒ７とコンデンサＣ３
の直列回路からなる帰還回路を設ける 【効果】 雑音指数や歪みを劣化させることなく安価に
入力インピーダンスの特性インピーダンスとの整合を取
ることができる。
ーダンスの特性インピーダンスとの整合を取ることので
きるＦＥＴ差動増幅回路およびそれを用いた電子装置を
提供する。 【解決手段】 差動用の２つのＦＥＴＱ１、Ｑ２のうち
の、ゲートが入力端子Ｔ１に接続されているＦＥＴＱ１
のゲートとドレインの間に、抵抗Ｒ７とコンデンサＣ３
の直列回路からなる帰還回路を設ける 【効果】 雑音指数や歪みを劣化させることなく安価に
入力インピーダンスの特性インピーダンスとの整合を取
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＥＴ差動増幅回
路およびそれを用いた電子装置、特に映像伝送系に使用
されるＦＥＴ差動増幅回路およびそれを用いた電子装置
に関する。
路およびそれを用いた電子装置、特に映像伝送系に使用
されるＦＥＴ差動増幅回路およびそれを用いた電子装置
に関する。
【０００２】
【従来の技術】差動増幅回路は、２つの入力信号の差成
分を増幅し、互いに逆位相の２つの信号として出力する
回路として、映像伝送系などで広く使用されている。ま
た、入力端子の一方にのみ信号を入力する構成の場合に
は、単一の信号から互いに逆相の２つの出力信号が得ら
れることから、不平衡−平衡変換回路としても使用され
ている。特に、増幅用能動素子としてＦＥＴ（電界効果
トランジスタ）を用いると、ＦＥＴが持つ高い線形性と
高利得・低雑音特性により、歪みが少なく、雑音指数が
低く、利得の高い差動増幅回路を実現することができ、
広い周波数帯域を必要とする映像伝送系に適している。
分を増幅し、互いに逆位相の２つの信号として出力する
回路として、映像伝送系などで広く使用されている。ま
た、入力端子の一方にのみ信号を入力する構成の場合に
は、単一の信号から互いに逆相の２つの出力信号が得ら
れることから、不平衡−平衡変換回路としても使用され
ている。特に、増幅用能動素子としてＦＥＴ（電界効果
トランジスタ）を用いると、ＦＥＴが持つ高い線形性と
高利得・低雑音特性により、歪みが少なく、雑音指数が
低く、利得の高い差動増幅回路を実現することができ、
広い周波数帯域を必要とする映像伝送系に適している。
【０００３】ここで、図５に、従来のＦＥＴ差動増幅回
路の回路図を示す。図５において、ＦＥＴ差動増幅回路
１は、能動素子であるＦＥＴＱ１、Ｑ２、Ｑ３、抵抗Ｒ
１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、コンデンサＣ１、
Ｃ２、入力端子Ｔ１、電源端子Ｔ２、出力端子Ｔ３、Ｔ
４から構成されている。
路の回路図を示す。図５において、ＦＥＴ差動増幅回路
１は、能動素子であるＦＥＴＱ１、Ｑ２、Ｑ３、抵抗Ｒ
１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、コンデンサＣ１、
Ｃ２、入力端子Ｔ１、電源端子Ｔ２、出力端子Ｔ３、Ｔ
４から構成されている。
【０００４】ここで、ＦＥＴＱ１のゲートはコンデンサ
Ｃ１を介して入力端子Ｔ１に接続され、ドレインは抵抗
Ｒ１を介して電源端子Ｔ２に接続されるとともに出力端
子Ｔ３にも接続され、ソースはＦＥＴＱ３のドレインに
接続されている。また、ＦＥＴＱ２のゲートはコンデン
サＣ２を介して接地され、ドレインは抵抗Ｒ２を介して
電源端子Ｔ２に接続されるとともに出力端子Ｔ４にも接
続され、ソースはＦＥＴＱ３のドレインに接続されてい
る。入力端子Ｔ１は抵抗Ｒ３を介して接地されている。
ＦＥＴＱ３のゲートとソースはいずれも接地されてい
る。電源端子Ｔ２は抵抗Ｒ４と抵抗Ｒ５を順に介して接
地されており、その接続点はＦＥＴＱ２のゲートに接続
されるとともに抵抗Ｒ６を介してＦＥＴＱ１のゲートに
も接続されている。
Ｃ１を介して入力端子Ｔ１に接続され、ドレインは抵抗
Ｒ１を介して電源端子Ｔ２に接続されるとともに出力端
子Ｔ３にも接続され、ソースはＦＥＴＱ３のドレインに
接続されている。また、ＦＥＴＱ２のゲートはコンデン
サＣ２を介して接地され、ドレインは抵抗Ｒ２を介して
電源端子Ｔ２に接続されるとともに出力端子Ｔ４にも接
続され、ソースはＦＥＴＱ３のドレインに接続されてい
る。入力端子Ｔ１は抵抗Ｒ３を介して接地されている。
ＦＥＴＱ３のゲートとソースはいずれも接地されてい
る。電源端子Ｔ２は抵抗Ｒ４と抵抗Ｒ５を順に介して接
地されており、その接続点はＦＥＴＱ２のゲートに接続
されるとともに抵抗Ｒ６を介してＦＥＴＱ１のゲートに
も接続されている。
【０００５】なお、コンデンサＣ２は大きな容量を有し
ているためにＦＥＴＱ２のゲートは高周波的に接地され
ることになる。また、抵抗Ｒ４、Ｒ５、Ｒ６はＦＥＴＱ
１、Ｑ２のためのゲートバイアス回路である。また、コ
ンデンサＣ１は入力端子Ｔ１に直流バイアス電圧が漏れ
ないように設けられている。
ているためにＦＥＴＱ２のゲートは高周波的に接地され
ることになる。また、抵抗Ｒ４、Ｒ５、Ｒ６はＦＥＴＱ
１、Ｑ２のためのゲートバイアス回路である。また、コ
ンデンサＣ１は入力端子Ｔ１に直流バイアス電圧が漏れ
ないように設けられている。
【０００６】このように構成されたＦＥＴ差動増幅回路
１において、入力端子Ｔ１から信号が入力されると、Ｆ
ＥＴＱ１とＦＥＴＱ２でそれを増幅し、出力端子Ｔ３か
らは入力された信号とは位相が反転した信号が出力され
る。また、出力端子Ｔ４からは、出力端子Ｔ３から出力
される信号とは位相の反転した信号が出力される。
１において、入力端子Ｔ１から信号が入力されると、Ｆ
ＥＴＱ１とＦＥＴＱ２でそれを増幅し、出力端子Ｔ３か
らは入力された信号とは位相が反転した信号が出力され
る。また、出力端子Ｔ４からは、出力端子Ｔ３から出力
される信号とは位相の反転した信号が出力される。
【０００７】一般に、ＦＥＴ差動増幅回路においては、
ＦＥＴの入力インピーダンスが高いために、映像伝送系
における標準的な特性インピーダンスである７５Ωと整
合させるために、マッチング抵抗を用いて入力インピー
ダンスをダンピングさせることが多い。図１に示したＦ
ＥＴ差動増幅回路１においては、抵抗Ｒ３がマッチング
抵抗である。ＦＥＴＱ１の入力インピーダンスが約１ｋ
Ωの場合にマッチング抵抗である抵抗Ｒ３の抵抗値を１
００Ω程度にすることによって、入力インピーダンスを
約９０Ωとすることができ、特性インピーダンスの７５
Ωに近づけて整合を取ることができる。また、マッチン
グ抵抗に代えてマッチングトランスによってインピーダ
ンス変換を行って特性インピーダンスとの整合を取る場
合もある。
ＦＥＴの入力インピーダンスが高いために、映像伝送系
における標準的な特性インピーダンスである７５Ωと整
合させるために、マッチング抵抗を用いて入力インピー
ダンスをダンピングさせることが多い。図１に示したＦ
ＥＴ差動増幅回路１においては、抵抗Ｒ３がマッチング
抵抗である。ＦＥＴＱ１の入力インピーダンスが約１ｋ
Ωの場合にマッチング抵抗である抵抗Ｒ３の抵抗値を１
００Ω程度にすることによって、入力インピーダンスを
約９０Ωとすることができ、特性インピーダンスの７５
Ωに近づけて整合を取ることができる。また、マッチン
グ抵抗に代えてマッチングトランスによってインピーダ
ンス変換を行って特性インピーダンスとの整合を取る場
合もある。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
ＦＥＴ差動増幅回路１のようにマッチング抵抗を用いる
場合は、見かけ上は特性インピーダンスとのインピーダ
ンス整合が取れるものの、実際には入力信号の電力がマ
ッチング抵抗によって吸収されるために、損失が発生す
る。そのため、ＦＥＴ差動増幅回路全体としては、利得
の低下や雑音指数の増大という問題が発生する。例え
ば、１ＧＨｚにおいて約４ｄＢの雑音指数を有するＦＥ
Ｔを使ったＦＥＴ差動増幅回路の入力に１００Ωのマッ
チング抵抗を用いると、ＦＥＴ差動増幅回路全体の雑音
指数は約１０ｄＢまで劣化する。
ＦＥＴ差動増幅回路１のようにマッチング抵抗を用いる
場合は、見かけ上は特性インピーダンスとのインピーダ
ンス整合が取れるものの、実際には入力信号の電力がマ
ッチング抵抗によって吸収されるために、損失が発生す
る。そのため、ＦＥＴ差動増幅回路全体としては、利得
の低下や雑音指数の増大という問題が発生する。例え
ば、１ＧＨｚにおいて約４ｄＢの雑音指数を有するＦＥ
Ｔを使ったＦＥＴ差動増幅回路の入力に１００Ωのマッ
チング抵抗を用いると、ＦＥＴ差動増幅回路全体の雑音
指数は約１０ｄＢまで劣化する。
【０００９】一方、マッチングトランスを用いる場合に
は雑音指数の劣化は少ないが、映像伝送系のように広い
周波数帯域（例えば１０ＭＨｚ〜１ＧＨｚ）が必要な場
合には、マッチングトランスの製造が困難になったり、
価格が高くなったりするという問題があった。
は雑音指数の劣化は少ないが、映像伝送系のように広い
周波数帯域（例えば１０ＭＨｚ〜１ＧＨｚ）が必要な場
合には、マッチングトランスの製造が困難になったり、
価格が高くなったりするという問題があった。
【００１０】本発明は上記の問題点を解決することを目
的とするもので、特性を劣化させることなく安価に入力
インピーダンスの特性インピーダンスとの整合を取るこ
とのできるＦＥＴ差動増幅回路およびそれを用いた電子
装置を提供する。
的とするもので、特性を劣化させることなく安価に入力
インピーダンスの特性インピーダンスとの整合を取るこ
とのできるＦＥＴ差動増幅回路およびそれを用いた電子
装置を提供する。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＦＥＴ差動増幅回路は、第１、第２および
第３のＦＥＴを有し、前記第１のＦＥＴのソースと前記
第２のＦＥＴのソースが前記第３のＦＥＴのドレインに
接続され、前記第３のＦＥＴのゲートとソースが接地さ
れているＦＥＴ差動増幅回路において、前記第１のＦＥ
Ｔおよび前記第２のＦＥＴのうちの、少なくともゲート
が入力端子に接続されているＦＥＴのゲートとドレイン
の間に帰還回路が設けられていることを特徴とする。
に、本発明のＦＥＴ差動増幅回路は、第１、第２および
第３のＦＥＴを有し、前記第１のＦＥＴのソースと前記
第２のＦＥＴのソースが前記第３のＦＥＴのドレインに
接続され、前記第３のＦＥＴのゲートとソースが接地さ
れているＦＥＴ差動増幅回路において、前記第１のＦＥ
Ｔおよび前記第２のＦＥＴのうちの、少なくともゲート
が入力端子に接続されているＦＥＴのゲートとドレイン
の間に帰還回路が設けられていることを特徴とする。
【００１２】また、本発明のＦＥＴ差動増幅回路は、前
記帰還回路が、抵抗とコンデンサの直列回路からなるこ
とを特徴とする。
記帰還回路が、抵抗とコンデンサの直列回路からなるこ
とを特徴とする。
【００１３】また、本発明のＦＥＴ差動増幅回路は、前
記第１および第２のＦＥＴが、単一の半導体基板上に形
成されていることを特徴とする。
記第１および第２のＦＥＴが、単一の半導体基板上に形
成されていることを特徴とする。
【００１４】また、本発明のＦＥＴ差動増幅回路は、前
記半導体基板が化合物半導体基板であることを特徴とす
る。
記半導体基板が化合物半導体基板であることを特徴とす
る。
【００１５】また、本発明のＦＥＴ差動増幅回路は、前
記帰還回路が、前記半導体基板とは別体として設けられ
ていることを特徴とする。
記帰還回路が、前記半導体基板とは別体として設けられ
ていることを特徴とする。
【００１６】また、本発明の電子装置は、上記のＦＥＴ
差動増幅回路を用いたことを特徴とする。
差動増幅回路を用いたことを特徴とする。
【００１７】このように構成することにより、本発明の
ＦＥＴ差動増幅回路においては、特性を劣化させること
なく安価に入力インピーダンスの整合を取ることができ
る。
ＦＥＴ差動増幅回路においては、特性を劣化させること
なく安価に入力インピーダンスの整合を取ることができ
る。
【００１８】また、本発明の電子装置においては、性能
の向上を図ることができる。
の向上を図ることができる。
【００１９】
【発明の実施の形態】図１に、本発明のＦＥＴ差動増幅
回路の一実施例の回路図を示す。図１において、図５と
同一もしくは同等の部分には同じ記号を付し、その説明
を省略する。
回路の一実施例の回路図を示す。図１において、図５と
同一もしくは同等の部分には同じ記号を付し、その説明
を省略する。
【００２０】図１に示したＦＥＴ差動増幅回路１０にお
いては、ＦＥＴＱ１のゲートとドレインの間に抵抗Ｒ７
とコンデンサＣ３の直列回路からなる帰還回路が接続さ
れ、ＦＥＴＱ２のゲートとドレインの間に抵抗Ｒ８とコ
ンデンサＣ４の直列回路からなる帰還回路が接続され、
それぞれドレインからゲートへ負帰還がかけられてい
る。コンデンサＣ３、Ｃ４はいずれも直流カットコンデ
ンサである。この点を除いては、図５に示したＦＥＴ差
動増幅回路１と同じである。
いては、ＦＥＴＱ１のゲートとドレインの間に抵抗Ｒ７
とコンデンサＣ３の直列回路からなる帰還回路が接続さ
れ、ＦＥＴＱ２のゲートとドレインの間に抵抗Ｒ８とコ
ンデンサＣ４の直列回路からなる帰還回路が接続され、
それぞれドレインからゲートへ負帰還がかけられてい
る。コンデンサＣ３、Ｃ４はいずれも直流カットコンデ
ンサである。この点を除いては、図５に示したＦＥＴ差
動増幅回路１と同じである。
【００２１】ここで、ＦＥＴＱ１、Ｑ２、Ｑ３と、抵抗
Ｒ１、Ｒ２、Ｒ４、Ｒ５、Ｒ６、コンデンサＣ２は、単
一の半導体基板であるＧａＡｓ基板上に集積して集積回
路として形成されている。ＦＥＴＱ１、Ｑ２はゲート長
が０．５μｍで総ゲート幅が４００μｍのＭＥＳＦＥＴ
（ＭＥｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）
であり、ＦＥＴＱ３はゲート長が０．５ミクロンで総ゲ
ート幅が２００ミクロンのＭＥＳＦＥＴである。抵抗は
ＧａＡｓ基板の特定の場所にイオン注入を行うことによ
って形成されており、抵抗Ｒ１、Ｒ２は２００Ω、抵抗
Ｒ４は８ｋΩ、抵抗Ｒ５は２ｋΩ、抵抗Ｒ６は５ｋΩで
ある。コンデンサＣ２は０．２ｎｍのシリコン窒化膜を
金属層で挟んだいわゆるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕ
ｌａｔｏｒ−Ｍｅｔａｌ）キャパシタで、２０ｐＦとな
っている。
Ｒ１、Ｒ２、Ｒ４、Ｒ５、Ｒ６、コンデンサＣ２は、単
一の半導体基板であるＧａＡｓ基板上に集積して集積回
路として形成されている。ＦＥＴＱ１、Ｑ２はゲート長
が０．５μｍで総ゲート幅が４００μｍのＭＥＳＦＥＴ
（ＭＥｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）
であり、ＦＥＴＱ３はゲート長が０．５ミクロンで総ゲ
ート幅が２００ミクロンのＭＥＳＦＥＴである。抵抗は
ＧａＡｓ基板の特定の場所にイオン注入を行うことによ
って形成されており、抵抗Ｒ１、Ｒ２は２００Ω、抵抗
Ｒ４は８ｋΩ、抵抗Ｒ５は２ｋΩ、抵抗Ｒ６は５ｋΩで
ある。コンデンサＣ２は０．２ｎｍのシリコン窒化膜を
金属層で挟んだいわゆるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕ
ｌａｔｏｒ−Ｍｅｔａｌ）キャパシタで、２０ｐＦとな
っている。
【００２２】この集積回路はプリント基板上に搭載され
ている。そして、抵抗Ｒ７、Ｒ８と、コンデンサＣ１、
Ｃ３、Ｃ４はプリント基板上に個別素子として搭載され
ている。素子の形態としては、チップ抵抗、基板上に形
成された薄膜抵抗、基板上に印刷によって形成された厚
膜抵抗、チップコンデンサ、基板上に形成されたＭＩＭ
キャパシタなどが考えられ、この実施例においては、抵
抗Ｒ７が４７０Ω、抵抗Ｒ８が２２０Ω、コンデンサＣ
１、Ｃ３、Ｃ４はいずれも１０００ｐＦとなっている。
ている。そして、抵抗Ｒ７、Ｒ８と、コンデンサＣ１、
Ｃ３、Ｃ４はプリント基板上に個別素子として搭載され
ている。素子の形態としては、チップ抵抗、基板上に形
成された薄膜抵抗、基板上に印刷によって形成された厚
膜抵抗、チップコンデンサ、基板上に形成されたＭＩＭ
キャパシタなどが考えられ、この実施例においては、抵
抗Ｒ７が４７０Ω、抵抗Ｒ８が２２０Ω、コンデンサＣ
１、Ｃ３、Ｃ４はいずれも１０００ｐＦとなっている。
【００２３】そして、このＦＥＴ差動増幅回路１０の動
作周波数、すなわち入力される信号の周波数帯域は１０
ＭＨｚ〜１．０ＧＨｚである。
作周波数、すなわち入力される信号の周波数帯域は１０
ＭＨｚ〜１．０ＧＨｚである。
【００２４】このように構成されたＦＥＴ差動増幅回路
１０においては、入力端子Ｔ１からみた入力インピーダ
ンスＺｉｎは、ほぼ Ｚｉｎ＝Ｚｇ１×（１−Ａ×ｇｍ１×ｒ７） （１） になる。ここで、Ｚｇ１は帰還回路が無い場合のＦＥＴ
Ｑ１の入力インピーダンス、Ａは比例係数、ｇｍ１はＦ
ＥＴＱ１の相互コンダクタンス、ｒ７は抵抗Ｒ７の抵抗
値である。出願人の実験によれば、Ｚｇ１が約１ｋΩの
ときにＺｉｎは約９０Ωになり、特性インピーダンスの
７５Ωに近づけることができた。
１０においては、入力端子Ｔ１からみた入力インピーダ
ンスＺｉｎは、ほぼ Ｚｉｎ＝Ｚｇ１×（１−Ａ×ｇｍ１×ｒ７） （１） になる。ここで、Ｚｇ１は帰還回路が無い場合のＦＥＴ
Ｑ１の入力インピーダンス、Ａは比例係数、ｇｍ１はＦ
ＥＴＱ１の相互コンダクタンス、ｒ７は抵抗Ｒ７の抵抗
値である。出願人の実験によれば、Ｚｇ１が約１ｋΩの
ときにＺｉｎは約９０Ωになり、特性インピーダンスの
７５Ωに近づけることができた。
【００２５】このＦＥＴ差動増幅回路１０の利得は、帰
還回路を設けることによって低下するものの、雑音指数
の低下は利得の低下分に対応するだけで済み、従来のＦ
ＥＴ差動増幅回路１のようにマッチング抵抗を設ける場
合ほど低下することはない。たとえば、出願人の実験に
よれば、ＦＥＴ差動増幅回路１とＦＥＴ差動増幅回路１
０の入力インピーダンスはほぼ同等だが、雑音指数はＦ
ＥＴ差動増幅回路１が１０ｄＢであるのに対してＦＥＴ
差動増幅回路１０では６ｄＢとなっており、大幅に改善
されている。
還回路を設けることによって低下するものの、雑音指数
の低下は利得の低下分に対応するだけで済み、従来のＦ
ＥＴ差動増幅回路１のようにマッチング抵抗を設ける場
合ほど低下することはない。たとえば、出願人の実験に
よれば、ＦＥＴ差動増幅回路１とＦＥＴ差動増幅回路１
０の入力インピーダンスはほぼ同等だが、雑音指数はＦ
ＥＴ差動増幅回路１が１０ｄＢであるのに対してＦＥＴ
差動増幅回路１０では６ｄＢとなっており、大幅に改善
されている。
【００２６】なお、式（１）よりわかるように、抵抗Ｒ
８とコンデンサＣ４はＦＥＴ差動増幅回路１０の入力イ
ンピーダンスには影響しない。しかしながら、ＦＥＴＱ
１のゲート−ドレイン間に帰還回路を設けることによっ
て出力端子Ｔ３の出力インピーダンスが下がるため、出
力端子Ｔ４とのインピーダンスバランスが崩れて、出力
端子Ｔ３およびＴ４に接続される回路との整合性が乱れ
る可能性がある。そのために、ＦＥＴＱ２にも負帰還を
かけてバランスの改善を図っている。
８とコンデンサＣ４はＦＥＴ差動増幅回路１０の入力イ
ンピーダンスには影響しない。しかしながら、ＦＥＴＱ
１のゲート−ドレイン間に帰還回路を設けることによっ
て出力端子Ｔ３の出力インピーダンスが下がるため、出
力端子Ｔ４とのインピーダンスバランスが崩れて、出力
端子Ｔ３およびＴ４に接続される回路との整合性が乱れ
る可能性がある。そのために、ＦＥＴＱ２にも負帰還を
かけてバランスの改善を図っている。
【００２７】このように、ＦＥＴ差動増幅回路１０にお
いては、標準的な特性インピーダンスと入力インピーダ
ンスの整合が取れるにも関わらず、雑音指数の大きな劣
化を防止することができる。
いては、標準的な特性インピーダンスと入力インピーダ
ンスの整合が取れるにも関わらず、雑音指数の大きな劣
化を防止することができる。
【００２８】また、差動用の２つのＦＥＴＱ１、Ｑ２を
単一の半導体基板上に形成することによって、２つのＦ
ＥＴＱ１、Ｑ２の特性をそろえることができ、差動特性
をよくすることができる。また、半導体基板として高周
波特性の優れた化合物半導体基板であるＧａＡｓ基板を
用いることによって、近年の映像伝送の高周波化にも対
応できるようになっている。さらには、帰還回路をＦＥ
ＴＱ１、Ｑ２の形成された半導体基板、すなわち集積回
路と別体としてプリント基板上に設けることによって、
設計の自由度を向上させることができる。
単一の半導体基板上に形成することによって、２つのＦ
ＥＴＱ１、Ｑ２の特性をそろえることができ、差動特性
をよくすることができる。また、半導体基板として高周
波特性の優れた化合物半導体基板であるＧａＡｓ基板を
用いることによって、近年の映像伝送の高周波化にも対
応できるようになっている。さらには、帰還回路をＦＥ
ＴＱ１、Ｑ２の形成された半導体基板、すなわち集積回
路と別体としてプリント基板上に設けることによって、
設計の自由度を向上させることができる。
【００２９】なお、ＦＥＴ差動増幅回路１０において
は、抵抗Ｒ７、Ｒ８と、コンデンサＣ１、Ｃ３、Ｃ４は
プリント基板上に搭載された個別素子としたが、もちろ
んＦＥＴＱ１やＱ２と同じ半導体基板に集積されていて
も構わないものである。
は、抵抗Ｒ７、Ｒ８と、コンデンサＣ１、Ｃ３、Ｃ４は
プリント基板上に搭載された個別素子としたが、もちろ
んＦＥＴＱ１やＱ２と同じ半導体基板に集積されていて
も構わないものである。
【００３０】また、ＦＥＴ差動増幅回路１０において
は、抵抗Ｒ８とコンデンサＣ４からなる帰還回路は、そ
の一端がＦＥＴＱ２のゲートに接続されているが、ＦＥ
ＴＱ２のゲートはコンデンサＣ２によって高周波的に接
地されているので、ＦＥＴＱ２のゲートに接続する代わ
りに直接接地しても構わないもので、ＦＥＴＱ２のゲー
トに接続された場合と同様の作用効果を奏するものであ
る。図２に、本発明のＦＥＴ差動増幅回路の別の実施例
の回路図を示す。図２において、図１と同一もしくは同
等の部分には同じ記号を付し、その説明を省略する。
は、抵抗Ｒ８とコンデンサＣ４からなる帰還回路は、そ
の一端がＦＥＴＱ２のゲートに接続されているが、ＦＥ
ＴＱ２のゲートはコンデンサＣ２によって高周波的に接
地されているので、ＦＥＴＱ２のゲートに接続する代わ
りに直接接地しても構わないもので、ＦＥＴＱ２のゲー
トに接続された場合と同様の作用効果を奏するものであ
る。図２に、本発明のＦＥＴ差動増幅回路の別の実施例
の回路図を示す。図２において、図１と同一もしくは同
等の部分には同じ記号を付し、その説明を省略する。
【００３１】図２に示したＦＥＴ差動増幅回路２０にお
いては、ＦＥＴ差動増幅回路１０における抵抗Ｒ８とコ
ンデンサＣ４、すなわちＦＥＴＱ２に対する帰還回路が
取り除かれている。
いては、ＦＥＴ差動増幅回路１０における抵抗Ｒ８とコ
ンデンサＣ４、すなわちＦＥＴＱ２に対する帰還回路が
取り除かれている。
【００３２】このように構成されたＦＥＴ差動増幅回路
２０においては、入力インピーダンスはＦＥＴ差動増幅
回路１０の場合と変わらない。しかしながら、ＦＥＴＱ
２に対する帰還回路が存在しないために、出力端子Ｔ３
とＴ４のインピーダンスバランスが合っていない。その
ため、差動出力とする場合には雑音信号が差動打ち消し
されないために、雑音指数が若干劣化する。例えば、出
願人の実験によれば、ＦＥＴ差動増幅回路１０において
は雑音指数が６ｄＢであったものが、ＦＥＴ差動増幅回
路２０においては８．５ｄＢになった。もちろん、それ
でも従来のＦＥＴ差動増幅回路１における１０ｄＢより
はよい値となっている。
２０においては、入力インピーダンスはＦＥＴ差動増幅
回路１０の場合と変わらない。しかしながら、ＦＥＴＱ
２に対する帰還回路が存在しないために、出力端子Ｔ３
とＴ４のインピーダンスバランスが合っていない。その
ため、差動出力とする場合には雑音信号が差動打ち消し
されないために、雑音指数が若干劣化する。例えば、出
願人の実験によれば、ＦＥＴ差動増幅回路１０において
は雑音指数が６ｄＢであったものが、ＦＥＴ差動増幅回
路２０においては８．５ｄＢになった。もちろん、それ
でも従来のＦＥＴ差動増幅回路１における１０ｄＢより
はよい値となっている。
【００３３】ところで、１入力のＦＥＴ差動増幅回路は
歪み特性に優れるために、２つの出力のうちの一方しか
信号伝送系に使用しない場合がある。このような場合に
は強いて出力インピーダンスを合わせる必要がなく、Ｆ
ＥＴ差動増幅回路１０に比べて抵抗とコンデンサを１つ
ずつ省略することができ、増幅回路全体としての小型化
と低価格化を実現することができる。なお、その場合
に、もう一方の出力はそのままにしておいても構わない
が、バランスに支障が出る場合には特性インピーダンス
で終端しておく方がよい。
歪み特性に優れるために、２つの出力のうちの一方しか
信号伝送系に使用しない場合がある。このような場合に
は強いて出力インピーダンスを合わせる必要がなく、Ｆ
ＥＴ差動増幅回路１０に比べて抵抗とコンデンサを１つ
ずつ省略することができ、増幅回路全体としての小型化
と低価格化を実現することができる。なお、その場合
に、もう一方の出力はそのままにしておいても構わない
が、バランスに支障が出る場合には特性インピーダンス
で終端しておく方がよい。
【００３４】図３に、本発明のＦＥＴ差動増幅回路のさ
らに別の実施例の回路図を示す。図３において、図１と
同一もしくは同等の部分には同じ記号を付し、その説明
を省略する。
らに別の実施例の回路図を示す。図３において、図１と
同一もしくは同等の部分には同じ記号を付し、その説明
を省略する。
【００３５】図３に示したＦＥＴ差動増幅回路３０にお
いては、ＦＥＴ差動増幅回路１０におけるコンデンサＣ
２を省き、代わりにＦＥＴＱ２のゲートをコンデンサＣ
５を介してもう１つの入力端子Ｔ５に接続している。さ
らに、抵抗Ｒ８に代えて抵抗Ｒ９を備えている。
いては、ＦＥＴ差動増幅回路１０におけるコンデンサＣ
２を省き、代わりにＦＥＴＱ２のゲートをコンデンサＣ
５を介してもう１つの入力端子Ｔ５に接続している。さ
らに、抵抗Ｒ８に代えて抵抗Ｒ９を備えている。
【００３６】ここで、抵抗Ｒ９は抵抗Ｒ７と同じ４７０
Ωとなっている。また、コンデンサＣ５はコンデンサＣ
１と同じ１０００ｐＦとなっている。
Ωとなっている。また、コンデンサＣ５はコンデンサＣ
１と同じ１０００ｐＦとなっている。
【００３７】このように構成されたＦＥＴ差動増幅回路
３０は、２入力２出力のＦＥＴ差動増幅回路で、入力端
子Ｔ１からみた入力インピーダンスＺｉｎ１は、ほぼ Ｚｉｎ１＝Ｚｇ１×（１−Ａ×ｇｍ１×ｒ７） （２） になり、入力端子Ｔ５から見た入力インピーダンスＺｉ
ｎ２は、ほぼ Ｚｉｎ２＝Ｚｇ２×（１−Ａ×ｇｍ２×ｒ９） （３） になる。ここで、Ｚｇ１、Ｚｇ２は帰還回路が無い場合
のＦＥＴＱ１、ＦＥＴＱ２の入力インピーダンス、Ａは
比例係数、ｇｍ１はＦＥＴＱ１の相互コンダクタンス、
ｇｍ２はＦＥＴＱ２の相互コンダクタンス、ｒ７は抵抗
Ｒ７の抵抗値、ｒ９は抵抗Ｒ９の抵抗値である。出願人
の実験によれば、Ｚｇ１、Ｚｇ２が約１ｋΩのときにＺ
ｉｎ１、Ｚｉｎ２は約９０Ωになり、特性インピーダン
スの７５Ωに近づけることができた。
３０は、２入力２出力のＦＥＴ差動増幅回路で、入力端
子Ｔ１からみた入力インピーダンスＺｉｎ１は、ほぼ Ｚｉｎ１＝Ｚｇ１×（１−Ａ×ｇｍ１×ｒ７） （２） になり、入力端子Ｔ５から見た入力インピーダンスＺｉ
ｎ２は、ほぼ Ｚｉｎ２＝Ｚｇ２×（１−Ａ×ｇｍ２×ｒ９） （３） になる。ここで、Ｚｇ１、Ｚｇ２は帰還回路が無い場合
のＦＥＴＱ１、ＦＥＴＱ２の入力インピーダンス、Ａは
比例係数、ｇｍ１はＦＥＴＱ１の相互コンダクタンス、
ｇｍ２はＦＥＴＱ２の相互コンダクタンス、ｒ７は抵抗
Ｒ７の抵抗値、ｒ９は抵抗Ｒ９の抵抗値である。出願人
の実験によれば、Ｚｇ１、Ｚｇ２が約１ｋΩのときにＺ
ｉｎ１、Ｚｉｎ２は約９０Ωになり、特性インピーダン
スの７５Ωに近づけることができた。
【００３８】このように構成されたＦＥＴ差動増幅回路
３０においては、２入力の差動増幅回路であるが、１入
力の差動増幅回路であるＦＥＴ差動増幅回路１０と同様
に入力インピーダンスを下げることができる。出願人の
実験によれば、雑音指数に関しても、どちらの入力を基
準にしてもＦＥＴ差動増幅回路１０の場合と同様に６ｄ
Ｂとなり、良好な結果が得られた。
３０においては、２入力の差動増幅回路であるが、１入
力の差動増幅回路であるＦＥＴ差動増幅回路１０と同様
に入力インピーダンスを下げることができる。出願人の
実験によれば、雑音指数に関しても、どちらの入力を基
準にしてもＦＥＴ差動増幅回路１０の場合と同様に６ｄ
Ｂとなり、良好な結果が得られた。
【００３９】このように、ＦＥＴ差動増幅回路３０にお
いては、雑音指数を劣化させることなく、２つの入力端
子の両方で標準的な特性インピーダンスとの整合を取る
ことができる。
いては、雑音指数を劣化させることなく、２つの入力端
子の両方で標準的な特性インピーダンスとの整合を取る
ことができる。
【００４０】なお、抵抗Ｒ４、Ｒ５の抵抗値が十分に大
きい場合には、その接続点とＦＥＴＱ２のゲートとの間
を直結していてもよいが、そうでない場合にはＦＥＴＱ
１側における抵抗Ｒ６と同様の抵抗を間に設けることも
ある。
きい場合には、その接続点とＦＥＴＱ２のゲートとの間
を直結していてもよいが、そうでない場合にはＦＥＴＱ
１側における抵抗Ｒ６と同様の抵抗を間に設けることも
ある。
【００４１】ところで、上記の各実施例においては、高
周波動作時の浮遊容量などのために入力インピーダンス
の周波数特性に若干の乱れが生じる場合がある。そのよ
うな場合には、従来のＦＥＴ差動増幅回路１における抵
抗Ｒ３のように、入力端子とグランドとの間に入力イン
ピーダンス補正用の抵抗を設けてもよい。ただし、その
場合にも、従来のＦＥＴ差動増幅回路１における抵抗Ｒ
３（１００Ω）のように低い抵抗値とする必要がなく、
例えば４７０Ω程度の高い抵抗値とすることができるた
め、雑音指数への悪影響はほとんど無い。
周波動作時の浮遊容量などのために入力インピーダンス
の周波数特性に若干の乱れが生じる場合がある。そのよ
うな場合には、従来のＦＥＴ差動増幅回路１における抵
抗Ｒ３のように、入力端子とグランドとの間に入力イン
ピーダンス補正用の抵抗を設けてもよい。ただし、その
場合にも、従来のＦＥＴ差動増幅回路１における抵抗Ｒ
３（１００Ω）のように低い抵抗値とする必要がなく、
例えば４７０Ω程度の高い抵抗値とすることができるた
め、雑音指数への悪影響はほとんど無い。
【００４２】図４に、本発明の電子装置の一実施例のブ
ロック図を示す。図４において、電子装置の１つである
チューナ４０は、入力端子４１、帯域通過フィルタ４
２、４８、５０、５６、アンプ４３、４６、４９、５
５、ＰＬＬ回路４４、５１、発振器４５、５２、ミキサ
４７、５３、低域通過フィルタ５４、出力端子５７から
構成されている。
ロック図を示す。図４において、電子装置の１つである
チューナ４０は、入力端子４１、帯域通過フィルタ４
２、４８、５０、５６、アンプ４３、４６、４９、５
５、ＰＬＬ回路４４、５１、発振器４５、５２、ミキサ
４７、５３、低域通過フィルタ５４、出力端子５７から
構成されている。
【００４３】ここで、入力端子４１は帯域通過フィルタ
４２とアンプ４３を順に介してミキサ４７に接続され、
ＰＬＬ回路４４も発振器４５とアンプ４６を順に介して
ミキサ４７に接続されている。ミキサ４７の出力は帯域
通過フィルタ４８とアンプ４９と帯域通過フィルタ５０
を順に介してミキサ５３に接続され、ＰＬＬ回路５１も
発振器５２を介してミキサ５３に接続されている。ミキ
サ５３の出力は低域通過フィルタ５４とアンプ５５と帯
域通過フィルタ５６を順に介して出力端子５７に接続さ
れている。
４２とアンプ４３を順に介してミキサ４７に接続され、
ＰＬＬ回路４４も発振器４５とアンプ４６を順に介して
ミキサ４７に接続されている。ミキサ４７の出力は帯域
通過フィルタ４８とアンプ４９と帯域通過フィルタ５０
を順に介してミキサ５３に接続され、ＰＬＬ回路５１も
発振器５２を介してミキサ５３に接続されている。ミキ
サ５３の出力は低域通過フィルタ５４とアンプ５５と帯
域通過フィルタ５６を順に介して出力端子５７に接続さ
れている。
【００４４】このうち、アンプ４３はＲＦ信号増幅用の
アンプで、本発明のＦＥＴ差動増幅回路が用いられてい
る。
アンプで、本発明のＦＥＴ差動増幅回路が用いられてい
る。
【００４５】このように構成されたチューナ４０におい
ては、本発明のＦＥＴ差動増幅回路を用いることによっ
て、雑音の増加を抑え、歪みを小さくして性能の向上を
図ることができる。
ては、本発明のＦＥＴ差動増幅回路を用いることによっ
て、雑音の増加を抑え、歪みを小さくして性能の向上を
図ることができる。
【００４６】なお、図４においては電子装置としてチュ
ーナを示したが、電子装置としてはチューナに限るもの
ではなく、ＲＦ信号を扱う携帯電話など、本発明のＦＥ
Ｔ差動増幅回路を用いたものであれば何でも構わないも
のである。
ーナを示したが、電子装置としてはチューナに限るもの
ではなく、ＲＦ信号を扱う携帯電話など、本発明のＦＥ
Ｔ差動増幅回路を用いたものであれば何でも構わないも
のである。
【００４７】
【発明の効果】本発明のＦＥＴ差動増幅回路によれば、
差動用の２つのＦＥＴのうちの、少なくともゲートが入
力端子に接続されているＦＥＴのゲートとドレインの間
に帰還回路を設けることによって、雑音指数や歪みを劣
化させることなく安価に入力インピーダンスの特性イン
ピーダンスとの整合を取ることができる。
差動用の２つのＦＥＴのうちの、少なくともゲートが入
力端子に接続されているＦＥＴのゲートとドレインの間
に帰還回路を設けることによって、雑音指数や歪みを劣
化させることなく安価に入力インピーダンスの特性イン
ピーダンスとの整合を取ることができる。
【００４８】また、本発明の電子装置によれば、本発明
のＦＥＴ差動増幅回路を用いることによって、性能の向
上を図ることができる。
のＦＥＴ差動増幅回路を用いることによって、性能の向
上を図ることができる。
【図１】本発明のＦＥＴ差動増幅回路の一実施例を示す
回路図である。
回路図である。
【図２】本発明のＦＥＴ差動増幅回路の別の実施例を示
す回路図である。
す回路図である。
【図３】本発明のＦＥＴ差動増幅回路のさらに別の実施
例を示す回路図である。
例を示す回路図である。
【図４】本発明の電子装置の一実施例を示すブロック図
である。
である。
【図５】従来のＦＥＴ差動増幅回路を示す回路図であ
る。
る。
１０、２０、３０…ＦＥＴ差動増幅回路
Ｑ１〜Ｑ３…ＦＥＴ
Ｃ１〜Ｃ５…コンデンサ
Ｒ１、Ｒ２、Ｒ４〜Ｒ９…抵抗
Ｔ１、Ｔ５…入力端子
Ｔ２…電源端子
Ｔ３、Ｔ４…出力端子
４０…チューナ
フロントページの続き
Ｆターム(参考） 5J066 AA01 AA12 CA21 CA41 CA75
FA17 HA09 HA32 HA34 HA35
HA39 KA32 KA42 KA44 MA11
MA21 ND01 ND11 ND22 ND23
PD02 SA08 TA01
5J090 AA01 AA12 CA21 CA41 CA75
DN01 FA17 HA09 HA32 HA34
HA35 HA39 KA32 KA42 KA44
MA11 MA21 MN02 MN04 NN05
NN12 SA08 TA01
5J091 AA01 AA12 CA21 CA41 CA75
FA17 HA09 HA32 HA34 HA35
HA39 KA32 KA42 KA44 MA11
MA21 SA08 TA01
5J500 AA01 AA12 AC21 AC41 AC75
AF17 AH09 AH32 AH34 AH35
AH39 AK32 AK42 AK44 AM11
AM21 AS08 AS09 AT01 DN01
DN11 DN22 DN23 DP02 ND01
NM02 NM04 NN05 NN12
Claims (6)
- 【請求項１】 第１、第２および第３のＦＥＴを有し、
前記第１のＦＥＴのソースと前記第２のＦＥＴのソース
が前記第３のＦＥＴのドレインに接続され、前記第３の
ＦＥＴのゲートとソースが接地されているＦＥＴ差動増
幅回路において、 前記第１のＦＥＴおよび前記第２のＦＥＴのうちの、少
なくともゲートが入力端子に接続されているＦＥＴのゲ
ートとドレインの間に帰還回路が設けられていることを
特徴とするＦＥＴ差動増幅回路。 - 【請求項２】 前記帰還回路が、抵抗とコンデンサの直
列回路からなることを特徴とする、請求項１に記載のＦ
ＥＴ差動増幅回路。 - 【請求項３】 前記第１および第２のＦＥＴが、単一の
半導体基板上に形成されていることを特徴とする、請求
項１または２に記載のＦＥＴ差動増幅回路。 - 【請求項４】 前記半導体基板が化合物半導体基板であ
ることを特徴とする、請求項３に記載のＦＥＴ差動増幅
回路。 - 【請求項５】 前記帰還回路が、前記半導体基板とは別
体として設けられていることを特徴とする、請求項３ま
たは４に記載のＦＥＴ差動増幅回路。 - 【請求項６】 請求項１乃至５のいずれかに記載のＦＥ
Ｔ差動増幅回路を用いたことを特徴とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001253155A JP2003069352A (ja) | 2001-08-23 | 2001-08-23 | Ｆｅｔ差動増幅回路およびそれを用いた電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001253155A JP2003069352A (ja) | 2001-08-23 | 2001-08-23 | Ｆｅｔ差動増幅回路およびそれを用いた電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003069352A true JP2003069352A (ja) | 2003-03-07 |
Family
ID=19081527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001253155A Pending JP2003069352A (ja) | 2001-08-23 | 2001-08-23 | Ｆｅｔ差動増幅回路およびそれを用いた電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003069352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6963246B2 (en) | 2003-06-25 | 2005-11-08 | Oki Electric Industry Co., Ltd. | Wideband amplifier |
| US7082004B2 (en) | 2004-02-18 | 2006-07-25 | Hitachi, Ltd. | Disk storage systems |
| US7769190B2 (en) | 2003-04-14 | 2010-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Audio signal processing circuit and a display device incorporating the same |
-
2001
- 2001-08-23 JP JP2001253155A patent/JP2003069352A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7769190B2 (en) | 2003-04-14 | 2010-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Audio signal processing circuit and a display device incorporating the same |
| KR101047288B1 (ko) * | 2003-04-14 | 2011-07-08 | 샤프 가부시키가이샤 | 오디오 신호 처리 회로 및 그를 포함하는 디스플레이디바이스 |
| US6963246B2 (en) | 2003-06-25 | 2005-11-08 | Oki Electric Industry Co., Ltd. | Wideband amplifier |
| US7082004B2 (en) | 2004-02-18 | 2006-07-25 | Hitachi, Ltd. | Disk storage systems |
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