JP2003069348A - 電圧増幅回路 - Google Patents
電圧増幅回路Info
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Abstract
(57)【要約】
【課題】微小な入力電圧あるいは、電源電圧に近い入力
電圧に対しても、入出力特性のリニアリティを確保した
電圧増幅回路を提供する。 【解決手段】演算増幅回路５の非反転入力端子（＋）に
一端が接続されたコンデンサ３と、非反転入力端子
（＋）を直流バイアスする基準電圧源７と、演算増幅回
路の出力端子と反転入力端子（−）との間に接続された
第１の抵抗８と、第１の抵抗８と基準電圧源９との間に
接続された第２の抵抗１０と、コンデンサ３の他端に入
力直流電圧Ｖinに応じた交流電圧を印加するスイッチン
グ回路２とを有する。
電圧に対しても、入出力特性のリニアリティを確保した
電圧増幅回路を提供する。 【解決手段】演算増幅回路５の非反転入力端子（＋）に
一端が接続されたコンデンサ３と、非反転入力端子
（＋）を直流バイアスする基準電圧源７と、演算増幅回
路の出力端子と反転入力端子（−）との間に接続された
第１の抵抗８と、第１の抵抗８と基準電圧源９との間に
接続された第２の抵抗１０と、コンデンサ３の他端に入
力直流電圧Ｖinに応じた交流電圧を印加するスイッチン
グ回路２とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧増幅回路に関
するものであり、特に０Ｖ近辺の微小な入力電圧に対し
て入出力特性のリニアリティ（線形性）を改善した電圧
増幅回路に関する。
するものであり、特に０Ｖ近辺の微小な入力電圧に対し
て入出力特性のリニアリティ（線形性）を改善した電圧
増幅回路に関する。
【０００２】
【従来の技術】図６に従来の電圧増幅回路の回路図を示
す。演算増幅回路（オペアンプ）１００の非反転入力端
子（＋）に入力電圧Ｖinが入力されており、出力は抵抗
１０１を介して反転入力端子（−）に帰還されている。
また、反転入力端子（−）は抵抗１０２を介して接地さ
れている。
す。演算増幅回路（オペアンプ）１００の非反転入力端
子（＋）に入力電圧Ｖinが入力されており、出力は抵抗
１０１を介して反転入力端子（−）に帰還されている。
また、反転入力端子（−）は抵抗１０２を介して接地さ
れている。
【０００３】かかる構成の電圧増幅回路は、入力電圧Ｖ
inを電圧利得Ｇvで非反転増幅する。ここで、電圧利得
Ｇv＝（Ｒ１＋Ｒ２）／Ｒ２ である。
inを電圧利得Ｇvで非反転増幅する。ここで、電圧利得
Ｇv＝（Ｒ１＋Ｒ２）／Ｒ２ である。
【０００４】
【発明が解決しようとする課題】ところで、単一電源の
演算増幅回路（オペアンプ）として、Ｎ型、Ｐ型、RAIL
TO RAIL型が知られている。しかし、Ｎ型、Ｐ型、RAIL
TO RAIL型オペアンプのどの方式についても言えること
であるが、入力電圧ＶNの範囲に不感帯が生じるという
問題があった。
演算増幅回路（オペアンプ）として、Ｎ型、Ｐ型、RAIL
TO RAIL型が知られている。しかし、Ｎ型、Ｐ型、RAIL
TO RAIL型オペアンプのどの方式についても言えること
であるが、入力電圧ＶNの範囲に不感帯が生じるという
問題があった。
【０００５】例えば、上述したＮ型オペアンプにおいて
は、接地電圧（０Ｖ）近辺の微小な入力電圧ＶNに対す
る出力電圧ＶOUTのリニアリティが悪化し、所望の電圧
利得が得られない。一方、Ｐ型オペアンプにおいては、
電源電圧ＶDD近辺の入力電圧ＶNに対する出力電圧ＶOUT
のリニアリティが悪化し、所望の電圧利得が得られな
い。これは従来の回路構成上避けられない問題であっ
た。
は、接地電圧（０Ｖ）近辺の微小な入力電圧ＶNに対す
る出力電圧ＶOUTのリニアリティが悪化し、所望の電圧
利得が得られない。一方、Ｐ型オペアンプにおいては、
電源電圧ＶDD近辺の入力電圧ＶNに対する出力電圧ＶOUT
のリニアリティが悪化し、所望の電圧利得が得られな
い。これは従来の回路構成上避けられない問題であっ
た。
【０００６】
【課題を解決するための手段】本発明は上述した課題に
鑑みてなされたものであり、演算増幅回路の非反転入力
端子に一端が接続されたコンデンサと、該非反転入力端
子を直流バイアスする基準電圧源と、前記演算増幅回路
の出力端子と反転入力端子との間に接続された第１の抵
抗と、該第１の抵抗と前記基準電圧源との間に接続され
た第２の抵抗と、前記コンデンサの他端に入力直流電圧
に応じた交流電圧を印加するスイッチング回路と、を有
することを特徴とするものである。
鑑みてなされたものであり、演算増幅回路の非反転入力
端子に一端が接続されたコンデンサと、該非反転入力端
子を直流バイアスする基準電圧源と、前記演算増幅回路
の出力端子と反転入力端子との間に接続された第１の抵
抗と、該第１の抵抗と前記基準電圧源との間に接続され
た第２の抵抗と、前記コンデンサの他端に入力直流電圧
に応じた交流電圧を印加するスイッチング回路と、を有
することを特徴とするものである。
【０００７】かかる構成によれば、演算増幅回路の特性
としてリニアリティの安定した動作点にバイアスして増
幅を行わせているので、微小な入力電圧等に対しても、
入出力特性のリニアリティが確保されると共に、所望の
電圧利得を得ることができる。
としてリニアリティの安定した動作点にバイアスして増
幅を行わせているので、微小な入力電圧等に対しても、
入出力特性のリニアリティが確保されると共に、所望の
電圧利得を得ることができる。
【０００８】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照しながら説明する。図１は本発明の実施形態
に係る電圧増幅回路を示す回路図である。１は、入力電
圧Ｖinが入力される入力端子である。
図面を参照しながら説明する。図１は本発明の実施形態
に係る電圧増幅回路を示す回路図である。１は、入力電
圧Ｖinが入力される入力端子である。
【０００９】スイッチＳＷは、スイッチング回路２から
の制御信号に応じてスイッチングし、入力電圧Ｖinと接
地電圧（０Ｖ）とを交互に切り替えてコンデンサ３の端
子４に印加する。コンデンサ３のもう一方の端子は演算
増幅回路（オペアンプ）５の非反転入力端子（＋）に接
続されている。
の制御信号に応じてスイッチングし、入力電圧Ｖinと接
地電圧（０Ｖ）とを交互に切り替えてコンデンサ３の端
子４に印加する。コンデンサ３のもう一方の端子は演算
増幅回路（オペアンプ）５の非反転入力端子（＋）に接
続されている。
【００１０】また、この非反転入力端子（＋）には、バ
イアス抵抗６を介して基準電源７が接続されている。す
なわち、基準電源７は非反転入力端子（＋）を基準電圧
Ｖrefにバイアスしている。
イアス抵抗６を介して基準電源７が接続されている。す
なわち、基準電源７は非反転入力端子（＋）を基準電圧
Ｖrefにバイアスしている。
【００１１】また、演算増幅回路５の出力は第１の抵抗
８を介して反転入力端子（−）に帰還されている。そし
て、反転入力端子（−）と基準電源９との間には第２の
抵抗１０が接続されている。基準電源９は基準電源７と
等しい基準電圧Ｖrefを発生する。基準電源７と基準電
源９は共通化してもよい。
８を介して反転入力端子（−）に帰還されている。そし
て、反転入力端子（−）と基準電源９との間には第２の
抵抗１０が接続されている。基準電源９は基準電源７と
等しい基準電圧Ｖrefを発生する。基準電源７と基準電
源９は共通化してもよい。
【００１２】また振幅判定回路１１は、演算増幅回路５
の出力ＶOUTの振幅（PEAK TO PEAK）を判定する回路で
ある。
の出力ＶOUTの振幅（PEAK TO PEAK）を判定する回路で
ある。
【００１３】次に、演算増幅回路５の具体的な回路構成
例について説明する。図２に、Ｎ型オペアンプの回路図
を示す。このオペアンプは、差動回路５０、バイアス回
路５１、出力段を構成するソース接地回路５２から成
る。
例について説明する。図２に、Ｎ型オペアンプの回路図
を示す。このオペアンプは、差動回路５０、バイアス回
路５１、出力段を構成するソース接地回路５２から成
る。
【００１４】差動回路５０は、差動トランジスタを構成
するＮチャネル型ＭＯＳトランジスタＭＮ３，ＭＮ４、
カレントミラーを構成するＰチャネル型ＭＯＳトランジ
スタＭＰ１，ＭＰ２、及び定電流トランジスタであるＮ
チャネル型ＭＯＳトランジスタＭＮ５から成る。
するＮチャネル型ＭＯＳトランジスタＭＮ３，ＭＮ４、
カレントミラーを構成するＰチャネル型ＭＯＳトランジ
スタＭＰ１，ＭＰ２、及び定電流トランジスタであるＮ
チャネル型ＭＯＳトランジスタＭＮ５から成る。
【００１５】また、バイアス回路５１はＰチャネル型Ｍ
ＯＳトランジスタＭ１３，Ｎチャネル型ＭＯＳトランジ
スタＭ１４から構成され、それらの接続点から基準電圧
ＶBが発生される。この基準電圧ＶBはＭＮ５、及びソー
ス接地回路５２のＭＯＳトランジスタＭ１２のゲートに
印加されている。
ＯＳトランジスタＭ１３，Ｎチャネル型ＭＯＳトランジ
スタＭ１４から構成され、それらの接続点から基準電圧
ＶBが発生される。この基準電圧ＶBはＭＮ５、及びソー
ス接地回路５２のＭＯＳトランジスタＭ１２のゲートに
印加されている。
【００１６】ソース接地回路５２は、差動回路５０の出
力が印加されたＰチャネル型ＭＯＳトランジスタＭ１
１、ソース接地されたＮチャネル型ＭＯＳトランジスタ
Ｍ１２から成る。
力が印加されたＰチャネル型ＭＯＳトランジスタＭ１
１、ソース接地されたＮチャネル型ＭＯＳトランジスタ
Ｍ１２から成る。
【００１７】図３には、Ｐ型オペアンプの回路図を示
す。このオペアンプは、差動回路５３、バイアス回路５
１、出力段を構成するソース接地回路５２から成る。
す。このオペアンプは、差動回路５３、バイアス回路５
１、出力段を構成するソース接地回路５２から成る。
【００１８】差動回路５３は、上述したＮ型オペアンプ
のトランジスタ極性を反転したものであり、差動トラン
ジスタがＰチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ
４で構成されている。また、定電流トランジスタを構成
するＰチャネル型ＭＯＳトランジスタＭＰ５は電源電圧
ＶDD側に設けられている。
のトランジスタ極性を反転したものであり、差動トラン
ジスタがＰチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ
４で構成されている。また、定電流トランジスタを構成
するＰチャネル型ＭＯＳトランジスタＭＰ５は電源電圧
ＶDD側に設けられている。
【００１９】次に、図４の動作波形図を参照しながら上
述した電圧増幅回路の動作を説明する。いま、入力端子
１に直流電圧Ｖinが印加されているとする。スイッチン
グ回路２はスイッチＳＷを定期的にスイッチングするこ
とにより、コンデンサ３の端子４の電圧Ｖaは、図のよ
うに０Ｖ→Ｖin→０Ｖと変化する。すなわち、直流電圧
Ｖinは振幅Ｖinの交流電圧に変換される。
述した電圧増幅回路の動作を説明する。いま、入力端子
１に直流電圧Ｖinが印加されているとする。スイッチン
グ回路２はスイッチＳＷを定期的にスイッチングするこ
とにより、コンデンサ３の端子４の電圧Ｖaは、図のよ
うに０Ｖ→Ｖin→０Ｖと変化する。すなわち、直流電圧
Ｖinは振幅Ｖinの交流電圧に変換される。
【００２０】演算増幅回路５の非反転入力端子（＋）は
コンデンサ３によりカップリングされると共に、基準電
圧Ｖrefにバイアスされているので、非反転入力端子
（＋）の電圧Ｖbは基準電圧Ｖrefを中心として変化す
る。コンデンサ３の容量値Ｃとバイアス抵抗６の抵抗値
ｒで決まる時定数によって、電圧Ｖbの波形が定まる。
ここで、コンデンサ３の容量値Ｃが非反転入力端子
（＋）に付随した寄生容量に比べて十分大きくすると、
電圧Ｖbの振幅はほぼＶinに等しくなる。
コンデンサ３によりカップリングされると共に、基準電
圧Ｖrefにバイアスされているので、非反転入力端子
（＋）の電圧Ｖbは基準電圧Ｖrefを中心として変化す
る。コンデンサ３の容量値Ｃとバイアス抵抗６の抵抗値
ｒで決まる時定数によって、電圧Ｖbの波形が定まる。
ここで、コンデンサ３の容量値Ｃが非反転入力端子
（＋）に付随した寄生容量に比べて十分大きくすると、
電圧Ｖbの振幅はほぼＶinに等しくなる。
【００２１】演算増幅回路５は負帰還されているので、
反転入力端子（−）の電圧Ｖcは電圧Ｖbに等しい。した
がって、演算増幅回路５の出力電圧Ｖoutは電圧Ｖbを電
圧利得Ｇvで増幅した値となる。すなわち、次の式が成
り立つ。 Ｖout−Ｖref＝Ｇv×（Ｖb−Ｖref） ここで、Ｇv＝（Ｒ１＋Ｒ２）／Ｒ２である。
反転入力端子（−）の電圧Ｖcは電圧Ｖbに等しい。した
がって、演算増幅回路５の出力電圧Ｖoutは電圧Ｖbを電
圧利得Ｇvで増幅した値となる。すなわち、次の式が成
り立つ。 Ｖout−Ｖref＝Ｇv×（Ｖb−Ｖref） ここで、Ｇv＝（Ｒ１＋Ｒ２）／Ｒ２である。
【００２２】したがって、従来回路ではリニア特性の出
ない０Ｖ近辺や、ＶDD付近の電圧が入力された場合に、
非反転入力端子（＋）を演算増幅回路５の入出力特性の
リニアリティが良好な電圧点、好ましくは０．５ＶDDに
バイアスすることにより、リニアリティを確保し、所望
の電圧利得Ｇvで増幅を行うことができる。
ない０Ｖ近辺や、ＶDD付近の電圧が入力された場合に、
非反転入力端子（＋）を演算増幅回路５の入出力特性の
リニアリティが良好な電圧点、好ましくは０．５ＶDDに
バイアスすることにより、リニアリティを確保し、所望
の電圧利得Ｇvで増幅を行うことができる。
【００２３】次に、振幅判定回路１１の具体的な回路構
成例について図５を参照しながら説明する。この振幅判
定回路１１は、入力端子１２から入力される演算増幅回
路５のアナログ出力値（出力電圧Ｖout）をサンプリン
グして保持するサンプルホールド回路１３と、このサン
プルホールド回路１３によって保持されたアナログ出力
値をｎビットのデジタル値に変換するＡＤ変換回路１４
と、このＡＤ変換回路１４のデジタル出力値を一時的に
保持する第１のレジスタ１５と、この第１のレジスタ１
５の値Ｘ１と第２のレジスタ１６の値Ｘ２とを比較する
第１の比較回路１７と、第１のレジスタ１５の値Ｘ１と
第３のレジスタ１８の値Ｘ３とを比較する第２の比較回
路１９とを有している。
成例について図５を参照しながら説明する。この振幅判
定回路１１は、入力端子１２から入力される演算増幅回
路５のアナログ出力値（出力電圧Ｖout）をサンプリン
グして保持するサンプルホールド回路１３と、このサン
プルホールド回路１３によって保持されたアナログ出力
値をｎビットのデジタル値に変換するＡＤ変換回路１４
と、このＡＤ変換回路１４のデジタル出力値を一時的に
保持する第１のレジスタ１５と、この第１のレジスタ１
５の値Ｘ１と第２のレジスタ１６の値Ｘ２とを比較する
第１の比較回路１７と、第１のレジスタ１５の値Ｘ１と
第３のレジスタ１８の値Ｘ３とを比較する第２の比較回
路１９とを有している。
【００２４】ここで、第１の比較回路１７により、第１
のレジスタ１５の値Ｘ１が第２のレジスタ１６の値Ｘ２
よりも小さいと判定された場合には、第２のレジスタ１
６の値をＸ１に置き換える。また、第１のレジスタ１５
の値Ｘ１が第３のレジスタ１８の値Ｘ３より大きい場合
には第３のレジスタ１８の値をＸ１に置き換える。
のレジスタ１５の値Ｘ１が第２のレジスタ１６の値Ｘ２
よりも小さいと判定された場合には、第２のレジスタ１
６の値をＸ１に置き換える。また、第１のレジスタ１５
の値Ｘ１が第３のレジスタ１８の値Ｘ３より大きい場合
には第３のレジスタ１８の値をＸ１に置き換える。
【００２５】このような演算処理を十分な期間（例え
ば、出力電圧Ｖoutの１周期以上）逐次繰り返すことに
より、第２のレジスタ１６の値として近似的に出力電圧
Ｖoutの最小値Ｘminが得られ、第３のレジスタ１８の値
として近似的に出力電圧Ｖoutの最大値Ｘmaxが得られ
る。したがって、通常の減算回路によって（Ｘmax−Ｘm
in）を算出することにより、出力電圧Ｖoutの振幅をデ
ジタル化した値が得られる。
ば、出力電圧Ｖoutの１周期以上）逐次繰り返すことに
より、第２のレジスタ１６の値として近似的に出力電圧
Ｖoutの最小値Ｘminが得られ、第３のレジスタ１８の値
として近似的に出力電圧Ｖoutの最大値Ｘmaxが得られ
る。したがって、通常の減算回路によって（Ｘmax−Ｘm
in）を算出することにより、出力電圧Ｖoutの振幅をデ
ジタル化した値が得られる。
【００２６】すなわち、この振幅判定回路１１を用いる
ことにより、入力電圧Ｖinを増幅すると共に、その増幅
された電圧をデジタル変換することができる。例えば、
マイクロコンピュータでは、アナログ入力電圧を演算増
幅回路により増幅した後にＡＤ変換回路によりデジタル
値に変換することが行われる。これに対して、本発明に
よれば、例えば０Ｖ近辺の微小な入力電圧をリニアリテ
ィを確保しながら増幅すると共に、その増幅された入力
電圧をデジタル値に変換するという機能も有している。
ことにより、入力電圧Ｖinを増幅すると共に、その増幅
された電圧をデジタル変換することができる。例えば、
マイクロコンピュータでは、アナログ入力電圧を演算増
幅回路により増幅した後にＡＤ変換回路によりデジタル
値に変換することが行われる。これに対して、本発明に
よれば、例えば０Ｖ近辺の微小な入力電圧をリニアリテ
ィを確保しながら増幅すると共に、その増幅された入力
電圧をデジタル値に変換するという機能も有している。
【００２７】
【発明の効果】本発明の電圧増幅回路によれば、演算増
幅回路の特性としてリニアリティの安定した動作点にバ
イアスして増幅を行わせているので、微小な入力電圧、
あるいは電源電圧に近い入力電圧に対しても、入出力特
性のリニアリティが確保されると共に、所望の電圧利得
を得ることができるという利点を有する。
幅回路の特性としてリニアリティの安定した動作点にバ
イアスして増幅を行わせているので、微小な入力電圧、
あるいは電源電圧に近い入力電圧に対しても、入出力特
性のリニアリティが確保されると共に、所望の電圧利得
を得ることができるという利点を有する。
【００２８】また、演算増幅回路の出力を振幅判定回路
によって信号処理することにより、増幅された入力電圧
を更にデジタル化することが可能になる。
によって信号処理することにより、増幅された入力電圧
を更にデジタル化することが可能になる。
【図１】本発明の実施形態に係る電圧増幅回路の回路図
である。
である。
【図２】本発明の実施形態に係る演算増幅回路の回路図
である。
である。
【図３】本発明の実施形態に係る演算増幅回路の回路図
である。
である。
【図４】本発明の実施形態に係る電圧増幅回路の動作波
形図である。
形図である。
【図５】本発明の実施形態に係る振幅判定回路の回路図
である。
である。
【図６】従来例に係る電圧増幅回路の回路図である。
１ 入力端子
２ スイッチング回路
３ コンデンサ
４ 端子
５ 演算増幅回路（オペアンプ）
６ バイアス抵抗
７,９ 基準電源
８,１０ 第１，第２の抵抗
１１ 振幅判定回路
１２ 入力端子
１３ サンプルホールド回路
１４ ＡＤ変換回路
１５,１６ 第１，第２のレジスタ
１７,１９ 第１，第２の比較回路
１８ 第３のレジスタ
５０,５３ 差動回路
５１ バイアス回路
５２ ソース接地回路
１００ 演算増幅回路（オペアンプ）
１０１,１０２ 抵抗
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J066 AA01 AA47 CA21 FA10 HA10
HA17 HA25 HA32 HA38 KA02
KA11 KA12 KA17 KA19 KA33
KA34 MA13 ND01 ND14 ND22
ND23 PD01 TA01 TA06
5J090 AA01 AA47 CA21 FA10 GN01
GN06 HA10 HA17 HA25 HA32
HA38 KA02 KA11 KA17 KA19
KA33 KA34 MA13 TA01 TA06
5J500 AA01 AA47 AC21 AF10 AH10
AH17 AH25 AH32 AH38 AK02
AK11 AK12 AK17 AK19 AK33
AK34 AM13 AT01 AT06 DN01
DN14 DN22 DN23 DP01
Claims (4)
- 【請求項１】 演算増幅回路の非反転入力端子に一端が
接続されたコンデンサと、該非反転入力端子を直流バイ
アスする基準電圧源と、前記演算増幅回路の出力端子と
反転入力端子との間に接続された第１の抵抗と、該第１
の抵抗と前記基準電圧源との間に接続された第２の抵抗
と、前記コンデンサの他端に入力直流電圧に応じた交流
電圧を印加するスイッチング回路と、を有することを特
徴とする電圧増幅回路。 - 【請求項２】 前記スイッチング回路は、入力直流電圧
と接地電圧とを交互にスイッチングして前記コンデンサ
の他端に印加することを特徴とする請求項１に記載の電
圧増幅回路。 - 【請求項３】 前記非反転増幅回路の出力の振幅を判定
する振幅判定回路を有することを特徴とする請求項１又
は２に記載の電圧増幅回路。 - 【請求項４】 前記振幅判定回路は、前記演算増幅回路
のアナログ出力値をサンプリングして保持するサンプル
ホールド回路と、該サンプルホールド回路によって保持
されたアナログ出力値をデジタル値に変換するＡＤ変換
回路と、該ＡＤ変換回路のデジタル出力値を一時的に保
持する第１のレジスタと、該第１のレジスタの値Ｘ１と
第２のレジスタの値Ｘ２とを比較する第１の比較回路
と、該第１のレジスタの値Ｘ１と第３のレジスタの値Ｘ
３とを比較する第２の比較回路と、を有し、Ｘ１がＸ２
よりも小さい場合には前記第２のレジスタの値をＸ１に
置き換え、Ｘ１がＸ３より大きい場合には前記第３のレ
ジスタの値をＸ１に置き換えることを特徴とする請求項
３に記載の電圧増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251793A JP2003069348A (ja) | 2001-08-22 | 2001-08-22 | 電圧増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251793A JP2003069348A (ja) | 2001-08-22 | 2001-08-22 | 電圧増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003069348A true JP2003069348A (ja) | 2003-03-07 |
Family
ID=19080380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001251793A Withdrawn JP2003069348A (ja) | 2001-08-22 | 2001-08-22 | 電圧増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003069348A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014099639A (ja) * | 2014-01-15 | 2014-05-29 | Renesas Electronics Corp | 半導体装置 |
| CN113489462A (zh) * | 2021-07-29 | 2021-10-08 | 北京京东方传感技术有限公司 | 一种电压放大电路、传感器以及电子设备 |
-
2001
- 2001-08-22 JP JP2001251793A patent/JP2003069348A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014099639A (ja) * | 2014-01-15 | 2014-05-29 | Renesas Electronics Corp | 半導体装置 |
| CN113489462A (zh) * | 2021-07-29 | 2021-10-08 | 北京京东方传感技术有限公司 | 一种电压放大电路、传感器以及电子设备 |
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