JP2003069348A - 電圧増幅回路 - Google Patents
電圧増幅回路Info
- Publication number
- JP2003069348A JP2003069348A JP2001251793A JP2001251793A JP2003069348A JP 2003069348 A JP2003069348 A JP 2003069348A JP 2001251793 A JP2001251793 A JP 2001251793A JP 2001251793 A JP2001251793 A JP 2001251793A JP 2003069348 A JP2003069348 A JP 2003069348A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- value
- register
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】微小な入力電圧あるいは、電源電圧に近い入力
電圧に対しても、入出力特性のリニアリティを確保した
電圧増幅回路を提供する。 【解決手段】演算増幅回路5の非反転入力端子(+)に
一端が接続されたコンデンサ3と、非反転入力端子
(+)を直流バイアスする基準電圧源7と、演算増幅回
路の出力端子と反転入力端子(−)との間に接続された
第1の抵抗8と、第1の抵抗8と基準電圧源9との間に
接続された第2の抵抗10と、コンデンサ3の他端に入
力直流電圧Vinに応じた交流電圧を印加するスイッチン
グ回路2とを有する。
電圧に対しても、入出力特性のリニアリティを確保した
電圧増幅回路を提供する。 【解決手段】演算増幅回路5の非反転入力端子(+)に
一端が接続されたコンデンサ3と、非反転入力端子
(+)を直流バイアスする基準電圧源7と、演算増幅回
路の出力端子と反転入力端子(−)との間に接続された
第1の抵抗8と、第1の抵抗8と基準電圧源9との間に
接続された第2の抵抗10と、コンデンサ3の他端に入
力直流電圧Vinに応じた交流電圧を印加するスイッチン
グ回路2とを有する。
Description
【0001】
【発明の属する技術分野】本発明は、電圧増幅回路に関
するものであり、特に0V近辺の微小な入力電圧に対し
て入出力特性のリニアリティ(線形性)を改善した電圧
増幅回路に関する。
するものであり、特に0V近辺の微小な入力電圧に対し
て入出力特性のリニアリティ(線形性)を改善した電圧
増幅回路に関する。
【0002】
【従来の技術】図6に従来の電圧増幅回路の回路図を示
す。演算増幅回路(オペアンプ)100の非反転入力端
子(+)に入力電圧Vinが入力されており、出力は抵抗
101を介して反転入力端子(−)に帰還されている。
また、反転入力端子(−)は抵抗102を介して接地さ
れている。
す。演算増幅回路(オペアンプ)100の非反転入力端
子(+)に入力電圧Vinが入力されており、出力は抵抗
101を介して反転入力端子(−)に帰還されている。
また、反転入力端子(−)は抵抗102を介して接地さ
れている。
【0003】かかる構成の電圧増幅回路は、入力電圧V
inを電圧利得Gvで非反転増幅する。ここで、電圧利得
Gv=(R1+R2)/R2 である。
inを電圧利得Gvで非反転増幅する。ここで、電圧利得
Gv=(R1+R2)/R2 である。
【0004】
【発明が解決しようとする課題】ところで、単一電源の
演算増幅回路(オペアンプ)として、N型、P型、RAIL
TO RAIL型が知られている。しかし、N型、P型、RAIL
TO RAIL型オペアンプのどの方式についても言えること
であるが、入力電圧VNの範囲に不感帯が生じるという
問題があった。
演算増幅回路(オペアンプ)として、N型、P型、RAIL
TO RAIL型が知られている。しかし、N型、P型、RAIL
TO RAIL型オペアンプのどの方式についても言えること
であるが、入力電圧VNの範囲に不感帯が生じるという
問題があった。
【0005】例えば、上述したN型オペアンプにおいて
は、接地電圧(0V)近辺の微小な入力電圧VNに対す
る出力電圧VOUTのリニアリティが悪化し、所望の電圧
利得が得られない。一方、P型オペアンプにおいては、
電源電圧VDD近辺の入力電圧VNに対する出力電圧VOUT
のリニアリティが悪化し、所望の電圧利得が得られな
い。これは従来の回路構成上避けられない問題であっ
た。
は、接地電圧(0V)近辺の微小な入力電圧VNに対す
る出力電圧VOUTのリニアリティが悪化し、所望の電圧
利得が得られない。一方、P型オペアンプにおいては、
電源電圧VDD近辺の入力電圧VNに対する出力電圧VOUT
のリニアリティが悪化し、所望の電圧利得が得られな
い。これは従来の回路構成上避けられない問題であっ
た。
【0006】
【課題を解決するための手段】本発明は上述した課題に
鑑みてなされたものであり、演算増幅回路の非反転入力
端子に一端が接続されたコンデンサと、該非反転入力端
子を直流バイアスする基準電圧源と、前記演算増幅回路
の出力端子と反転入力端子との間に接続された第1の抵
抗と、該第1の抵抗と前記基準電圧源との間に接続され
た第2の抵抗と、前記コンデンサの他端に入力直流電圧
に応じた交流電圧を印加するスイッチング回路と、を有
することを特徴とするものである。
鑑みてなされたものであり、演算増幅回路の非反転入力
端子に一端が接続されたコンデンサと、該非反転入力端
子を直流バイアスする基準電圧源と、前記演算増幅回路
の出力端子と反転入力端子との間に接続された第1の抵
抗と、該第1の抵抗と前記基準電圧源との間に接続され
た第2の抵抗と、前記コンデンサの他端に入力直流電圧
に応じた交流電圧を印加するスイッチング回路と、を有
することを特徴とするものである。
【0007】かかる構成によれば、演算増幅回路の特性
としてリニアリティの安定した動作点にバイアスして増
幅を行わせているので、微小な入力電圧等に対しても、
入出力特性のリニアリティが確保されると共に、所望の
電圧利得を得ることができる。
としてリニアリティの安定した動作点にバイアスして増
幅を行わせているので、微小な入力電圧等に対しても、
入出力特性のリニアリティが確保されると共に、所望の
電圧利得を得ることができる。
【0008】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照しながら説明する。図1は本発明の実施形態
に係る電圧増幅回路を示す回路図である。1は、入力電
圧Vinが入力される入力端子である。
図面を参照しながら説明する。図1は本発明の実施形態
に係る電圧増幅回路を示す回路図である。1は、入力電
圧Vinが入力される入力端子である。
【0009】スイッチSWは、スイッチング回路2から
の制御信号に応じてスイッチングし、入力電圧Vinと接
地電圧(0V)とを交互に切り替えてコンデンサ3の端
子4に印加する。コンデンサ3のもう一方の端子は演算
増幅回路(オペアンプ)5の非反転入力端子(+)に接
続されている。
の制御信号に応じてスイッチングし、入力電圧Vinと接
地電圧(0V)とを交互に切り替えてコンデンサ3の端
子4に印加する。コンデンサ3のもう一方の端子は演算
増幅回路(オペアンプ)5の非反転入力端子(+)に接
続されている。
【0010】また、この非反転入力端子(+)には、バ
イアス抵抗6を介して基準電源7が接続されている。す
なわち、基準電源7は非反転入力端子(+)を基準電圧
Vrefにバイアスしている。
イアス抵抗6を介して基準電源7が接続されている。す
なわち、基準電源7は非反転入力端子(+)を基準電圧
Vrefにバイアスしている。
【0011】また、演算増幅回路5の出力は第1の抵抗
8を介して反転入力端子(−)に帰還されている。そし
て、反転入力端子(−)と基準電源9との間には第2の
抵抗10が接続されている。基準電源9は基準電源7と
等しい基準電圧Vrefを発生する。基準電源7と基準電
源9は共通化してもよい。
8を介して反転入力端子(−)に帰還されている。そし
て、反転入力端子(−)と基準電源9との間には第2の
抵抗10が接続されている。基準電源9は基準電源7と
等しい基準電圧Vrefを発生する。基準電源7と基準電
源9は共通化してもよい。
【0012】また振幅判定回路11は、演算増幅回路5
の出力VOUTの振幅(PEAK TO PEAK)を判定する回路で
ある。
の出力VOUTの振幅(PEAK TO PEAK)を判定する回路で
ある。
【0013】次に、演算増幅回路5の具体的な回路構成
例について説明する。図2に、N型オペアンプの回路図
を示す。このオペアンプは、差動回路50、バイアス回
路51、出力段を構成するソース接地回路52から成
る。
例について説明する。図2に、N型オペアンプの回路図
を示す。このオペアンプは、差動回路50、バイアス回
路51、出力段を構成するソース接地回路52から成
る。
【0014】差動回路50は、差動トランジスタを構成
するNチャネル型MOSトランジスタMN3,MN4、
カレントミラーを構成するPチャネル型MOSトランジ
スタMP1,MP2、及び定電流トランジスタであるN
チャネル型MOSトランジスタMN5から成る。
するNチャネル型MOSトランジスタMN3,MN4、
カレントミラーを構成するPチャネル型MOSトランジ
スタMP1,MP2、及び定電流トランジスタであるN
チャネル型MOSトランジスタMN5から成る。
【0015】また、バイアス回路51はPチャネル型M
OSトランジスタM13,Nチャネル型MOSトランジ
スタM14から構成され、それらの接続点から基準電圧
VBが発生される。この基準電圧VBはMN5、及びソー
ス接地回路52のMOSトランジスタM12のゲートに
印加されている。
OSトランジスタM13,Nチャネル型MOSトランジ
スタM14から構成され、それらの接続点から基準電圧
VBが発生される。この基準電圧VBはMN5、及びソー
ス接地回路52のMOSトランジスタM12のゲートに
印加されている。
【0016】ソース接地回路52は、差動回路50の出
力が印加されたPチャネル型MOSトランジスタM1
1、ソース接地されたNチャネル型MOSトランジスタ
M12から成る。
力が印加されたPチャネル型MOSトランジスタM1
1、ソース接地されたNチャネル型MOSトランジスタ
M12から成る。
【0017】図3には、P型オペアンプの回路図を示
す。このオペアンプは、差動回路53、バイアス回路5
1、出力段を構成するソース接地回路52から成る。
す。このオペアンプは、差動回路53、バイアス回路5
1、出力段を構成するソース接地回路52から成る。
【0018】差動回路53は、上述したN型オペアンプ
のトランジスタ極性を反転したものであり、差動トラン
ジスタがPチャネル型MOSトランジスタMP3,MP
4で構成されている。また、定電流トランジスタを構成
するPチャネル型MOSトランジスタMP5は電源電圧
VDD側に設けられている。
のトランジスタ極性を反転したものであり、差動トラン
ジスタがPチャネル型MOSトランジスタMP3,MP
4で構成されている。また、定電流トランジスタを構成
するPチャネル型MOSトランジスタMP5は電源電圧
VDD側に設けられている。
【0019】次に、図4の動作波形図を参照しながら上
述した電圧増幅回路の動作を説明する。いま、入力端子
1に直流電圧Vinが印加されているとする。スイッチン
グ回路2はスイッチSWを定期的にスイッチングするこ
とにより、コンデンサ3の端子4の電圧Vaは、図のよ
うに0V→Vin→0Vと変化する。すなわち、直流電圧
Vinは振幅Vinの交流電圧に変換される。
述した電圧増幅回路の動作を説明する。いま、入力端子
1に直流電圧Vinが印加されているとする。スイッチン
グ回路2はスイッチSWを定期的にスイッチングするこ
とにより、コンデンサ3の端子4の電圧Vaは、図のよ
うに0V→Vin→0Vと変化する。すなわち、直流電圧
Vinは振幅Vinの交流電圧に変換される。
【0020】演算増幅回路5の非反転入力端子(+)は
コンデンサ3によりカップリングされると共に、基準電
圧Vrefにバイアスされているので、非反転入力端子
(+)の電圧Vbは基準電圧Vrefを中心として変化す
る。コンデンサ3の容量値Cとバイアス抵抗6の抵抗値
rで決まる時定数によって、電圧Vbの波形が定まる。
ここで、コンデンサ3の容量値Cが非反転入力端子
(+)に付随した寄生容量に比べて十分大きくすると、
電圧Vbの振幅はほぼVinに等しくなる。
コンデンサ3によりカップリングされると共に、基準電
圧Vrefにバイアスされているので、非反転入力端子
(+)の電圧Vbは基準電圧Vrefを中心として変化す
る。コンデンサ3の容量値Cとバイアス抵抗6の抵抗値
rで決まる時定数によって、電圧Vbの波形が定まる。
ここで、コンデンサ3の容量値Cが非反転入力端子
(+)に付随した寄生容量に比べて十分大きくすると、
電圧Vbの振幅はほぼVinに等しくなる。
【0021】演算増幅回路5は負帰還されているので、
反転入力端子(−)の電圧Vcは電圧Vbに等しい。した
がって、演算増幅回路5の出力電圧Voutは電圧Vbを電
圧利得Gvで増幅した値となる。すなわち、次の式が成
り立つ。 Vout−Vref=Gv×(Vb−Vref) ここで、Gv=(R1+R2)/R2である。
反転入力端子(−)の電圧Vcは電圧Vbに等しい。した
がって、演算増幅回路5の出力電圧Voutは電圧Vbを電
圧利得Gvで増幅した値となる。すなわち、次の式が成
り立つ。 Vout−Vref=Gv×(Vb−Vref) ここで、Gv=(R1+R2)/R2である。
【0022】したがって、従来回路ではリニア特性の出
ない0V近辺や、VDD付近の電圧が入力された場合に、
非反転入力端子(+)を演算増幅回路5の入出力特性の
リニアリティが良好な電圧点、好ましくは0.5VDDに
バイアスすることにより、リニアリティを確保し、所望
の電圧利得Gvで増幅を行うことができる。
ない0V近辺や、VDD付近の電圧が入力された場合に、
非反転入力端子(+)を演算増幅回路5の入出力特性の
リニアリティが良好な電圧点、好ましくは0.5VDDに
バイアスすることにより、リニアリティを確保し、所望
の電圧利得Gvで増幅を行うことができる。
【0023】次に、振幅判定回路11の具体的な回路構
成例について図5を参照しながら説明する。この振幅判
定回路11は、入力端子12から入力される演算増幅回
路5のアナログ出力値(出力電圧Vout)をサンプリン
グして保持するサンプルホールド回路13と、このサン
プルホールド回路13によって保持されたアナログ出力
値をnビットのデジタル値に変換するAD変換回路14
と、このAD変換回路14のデジタル出力値を一時的に
保持する第1のレジスタ15と、この第1のレジスタ1
5の値X1と第2のレジスタ16の値X2とを比較する
第1の比較回路17と、第1のレジスタ15の値X1と
第3のレジスタ18の値X3とを比較する第2の比較回
路19とを有している。
成例について図5を参照しながら説明する。この振幅判
定回路11は、入力端子12から入力される演算増幅回
路5のアナログ出力値(出力電圧Vout)をサンプリン
グして保持するサンプルホールド回路13と、このサン
プルホールド回路13によって保持されたアナログ出力
値をnビットのデジタル値に変換するAD変換回路14
と、このAD変換回路14のデジタル出力値を一時的に
保持する第1のレジスタ15と、この第1のレジスタ1
5の値X1と第2のレジスタ16の値X2とを比較する
第1の比較回路17と、第1のレジスタ15の値X1と
第3のレジスタ18の値X3とを比較する第2の比較回
路19とを有している。
【0024】ここで、第1の比較回路17により、第1
のレジスタ15の値X1が第2のレジスタ16の値X2
よりも小さいと判定された場合には、第2のレジスタ1
6の値をX1に置き換える。また、第1のレジスタ15
の値X1が第3のレジスタ18の値X3より大きい場合
には第3のレジスタ18の値をX1に置き換える。
のレジスタ15の値X1が第2のレジスタ16の値X2
よりも小さいと判定された場合には、第2のレジスタ1
6の値をX1に置き換える。また、第1のレジスタ15
の値X1が第3のレジスタ18の値X3より大きい場合
には第3のレジスタ18の値をX1に置き換える。
【0025】このような演算処理を十分な期間(例え
ば、出力電圧Voutの1周期以上)逐次繰り返すことに
より、第2のレジスタ16の値として近似的に出力電圧
Voutの最小値Xminが得られ、第3のレジスタ18の値
として近似的に出力電圧Voutの最大値Xmaxが得られ
る。したがって、通常の減算回路によって(Xmax−Xm
in)を算出することにより、出力電圧Voutの振幅をデ
ジタル化した値が得られる。
ば、出力電圧Voutの1周期以上)逐次繰り返すことに
より、第2のレジスタ16の値として近似的に出力電圧
Voutの最小値Xminが得られ、第3のレジスタ18の値
として近似的に出力電圧Voutの最大値Xmaxが得られ
る。したがって、通常の減算回路によって(Xmax−Xm
in)を算出することにより、出力電圧Voutの振幅をデ
ジタル化した値が得られる。
【0026】すなわち、この振幅判定回路11を用いる
ことにより、入力電圧Vinを増幅すると共に、その増幅
された電圧をデジタル変換することができる。例えば、
マイクロコンピュータでは、アナログ入力電圧を演算増
幅回路により増幅した後にAD変換回路によりデジタル
値に変換することが行われる。これに対して、本発明に
よれば、例えば0V近辺の微小な入力電圧をリニアリテ
ィを確保しながら増幅すると共に、その増幅された入力
電圧をデジタル値に変換するという機能も有している。
ことにより、入力電圧Vinを増幅すると共に、その増幅
された電圧をデジタル変換することができる。例えば、
マイクロコンピュータでは、アナログ入力電圧を演算増
幅回路により増幅した後にAD変換回路によりデジタル
値に変換することが行われる。これに対して、本発明に
よれば、例えば0V近辺の微小な入力電圧をリニアリテ
ィを確保しながら増幅すると共に、その増幅された入力
電圧をデジタル値に変換するという機能も有している。
【0027】
【発明の効果】本発明の電圧増幅回路によれば、演算増
幅回路の特性としてリニアリティの安定した動作点にバ
イアスして増幅を行わせているので、微小な入力電圧、
あるいは電源電圧に近い入力電圧に対しても、入出力特
性のリニアリティが確保されると共に、所望の電圧利得
を得ることができるという利点を有する。
幅回路の特性としてリニアリティの安定した動作点にバ
イアスして増幅を行わせているので、微小な入力電圧、
あるいは電源電圧に近い入力電圧に対しても、入出力特
性のリニアリティが確保されると共に、所望の電圧利得
を得ることができるという利点を有する。
【0028】また、演算増幅回路の出力を振幅判定回路
によって信号処理することにより、増幅された入力電圧
を更にデジタル化することが可能になる。
によって信号処理することにより、増幅された入力電圧
を更にデジタル化することが可能になる。
【図1】本発明の実施形態に係る電圧増幅回路の回路図
である。
である。
【図2】本発明の実施形態に係る演算増幅回路の回路図
である。
である。
【図3】本発明の実施形態に係る演算増幅回路の回路図
である。
である。
【図4】本発明の実施形態に係る電圧増幅回路の動作波
形図である。
形図である。
【図5】本発明の実施形態に係る振幅判定回路の回路図
である。
である。
【図6】従来例に係る電圧増幅回路の回路図である。
1 入力端子
2 スイッチング回路
3 コンデンサ
4 端子
5 演算増幅回路(オペアンプ)
6 バイアス抵抗
7,9 基準電源
8,10 第1,第2の抵抗
11 振幅判定回路
12 入力端子
13 サンプルホールド回路
14 AD変換回路
15,16 第1,第2のレジスタ
17,19 第1,第2の比較回路
18 第3のレジスタ
50,53 差動回路
51 バイアス回路
52 ソース接地回路
100 演算増幅回路(オペアンプ)
101,102 抵抗
─────────────────────────────────────────────────────
フロントページの続き
Fターム(参考) 5J066 AA01 AA47 CA21 FA10 HA10
HA17 HA25 HA32 HA38 KA02
KA11 KA12 KA17 KA19 KA33
KA34 MA13 ND01 ND14 ND22
ND23 PD01 TA01 TA06
5J090 AA01 AA47 CA21 FA10 GN01
GN06 HA10 HA17 HA25 HA32
HA38 KA02 KA11 KA17 KA19
KA33 KA34 MA13 TA01 TA06
5J500 AA01 AA47 AC21 AF10 AH10
AH17 AH25 AH32 AH38 AK02
AK11 AK12 AK17 AK19 AK33
AK34 AM13 AT01 AT06 DN01
DN14 DN22 DN23 DP01
Claims (4)
- 【請求項1】 演算増幅回路の非反転入力端子に一端が
接続されたコンデンサと、該非反転入力端子を直流バイ
アスする基準電圧源と、前記演算増幅回路の出力端子と
反転入力端子との間に接続された第1の抵抗と、該第1
の抵抗と前記基準電圧源との間に接続された第2の抵抗
と、前記コンデンサの他端に入力直流電圧に応じた交流
電圧を印加するスイッチング回路と、を有することを特
徴とする電圧増幅回路。 - 【請求項2】 前記スイッチング回路は、入力直流電圧
と接地電圧とを交互にスイッチングして前記コンデンサ
の他端に印加することを特徴とする請求項1に記載の電
圧増幅回路。 - 【請求項3】 前記非反転増幅回路の出力の振幅を判定
する振幅判定回路を有することを特徴とする請求項1又
は2に記載の電圧増幅回路。 - 【請求項4】 前記振幅判定回路は、前記演算増幅回路
のアナログ出力値をサンプリングして保持するサンプル
ホールド回路と、該サンプルホールド回路によって保持
されたアナログ出力値をデジタル値に変換するAD変換
回路と、該AD変換回路のデジタル出力値を一時的に保
持する第1のレジスタと、該第1のレジスタの値X1と
第2のレジスタの値X2とを比較する第1の比較回路
と、該第1のレジスタの値X1と第3のレジスタの値X
3とを比較する第2の比較回路と、を有し、X1がX2
よりも小さい場合には前記第2のレジスタの値をX1に
置き換え、X1がX3より大きい場合には前記第3のレ
ジスタの値をX1に置き換えることを特徴とする請求項
3に記載の電圧増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001251793A JP2003069348A (ja) | 2001-08-22 | 2001-08-22 | 電圧増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001251793A JP2003069348A (ja) | 2001-08-22 | 2001-08-22 | 電圧増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003069348A true JP2003069348A (ja) | 2003-03-07 |
Family
ID=19080380
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001251793A Withdrawn JP2003069348A (ja) | 2001-08-22 | 2001-08-22 | 電圧増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003069348A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014099639A (ja) * | 2014-01-15 | 2014-05-29 | Renesas Electronics Corp | 半導体装置 |
CN113489462A (zh) * | 2021-07-29 | 2021-10-08 | 北京京东方传感技术有限公司 | 一种电压放大电路、传感器以及电子设备 |
-
2001
- 2001-08-22 JP JP2001251793A patent/JP2003069348A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014099639A (ja) * | 2014-01-15 | 2014-05-29 | Renesas Electronics Corp | 半導体装置 |
CN113489462A (zh) * | 2021-07-29 | 2021-10-08 | 北京京东方传感技术有限公司 | 一种电压放大电路、传感器以及电子设备 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7868810B2 (en) | Amplifier circuit and A/D converter | |
US8330537B1 (en) | Low noise, high CMRR and PSRR input buffer | |
JP3584067B2 (ja) | 演算増幅器のための改良された利得向上方法 | |
US8198937B1 (en) | Switched-capacitor amplifier circuit | |
JP2006115003A (ja) | サンプルホールド回路およびそれを用いたパイプラインad変換器 | |
CN109104157B (zh) | 一种自调零运算放大器 | |
KR20150049429A (ko) | 입력 공통모드 전압 샘플링 기반의 차동 증폭기 및 그를 이용한 비교기 | |
JP3007431B2 (ja) | Cmos技法における平衡マイクロホーンの前置増幅器 | |
JP2007174029A (ja) | 利得可変回路及びそれを用いた自動利得制御増幅器 | |
JP2611725B2 (ja) | カスコード回路 | |
JPH10163773A (ja) | 電流増幅装置およびこれを用いた電流モードのアナログ−ディジタル変換器 | |
JP4255733B2 (ja) | コンパレータ、差動増幅器、2段増幅器及びアナログ/ディジタル変換器 | |
US10686464B2 (en) | Latched comparator and analog-to-digital converter making use thereof | |
KR101106424B1 (ko) | 차동 증폭기, 2단 증폭기, 및 아날로그/ 디지털 변환기 | |
JP2003069348A (ja) | 電圧増幅回路 | |
US6985030B2 (en) | Differential amplifier, two-stage amplifier including the differential amplifier, and analog-to-digital converter including the differential amplifier | |
US5835046A (en) | Analog-to-digital converter for differential signals | |
JPH043520A (ja) | 比較回路 | |
JP3673058B2 (ja) | コンパレータ回路 | |
Srinivasan et al. | Linear current-to-voltage and voltage-to-current converters | |
JP3968529B2 (ja) | 差動増幅器、2段増幅器、及びアナログ/ディジタル変換器 | |
WO2003103141A1 (ja) | 差動増幅器及び同差動増幅器を具備する2段増幅器並びに同2段増幅器を具備するアナログ/ディジタル変換器 | |
KR20200081238A (ko) | 연산 증폭기의 이득-대역폭을 제어하기 위한 증폭기 회로 및 방법 | |
JP2002374131A (ja) | 演算増幅器オフセット電圧自動校正回路 | |
JP2006254419A (ja) | 差動増幅器、2段増幅器、及びアナログ/ディジタル変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080729 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090709 |