JP2003068892A

JP2003068892A - 不揮発性半導体メモリ装置の製造方法

Info

Publication number: JP2003068892A
Application number: JP2001254458A
Authority: JP
Inventors: Kazumasa Nomoto; 和正野本; Hiroshi Aozasa; 浩青笹; Ichiro Fujiwara; 一郎藤原; Nobufumi Tanaka; 伸史田中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-08-24
Filing date: 2001-08-24
Publication date: 2003-03-07
Anticipated expiration: 2021-08-24
Also published as: JP4734799B2

Abstract

(57)【要約】【課題】電荷注入速度を向上させるために有効な、製造
条件の変更指針（パラメータ）を新たに提案し、このパ
ラメータに基づいて決定された条件を用いた製造方法を
提供する。【解決手段】チャネルが形成される半導体ＣＨ表面に、
電荷蓄積膜ＣＳを含む複数の誘電体膜ＢＴＭ，ＣＳ，Ｔ
ＯＰからなるゲート誘電体膜を形成する。そのうち電荷
蓄積膜ＣＳの形成工程が、所定のバイアス条件下で所望
の電荷注入速度が達成されるために必要な、当該電荷蓄
積膜内のＳｉ−Ｈボンド面密度の下限値を決定する工程
と、Ｓｉ−Ｈボンド面密度が下限値以上となる成膜条件
（例えば、ガス流量比）を決定する工程と、決定した成
膜条件に従って電荷蓄積膜ＣＳを成膜する工程とを含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュＥＥＰ
ＲＯＭ(Flash Electrically Erasable and Programmabl
e ROM)に代表される電荷トラップを電荷蓄積手段とする
不揮発性半導体メモリ装置の製造方法に関する。

【０００２】

【従来の技術】電荷トラップを電荷蓄積手段とする不揮
発性半導体メモリ装置は、代表的なものとして、いわゆ
るＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconduct
or) 型と、ＭＮＯＳ(Metal-Nitride-Oxide-Semiconduct
or) とが知られている。

【０００３】何れの不揮発性メモリ装置においても、チ
ャネルが形成される半導体上に複数の誘電体膜を積層さ
せてゲート誘電体膜を形成し、さらにその上にゲート電
極を積層させた構造を有する。ゲート誘電体膜の一構成
膜として、電荷トラップが多い窒化シリコン（ＳｉＮ
_X ）または酸化窒化シリコン（ＳｉＯ_y Ｎ_X ）からな
り、当該メモリ装置に閾値電圧シフトをもたらす電荷が
主に注入され蓄積される膜（以下、電荷蓄積膜）を含
む。電荷蓄積膜とチャネルが形成される半導体との間に
は、エネルギー的に両者の電位障壁となる膜が形成され
ている。この膜は、ゲート誘電体膜内の最下層に位置す
るため“ボトム膜”と称せられたり、あるいは、電荷の
注入および引き抜きを行うときに電荷がトンネル伝導す
ることから“トンネル膜”とも称せられる。

【０００４】ＭＯＮＯＳ型では、電荷蓄積膜とゲート電
極との間に、もう１つ電位障壁膜（トップ膜）が形成さ
れている。これに対し、ＭＮＯＳ型では、このトップ膜
が不要な程度まで電荷蓄積膜を厚くしている。近年の高
速動作化および低電圧化の要請に対して、ＳｉＯ₂ 膜換
算値でゲート誘電体膜を薄くできるＭＯＮＯＳ型のほう
が、ＭＮＯＳ型よりも適合している。

【０００５】ＭＯＮＯＳ型不揮発性メモリ装置におい
て、トンネル伝導機構を利用してチャネル側から電荷蓄
積膜へ電荷を注入する場合、ゲート電極に十分高い電圧
（典型的には、１０数Ｖ）を印加して、ボトム膜内に高
い電界を生じさせる。一般に、この電界の強さおよびボ
トム膜の材料，膜厚に応じて決まる電気伝導機構、すな
わちダイレクトトンネリング現象あるいはＦＮ(Fowler-
Nordheim) トンネリング現象によりボトム誘電膜内を電
荷が伝導し、電荷蓄積膜に注入される。このトンネル注
入は、チャネル全面から行う場合と、ソースまたはドレ
インの一方または双方から行う場合がある。

【０００６】また、他の代表的な電荷注入方法として
は、いわゆるＣＨＥ（チャネルホットエレクトロン）注
入法など、チャネル内でボトム膜の障壁高さを越えるま
で電荷をエネルギー的に励起する方法がある。

【０００７】

【発明が解決しようとする課題】従来の書き込み時の電
荷注入の高速化は、主に、電荷注入動作の物理現象を変
更したり、ゲートやドレインに印加する電圧値の最適
化、ゲート誘電体膜（ＯＮＯ膜）の材料および膜厚の最
適化によって行われてきた。このうち、ＯＮＯ膜の材料
および膜厚の最適化は、変化させるパラメータが少な
く、また、電荷保持特性やエンディランス特性など信頼
性の確保、低電圧動作への配慮などの観点から変化させ
るパラメータの範囲に制約が多かった。

【０００８】このため、更なる電荷注入速度の高速化の
ためには、根本的に、デバイス構造や新たな動作原理の
検討が必要となってきている。しかし、このような根本
的な検討には時間がかかり、また新たに解決すべき課題
が派生することが多いので容易でない。そこで、現状の
デバイス構造において、電荷注入速度を向上させるため
に有効で、かつ変更可能な新たなパラメータまたは開発
方針が必要とされていた。

【０００９】本発明の第１の目的は、現状のデバイス構
造において電荷注入速度を向上させるために有効な、製
造条件の変更指針（パラメータ）を新たに提案し、この
パラメータに基づいて決定された条件を用いた製造方法
を提供することである。本発明の第２の目的は、電荷注
入速度を向上させる方向に上記パラメータを変化させる
処理を提案し、この処理を用いた不揮発性半導体メモリ
装置の製造方法を提供することにある。

【００１０】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の第１の観点に係る不揮発性半導体メ
モリ装置の製造方法は、チャネルが形成される半導体表
面に、電荷蓄積膜を含む複数の誘電体膜からなるゲート
誘電体膜を形成する工程を含む不揮発性半導体メモリ装
置の製造方法であって、電荷蓄積膜の形成工程が、所定
のバイアス条件下で所望の電荷注入速度が達成されるた
めに必要な、当該電荷蓄積膜内のＳｉ−Ｈボンド面密度
の下限値を決定する工程と、Ｓｉ−Ｈボンド面密度が下
限値以上となる成膜条件を決定する工程と、決定した成
膜条件に従って電荷蓄積膜を成膜する工程とを含む。た
とえば、このＳｉ−Ｈボンド面密度の下限値を５×１０
¹³ｃｍ^-2とする。

【００１１】この製造方法では、新たに提案した、Ｓｉ
−Ｈボンド面密度というパラメータを利用している。具
体的には、電荷蓄積膜の形成時に、まず、所定のバイア
ス条件下で所望の電荷注入速度が達成されるために必要
な、電荷蓄積膜内のＳｉ−Ｈボンド面密度の下限値を決
定する。たとえば、Ｓｉ−Ｈボンド面密度の下限値を５
×１０¹³ｃｍ ^-2とすると、５ｎｍの電荷蓄積膜のＳｉ−
Ｈボンド体積密度の下限値は約１×１０²⁰ｃｍ^-3とな
る。つぎに、Ｓｉ−Ｈボンド面密度が下限値以上となる
成膜条件、たとえばシリコン窒化膜形成時のジクロルシ
ラン（ＤＣＳ）とアンモニアのガス流量比、基板温度、
圧力を決定する。このうち、変化させる条件は１つでも
複数でもよい。その後、決定した成膜条件に従って電荷
蓄積膜を成膜する。

【００１２】シリコン（Ｓｉ）のダングリングボンド
は、電子または正孔のトラップサイトになると考えられ
ている。また、Ｓｉダングリングボンドは確率的に、そ
の多くが水素により終端されていると考えられる。した
がって、Ｓｉ−Ｈボンド密度が高い膜は、トラップサイ
ト密度も高い。トラップサイト密度が高いと、それだけ
電子または正孔を捕獲する確率が高くなり、その結果、
Ｓｉ−Ｈボンド密度が高い電荷蓄積膜を用いると書き込
み時などの電荷注入速度が向上する。

【００１３】上記第２の目的を達成するために、本発明
の第２の観点に係る不揮発性半導体メモリ装置の製造方
法は、チャネルが形成される半導体表面に、電荷蓄積膜
を含む複数の誘電体膜からなるゲート誘電体膜を形成す
る工程を含む不揮発性半導体メモリ装置の製造方法であ
って、電荷蓄積膜の成膜後に、温度を上げていったとき
水素離脱が急激に進む温度以上の温度で、かつ水素を含
まないガスの雰囲気中でアニールする工程を含む。たと
えば、上記水素離脱が急激に進む温度が４００℃であ
る。また、アニールの雰囲気ガスが一酸化窒素ＮＯ、ア
ニールの温度が９００℃である。

【００１４】この製造方法では、電荷蓄積膜の成膜後に
水素離脱、すなわちトラップサイトの増大を目的として
アニールを行うものである。このアニール温度は、Ｓｉ
−Ｈボンドが切れて水素離脱が十分に活発となる温度で
ある。水素が離脱した後に、トラップサイトが形成され
る。また、ガス雰囲気は、水素を含まないことが要件と
なる。水素を含む雰囲気中では電荷蓄積膜からの水素離
脱が進まなかったり、条件によっては水素が膜中に取り
込まれることから、これらを防止するためである。

【００１５】

【発明の実施の形態】第１実施形態第１実施形態は、本発明の第１の観点に係り、Ｓｉ−Ｈ
ボンド面密度をパラメータとして用いた成膜工程を含む
不揮発性半導体メモリ装置の製造方法に関する。

【００１６】図１は、ＭＯＮＯＳ型メモリトランジスタ
の概略断面図である。このメモリトランジスタは、たと
えばＰ型シリコンウエハ，Ｐ型ＳＯＩ層などの半導体
（以下、基板ＳＵＢという）に形成されている。基板Ｓ
ＵＢの表面に、必要に応じて、たとえばＬＯＣＯＳ(Loc
al Oxidation of Silicon)またはＳＴＩ(Shallow Trenc
h Isolation)などにより形成された誘電体分離層ＩＳＯ
が形成されている。この誘電体分離層ＩＳＯが形成され
ていない基板表面部分が当該トランジスタのチャネル形
成領域ＣＨとなる。

【００１７】チャネル形成領域ＣＨ上に、ボトム膜ＢＴ
Ｍ、主に電荷蓄積を担う電荷蓄積膜ＣＳ、トップ膜ＴＯ
Ｐ、およびゲート電極ＧＥが積層されている。

【００１８】ボトム膜ＢＭＴは、基板ＳＵＢと電荷蓄積
膜ＣＳとの間の電位障壁として機能し、たとえば１〔ｎ
ｍ〕〜１０〔ｎｍ〕程度の膜厚を有する二酸化シリコン
ＳｉＯ₂ からなる。電荷蓄積膜ＣＳは、窒化シリコンま
たは酸化窒化シリコンからなる。ここでは、ジルロルシ
ラン（ＤＣＳ）とアンモニアを原料ガスとするＣＶＤに
より形成した、たとえば１〔ｎｍ〕〜１０〔ｎｍ〕程度
の膜厚を有する窒化シリコンの膜からなる。トップ膜Ｔ
ＰＯは、たとえばＣＶＤにより作製した二酸化シリコン
ＳｉＯ₂ からなり、その膜厚は１〔ｎｍ〕〜１０〔ｎ
ｍ〕程度である。ゲート電極ＧＥは、ＣＶＤ法により形
成し高濃度に不純物がドーピングされたドープト多結晶
シリコン、または、ドープト多結晶シリコンと、その上
に形成されたＷＳｉ₂ ，ＴｉＮ，ＴａＳｉ₂ ，ＴｉＳｉ
₂ ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ａｕ等との蓄積膜からな
る。

【００１９】このような構成のゲート積層構造の両側の
基板表面に、いわゆるＬＤＤ(Lightly Doped Drain) を
有した２つのソース領域Ｓ，ドレイン領域Ｄが互いに離
れて形成されている。ソース領域Ｓとドレイン領域Ｄの
濃度プロファイル，形状は対称に形成されている。ま
た、ゲート積層構造の両側面には、いわゆるサイドウォ
ールと称せられる絶縁層ＳＷが形成されている。サイド
ウォールＳＷ直下に位置する基板領域に、Ｎ型不純物が
比較的低濃度で浅く導入されることにより、Ｎ^- 不純物
領域（ＬＤＤ）が形成されている。また、サイドウォー
ルＳＷを自己整合マスクとして、その両外側にｎ型不純
物を比較的高濃度で深くまで導入することにより、ソー
ス領域Ｓおよびドレイン領域Ｄの主体をなすＮ⁺ 不純物
領域が形成されている。なお、サイドウォールＳＷおよ
びＬＤＤは省略可能である。特に図示しないが、ソース
領域Ｓ，ドレイン領域Ｄの上に、ドープド多結晶シリコ
ンまたは金属などからなるソース電極，ドレイン電極が
形成されている。

【００２０】以下、このメモリトランジスタの製造方法
を、図面を参照しながら説明する。ここで、図２〜図８
は、このトランジスタの製造における断面図である。図
２に示すように、基板ＳＵＢ上にＬＯＣＯＳ法またはＳ
ＴＩ法により誘電体分離層ＩＳＯを形成する。また、必
要に応じて、メモリトランジスタの閾値電圧を調整する
ための不純物ドーピングを、たとえばイオン注入により
行う。

【００２１】８００〔℃〕から１０００〔℃〕に昇温し
た基板ＳＵＢの表面を酸素Ｏ₂ または酸化二窒素Ｎ₂ Ｏ
に曝すことにより、１〔ｎｍ〕程度の二酸化シリコン膜
を形成する。基板温度を８００〔℃〕から１０００
〔℃〕に保った状態で、二酸化シリコン膜の表面をアン
モニアＮＨ₃ に数１０分間曝し、二酸化シリコン膜表面
を窒化する。この高温窒化処理は、つぎのシリコン窒化
膜の堆積時のインキュベーション時間を低減するためで
ある。これにより、図３に示すように、約１〔ｎｍ〕の
ボトム膜ＢＴＭが基板ＳＵＢのチャネル形成領域上に形
成される。

【００２２】次に、ボトム膜ＢＴＭ上に電荷蓄積膜ＣＳ
をＣＶＤにより堆積するが、本実施形態では、必要な電
荷注入速度を達成するためのＳｉ−Ｈボンド密度を求
め、そのＳｉ−Ｈボンド密度を満たすＣＶＤ成膜条件を
選択する。ＣＶＤ成膜条件としては、ガス流量比，基板
温度，圧力のうち１つまたは複数を用いる。ここでは、
必要なＳｉ−Ｈボンド密度に応じて変化させる製造パラ
メータとしてガス流量比を用いた場合を例示する。

【００２３】図９は、ガス流量比とＳｉ−Ｈボンド（体
積）密度との関係を示すグラフである。このグラフを得
たときの条件出しでは、基板温度７３０℃、圧力１００
Ｐａと一定にして、ジクロルシラン（ＤＣＳ：ＳｉＨ₂
Ｃｌ₂ ）とアンモニアＮＨ₃の流量比〔ＤＣＳ〕／〔Ｎ
Ｈ₃ 〕を種々変えたサンプルを作り、それをフーリエ変
換赤外分光解析してＳｉ−Ｈボンド密度を求めた。ここ
で、必要な電荷注入速度を達成するためのＳｉ−Ｈボン
ド密度は、１×１０²⁰ｃｍ^-3以上が望ましい。その根拠
となる電荷注入速度との関係は後述する。このグラフよ
り、流量比〔ＤＣＳ〕／〔ＮＨ₃ 〕とＳｉ−Ｈボンド密
度はほぼ比例関係にあり、流量比〔ＤＣＳ〕／〔ＮＨ
₃ 〕が０．０１以上あれば、Ｓｉ−Ｈボンド密度の下限
値（１×１０²⁰ｃｍ^-3）を十分に満足することが分か
る。

【００２４】このグラフより、たとえば〔ＤＣＳ〕＝
〔ＮＨ₃ 〕＝１００〔ｓｃｃｍ〕（流量比＝１）を選択
して、その流量でジクロルシラン（ＤＣＳ）とアンモニ
アＮＨ ₃ をチャンバ内に流し、また、所定のチャンバ内
圧力（１００〔Ｐａ〕），基板温度７３０〔℃〕の下
で、シリコン窒化膜のＣＶＤを行う。所定時間経過後に
ＣＶＤを止めると、図４に示すように、数ｎｍのシリコ
ン窒化膜（電荷蓄積膜ＣＳ）がボトム膜ＢＴＭ上に形成
される。

【００２５】基板温度を６００〔℃〕から８００〔℃〕
の範囲内で保ち、ＤＣＳと酸化二窒素Ｎ₂ Ｏをそれぞれ
数１００〔ｓｃｃｍ〕の所定流量で、かつチャンバ内の
圧力が１００〔Ｐａ〕となる条件で流し、二酸化シリコ
ンＳｉＯ₂ のＣＶＤを行う。所定時間経過後にＣＶＤを
止めると、図５に示すように、数ｎｍのトップ膜ＴＯＰ
が電荷蓄積膜ＣＳ上に形成される。なお、このＣＶＤに
代えて、電荷蓄積膜ＣＳの表面を例えばパイロジェニッ
ク酸化法などで熱酸化することにより、あるいは熱酸化
とＣＶＤの組合せによりトップ膜ＴＯＰを形成してもよ
い。

【００２６】ゲート電極ＧＥとなる高濃度不純物がドー
ピングされた多結晶シリコンと、銅（Ｃｕ），アルミニ
ウム（Ａｌ），金（Ａｕ），タングステン（Ｗ），チタ
ン（Ｔｉ），タングステンシリサイド（ＷＳｉ₂ ），タ
ンタルシリサイド（ＴａＳｉ ₂ ），チタンナイトライド
（ＴｉＮ）などの金属との積層膜を、ＣＶＤ法またはＰ
ＶＤ法により形成する。これにより、図６に示すよう
に、５０〔ｎｍ〕〜２００〔ｎｍ〕程度の厚さのゲート
電極ＧＥが、トップ膜ＴＯＰの上に形成される。

【００２７】とくに図示しないが、必要に応じてドライ
エッチング耐性の優れた誘電体（たとえばＳｉＯ₂ ）の
パターンを形成し、この誘電体あるいはレジストをマス
クとして異方性のあるエッチング、たとえばＲＩＥ(Rea
ctive Ion Etching)を行う。これにより、図７に示すよ
うに、ゲート電極ＧＥ，トップ膜ＴＯＰ，電荷蓄積膜Ｃ
Ｓがパターンニングされる。

【００２８】つぎに、図８に示すように、ゲート電極を
自己整合マスクとしボトム膜ＢＴＭをスルー膜として、
基板表面にＮ型不純物を低濃度でイオン注入し、Ｎ^- 不
純物領域（ＬＤＤ領域）を形成する。このイオン注入で
は、たとえば砒素イオン（Ａｓ⁺ ）を１〜５×１０
¹³〔ｃｍ^-2〕ほどのドーズでドーピングする。その後、
ＣＶＤによりＳｉＯ₂ 膜を１００〔ｎｍ〕〜２００〔ｎ
ｍ〕程度堆積し、これをＲＩＥ等の異方性エッチングに
よりエッチバックする。これにより、ゲート電極ＧＥの
側面にサイドウォールＳＷが形成される。

【００２９】この状態で、サイドウォールＳＷ外側の基
板表面にＮ型不純物を高濃度でイオン注入し、図１に示
すソース領域Ｓおよびドレイン領域Ｄを形成する。この
イオン注入では、たとえば、ゲート電極ＧＥおよびサイ
ドウォールＳＷをマスクとして自己整合的にＡｓ⁺ を１
〜５×１０¹⁵〔ｃｍ^-2〕ほどのドーズでドーピングす
る。その後、ソース電極およびドレイン電極の形成など
を行って、当該メモリトランジスタを完成させる。

【００３０】つぎに、メモリトランジスタの第１のバイ
アス設定例および動作を説明する。書き込み時に、基板
ＳＵＢの電位を基準としてソース領域Ｓ，ドレイン領域
Ｄを０Ｖで保持し、ゲート電極ＧＥに正の電圧、たとえ
ば１０Ｖのパルスを印加する。このとき、チャネル形成
領域ＣＨに電子が蓄積されて反転層（チャネル）が形成
され、そのチャネル全面で電子がボトム膜ＢＴＭをトン
ネル効果により伝導し、電荷蓄積膜ＣＳ内の電荷トラッ
プに捕獲される。

【００３１】読み出し時に、基板ＳＵＢの電位を基準と
してソース領域Ｓ，ドレイン領域Ｄの一方に０Ｖを印加
し、他方にたとえば１．５Ｖを印加し、電荷蓄積膜ＣＳ
内の捕獲電子数を閾値電圧に影響がでるまで変化させな
い範囲の電圧、たとえば２．５Ｖをゲート電極ＧＥに印
加する。このバイアス条件下、電荷蓄積膜ＣＳ内の捕獲
電子の有無または捕獲電子量に応じてチャネルの導電率
が顕著に変化する。このチャネルの伝導度の差は、チャ
ネルの電流量またはドレイン電圧変化に効果的に変換さ
れる。このチャネルの電流量またはドレイン電圧変化
を、たとえばセンスアンプなどの検出回路で増幅し記憶
情報として外部に読み出す。なお、この第１のバイアス
設定例では、書き込みをチャネル全面で行ったため、ソ
ースとドレインの電圧印加方向を上記と逆にしても読み
出しが可能である。

【００３２】消去時に、基板ＳＵＢの電位を基準とし２
つのソース領域Ｓ，ドレイン領域Ｄの双方に０Ｖを印加
し、ゲート電極ＧＥに負の電圧、たとえば−１０Ｖのパ
ルスを印加する。このとき、電荷蓄積膜ＣＳ内で保持さ
れていた電子がボトム膜ＢＴＭをトンネルしてチャネル
形成領域ＣＨに強制的に引き抜かれる。これにより、メ
モリトランジスタは、その電荷蓄積膜ＣＳ内の捕獲電子
量が十分低い書き込み前の状態（消去状態）に戻され
る。

【００３３】つぎに、メモリトランジスタの第２のバイ
アス設定例および動作を説明する。書き込み時に、基板
ＳＵＢの電位を基準としてソース領域Ｓ，ドレイン領域
Ｄの一方に０Ｖ、他方に５Ｖを印加し、ゲート電極ＧＥ
に正の電圧、たとえば５Ｖのパルスを印加する。このと
き形成されたチャネル内にソースから供給された電子
が、ソースとドレイン間の電界により加速されてドレイ
ン端部側で高い運動エネルギーを得てホットエレクトロ
ンとなる。ホットエレクトロンの一部が、ボトム膜ＢＴ
Ｍで規定されるポテンシャル障壁高さより高いエネルギ
ーを持つと、それらの電子は散乱過程によってボトム膜
ＢＴＭをトンネルし、電荷蓄積膜ＣＳ内の電荷トラップ
に捕獲される。

【００３４】読み出しは、第１のバイアス設定例と同様
に行う。ただし、第２のバイアス設定例では、書き込み
時に５Ｖを印加したドレイン側に電荷が蓄積されるた
め、読み出しでは、この電荷蓄積側がソースとなるよう
にソースとドレイン間に電圧を印加する必要がある。消
去時では、第１のバイアス設定時と同様にＦＮトンネリ
ングを用いるか、または、バンド−バンド間トンネリン
グを用いる。後者の方法では、基板電位を基準としてソ
ース領域Ｓ，ドレイン領域Ｄの一方または双方に５Ｖを
印加し、５Ｖを印加しない側を０Ｖで保持し、ゲート電
極ＧＥに−５Ｖを印加する。５Ｖを印加したソース領域
またはドレイン領域Ｄの表面が空乏化し、その空乏層内
が高電界となるためにバンド−バンド間トンネル電流が
発生する。バンド−バンド間トンネル電流に起因した正
孔は電界で加速されて高エネルギーを得る。この高いエ
ネルギーの正孔はゲート電圧に引きつけられて電荷蓄積
膜ＣＳ内の電荷トラップに注入される。その結果、電荷
蓄積膜内の蓄積電子は注入された正孔により電荷が打ち
消され、当該メモリトランジスタが消去状態、すなわち
しきい値電圧が低い状態に戻される。

【００３５】つぎに、メモリトランジスタの第３のバイ
アス設定例および動作を説明する。バイアス設定の基本
は第２のバイアス設定例と同様であるが、この第３のバ
イアス設定例では２ビットを１メモリトランジスタ内に
記憶する動作を説明する。第１の情報の書き込み時に、
基板ＳＵＢの電位を基準としてソース領域，ドレイン領
域Ｄの一方に０Ｖ、他方に５Ｖを印加し、ゲート電極Ｇ
Ｅに正の電圧、たとえば１０Ｖのパルスを印加する。こ
のとき形成されたチャネル内を電子が、電界加速されて
ドレイン端部側で高い運動エネルギーを得てホットエレ
クトロンとなる。ホットエレクトロンの一部が、ボトム
膜ＢＴＭで規定されるポテンシャル障壁高さより高いエ
ネルギーを持つと、それらの電子は散乱過程によってボ
トム膜ＢＴＭをトンネルし、電荷蓄積膜ＣＳ内の電荷ト
ラップに捕獲される。第２の情報の書き込み時に、ソー
ス領域とドレイン領域Ｄの電圧を上記した第１の情報の
書き込み時と逆にする。上記した第１の情報の書き込み
時には、５Ｖを印加した側からチャネルホットエレクト
ロンが注入され、電荷蓄積膜ＣＳの他方端部を中心とし
た一部の領域に電子が捕獲されている。これに対し、こ
の第２の情報の書き込みでは、電荷蓄積膜ＣＳの一方端
部側に第１の情報とは独立に２値情報（第２の情報）を
書き込むために、２つの領域ＳまたはＤの他方に０Ｖを
印加し、一方に５Ｖを印加する。０Ｖを印加した他方の
側から供給された電子は、５Ｖを印加した側でホットエ
レクトロン化し、電荷蓄積膜の一方側の一部に注入され
る。なお、この第３の動作例で２つの２ビット情報が互
いに重ならないように、電子の注入量およびメモリトラ
ンジスタのゲート長が決められる。

【００３６】この２ビット情報の読み出しでは、読み出
し対象の情報が書き込まれた側に近いほうの領域Ｓまた
はＤがソースとなるように、ソースとドレイン間の電圧
印加方向が決められる。第１の情報を読み出す際には、
第１の情報に近い他方の領域ＳまたはＤに０Ｖを印加
し、一方の領域ＳまたはＤに１．５Ｖを印加し、電荷蓄
積膜ＣＳ内の捕獲電子数を閾値電圧に影響がでるまで変
化させない範囲の電圧、たとえば２．５Ｖをゲート電極
ＧＥに印加する。このバイアス条件下、電荷蓄積膜ＣＳ
内のソース側端部に存在する捕獲電子の有無または捕獲
電子量に応じてチャネルの導電率が顕著に変化する。こ
のとき、ドレイン側近傍ではドレイン電圧によって電子
に対するポテンシャルが、電荷蓄積膜ＣＳのドレイン側
端部の電子の有無にかかわらず低くなっている。また、
この読み出し時にドレイン端部がピンチオフ状態となる
ため、電荷蓄積膜ＣＳのドレイン側端部の電子の有無が
チャネルの伝導度に対する影響が小さくなる。すなわ
ち、トランジスタのしきい値電圧は、より低い電界のソ
ース側の捕獲電子の量を反映したものとなるため、この
バイアス条件下では第１の情報が検出回路によって読み
出される。一方、第２の情報を読み出す際には、第２の
情報に近い一方の領域ＳまたはＤに０Ｖを印加し、他方
の領域ＳまたはＤに１．５Ｖを印加し、ゲート電極ＧＥ
に２．５Ｖを印加する。このバイアス条件下では、０Ｖ
を印加した側が低電界となるため、上記した第１の情報
の読み出し時と同様な原理で第２の情報が読み出され
る。

【００３７】消去時では、第１のバイアス設定時と同様
にＦＮトンネリングを用いるか、または、第２のバイア
ス設定時と同様にバンド−バンド間トンネリングを用い
る。

【００３８】図１０に、電荷蓄積膜ＣＳのＳｉ−Ｈボン
ド密度を５×１０²⁰ｃｍ^-3としたメモリトランジスタの
書き込み特性を示す。この書き込み特性の測定では、ゲ
ート電圧Ｖｇをパラメータとして、ゲート電圧パルスの
発生時間を１μｓから１０ｓの範囲で変化させ、このと
きの閾値電圧Ｖthを調べた。このメモリトランジスタの
電子注入速度（書き込み速度）から要求されるスペック
は、ゲート電圧Ｖｇ＝１０Ｖを１ｍｓ印加した時に閾値
電圧変化ΔＶthが２Ｖ以上となることである。このメモ
リトランジスタは、このスペックを十分満たしている。
また、同じゲート電圧下で閾値電圧変化ΔＶthが２Ｖと
なるのは、書き込みパルス時間が数百μｓ程度であり、
さらに短時間で書き込み完了させる余地がある。

【００３９】比較例として、電荷蓄積膜ＣＳのＳｉ−Ｈ
ボンド密度を１×１０²⁰ｃｍ^-3未満としたメモリトラン
ジスタを作製した。その書き込み特性のグラフを、図１
１に示す。この比較例は、本実施形態で規定しているＳ
ｉ−Ｈボンド密度の下限値１×１０²⁰ｃｍ^-3を満足しな
いので、書き込み速度から要求されるスペック（ΔＶth
≧２Ｖ at Ｖｇ：１０Ｖ，１ｍｓ）をクリアできていな
い。このメモリトランジスタで、スペックをクリアする
には、書き込みパルス時間が数十ｍｓ必要となる。この
電荷蓄積膜厚が５ｎｍのデバイスでは、上記スペック下
限値を満足するＳｉ−Ｈボンド密度は１×１０²⁰ｃｍ^-3
程度であることが確かめられている。

【００４０】最後に、Ｓｉ−Ｈボンド密度と電子注入速
度との関係について、理論的考察を行ったので、その概
要について簡単に述べる。ここでの考察では、Ｓｉ−Ｈ
ボンド密度と正の相関がある電子トラップ面密度Ｎ_trap
を用いる。また、電子注入速度は直接測定できないの
で、電子注入速度に正の相関があるパラメータとして、
閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔを用いる。
より正確には、蓄積電荷量がゼロのとき閾値電圧差の時
間変化率ｄΔＶth(t) ／ｄｔ｜_t=0 を用いる。なぜな
ら、蓄積電荷による影響がないときにこそ電子注入速度
の真の値が得られ、また、電子トラップ面密度Ｎ_trapと
の相関関係がもっとも強いと考えられるからである。

【００４１】以下、閾値電圧差の時間変化率ｄΔＶth
(t) ／ｄｔ｜_t=0 の値、および、ｄΔＶth(t) ／ｄｔ｜
_t=0 とＳｉ−Ｈボンド密度との関係を実験的に求め、そ
の関係を示す理論式を導出した。

【００４２】まず、流量比を５，０．０５，０．０１と
変えた３種類の試料を用意し、その書き込み特性を測定
した。図１２は、この測定データを基に、縦軸を閾値電
圧差の時間変化率ｄΔＶth(t) ／ｄｔをとり、横軸にゲ
ート電圧パルス時間をとったグラフである。このグラフ
から流量比を上げてＳｉ−Ｈボンド密度が高いほど（図
９参照）、閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔ
が高く、電子注入速度が速いことが分かる。また、この
グラフ線を外挿した縦軸との交点の値は、Ｓｉ−Ｈボン
ド密度に比例するｄΔＶth(t) ／ｄｔ｜_t=0 を示す。

【００４３】Ｓｉ−Ｈボンド密度（トラップサイト密
度）が電子注入速度（書き込み速度）に依存しているこ
とは、次のモデルと、実験結果を比較することで確かめ
るこができる。時刻ｔにおける電界をＥ(t) とし、その
電界が印加されることによりトンネル酸化膜（ボトム膜
ＢＴＭ）内を流れる注入電流をＪ_inj (t) とする。印加
電界が十分高く、電流注入がＦＮトンネリングにより行
われたとすると、注入電流をＪ _inj (t) は次式（１）に
より表される。

【数１】ここで、Ａ，Ｂは電界に依存しない定数である。

【００４４】シリコン窒化膜における電子の捕獲率が、
トラップ面密度Ｎ_trapと、その捕獲断面積σ_trapとの積
に比例するとする。ボトム膜ＢＴＭ／窒化シリコン膜Ｃ
Ｓ／トップ膜ＴＯＰのＳｉＯ₂ 換算等価膜厚をｔ_EOT 、
窒化シリコン膜中の捕獲電子の電荷中心とゲート電極Ｇ
Ｅ間の容量をＣｇとすると、トンネル酸化膜（ボトム膜
ＢＴＭ）にかかる電界の時間変化は、次式（２）のよう
になる。

【数２】

【００４５】以上の式を解くことにより、時刻ｔにおけ
る消去状態からの閾値電圧差ΔＶth(t) は、次式（３）
のように導出される。

【数３】

【００４６】以上の関係から、初期の書き込み速度（ｄ
ΔＶth(t) ／ｄｔ｜_t=0 に比例）とトラップ面密度Ｎ
_trapとの関係は、次式（４）のように比例することが分
かる。

【数４】

【００４７】実際に、フーリエ変換赤外分光解析により
求めたＳｉ−Ｈボンド密度と、図１２の外挿により求め
たｄΔＶth(t) ／ｄｔ｜_t=0 とを比較すると、図１３に
示すように、両者は比例関係にあることが分かった。ま
た、このモデル式の理論曲線を書き込み特性の測定デー
タにフィティングさせると、図１４に示すように良く合
致している。したがって、このモデル式を用いると、実
デバイスの動作を良く説明できることが確認できた。

【００４８】以上より、所望の書き込み速度から最低限
満たすべきＳｉ−Ｈボンド密度を求め、このＳｉ−Ｈボ
ンド密度を満足する範囲で、あるいはＳｉ−Ｈボンド密
度を出来るだけ上げるように電荷蓄積膜ＣＳの成膜条件
を制御することの有効性が証明できた。

【００４９】なお、従来から、Ｓｉ−Ｈボンド面密度は
保持電荷量と正の相関があることが知られ、そのため、
一定の閾値電圧シフト量を確保するためのパラメータと
捉えられていた。また、電荷蓄積膜が１０ｎｍ以上と比
較的厚いときは、Ｓｉ−Ｈボンド面密度としては十分大
きいため、これを多少変えても電荷注入速度が余り変わ
らないという認識が一般的であった。本発明では、電荷
蓄積膜が薄くなったときに、Ｓｉ−Ｈボンド面密度を用
いて書き込み速度を、ある程度正確に評価できるといっ
た新たな知見に基づいてなされたものである。本発明に
よって書き込み速度向上のための成膜条件の追い込みが
容易となり、これによって不揮発性メモリ装置の高速化
を進展させることが可能となる。

【００５０】第２実施形態第２実施形態では、本発明の第２の観点に係り、電荷蓄
積膜ＣＳの形成にＳｉ−Ｈボンド密度を向上させる目的
でアニールを行う工程を含む不揮発性メモリ装置の製造
方法に関する。すなわち、図４の工程において、電荷蓄
積膜ＣＳを形成した後、例えば、チャンバ内に一酸化窒
素ＮＯを１ｓｌｍ（ｌ／ｍｉｎ）の流量で流し、常圧に
おいて基板温度を９００℃に保ち、３０分程度のアニー
ルを行う。他の工程は、第１実施形態と同じとする。

【００５１】この製造方法により作製したメモリトラン
ジスタの特性を、第１実施形態の製造方法であるアニー
ルなしのものと比較した結果を、図１５のグラフに示
す。このグラフから判るように、アニールによって書き
込み速度の向上が達成されている。

【００５２】なお、アニールガスはＮＯに限定されず、
酸化二窒素Ｎ₂ Ｏであってもよい。また、アニールを真
空中で行ってもよい。アニール温度は、温度をあげてい
ったときにＳｉ−Ｈボンドが切断されることにより水素
が離脱が急激に活発化する温度、例えば４００℃以上
で、ＳｉＯ₂ が軟化する温度（例えば１１００℃）まで
の範囲内なら何度であってもよい。アニール時間も、期
待するデバイス特性に応じて１ｓから数時間の範囲で変
化可能である。

【００５３】変形例本発明の実施形態は、上記第１，第２実施形態に限定さ
れず、種々の変更が可能である。ボトム膜ＢＴＭの材料
は、二酸化シリコンに限らず、例えば酸化窒化シリコン
ＳｉＯＮ、酸化アルミニウムＡｌ₂ Ｏ₃ 、酸化タンタル
Ｔａ₂ Ｏ₅ 、酸化ジルコニウムＺｒＯ₂ 、酸化ハフニウ
ムＨｆＯ₂ などの材料が選択できる。

【００５４】酸化窒化シリコンの形成では、例えば、基
板温度を６００〔℃〕から８００〔℃〕の範囲内で保
ち、ＤＣＳあるいは四塩化珪素ＳｉＣｌ₄ と、酸化二窒
素Ｎ₂Ｏと、アンモニアＮＨ₃ とを、それぞれ１０〔ｓ
ｃｃｍ〕から５００〔ｓｃｃｍ〕の範囲内で適切な流量
で、かつチャンバ内の圧力が数１００〔Ｐａ〕となる条
件で流しＣＶＤを行う。

【００５５】Ａｌ₂ Ｏ₃ の形成は、例えば、ＡｌＣｌ
₃ ，ＣＯ₂ およびＨ₂ を含む原料ガスを用いたＣＶＤ法
により行う。あるいは、アルミニウムアルコシド（Ａｌ
（Ｃ₂Ｈ₅ Ｏ）_3,Ａｌ（Ｃ₃ Ｈ₇ Ｏ）₃ ，Ａｌ（Ｃ₄ Ｈ₉
Ｏ）₃ など）を熱分解により堆積する方法によって、
Ａｌ₂ Ｏ₃ を形成する。また、Ｔａ₂ Ｏ₅ の形成は、た
とえば、ＴａＣｌ₅ ，ＣＯ₂ およびＨ₂ を原料ガスとし
たＣＶＤ法により行う。あるいは、ＴａＣｌ₂ （ＯＣ₂
Ｈ₅ ）₂ Ｃ₅ Ｈ ₇ Ｏ₂ またはＴａ（ＯＣ₂ Ｈ₅ ）₅ など
の熱分解により堆積する方法によって、Ｔａ₂ Ｏ₅ を形
成する。

【００５６】ＺｒＯ₂ やＨｆＯ₂ は、ジルコニウムＺｒ
またはハフニウムＨｆのターゲット材を、酸素雰囲気中
でスパッタリングすることにより形成する。

【００５７】これらの材料のうちＳｉＯＮを、電荷蓄積
膜ＣＳの材料として用いることもできる。また、窒化シ
リコン、酸化窒化シリコンの珪素を含む原料ガスとして
は、ＤＣＳの代わりにモノシラン（ＳｉＨ₄ ）を用いる
こともできる。

【００５８】

【発明の効果】本発明に係る不揮発性半導体メモリ装置
の製造方法によれば、Ｓｉ−Ｈボンド面密度に基づいて
成膜条件を決める。このため、各種成膜条件を振った膜
のＳｉ−Ｈボンド面密度を予め測定しておけば、必要な
電荷注入速度を満たすＳｉ−Ｈボンド面密度から成膜条
件を容易に決定できる。また、電荷注入速度向上の観点
から成膜条件を細かに最適化できるので、書き込み速度
などの動作速度が、より改善できる。さらに、従来行っ
ていたように、各種成膜条件を振った膜を用いたキャパ
シタを作製して、その容量−電圧特性から蓄積電荷量を
見積もって電荷トラップ能力を評価したり、実際に不揮
発性メモリトランジスタを作って閾値電圧変化から電荷
トラップ能力を評価する必要がない。このため、動作速
度向上の検討期間が短縮できる。

【００５９】水素離脱が急激に進む温度以上でのアニー
ルを行うことにより、さらにＳｉ−Ｈボンド面密度を増
大させ、その結果、閾値電圧シフト量、および高速動作
時の電荷注入効率を上げることができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るＭＯＮＯＳ型メモリト
ランジスタの概略断面図である。

【図２】本発明の実施形態に係るＭＯＮＯＳ型メモリト
ランジスタの製造において、誘電体分離層の形成後の断
面図である。

【図３】本発明の実施形態に係るＭＯＮＯＳ型メモリト
ランジスタの製造において、ボトム膜形成後の断面図で
ある。

【図４】本発明の実施形態に係るＭＯＮＯＳ型メモリト
ランジスタの製造において、電荷蓄積膜形成後の断面図
である。

【図５】本発明の実施形態に係るＭＯＮＯＳ型メモリト
ランジスタの製造において、トップ膜形成後の断面図で
ある。

【図６】本発明の実施形態に係るＭＯＮＯＳ型メモリト
ランジスタの製造において、ゲート電極材料の堆積後の
断面図である。

【図７】本発明の実施形態に係るＭＯＮＯＳ型メモリト
ランジスタの製造において、ゲートパターン形成後の断
面図である。

【図８】本発明の実施形態に係るＭＯＮＯＳ型メモリト
ランジスタの製造において、ＬＤＤ領域形成後の断面図
である。

【図９】本発明の実施形態に係るＭＯＮＯＳ型メモリト
ランジスタの電荷蓄積膜形成時に用いた、ガス流量比と
Ｓｉ−Ｈボンド密度との関係を示すグラフである。

【図１０】本発明の実施形態に係り、電荷蓄積膜のＳｉ
−Ｈボンド密度を５×１０²⁰ｃｍ ^-3としたメモリトラン
ジスタの書き込み特性を示すグラフである。

【図１１】本発明の実施形態の比較例に係り、電荷蓄積
膜のＳｉ−Ｈボンド密度を１×１０²⁰ｃｍ^-3未満とした
メモリトランジスタの書き込み特性を示すグラフであ
る。

【図１２】本発明の実施形態に係り、閾値電圧差の時間
変化率ｄΔＶth(t) ／ｄｔの、ゲート電圧パルス時間と
流量比に対する依存性を示すグラフである。

【図１３】本発明の実施形態に係り、フーリエ変換赤外
分光解析により求めたＳｉ−Ｈボンド密度と、図１２の
外挿により求めたｄΔＶth(t) ／ｄｔ｜_t=0 との関係を
示すグラフである。

【図１４】本発明の実施形態で用いたモデル式の理論曲
線を、書き込み特性の測定データにフィティングさせた
グラフである。

【図１５】本発明の第２実施形態に係り、アニールの有
無により閾値電圧差の変化を示すグラフである。

【符号の説明】ＳＵＢ…基板（チャネルが形成される半導体）、ＢＴＭ
…ボトム膜、ＣＳ…電荷蓄積膜、ＴＯＰ…トップ膜、Ｇ
Ｅ…ゲート電極、ＳＷ…サイドウォール、Ｓ…ソース領
域、Ｄ…ドレイン領域、ＩＳＯ…誘電体分離層、ＣＨ…
チャネル形成領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤原一郎東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者田中伸史東京都品川区北品川６丁目７番35号ソニー株式会社内Ｆターム(参考） 5F083 EP18 EP43 EP44 EP63 EP68 ER03 ER09 ER19 ER30 HA02 JA02 JA04 JA35 JA36 JA37 JA39 JA40 NA01 PR12 PR15 PR21 PR33 PR36 PR39 ZA21 5F101 BA45 BB05 BC02 BD07 BE05 BE06 BE07 BH02 BH03 BH05 BH06 BH16

Claims

【特許請求の範囲】

【請求項１】チャネルが形成される半導体表面に、電荷
蓄積膜を含む複数の誘電体膜からなるゲート誘電体膜を
形成する工程を含む不揮発性半導体メモリ装置の製造方
法であって、電荷蓄積膜の形成工程が、所定のバイアス条件下で所望の電荷注入速度が達成され
るために必要な、当該電荷蓄積膜内のＳｉ−Ｈボンド面
密度の下限値を決定する工程と、Ｓｉ−Ｈボンド面密度が下限値以上となる成膜条件を決
定する工程と、決定した成膜条件に従って電荷蓄積膜を成膜する工程と
を含む不揮発性半導体メモリ装置の製造方法。
【請求項２】上記成膜条件を決定する工程では、電荷蓄
積膜の所定の膜厚を固定パラメータとし、成膜時のガス
流量比，温度，圧力のうち１つまたは複数のパラメータ
を変化させて、Ｓｉ−Ｈボンド面密度が下限値以上とな
る成膜条件を求める請求項１記載の不揮発性半導体メモ
リ装置の製造方法。
【請求項３】上記成膜条件を決定する工程では、電荷蓄
積膜の膜厚，成膜時のガス流量比，温度，圧力のうち１
つまたは複数のパラメータを変化させて、Ｓｉ−Ｈボン
ド面密度が下限値以上となる成膜条件を求める請求項１
記載の不揮発性半導体メモリ装置の製造方法。
【請求項４】上記Ｓｉ−Ｈボンド面密度の下限値が５×
１０¹³ｃｍ^-2である請求項１記載の不揮発性半導体メモ
リ装置の製造方法。
【請求項５】上記主電荷蓄積膜の成膜後に、温度を上げ
ていったとき水素離脱が急激に進む温度以上の温度で、
かつ水素を含まないガスの雰囲気中でアニールする工程
をさらに含む請求項１記載の不揮発性半導体メモリ装置
の製造方法。
【請求項６】上記水素離脱が急激に進む温度が４００℃
である請求項５記載の不揮発性半導体メモリ装置の製造
方法。
【請求項７】アニールの雰囲気ガスが一酸化窒素ＮＯ、
アニールの温度が９００℃である請求項６記載の不揮発
性半導体メモリ装置の製造方法。
【請求項８】チャネルが形成される半導体表面に、電荷
蓄積膜を含む複数の誘電体膜からなるゲート誘電体膜を
形成する工程を含む不揮発性半導体メモリ装置の製造方
法であって、電荷蓄積膜の成膜後に、温度を上げていったとき水素離
脱が急激に進む温度以上の温度で、かつ水素を含まない
ガスの雰囲気中でアニールする工程を含む不揮発性半導
体メモリ装置の製造方法。
【請求項９】上記水素離脱が急激に進む温度が４００℃
である請求項８記載の不揮発性半導体メモリ装置の製造
方法。
【請求項１０】アニールの雰囲気ガスが一酸化窒素Ｎ
Ｏ、アニールの温度が９００℃である請求項９記載の不
揮発性半導体メモリ装置の製造方法。