JP2003060028A - Method for preventing short-circuit between contact hole and metal wiring - Google Patents
Method for preventing short-circuit between contact hole and metal wiringInfo
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Links
- 239000002184 metal Substances 0.000 title claims abstract description 51
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 51
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- 239000003989 dielectric material Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101000900567 Pisum sativum Disease resistance response protein Pi49 Proteins 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置における
短絡言わばショート現象を防止する方法に関わり、特に
コンタクトホールと金属配線との短絡の防止方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of preventing a short circuit, that is, a short circuit phenomenon in a semiconductor device, and more particularly to a method of preventing a short circuit between a contact hole and a metal wiring.
【０００２】[0002]
【従来の技術】図１は従来の製造方法に係るコンタクト
ホールと金属配線の関係を示す図である。そのうち、図
１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ’
線に沿う断面図、図１（ｃ）は図１（ａ）のＣ−Ｃ’線
に沿う断面図である。コンタクトホール１０内に第１の
伝導層８０（普段、多結晶シリコンのプラグとする）を
形成した後に、所定の位置に金属配線用溝を形成する。
この後、コンタクトホール１０内に第２の伝導層４０
（普段、タングステンのプラグとする）を充填し、前記
溝にて金属配線２０を形成する。これらの図から分かる
ように、コンタクトホール１０は周囲の金属配線２０に
非常に近接するため、製造段階にてコンタクトホール１
０が金属配線２０に近接し過ぎてショートが生じること
がよくある。2. Description of the Related Art FIG. 1 is a diagram showing a relationship between a contact hole and a metal wiring according to a conventional manufacturing method. 1 (a) is a plan view and FIG. 1 (b) is AA ′ in FIG. 1 (a).
FIG. 1C is a sectional view taken along the line C-C 'in FIG. 1A. After forming the first conductive layer 80 (usually a polycrystalline silicon plug) in the contact hole 10, a metal wiring groove is formed at a predetermined position.
Then, the second conductive layer 40 is formed in the contact hole 10.
(Usually a tungsten plug) is filled, and the metal wiring 20 is formed in the groove. As can be seen from these figures, since the contact hole 10 is very close to the surrounding metal wiring 20, the contact hole 1 is not formed at the manufacturing stage.
It is often the case that 0 is too close to the metal wiring 20 to cause a short circuit.
【０００３】図２は従来のアライメント失敗した場合の
コンタクトホールと金属配線の関係を示す図である。そ
のうち、図２（ａ）は平面図、図２（ｂ）は図２（ａ）
のＡ−Ａ’線に沿う断面図である。コンタクトホール１
０は自己整合コンタクト法で形成され、図１（ｃ）に示
すように、その上部の径が大きいが下部の径が小さい。
このようなコンタクトホールの構造が半導体装置の小型
化のネックになる。即ち、半導体装置のサイズがある程
度に縮小される場合、図２（破線で示すコンタクトホー
ル１０’）に示すように、コンタクトの上部におけるア
ライメントが失敗し、コンタクトホール１０’が隣の金
属配線と接触または重なり合ってしまうことが十分有り
得る。このため、半導体装置の良品率が大幅に低下する
ことが避けられない。FIG. 2 is a diagram showing a relationship between a contact hole and a metal wiring when a conventional alignment fails. 2 (a) is a plan view and FIG. 2 (b) is FIG. 2 (a).
3 is a cross-sectional view taken along the line AA ′ of FIG. Contact hole 1
0 is formed by the self-aligned contact method. As shown in FIG. 1C, the diameter of the upper portion is large, but the diameter of the lower portion is small.
Such a structure of the contact hole becomes a bottleneck in miniaturization of the semiconductor device. That is, when the size of the semiconductor device is reduced to some extent, as shown in FIG. 2 (the contact hole 10 'shown by a broken line), the alignment at the upper part of the contact fails and the contact hole 10' comes into contact with the adjacent metal wiring. Or it is quite possible that they overlap. For this reason, it is inevitable that the non-defective rate of the semiconductor device is significantly reduced.
【０００４】[0004]
【発明が解決しようとする課題】前記のような問題点を
解決するため、本発明の目的は、半導体装置におけるコ
ンタクトホールと金属配線との短絡を防止する方法を提
供することにある。SUMMARY OF THE INVENTION In order to solve the above problems, an object of the present invention is to provide a method for preventing a short circuit between a contact hole and a metal wiring in a semiconductor device.
【０００５】[0005]
【課題を解決するための手段】前記目的を達成するため
の本発明のコンタクトホールと金属配線との短絡の防止
方法は複数のコンタクトホールが形成された半導体基板
に適し、これらのコンタクトホールと金属配線との短絡
を防止するための方法であって、各コンタクトホールの
夫々を部分的に充填するように各コンタクトホールの底
部にて第１の伝導層を形成する段階と、各コンタクトホ
ールの開口を縮小するために、各コンタクトホールの内
壁に夫々ライナ層を形成する段階と、金属配線用溝を形
成する段階と、各コンタクトホール内の第１の伝導層の
上に第２の伝導層を形成する段階とからなる。The method for preventing a short circuit between a contact hole and a metal wiring according to the present invention for achieving the above object is suitable for a semiconductor substrate having a plurality of contact holes. A method for preventing a short circuit with a wiring, comprising the steps of forming a first conductive layer at the bottom of each contact hole so as to partially fill each contact hole, and the opening of each contact hole. In order to reduce the size, a step of forming a liner layer on the inner wall of each contact hole, a step of forming a groove for metal wiring, and a step of forming a second conductive layer on the first conductive layer in each contact hole. And forming stages.
【０００６】更に、本発明の目的は下記のような方法に
より達成することもできる。Further, the object of the present invention can be achieved by the following method.
【０００７】コンタクトホールと金属配線との短絡の防
止方法はサイドウォールを有するゲート構造を複数備え
る半導体基板を提供する段階と、該複数のゲート構造を
被覆するように絶縁層を形成する段階と、前記サイドウ
ォール同士をマスクとして、前記基板を露出させるコン
タクトホールを複数形成する段階と、各コンタクトホー
ルの夫々を部分的に充填するように各コンタクトホール
の底部にて第１の伝導層を形成する段階と、各コンタク
トホールの開口を縮小するために、各コンタクトホール
の内壁と前記第１の伝導層表面及び前記絶縁層表面に沿
ってライナ層を形成する段階と、前記ライナ層を、その
絶縁層表面及び各コンタクトホール底部に当たる部分を
除去するがその各コンタクトホール内壁に当たる部分を
スペーサ―層として残すように、部分的に除去する段階
と、前記絶縁層において金属配線用溝を形成する段階
と、各コンタクトホール内の第１の伝導層の上に第２の
伝導層を形成する段階とからなる。A method of preventing a short circuit between a contact hole and a metal wiring includes providing a semiconductor substrate having a plurality of gate structures having sidewalls, and forming an insulating layer so as to cover the plurality of gate structures. Using the sidewalls as masks, forming a plurality of contact holes exposing the substrate, and forming a first conductive layer at the bottom of each contact hole so as to partially fill each contact hole. Forming a liner layer along the inner wall of each contact hole and the surface of the first conductive layer and the surface of the insulating layer in order to reduce the opening of each contact hole; Remove the layer surface and the part that contacts the bottom of each contact hole, but use the part that contacts the inner wall of each contact hole as a spacer layer. Partially removing so as to leave, forming a metal wiring groove in the insulating layer, and forming a second conductive layer on the first conductive layer in each contact hole. Become.
【０００８】[0008]
【発明の実施の形態】前記の目的を達成して従来の欠点
を除去するための課題を実行する本発明の実施例の構成
とその作用を添付図面に基づき詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION The structure and operation of an embodiment of the present invention which achieves the above-mentioned object and solves the problems of the prior art will be described in detail with reference to the accompanying drawings.
【０００９】図３乃至図８は本発明の実施例に係るコン
タクトホールと金属配線との短絡の防止方法を説明する
図である。先ず、図３を参照して、サイドウォール１０
２を有するゲート構造１０１を複数備える半導体基板１
００上に、基板１００即ち該複数のゲート構造１０１を
被覆するように、絶縁層１０３を全面的に形成する。サ
イドウォール１０２は誘電材料を用いるが、本実施例で
は、Ｓｉ３Ｎ４とする。なお、サイドウォール１０２を
構成する誘電材料としては、ＳｉＮ、ＳｉＯ２等も挙げ
られる。また、絶縁層の材質としては、絶縁材、例え
ば、ＢＰＳＧ（硼素・燐シリケートガラス）が用いられ
る。3 to 8 are views for explaining a method of preventing a short circuit between a contact hole and a metal wiring according to an embodiment of the present invention. First, referring to FIG. 3, the sidewall 10
Semiconductor substrate 1 including a plurality of gate structures 101 having two
An insulating layer 103 is entirely formed on the substrate 00 to cover the substrate 100, that is, the plurality of gate structures 101. The sidewall 102 is made of a dielectric material, and is Si 3 N 4 in this embodiment. Note that examples of the dielectric material forming the sidewall 102 also include SiN and SiO 2 . As the material of the insulating layer, an insulating material such as BPSG (boron / phosphorus silicate glass) is used.
【００１０】次に、図４に示すように、各ゲート構造の
側壁に当たるサイドウォール１０２同士をマスクとして
絶縁層１０３をエッチングすることにより、隣り合うゲ
ート構造１０１、１０１の間において、基板１００を露
出させるコンタクトホール２００を複数形成する（図に
おいてコンタクトホールが一つしか示していないが、そ
の他のコンタクトホールは、説明上の便宜のために省略
された）。該コンタクトホール２００はその底部が小さ
くその上部が大きい。例えば、その大きい上部の径が0.
18μｍである一方、その小さい下部は、幅（後述の図９
の（ｂ）参照）を0.14μｍ若しくは0.14±20％（図２Ｂ
の場合）、厚さ（図９の（ｃ）参照）を0. 08μｍ若し
くは0.08±20％とする。Next, as shown in FIG. 4, the insulating layer 103 is etched by using the sidewalls 102 corresponding to the sidewalls of the respective gate structures as masks to expose the substrate 100 between the adjacent gate structures 101, 101. A plurality of contact holes 200 are formed (only one contact hole is shown in the drawing, but other contact holes are omitted for convenience of description). The contact hole 200 has a small bottom and a large top. For example, its large upper diameter is 0.
18 μm, while the smaller lower part has a width (see FIG.
(See (b)) of 0.14μm or 0.14 ± 20% (Fig. 2B
In the case of), the thickness (see (c) of FIG. 9) is set to 0.08 μm or 0.08 ± 20%.
【００１１】次に、図５に示すように、コンタクトホー
ル２００を部分的に充填するように該コンタクトホール
２００の底部にて第１の伝導層１０６を形成する。この
場合、短絡を防ぐために、該第１の伝導層１０６の高さ
を、該層がこの後に形成される金属線の下方に位置する
ように、調節する必要がある。なお、該第１の伝導層の
材質としては、タングステンまたは多結晶シリコン等の
伝導材が用いられる。ここで、多結晶シリコンは最適で
ある。Next, as shown in FIG. 5, a first conductive layer 106 is formed at the bottom of the contact hole 200 so as to partially fill the contact hole 200. In this case, in order to prevent short circuits, the height of the first conductive layer 106 needs to be adjusted so that it lies below the metal lines that are subsequently formed. As the material of the first conductive layer, a conductive material such as tungsten or polycrystalline silicon is used. Polycrystalline silicon is optimal here.
【００１２】次に、図６に示すように、コンタクトホー
ル２００の内壁と第１の伝導層１０６表面及び絶縁層１
０３表面に沿って第２の絶縁層１０７（ライナ層）を形
成し、コンタクトホール２００の開口を縮小する。ここ
で、第２の絶縁層１０７の厚さは２０―４０ｎｍである
ことが好ましい。また、第２の絶縁層１０７は誘電材料
を用いる。該誘電材料としては、酸化物または窒化物、
例えば、ＳｉＯ２、ＳｉＯＮ、ＳｉＮが挙げられる。本
実施例では、第２の絶縁層１０７の材質はＳｉＮとす
る。Next, as shown in FIG. 6, the inner wall of the contact hole 200, the surface of the first conductive layer 106 and the insulating layer 1 are formed.
03 A second insulating layer 107 (liner layer) is formed along the surface, and the opening of the contact hole 200 is reduced. Here, the thickness of the second insulating layer 107 is preferably 20-40 nm. A dielectric material is used for the second insulating layer 107. As the dielectric material, oxide or nitride,
For example, SiO 2 , SiON, and SiN can be used. In this embodiment, the material of the second insulating layer 107 is SiN.
【００１３】次に、図７に示すように、第２の絶縁層１
０７を、その絶縁層１０３表面及びコンタクトホール底
部に当たる部分のみ除去するように、部分的に除去す
る。このため、その残される部分（第２の絶縁層１０７
のコンタクトホールの内壁に当たる部分）からライナ層
１０７’（スペーサ―層）が形成される。Next, as shown in FIG. 7, the second insulating layer 1
07 is partially removed such that only the surface of the insulating layer 103 and the portion corresponding to the bottom of the contact hole are removed. Therefore, the remaining portion (the second insulating layer 107
The liner layer 107 '(spacer layer) is formed from the inner wall of the contact hole).
【００１４】次に、絶縁層１０３における所定の位置に
金属配線用溝（図示してない）を形成する。Next, a metal wiring groove (not shown) is formed at a predetermined position in the insulating layer 103.
【００１５】最後、金属材をコンタクトホール２００内
及び前記金属配線用溝に充填することにより、コンタク
トプラグ及び該プラグと一体に形成される金属配線とし
て、第２の伝導層１２０が形成される。該金属材として
は、ＤＲＡＭの場合、タングステンが用いられる。タン
グステンは、その抵抗値が低いため、ＤＲＡＭのビット
線を形成するのに最適である。なお、第２の伝導層１２
０の材質は第１の伝導層１０６の材質と同様であって良
いし、異なっても良い。Finally, the second conductive layer 120 is formed as a contact plug and a metal wiring integrally formed with the plug by filling the contact hole 200 and the metal wiring groove with a metal material. In the case of DRAM, tungsten is used as the metal material. Tungsten is suitable for forming the bit line of DRAM because of its low resistance value. The second conductive layer 12
The material of 0 may be the same as or different from the material of the first conductive layer 106.
【００１６】図９は本発明方法によるコンタクトホール
と金属配線の関係を示す図である。図９から分かるよう
に、本発明方法によるコンタクトホール１５は、ライナ
層５０を有するため、そのサイズが従来のコンタクトホ
ール（図１Ａの１０）のサイズより大幅に縮小された。
一方、コンタクトホール１５と金属配線２５との間隔が
拡大された。従って、コンタクトホール１５と金属配線
２５が重なり合うことが殆どなくなり、コンタクトホー
ル１５と金属配線２５との短絡が防止される。FIG. 9 is a diagram showing the relationship between contact holes and metal wiring according to the method of the present invention. As can be seen from FIG. 9, since the contact hole 15 according to the method of the present invention has the liner layer 50, the size thereof is significantly reduced from the size of the conventional contact hole (10 in FIG. 1A).
On the other hand, the distance between the contact hole 15 and the metal wiring 25 is enlarged. Therefore, the contact hole 15 and the metal wiring 25 rarely overlap each other, and a short circuit between the contact hole 15 and the metal wiring 25 is prevented.
【００１７】本発明は前記実施例の如く提示されている
が、これは本発明を限定するものではなく、当業者は本
発明の要旨と範囲内において変形と修正をすることがで
きる。Although the present invention has been presented as the above embodiment, this is not intended to limit the present invention, and those skilled in the art can make variations and modifications within the spirit and scope of the present invention.
【００１８】[0018]
【発明の効果】本発明方法によれば、コンタクトホール
は、ライナ層を有するため、そのサイズが従来のコンタ
クトホールのサイズより大幅に縮小されると共に金属配
線との間隔が拡大される。従って、コンタクトホールと
金属配線が重なり合うことが殆どなくなり、コンタクト
ホールと金属配線との短絡が防止される。よって、半導
体装置のサイズが更に縮小される場合でも、半導体装置
の良品率の大幅な低下が避けられる。According to the method of the present invention, since the contact hole has the liner layer, the size thereof is significantly smaller than the size of the conventional contact hole, and the distance between the contact hole and the metal wiring is expanded. Therefore, the contact hole and the metal wiring hardly overlap each other, and a short circuit between the contact hole and the metal wiring is prevented. Therefore, even if the size of the semiconductor device is further reduced, it is possible to avoid a large decrease in the yield rate of the semiconductor device.
【図１】従来のコンタクトホールと金属配線の関係を示
す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ’線に沿う断面図、（ｃ）は（ａ）のＣ−Ｃ’線に沿
う断面図である。FIG. 1 is a view showing a relationship between a conventional contact hole and a metal wiring, (a) is a plan view, (b) is A- of (a).
Sectional drawing which follows the A'line, (c) is sectional drawing which follows the CC 'line of (a).
【図２】従来のアライメント失敗した場合のコンタクト
ホールと金属配線の関係を示す図であり、（ａ）は平面
図、（ｂ）は（ａ）のＡ−Ａ’線に沿う断面図である。2A and 2B are views showing a relationship between a contact hole and a metal wiring when a conventional alignment fails, FIG. 2A is a plan view, and FIG. 2B is a sectional view taken along line AA ′ of FIG. .
【図３】本発明の実施例に係るコンタクトホールと金属
配線との短絡の防止方法の一部の段階を示す断面図であ
る。FIG. 3 is a cross-sectional view showing a part of a method of preventing a short circuit between a contact hole and a metal wiring according to an embodiment of the present invention.
【図４】図３に示す段階の後続の段階を示す断面図であ
る。FIG. 4 is a cross-sectional view showing a step subsequent to the step shown in FIG.
【図５】図４に示す段階の後続の段階を示す断面図であ
る。5 is a cross-sectional view showing a step subsequent to the step shown in FIG.
【図６】図５に示す段階の後続の段階を示す断面図であ
る。FIG. 6 is a cross-sectional view showing a step subsequent to the step shown in FIG.
【図７】図６に示す段階の後続の段階を示す断面図であ
る。7 is a cross-sectional view showing a step subsequent to the step shown in FIG.
【図８】図７に示す段階の後続の段階を示す断面図であ
る。8 is a sectional view showing a step subsequent to the step shown in FIG. 7. FIG.
【図９】本発明方法によるコンタクトホールと金属配線
の関係を示す図であり、（ａ）は平面図、（ｂ）は
（ａ）のＢ−Ｂ’線に沿う断面図、（ｃ）は（ａ）のＤ
−Ｄ’線に沿う断面図である。9A and 9B are views showing a relationship between a contact hole and a metal wiring according to the method of the present invention, FIG. 9A is a plan view, FIG. 9B is a sectional view taken along line BB ′ of FIG. 9A, and FIG. (A) D
It is sectional drawing which follows the -D'line.
１０、１５、２００ コンタクトホール ２０、２５ 金属配線 ４０、１２０ 第２の伝導層／金属配線 ５０、１７０’ ライナ層 ６０ ゲート ７０、１０２ サイドウォール ８０、１０６ 第１の伝導層 １００ 半導体基板 １０３ 絶縁層 １０７ 第２の絶縁層（ライナ層） 10, 15, 200 contact holes 20, 25 metal wiring 40, 120 Second conductive layer / metal wiring 50,170 'liner layer 60 gates 70, 102 Sidewall 80, 106 First conductive layer 100 semiconductor substrate 103 insulating layer 107 Second insulating layer (liner layer)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャオ−チュエ ウー 台湾，シンチュ，シン−プー・タウン，リ −ト・シャン，439番，８Ｆ−１ Ｆターム(参考） 4M104 BB01 BB18 CC01 CC05 DD04 DD06 DD12 DD16 DD17 DD19 DD75 EE05 EE09 EE14 EE15 EE16 EE17 FF06 FF13 FF24 GG09 GG16 HH16 HH20 5F033 HH19 JJ04 JJ19 KK03 MM01 NN03 NN29 NN32 QQ09 QQ37 RR04 RR06 RR08 RR15 TT07 TT08 VV16 XX03 XX10 XX31 5F083 AD21 GA27 JA39 JA56 KA05 MA03 MA06 MA20 PR10 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Chao-Chue Woo Taiwan, Shinchu, Shin-Poo Town, Li -To Shan, No. 439, 8F-1 F term (reference) 4M104 BB01 BB18 CC01 CC05 DD04 DD06 DD12 DD16 DD17 DD19 DD75 EE05 EE09 EE14 EE15 EE16 EE17 FF06 FF13 FF24 GG09 GG16 HH16 HH20 5F033 HH19 JJ04 JJ19 KK03 MM01 NN03 NN29 NN32 QQ09 QQ37 RR04 RR06 RR08 RR15 TT07 TT08 VV16 XX03 XX10 XX31 5F083 AD21 GA27 JA39 JA56 KA05 MA03 MA06 MA20 PR10
Claims (11)
導体基板に適し、これらのコンタクトホールと金属配線
との短絡を防止するための方法であって、 各コンタクトホールの夫々を部分的に充填するように各
コンタクトホールの底部にて第１の伝導層を形成する段
階と、 各コンタクトホールの開口を縮小するために、各コンタ
クトホールの内壁に夫々ライナ層を形成する段階と、 金属配線用溝を形成する段階と、 各コンタクトホール内の第１の伝導層の上に第２の伝導
層を形成する段階とからなるコンタクトホールと金属配
線との短絡の防止方法。1. A method for preventing a short circuit between a contact hole and a metal wiring, which is suitable for a semiconductor substrate having a plurality of contact holes formed therein, wherein each contact hole is partially filled. A step of forming a first conductive layer at the bottom of each contact hole, a step of forming a liner layer on the inner wall of each contact hole to reduce the opening of each contact hole, and a metal wiring groove. A method for preventing a short circuit between a contact hole and a metal wiring, which comprises the step of forming and the step of forming a second conductive layer on the first conductive layer in each contact hole.
数備える半導体基板を提供する段階と、 該複数のゲート構造を被覆するように絶縁層を形成する
段階と、 前記サイドウォール同士をマスクとして、前記基板を露
出させるコンタクトホールを複数形成する段階と、 各コンタクトホールの夫々を部分的に充填するように各
コンタクトホールの底部にて第１の伝導層を形成する段
階と、 各コンタクトホールの開口を縮小するために、各コンタ
クトホールの内壁と前記第１の伝導層表面及び前記絶縁
層表面に沿ってライナ層を形成する段階と、 前記ライナ層を、その絶縁層表面及び各コンタクトホー
ル底部に当たる部分を除去するがその各コンタクトホー
ル内壁に当たる部分をスペーサ―層として残すように、
部分的に除去する段階と、 前記絶縁層において金属配線用溝を形成する段階と、 各コンタクトホール内の第１の伝導層の上に第２の伝導
層を形成する段階とからなるコンタクトホールと金属配
線との短絡の防止方法。2. A step of providing a semiconductor substrate having a plurality of gate structures having sidewalls, a step of forming an insulating layer so as to cover the plurality of gate structures, and the substrate using the sidewalls as a mask. Forming a plurality of contact holes exposing the contact holes, forming a first conductive layer at the bottom of each contact hole so as to partially fill each contact hole, and reducing the opening of each contact hole. In order to do so, a step of forming a liner layer along the inner wall of each contact hole and the surface of the first conductive layer and the surface of the insulating layer; Remove, but leave the part that hits the inner wall of each contact hole as a spacer layer,
A contact hole comprising a step of partially removing, a step of forming a metal wiring groove in the insulating layer, and a step of forming a second conductive layer on the first conductive layer in each contact hole. Method to prevent short circuit with metal wiring.
金属配線用溝に充填することにより、コンタクトプラグ
及び金属配線として前記第２の伝導層を形成することを
特徴とする請求項１または２に記載のコンタクトホール
と金属配線との短絡の防止方法。3. The second conductive layer is formed as a contact plug and a metal wiring by filling a metal material in each contact hole and in the groove for the metal wiring. A method for preventing a short circuit between the contact hole and the metal wiring described.
導層がこの後に形成される金属線の下方に位置するよう
に、調節することを特徴とする請求項１または２に記載
のコンタクトホールと金属配線との短絡の防止方法。4. The height of the first conductive layer is adjusted so that the first conductive layer is located below a metal line to be formed thereafter. A method for preventing a short circuit between the contact hole and the metal wiring described in.
あることを特徴とする請求項１乃至４のうちいずれか一
項に記載のコンタクトホールと金属配線との短絡の防止
方法。5. The method for preventing a short circuit between a contact hole and a metal wiring according to claim 1, wherein the liner layer has a thickness of 20-40 nm.
とを特徴とする請求項１乃至５のうちいずれか一項に記
載のコンタクトホールと金属配線との短絡の防止方法。6. The method for preventing a short circuit between a contact hole and a metal wiring according to claim 1, wherein the material of the liner layer is a dielectric material.
ｉＮのうちいずれか一種からなることを特徴とする請求
項６に記載のコンタクトホールと金属配線との短絡の防
止方法。7. The dielectric material is SiON, SiO 2 , S
7. The method for preventing a short circuit between a contact hole and a metal wiring according to claim 6, wherein the method comprises one of iN.
であることを特徴とする請求項２に記載のコンタクトホ
ールと金属配線との短絡の防止方法。8. The method of preventing a short circuit between a contact hole and a metal wiring according to claim 2, wherein the material of the sidewall layer is a dielectric material.
ｉＯ２のうちいずれか一種からなることを特徴とする請
求項８に記載のコンタクトホールと金属配線との短絡の
防止方法。9. The dielectric material is Si 3 N 4 , SiN, S.
9. The method for preventing a short circuit between a contact hole and a metal wiring according to claim 8, wherein the method comprises one of iO 2 .
コンであることを特徴とする請求項３に記載のコンタク
トホールと金属配線との短絡の防止方法。10. The method for preventing a short circuit between a contact hole and a metal wiring according to claim 3, wherein the material of the first conductive layer is polycrystalline silicon.
ンまたは多結晶シリコンであることを特徴とする請求項
１乃至１０のうちいずれか一項に記載のコンタクトホー
ルと金属配線との短絡の防止方法。11. The short circuit between the contact hole and the metal wiring according to claim 1, wherein the material of the second conductive layer is tungsten or polycrystalline silicon. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001232505A JP3958002B2 (en) | 2001-07-31 | 2001-07-31 | How to prevent short circuit between contact hole and metal wiring |
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| JP2001232505A JP3958002B2 (en) | 2001-07-31 | 2001-07-31 | How to prevent short circuit between contact hole and metal wiring |
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| Publication Number | Publication Date |
|---|---|
| JP2003060028A true JP2003060028A (en) | 2003-02-28 |
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| Country | Link |
|---|---|
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|---|---|---|---|---|
| WO2004100235A1 (en) * | 2003-05-09 | 2004-11-18 | Fujitsu Limited | Method of processing resist, semiconductor device, and method of producing the device |
| JP2010092987A (en) * | 2008-10-06 | 2010-04-22 | Toshiba Corp | Semiconductor apparatus |
| US7968447B2 (en) | 2008-06-04 | 2011-06-28 | Samsung Electronics Co., Ltd. | Semiconductor device and methods of manufacturing the same |
| US9070582B2 (en) | 2010-11-05 | 2015-06-30 | Ps4 Luxco S.A.R.L. | Semiconductor device, method of forming semiconductor device, and data processing system |
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| US7718541B2 (en) | 2003-05-09 | 2010-05-18 | Fujitsu Limited | Method of processing resist, semiconductor device, and method of producing the same |
| US8207067B2 (en) | 2003-05-09 | 2012-06-26 | Fujitsu Limited | Method of processing resist, semiconductor device, and method of producing the same |
| US8410616B2 (en) | 2003-05-09 | 2013-04-02 | Fujitsu Limited | Method of processing resist, semiconductor device, and method of producing the same |
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