JP2003058386A - 複数基板上のプログラマブルロジックデバイスをｊｔａｇブリッジ接続するためのシステムおよび方法 - Google Patents

複数基板上のプログラマブルロジックデバイスをｊｔａｇブリッジ接続するためのシステムおよび方法

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JP2003058386A
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ポール・マンテイ
Mike Erickson
マイク・エリクソン
David Maciorowski
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    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
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Abstract

(57)【要約】 【課題】EEPROMが接続された複数のJTAGハ゛スを有してい
ても、構成コート゛を構成システムからEEPROMへ容易にロート゛する
ことのできるシステムを提供すること。 【解決手段】複雑なコンヒ゜ュータシステムなどのシステム(200)は、EE
PROM(212,214,216)から構成コート゛をロート゛するように接続
された複数のフ゜ロク゛ラマフ゛ルロシ゛ックテ゛ハ゛イスを含み、通常、こ
のロート゛は、電源投入時に自動的に行なわれる。EEPROM
は、EEPROM(212,214,216)と共通構成ロシ゛ック(228)とを接
続する複数のシリアルハ゛スのうちの1つに接続され、これらの
ハ゛スは、典型的にはJTAGハ゛スである。フ゜ロセッサ(236)は、フ゜ロ
ク゛ラマフ゛ルロシ゛ック構成コート゛をメモリから共通構成ロシ゛ック(228)を
通し、前記シリアルハ゛スを介してEEPROM(212,214,216)に書き
込むように構成される。また、フ゜ロセッサ(236)は、ネットワーク
(241)に接続し、共通構成コート゛をテ゛ータヘ゛ース(224)からフェッチ
してEEPROMに書き込むこともできる。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、複雑な電子システ
ムにおいてフィールドプログラマブルゲートアレイ（Ｆ
ＰＧＡ：Field Programmable Gate Array）デバイスを
含むプログラマブルロジックデバイスに構成コード情報
を提供する技術分野に関する。詳しくは、本発明は、シ
ステムの中心ポイントを通してＦＰＧＡコードをＦＰＧ
Ａに関連するＥＥＰＲＯＭ即ちＦＰＧＡのＥＥＰＲＯＭ
にプログラムする方法および装置に関する。 【０００２】 【従来の技術】独立クロック・データタイプのシリアル
通信バスは、システムの集積回路コンポーネント間の通
信に普通に用いられるようになった。このタイプのシリ
アルリンクには、ＩＩＣ（最初はＩｎｔｅｒ ＩＣバス
と呼ばれていたが、現在では一般にＩ２Ｃと呼ばれてい
る）およびＳＰＩバスが含まれる。このタイプのリンク
は、バス上の各集積回路に精密なタイミングコンポーネ
ントを必要とすることなく実施することができ、通常、
少なくとも１つのバスマスタの制御下で動作する。ＳＰ
ＩおよびＩＩＣタイプのシリアル通信バスとインタフェ
ースするシリアルＥＥＰＲＯＭ（Electrically Erasabl
e Programmable Read-Only Memory）デバイスは、容易
に入手することができる。 【０００３】一般に、Ｉ２ＣバスおよびＳＰＩバスが通
常動作中のシステム内の通信に用いられるのに対して、
ＪＴＡＧバスと呼ばれるＩＥＥＥ１１４９．１シリアル
バスは、各集積回路に対してバウンダリスキャンを実施
するためにテスタからのアクセス手段を提供することに
よって、非アクティブなシステムのテストを行うことを
意図している。これにより、テスタは、集積回路の接続
性を検証することができ、それらが正しく取付けられ相
互接続されていることを検証することができる。ＪＴＡ
Ｇバスは、１つ以上の集積回路をチェーン状に相互接続
し、テスタは、いずれの集積回路もアドレス指定するこ
とができる。通常、回路基板の複数のデバイスがＪＴＡ
Ｇバスに相互接続されており、ＪＴＡＧバスは、ＪＴＡ
Ｇチェーンとも呼ばれる。 【０００４】ＪＴＡＧバスは、４本の線を使用する。こ
れらには、シリアルデータ入力ライン、シリアルデータ
出力ライン、クロックラインおよびテストモード選択ラ
インが含まれる。通常、チェーンの第１のチップのデー
タ出力ラインは、チェーンの第２のチップのデータ入力
ラインに接続され、第２のチップのデータ出力ライン
は、第３のチップのデータ入力ラインに接続される。し
たがって、複数チップのデータ入力ラインおよびデータ
出力ラインは、デイジーチェーン構成で接続される。 【０００５】ＩＥＥＥ１１５２バスは、１１４９．１Ｊ
ＴＡＧバスの拡張された新しいバージョンである。本明
細書でＪＴＡＧバスと言う場合は、１１４９．１と１１
５２との両方のバリエーションを含むことを意図してい
る。 【０００６】本明細書でＰＬＤと呼ぶプログラマブルロ
ジックデバイス(ＰＬＤ：Programmable Logic Device)
は、コンピュータシステムのコンポーネントとして普通
に用いられる。これらのデバイスには、プログラマブル
アレイロジックデバイス（ＰＡＬ：Programmable Array
Logic device）、プログラマブルロジックアレイ（Ｐ
ＬＡ：Programmable Logic Array）、コンプレックスプ
ログラマブルロジックデバイス（ＣＰＬＤ：Complex Pr
ogrammable Logic Device）およびフィールドプログラ
マブルゲートアレイ（ＦＰＧＡ：Field Programmable G
ate Array）が含まれる。ＰＬＤは、通常、汎用デバイ
スであって、機能確定コード、即ち構成コードが組み込
まれるとシステム特有の機能を担う。ＰＬＤは、機能確
定コードを、ヒュージブルリンク（fusible link）、ア
ンチヒューズ（antifuse）、ＥＰＲＯＭセル、フラッシ
ュセルを含むＥＥＰＲＯＭセルまたはスタティックＲＡ
Ｍセルに格納することができる。 【０００７】スタティックＲＡＭセルを用いて機能確定
コードを保持するこれらのＰＬＤデバイスは、システム
の電源投入時に同一のまたは異なる集積回路上のＥＥＰ
ＲＯＭから機能確定コードを自動的に取得するように設
計することができる。Ｘｉｌｉｎｘ、Ａｌｔｅｒａ、Ｌ
ｕｃｅｎｔおよびＡｔｍｅｌ社から入手可能な多くの一
般的なＦＰＧＡデバイスは、自身のコードをスタティッ
クＲＡＭセルに格納するので、ＳＲＡＭベースのＦＰＧ
Ａとして知られている。 【０００８】この種のＦＰＧＡは、システムの電源投入
時に、構成データを外部ＥＥＰＲＯＭからシリアルモー
ドでもパラレルモードでも取得できることが知られてい
る。これらデバイスは、通常、システムの電源投入時に
自身の構成コードを自動的に取得するように構成されて
いる。構成コードをシリアルモードで取得するＦＰＧＡ
は、コードをＦＰＧＡ内にロードするために設計された
カスタムシリアルバスを使用するように設計することが
でき、多くのかかるデバイスがカスタムシリアルバスを
利用しているが、ＩＩＣバスおよびＳＰＩバスなどの標
準シリアルバスを使用するように設計することもでき
る。従って、本明細書で用いるシリアルバスという用語
は、ＩＩＣ、ＳＰＩおよびカスタムシリアルバスを包含
している。 【０００９】また、ＥＥＰＲＯＭからＦＰＧＡの構成コ
ードを受信した時にその構成コードに対してチェックサ
ム検査を実施することができるＦＰＧＡも知られてい
る。これらのＦＰＧＡは、チェックサム検査が失敗した
場合にそれらの構成コードが正しくない可能性があるこ
とを示すエラー信号を生成する。 【００１０】限定はしないが、Ｘｉｌｉｎｘ社のＸＣ１
８Ｖ００シリーズデバイスを含むいくつかのＥＥＰＲＯ
Ｍデバイスは、ＪＴＡＧバスと相互接続し、ＪＴＡＧバ
スを介して消去し、構成コードを用いてプログラムでき
ることが知られている。更に、これらのデバイスは、Ｆ
ＰＧＡに接続して、構成コードをＦＰＧＡに提供するこ
とができることが知られている。また、ＦＰＧＡデバイ
スによっては、テストまたは構成の目的のためにＪＴＡ
Ｇバスに相互接続できることも知られている。 【００１１】基板上のインシステム構成ヘッダを介して
可搬型のプログラミング装置を基板のＪＴＡＧバスに接
続できることが知られている。ＪＴＡＧバスは、基板上
の少なくとも１つのＪＴＡＧ構成可能なＥＥＰＲＯＭに
接続され、次いで基板上のＦＰＧＡを構成するために接
続される。構成システムは、構成ヘッダを介してＪＴＡ
Ｇバスに接続され、構成モードに置かれる。そして、構
成コードは、構成システムからヘッダを通してＪＴＡＧ
バスを介してＥＥＰＲＯＭに書き込まれる。構成コード
がＥＥＰＲＯＭに書き込まれると、システム電源を入れ
直すことができ、この時点で、構成コードが関連するＦ
ＰＧＡに転送される。このプロセスは、ＸＩＬＮＸ社の
データシートＤＳ０２６およびＸＩＬＩＮＸ社から入手
できる他の文書に概説されている。 【００１２】構成システムは、通常、基板のＦＰＧＡ用
の構成コードを有するノートブックコンピュータであ
る。また、構成システムは、基板のＪＴＡＧバス構成の
情報と共に、基板のＪＴＡＧバスを駆動するための適切
なソフトウェアおよびハードウェアを有する。 【００１３】 【発明が解決しようとする課題】ＦＰＧＡ構成コードの
基板のＥＥＰＲＯＭへのロードは、小型システムに対し
ては良好に動作するが、大型システムの場合には問題を
生じる場合がある。大型システムは、複数の基板を有
し、それらの基板のすべてが同一のＪＴＡＧチェーンに
接続されるとは限らない。以下の理由から、しばしば個
別のチェーンが用いられる。 １．構成システムは、チェーン内のいかなるデバイスも
適切にアドレス指定するために、チェーン内のすべての
デバイスに関する情報を有していなければならない。単
一のチェーンを用いる場合、構成システムは、システム
内のすべての基板について詳細な情報を有していなけれ
ばならない。 ２．大型システムは、周辺機器、メモリサブシステム、
プロセッサその他のサブシステムを後から追加またはア
ップグレードすることを可能にするためのスロットを有
する場合があり、しばしば実際に有しているので、いか
なる空のスロットにおいても単一のチェーンが分断され
ないようにするために、追加の回路が必要になる。 ３．大型システムは、周辺機器、メモリサブシステム、
プロセッサその他のデバイスからなる特定のセットによ
り、しばしば出荷前にカスタマイズされるので、単一の
チェーンにするためには、各システム構成に対してカス
タマイズされたＪＴＡＧインタフェースソフトウェアを
必要とする場合がある。 ４．短いチェーンのデバイスに対するアクセスは、長い
チェーンのデバイスに対するアクセスよりも高速であ
る。従って、必須ではないが、単一の基板がその基板内
に複数のチェーンを有する場合がある。 【００１４】また、従来の構成プロセスは、個別のＪＴ
ＡＧバスを用いてＦＰＧＡ構成コードを大型システムの
各基板のＥＥＰＲＯＭにロードする場合にも問題を生じ
る。例えば、大型システムの複数の回路基板は、システ
ムから取り外さないと構成システムを構成ヘッダに接続
してアクセスできない場合がある。基板によってはアク
セス可能な場合もあるが、１つ以上の追加の基板をシス
テムからまず取除いてからのみである。また、技術者に
よるシステムへの物理的アクセスには、出張費が必要と
なる場合がある。いずれの場合も、大型システムのすべ
ての基板のＦＰＧＡ構成コードを更新するためには、相
当な労力とシステムダウン時間が必要となる場合があ
る。 【００１５】コンピュータシステムは、異なる目的のた
めに複数のデータ通信バスを有する場合があることが知
られている。例えば、一般に利用可能なコンピュータ
は、周辺機器用インタフェースカードと通信するための
ＰＣＩバス、各プロセッサとインタフェースするための
１つ以上のプロセッサバス、およびその他の種類のバス
を有する。また、複雑なシステムは、特定用途のために
シリアルバスを利用する場合もある。例えば、複雑なコ
ンピュータシステムは、ＩＩＣバスまたはＳＰＩバスを
システム管理バスとして利用する場合がある。 【００１６】バスブリッジは、異なる種類のバス間を相
互接続するためのデバイスである。例えば、一般的なパ
ーソナルコンピュータは、プロセッサバスとＰＣＩバス
とを接続するパラレルバス間に、少なくとも１つのバス
ブリッジを用いる。また、一般的なパーソナルコンピュ
ータは、パラレルＰＣＩバスとＩＳＡバスとの間にもバ
スブリッジを用いる。 【００１７】システム管理バスは、限定はしないが、電
源電圧モニタ、温度センサ、ファン制御およびファン速
度モニタを含むシステム機能に対するインタフェースを
専用のシステム管理プロセッサに提供することができ
る。そして、システム管理プロセッサは、１つ以上のバ
スブリッジを含み得る適切なハードウェアを介して、そ
のシステムの他のプロセッサとインタフェースすること
ができる。 【００１８】かかるシステムにおいて、システム管理プ
ロセッサは、システム機能を監視することによって、何
らかのシステム機能が限界を超えているか否かを判定す
ることができる。限界を超えている場合、システム管理
プロセッサは、ファン速度を変更したり、システムに対
してシャットダウンを含む特定のモードで動作すること
を命令したり、あるいは、本技術分野において周知の他
の手段により、システムを保護することができる。 【００１９】複雑なコンピュータシステムは、複数のＦ
ＰＧＡおよびその他のＰＬＤを含む場合がある。ＦＰＧ
Ａは、システムのＣＰＵを他のデバイスとインタフェー
スするＩ／Ｏ機能をカスタマイズするため、ＣＰＵ間の
通信を行うため、並びに、ファンおよび温度センサ等の
デバイスをシステム管理バスとインタフェースするため
に用いられる場合がある。 【００２０】 【課題を解決するための手段】本発明は、複数の相互接
続された回路基板を有し、それらの回路基板のうちの２
つ以上が、構成コードを提供するためＦＰＧＡに接続さ
れた少なくとも１つのＥＥＰＲＯＭを有するシステムで
ある。各基板のＥＥＰＲＯＭデバイスは、各基板につい
て個別に設けられたＪＴＡＧチェーンに接続されてい
る。各基板からのＪＴＡＧチェーンは、共通構成ロジッ
クブロックに接続されている。共通構成ロジックブロッ
クは、複数のＪＴＡＧチェーンとシステムのプロセッサ
との間のインタフェースを提供すると共に、プロセッサ
が複数のＪＴＡＧチェーンの中から特定のＪＴＡＧチェ
ーンをアドレス指定できるようにする選択回路を提供す
る。 【００２１】特定の実施形態において、共通構成ロジッ
クブロックは、ＩＩＣシリアルバスと複数のＪＴＡＧチ
ェーンとの間のインタフェースを提供するＦＰＧＡを用
いて実施される。選択回路も、そのＦＰＧＡにおいて実
施される。そのため、ＩＩＣシリアルバスは、ＩＩＣイ
ンタフェースを通してプロセッサに接続される。 【００２２】本システムにおいて基板のＦＰＧＡコード
を更新したい場合、技術者は、インターネットを含むネ
ットワークを介してシステムの各ＪＴＡＧチェーンにつ
いてのＦＰＧＡ構成コードのデータベースを提供するコ
ンピュータに接続するようにシステムに命令する。その
後、適切なＦＰＧＡ構成コードがシステムのプロセッサ
に関連するメモリシステムに転送される。メモリシステ
ムには、ディスクメモリ、ＲＡＭメモリまたはそれら両
方が含まれる場合がある。その後、プロセッサは、共通
構成ロジックブロックを通してこのＦＰＧＡ構成コード
を各基板のＥＥＰＲＯＭデバイスに転送する。 【００２３】ＦＰＧＡ構成コードが各基板上のＥＥＰＲ
ＯＭデバイスに転送され終わると、電源を入れ直して、
各ＥＥＰＲＯＭに関連するＦＰＧＡがＥＥＰＲＯＭから
の構成コードで自身の構成コードを更新するようにす
る。 【００２４】本システムの特定の実施形態において、Ｉ
ＩＣシリアルバスは、複数のプロセッサを含む場合のあ
るシステム管理サブシステムを通してプロセッサに接続
される。この実施形態では、システム管理サブシステム
のシステム管理プロセッサは、各ＦＰＧＡによる関連す
るＥＥＰＲＯＭからのＦＰＧＡ構成コードのリロードを
トリガできるように接続される。 【００２５】また、本発明の装置は、ＣＤＲＯＭまたは
ＤＶＤ等の代替ソースからのＦＰＧＡ構成コードを用い
てＥＥＰＲＯＭをプログラムすることにも適している。 【００２６】また、本発明の装置は、ＦＰＧＡが構成ロ
ードチェックサムエラーを認識する自己回復型システム
における動作にも適している。そのため、本システム
は、適切なＦＰＧＡコードを検索し、それをダウンロー
ドし、チェックサムエラーを有するＦＰＧＡに関連する
ＥＥＰＲＯＭを再プログラムする。 【００２７】 【発明の実施の形態】従来技術において周知のコンピュ
ータシステムは、基板Ａ １００および基板Ｂ １０２
などの複数の回路基板を含み、基板上には、ＦＰＧＡ１
０４、１０６、１０７などが含まれる（図１）。システ
ムには、さらに基板が存在する場合もあり、これらの基
板は、ＦＰＧＡを有する場合も有しない場合もあり、様
々な基板がシステムのコンポーネントとして互いに接続
（１０３）されている。基板Ａ１００において、ＦＰＧ
Ａ１０４は構成用ＥＥＰＲＯＭ１０８に接続されてお
り、それによりＦＰＧＡ１０４は、基板Ａ １００の電
源投入時にＥＥＰＲＯＭ１０８から自身の構成コードを
受信するようになっている。同様に、ＦＰＧＡ１０６
は、第２の構成用ＥＥＰＲＯＭ１１０に接続されてい
る。構成用ＥＥＰＲＯＭ１０８および１１０は、いずれ
もＪＴＡＧバス１１１にチェーン状に接続されており、
ＪＴＡＧバス１１１は構成ヘッダ１１２に続いている。 【００２８】基板Ａ １００上のＦＰＧＡ１０４または
１０６のうちの１つ以上の構成コードを更新したい場
合、構成ケーブル１１６を介して構成システム１１４を
構成ヘッダ１１２に接続する。そして、構成コードを構
成システム１１４のメモリ１１８から構成ケーブル１１
６、構成ヘッダ１１２を通じてＪＴＡＧバス１１１を介
してＥＥＰＲＯＭ１０８等のＥＥＰＲＯＭ内へ転送する
ことができる。これが完了すると、電源を入れ直すこと
により、更新された構成コードをＥＥＰＲＯＭ１０８か
らＦＰＧＡ１０４にロードさせることができる。 【００２９】基板Ｂ １０２など、別の基板上のＦＰＧ
Ａの構成コードを更新したい場合には、構成ケーブル１
１６を構成ヘッダ１１２から取り外し、代りの構成ケー
ブル経路１２２に沿って、基板Ｂの適当な構成ヘッダ１
２０に接続する。そして、前記処理を繰り返すことによ
り、基板ＢのＪＴＡＧバス１２６上のＥＥＰＲＯＭ１２
４のうちの１つ以上のＥＥＰＲＯＭを更新することがで
きる。 【００３０】図１に示す従来のインシステムＦＰＧＡ構
成コード更新装置は、更新すべきシステムの各基板に対
する物理的なアクセス手段を必要とする。構成ケーブル
１１６は、各基板の適切な構成ヘッダに個別に接続しな
ければならない。 【００３１】本発明によるシステム２００（図２）に
は、基板Ｃ ２０２および基板Ｄ ２０４等、各々が１
つ以上のＦＰＧＡ２０６、２０８、２１０および２１１
を有する複数の回路基板が存在する。ＦＰＧＡ２０６、
２０８、２１０および２１１は、ＳＲＡＭベースのタイ
プであり、ＥＥＰＲＯＭ２１２、２１４および２１６等
のＥＥＰＲＯＭから自身の構成コードを受信するために
接続されている。基板Ｃ２０２のＥＥＰＲＯＭ２１２お
よび２１４は、基板ＣのＪＴＡＧバス２２２に接続され
ており、基板Ｄ ２０４のＥＥＰＲＯＭ２１６は、基板
ＤのＪＴＡＧバス２２４に接続されている。基板Ｃ ２
０２および基板Ｄ ２０４は、更に、システム管理バス
２２６にも相互接続されており、システム管理バス２２
６は、必須ではないが、基板Ｃ ２０２のＦＰＧＡ２０
８および基板Ｄ ２０４のＦＰＧＡ２１１等、ＦＰＧＡ
のうちのいくつかに接続することができる。基板Ｃ ２
０２と基板Ｄ ２０４等、システムの基板同士は、他の
目的のために付加的なシステム相互接続２２７を用いて
相互接続されている。付加的なシステム相互接続２２７
には、システムの複数のプロセッサ間およびプロセッサ
と周辺機器との間で通信するための装置が含まれる場合
があり、また、コンピュータシステムにおいて必要に応
じてその他の相互接続が含まれる場合もある。 【００３２】基板ＣのＪＴＡＧバス２２２および基板Ｄ
のＪＴＡＧバス２２４は、いずれも基板Ｅ ２３０など
の別の基板に配置される場合がある共通構成ロジック２
２８に接続されている。共通構成ロジック２２８は、シ
ステム管理バス２２６に接続されたＩＩＣシリアルイン
タフェース２３２を含む。システム管理バス２２６は、
関連するメモリを有する少なくとも１つのプロセッサを
組込んだ少なくとも１つのシステム管理サブシステム２
３４にも接続されている。システム管理サブシステム２
３４は、コンピュータシステムの少なくとも１つの中央
処理装置（ＣＰＵ）２３６に接続されており、コンピュ
ータシステムは複数のＣＰＵを有する場合がある。 【００３３】コンピュータシステムの特定の実施形態は
１６個のＣＰＵを有し、他の実施形態では４個のＣＰＵ
を有する。基板Ｆ ２４５上に配置されたＣＰＵ２３６
等の各ＣＰＵは、関連するメモリ２３８を有し、本技術
分野で周知のＭｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登
録商標）、Ｌｉｎｕｘ、ＨＰ−Ｕｎｉｘ及びその他のオ
ペレーティングシステムなどのオペレーティングシステ
ムを動作させることができる区画の一部である。これら
のＣＰＵは、ＥＥＰＲＯＭ２４０から構成コードを受信
するように接続されたＦＰＧＡ２３９を有する基板Ｆ
２４５などの基板上に配置することができ、ＥＥＰＲＯ
Ｍ２４０は、共通構成ロジック２２８からアクセスして
プログラミングできるようにＪＴＡＧバス２４６に接続
されている。ＣＰＵ２３６は、ネットワーク２４１に接
続されており、ネットワーク２４１には、ローカルエリ
アネットワーク（ＬＡＮ）、ファイアウォールおよびイ
ンターネット等の広域ネットワーク（ＷＡＮ）が含まれ
る。また、ネットワーク２４１には、ＦＰＧＡ構成コー
ドデータベース２４４を有するサーバ２４２も接続され
ている。 【００３４】代替の実施形態では、システム管理サブシ
ステム２３４がネットワーク２４１に対して直接接続を
有する。 【００３５】より詳細なレベルでは、共通構成ロジック
２２８（図３）は、ＩＩＣインタフェース２３２を通し
てアドレス指定可能な選択レジスタ３００を有する。選
択レジスタ３００は、ポート３０４、３０６および３０
８など、共通構成ロジック２２８の複数のＪＴＡＧポー
トのうちのいずれがアクティブであるかを示す。特定の
実施形態は、１６個のＪＴＡＧポートを有する。また、
ＩＩＣインタフェース２３２を介してアクセス可能なＪ
ＴＡＧエンジン３１０も存在し、ＩＩＣインタフェース
２３２からのコマンドを解釈しこれらのコマンドに従っ
てアクティブなＪＴＡＧポートを操作することができる
ようになっている。 【００３６】従って、共通構成ロジック２２８は、図８
に示すように複数チャネルのＪＴＡＧからＩＩＣへのバ
スブリッジとして動作することができる。 【００３７】共通構成ロジック２２８のＩＩＣインタフ
ェース２３２は、システム管理バス２２６を介してシス
テム管理サブシステム２３４に接続されている。システ
ム管理サブシステム２３４は、少なくとも１つのプロセ
ッサを有し、一実施形態では、一次システム管理プロセ
ッサ３１２と１つ以上の二次システム管理プロセッサ３
１４とを含むプロセッサの階層を有する。各プロセッサ
は、プロセッサと同じ集積回路上に実装することもでき
るメモリ３１６などの関連するメモリを有し、一次シス
テム管理プロセッサ３１２と通信するために接続されて
いる。また、システム管理サブシステム２３４は、ＣＰ
Ｕ２３６と通信するためのインタフェース３１８を有す
る。ネットワーク２４１は、ローカルエリアネットワー
ク（ＬＡＮ）コンポーネント３２０、ファイアウォール
３２２およびインタネット３２４等の広域ネットワーク
コンポーネント（ＷＡＮ）を有する。ＣＰＵ２３６は、
ネットワーク２４１を介してセキュアで暗号化された様
式でサーバ２４２に接続することができる。 【００３８】コンピュータシステム２００の１つ以上の
基板上でＦＰＧＡコードを更新したい場合、ＣＰＵ２３
６は、ホストＦＰＧＡ更新ルーチンを実行する。それに
関し（図４と共に図２および図３を参照）、システムの
ＣＰＵ２３６は、セキュアな様式でサーバ２４２に接続
し（ステップ４００）、更新されたＦＰＧＡ構成コード
ファイルをメモリ２３８にダウンロードする（ステップ
４０２）。メモリ２３８には、コンピューティングシス
テムの技術分野で周知のディスクメモリおよび／または
ＲＡＭメモリが含まれうる。次に、このＦＰＧＡ構成コ
ードファイルをシステム管理サブシステム２３４のメモ
リ３１６に転送する（ステップ４０４）。この転送（ス
テップ４０４）は、ＥＥＰＲＯＭプログラミングに先立
って完全なファイル転送として行うこともできるし、あ
るいは、ＦＰＧＡ構成コードファイルの個々の要素、即
ちブロックの転送として行うこともできる。特定の実施
形態では、この転送（ステップ４０４）をブロックモー
ドで実行する。そして、システムＣＰＵ２３６は、シス
テム管理サブシステム２３４の一次プロセッサ３１２ま
たはローカルプロセッサ３１４などのプロセッサ上でＦ
ＰＧＡ構成ルーチンを開始する（ステップ４０５）。特
定の実施形態において、このＦＰＧＡ構成ルーチンは一
次システム管理プロセッサ３１２上で実行され、ローカ
ルプロセッサ３１４を介してコマンドを共通構成ロジッ
ク２２８のＩＩＣインタフェース２３２に渡す。 【００３９】代替の実施形態では、コンピュータシステ
ム２００の１つ以上の基板上でＦＰＧＡコードを更新し
たい場合、システム管理サブシステム２３４のプロセッ
サ３１２等のプロセッサは、セキュアな様式でサーバ２
４２に接続し（ステップ４００）、更新されたＦＰＧＡ
構成コードファイルをシステム管理サブシステム２３４
のメモリ３１６にダウンロードする（ステップ４０
２）。そして、システム管理サブシステムのプロセッサ
３１２が、ＦＰＧＡ構成ルーチンを実行する。 【００４０】いずれの実施形態においても、その後、シ
ステム管理サブシステムプロセッサ３１２は、何らかの
オプションの構成ヘッダ５１４（図５、後述する）が構
成システムに接続されているか否かをチェックし（ステ
ップ４０６）、接続されている場合は、エラーを宣言す
る。次に、システム管理サブシステムプロセッサ３１２
は、必要に応じて調停して共通構成ロジック２２８を割
当て（ステップ４０７）、他のプロセッサが共通構成ロ
ジック２２８を使用している場合、共通構成ロジック２
２８が利用可能になるまで待つ。この割り当てによっ
て、プログラム中の同一のＥＥＰＲＯＭに対して、予備
のシステム管理プロセッサ５２８（図５、後述する）等
の他のいかなるシステム管理サブシステムプロセッサか
らのアクセスも防止されるので、コード破損の防止が容
易になる。また、この割り当てによって、バックアップ
システム管理プロセッサ５２８（図５、後述する）等の
他のいかなるシステム管理プロセッサからも共通構成ロ
ジック２２８の状態の変更を防止できるので、ＪＴＡＧ
バス２２２または２２４を介した転送の競合の防止が容
易になる。 【００４１】その後、システム管理サブシステムプロセ
ッサ３１２は、共通構成ロジック２２８のＦＩＦＯに残
っているあらゆるデータを消去することを含めて、共通
構成ロジック２２８の初期化を行い、プログラムすべき
ＥＥＰＲＯＭに接続された特定のＪＴＡＧバスの識別
（ＩＤ）を用いて選択レジスタ３００をセットする（ス
テップ４０９）。 【００４２】次に、プロセッサ３１２は、選択されたＪ
ＴＡＧバスを共通構成ロジック２２８を通してアドレス
指定し、そのＪＴＡＧバス上のデバイスの数および種類
を含むＪＴＡＧバス構成を判定する（ステップ４１
０）。この判定は、一部、ＪＴＡＧ「ＧＥＴ＿ＤＥＶＩ
ＣＥ＿ＩＤ」コマンドを用いて行われ、このコマンド
は、ＪＴＡＧバスに接続された各デバイスの種類を示す
識別コードを返す。識別コードを含むこのバス構成をＦ
ＰＧＡコードファイルの情報に対して比較することによ
って（ステップ４１２）、その識別コードが目的のＪＴ
ＡＧバスと互換性があることを確認する。識別コードが
選択された基板および目的のＪＴＡＧバスと互換性が無
い場合、エラーを宣言し（ステップ４１４）、エラーハ
ンドラ４２４が適切なコードファイルを自動的に探索
し、ダウンロードを試みる。これらステップによって、
選択された回路基板とコードファイルとの互換性が検証
される。 【００４３】代替の実施形態として、ＪＴＡＧバス構成
をコードファイルの情報に対して比較する代りに、また
は比較することに加えて、各基板に配置されたＥＥＰＲ
ＯＭ５１２（図５）から基板識別情報を読み出すことも
できる。このＥＥＰＲＯＭは、各基板上のＪＴＡＧバス
５１０に追加される。この識別情報を用いて、コードフ
ァイルと基板及び目的のＪＴＡＧバスとの互換性を検証
し、コードファイル内に含まれる複数のＦＰＧＡコード
の中から適切なＦＰＧＡコードを選択し、および、サー
バ２４２上のＦＰＧＡコードデータベース２４４内の適
切なＦＰＧＡコードファイルを検索することができる。 【００４４】ＦＰＧＡコードファイルの互換性を検証し
た後（図４と共に図２および図３を参照）、システム管
理サブシステムは、選択されたＪＴＡＧバス２２２に接
続された基板のＥＥＰＲＯＭ２１４等、１つ以上のＥＥ
ＰＲＯＭを消去する（ステップ４１６）。ＦＰＧＡコー
ドファイルが基板の複数のＦＰＧＡに対するコードを含
む場合、複数のＥＥＰＲＯＭを消去する場合がある。そ
して、構成システムは、ＪＴＡＧバス２２２を介して新
たなコード情報を消去したＥＥＰＲＯＭに書き込む（ス
テップ４１８）。最後に、システム管理サブシステム
が、ＥＥＰＲＯＭ書き込みプロセス（ステップ４１８）
にエラーが無いかチェックし（ステップ４２０）、何ら
かのエラーが発生した場合はエラー４２２を宣言する。
コードファイルが基板のＥＥＰＲＯＭに正しく書込まれ
なかった場合、エラーハンドラ４２４は、ステップ４０
２からステップ４２２までを繰返し、すなわち、互換性
のあるＦＰＧＡ構成コードファイルをダウンロードし、
そのファイルをシステム管理サブシステムに転送し、Ｅ
ＥＰＲＯＭを消去し、ＥＥＰＲＯＭに書き込むことがで
きる。 【００４５】基板上のＥＥＰＲＯＭがプログラムされ終
わると、システム管理サブシステムプロセッサは、共通
構成ロジック２２８を解放し、システム管理サブシステ
ムの他のあらゆるプロセッサから共通構成ロジック２２
８にアクセスできるようにする（ステップ４２３）。次
に、ホストＦＰＧＡ更新ルーチンは、何らかの別の基板
または同一基板のＪＴＡＧバスをさらにプログラムする
か否かをチェックする（ステップ４２６）。これら別の
基板またはＪＴＡＧバスに対して、ＦＰＧＡコードをシ
ステム管理サブシステムにダウンロードするステップ
と、ＥＥＰＲＯＭを消去するステップと、ＥＥＰＲＯＭ
をプログラムするステップとを含む適切なステップが、
必要に応じて繰返される。 【００４６】更新する必要のあるすべてのＪＴＡＧバス
のすべてのＥＥＰＲＯＭがプログラムされ終わると、シ
ステム２００の電源を入れ直すことによって、更新され
た構成コードをＥＥＰＲＯＭ２１２等の関連するＥＥＰ
ＲＯＭからＦＰＧＡ２０８等の各ＦＰＧＡへロードさせ
ることができる（ステップ４２８）。 【００４７】この方法でプログラムすることのできるＥ
ＥＰＲＯＭを有するＦＰＧＡには、システムＣＰＵ２３
６を有する基板Ｆ ２４５等の基板上のＦＰＧＡ２３９
等も含まれうる。また、この方法でプログラムすること
のできるＥＥＰＲＯＭを有するＦＰＧＡには、一実施形
態において関連する構成用ＥＥＰＲＯＭ３３０を有する
ＦＰＧＡとして実施される共通構成ロジック２２８自体
も含まれうる。 【００４８】予備の手段として、システム２００の１つ
以上の基板は、そのＦＰＧＡをプログラムするための付
加的な方法として、並列に接続された構成ヘッダ５１４
を有することもできる。ＦＰＧＡが誤ってプログラムさ
れた場合、または、欠陥のあるＦＰＧＡ構成コードでプ
ログラムされてしまった場合、フィールドサービスまた
は工場改修技術者は、この手段によって基板にアクセス
することができる。例えば、共通構成ロジック２２８に
関連するＥＥＰＲＯＭ３３０がＪＴＡＧポートＤ３３５
を介するプログラム中に電源障害によって破損した場
合、この予備の構成ヘッダによってシステム２００の修
復が可能になる。 【００４９】特定の実施形態において、基板５００（図
５）は、第１のＦＰＧＡ５０２と第２のＦＰＧＡ５０４
とを有する。ＦＰＧＡ５０２および５０４は、ＪＴＡＧ
バス５１０に接続されたＥＥＰＲＯＭ５０６および５０
８から自身の構成コードを受信するように接続されてい
る。また、ＪＴＡＧバス５１０には、基板識別用ＥＥＰ
ＲＯＭ５１２および構成ヘッダ５１４も接続されてい
る。ＪＴＡＧバス５１０は、基板５００からシステムの
共通構成ロジック５１６に続いている。 【００５０】チェックサムエラーライン５１８および５
２０は、ＦＰＧＡ５０２および５０４からローカル管理
プロセッサ５２２に導かれ、ローカル管理プロセッサ５
２２は、同じ基板５００上に配置してもよいし、しなく
てもよい。ローカル管理プロセッサ５２２は、システム
管理バス５２４に接続されている。システム管理バス５
２４は、一次システム管理プロセッサ５２６に接続され
ている。一次システム管理プロセッサと共に予備のシス
テム管理プロセッサ５２８をフェイルオーバ構成で設け
て、冗長性を与える。また、ローカル管理プロセッサ
は、基板５００のＦＰＧＡ５０２および５０４を含む各
ＦＰＧＡに接続されたＦＰＧＡリロードコマンドライン
５３０にも接続されている。一次システム管理プロセッ
サおよび予備のシステム管理プロセッサ５２６，５２８
は、各々、システムの少なくとも１つのＣＰＵ（図示せ
ず）に接続される。 【００５１】図５の実施形態では、ＥＥＰＲＯＭのプロ
グラム完了時にシステムの電源を入れ直すステップ４２
８（図４）が不要である。このステップは、ＦＰＧＡ上
のロジックのシステム使用を一次的にディスエーブルに
するステップと、再プログラムされたＥＥＰＲＯＭに関
連するＦＰＧＡをソフトブートしてそれらの構成コード
をリロードするステップと、ＦＰＧＡ上のロジックのシ
ステム使用を再びイネーブルにするステップとによって
置換えられる。 【００５２】この実施形態では、ＦＰＧＡ５０４等のＦ
ＰＧＡは、チェックサムエラーを検出すると、システム
管理サブシステムに信号を送信する（図７、ステップ７
０２）。システム管理サブシステムへの信号は、チェッ
クサムエラーライン５２０のシステム管理サブシステム
の様々なＦＰＧＡへの接続を通して、カスタムロジック
またはゲートアレイを通して、またはローカルシステム
管理プロセッサ５２２等のシステム管理プロセッサのＩ
／Ｏラインを通して送信することができる。そして、ロ
ーカルシステム管理プロセッサ５２２は、エラーが検出
されたＦＰＧＡ５０４に関連するＥＥＰＲＯＭ５０８の
更新を要求する信号を、ＣＰＵ２３６等のシステムのＣ
ＰＵ上で動作するオペレーティングシステムに送信す
る。 【００５３】エラーが検出されて更新の要求があると、
図４を参照して既に説明したように更新を行う（ステッ
プ７０６）。ただし、ＥＥＰＲＯＭのプログラムの完了
時において、システムの電源を入れ直す代りに、関連す
るＦＰＧＡをソフトブートする（ステップ７０８）。こ
のソフトブートは、特定のＦＰＧＡを使用するドライバ
またはシステム管理機能をシャットダウンし、関連する
ＥＥＰＲＯＭの構成コードのＦＰＧＡへのロードをトリ
ガし、そのＦＰＧＡを利用していたあらゆるドライバま
たはシステム管理機能を再スタートすることによって行
う。従って、システムを完全にシャットダウンすること
なく、システムのＦＰＧＡのうちの少なくともいくつか
について構成コードを更新することができる。 【００５４】特定の実施形態において、ＦＰＧＡ６００
（図６）等、複雑なコンピュータシステムのシステム管
理サブシステムのＦＰＧＡは、ＥＥＰＲＯＭ６０２から
自身の構成コードを受信するように接続されている。Ｅ
ＥＰＲＯＭ６０２は、上述のように、共通構成ロジック
からＪＴＡＧバス６０４を介してプログラムできるよう
に接続されている。ＦＰＧＡ６００は、一連のシステム
管理センサおよびシステム管理ハードウェアに接続され
ており、限定はしないが、それらには、ファン速度セン
サ６０６、電圧モニタ６０８、ＣＰＵクロック速度選択
回路６１０、ＣＰＵ電圧選択回路６１２、タンパスイッ
チ６１４および温度モニタ回路６１６などが含まれる。
ＦＰＧＡ６００には、ＩＩＣシステム管理バス６２０を
介してこれらのシステム管理センサおよびシステム管理
ハードウェアとシステム管理プロセッサとの間で通信す
るためのロジックが含まれる。 【００５５】本発明の他の実施形態では、上述のように
インシステムプログラムすることが可能なＥＥＰＲＯＭ
から構成コードを受信するＦＰＧＡは、Ｉ／Ｏ周辺機器
と本システムの特定のシステムＣＰＵとの間でＩ／Ｏ情
報をルーチングするために使用される。更に他の実施形
態では、上述のようにインシステムプログラムすること
が可能なＥＥＰＲＯＭから構成コードを受信するＦＰＧ
Ａは、システムＣＰＵ間におけるプロセッサ間通信に使
用される。 【００５６】更に詳細に説明すると、共通構成ロジック
２２８（図８）のＩＩＣインタフェース２３２は、スレ
ーブモード物理層８００とアドレスデコード・制御用レ
ジスタ８０２とを有する。これらは、ＩＩＣバス２２６
と内部パラレルバス８０４とのインタフェースをとる。
また、共通構成ロジック２２８即ちバスブリッジは、Ｉ
ＩＣインタフェース２３２をＪＴＡＧポート８２０に接
続するためのデバイス８４０も有する。ＩＩＣバスとＪ
ＴＡＧバスとの間でデータ転送をバッファリングするた
め、２５６バイトのＪＴＡＧへのデータ用ＦＩＦＯ８０
６およびＪＴＡＧからのデータ用ＦＩＦＯ８０８が設け
られる。データは、ＩＩＣスレーブ物理層８００を通し
てＩＩＣバス２２６とＦＩＦＯ８０６および８０８との
間で転送することができる。ＪＴＡＧステートマシン８
１０によって、単一のＩＩＣコマンドで、目的のＪＴＡ
Ｇをリセットし、ＪＴＡＧ構成を読み出し、即ち、転送
の方向に応じてパラレル／シリアルコンバータまたはシ
リアル／パラレルコンバータを通してＦＩＦＯ８０６，
８０８とＪＴＡＧデバイスとの間で２５６バイトまでの
連続したデータを転送できるようにしている。単純なバ
イパスポート８１６によって、ロジックエラーが生じた
場合、または、特別なＪＴＡＧコマンドを実行する必要
がある場合に、ステートマシン８１０およびＦＩＦＯ８
０６，８０８をバイパスできるようにしている。 【００５７】選択レジスタ８１８は、ＩＩＣインタフェ
ース２３２を通してアドレス指定することができる。選
択レジスタ８１８は、任意の時点でアクティブであるべ
き複数のＪＴＡＧポート８２０のうちの１つを示す。こ
れは、マルチプレクサ８２２に対して、ＪＴＡＧポート
８２０からの特定のデータラインをシリアル／パラレル
コンバータ８１４に接続することを命令し、いずれのＪ
ＴＡＧポート８２０がクロック・選択ゲートロジック８
２４からＪＴＡＧ選択ラインを受け取るべきかを指定す
ることにより行なわれる。 【００５８】また、共通構成ロジック２２８は、エラー
フラグ、ＦＩＦＯディップスティック（ＦＩＦＯ使用
量）９００および９０２（図９）、ＦＩＦＯエンプティ
フラグ９０４，９０６および構成ヘッダ接続フラグ９０
８を含むステータスレジスタ８２６も有する。構成ヘッ
ダ接続フラグ９０８は、ヘッダ５１４等の何らかの付加
的な構成ヘッダが構成システムに接続されているか否か
を示す。構成システムがヘッダ５１４に接続されている
場合、システム管理プロセッサ５２６は、接続されてい
るヘッダがあるか否かをチェックするステップ４０６に
おいて接続されていることを識別し、ＥＥＰＲＯＭの内
容を誤って破損することを防止するためにＥＥＰＲＯＭ
のプログラムを拒否する。 【００５９】ＦＩＦＯエンプティフラグ９０４および９
０６は、ＥＥＰＲＯＭへのコードの書き込み（ステップ
４１８）後、システム管理サブシステムプロセッサ３１
２がエラーをチェックする時に（ステップ４２０）に、
すべての転送が完了していることを保証するためにテス
トされる。 【００６０】ここまで、本発明を実施するコンピュータ
システムの回路基板の中の機能要素の特定の部分を参照
しながら本発明を説明してきた。本発明は、システムを
選択的に分割することが可能であり、基板または個々の
基板上に例示した回路は、さらに存在してもよいし、特
定の実施のため必要に応じて統合することも可能であ
る。例えば、限定の意図はないが、基板Ｅ ２３０上に
例示したような共通構成ロジックは、回路基板上におい
て基板Ｄ ２０４の回路と統合することもできる。 【００６１】本発明を特にその好ましい実施形態に関し
て例示し説明してきたが、当業者には、本発明の思想お
よび範囲から逸脱することなく、形態および詳細につい
て種々の他の変更を行えることが分かるであろう。本発
明を異なる実施形態に対して適合させる際には、本明細
書で開示し特許請求の範囲に包含される広い発明の概念
から逸脱することなく、種々の変更を行うことができる
と考えるべきである。 【００６２】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．第１(214)および第２(216)のＥＥＰＲＯＭからプロ
グラマブルロジックデバイス構成コードを受信するよう
に接続された第１(206)および第２(211)のプログラマブ
ルロジックデバイスを少なくとも含む複数のプログラマ
ブルロジックデバイスと、前記第１のＥＥＰＲＯＭ(21
4)と共通構成ロジック(228)とを接続する第１のシリア
ルバス(222)、および、前記第２のＥＥＰＲＯＭ(216)と
該共通構成ロジック(228)とを接続する第２のシリアル
バス(224)と、前記共通構成ロジックに接続され、プロ
グラマブルロジック構成を前記第１のＥＥＰＲＯＭ(21
4)に書き込むことが可能なプロセッサ(234)と、からな
るシステム。 ２．前記第１(214)および第２(216)のＥＥＰＲＯＭが前
記システムの個別の基板上に配置されている、項番１に
記載のシステム。 ３．前記第１(222)および第２(224)のシリアルバスがＪ
ＴＡＧバスである、項番１または２に記載のシステム。 ４．前記プロセッサ(234)が第３(226)のシリアルバスを
介して前記共通構成ロジック(228)に接続される、項番
１〜３のうちのいずれか１項に記載のシステム。 ５．前記第３のシリアルバスがＩＩＣタイプのシリアル
バスである、項番４に記載のシステム。 ６．前記プログラマブルロジックデバイス(208,206,21
0,211)がフィールドプログラマブルゲートアレイであ
る、項番４に記載のシステム。 ７．前記共通構成ロジック(228)がＥＥＰＲＯＭ(330)か
ら構成コードを受信するように接続されたフィールドプ
ログラマブルゲートアレイにおいて実施され、該ＥＥＰ
ＲＯＭ(330)が、前記プロセッサ(234)により前記共通構
成ロジック(228)を介してプログラム可能である、項番
６に記載のシステム。 ８．前記システムをネットワーク(241)に接続するため
の装置をさらに含み、前記システムのプロセッサ(234)
は、構成コードをネットワークサーバ(242)上の構成コ
ードデータベース(244)から前記共通構成ロジック(228)
を通して転送し、該構成コードを前記システムのＥＥＰ
ＲＯＭ(214)に書き込むことができる、項番６に記載の
システム。 ９．前記プログラマブルロジックデバイス(208,211)の
うちの少なくとも１つが、システム管理機能を実行し、
システム管理バス(226)に接続する、項番８に記載のシ
ステム。 【００６３】 【発明の効果】本発明は、上記のように構成することに
よって、ＥＥＰＲＯＭが接続された複数のＪＴＡＧチェ
ーンを有していても、構成コードを構成システムからＥ
ＥＰＲＯＭへ容易にロードすることのできるシステムを
提供することができる。
【図面の簡単な説明】 【図１】複数の基板上に複数のＪＴＡＧバスを有する従
来のコンピュータシステムを示すブロック図であり、各
基板が個別の構成ヘッダを有している。 【図２】複数の基板から共通構成ロジックに導かれる複
数のＪＴＡＧバスを有する本発明の一実施形態によるコ
ンピュータシステムのブロック図であり、複数のＪＴＡ
Ｇバスを介してＥＥＰＲＯＭをプログラミングするた
め、システムのプロセッサへのインタフェースを有して
いる。 【図３】ＪＴＡＧからＩＩＣへのブリッジを実施する図
２のシステムの共通構成ロジックおよびシステム管理サ
ブシステムの詳細を示すブロック図であり、システム管
理プロセッサおよびホストプロセッサを有し、ネットワ
ークを介したデータベースとの接続を示している。 【図４】共通のシステム構成ロジックを通してシステム
のＦＰＧＡを構成する方法のフロー図である。 【図５】ＦＰＧＡ、構成ヘッダおよび基板識別用ＥＥＰ
ＲＯＭからエラー信号を受信するために接続されたロー
カルシステム管理プロセッサを有する、本発明の一実施
形態による基板の詳細なブロック図であり、システム管
理プロセッサおよび共通構成ロジックへの接続を示して
いる。 【図６】本発明を実施するシステム管理サブシステムの
一部の詳細なブロック図である。 【図７】本発明による、破損ＦＰＧＡコードを有するシ
ステムの自己回復を可能にする機能の図である。 【図８】本発明の一実施形態による共通構成ロジックの
更に詳細なブロック図である。 【図９】本発明の一実施形態による共通構成ロジックの
ステータスレジスタの更に詳細なブロック図である。 【符号の説明】 ２０２，２０４ 基板 ２０６，２０８，２１０，２１１ ＦＰＧＡ ２１４，２１６，３３０ ＥＥＰＲＯＭ ２２２，２２４ ＪＴＡＧバス ２２６ システム管理バス ２２８ 共通構成ロジック ２３４ ＣＰＵ ２４１ ネットワーク ２４２ サーバ ２４４ 構成コードデータベース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイク・エリクソン アメリカ合衆国コロラド州80537，ラブラ ンド，メリッサ・ドライブ・1507 (72)発明者 デイビッド・マシロウスキー アメリカ合衆国コロラド州80138，パーカ ー，ノース・サグワーロウ・リッジ・ロー ド・8520 Ｆターム(参考） 5B076 AA01 EB02 EB09

Claims (1)

  1. 【特許請求の範囲】 【請求項１】第１(214)および第２(216)のＥＥＰＲＯＭ
    からプログラマブルロジックデバイス構成コードを受信
    するように接続された少なくとも第１(206)および第２
    (211)のプログラマブルロジックデバイスを含む複数の
    プログラマブルロジックデバイスと、 前記第１のＥＥＰＲＯＭ(214)と共通構成ロジック(228)
    とを接続する第１のシリアルバス(222)、および、前記
    第２のＥＥＰＲＯＭ(216)と該共通構成ロジック(228)と
    を接続する第２のシリアルバス(224)と、 前記共通構成ロジックに接続され、プログラマブルロジ
    ック構成を前記第１のＥＥＰＲＯＭ(214)に書き込むこ
    とが可能なプロセッサ(234)と、 からなるシステム。
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