JP2003058385A - システム管理プロセッサおよびｊｔａｇバスを介してｅｅｐｒｏｍのｆｐｇａコードを更新する方法 - Google Patents
システム管理プロセッサおよびｊｔａｇバスを介してｅｅｐｒｏｍのｆｐｇａコードを更新する方法Info
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Abstract
(57)【要約】
【課題】EEPROMが接続された複数のJTAGハ゛スを有してい
ても、構成コート゛を構成システムからEEPROMへ容易にロート゛する
ことのできる方法を提供すること。 【解決手段】システムのEEPROM(212,214,216)に格納されたフ
゜ロク゛ラマフ゛ルテ゛ハ゛イス構成コート゛を更新するための方法であっ
て、個別の管理フ゜ロセッサ(526)およびシステムフ゜ロセッサ(236)を有
する複雑なシステムにおいて実施することができる方法。本
方法は、フ゜ロク゛ラマフ゛ルテ゛ハ゛イス構成コート゛を更新するためのシー
ケンスをシステムの管理フ゜ロセッサ(526)上で実行することを含む。
シーケンスには、EEPROM(212,214,216)を消去するステッフ゜(103
6)、構成コート゛の少なくとも1フ゛ロックを該EEPROMに書き込む
ステッフ゜(1038)および書き込みの後にエラーをチェックするステッフ゜
が含まれる。チェックするエラーには、FIFOを空にすることの
失敗(1040,1044)が含まれる。エラー検出の際に、本方法
は、自動的に書き込みをリトライすることを含む。本方法
は、EEPROM(212,214,216)を共通構成ロシ゛ックに相互接続す
る複数のシリアルハ゛ス(222,224)を有するシステム上で実施するこ
とができ、システムは、共通構成ロシ゛ック(228)にアクセスすること
のできる複数の管理フ゜ロセッサ(526,528)を有する。
ても、構成コート゛を構成システムからEEPROMへ容易にロート゛する
ことのできる方法を提供すること。 【解決手段】システムのEEPROM(212,214,216)に格納されたフ
゜ロク゛ラマフ゛ルテ゛ハ゛イス構成コート゛を更新するための方法であっ
て、個別の管理フ゜ロセッサ(526)およびシステムフ゜ロセッサ(236)を有
する複雑なシステムにおいて実施することができる方法。本
方法は、フ゜ロク゛ラマフ゛ルテ゛ハ゛イス構成コート゛を更新するためのシー
ケンスをシステムの管理フ゜ロセッサ(526)上で実行することを含む。
シーケンスには、EEPROM(212,214,216)を消去するステッフ゜(103
6)、構成コート゛の少なくとも1フ゛ロックを該EEPROMに書き込む
ステッフ゜(1038)および書き込みの後にエラーをチェックするステッフ゜
が含まれる。チェックするエラーには、FIFOを空にすることの
失敗(1040,1044)が含まれる。エラー検出の際に、本方法
は、自動的に書き込みをリトライすることを含む。本方法
は、EEPROM(212,214,216)を共通構成ロシ゛ックに相互接続す
る複数のシリアルハ゛ス(222,224)を有するシステム上で実施するこ
とができ、システムは、共通構成ロシ゛ック(228)にアクセスすること
のできる複数の管理フ゜ロセッサ(526,528)を有する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プログラマブルロ
ジックデバイスのインシステムプログラミングの技術に
関する。特に、本発明は、フィールドプログラマブルゲ
ートアレイ（ＦＰＧＡ）に構成コードを提供する、ＥＥ
ＰＲＯＭのインシステムプログラミングのための特定の
ユーティリティを有する方法であって、システム管理プ
ロセッサのファームウェアで実施することができ、ＩＩ
Ｃ（Inter IC bus)からＪＴＡＧへのバスブリッジを使
用する方法に関する。 【０００２】 【従来の技術】独立クロック・データタイプのシリアル
通信バスは、システムの集積回路コンポーネント間の通
信に普通に用いられるようになった。このタイプのシリ
アルリンクには、ＩＩＣ（最初はＩｎｔｅｒ ＩＣバス
と呼ばれていたが、現在では一般にＩ２Ｃと呼ばれてい
る）およびＳＰＩバスが含まれる。このタイプのリンク
は、バス上の各集積回路に精密なタイミングコンポーネ
ントを必要とすることなく実現することができ、通常、
少なくとも１つのバスマスタの制御下で動作する。ＳＰ
ＩおよびＩＩＣタイプのシリアル通信バスとインタフェ
ースするシリアルＥＥＰＲＯＭ（Electrically Erasabl
e Programmable Read-Only Memory）デバイスは、容易
に入手することができる。 【０００３】一般に、Ｉ２ＣバスおよびＳＰＩバスが通
常動作中のシステム内の通信に用いられるのに対して、
ＪＴＡＧバスと呼ばれるＩＥＥＥ１１４９．１シリアル
バスは、各集積回路に対してバウンダリスキャンを実施
するためにテスタからのアクセス手段を提供することに
よって、非アクティブなシステムのテストを行うことを
意図している。これにより、テスタは、集積回路の接続
性を検証することができ、それらが正しく取付けられ、
相互接続されていることを検証することができる。ＪＴ
ＡＧバスは、１つ以上の集積回路をチェーン状に相互接
続し、テスタは、いずれの集積回路もアドレス指定する
ことができる。通常、回路基板の複数のデバイスがＪＴ
ＡＧバスに相互接続されており、ＪＴＡＧバスは、ＪＴ
ＡＧチェーンとも呼ばれる。 【０００４】ＪＴＡＧバスは、各デバイスに対して４本
の接続を有するシリアルバスである。これらの接続に
は、シリアルデータ入力ライン、シリアルデータ出力ラ
イン、クロックラインおよびテストモード選択ラインが
含まれる。通常、チェーンの第１のチップのデータ出力
ラインは、チェーンの第２のチップのデータ入力ライン
に接続され、第２のチップのデータ出力ラインは、第３
のチップのデータ入力ラインに接続される。したがっ
て、複数チップのデータ入力ラインおよびデータ出力ラ
インは、デイジーチェーン構成で接続される。 【０００５】ＩＥＥＥ１１５２バスは、１１４９．１Ｊ
ＴＡＧバスの拡張された新しいバージョンである。本明
細書でＪＴＡＧバスと言う場合は、１１４９．１と１１
５２との両方のバリエーションを含むことを意図してい
る。 【０００６】本明細書でＰＬＤと呼ぶプログラマブルロ
ジックデバイス(ＰＬＤ：Programmable Logic Device)
は、コンピュータシステムのコンポーネントとして普通
に用いられる。これらのデバイスには、プログラマブル
アレイロジックデバイス（ＰＡＬ：Programmable Array
Logic device）、プログラマブルロジックアレイ（Ｐ
ＬＡ：Programmable Logic Array）、コンプレックスプ
ログラマブルロジックデバイス（ＣＰＬＤ：Complex Pr
ogrammable Logic Device）およびフィールドプログラ
マブルゲートアレイ（ＦＰＧＡ：Field Programmable G
ate Array）が含まれる。ＰＬＤは、通常、汎用デバイ
スであって、機能確定コード、即ち構成コードが組み込
まれるとシステム特有の機能を担う。ＰＬＤは、機能確
定コードを、ヒュージブルリンク（fusible link）、ア
ンチヒューズ（antifuse）、ＥＰＲＯＭセル、フラッシ
ュセルを含むＥＥＰＲＯＭセルまたはスタティックＲＡ
Ｍセルに格納することができる。 【０００７】スタティックＲＡＭセルを用いて機能確定
コードを保持するこれらのＰＬＤデバイスは、システム
の電源投入時に同一のまたは異なる集積回路上のＥＥＰ
ＲＯＭから機能確定コードを自動的に取得するように設
計することができる。Ｘｉｌｉｎｘ、Ａｌｔｅｒａ、Ｌ
ｕｃｅｎｔおよびＡｔｍｅｌ社から入手可能な多くの一
般的なＦＰＧＡデバイスは、自身のコードをスタティッ
クＲＡＭセルに格納するので、ＳＲＡＭベースのＦＰＧ
Ａとして知られている。 【０００８】この種のＦＰＧＡは、システムの電源投入
時に、構成データを外部ＥＥＰＲＯＭからシリアルモー
ドでもパラレルモードでも取得できることが知られてい
る。これらデバイスは、通常、システムの電源投入時に
自身の構成コードを自動的に取得するように構成されて
いる。構成コードをシリアルモードで取得するＦＰＧＡ
は、コードをＦＰＧＡ内にロードするために設計された
カスタムシリアルバスを使用するように設計することが
でき、多くのかかるデバイスがカスタムシリアルバスを
利用しているが、ＩＩＣバスおよびＳＰＩバスなどの標
準シリアルバスを使用するように設計することもでき
る。従って、本明細書で用いるシリアルバスという用語
は、ＩＩＣ、ＳＰＩおよびカスタムシリアルバスを包含
している。 【０００９】また、ＥＥＰＲＯＭからＦＰＧＡの構成コ
ードを受信した時にその構成コードに対してチェックサ
ム検査を実施することができるＦＰＧＡも知られてい
る。これらのＦＰＧＡは、チェックサム検査が失敗した
場合にそれらの構成コードが正しくない可能性があるこ
とを示すエラー信号を生成する。 【００１０】限定はしないが、Ｘｉｌｉｎｘ社のＸＣ１
８Ｖ００シリーズデバイスを含むいくつかのＥＥＰＲＯ
Ｍデバイスは、ＪＴＡＧバスと相互接続し、ＪＴＡＧバ
スを介して消去し、構成コードを用いてプログラムでき
ることが知られている。更に、これらのデバイスは、Ｆ
ＰＧＡに接続して、構成コードをＦＰＧＡに提供するこ
とができることが知られている。また、ＦＰＧＡデバイ
スによっては、テストまたは構成の目的のためにＪＴＡ
Ｇバスに相互接続できることも知られている。 【００１１】基板上のインシステム構成ヘッダを介して
可搬型のプログラミング装置を基板のＪＴＡＧバスに接
続できることが知られている。ＪＴＡＧバスは、基板上
の少なくとも１つのＪＴＡＧ構成可能なＥＥＰＲＯＭに
接続され、次いで基板上のＦＰＧＡを構成するために接
続される。構成システムは、構成ヘッダを介してＪＴＡ
Ｇバスに接続され、構成モードに置かれる。そして、構
成コードは、構成システムからヘッダを通してＪＴＡＧ
バスを介してＥＥＰＲＯＭに書き込まれる。構成コード
がＥＥＰＲＯＭに書き込まれると、システム電源を入れ
直すことができ、この時点で、構成コードが関連するＦ
ＰＧＡに転送される。このプロセスは、ＸＩＬＮＸ社の
データシートＤＳ０２６およびＸＩＬＩＮＸ社から入手
できる他の文書に概説されている。 【００１２】構成システムは、通常、基板のＦＰＧＡ用
の構成コードを有するノートブックコンピュータであ
る。また、構成システムは、基板のＪＴＡＧバス構成の
情報と共に、基板のＪＴＡＧバスを駆動するための適切
なソフトウェアおよびハードウェアを有する。 【００１３】 【発明が解決しようとする課題】ＦＰＧＡ構成コードの
基板のＥＥＰＲＯＭへのロードは、小型システムに対し
ては良好に動作するが、大型システムの場合には問題を
生じる場合がある。大型システムは、複数の基板を有
し、それらの基板のすべてが同一のＪＴＡＧバスに接続
されるとは限らない。以下の理由から、しばしば個別の
チェーンが用いられる。１．構成システムは、チェーン
内のいかなるデバイスも適切にアドレス指定するため
に、チェーン内のすべてのデバイスに関する情報を有し
ていなければならない。単一のチェーンを用いる場合、
構成システムは、システム内のすべての基板について詳
細な情報を有していなければならない。２．大型システ
ムは、周辺機器、メモリサブシステム、プロセッサその
他のサブシステムを後から追加またはアップグレードす
ることを可能にするためのスロットを有する場合があ
り、しばしば実際に有しているので、いかなる空のスロ
ットにおいても単一のチェーンが分断されないようにす
るために、追加の回路が必要になる。３．大型システム
は、周辺機器、メモリサブシステム、プロセッサその他
のデバイスからなる特定のセットにより、しばしば出荷
前にカスタマイズされるので、単一のチェーンにするた
めには、各システム構成に対してカスタマイズされたＪ
ＴＡＧインタフェースソフトウェアを必要とする場合が
ある。４．短いチェーンのデバイスに対するアクセス
は、長いチェーンのデバイスに対するアクセスよりも高
速である。従って、必須ではないが、単一の基板がその
基板内に複数のチェーンを有する場合がある。 【００１４】また、従来の構成プロセスは、個別のＪＴ
ＡＧバスを用いてＦＰＧＡ構成コードを大型システムの
各基板のＥＥＰＲＯＭにロードする場合にも問題を生じ
る。例えば、大型システムの複数の回路基板は、システ
ムから取り外さないと構成システムを構成ヘッダに接続
してアクセスできない場合がある。基板によってはアク
セス可能な場合もあるが、１つ以上の追加の基板をシス
テムからまず取除いてからのみである。また、技術者に
よるシステムへの物理的アクセスには、出張費が必要と
なる場合がある。いずれの場合も、大型システムのすべ
ての基板のＦＰＧＡ構成コードを更新するためには、相
当な労力とシステムダウン時間が必要となる場合があ
る。 【００１５】コンピュータシステムは、異なる目的のた
めに複数のデータ通信バスを有する場合があることが知
られている。例えば、一般に利用可能なコンピュータ
は、周辺機器用インタフェースカードと通信するための
ＰＣＩバス、各プロセッサとインタフェースするための
１つ以上のプロセッサバス、およびその他の種類のバス
を有する。また、複雑なシステムは、特定用途のために
シリアルバスを利用する場合もある。例えば、複雑なコ
ンピュータシステムは、ＩＩＣバスまたはＳＰＩバスを
システム管理バスとして利用する場合がある。 【００１６】バスブリッジは、異なる種類のバス間を相
互接続するためのデバイスである。例えば、一般的なパ
ーソナルコンピュータは、プロセッサバスとＰＣＩバス
とを接続するパラレルバス間に、少なくとも１つのバス
ブリッジを用いる。また、一般的なパーソナルコンピュ
ータは、パラレルＰＣＩバスとＩＳＡバスとの間にもバ
スブリッジを用いる。 【００１７】システム管理バスは、限定はしないが、電
源電圧モニタ、温度センサ、ファン制御およびファン速
度モニタを含むシステム機能に対するインタフェースを
専用のシステム管理プロセッサに提供することができ
る。そして、システム管理プロセッサは、１つ以上のバ
スブリッジを含み得る適切なハードウェアを介して、そ
のシステムの他のプロセッサとインタフェースすること
ができる。 【００１８】かかるシステムにおいて、システム管理プ
ロセッサは、システム機能を監視することによって、何
らかのシステム機能が限界を超えているか否かを判定す
ることができる。限界を超えている場合、システム管理
プロセッサは、ファン速度を変更したり、システムに対
してシャットダウンを含む特定のモードで動作すること
を命令したり、あるいは、本技術分野において周知の他
の手段により、システムを保護することができる。 【００１９】複雑なコンピュータシステムは、複数のＦ
ＰＧＡおよびその他のＰＬＤを含む場合がある。ＦＰＧ
Ａは、システムのＣＰＵを他のデバイスとインタフェー
スするＩ／Ｏ機能をカスタマイズするため、ＣＰＵ間の
通信を行うため、並びに、ファンおよび温度センサ等の
デバイスをシステム管理バスとインタフェースするため
に用いられる場合がある。 【００２０】 【課題を解決するための手段】本発明は、プログラマブ
ルデバイスのインシステムプログラミングの方法であ
る。本方法は、関連するＦＰＧＡ用の構成コードを有す
るＥＥＰＲＯＭのプログラミングに特に適している。本
方法は、ＩＩＣシリアルバスを複数のＪＴＡＧバスに橋
渡しするバスブリッジを利用する。 【００２１】特定の実施形態は、複数の基板を有するシ
ステムであって、そのうちのいくつかの基板が、構成コ
ードを供給するためにＦＰＧＡに接続された複数のＥＥ
ＰＲＯＭを有するものにおいて用いられる。各基板のＥ
ＥＰＲＯＭデバイスは、各基板について個別に設けられ
たＪＴＡＧバスに接続されている。各基板からのＪＴＡ
Ｇバスは、バスブリッジに経路指定されている。バスブ
リッジは、システムの複数のＪＴＡＧバスとシステム管
理プロセッサとの間のインタフェースを提供するととも
に、プロセッサが複数のＪＴＡＧバスの中から特定のＪ
ＴＡＧバスを選択できるようにする選択回路を提供す
る。 【００２２】本方法は、エラーチェックおよびリトライ
のステップを含む。例えば、バスブリッジのＦＩＦＯを
監視することによって、バスブリッジのステートマシン
が情報をＥＥＰＲＯＭに正しく書込んだか否か、また
は、情報がＥＥＰＲＯＭからバスブリッジを介してシス
テム管理プロセッサまで適切に転送されたか否かを判定
する。本方法は、動作が失敗した場合にリトライを提供
する。また、本方法は、構成コードデータファイルが目
的のＥＥＰＲＯＭ、バスおよび基板と互換性があること
の検証も提供する。 【００２３】 【発明の実施の形態】従来技術において周知のコンピュ
ータシステムは、基板Ａ １００および基板Ｂ １０２
などの複数の回路基板を含み、基板上には、ＦＰＧＡ１
０４、１０６、１０７などが含まれる（図１）。システ
ムには、さらに基板が存在する場合もあり、これらの基
板は、ＦＰＧＡを有する場合も有しない場合もあり、様
々な基板がシステムのコンポーネントとして互いに接続
（１０３）されている。基板Ａ１００において、ＦＰＧ
Ａ１０４は構成用ＥＥＰＲＯＭ１０８に接続されてお
り、それによりＦＰＧＡ１０４は、基板Ａ １００の電
源投入時にＥＥＰＲＯＭ１０８から自身の構成コードを
受信するようになっている。同様に、ＦＰＧＡ１０６
は、第２の構成用ＥＥＰＲＯＭ１１０に接続されてい
る。構成用ＥＥＰＲＯＭ１０８および１１０は、いずれ
もＪＴＡＧバス１１１にチェーン状に接続されており、
ＪＴＡＧバス１１１は構成ヘッダ１１２に続いている。 【００２４】基板Ａ １００上のＦＰＧＡ１０４または
１０６のうちの１つ以上の構成コードを更新したい場
合、構成ケーブル１１６を介して構成システム１１４を
構成ヘッダ１１２に接続する。そして、構成コードを構
成システム１１４のメモリ１１８から構成ケーブル１１
６、構成ヘッダ１１２を通じてＪＴＡＧバス１１１を介
してＥＥＰＲＯＭ１０８等のＥＥＰＲＯＭ内へ転送する
ことができる。これが完了すると、電源を入れ直すこと
により、更新された構成コードをＥＥＰＲＯＭ１０８か
らＦＰＧＡ１０４にロードさせることができる。 【００２５】基板Ｂ １０２など、別の基板上のＦＰＧ
Ａの構成コードを更新したい場合には、構成ケーブル１
１６を構成ヘッダ１１２から取り外し、代りの構成ケー
ブル経路１２２に沿って、基板Ｂの適当な構成ヘッダ１
２０に接続する。そして、前記処理を繰り返すことによ
り、基板ＢのＪＴＡＧバス１２６上のＥＥＰＲＯＭ１２
４のうちの１つ以上のＥＥＰＲＯＭを更新することがで
きる。 【００２６】図１に示す従来のインシステムＦＰＧＡ構
成コード更新装置は、更新すべきシステムの各基板に対
する物理的なアクセス手段を必要とする。構成ケーブル
１１６は、各基板の適切な構成ヘッダに個別に接続しな
ければならない。 【００２７】本発明によるシステム２００（図２）に
は、基板Ｃ ２０２および基板Ｄ ２０４等、各々が１
つ以上のＦＰＧＡ２０６、２０８、２１０および２１１
を有する複数の回路基板が存在する。ＦＰＧＡ２０６、
２０８、２１０および２１１は、ＳＲＡＭベースのタイ
プであり、ＥＥＰＲＯＭ２１２、２１４および２１６等
のＥＥＰＲＯＭから自身の構成コードを受信するために
接続されている。基板Ｃ２０２のＥＥＰＲＯＭ２１２お
よび２１４は、基板ＣのＪＴＡＧバス２２２に接続され
ており、基板Ｄ ２０４のＥＥＰＲＯＭ２１６は、基板
ＤのＪＴＡＧバス２２４に接続されている。基板Ｃ ２
０２および基板Ｄ ２０４は、更に、システム管理バス
２２６にも相互接続されており、システム管理バス２２
６は、必須ではないが、基板Ｃ ２０２のＦＰＧＡ２０
８および基板Ｄ ２０４のＦＰＧＡ２１１等、ＦＰＧＡ
のうちのいくつかに接続することができる。基板Ｃ ２
０２と基板Ｄ ２０４等、システムの基板同士は、他の
目的のために付加的なシステム相互接続２２７を用いて
相互接続されている。付加的なシステム相互接続２２７
には、システムの複数のプロセッサ間およびプロセッサ
と周辺機器との間で通信するための装置が含まれる場合
があり、また、コンピュータシステムにおいて必要に応
じてその他の相互接続が含まれる場合もある。 【００２８】基板ＣのＪＴＡＧバス２２２および基板Ｄ
のＪＴＡＧバス２２４は、いずれも基板Ｅ ２３０など
の別の基板に配置される場合がある共通構成ロジック２
２８に接続されている。共通構成ロジック２２８は、シ
ステム管理バス２２６に接続されたＩＩＣシリアルイン
タフェース２３２を含む。システム管理バス２２６は、
関連するメモリを有する少なくとも１つのプロセッサを
組込んだ少なくとも１つのシステム管理サブシステム２
３４にも接続されている。システム管理サブシステム２
３４は、コンピュータシステムの少なくとも１つの中央
処理装置（ＣＰＵ）２３６に接続されており、コンピュ
ータシステムは複数のＣＰＵを有する場合がある。 【００２９】コンピュータシステムの特定の実施形態は
１６個のＣＰＵを有し、他の実施形態では４個のＣＰＵ
を有する。基板Ｆ ２４５上に配置されたＣＰＵ２３６
等の各ＣＰＵは、関連するメモリ２３８を有し、本技術
分野で周知のＭｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登
録商標）、Ｌｉｎｕｘ、ＨＰ−Ｕｎｉｘ及びその他のオ
ペレーティングシステムなどのオペレーティングシステ
ムを動作させることができる区画の一部である。これら
のＣＰＵは、ＥＥＰＲＯＭ２４０から構成コードを受信
するように接続されたＦＰＧＡ２３９を有する基板Ｆ
２４５などの基板上に配置することができ、ＥＥＰＲＯ
Ｍ２４０は、共通構成ロジック２２８からアクセスして
プログラミングできるようにＪＴＡＧバス２４６に接続
されている。ＣＰＵ２３６は、ネットワーク２４１に接
続されており、ネットワーク２４１には、ローカルエリ
アネットワーク（ＬＡＮ）、ファイアウォールおよびイ
ンターネット等の広域ネットワーク（ＷＡＮ）が含まれ
る。また、ネットワーク２４１には、ＦＰＧＡ構成コー
ドデータベース２４４を有するサーバ２４２も接続され
ている。 【００３０】代替の実施形態では、システム管理サブシ
ステム２３４がネットワーク２４１に対して直接接続を
有する。 【００３１】より詳細なレベルでは、共通構成ロジック
２２８（図３）は、ＩＩＣインタフェース２３２を通し
てアドレス指定可能な選択レジスタ３００を有する。選
択レジスタ３００は、ポート３０４、３０６および３０
８など、共通構成ロジック２２８の複数のＪＴＡＧポー
トのうちのいずれがアクティブであるかを示す。特定の
実施形態は、１６個のＪＴＡＧポートを有する。また、
ＩＩＣインタフェース２３２を介してアクセス可能なＪ
ＴＡＧエンジン３１０も存在し、ＩＩＣインタフェース
２３２からのコマンドを解釈しこれらのコマンドに従っ
てアクティブなＪＴＡＧポートを操作することができる
ようになっている。 【００３２】従って、共通構成ロジック２２８は、図８
に示すように複数チャネルのＪＴＡＧからＩＩＣへのバ
スブリッジとして動作することができる。 【００３３】共通構成ロジック２２８のＩＩＣインタフ
ェース２３２は、システム管理バス２２６を介してシス
テム管理サブシステム２３４に接続されている。システ
ム管理サブシステム２３４は、少なくとも１つのプロセ
ッサを有し、一実施形態では、一次システム管理プロセ
ッサ３１２と１つ以上の二次システム管理プロセッサ３
１４とを含むプロセッサの階層を有する。各プロセッサ
は、プロセッサと同じ集積回路上に実装することもでき
るメモリ３１６などの関連するメモリを有し、一次シス
テム管理プロセッサ３１２と通信するために接続されて
いる。また、システム管理サブシステム２３４は、ＣＰ
Ｕ２３６と通信するためのインタフェース３１８を有す
る。ネットワーク２４１は、ローカルエリアネットワー
ク（ＬＡＮ）コンポーネント３２０、ファイアウォール
３２２およびインタネット３２４等の広域ネットワーク
コンポーネント（ＷＡＮ）を有する。ＣＰＵ２３６は、
ネットワーク２４１を介してセキュアで暗号化された様
式でサーバ２４２に接続することができる。 【００３４】コンピュータシステム２００の１つ以上の
基板上でＦＰＧＡコードを更新したい場合、ＣＰＵ２３
６は、ホストＦＰＧＡ更新ルーチンを実行する。それに
関し（図４と共に図２および図３を参照）、システムの
ＣＰＵ２３６は、セキュアな様式でサーバ２４２に接続
し（ステップ４００）、更新されたＦＰＧＡ構成コード
ファイルをメモリ２３８にダウンロードする（ステップ
４０２）。メモリ２３８には、コンピューティングシス
テムの技術分野で周知のディスクメモリおよび／または
ＲＡＭメモリが含まれうる。次に、このＦＰＧＡ構成コ
ードファイルをシステム管理サブシステム２３４のメモ
リ３１６に転送する（ステップ４０４）。この転送（ス
テップ４０４）は、ＥＥＰＲＯＭプログラミングに先立
って完全なファイル転送として行うこともできるし、あ
るいは、ＦＰＧＡ構成コードファイルの個々の要素、即
ちブロックの転送として行うこともできる。特定の実施
形態では、この転送（ステップ４０４）をブロックモー
ドで実行する。そして、システムＣＰＵ２３６は、シス
テム管理サブシステム２３４の一次プロセッサ３１２ま
たはローカルプロセッサ３１４などのプロセッサ上でＦ
ＰＧＡ構成ルーチンを開始する（ステップ４０５）。特
定の実施形態において、このＦＰＧＡ構成ルーチンは一
次システム管理プロセッサ３１２上で実行され、ローカ
ルプロセッサ３１４を介してコマンドを共通構成ロジッ
ク２２８のＩＩＣインタフェース２３２に渡す。 【００３５】代替の実施形態では、コンピュータシステ
ム２００の１つ以上の基板上でＦＰＧＡコードを更新し
たい場合、システム管理サブシステム２３４のプロセッ
サ３１２等のプロセッサは、セキュアな様式でサーバ２
４２に接続し（ステップ４００）、更新されたＦＰＧＡ
構成コードファイルをシステム管理サブシステム２３４
のメモリ３１６にダウンロードする（ステップ４０
２）。そして、システム管理サブシステムのプロセッサ
３１２が、ＦＰＧＡ構成ルーチンを実行する。 【００３６】いずれの実施形態においても、その後、シ
ステム管理サブシステムプロセッサ３１２は、何らかの
オプションの構成ヘッダ５１４（図５、後述する）が構
成システムに接続されているか否かをチェックし（ステ
ップ４０６）、接続されている場合は、エラーを宣言す
る。次に、システム管理サブシステムプロセッサ３１２
は、必要に応じて調停して共通構成ロジック２２８を割
当て（ステップ４０７）、他のプロセッサが共通構成ロ
ジック２２８を使用している場合、共通構成ロジック２
２８が利用可能になるまで待つ。この割り当てによっ
て、プログラム中の同一のＥＥＰＲＯＭに対して、予備
のシステム管理プロセッサ５２８（図５、後述する）等
の他のいかなるシステム管理サブシステムプロセッサか
らのアクセスも防止されるので、コード破損の防止が容
易になる。また、この割り当てによって、バックアップ
システム管理プロセッサ５２８（図５、後述する）等の
他のいかなるシステム管理プロセッサからも共通構成ロ
ジック２２８の状態の変更を防止できるので、ＪＴＡＧ
バス２２２または２２４を介した転送の競合の防止が容
易になる。 【００３７】その後、システム管理サブシステムプロセ
ッサ３１２は、共通構成ロジック２２８のＦＩＦＯに残
っているあらゆるデータを消去することを含めて、共通
構成ロジック２２８の初期化を行い、プログラムすべき
ＥＥＰＲＯＭに接続された特定のＪＴＡＧバスの識別
（ＩＤ）を用いて選択レジスタ３００をセットする（ス
テップ４０９）。 【００３８】次に、プロセッサ３１２は、選択されたＪ
ＴＡＧバスを共通構成ロジック２２８を通してアドレス
指定し、そのＪＴＡＧバス上のデバイスの数および種類
を含むＪＴＡＧバス構成を判定する（ステップ４１
０）。この判定は、一部、ＪＴＡＧ「ＧＥＴ＿ＤＥＶＩ
ＣＥ＿ＩＤ」コマンドを用いて行われ、このコマンド
は、ＪＴＡＧバスに接続された各デバイスの種類を示す
識別コードを返す。識別コードを含むこのバス構成をＦ
ＰＧＡコードファイルの情報に対して比較することによ
って（ステップ４１２）、その識別コードが目的のＪＴ
ＡＧバスと互換性があることを確認する。識別コードが
選択された基板および目的のＪＴＡＧバスと互換性が無
い場合、エラーを宣言し（ステップ４１４）、エラーハ
ンドラ４２４が適切なコードファイルを自動的に探索
し、ダウンロードを試みる。これらステップによって、
選択された回路基板とコードファイルとの互換性が検証
される。 【００３９】代替の実施形態として、ＪＴＡＧバス構成
をコードファイルの情報に対して比較する代りに、また
は比較することに加えて、各基板に配置されたＥＥＰＲ
ＯＭ５１２（図５）から基板識別情報を読み出すことも
できる。このＥＥＰＲＯＭは、各基板上のＪＴＡＧバス
５１０に追加される。この識別情報を用いて、コードフ
ァイルと基板及び目的のＪＴＡＧバスとの互換性を検証
し、コードファイル内に含まれる複数のＦＰＧＡコード
の中から適切なＦＰＧＡコードを選択し、および、サー
バ２４２上のＦＰＧＡコードデータベース２４４内の適
切なＦＰＧＡコードファイルを検索することができる。 【００４０】ＦＰＧＡコードファイルの互換性を検証し
た後（図４と共に図２および図３を参照）、システム管
理サブシステムは、選択されたＪＴＡＧバス２２２に接
続された基板のＥＥＰＲＯＭ２１４等、１つ以上のＥＥ
ＰＲＯＭを消去する（ステップ４１６）。ＦＰＧＡコー
ドファイルが基板の複数のＦＰＧＡに対するコードを含
む場合、複数のＥＥＰＲＯＭを消去する場合がある。そ
して、構成システムは、ＪＴＡＧバス２２２を介して新
たなコード情報を消去したＥＥＰＲＯＭに書き込む（ス
テップ４１８）。最後に、システム管理サブシステム
が、ＥＥＰＲＯＭ書き込みプロセス（ステップ４１８）
にエラーが無いかチェックし（ステップ４２０）、何ら
かのエラーが発生した場合はエラー４２２を宣言する。
コードファイルが基板のＥＥＰＲＯＭに正しく書込まれ
なかった場合、エラーハンドラ４２４は、ステップ４０
２からステップ４２２までを繰返し、すなわち、互換性
のあるＦＰＧＡ構成コードファイルをダウンロードし、
そのファイルをシステム管理サブシステムに転送し、Ｅ
ＥＰＲＯＭを消去し、ＥＥＰＲＯＭに書き込むことがで
きる。 【００４１】基板上のＥＥＰＲＯＭがプログラムされ終
わると、システム管理サブシステムプロセッサは、共通
構成ロジック２２８を解放し、システム管理サブシステ
ムの他のあらゆるプロセッサから共通構成ロジック２２
８にアクセスできるようにする（ステップ４２３）。次
に、ホストＦＰＧＡ更新ルーチンは、何らかの別の基板
または同一基板のＪＴＡＧバスをさらにプログラムする
か否かをチェックする（ステップ４２６）。これら別の
基板またはＪＴＡＧバスに対して、ＦＰＧＡコードをシ
ステム管理サブシステムにダウンロードするステップ
と、ＥＥＰＲＯＭを消去するステップと、ＥＥＰＲＯＭ
をプログラムするステップとを含む適切なステップが、
必要に応じて繰返される。 【００４２】更新する必要のあるすべてのＪＴＡＧバス
のすべてのＥＥＰＲＯＭがプログラムされ終わると、シ
ステム２００の電源を入れ直すことによって、更新され
た構成コードをＥＥＰＲＯＭ２１２等の関連するＥＥＰ
ＲＯＭからＦＰＧＡ２０８等の各ＦＰＧＡへロードさせ
ることができる（ステップ４２８）。 【００４３】この方法でプログラムすることのできるＥ
ＥＰＲＯＭを有するＦＰＧＡには、システムＣＰＵ２３
６を有する基板Ｆ ２４５等の基板上のＦＰＧＡ２３９
等も含まれうる。また、この方法でプログラムすること
のできるＥＥＰＲＯＭを有するＦＰＧＡには、一実施形
態において関連する構成用ＥＥＰＲＯＭ３３０を有する
ＦＰＧＡとして実施される共通構成ロジック２２８自体
も含まれうる。 【００４４】予備の手段として、システム２００の１つ
以上の基板は、そのＦＰＧＡをプログラムするための付
加的な方法として、並列に接続された構成ヘッダ５１４
を有することもできる。ＦＰＧＡが誤ってプログラムさ
れた場合、または、欠陥のあるＦＰＧＡ構成コードでプ
ログラムされてしまった場合、フィールドサービスまた
は工場改修技術者は、この手段によって基板にアクセス
することができる。例えば、共通構成ロジック２２８に
関連するＥＥＰＲＯＭ３３０がＪＴＡＧポートＤ３３５
を介するプログラム中に電源障害によって破損した場
合、この予備の構成ヘッダによってシステム２００の修
復が可能になる。 【００４５】特定の実施形態において、基板５００（図
５）は、第１のＦＰＧＡ５０２と第２のＦＰＧＡ５０４
とを有する。ＦＰＧＡ５０２および５０４は、ＪＴＡＧ
バス５１０に接続されたＥＥＰＲＯＭ５０６および５０
８から自身の構成コードを受信するように接続されてい
る。また、ＪＴＡＧバス５１０には、基板識別用ＥＥＰ
ＲＯＭ５１２および構成ヘッダ５１４も接続されてい
る。ＪＴＡＧバス５１０は、基板５００からシステムの
共通構成ロジック５１６に続いている。 【００４６】チェックサムエラーライン５１８および５
２０は、ＦＰＧＡ５０２および５０４からローカル管理
プロセッサ５２２に導かれ、ローカル管理プロセッサ５
２２は、同じ基板５００上に配置してもよいし、しなく
てもよい。ローカル管理プロセッサ５２２は、システム
管理バス５２４に接続されている。システム管理バス５
２４は、一次システム管理プロセッサ５２６に接続され
ている。一次システム管理プロセッサと共に予備のシス
テム管理プロセッサ５２８をフェイルオーバ構成で設け
て、冗長性を与える。また、ローカル管理プロセッサ
は、基板５００のＦＰＧＡ５０２および５０４を含む各
ＦＰＧＡに接続されたＦＰＧＡリロードコマンドライン
５３０にも接続されている。一次システム管理プロセッ
サおよび予備のシステム管理プロセッサ５２６，５２８
は、各々、システムの少なくとも１つのＣＰＵ（図示せ
ず）に接続される。 【００４７】図５の実施形態では、ＥＥＰＲＯＭのプロ
グラム完了時にシステムの電源を入れ直すステップ４２
８（図４）が不要である。このステップは、ＦＰＧＡ上
のロジックのシステム使用を一次的にディスエーブルに
するステップと、再プログラムされたＥＥＰＲＯＭに関
連するＦＰＧＡをソフトブートしてそれらの構成コード
をリロードするステップと、ＦＰＧＡ上のロジックのシ
ステム使用を再びイネーブルにするステップとによって
置換えられる。 【００４８】この実施形態では、ＦＰＧＡ５０４等のＦ
ＰＧＡは、チェックサムエラーを検出すると、システム
管理サブシステムに信号を送信する（図７、ステップ７
０２）。システム管理サブシステムへの信号は、チェッ
クサムエラーライン５２０のシステム管理サブシステム
の様々なＦＰＧＡへの接続を通して、カスタムロジック
またはゲートアレイを通して、またはローカルシステム
管理プロセッサ５２２等のシステム管理プロセッサのＩ
／Ｏラインを通して送信することができる。そして、ロ
ーカルシステム管理プロセッサ５２２は、エラーが検出
されたＦＰＧＡ５０４に関連するＥＥＰＲＯＭ５０８の
更新を要求する信号を、ＣＰＵ２３６等のシステムのＣ
ＰＵ上で動作するオペレーティングシステムに送信す
る。 【００４９】エラーが検出されて更新の要求があると、
図４を参照して既に説明したように更新を行う（ステッ
プ７０６）。ただし、ＥＥＰＲＯＭのプログラムの完了
時において、システムの電源を入れ直す代りに、関連す
るＦＰＧＡをソフトブートする（ステップ７０８）。こ
のソフトブートは、特定のＦＰＧＡを使用するドライバ
またはシステム管理機能をシャットダウンし、関連する
ＥＥＰＲＯＭの構成コードのＦＰＧＡへのロードをトリ
ガし、そのＦＰＧＡを利用していたあらゆるドライバま
たはシステム管理機能を再スタートすることによって行
う。従って、システムを完全にシャットダウンすること
なく、システムのＦＰＧＡのうちの少なくともいくつか
について構成コードを更新することができる。 【００５０】特定の実施形態において、ＦＰＧＡ６００
（図６）等、複雑なコンピュータシステムのシステム管
理サブシステムのＦＰＧＡは、ＥＥＰＲＯＭ６０２から
自身の構成コードを受信するように接続されている。Ｅ
ＥＰＲＯＭ６０２は、上述のように、共通構成ロジック
からＪＴＡＧバス６０４を介してプログラムできるよう
に接続されている。ＦＰＧＡ６００は、一連のシステム
管理センサおよびシステム管理ハードウェアに接続され
ており、限定はしないが、それらには、ファン速度セン
サ６０６、電圧モニタ６０８、ＣＰＵクロック速度選択
回路６１０、ＣＰＵ電圧選択回路６１２、タンパスイッ
チ６１４および温度モニタ回路６１６などが含まれる。
ＦＰＧＡ６００には、ＩＩＣシステム管理バス６２０を
介してこれらのシステム管理センサおよびシステム管理
ハードウェアとシステム管理プロセッサとの間で通信す
るためのロジックが含まれる。 【００５１】本発明の他の実施形態では、上述のように
インシステムプログラムすることが可能なＥＥＰＲＯＭ
から構成コードを受信するＦＰＧＡは、Ｉ／Ｏ周辺機器
と本システムの特定のシステムＣＰＵとの間でＩ／Ｏ情
報を経路指定するために使用される。更に他の実施形態
では、上述のようにインシステムプログラムすることが
可能なＥＥＰＲＯＭから構成コードを受信するＦＰＧＡ
は、システムＣＰＵ間におけるプロセッサ間通信に使用
される。 【００５２】更に詳細に説明すると、共通構成ロジック
２２８（図８）のＩＩＣインタフェース２３２は、スレ
ーブモード物理層８００とアドレスデコード・制御用レ
ジスタ８０２とを有する。これらは、ＩＩＣバス２２６
と内部パラレルバス８０４とのインタフェースをとる。
また、共通構成ロジック２２８即ちバスブリッジは、Ｉ
ＩＣインタフェース２３２をＪＴＡＧポート８２０に接
続するためのデバイス８４０も有する。ＩＩＣバスとＪ
ＴＡＧバスとの間でデータ転送をバッファリングするた
め、２５６バイトのＪＴＡＧへのデータ用ＦＩＦＯ８０
６およびＪＴＡＧからのデータ用ＦＩＦＯ８０８が設け
られる。データは、ＩＩＣスレーブ物理層８００を通し
てＩＩＣバス２２６とＦＩＦＯ８０６および８０８との
間で転送することができる。ＪＴＡＧステートマシン８
１０によって、単一のＩＩＣコマンドで、目的のＪＴＡ
Ｇをリセットし、ＪＴＡＧ構成を読み出し、即ち、転送
の方向に応じてパラレル／シリアルコンバータまたはシ
リアル／パラレルコンバータを通してＦＩＦＯ８０６，
８０８とＪＴＡＧデバイスとの間で２５６バイトまでの
連続したデータを転送できるようにしている。単純なバ
イパスポート８１６によって、ロジックエラーが生じた
場合、または、特別なＪＴＡＧコマンドを実行する必要
がある場合に、ステートマシン８１０およびＦＩＦＯ８
０６，８０８をバイパスできるようにしている。 【００５３】選択レジスタ８１８は、ＩＩＣインタフェ
ース２３２を通してアドレス指定することができる。選
択レジスタ８１８は、任意の時点でアクティブであるべ
き複数のＪＴＡＧポート８２０のうちの１つを示す。こ
れは、マルチプレクサ８２２に対して、ＪＴＡＧポート
８２０からの特定のデータラインをシリアル／パラレル
コンバータ８１４に接続することを命令し、いずれのＪ
ＴＡＧポート８２０がクロック・選択ゲートロジック８
２４からＪＴＡＧ選択ラインを受け取るべきかを指定す
ることにより行なわれる。 【００５４】また、共通構成ロジック２２８は、エラー
フラグ、ＦＩＦＯディップスティック（ＦＩＦＯ使用
量）９００および９０２（図９）、ＦＩＦＯエンプティ
フラグ９０４，９０６および構成ヘッダ接続フラグ９０
８を含むステータスレジスタ８２６も有する。構成ヘッ
ダ接続フラグ９０８は、ヘッダ５１４等の何らかの付加
的な構成ヘッダが構成システムに接続されているか否か
を示す。構成システムがヘッダ５１４に接続されている
場合、システム管理プロセッサ５２６は、接続されてい
るヘッダがあるか否かをチェックするステップ４０６に
おいて接続されていることを識別し、ＥＥＰＲＯＭの内
容を誤って破損することを防止するためにＥＥＰＲＯＭ
のプログラムを拒否する。 【００５５】ＦＩＦＯエンプティフラグ９０４および９
０６は、ＥＥＰＲＯＭへのコードの書き込み（ステップ
４１８）後、システム管理サブシステムプロセッサ３１
２がエラーをチェックする時に（ステップ４２０）に、
すべての転送が完了していることを保証するためにテス
トされる。 【００５６】代替の実施形態において、図１０Ａのファ
ームウェアシーケンスは、一次システム管理プロセッサ
５２６（図５）またはシステム管理プロセッサ３１２
（図３）等のシステム管理プロセッサにおいて実行され
る。このシーケンスは、システム管理プロセッサ３１２
に接続された端末によって、システムプロセッサ２３６
（図３）からこのシーケンスに入るべき命令を受けるた
びに開始され（ステップ１０００）、または、ＦＰＧＡ
５０２（図５）などのプログラマブルロジックデバイス
が構成コードの受信中にエラーを検出したときにも開始
される。 【００５７】システム管理プロセッサ３１２は、ヘッダ
５１４等の何らかの構成ヘッダが構成システムに接続さ
れているか否かをチェックする（ステップ１００２）。
そして、構成システムが何らかの構成ヘッダに接続され
ている場合、プロセッサ３１２は、エラーを宣言し、シ
ーケンスを中止する（ステップ１００３）。次に、プロ
セッサ３１２は、ネットワーク２４１を介して構成コー
ドファイルのデータベース２４４を有するサーバ２４２
に接続する（ステップ１００４）。システム管理プロセ
ッサ３１２は、基板５００の少なくとも１つのＪＴＡＧ
バスが基板識別用ＥＥＰＲＯＭ５１２に問合せできるよ
うに取り付けられている場合、システムの各基板５００
について基板識別用ＥＥＰＲＯＭ５１２に問合せを行
い、基板識別用ＥＥＰＲＯＭ５１２から基板識別コード
を読み出す。かかる識別ＥＥＰＲＯＭ５１２が存在しな
い場合、システム管理プロセッサ３１２は、基板５００
上の各バスについてＪＴＡＧバス構成を判定し、これら
の構成からシグネチャを導出する。このシグネチャは、
基板識別コードの代用として用いられる。基板識別用Ｅ
ＥＰＲＯＭを読み出すステップおよびＪＴＡＧバス構成
を判定するステップは、共通構成ロジックを割り当てお
よび再割り当てする（図示せず）ことによって、共通構
成ロジック５１６または２２８にアクセスを試みる可能
性のある他のシステム管理プロセッサによる干渉から保
護される。 【００５８】基板識別コードは、基板５００用の適切な
構成コードファイルを検索（ステップ１００８）するた
めのデータベース２４４に対する索引として用いられ
る。また、基板５００の各バスの各ＥＥＰＲＯＭもテス
トし、それらのＥＥＰＲＯＭの構成コードに関連するチ
ェックサムを検査することによって、そのＥＥＰＲＯＭ
が有効な構成コードを保持しているか否かを判定する。
有効なコードをもつＥＥＰＲＯＭについては、これらの
構成ファイルに関連するバージョン情報をデータベース
２４４の構成ファイルのバージョン情報と比較する。Ｅ
ＥＰＲＯＭが有効かつ最新のコードを保持している場合
（ステップ１０１０）、そのＥＥＰＲＯＭのプログラミ
ングはバイパスすることができ（ステップ１０１２）、
無効なコードまたは最新でないコードを保持するＥＥＰ
ＲＯＭがプログラムされる（ステップ１０１４）。 【００５９】基板のいずれかのＪＴＡＧバスのいずれか
のＥＥＰＲＯＭが無効なコードまたは最新でないコード
を含む場合、適切なＦＰＧＡコードをデータベース２４
４からダウンロードする（図１０Ｂ、ステップ１０１
６）。次に、共通構成ロジック５１６を割り当て（ステ
ップ１０１８）、ＦＩＦＯ８０６または８０８から残り
のデータをすべて消去する（ステップ１０２０）。選択
レジスタをプログラムすべきＥＥＰＲＯＭを有するＪＴ
ＡＧバスにセットし（ステップ１０２２）、そのバスの
構成を判定する（ステップ１０２４）。この判定した構
成をダウンロードしたコードファイルの予想される構成
情報と比較することによって（ステップ１０２６）、正
しくないコードファイルがプログラミングに使用されな
いことを保証し、コードがその構成に対して正しくない
場合（ステップ１０２８）、エラーを宣言する。 【００６０】コードがその構成に対して正しくない場
合、エラーハンドラは、判定したバス構成から導出した
シグネチャに基づいて、正しいコードの検索を試みるこ
とができる（ステップ１０３０）。コードが見つかった
場合（ステップ１０３２）、シーケンスは、そのコード
をダウンロードするステップ（１０１６）から再スター
トし、見つからなかった場合、プログラミングは中止さ
れる（ステップ１０３４）。 【００６１】判定したバス構成が選択したＪＴＡＧバス
の構成と一致した場合（ステップ１０２８）、選択した
ＪＴＡＧバスのＥＥＰＲＯＭを消去し（ステップ１０３
６）、ダウンロードしたコードファイルからコードのブ
ロックをＥＥＰＲＯＭに書き込む（ステップ１０３
８）。各ブロックの最後において、ＦＩＦＯ８０６また
は８０８が空であるか否かをチェックし（ステップ１０
４０）、空でない場合、シーケンスはＦＩＦＯからＥＥ
ＰＲＯＭへの転送が完了するのを待ち（ステップ１０４
２）、ＦＩＦＯ８０６および８０８が空であるか否かを
再チェックする（ステップ１０４４）。ＦＩＦＯがまだ
空でない場合または他のエラーが発生した場合、パスカ
ウントのチェックを行ってそのブロックがすでにリトラ
イされたか否かを判定し（ステップ１０４６）、まだリ
トライされていない場合、ＦＩＦＯを消去してブロック
のプログラミングをリトライする（ステップ１０５
０）。そのブロックがすでにリトライされている場合
（ステップ１０４６）、エラーを宣言する（ステップ１
０５２）。エラーシーケンスは、シーケンスを中止する
前に、そのブロックをＥＥＰＲＯＭに書き込むことを更
に試みてもよい。 【００６２】ＦＩＦＯが正しく空になると（ステップ１
０４４）、書き込んだブロックがコードの最後のブロッ
クであったか否かをチェックし（ステップ１０５４）、
最後でない場合、次のブロックをＥＥＰＲＯＭに書き込
む（ステップ１０３８）。すべてのブロックが書込まれ
ると（ステップ１０５４）、ＪＴＡＧバスを非選択状態
にし（ステップ１０５６）、共通構成ロジックを解放す
る（ステップ１０５８）。 【００６３】次に、基板のすべてのＪＴＡＧバスがプロ
グラムされたか否かを判定するテストを行う（図１０
Ａ、ステップ１０６０）。基板のさらなるバスがプログ
ラムを必要とする場合（ステップ１０６２）、バスカウ
ントをインクリメントして基板の次のＪＴＡＧバスを選
択し、当該次のバスのＥＥＰＲＯＭのコードが有効かつ
最新であるか否かを判定するために当該次のバスをテス
トする（ステップ１０１０）。その後、必要に応じて有
効かつ最新のコードを保持していないＥＥＰＲＯＭへの
書き込みを行う（ステップ１０１４）。 【００６４】プログラミングを必要とする基板上のバス
がそれ以上無い場合（ステップ１０６２）、プログラミ
ングを必要とするＥＥＰＲＯＭを含むＪＴＡＧバスを有
する何らかの基板がシステムに存在するか否かチェック
を行う（ステップ１０６４）。プログラミングを必要と
する基板がさらに存在する場合（ステップ１０６６）、
次の基板の何らかの識別用ＥＥＰＲＯＭに対して問合せ
をし（ステップ１００６）、シーケンスは、その基板の
ＥＥＰＲＯＭに対する構成コードファイルを検索するス
テップ（１００８）に続く。検索 【００６５】プログラムすべき基板がもう残っていない
場合（ステップ１０６４）、新たな構成コードが書き込
まれた（ステップ１０１４）ＦＰＧＡのシステム機能を
ディスエーブルする（ステップ１０６６）。そして、こ
れらのＦＰＧＡをソフトブートすることによって（ステ
ップ１０６８）構成コードをリロードし、それらのシス
テム機能を再びイネーブルする（ステップ１０７０）。
最後に、管理プロセッサをサーバ２４２から切断し（ス
テップ１０７２）、管理プロセッサが行った動作をシス
テムＣＰＵに通知し、システムＣＰＵによってシステム
メンテナンスログを更新することができる。 【００６６】ここまで、本発明を実施するコンピュータ
システムの回路基板の中の機能要素の特定の部分を参照
しながら本発明を説明してきた。本発明は、システムを
選択的に分割することが可能であり、基板または個々の
基板上に例示した回路は、さらに存在してもよいし、特
定の実施のため必要に応じて統合することも可能であ
る。例えば、限定の意図はないが、基板Ｅ ２３０上に
例示したような共通構成ロジックは、回路基板上におい
て基板Ｄ ２０４の回路と統合することもできる。 【００６７】本発明を特にその好ましい実施形態に関し
て例示し説明してきたが、当業者には、本発明の思想お
よび範囲から逸脱することなく、形態および詳細につい
て種々の他の変更を行えることが分かるであろう。本発
明を異なる実施形態に対して適合させる際には、本明細
書で開示し特許請求の範囲に包含される広い発明の概念
から逸脱することなく、種々の変更を行うことができる
と考えるべきである。 【００６８】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．システムのＥＥＰＲＯＭ(212,214,216)に格納され
たプログラマブルデバイス構成コードを更新するための
方法であって、システムの管理プロセッサ(526,528)に
おけるプログラマブルデバイス構成コードを更新するた
めのシーケンスを実行することからなり、前記プログラ
マブルデバイス構成コードを更新するためのシーケンス
が、前記ＥＥＰＲＯＭ(212,214,216)のうちの少なくと
も１つ(212)を消去するステップ(1036)と、少なくとも
１ブロックの構成コードを前記消去したＥＥＰＲＯＭ(2
12)に書き込むステップ(1038)と、前記少なくとも１ブ
ロックを書き込んだ後、ＦＩＦＯ(806,808)を空にする
ことの失敗を含むエラーをチェックし、該エラーの際に
前記少なくとも１ブロックを書き込むステップ(1038)を
リトライするステップ(1050)と、を含む方法。 ２．構成コードを保持するファイルが前記システムと互
換性があることを検証するステップ(1028)をさらに含
む、請求項１の方法。 ３．前記構成コードを保持するファイルが前記システム
と互換性があることを検証するステップ(1024,1026,102
8)は、前記システムのＪＴＡＧバス(222)をポーリング
することによって該ＪＴＡＧバス(222)の構成を判定し
(1024)、該構成と前記ファイルに格納された構成とを比
較すること(1026)を含む、請求項２の方法。 ４．システムのＥＥＰＲＯＭ(212,214,216)に格納され
たプログラマブルデバイス構成コードを更新するための
方法であって、前記システムのＥＥＰＲＯＭ(212,214,2
16)を共通構成ロジックに相互接続する少なくとも１つ
のシリアルバス(222)を設けるステップと、前記ファイ
ルの前記シリアルバスとの互換性を検証するステップ(4
10,410,414)と、前記ＥＥＰＲＯＭ(212,214,216)のうち
の少なくとも１つのＥＥＰＲＯＭ(212)を消去するステ
ップ(416)と、少なくとも１ブロックの構成コードを前
記ＥＥＰＲＯＭ(212)に書き込むステップ(418)と、ブロ
ックを書き込んだ後、ＦＩＦＯを空にすることの失敗を
含むエラーをチェックし(420)、該エラーの際に前記少
なくとも１ブロックを書き込むステップ(418)をリトラ
イするステップ(1050)と、からなる方法。 ５．少なくとも１つのプログラマブルロジックデバイス
(208)をソフトブートすることによって、構成コードを
前記ＥＥＰＲＯＭ(212,214,216)のうちの少なくとも１
つのＥＥＰＲＯＭ(212)から該プログラマブルロジック
デバイス内にロードするステップをさらに含む、請求項
４の方法。 ６．前記システムが２以上のプロセッサ(236)を有する
ものにおいて、前記共通構成ロジック(228)を、前記シ
ステムの２以上のプロセッサによる同時アクセスを防止
するように割り当てるステップをさらに含む、請求項５
の方法。 ７．前記システムのＥＥＰＲＯＭ(212,214,216)を共通
構成ロジックに相互接続する少なくとも１つのシリアル
バス(222)が複数のシリアルバス(222,224)であるものに
おいて、前記複数のシリアルバス(222,224)のうちの特
定のシリアルバス(222)を選択するステップ(1022)をさ
らに含む、請求項５の方法。 ８．前記少なくとも１つのプログラマブルロジックデバ
イスがＦＰＧＡ(208)であるものにおいて、前記方法
が、ＥＥＰＲＯＭ(212)から該ＦＰＧＡ(208)内への構成
コードのロードエラーの際に自動的に実行されるもので
ある、請求項５の方法。 【００６９】本発明は、上記の方法により、ＥＥＰＲＯ
Ｍが接続された複数のＪＴＡＧチェーンを有していて
も、構成コードを構成システムからＥＥＰＲＯＭへ容易
にロードすることのできる方法を提供することができ
る。また、ＥＥＰＲＯＭの更新を行う前に、その構成コ
ードが更新を行うＥＥＰＲＯＭの接続されたＪＴＡＧバ
スに適合するものであるか確認することによって、ＥＥ
ＰＲＯＭが正しく更新されることを保証することができ
る。
ジックデバイスのインシステムプログラミングの技術に
関する。特に、本発明は、フィールドプログラマブルゲ
ートアレイ（ＦＰＧＡ）に構成コードを提供する、ＥＥ
ＰＲＯＭのインシステムプログラミングのための特定の
ユーティリティを有する方法であって、システム管理プ
ロセッサのファームウェアで実施することができ、ＩＩ
Ｃ（Inter IC bus)からＪＴＡＧへのバスブリッジを使
用する方法に関する。 【０００２】 【従来の技術】独立クロック・データタイプのシリアル
通信バスは、システムの集積回路コンポーネント間の通
信に普通に用いられるようになった。このタイプのシリ
アルリンクには、ＩＩＣ（最初はＩｎｔｅｒ ＩＣバス
と呼ばれていたが、現在では一般にＩ２Ｃと呼ばれてい
る）およびＳＰＩバスが含まれる。このタイプのリンク
は、バス上の各集積回路に精密なタイミングコンポーネ
ントを必要とすることなく実現することができ、通常、
少なくとも１つのバスマスタの制御下で動作する。ＳＰ
ＩおよびＩＩＣタイプのシリアル通信バスとインタフェ
ースするシリアルＥＥＰＲＯＭ（Electrically Erasabl
e Programmable Read-Only Memory）デバイスは、容易
に入手することができる。 【０００３】一般に、Ｉ２ＣバスおよびＳＰＩバスが通
常動作中のシステム内の通信に用いられるのに対して、
ＪＴＡＧバスと呼ばれるＩＥＥＥ１１４９．１シリアル
バスは、各集積回路に対してバウンダリスキャンを実施
するためにテスタからのアクセス手段を提供することに
よって、非アクティブなシステムのテストを行うことを
意図している。これにより、テスタは、集積回路の接続
性を検証することができ、それらが正しく取付けられ、
相互接続されていることを検証することができる。ＪＴ
ＡＧバスは、１つ以上の集積回路をチェーン状に相互接
続し、テスタは、いずれの集積回路もアドレス指定する
ことができる。通常、回路基板の複数のデバイスがＪＴ
ＡＧバスに相互接続されており、ＪＴＡＧバスは、ＪＴ
ＡＧチェーンとも呼ばれる。 【０００４】ＪＴＡＧバスは、各デバイスに対して４本
の接続を有するシリアルバスである。これらの接続に
は、シリアルデータ入力ライン、シリアルデータ出力ラ
イン、クロックラインおよびテストモード選択ラインが
含まれる。通常、チェーンの第１のチップのデータ出力
ラインは、チェーンの第２のチップのデータ入力ライン
に接続され、第２のチップのデータ出力ラインは、第３
のチップのデータ入力ラインに接続される。したがっ
て、複数チップのデータ入力ラインおよびデータ出力ラ
インは、デイジーチェーン構成で接続される。 【０００５】ＩＥＥＥ１１５２バスは、１１４９．１Ｊ
ＴＡＧバスの拡張された新しいバージョンである。本明
細書でＪＴＡＧバスと言う場合は、１１４９．１と１１
５２との両方のバリエーションを含むことを意図してい
る。 【０００６】本明細書でＰＬＤと呼ぶプログラマブルロ
ジックデバイス(ＰＬＤ：Programmable Logic Device)
は、コンピュータシステムのコンポーネントとして普通
に用いられる。これらのデバイスには、プログラマブル
アレイロジックデバイス（ＰＡＬ：Programmable Array
Logic device）、プログラマブルロジックアレイ（Ｐ
ＬＡ：Programmable Logic Array）、コンプレックスプ
ログラマブルロジックデバイス（ＣＰＬＤ：Complex Pr
ogrammable Logic Device）およびフィールドプログラ
マブルゲートアレイ（ＦＰＧＡ：Field Programmable G
ate Array）が含まれる。ＰＬＤは、通常、汎用デバイ
スであって、機能確定コード、即ち構成コードが組み込
まれるとシステム特有の機能を担う。ＰＬＤは、機能確
定コードを、ヒュージブルリンク（fusible link）、ア
ンチヒューズ（antifuse）、ＥＰＲＯＭセル、フラッシ
ュセルを含むＥＥＰＲＯＭセルまたはスタティックＲＡ
Ｍセルに格納することができる。 【０００７】スタティックＲＡＭセルを用いて機能確定
コードを保持するこれらのＰＬＤデバイスは、システム
の電源投入時に同一のまたは異なる集積回路上のＥＥＰ
ＲＯＭから機能確定コードを自動的に取得するように設
計することができる。Ｘｉｌｉｎｘ、Ａｌｔｅｒａ、Ｌ
ｕｃｅｎｔおよびＡｔｍｅｌ社から入手可能な多くの一
般的なＦＰＧＡデバイスは、自身のコードをスタティッ
クＲＡＭセルに格納するので、ＳＲＡＭベースのＦＰＧ
Ａとして知られている。 【０００８】この種のＦＰＧＡは、システムの電源投入
時に、構成データを外部ＥＥＰＲＯＭからシリアルモー
ドでもパラレルモードでも取得できることが知られてい
る。これらデバイスは、通常、システムの電源投入時に
自身の構成コードを自動的に取得するように構成されて
いる。構成コードをシリアルモードで取得するＦＰＧＡ
は、コードをＦＰＧＡ内にロードするために設計された
カスタムシリアルバスを使用するように設計することが
でき、多くのかかるデバイスがカスタムシリアルバスを
利用しているが、ＩＩＣバスおよびＳＰＩバスなどの標
準シリアルバスを使用するように設計することもでき
る。従って、本明細書で用いるシリアルバスという用語
は、ＩＩＣ、ＳＰＩおよびカスタムシリアルバスを包含
している。 【０００９】また、ＥＥＰＲＯＭからＦＰＧＡの構成コ
ードを受信した時にその構成コードに対してチェックサ
ム検査を実施することができるＦＰＧＡも知られてい
る。これらのＦＰＧＡは、チェックサム検査が失敗した
場合にそれらの構成コードが正しくない可能性があるこ
とを示すエラー信号を生成する。 【００１０】限定はしないが、Ｘｉｌｉｎｘ社のＸＣ１
８Ｖ００シリーズデバイスを含むいくつかのＥＥＰＲＯ
Ｍデバイスは、ＪＴＡＧバスと相互接続し、ＪＴＡＧバ
スを介して消去し、構成コードを用いてプログラムでき
ることが知られている。更に、これらのデバイスは、Ｆ
ＰＧＡに接続して、構成コードをＦＰＧＡに提供するこ
とができることが知られている。また、ＦＰＧＡデバイ
スによっては、テストまたは構成の目的のためにＪＴＡ
Ｇバスに相互接続できることも知られている。 【００１１】基板上のインシステム構成ヘッダを介して
可搬型のプログラミング装置を基板のＪＴＡＧバスに接
続できることが知られている。ＪＴＡＧバスは、基板上
の少なくとも１つのＪＴＡＧ構成可能なＥＥＰＲＯＭに
接続され、次いで基板上のＦＰＧＡを構成するために接
続される。構成システムは、構成ヘッダを介してＪＴＡ
Ｇバスに接続され、構成モードに置かれる。そして、構
成コードは、構成システムからヘッダを通してＪＴＡＧ
バスを介してＥＥＰＲＯＭに書き込まれる。構成コード
がＥＥＰＲＯＭに書き込まれると、システム電源を入れ
直すことができ、この時点で、構成コードが関連するＦ
ＰＧＡに転送される。このプロセスは、ＸＩＬＮＸ社の
データシートＤＳ０２６およびＸＩＬＩＮＸ社から入手
できる他の文書に概説されている。 【００１２】構成システムは、通常、基板のＦＰＧＡ用
の構成コードを有するノートブックコンピュータであ
る。また、構成システムは、基板のＪＴＡＧバス構成の
情報と共に、基板のＪＴＡＧバスを駆動するための適切
なソフトウェアおよびハードウェアを有する。 【００１３】 【発明が解決しようとする課題】ＦＰＧＡ構成コードの
基板のＥＥＰＲＯＭへのロードは、小型システムに対し
ては良好に動作するが、大型システムの場合には問題を
生じる場合がある。大型システムは、複数の基板を有
し、それらの基板のすべてが同一のＪＴＡＧバスに接続
されるとは限らない。以下の理由から、しばしば個別の
チェーンが用いられる。１．構成システムは、チェーン
内のいかなるデバイスも適切にアドレス指定するため
に、チェーン内のすべてのデバイスに関する情報を有し
ていなければならない。単一のチェーンを用いる場合、
構成システムは、システム内のすべての基板について詳
細な情報を有していなければならない。２．大型システ
ムは、周辺機器、メモリサブシステム、プロセッサその
他のサブシステムを後から追加またはアップグレードす
ることを可能にするためのスロットを有する場合があ
り、しばしば実際に有しているので、いかなる空のスロ
ットにおいても単一のチェーンが分断されないようにす
るために、追加の回路が必要になる。３．大型システム
は、周辺機器、メモリサブシステム、プロセッサその他
のデバイスからなる特定のセットにより、しばしば出荷
前にカスタマイズされるので、単一のチェーンにするた
めには、各システム構成に対してカスタマイズされたＪ
ＴＡＧインタフェースソフトウェアを必要とする場合が
ある。４．短いチェーンのデバイスに対するアクセス
は、長いチェーンのデバイスに対するアクセスよりも高
速である。従って、必須ではないが、単一の基板がその
基板内に複数のチェーンを有する場合がある。 【００１４】また、従来の構成プロセスは、個別のＪＴ
ＡＧバスを用いてＦＰＧＡ構成コードを大型システムの
各基板のＥＥＰＲＯＭにロードする場合にも問題を生じ
る。例えば、大型システムの複数の回路基板は、システ
ムから取り外さないと構成システムを構成ヘッダに接続
してアクセスできない場合がある。基板によってはアク
セス可能な場合もあるが、１つ以上の追加の基板をシス
テムからまず取除いてからのみである。また、技術者に
よるシステムへの物理的アクセスには、出張費が必要と
なる場合がある。いずれの場合も、大型システムのすべ
ての基板のＦＰＧＡ構成コードを更新するためには、相
当な労力とシステムダウン時間が必要となる場合があ
る。 【００１５】コンピュータシステムは、異なる目的のた
めに複数のデータ通信バスを有する場合があることが知
られている。例えば、一般に利用可能なコンピュータ
は、周辺機器用インタフェースカードと通信するための
ＰＣＩバス、各プロセッサとインタフェースするための
１つ以上のプロセッサバス、およびその他の種類のバス
を有する。また、複雑なシステムは、特定用途のために
シリアルバスを利用する場合もある。例えば、複雑なコ
ンピュータシステムは、ＩＩＣバスまたはＳＰＩバスを
システム管理バスとして利用する場合がある。 【００１６】バスブリッジは、異なる種類のバス間を相
互接続するためのデバイスである。例えば、一般的なパ
ーソナルコンピュータは、プロセッサバスとＰＣＩバス
とを接続するパラレルバス間に、少なくとも１つのバス
ブリッジを用いる。また、一般的なパーソナルコンピュ
ータは、パラレルＰＣＩバスとＩＳＡバスとの間にもバ
スブリッジを用いる。 【００１７】システム管理バスは、限定はしないが、電
源電圧モニタ、温度センサ、ファン制御およびファン速
度モニタを含むシステム機能に対するインタフェースを
専用のシステム管理プロセッサに提供することができ
る。そして、システム管理プロセッサは、１つ以上のバ
スブリッジを含み得る適切なハードウェアを介して、そ
のシステムの他のプロセッサとインタフェースすること
ができる。 【００１８】かかるシステムにおいて、システム管理プ
ロセッサは、システム機能を監視することによって、何
らかのシステム機能が限界を超えているか否かを判定す
ることができる。限界を超えている場合、システム管理
プロセッサは、ファン速度を変更したり、システムに対
してシャットダウンを含む特定のモードで動作すること
を命令したり、あるいは、本技術分野において周知の他
の手段により、システムを保護することができる。 【００１９】複雑なコンピュータシステムは、複数のＦ
ＰＧＡおよびその他のＰＬＤを含む場合がある。ＦＰＧ
Ａは、システムのＣＰＵを他のデバイスとインタフェー
スするＩ／Ｏ機能をカスタマイズするため、ＣＰＵ間の
通信を行うため、並びに、ファンおよび温度センサ等の
デバイスをシステム管理バスとインタフェースするため
に用いられる場合がある。 【００２０】 【課題を解決するための手段】本発明は、プログラマブ
ルデバイスのインシステムプログラミングの方法であ
る。本方法は、関連するＦＰＧＡ用の構成コードを有す
るＥＥＰＲＯＭのプログラミングに特に適している。本
方法は、ＩＩＣシリアルバスを複数のＪＴＡＧバスに橋
渡しするバスブリッジを利用する。 【００２１】特定の実施形態は、複数の基板を有するシ
ステムであって、そのうちのいくつかの基板が、構成コ
ードを供給するためにＦＰＧＡに接続された複数のＥＥ
ＰＲＯＭを有するものにおいて用いられる。各基板のＥ
ＥＰＲＯＭデバイスは、各基板について個別に設けられ
たＪＴＡＧバスに接続されている。各基板からのＪＴＡ
Ｇバスは、バスブリッジに経路指定されている。バスブ
リッジは、システムの複数のＪＴＡＧバスとシステム管
理プロセッサとの間のインタフェースを提供するととも
に、プロセッサが複数のＪＴＡＧバスの中から特定のＪ
ＴＡＧバスを選択できるようにする選択回路を提供す
る。 【００２２】本方法は、エラーチェックおよびリトライ
のステップを含む。例えば、バスブリッジのＦＩＦＯを
監視することによって、バスブリッジのステートマシン
が情報をＥＥＰＲＯＭに正しく書込んだか否か、また
は、情報がＥＥＰＲＯＭからバスブリッジを介してシス
テム管理プロセッサまで適切に転送されたか否かを判定
する。本方法は、動作が失敗した場合にリトライを提供
する。また、本方法は、構成コードデータファイルが目
的のＥＥＰＲＯＭ、バスおよび基板と互換性があること
の検証も提供する。 【００２３】 【発明の実施の形態】従来技術において周知のコンピュ
ータシステムは、基板Ａ １００および基板Ｂ １０２
などの複数の回路基板を含み、基板上には、ＦＰＧＡ１
０４、１０６、１０７などが含まれる（図１）。システ
ムには、さらに基板が存在する場合もあり、これらの基
板は、ＦＰＧＡを有する場合も有しない場合もあり、様
々な基板がシステムのコンポーネントとして互いに接続
（１０３）されている。基板Ａ１００において、ＦＰＧ
Ａ１０４は構成用ＥＥＰＲＯＭ１０８に接続されてお
り、それによりＦＰＧＡ１０４は、基板Ａ １００の電
源投入時にＥＥＰＲＯＭ１０８から自身の構成コードを
受信するようになっている。同様に、ＦＰＧＡ１０６
は、第２の構成用ＥＥＰＲＯＭ１１０に接続されてい
る。構成用ＥＥＰＲＯＭ１０８および１１０は、いずれ
もＪＴＡＧバス１１１にチェーン状に接続されており、
ＪＴＡＧバス１１１は構成ヘッダ１１２に続いている。 【００２４】基板Ａ １００上のＦＰＧＡ１０４または
１０６のうちの１つ以上の構成コードを更新したい場
合、構成ケーブル１１６を介して構成システム１１４を
構成ヘッダ１１２に接続する。そして、構成コードを構
成システム１１４のメモリ１１８から構成ケーブル１１
６、構成ヘッダ１１２を通じてＪＴＡＧバス１１１を介
してＥＥＰＲＯＭ１０８等のＥＥＰＲＯＭ内へ転送する
ことができる。これが完了すると、電源を入れ直すこと
により、更新された構成コードをＥＥＰＲＯＭ１０８か
らＦＰＧＡ１０４にロードさせることができる。 【００２５】基板Ｂ １０２など、別の基板上のＦＰＧ
Ａの構成コードを更新したい場合には、構成ケーブル１
１６を構成ヘッダ１１２から取り外し、代りの構成ケー
ブル経路１２２に沿って、基板Ｂの適当な構成ヘッダ１
２０に接続する。そして、前記処理を繰り返すことによ
り、基板ＢのＪＴＡＧバス１２６上のＥＥＰＲＯＭ１２
４のうちの１つ以上のＥＥＰＲＯＭを更新することがで
きる。 【００２６】図１に示す従来のインシステムＦＰＧＡ構
成コード更新装置は、更新すべきシステムの各基板に対
する物理的なアクセス手段を必要とする。構成ケーブル
１１６は、各基板の適切な構成ヘッダに個別に接続しな
ければならない。 【００２７】本発明によるシステム２００（図２）に
は、基板Ｃ ２０２および基板Ｄ ２０４等、各々が１
つ以上のＦＰＧＡ２０６、２０８、２１０および２１１
を有する複数の回路基板が存在する。ＦＰＧＡ２０６、
２０８、２１０および２１１は、ＳＲＡＭベースのタイ
プであり、ＥＥＰＲＯＭ２１２、２１４および２１６等
のＥＥＰＲＯＭから自身の構成コードを受信するために
接続されている。基板Ｃ２０２のＥＥＰＲＯＭ２１２お
よび２１４は、基板ＣのＪＴＡＧバス２２２に接続され
ており、基板Ｄ ２０４のＥＥＰＲＯＭ２１６は、基板
ＤのＪＴＡＧバス２２４に接続されている。基板Ｃ ２
０２および基板Ｄ ２０４は、更に、システム管理バス
２２６にも相互接続されており、システム管理バス２２
６は、必須ではないが、基板Ｃ ２０２のＦＰＧＡ２０
８および基板Ｄ ２０４のＦＰＧＡ２１１等、ＦＰＧＡ
のうちのいくつかに接続することができる。基板Ｃ ２
０２と基板Ｄ ２０４等、システムの基板同士は、他の
目的のために付加的なシステム相互接続２２７を用いて
相互接続されている。付加的なシステム相互接続２２７
には、システムの複数のプロセッサ間およびプロセッサ
と周辺機器との間で通信するための装置が含まれる場合
があり、また、コンピュータシステムにおいて必要に応
じてその他の相互接続が含まれる場合もある。 【００２８】基板ＣのＪＴＡＧバス２２２および基板Ｄ
のＪＴＡＧバス２２４は、いずれも基板Ｅ ２３０など
の別の基板に配置される場合がある共通構成ロジック２
２８に接続されている。共通構成ロジック２２８は、シ
ステム管理バス２２６に接続されたＩＩＣシリアルイン
タフェース２３２を含む。システム管理バス２２６は、
関連するメモリを有する少なくとも１つのプロセッサを
組込んだ少なくとも１つのシステム管理サブシステム２
３４にも接続されている。システム管理サブシステム２
３４は、コンピュータシステムの少なくとも１つの中央
処理装置（ＣＰＵ）２３６に接続されており、コンピュ
ータシステムは複数のＣＰＵを有する場合がある。 【００２９】コンピュータシステムの特定の実施形態は
１６個のＣＰＵを有し、他の実施形態では４個のＣＰＵ
を有する。基板Ｆ ２４５上に配置されたＣＰＵ２３６
等の各ＣＰＵは、関連するメモリ２３８を有し、本技術
分野で周知のＭｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登
録商標）、Ｌｉｎｕｘ、ＨＰ−Ｕｎｉｘ及びその他のオ
ペレーティングシステムなどのオペレーティングシステ
ムを動作させることができる区画の一部である。これら
のＣＰＵは、ＥＥＰＲＯＭ２４０から構成コードを受信
するように接続されたＦＰＧＡ２３９を有する基板Ｆ
２４５などの基板上に配置することができ、ＥＥＰＲＯ
Ｍ２４０は、共通構成ロジック２２８からアクセスして
プログラミングできるようにＪＴＡＧバス２４６に接続
されている。ＣＰＵ２３６は、ネットワーク２４１に接
続されており、ネットワーク２４１には、ローカルエリ
アネットワーク（ＬＡＮ）、ファイアウォールおよびイ
ンターネット等の広域ネットワーク（ＷＡＮ）が含まれ
る。また、ネットワーク２４１には、ＦＰＧＡ構成コー
ドデータベース２４４を有するサーバ２４２も接続され
ている。 【００３０】代替の実施形態では、システム管理サブシ
ステム２３４がネットワーク２４１に対して直接接続を
有する。 【００３１】より詳細なレベルでは、共通構成ロジック
２２８（図３）は、ＩＩＣインタフェース２３２を通し
てアドレス指定可能な選択レジスタ３００を有する。選
択レジスタ３００は、ポート３０４、３０６および３０
８など、共通構成ロジック２２８の複数のＪＴＡＧポー
トのうちのいずれがアクティブであるかを示す。特定の
実施形態は、１６個のＪＴＡＧポートを有する。また、
ＩＩＣインタフェース２３２を介してアクセス可能なＪ
ＴＡＧエンジン３１０も存在し、ＩＩＣインタフェース
２３２からのコマンドを解釈しこれらのコマンドに従っ
てアクティブなＪＴＡＧポートを操作することができる
ようになっている。 【００３２】従って、共通構成ロジック２２８は、図８
に示すように複数チャネルのＪＴＡＧからＩＩＣへのバ
スブリッジとして動作することができる。 【００３３】共通構成ロジック２２８のＩＩＣインタフ
ェース２３２は、システム管理バス２２６を介してシス
テム管理サブシステム２３４に接続されている。システ
ム管理サブシステム２３４は、少なくとも１つのプロセ
ッサを有し、一実施形態では、一次システム管理プロセ
ッサ３１２と１つ以上の二次システム管理プロセッサ３
１４とを含むプロセッサの階層を有する。各プロセッサ
は、プロセッサと同じ集積回路上に実装することもでき
るメモリ３１６などの関連するメモリを有し、一次シス
テム管理プロセッサ３１２と通信するために接続されて
いる。また、システム管理サブシステム２３４は、ＣＰ
Ｕ２３６と通信するためのインタフェース３１８を有す
る。ネットワーク２４１は、ローカルエリアネットワー
ク（ＬＡＮ）コンポーネント３２０、ファイアウォール
３２２およびインタネット３２４等の広域ネットワーク
コンポーネント（ＷＡＮ）を有する。ＣＰＵ２３６は、
ネットワーク２４１を介してセキュアで暗号化された様
式でサーバ２４２に接続することができる。 【００３４】コンピュータシステム２００の１つ以上の
基板上でＦＰＧＡコードを更新したい場合、ＣＰＵ２３
６は、ホストＦＰＧＡ更新ルーチンを実行する。それに
関し（図４と共に図２および図３を参照）、システムの
ＣＰＵ２３６は、セキュアな様式でサーバ２４２に接続
し（ステップ４００）、更新されたＦＰＧＡ構成コード
ファイルをメモリ２３８にダウンロードする（ステップ
４０２）。メモリ２３８には、コンピューティングシス
テムの技術分野で周知のディスクメモリおよび／または
ＲＡＭメモリが含まれうる。次に、このＦＰＧＡ構成コ
ードファイルをシステム管理サブシステム２３４のメモ
リ３１６に転送する（ステップ４０４）。この転送（ス
テップ４０４）は、ＥＥＰＲＯＭプログラミングに先立
って完全なファイル転送として行うこともできるし、あ
るいは、ＦＰＧＡ構成コードファイルの個々の要素、即
ちブロックの転送として行うこともできる。特定の実施
形態では、この転送（ステップ４０４）をブロックモー
ドで実行する。そして、システムＣＰＵ２３６は、シス
テム管理サブシステム２３４の一次プロセッサ３１２ま
たはローカルプロセッサ３１４などのプロセッサ上でＦ
ＰＧＡ構成ルーチンを開始する（ステップ４０５）。特
定の実施形態において、このＦＰＧＡ構成ルーチンは一
次システム管理プロセッサ３１２上で実行され、ローカ
ルプロセッサ３１４を介してコマンドを共通構成ロジッ
ク２２８のＩＩＣインタフェース２３２に渡す。 【００３５】代替の実施形態では、コンピュータシステ
ム２００の１つ以上の基板上でＦＰＧＡコードを更新し
たい場合、システム管理サブシステム２３４のプロセッ
サ３１２等のプロセッサは、セキュアな様式でサーバ２
４２に接続し（ステップ４００）、更新されたＦＰＧＡ
構成コードファイルをシステム管理サブシステム２３４
のメモリ３１６にダウンロードする（ステップ４０
２）。そして、システム管理サブシステムのプロセッサ
３１２が、ＦＰＧＡ構成ルーチンを実行する。 【００３６】いずれの実施形態においても、その後、シ
ステム管理サブシステムプロセッサ３１２は、何らかの
オプションの構成ヘッダ５１４（図５、後述する）が構
成システムに接続されているか否かをチェックし（ステ
ップ４０６）、接続されている場合は、エラーを宣言す
る。次に、システム管理サブシステムプロセッサ３１２
は、必要に応じて調停して共通構成ロジック２２８を割
当て（ステップ４０７）、他のプロセッサが共通構成ロ
ジック２２８を使用している場合、共通構成ロジック２
２８が利用可能になるまで待つ。この割り当てによっ
て、プログラム中の同一のＥＥＰＲＯＭに対して、予備
のシステム管理プロセッサ５２８（図５、後述する）等
の他のいかなるシステム管理サブシステムプロセッサか
らのアクセスも防止されるので、コード破損の防止が容
易になる。また、この割り当てによって、バックアップ
システム管理プロセッサ５２８（図５、後述する）等の
他のいかなるシステム管理プロセッサからも共通構成ロ
ジック２２８の状態の変更を防止できるので、ＪＴＡＧ
バス２２２または２２４を介した転送の競合の防止が容
易になる。 【００３７】その後、システム管理サブシステムプロセ
ッサ３１２は、共通構成ロジック２２８のＦＩＦＯに残
っているあらゆるデータを消去することを含めて、共通
構成ロジック２２８の初期化を行い、プログラムすべき
ＥＥＰＲＯＭに接続された特定のＪＴＡＧバスの識別
（ＩＤ）を用いて選択レジスタ３００をセットする（ス
テップ４０９）。 【００３８】次に、プロセッサ３１２は、選択されたＪ
ＴＡＧバスを共通構成ロジック２２８を通してアドレス
指定し、そのＪＴＡＧバス上のデバイスの数および種類
を含むＪＴＡＧバス構成を判定する（ステップ４１
０）。この判定は、一部、ＪＴＡＧ「ＧＥＴ＿ＤＥＶＩ
ＣＥ＿ＩＤ」コマンドを用いて行われ、このコマンド
は、ＪＴＡＧバスに接続された各デバイスの種類を示す
識別コードを返す。識別コードを含むこのバス構成をＦ
ＰＧＡコードファイルの情報に対して比較することによ
って（ステップ４１２）、その識別コードが目的のＪＴ
ＡＧバスと互換性があることを確認する。識別コードが
選択された基板および目的のＪＴＡＧバスと互換性が無
い場合、エラーを宣言し（ステップ４１４）、エラーハ
ンドラ４２４が適切なコードファイルを自動的に探索
し、ダウンロードを試みる。これらステップによって、
選択された回路基板とコードファイルとの互換性が検証
される。 【００３９】代替の実施形態として、ＪＴＡＧバス構成
をコードファイルの情報に対して比較する代りに、また
は比較することに加えて、各基板に配置されたＥＥＰＲ
ＯＭ５１２（図５）から基板識別情報を読み出すことも
できる。このＥＥＰＲＯＭは、各基板上のＪＴＡＧバス
５１０に追加される。この識別情報を用いて、コードフ
ァイルと基板及び目的のＪＴＡＧバスとの互換性を検証
し、コードファイル内に含まれる複数のＦＰＧＡコード
の中から適切なＦＰＧＡコードを選択し、および、サー
バ２４２上のＦＰＧＡコードデータベース２４４内の適
切なＦＰＧＡコードファイルを検索することができる。 【００４０】ＦＰＧＡコードファイルの互換性を検証し
た後（図４と共に図２および図３を参照）、システム管
理サブシステムは、選択されたＪＴＡＧバス２２２に接
続された基板のＥＥＰＲＯＭ２１４等、１つ以上のＥＥ
ＰＲＯＭを消去する（ステップ４１６）。ＦＰＧＡコー
ドファイルが基板の複数のＦＰＧＡに対するコードを含
む場合、複数のＥＥＰＲＯＭを消去する場合がある。そ
して、構成システムは、ＪＴＡＧバス２２２を介して新
たなコード情報を消去したＥＥＰＲＯＭに書き込む（ス
テップ４１８）。最後に、システム管理サブシステム
が、ＥＥＰＲＯＭ書き込みプロセス（ステップ４１８）
にエラーが無いかチェックし（ステップ４２０）、何ら
かのエラーが発生した場合はエラー４２２を宣言する。
コードファイルが基板のＥＥＰＲＯＭに正しく書込まれ
なかった場合、エラーハンドラ４２４は、ステップ４０
２からステップ４２２までを繰返し、すなわち、互換性
のあるＦＰＧＡ構成コードファイルをダウンロードし、
そのファイルをシステム管理サブシステムに転送し、Ｅ
ＥＰＲＯＭを消去し、ＥＥＰＲＯＭに書き込むことがで
きる。 【００４１】基板上のＥＥＰＲＯＭがプログラムされ終
わると、システム管理サブシステムプロセッサは、共通
構成ロジック２２８を解放し、システム管理サブシステ
ムの他のあらゆるプロセッサから共通構成ロジック２２
８にアクセスできるようにする（ステップ４２３）。次
に、ホストＦＰＧＡ更新ルーチンは、何らかの別の基板
または同一基板のＪＴＡＧバスをさらにプログラムする
か否かをチェックする（ステップ４２６）。これら別の
基板またはＪＴＡＧバスに対して、ＦＰＧＡコードをシ
ステム管理サブシステムにダウンロードするステップ
と、ＥＥＰＲＯＭを消去するステップと、ＥＥＰＲＯＭ
をプログラムするステップとを含む適切なステップが、
必要に応じて繰返される。 【００４２】更新する必要のあるすべてのＪＴＡＧバス
のすべてのＥＥＰＲＯＭがプログラムされ終わると、シ
ステム２００の電源を入れ直すことによって、更新され
た構成コードをＥＥＰＲＯＭ２１２等の関連するＥＥＰ
ＲＯＭからＦＰＧＡ２０８等の各ＦＰＧＡへロードさせ
ることができる（ステップ４２８）。 【００４３】この方法でプログラムすることのできるＥ
ＥＰＲＯＭを有するＦＰＧＡには、システムＣＰＵ２３
６を有する基板Ｆ ２４５等の基板上のＦＰＧＡ２３９
等も含まれうる。また、この方法でプログラムすること
のできるＥＥＰＲＯＭを有するＦＰＧＡには、一実施形
態において関連する構成用ＥＥＰＲＯＭ３３０を有する
ＦＰＧＡとして実施される共通構成ロジック２２８自体
も含まれうる。 【００４４】予備の手段として、システム２００の１つ
以上の基板は、そのＦＰＧＡをプログラムするための付
加的な方法として、並列に接続された構成ヘッダ５１４
を有することもできる。ＦＰＧＡが誤ってプログラムさ
れた場合、または、欠陥のあるＦＰＧＡ構成コードでプ
ログラムされてしまった場合、フィールドサービスまた
は工場改修技術者は、この手段によって基板にアクセス
することができる。例えば、共通構成ロジック２２８に
関連するＥＥＰＲＯＭ３３０がＪＴＡＧポートＤ３３５
を介するプログラム中に電源障害によって破損した場
合、この予備の構成ヘッダによってシステム２００の修
復が可能になる。 【００４５】特定の実施形態において、基板５００（図
５）は、第１のＦＰＧＡ５０２と第２のＦＰＧＡ５０４
とを有する。ＦＰＧＡ５０２および５０４は、ＪＴＡＧ
バス５１０に接続されたＥＥＰＲＯＭ５０６および５０
８から自身の構成コードを受信するように接続されてい
る。また、ＪＴＡＧバス５１０には、基板識別用ＥＥＰ
ＲＯＭ５１２および構成ヘッダ５１４も接続されてい
る。ＪＴＡＧバス５１０は、基板５００からシステムの
共通構成ロジック５１６に続いている。 【００４６】チェックサムエラーライン５１８および５
２０は、ＦＰＧＡ５０２および５０４からローカル管理
プロセッサ５２２に導かれ、ローカル管理プロセッサ５
２２は、同じ基板５００上に配置してもよいし、しなく
てもよい。ローカル管理プロセッサ５２２は、システム
管理バス５２４に接続されている。システム管理バス５
２４は、一次システム管理プロセッサ５２６に接続され
ている。一次システム管理プロセッサと共に予備のシス
テム管理プロセッサ５２８をフェイルオーバ構成で設け
て、冗長性を与える。また、ローカル管理プロセッサ
は、基板５００のＦＰＧＡ５０２および５０４を含む各
ＦＰＧＡに接続されたＦＰＧＡリロードコマンドライン
５３０にも接続されている。一次システム管理プロセッ
サおよび予備のシステム管理プロセッサ５２６，５２８
は、各々、システムの少なくとも１つのＣＰＵ（図示せ
ず）に接続される。 【００４７】図５の実施形態では、ＥＥＰＲＯＭのプロ
グラム完了時にシステムの電源を入れ直すステップ４２
８（図４）が不要である。このステップは、ＦＰＧＡ上
のロジックのシステム使用を一次的にディスエーブルに
するステップと、再プログラムされたＥＥＰＲＯＭに関
連するＦＰＧＡをソフトブートしてそれらの構成コード
をリロードするステップと、ＦＰＧＡ上のロジックのシ
ステム使用を再びイネーブルにするステップとによって
置換えられる。 【００４８】この実施形態では、ＦＰＧＡ５０４等のＦ
ＰＧＡは、チェックサムエラーを検出すると、システム
管理サブシステムに信号を送信する（図７、ステップ７
０２）。システム管理サブシステムへの信号は、チェッ
クサムエラーライン５２０のシステム管理サブシステム
の様々なＦＰＧＡへの接続を通して、カスタムロジック
またはゲートアレイを通して、またはローカルシステム
管理プロセッサ５２２等のシステム管理プロセッサのＩ
／Ｏラインを通して送信することができる。そして、ロ
ーカルシステム管理プロセッサ５２２は、エラーが検出
されたＦＰＧＡ５０４に関連するＥＥＰＲＯＭ５０８の
更新を要求する信号を、ＣＰＵ２３６等のシステムのＣ
ＰＵ上で動作するオペレーティングシステムに送信す
る。 【００４９】エラーが検出されて更新の要求があると、
図４を参照して既に説明したように更新を行う（ステッ
プ７０６）。ただし、ＥＥＰＲＯＭのプログラムの完了
時において、システムの電源を入れ直す代りに、関連す
るＦＰＧＡをソフトブートする（ステップ７０８）。こ
のソフトブートは、特定のＦＰＧＡを使用するドライバ
またはシステム管理機能をシャットダウンし、関連する
ＥＥＰＲＯＭの構成コードのＦＰＧＡへのロードをトリ
ガし、そのＦＰＧＡを利用していたあらゆるドライバま
たはシステム管理機能を再スタートすることによって行
う。従って、システムを完全にシャットダウンすること
なく、システムのＦＰＧＡのうちの少なくともいくつか
について構成コードを更新することができる。 【００５０】特定の実施形態において、ＦＰＧＡ６００
（図６）等、複雑なコンピュータシステムのシステム管
理サブシステムのＦＰＧＡは、ＥＥＰＲＯＭ６０２から
自身の構成コードを受信するように接続されている。Ｅ
ＥＰＲＯＭ６０２は、上述のように、共通構成ロジック
からＪＴＡＧバス６０４を介してプログラムできるよう
に接続されている。ＦＰＧＡ６００は、一連のシステム
管理センサおよびシステム管理ハードウェアに接続され
ており、限定はしないが、それらには、ファン速度セン
サ６０６、電圧モニタ６０８、ＣＰＵクロック速度選択
回路６１０、ＣＰＵ電圧選択回路６１２、タンパスイッ
チ６１４および温度モニタ回路６１６などが含まれる。
ＦＰＧＡ６００には、ＩＩＣシステム管理バス６２０を
介してこれらのシステム管理センサおよびシステム管理
ハードウェアとシステム管理プロセッサとの間で通信す
るためのロジックが含まれる。 【００５１】本発明の他の実施形態では、上述のように
インシステムプログラムすることが可能なＥＥＰＲＯＭ
から構成コードを受信するＦＰＧＡは、Ｉ／Ｏ周辺機器
と本システムの特定のシステムＣＰＵとの間でＩ／Ｏ情
報を経路指定するために使用される。更に他の実施形態
では、上述のようにインシステムプログラムすることが
可能なＥＥＰＲＯＭから構成コードを受信するＦＰＧＡ
は、システムＣＰＵ間におけるプロセッサ間通信に使用
される。 【００５２】更に詳細に説明すると、共通構成ロジック
２２８（図８）のＩＩＣインタフェース２３２は、スレ
ーブモード物理層８００とアドレスデコード・制御用レ
ジスタ８０２とを有する。これらは、ＩＩＣバス２２６
と内部パラレルバス８０４とのインタフェースをとる。
また、共通構成ロジック２２８即ちバスブリッジは、Ｉ
ＩＣインタフェース２３２をＪＴＡＧポート８２０に接
続するためのデバイス８４０も有する。ＩＩＣバスとＪ
ＴＡＧバスとの間でデータ転送をバッファリングするた
め、２５６バイトのＪＴＡＧへのデータ用ＦＩＦＯ８０
６およびＪＴＡＧからのデータ用ＦＩＦＯ８０８が設け
られる。データは、ＩＩＣスレーブ物理層８００を通し
てＩＩＣバス２２６とＦＩＦＯ８０６および８０８との
間で転送することができる。ＪＴＡＧステートマシン８
１０によって、単一のＩＩＣコマンドで、目的のＪＴＡ
Ｇをリセットし、ＪＴＡＧ構成を読み出し、即ち、転送
の方向に応じてパラレル／シリアルコンバータまたはシ
リアル／パラレルコンバータを通してＦＩＦＯ８０６，
８０８とＪＴＡＧデバイスとの間で２５６バイトまでの
連続したデータを転送できるようにしている。単純なバ
イパスポート８１６によって、ロジックエラーが生じた
場合、または、特別なＪＴＡＧコマンドを実行する必要
がある場合に、ステートマシン８１０およびＦＩＦＯ８
０６，８０８をバイパスできるようにしている。 【００５３】選択レジスタ８１８は、ＩＩＣインタフェ
ース２３２を通してアドレス指定することができる。選
択レジスタ８１８は、任意の時点でアクティブであるべ
き複数のＪＴＡＧポート８２０のうちの１つを示す。こ
れは、マルチプレクサ８２２に対して、ＪＴＡＧポート
８２０からの特定のデータラインをシリアル／パラレル
コンバータ８１４に接続することを命令し、いずれのＪ
ＴＡＧポート８２０がクロック・選択ゲートロジック８
２４からＪＴＡＧ選択ラインを受け取るべきかを指定す
ることにより行なわれる。 【００５４】また、共通構成ロジック２２８は、エラー
フラグ、ＦＩＦＯディップスティック（ＦＩＦＯ使用
量）９００および９０２（図９）、ＦＩＦＯエンプティ
フラグ９０４，９０６および構成ヘッダ接続フラグ９０
８を含むステータスレジスタ８２６も有する。構成ヘッ
ダ接続フラグ９０８は、ヘッダ５１４等の何らかの付加
的な構成ヘッダが構成システムに接続されているか否か
を示す。構成システムがヘッダ５１４に接続されている
場合、システム管理プロセッサ５２６は、接続されてい
るヘッダがあるか否かをチェックするステップ４０６に
おいて接続されていることを識別し、ＥＥＰＲＯＭの内
容を誤って破損することを防止するためにＥＥＰＲＯＭ
のプログラムを拒否する。 【００５５】ＦＩＦＯエンプティフラグ９０４および９
０６は、ＥＥＰＲＯＭへのコードの書き込み（ステップ
４１８）後、システム管理サブシステムプロセッサ３１
２がエラーをチェックする時に（ステップ４２０）に、
すべての転送が完了していることを保証するためにテス
トされる。 【００５６】代替の実施形態において、図１０Ａのファ
ームウェアシーケンスは、一次システム管理プロセッサ
５２６（図５）またはシステム管理プロセッサ３１２
（図３）等のシステム管理プロセッサにおいて実行され
る。このシーケンスは、システム管理プロセッサ３１２
に接続された端末によって、システムプロセッサ２３６
（図３）からこのシーケンスに入るべき命令を受けるた
びに開始され（ステップ１０００）、または、ＦＰＧＡ
５０２（図５）などのプログラマブルロジックデバイス
が構成コードの受信中にエラーを検出したときにも開始
される。 【００５７】システム管理プロセッサ３１２は、ヘッダ
５１４等の何らかの構成ヘッダが構成システムに接続さ
れているか否かをチェックする（ステップ１００２）。
そして、構成システムが何らかの構成ヘッダに接続され
ている場合、プロセッサ３１２は、エラーを宣言し、シ
ーケンスを中止する（ステップ１００３）。次に、プロ
セッサ３１２は、ネットワーク２４１を介して構成コー
ドファイルのデータベース２４４を有するサーバ２４２
に接続する（ステップ１００４）。システム管理プロセ
ッサ３１２は、基板５００の少なくとも１つのＪＴＡＧ
バスが基板識別用ＥＥＰＲＯＭ５１２に問合せできるよ
うに取り付けられている場合、システムの各基板５００
について基板識別用ＥＥＰＲＯＭ５１２に問合せを行
い、基板識別用ＥＥＰＲＯＭ５１２から基板識別コード
を読み出す。かかる識別ＥＥＰＲＯＭ５１２が存在しな
い場合、システム管理プロセッサ３１２は、基板５００
上の各バスについてＪＴＡＧバス構成を判定し、これら
の構成からシグネチャを導出する。このシグネチャは、
基板識別コードの代用として用いられる。基板識別用Ｅ
ＥＰＲＯＭを読み出すステップおよびＪＴＡＧバス構成
を判定するステップは、共通構成ロジックを割り当てお
よび再割り当てする（図示せず）ことによって、共通構
成ロジック５１６または２２８にアクセスを試みる可能
性のある他のシステム管理プロセッサによる干渉から保
護される。 【００５８】基板識別コードは、基板５００用の適切な
構成コードファイルを検索（ステップ１００８）するた
めのデータベース２４４に対する索引として用いられ
る。また、基板５００の各バスの各ＥＥＰＲＯＭもテス
トし、それらのＥＥＰＲＯＭの構成コードに関連するチ
ェックサムを検査することによって、そのＥＥＰＲＯＭ
が有効な構成コードを保持しているか否かを判定する。
有効なコードをもつＥＥＰＲＯＭについては、これらの
構成ファイルに関連するバージョン情報をデータベース
２４４の構成ファイルのバージョン情報と比較する。Ｅ
ＥＰＲＯＭが有効かつ最新のコードを保持している場合
（ステップ１０１０）、そのＥＥＰＲＯＭのプログラミ
ングはバイパスすることができ（ステップ１０１２）、
無効なコードまたは最新でないコードを保持するＥＥＰ
ＲＯＭがプログラムされる（ステップ１０１４）。 【００５９】基板のいずれかのＪＴＡＧバスのいずれか
のＥＥＰＲＯＭが無効なコードまたは最新でないコード
を含む場合、適切なＦＰＧＡコードをデータベース２４
４からダウンロードする（図１０Ｂ、ステップ１０１
６）。次に、共通構成ロジック５１６を割り当て（ステ
ップ１０１８）、ＦＩＦＯ８０６または８０８から残り
のデータをすべて消去する（ステップ１０２０）。選択
レジスタをプログラムすべきＥＥＰＲＯＭを有するＪＴ
ＡＧバスにセットし（ステップ１０２２）、そのバスの
構成を判定する（ステップ１０２４）。この判定した構
成をダウンロードしたコードファイルの予想される構成
情報と比較することによって（ステップ１０２６）、正
しくないコードファイルがプログラミングに使用されな
いことを保証し、コードがその構成に対して正しくない
場合（ステップ１０２８）、エラーを宣言する。 【００６０】コードがその構成に対して正しくない場
合、エラーハンドラは、判定したバス構成から導出した
シグネチャに基づいて、正しいコードの検索を試みるこ
とができる（ステップ１０３０）。コードが見つかった
場合（ステップ１０３２）、シーケンスは、そのコード
をダウンロードするステップ（１０１６）から再スター
トし、見つからなかった場合、プログラミングは中止さ
れる（ステップ１０３４）。 【００６１】判定したバス構成が選択したＪＴＡＧバス
の構成と一致した場合（ステップ１０２８）、選択した
ＪＴＡＧバスのＥＥＰＲＯＭを消去し（ステップ１０３
６）、ダウンロードしたコードファイルからコードのブ
ロックをＥＥＰＲＯＭに書き込む（ステップ１０３
８）。各ブロックの最後において、ＦＩＦＯ８０６また
は８０８が空であるか否かをチェックし（ステップ１０
４０）、空でない場合、シーケンスはＦＩＦＯからＥＥ
ＰＲＯＭへの転送が完了するのを待ち（ステップ１０４
２）、ＦＩＦＯ８０６および８０８が空であるか否かを
再チェックする（ステップ１０４４）。ＦＩＦＯがまだ
空でない場合または他のエラーが発生した場合、パスカ
ウントのチェックを行ってそのブロックがすでにリトラ
イされたか否かを判定し（ステップ１０４６）、まだリ
トライされていない場合、ＦＩＦＯを消去してブロック
のプログラミングをリトライする（ステップ１０５
０）。そのブロックがすでにリトライされている場合
（ステップ１０４６）、エラーを宣言する（ステップ１
０５２）。エラーシーケンスは、シーケンスを中止する
前に、そのブロックをＥＥＰＲＯＭに書き込むことを更
に試みてもよい。 【００６２】ＦＩＦＯが正しく空になると（ステップ１
０４４）、書き込んだブロックがコードの最後のブロッ
クであったか否かをチェックし（ステップ１０５４）、
最後でない場合、次のブロックをＥＥＰＲＯＭに書き込
む（ステップ１０３８）。すべてのブロックが書込まれ
ると（ステップ１０５４）、ＪＴＡＧバスを非選択状態
にし（ステップ１０５６）、共通構成ロジックを解放す
る（ステップ１０５８）。 【００６３】次に、基板のすべてのＪＴＡＧバスがプロ
グラムされたか否かを判定するテストを行う（図１０
Ａ、ステップ１０６０）。基板のさらなるバスがプログ
ラムを必要とする場合（ステップ１０６２）、バスカウ
ントをインクリメントして基板の次のＪＴＡＧバスを選
択し、当該次のバスのＥＥＰＲＯＭのコードが有効かつ
最新であるか否かを判定するために当該次のバスをテス
トする（ステップ１０１０）。その後、必要に応じて有
効かつ最新のコードを保持していないＥＥＰＲＯＭへの
書き込みを行う（ステップ１０１４）。 【００６４】プログラミングを必要とする基板上のバス
がそれ以上無い場合（ステップ１０６２）、プログラミ
ングを必要とするＥＥＰＲＯＭを含むＪＴＡＧバスを有
する何らかの基板がシステムに存在するか否かチェック
を行う（ステップ１０６４）。プログラミングを必要と
する基板がさらに存在する場合（ステップ１０６６）、
次の基板の何らかの識別用ＥＥＰＲＯＭに対して問合せ
をし（ステップ１００６）、シーケンスは、その基板の
ＥＥＰＲＯＭに対する構成コードファイルを検索するス
テップ（１００８）に続く。検索 【００６５】プログラムすべき基板がもう残っていない
場合（ステップ１０６４）、新たな構成コードが書き込
まれた（ステップ１０１４）ＦＰＧＡのシステム機能を
ディスエーブルする（ステップ１０６６）。そして、こ
れらのＦＰＧＡをソフトブートすることによって（ステ
ップ１０６８）構成コードをリロードし、それらのシス
テム機能を再びイネーブルする（ステップ１０７０）。
最後に、管理プロセッサをサーバ２４２から切断し（ス
テップ１０７２）、管理プロセッサが行った動作をシス
テムＣＰＵに通知し、システムＣＰＵによってシステム
メンテナンスログを更新することができる。 【００６６】ここまで、本発明を実施するコンピュータ
システムの回路基板の中の機能要素の特定の部分を参照
しながら本発明を説明してきた。本発明は、システムを
選択的に分割することが可能であり、基板または個々の
基板上に例示した回路は、さらに存在してもよいし、特
定の実施のため必要に応じて統合することも可能であ
る。例えば、限定の意図はないが、基板Ｅ ２３０上に
例示したような共通構成ロジックは、回路基板上におい
て基板Ｄ ２０４の回路と統合することもできる。 【００６７】本発明を特にその好ましい実施形態に関し
て例示し説明してきたが、当業者には、本発明の思想お
よび範囲から逸脱することなく、形態および詳細につい
て種々の他の変更を行えることが分かるであろう。本発
明を異なる実施形態に対して適合させる際には、本明細
書で開示し特許請求の範囲に包含される広い発明の概念
から逸脱することなく、種々の変更を行うことができる
と考えるべきである。 【００６８】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．システムのＥＥＰＲＯＭ(212,214,216)に格納され
たプログラマブルデバイス構成コードを更新するための
方法であって、システムの管理プロセッサ(526,528)に
おけるプログラマブルデバイス構成コードを更新するた
めのシーケンスを実行することからなり、前記プログラ
マブルデバイス構成コードを更新するためのシーケンス
が、前記ＥＥＰＲＯＭ(212,214,216)のうちの少なくと
も１つ(212)を消去するステップ(1036)と、少なくとも
１ブロックの構成コードを前記消去したＥＥＰＲＯＭ(2
12)に書き込むステップ(1038)と、前記少なくとも１ブ
ロックを書き込んだ後、ＦＩＦＯ(806,808)を空にする
ことの失敗を含むエラーをチェックし、該エラーの際に
前記少なくとも１ブロックを書き込むステップ(1038)を
リトライするステップ(1050)と、を含む方法。 ２．構成コードを保持するファイルが前記システムと互
換性があることを検証するステップ(1028)をさらに含
む、請求項１の方法。 ３．前記構成コードを保持するファイルが前記システム
と互換性があることを検証するステップ(1024,1026,102
8)は、前記システムのＪＴＡＧバス(222)をポーリング
することによって該ＪＴＡＧバス(222)の構成を判定し
(1024)、該構成と前記ファイルに格納された構成とを比
較すること(1026)を含む、請求項２の方法。 ４．システムのＥＥＰＲＯＭ(212,214,216)に格納され
たプログラマブルデバイス構成コードを更新するための
方法であって、前記システムのＥＥＰＲＯＭ(212,214,2
16)を共通構成ロジックに相互接続する少なくとも１つ
のシリアルバス(222)を設けるステップと、前記ファイ
ルの前記シリアルバスとの互換性を検証するステップ(4
10,410,414)と、前記ＥＥＰＲＯＭ(212,214,216)のうち
の少なくとも１つのＥＥＰＲＯＭ(212)を消去するステ
ップ(416)と、少なくとも１ブロックの構成コードを前
記ＥＥＰＲＯＭ(212)に書き込むステップ(418)と、ブロ
ックを書き込んだ後、ＦＩＦＯを空にすることの失敗を
含むエラーをチェックし(420)、該エラーの際に前記少
なくとも１ブロックを書き込むステップ(418)をリトラ
イするステップ(1050)と、からなる方法。 ５．少なくとも１つのプログラマブルロジックデバイス
(208)をソフトブートすることによって、構成コードを
前記ＥＥＰＲＯＭ(212,214,216)のうちの少なくとも１
つのＥＥＰＲＯＭ(212)から該プログラマブルロジック
デバイス内にロードするステップをさらに含む、請求項
４の方法。 ６．前記システムが２以上のプロセッサ(236)を有する
ものにおいて、前記共通構成ロジック(228)を、前記シ
ステムの２以上のプロセッサによる同時アクセスを防止
するように割り当てるステップをさらに含む、請求項５
の方法。 ７．前記システムのＥＥＰＲＯＭ(212,214,216)を共通
構成ロジックに相互接続する少なくとも１つのシリアル
バス(222)が複数のシリアルバス(222,224)であるものに
おいて、前記複数のシリアルバス(222,224)のうちの特
定のシリアルバス(222)を選択するステップ(1022)をさ
らに含む、請求項５の方法。 ８．前記少なくとも１つのプログラマブルロジックデバ
イスがＦＰＧＡ(208)であるものにおいて、前記方法
が、ＥＥＰＲＯＭ(212)から該ＦＰＧＡ(208)内への構成
コードのロードエラーの際に自動的に実行されるもので
ある、請求項５の方法。 【００６９】本発明は、上記の方法により、ＥＥＰＲＯ
Ｍが接続された複数のＪＴＡＧチェーンを有していて
も、構成コードを構成システムからＥＥＰＲＯＭへ容易
にロードすることのできる方法を提供することができ
る。また、ＥＥＰＲＯＭの更新を行う前に、その構成コ
ードが更新を行うＥＥＰＲＯＭの接続されたＪＴＡＧバ
スに適合するものであるか確認することによって、ＥＥ
ＰＲＯＭが正しく更新されることを保証することができ
る。
【図面の簡単な説明】
【図１】複数の基板上に複数のＪＴＡＧバスを有する従
来のコンピュータシステムを示すブロック図であり、各
基板が個別の構成ヘッダを有している。 【図２】複数の基板から共通構成ロジックに導かれる複
数のＪＴＡＧバスを有する本発明の一実施形態によるコ
ンピュータシステムのブロック図であり、複数のＪＴＡ
Ｇバスを介してＥＥＰＲＯＭをプログラミングするた
め、システムのプロセッサへのインタフェースを有して
いる。 【図３】ＪＴＡＧからＩＩＣへのブリッジを実施する図
２のシステムの共通構成ロジックおよびシステム管理サ
ブシステムの詳細を示すブロック図であり、システム管
理プロセッサおよびホストプロセッサを有し、ネットワ
ークを介したデータベースとの接続を示している。 【図４】共通のシステム構成ロジックを通してシステム
のＦＰＧＡを構成する方法のフロー図である。 【図５】ＦＰＧＡ、構成ヘッダおよび基板識別用ＥＥＰ
ＲＯＭからエラー信号を受信するために接続されたロー
カルシステム管理プロセッサを有する、本発明の一実施
形態による基板の詳細なブロック図であり、システム管
理プロセッサおよび共通構成ロジックへの接続を示して
いる。 【図６】本発明を実施するシステム管理サブシステムの
一部の詳細なブロック図である。 【図７】本発明による、破損ＦＰＧＡコードを有するシ
ステムの自己回復を可能にする機能の図である。 【図８】本発明の一実施形態による共通構成ロジックの
更に詳細なブロック図である。 【図９】本発明の一実施形態による共通構成ロジックの
ステータスレジスタの更に詳細なブロック図である。 【図１０Ａ】本発明の方法の特定の代替実施形態のフロ
ー図である。 【図１０Ｂ】図１０Ａの「バスのＥＥＰＲＯＭをプログ
ラムするステップ」を詳細に説明するフロー図である。 【符号の説明】 ２０８ ＦＰＧＡ ２１２，２１４，２１６ ＥＥＰＲＯＭ ２２２，２２４ ＪＴＡＧバス ２２８ 共通構成ロジック ２３６ ＣＰＵ ５２６ 一次システム管理プロセッサ ５２８ 予備のシステム管理プロセッサ ８０６ ＪＴＡＧからのデータ用ＦＩＦＯ ８０８ ＪＴＡＧへのデータ用ＦＩＦＯ
来のコンピュータシステムを示すブロック図であり、各
基板が個別の構成ヘッダを有している。 【図２】複数の基板から共通構成ロジックに導かれる複
数のＪＴＡＧバスを有する本発明の一実施形態によるコ
ンピュータシステムのブロック図であり、複数のＪＴＡ
Ｇバスを介してＥＥＰＲＯＭをプログラミングするた
め、システムのプロセッサへのインタフェースを有して
いる。 【図３】ＪＴＡＧからＩＩＣへのブリッジを実施する図
２のシステムの共通構成ロジックおよびシステム管理サ
ブシステムの詳細を示すブロック図であり、システム管
理プロセッサおよびホストプロセッサを有し、ネットワ
ークを介したデータベースとの接続を示している。 【図４】共通のシステム構成ロジックを通してシステム
のＦＰＧＡを構成する方法のフロー図である。 【図５】ＦＰＧＡ、構成ヘッダおよび基板識別用ＥＥＰ
ＲＯＭからエラー信号を受信するために接続されたロー
カルシステム管理プロセッサを有する、本発明の一実施
形態による基板の詳細なブロック図であり、システム管
理プロセッサおよび共通構成ロジックへの接続を示して
いる。 【図６】本発明を実施するシステム管理サブシステムの
一部の詳細なブロック図である。 【図７】本発明による、破損ＦＰＧＡコードを有するシ
ステムの自己回復を可能にする機能の図である。 【図８】本発明の一実施形態による共通構成ロジックの
更に詳細なブロック図である。 【図９】本発明の一実施形態による共通構成ロジックの
ステータスレジスタの更に詳細なブロック図である。 【図１０Ａ】本発明の方法の特定の代替実施形態のフロ
ー図である。 【図１０Ｂ】図１０Ａの「バスのＥＥＰＲＯＭをプログ
ラムするステップ」を詳細に説明するフロー図である。 【符号の説明】 ２０８ ＦＰＧＡ ２１２，２１４，２１６ ＥＥＰＲＯＭ ２２２，２２４ ＪＴＡＧバス ２２８ 共通構成ロジック ２３６ ＣＰＵ ５２６ 一次システム管理プロセッサ ５２８ 予備のシステム管理プロセッサ ８０６ ＪＴＡＧからのデータ用ＦＩＦＯ ８０８ ＪＴＡＧへのデータ用ＦＩＦＯ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 エドワード・エイ・クロス
アメリカ合衆国コロラド州80525，フォー
トコリンズ，ナンバーアール173，ボード
ウォーク・ドライブ・4501
(72)発明者 デイビッド・アール・マシオロウスキー
アメリカ合衆国コロラド州80138，パーカ
ー，ノース・サグワーロウ・リッジ・ロー
ド・8520
Ｆターム(参考） 5B076 EA12 EB02
Claims (1)
- 【特許請求の範囲】 【請求項１】システムのＥＥＰＲＯＭ(212,214,216)に
格納されたプログラマブルデバイス構成コードを更新す
るための方法であって、システムの管理プロセッサ(52
6,528)におけるプログラマブルデバイス構成コードを更
新するためのシーケンスを実行することからなり、 前記プログラマブルデバイス構成コードを更新するため
のシーケンスが、 前記ＥＥＰＲＯＭ(212,214,216)のうちの少なくとも１
つ(212)を消去するステップ(1036)と、 少なくとも１ブロックの構成コードを前記消去したＥＥ
ＰＲＯＭ(212)に書き込むステップ(1038)と、 前記少なくとも１ブロックを書き込んだ後、ＦＩＦＯ(8
06,808)を空にすることの失敗を含むエラーをチェック
し、該エラーの際に前記少なくとも１ブロックを書き込
むステップ(1038)をリトライするステップ(1050)と、 を含む方法。
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| Application Number | Priority Date | Filing Date | Title |
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| US09/918030 | 2001-07-30 |
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| JP2003058385A true JP2003058385A (ja) | 2003-02-28 |
Family
ID=25439678
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| JP (1) | JP2003058385A (ja) |
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