JP2003046384A - 出力回路 - Google Patents
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Abstract
(57)【要約】
【課題】 伝送線路上に形成された抵抗の抵抗値が変わ
っても、容易に差動信号の振幅を所望の値に設定するこ
とができ、安定した信号伝送を行うことができる出力回
路を得る。 【解決手段】 差動信号Ｓｄ，ＳｄＢを生成して出力す
る第１出力バッファ部２及び第２出力バッファ部３にお
けるプッシュプル回路を、それぞれ複数のＰＭＯＳトラ
ンジスタＱＡ１〜ＱＡｎ及び複数のＮＭＯＳトランジス
タＱＤ１〜ＱＤｎで構成すると共に電流源をなすＰＭＯ
ＳトランジスタＱＢ１〜ＱＢｎ及びＮＭＯＳトランジス
タＱＣ１〜ＱＣｎをそれぞれ対応して設け、ＰＭＯＳト
ランジスタＱＡ１〜ＱＡｎ及びＮＭＯＳトランジスタＱ
Ｄ１〜ＱＤｎの内、接続される外部回路に応じて、プッ
シュプル回路として使用するＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタをレジスタ３６にあらかじめ設定
するようにした。
っても、容易に差動信号の振幅を所望の値に設定するこ
とができ、安定した信号伝送を行うことができる出力回
路を得る。 【解決手段】 差動信号Ｓｄ，ＳｄＢを生成して出力す
る第１出力バッファ部２及び第２出力バッファ部３にお
けるプッシュプル回路を、それぞれ複数のＰＭＯＳトラ
ンジスタＱＡ１〜ＱＡｎ及び複数のＮＭＯＳトランジス
タＱＤ１〜ＱＤｎで構成すると共に電流源をなすＰＭＯ
ＳトランジスタＱＢ１〜ＱＢｎ及びＮＭＯＳトランジス
タＱＣ１〜ＱＣｎをそれぞれ対応して設け、ＰＭＯＳト
ランジスタＱＡ１〜ＱＡｎ及びＮＭＯＳトランジスタＱ
Ｄ１〜ＱＤｎの内、接続される外部回路に応じて、プッ
シュプル回路として使用するＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタをレジスタ３６にあらかじめ設定
するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おける出力回路に関し、特に差動信号で外部回路とのイ
ンタフェースを行う出力回路に関する。
おける出力回路に関し、特に差動信号で外部回路とのイ
ンタフェースを行う出力回路に関する。
【０００２】
【従来の技術】従来、ＩＥＥＥ１３９４規格等に準拠し
た２線式差動データ伝送方式の出力バッファを用いた出
力回路には、ＬＶＤＳ（Low Voltage Differential Sig
nal）方式の出力バッファを使用していた。図８は、こ
のような従来の出力回路の回路例を示した図である。出
力回路１００は、図８で示すように、内部回路１０１か
らの出力信号Ｓｏに応じた相対する信号レベルを有する
１対の差動信号Ｓ１，Ｓ１Ｂを生成して１対の伝送線路
１０２ａ，１０２ｂで伝送し、該１対の伝送線路１０２
ａ，１０２ｂで伝送された差動信号Ｓ１，Ｓ１Ｂは、差
動入力を有するレシーバ（図示せず）で受信される。
た２線式差動データ伝送方式の出力バッファを用いた出
力回路には、ＬＶＤＳ（Low Voltage Differential Sig
nal）方式の出力バッファを使用していた。図８は、こ
のような従来の出力回路の回路例を示した図である。出
力回路１００は、図８で示すように、内部回路１０１か
らの出力信号Ｓｏに応じた相対する信号レベルを有する
１対の差動信号Ｓ１，Ｓ１Ｂを生成して１対の伝送線路
１０２ａ，１０２ｂで伝送し、該１対の伝送線路１０２
ａ，１０２ｂで伝送された差動信号Ｓ１，Ｓ１Ｂは、差
動入力を有するレシーバ（図示せず）で受信される。
【０００３】出力回路１００は、定電流出力回路になっ
ており、定電流回路１１１〜１１４を備え、各定電流回
路１１１〜１１４は、バイアス回路１１５からバイアス
電圧が供給されている。また、出力回路１００から出力
される差動信号Ｓ１，Ｓ１Ｂにおいて、信号Ｓ１は、Ｐ
チャネル型ＭＯＳトランジスタ１１６とＮチャネル型Ｍ
ＯＳトランジスタ１１７で制御され、信号Ｓ１Ｂは、Ｐ
チャネル型ＭＯＳトランジスタ１１８とＮチャネル型Ｍ
ＯＳトランジスタ１１９で制御されている。
ており、定電流回路１１１〜１１４を備え、各定電流回
路１１１〜１１４は、バイアス回路１１５からバイアス
電圧が供給されている。また、出力回路１００から出力
される差動信号Ｓ１，Ｓ１Ｂにおいて、信号Ｓ１は、Ｐ
チャネル型ＭＯＳトランジスタ１１６とＮチャネル型Ｍ
ＯＳトランジスタ１１７で制御され、信号Ｓ１Ｂは、Ｐ
チャネル型ＭＯＳトランジスタ１１８とＮチャネル型Ｍ
ＯＳトランジスタ１１９で制御されている。
【０００４】
【発明が解決しようとする課題】このように、差動信号
Ｓ１，Ｓ１Ｂの振幅は、定電流回路１１１〜１１４の各
定電流量と伝送線路１０２ａ，１０２ｂ上の抵抗Ｒａ，
Ｒｂの各抵抗値によって決定される。しかし、製造ばら
つき等によって抵抗Ｒａ及びＲｂの各抵抗値にばらつき
が生じる等して、出力回路１００に接続される外部回路
のインピーダンスが変化した場合、差動信号Ｓ１，Ｓ１
Ｂの振幅が異なって安定した信号伝送ができなくなる場
合があった。
Ｓ１，Ｓ１Ｂの振幅は、定電流回路１１１〜１１４の各
定電流量と伝送線路１０２ａ，１０２ｂ上の抵抗Ｒａ，
Ｒｂの各抵抗値によって決定される。しかし、製造ばら
つき等によって抵抗Ｒａ及びＲｂの各抵抗値にばらつき
が生じる等して、出力回路１００に接続される外部回路
のインピーダンスが変化した場合、差動信号Ｓ１，Ｓ１
Ｂの振幅が異なって安定した信号伝送ができなくなる場
合があった。
【０００５】本発明は、上記のような問題を解決するた
めになされたものであり、伝送線路上に形成された抵抗
の抵抗値が変わっても、容易に差動信号の振幅を所望の
値に設定することができ、安定した信号伝送を行うこと
ができる出力回路を得ることを目的とする。
めになされたものであり、伝送線路上に形成された抵抗
の抵抗値が変わっても、容易に差動信号の振幅を所望の
値に設定することができ、安定した信号伝送を行うこと
ができる出力回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る出力回路
は、所定の機能を有する内部回路からの出力信号と同相
の信号を生成して対応する出力端子から外部へ出力する
第１出力バッファ部と、該内部回路からの出力信号と逆
相の信号を生成して対応する出力端子から外部へ出力す
る第２出力バッファ部とを備え、内部回路からの出力信
号を所定の差動信号に変換して出力する出力回路におい
て、第１出力バッファ部及び第２出力バッファ部は、電
源電圧と出力端子との間に並列に設けられた、Ｐチャネ
ル型トランジスタと電流源とを直列に接続してなる複数
の第１直列回路と、出力端子と接地との間に並列に設け
られた、Ｎチャネル型トランジスタと電流源とを直列に
接続してなる複数の第２直列回路と、あらかじめ選択し
て設定された少なくとも１つの第１直列回路及び第２直
列回路に対して、内部回路から出力された信号に応じて
トランジスタの動作制御を行う制御回路部とをそれぞれ
備えるものである。
は、所定の機能を有する内部回路からの出力信号と同相
の信号を生成して対応する出力端子から外部へ出力する
第１出力バッファ部と、該内部回路からの出力信号と逆
相の信号を生成して対応する出力端子から外部へ出力す
る第２出力バッファ部とを備え、内部回路からの出力信
号を所定の差動信号に変換して出力する出力回路におい
て、第１出力バッファ部及び第２出力バッファ部は、電
源電圧と出力端子との間に並列に設けられた、Ｐチャネ
ル型トランジスタと電流源とを直列に接続してなる複数
の第１直列回路と、出力端子と接地との間に並列に設け
られた、Ｎチャネル型トランジスタと電流源とを直列に
接続してなる複数の第２直列回路と、あらかじめ選択し
て設定された少なくとも１つの第１直列回路及び第２直
列回路に対して、内部回路から出力された信号に応じて
トランジスタの動作制御を行う制御回路部とをそれぞれ
備えるものである。
【０００７】具体的には、上記各Ｐチャネル型トランジ
スタ及び各Ｎチャネル型トランジスタは、それぞれＭＯ
Ｓトランジスタであり、各第１直列回路における電流源
は、所定のバイアス電圧がゲートに印加されるＰチャネ
ル型ＭＯＳトランジスタでそれぞれ形成され、各第２直
列回路における電流源は、所定のバイアス電圧がゲート
に印加されるＮチャネル型ＭＯＳトランジスタでそれぞ
れ形成されるようにした。
スタ及び各Ｎチャネル型トランジスタは、それぞれＭＯ
Ｓトランジスタであり、各第１直列回路における電流源
は、所定のバイアス電圧がゲートに印加されるＰチャネ
ル型ＭＯＳトランジスタでそれぞれ形成され、各第２直
列回路における電流源は、所定のバイアス電圧がゲート
に印加されるＮチャネル型ＭＯＳトランジスタでそれぞ
れ形成されるようにした。
【０００８】また、上記制御回路部は、あらかじめ行わ
れた設定に応じて、電流源をなす各Ｐチャネル型ＭＯＳ
トランジスタ及び各Ｎチャネル型ＭＯＳトランジスタを
オンさせて導通状態にするようにしてもよい。
れた設定に応じて、電流源をなす各Ｐチャネル型ＭＯＳ
トランジスタ及び各Ｎチャネル型ＭＯＳトランジスタを
オンさせて導通状態にするようにしてもよい。
【０００９】具体的には、上記制御回路部は、あらかじ
め行われた設定を格納する設定格納部を有し、該設定格
納部に格納された設定に応じて各第１直列回路及び各第
２直列回路の動作制御を行うようにした。
め行われた設定を格納する設定格納部を有し、該設定格
納部に格納された設定に応じて各第１直列回路及び各第
２直列回路の動作制御を行うようにした。
【００１０】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。第１の実施の形態．
図１は、本発明の第１の実施の形態における出力回路の
使用例を示した概略のブロック図である。図１におい
て、出力回路１は、所定の機能を有する内部回路１０か
ら出力された信号Ｓｏに対する１対の差動信号Ｓｄ，Ｓ
ｄＢを生成して、パッド１１及び１２から１対の伝送線
路１３ａ，１３ｂに出力する。１対の伝送線路１３ａ及
び１３ｂの間には抵抗Ｒ１とＲ２が直列に形成されてお
り、抵抗Ｒ１と抵抗Ｒ２との接続部には所定の電圧Ｖｂ
が印加されている。
づいて、本発明を詳細に説明する。第１の実施の形態．
図１は、本発明の第１の実施の形態における出力回路の
使用例を示した概略のブロック図である。図１におい
て、出力回路１は、所定の機能を有する内部回路１０か
ら出力された信号Ｓｏに対する１対の差動信号Ｓｄ，Ｓ
ｄＢを生成して、パッド１１及び１２から１対の伝送線
路１３ａ，１３ｂに出力する。１対の伝送線路１３ａ及
び１３ｂの間には抵抗Ｒ１とＲ２が直列に形成されてお
り、抵抗Ｒ１と抵抗Ｒ２との接続部には所定の電圧Ｖｂ
が印加されている。
【００１１】１対の伝送線路１３ａ，１３ｂ上における
差動信号Ｓｄ，ＳｄＢの振幅は、出力回路１における定
電流回路の電流量と抵抗Ｒ１，Ｒ２の各抵抗値によって
決まり、差動信号Ｓｄ，ＳｄＢにおける振幅の中心は、
抵抗Ｒ１，Ｒ２に印加されている電圧Ｖｂによって決定
される。例えば、抵抗Ｒ１及びＲ２は同じ抵抗値になる
ようにする。
差動信号Ｓｄ，ＳｄＢの振幅は、出力回路１における定
電流回路の電流量と抵抗Ｒ１，Ｒ２の各抵抗値によって
決まり、差動信号Ｓｄ，ＳｄＢにおける振幅の中心は、
抵抗Ｒ１，Ｒ２に印加されている電圧Ｖｂによって決定
される。例えば、抵抗Ｒ１及びＲ２は同じ抵抗値になる
ようにする。
【００１２】１対の伝送線路１３ａ，１３ｂによって伝
送された差動信号Ｓｄ，ＳｄＢは、差動入力を有するレ
シーバ１４で受信される。該レシーバ１４は、受信した
差動信号Ｓｄ，ＳｄＢに対して、例えば信号Ｓｄの信号
レベルが信号ＳｄＢよりも高ければハイレベルに、信号
Ｓｄの信号レベルが信号ＳｄＢよりも低ければローレベ
ルになる信号を生成して出力する。
送された差動信号Ｓｄ，ＳｄＢは、差動入力を有するレ
シーバ１４で受信される。該レシーバ１４は、受信した
差動信号Ｓｄ，ＳｄＢに対して、例えば信号Ｓｄの信号
レベルが信号ＳｄＢよりも高ければハイレベルに、信号
Ｓｄの信号レベルが信号ＳｄＢよりも低ければローレベ
ルになる信号を生成して出力する。
【００１３】次に、図２は、本発明の第１の実施の形態
における出力回路の内部構成例を示した概略のブロック
図である。図２において、出力回路１は、信号Ｓｄを生
成して出力する第１出力バッファ部２と、信号ＳｄＢを
生成して出力する第２出力バッファ部３と、第１出力バ
ッファ部２及び第２出力バッファ部３に対してバイアス
の供給を行うバイアス回路部４と、内部回路１０からの
出力信号Ｓｏの信号レベルを反転させて第２出力バッフ
ァ部３に出力するインバータ５とを備えている。
における出力回路の内部構成例を示した概略のブロック
図である。図２において、出力回路１は、信号Ｓｄを生
成して出力する第１出力バッファ部２と、信号ＳｄＢを
生成して出力する第２出力バッファ部３と、第１出力バ
ッファ部２及び第２出力バッファ部３に対してバイアス
の供給を行うバイアス回路部４と、内部回路１０からの
出力信号Ｓｏの信号レベルを反転させて第２出力バッフ
ァ部３に出力するインバータ５とを備えている。
【００１４】第１出力バッファ部２は、内部回路１０か
ら出力された信号Ｓｏから信号Ｓｄを生成して伝送線路
１３ａに出力し、第２出力バッファ部３は、インバータ
５を介して入力された内部回路１０の出力信号Ｓｏの反
転信号ＳｏＢから信号ＳｄＢを生成して伝送線路１３ｂ
に出力する。第１出力バッファ部２及び第２出力バッフ
ァ部３は同じ回路構成であることから、第１出力バッフ
ァ部２を例にして、第１出力バッファ部２及び第２出力
バッファ部３の内部構成について説明する。
ら出力された信号Ｓｏから信号Ｓｄを生成して伝送線路
１３ａに出力し、第２出力バッファ部３は、インバータ
５を介して入力された内部回路１０の出力信号Ｓｏの反
転信号ＳｏＢから信号ＳｄＢを生成して伝送線路１３ｂ
に出力する。第１出力バッファ部２及び第２出力バッフ
ァ部３は同じ回路構成であることから、第１出力バッフ
ァ部２を例にして、第１出力バッファ部２及び第２出力
バッファ部３の内部構成について説明する。
【００１５】図３は、第１出力バッファ部２の内部回路
例を示した図である。なお、図３において、第２出力バ
ッファ部３の場合は、信号Ｓｏが信号ＳｏＢとなり、パ
ッド１１がパッド１２に、伝送線路１３ａが伝送線路１
３ｂになる。図３における、第１出力バッファ部２は、
Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトラ
ンジスタと呼ぶ）ＱＡ１〜ＱＡｎ（ｎは、ｎ＞０の自然
数）及びＱＢ１〜ＱＢｎと、Ｎチャネル型ＭＯＳトラン
ジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）ＱＣ１〜
ＱＣｎ及びＱＤ１〜ＱＤｎと、ＰＭＯＳトランジスタＱ
Ａ１〜ＱＡｎ，ＱＢ１〜ＱＢｎ及びＮＭＯＳトランジス
タＱＣ１〜ＱＣｎ，ＱＤ１〜ＱＤｎの動作制御を行う制
御回路部２１とを備えている。
例を示した図である。なお、図３において、第２出力バ
ッファ部３の場合は、信号Ｓｏが信号ＳｏＢとなり、パ
ッド１１がパッド１２に、伝送線路１３ａが伝送線路１
３ｂになる。図３における、第１出力バッファ部２は、
Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトラ
ンジスタと呼ぶ）ＱＡ１〜ＱＡｎ（ｎは、ｎ＞０の自然
数）及びＱＢ１〜ＱＢｎと、Ｎチャネル型ＭＯＳトラン
ジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）ＱＣ１〜
ＱＣｎ及びＱＤ１〜ＱＤｎと、ＰＭＯＳトランジスタＱ
Ａ１〜ＱＡｎ，ＱＢ１〜ＱＢｎ及びＮＭＯＳトランジス
タＱＣ１〜ＱＣｎ，ＱＤ１〜ＱＤｎの動作制御を行う制
御回路部２１とを備えている。
【００１６】電源電圧Ｖｄｄとパッド１１との間には、
ＰＭＯＳトランジスタＱＡ１〜ＱＡｎ及びＰＭＯＳトラ
ンジスタＱＢ１〜ＱＢｎがそれぞれ対応して直列に接続
されており、ＰＭＯＳトランジスタＱＡ１〜ＱＡｎ，Ｑ
Ｂ１〜ＱＢｎの各ゲートは、制御回路部２１にそれぞれ
接続されている。また、パッド１１と接地との間には、
ＮＭＯＳトランジスタＱＣ１〜ＱＣｎ及びＮＭＯＳトラ
ンジスタＱＤ１〜ＱＤｎがそれぞれ対応して直列に接続
されており、ＮＭＯＳトランジスタＱＣ１〜ＱＣｎ及び
ＱＤ１〜ＱＤｎの各ゲートは、制御回路部２１にそれぞ
れ接続されている。
ＰＭＯＳトランジスタＱＡ１〜ＱＡｎ及びＰＭＯＳトラ
ンジスタＱＢ１〜ＱＢｎがそれぞれ対応して直列に接続
されており、ＰＭＯＳトランジスタＱＡ１〜ＱＡｎ，Ｑ
Ｂ１〜ＱＢｎの各ゲートは、制御回路部２１にそれぞれ
接続されている。また、パッド１１と接地との間には、
ＮＭＯＳトランジスタＱＣ１〜ＱＣｎ及びＮＭＯＳトラ
ンジスタＱＤ１〜ＱＤｎがそれぞれ対応して直列に接続
されており、ＮＭＯＳトランジスタＱＣ１〜ＱＣｎ及び
ＱＤ１〜ＱＤｎの各ゲートは、制御回路部２１にそれぞ
れ接続されている。
【００１７】なお、ＰＭＯＳトランジスタＱＡ１〜ＱＡ
ｎ及び対応するＰＭＯＳトランジスタＱＢ１〜ＱＢｎの
各直列回路は、それぞれ第１直列回路をなし、ＮＭＯＳ
トランジスタＱＣ１〜ＱＣｎ及び対応するＮＭＯＳトラ
ンジスタＱＤ１〜ＱＤｎの各直列回路は、それぞれ第２
直列回路をなす。
ｎ及び対応するＰＭＯＳトランジスタＱＢ１〜ＱＢｎの
各直列回路は、それぞれ第１直列回路をなし、ＮＭＯＳ
トランジスタＱＣ１〜ＱＣｎ及び対応するＮＭＯＳトラ
ンジスタＱＤ１〜ＱＤｎの各直列回路は、それぞれ第２
直列回路をなす。
【００１８】制御回路部２１には、内部回路１０から出
力された信号Ｓｏが入力されると共に、ＰＭＯＳトラン
ジスタＱＢ１〜ＱＢｎに対するバイアス電圧ＶＰ、及び
ＮＭＯＳトランジスタＱＣ１〜ＱＣｎに対するバイアス
電圧ＶＮがバイアス回路部４からそれぞれ入力されてい
る。制御回路部２１は、入力された信号Ｓｏに応じて、
ＰＭＯＳトランジスタＱＡ１〜ＱＡｎ又はＮＭＯＳトラ
ンジスタＱＤ１〜ＱＤｎの内、あらかじめ設定された少
なくとも１つのＰＭＯＳトランジスタ又は少なくとも１
つのＮＭＯＳトランジスタのいずれかをオンさせる。
力された信号Ｓｏが入力されると共に、ＰＭＯＳトラン
ジスタＱＢ１〜ＱＢｎに対するバイアス電圧ＶＰ、及び
ＮＭＯＳトランジスタＱＣ１〜ＱＣｎに対するバイアス
電圧ＶＮがバイアス回路部４からそれぞれ入力されてい
る。制御回路部２１は、入力された信号Ｓｏに応じて、
ＰＭＯＳトランジスタＱＡ１〜ＱＡｎ又はＮＭＯＳトラ
ンジスタＱＤ１〜ＱＤｎの内、あらかじめ設定された少
なくとも１つのＰＭＯＳトランジスタ又は少なくとも１
つのＮＭＯＳトランジスタのいずれかをオンさせる。
【００１９】また、制御回路部２１は、バイアス回路部
４から入力されたバイアス電圧ＶＰをＰＭＯＳトランジ
スタＱＢ１〜ＱＢｎの各ゲートにそれぞれ出力すると共
に、バイアス回路部４から入力されたバイアス電圧ＶＮ
をＮＭＯＳトランジスタＱＣ１〜ＱＣｎの各ゲートにそ
れぞれ出力する。すなわち、バイアス電圧ＶＰ及びＶＮ
をそれぞれ一定にすることによって、ＰＭＯＳトランジ
スタＱＢ１〜ＱＢｎ及びＮＭＯＳトランジスタＱＣ１〜
ＱＣｎは、それぞれ定電流源をなす。
４から入力されたバイアス電圧ＶＰをＰＭＯＳトランジ
スタＱＢ１〜ＱＢｎの各ゲートにそれぞれ出力すると共
に、バイアス回路部４から入力されたバイアス電圧ＶＮ
をＮＭＯＳトランジスタＱＣ１〜ＱＣｎの各ゲートにそ
れぞれ出力する。すなわち、バイアス電圧ＶＰ及びＶＮ
をそれぞれ一定にすることによって、ＰＭＯＳトランジ
スタＱＢ１〜ＱＢｎ及びＮＭＯＳトランジスタＱＣ１〜
ＱＣｎは、それぞれ定電流源をなす。
【００２０】次に、図４は、制御回路部２１の回路例を
示した図である。図４を用いて、制御回路部２１の動作
についてもう少し詳細に説明する。図４において、制御
回路部２１は、ＮＡＮＤ回路ＮＡ１〜ＮＡｎ、一方の入
力端が反転入力端であるＮＯＲ回路ＮＲ１〜ＮＲｎ、ト
ランスミッションゲート３１〜３４、インバータ３５及
びレジスタ３６で構成されている。なお、レジスタ３６
は設定格納部をなす。
示した図である。図４を用いて、制御回路部２１の動作
についてもう少し詳細に説明する。図４において、制御
回路部２１は、ＮＡＮＤ回路ＮＡ１〜ＮＡｎ、一方の入
力端が反転入力端であるＮＯＲ回路ＮＲ１〜ＮＲｎ、ト
ランスミッションゲート３１〜３４、インバータ３５及
びレジスタ３６で構成されている。なお、レジスタ３６
は設定格納部をなす。
【００２１】ＮＡＮＤ回路ＮＡ１〜ＮＡｎにおいて、各
一方の入力端には、内部回路１０からの出力信号Ｓｏが
それぞれ入力され、各他方の入力端にはレジスタ３６か
らのあらかじめ設定された信号Ｓ１〜Ｓｎがそれぞれ対
応して入力されている。ＮＡＮＤ回路ＮＡ１〜ＮＡｎの
各出力端は、対応するＰＭＯＳトランジスタＱＡ１〜Ｑ
Ａｎのゲートにそれぞれ接続されている。また、ＮＯＲ
回路ＮＲ１〜ＮＲｎにおいて、各非反転入力端には、内
部回路１０からの出力信号Ｓｏがそれぞれ入力され、各
反転入力端にはレジスタ３６からの信号Ｓ１〜Ｓｎがそ
れぞれ対応して入力されている。ＮＯＲ回路ＮＲ１〜Ｎ
Ｒｎの各出力端は、対応するＮＭＯＳトランジスタＱＤ
１〜ＱＤｎのゲートにそれぞれ接続されている。
一方の入力端には、内部回路１０からの出力信号Ｓｏが
それぞれ入力され、各他方の入力端にはレジスタ３６か
らのあらかじめ設定された信号Ｓ１〜Ｓｎがそれぞれ対
応して入力されている。ＮＡＮＤ回路ＮＡ１〜ＮＡｎの
各出力端は、対応するＰＭＯＳトランジスタＱＡ１〜Ｑ
Ａｎのゲートにそれぞれ接続されている。また、ＮＯＲ
回路ＮＲ１〜ＮＲｎにおいて、各非反転入力端には、内
部回路１０からの出力信号Ｓｏがそれぞれ入力され、各
反転入力端にはレジスタ３６からの信号Ｓ１〜Ｓｎがそ
れぞれ対応して入力されている。ＮＯＲ回路ＮＲ１〜Ｎ
Ｒｎの各出力端は、対応するＮＭＯＳトランジスタＱＤ
１〜ＱＤｎのゲートにそれぞれ接続されている。
【００２２】ここで、トランスミッションゲートは、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタが並列に接
続されてなるものであり、以下、トランスミッションゲ
ートにおいて、ＰＭＯＳトランジスタのゲートを反転制
御入力端と呼ぶと共にＮＭＯＳトランジスタのゲートを
非反転制御入力端と呼ぶ。
ＭＯＳトランジスタとＮＭＯＳトランジスタが並列に接
続されてなるものであり、以下、トランスミッションゲ
ートにおいて、ＰＭＯＳトランジスタのゲートを反転制
御入力端と呼ぶと共にＮＭＯＳトランジスタのゲートを
非反転制御入力端と呼ぶ。
【００２３】ＰＭＯＳトランジスタＱＢ１〜ＱＢｎの各
ゲートは、トランスミッションゲート３１を介して接地
電圧がそれぞれ印加されるか、又はトランスミッション
ゲート３２を介してバイアス回路部４からのバイアス電
圧ＶＰがそれぞれ印加される。また、ＮＭＯＳトランジ
スタＱＣ１〜ＱＣｎの各ゲートは、トランスミッション
ゲート３３を介して電源電圧Ｖｄｄがそれぞれ印加され
るか、又はトランスミッションゲート３４を介してバイ
アス回路部４からのバイアス電圧ＶＮがそれぞれ印加さ
れる。
ゲートは、トランスミッションゲート３１を介して接地
電圧がそれぞれ印加されるか、又はトランスミッション
ゲート３２を介してバイアス回路部４からのバイアス電
圧ＶＰがそれぞれ印加される。また、ＮＭＯＳトランジ
スタＱＣ１〜ＱＣｎの各ゲートは、トランスミッション
ゲート３３を介して電源電圧Ｖｄｄがそれぞれ印加され
るか、又はトランスミッションゲート３４を介してバイ
アス回路部４からのバイアス電圧ＶＮがそれぞれ印加さ
れる。
【００２４】トランスミッションゲート３１及び３３の
各非反転制御入力端、並びにトランスミッションゲート
３２及び３４の各反転制御入力端には、レジスタ３６か
らあらかじめ設定された信号Ｓｉがそれぞれ入力されて
いる。また、トランスミッションゲート３１及び３３の
各反転制御入力端、並びにトランスミッションゲート３
２及び３４の各非反転制御入力端には、インバータ３５
によってレジスタ３６からの信号Ｓｉの信号レベルが反
転された信号がそれぞれ入力されている。
各非反転制御入力端、並びにトランスミッションゲート
３２及び３４の各反転制御入力端には、レジスタ３６か
らあらかじめ設定された信号Ｓｉがそれぞれ入力されて
いる。また、トランスミッションゲート３１及び３３の
各反転制御入力端、並びにトランスミッションゲート３
２及び３４の各非反転制御入力端には、インバータ３５
によってレジスタ３６からの信号Ｓｉの信号レベルが反
転された信号がそれぞれ入力されている。
【００２５】このような構成において、レジスタ３６
は、出力回路１が差動信号Ｓｄ，ＳｄＢを出力するよう
に設定されている場合、ローレベルの信号Ｓｉを出力す
る。このため、トランスミッションゲート３１及び３３
は、それぞれオフして遮断状態となり、トランスミッシ
ョンゲート３２及び３４は、それぞれオンして導通状態
となる。このことから、ＰＭＯＳトランジスタＱＢ１〜
ＱＢｎの各ゲートには、バイアス回路部４からのバイア
ス電圧ＶＰがそれぞれ印加されると共に、ＮＭＯＳトラ
ンジスタＱＣ１〜ＱＣｎの各ゲートには、バイアス回路
部４からのバイアス電圧ＶＮがそれぞれ印加される。す
なわち、ＰＭＯＳトランジスタＱＢ１〜ＱＢｎ及びＮＭ
ＯＳトランジスタＱＣ１〜ＱＣｎは、それぞれ定電流源
として動作する。
は、出力回路１が差動信号Ｓｄ，ＳｄＢを出力するよう
に設定されている場合、ローレベルの信号Ｓｉを出力す
る。このため、トランスミッションゲート３１及び３３
は、それぞれオフして遮断状態となり、トランスミッシ
ョンゲート３２及び３４は、それぞれオンして導通状態
となる。このことから、ＰＭＯＳトランジスタＱＢ１〜
ＱＢｎの各ゲートには、バイアス回路部４からのバイア
ス電圧ＶＰがそれぞれ印加されると共に、ＮＭＯＳトラ
ンジスタＱＣ１〜ＱＣｎの各ゲートには、バイアス回路
部４からのバイアス電圧ＶＮがそれぞれ印加される。す
なわち、ＰＭＯＳトランジスタＱＢ１〜ＱＢｎ及びＮＭ
ＯＳトランジスタＱＣ１〜ＱＣｎは、それぞれ定電流源
として動作する。
【００２６】更に、レジスタ３６には、ＰＭＯＳトラン
ジスタＱＡ１〜ＱＡｎ及びＮＭＯＳトランジスタＱＤ１
〜ＱＤｎの内、動作させるＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタがあらかじめ設定されており、ＮＡ
ＮＤ回路ＮＡ１〜ＮＡｎの内、該設定されたＰＭＯＳト
ランジスタに対応するＮＡＮＤ回路の一方の入力端をハ
イレベルにすると共に、他のＮＡＮＤ回路における一方
の入力端をローレベルにする。同様に、ＮＯＲ回路ＮＲ
１〜ＮＲｎの内、該設定されたＮＭＯＳトランジスタに
対応するＮＯＲ回路の一方の入力端をハイレベルにする
と共に、他のＮＯＲ回路における一方の入力端をローレ
ベルにする。
ジスタＱＡ１〜ＱＡｎ及びＮＭＯＳトランジスタＱＤ１
〜ＱＤｎの内、動作させるＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタがあらかじめ設定されており、ＮＡ
ＮＤ回路ＮＡ１〜ＮＡｎの内、該設定されたＰＭＯＳト
ランジスタに対応するＮＡＮＤ回路の一方の入力端をハ
イレベルにすると共に、他のＮＡＮＤ回路における一方
の入力端をローレベルにする。同様に、ＮＯＲ回路ＮＲ
１〜ＮＲｎの内、該設定されたＮＭＯＳトランジスタに
対応するＮＯＲ回路の一方の入力端をハイレベルにする
と共に、他のＮＯＲ回路における一方の入力端をローレ
ベルにする。
【００２７】このような状態において、第１出力バッフ
ァ部２では、レジスタ３６によって一方の入力端がハイ
レベルであるＮＡＮＤ回路に接続されたＰＭＯＳトラン
ジスタは、内部回路１０からの出力信号Ｓｏがハイレベ
ルのときにオンし、ローレベルのときにオフする。ま
た、レジスタ３６によって反転入力端がハイレベルにな
ったＮＯＲ回路に接続されたＮＭＯＳトランジスタは、
内部回路１０からの出力信号Ｓｏがハイレベルのときに
オフし、ローレベルのときにオンする。
ァ部２では、レジスタ３６によって一方の入力端がハイ
レベルであるＮＡＮＤ回路に接続されたＰＭＯＳトラン
ジスタは、内部回路１０からの出力信号Ｓｏがハイレベ
ルのときにオンし、ローレベルのときにオフする。ま
た、レジスタ３６によって反転入力端がハイレベルにな
ったＮＯＲ回路に接続されたＮＭＯＳトランジスタは、
内部回路１０からの出力信号Ｓｏがハイレベルのときに
オフし、ローレベルのときにオンする。
【００２８】これに対して、第２出力バッファ部３で
は、ＮＡＮＤ回路ＮＡ１〜ＮＡｎの各一方の入力端及び
ＮＯＲ回路ＮＲ１〜ＮＲｎの各反転入力端には、内部回
路１０からの出力信号Ｓｏを反転させた信号ＳｏＢがそ
れぞれ入力されている。このため、レジスタ３６によっ
て一方の入力端がハイレベルになったＮＡＮＤ回路に接
続されたＰＭＯＳトランジスタは、内部回路１０からの
出力信号Ｓｏがハイレベルのときにオフし、ローレベル
のときにオンする。また、レジスタ３６によって反転入
力端がハイレベルになったＮＯＲ回路に接続されたＮＭ
ＯＳトランジスタは、内部回路１０からの出力信号Ｓｏ
がハイレベルのときにオンし、ローレベルのときにオフ
する。
は、ＮＡＮＤ回路ＮＡ１〜ＮＡｎの各一方の入力端及び
ＮＯＲ回路ＮＲ１〜ＮＲｎの各反転入力端には、内部回
路１０からの出力信号Ｓｏを反転させた信号ＳｏＢがそ
れぞれ入力されている。このため、レジスタ３６によっ
て一方の入力端がハイレベルになったＮＡＮＤ回路に接
続されたＰＭＯＳトランジスタは、内部回路１０からの
出力信号Ｓｏがハイレベルのときにオフし、ローレベル
のときにオンする。また、レジスタ３６によって反転入
力端がハイレベルになったＮＯＲ回路に接続されたＮＭ
ＯＳトランジスタは、内部回路１０からの出力信号Ｓｏ
がハイレベルのときにオンし、ローレベルのときにオフ
する。
【００２９】このようにして、出力回路１は、第１出力
バッファ部２及び第２出力バッファ部３において、レジ
スタ３６の設定を変えることにより、ＰＭＯＳトランジ
スタＱＡ１〜ＱＡｎ及びＮＭＯＳトランジスタＱＤ１〜
ＱＤｎの内、動作させるＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタをそれぞれ選択することができるた
め、出力回路１から１対の伝送線路１３ａ，１３ｂに出
力される定電流量を変えることができる。
バッファ部２及び第２出力バッファ部３において、レジ
スタ３６の設定を変えることにより、ＰＭＯＳトランジ
スタＱＡ１〜ＱＡｎ及びＮＭＯＳトランジスタＱＤ１〜
ＱＤｎの内、動作させるＰＭＯＳトランジスタ及びＮＭ
ＯＳトランジスタをそれぞれ選択することができるた
め、出力回路１から１対の伝送線路１３ａ，１３ｂに出
力される定電流量を変えることができる。
【００３０】次に、図５は、ＰＭＯＳトランジスタＱＡ
１〜ＱＡｎ及びＱＢ１〜ＱＢｎにおける、任意のＰＭＯ
ＳトランジスタＱＡｘ（ｘ＝１〜ｎ）及びＱＢｘのデバ
イス構造の例を示した断面図である。また、図６は、Ｎ
ＭＯＳトランジスタＱＣ１〜ＱＣｎ及びＱＤ１〜ＱＤｎ
における、任意のＰＭＯＳトランジスタＱＣｘ及びＱＤ
ｘのデバイス構造の例を示した断面図である。なお、図
５において、Ｐ＋はＰ＋拡散層を、Ｎ−はＮ−ウェル層
をそれぞれ示し、図６において、Ｎ＋はＮ＋拡散層を、
Ｐ−はＰ−ウェル層をそれぞれ示している。更に、図５
及び図６において、Ｇはゲート電極を、ＭＥはメタル
を、ＣＨはコンタクトホールをそれぞれ示し、Ｎ＋拡散
層、Ｐ−ウェル層、Ｐ＋拡散層及びＮ−ウェル層の断面
を示すハッチングは省略している。
１〜ＱＡｎ及びＱＢ１〜ＱＢｎにおける、任意のＰＭＯ
ＳトランジスタＱＡｘ（ｘ＝１〜ｎ）及びＱＢｘのデバ
イス構造の例を示した断面図である。また、図６は、Ｎ
ＭＯＳトランジスタＱＣ１〜ＱＣｎ及びＱＤ１〜ＱＤｎ
における、任意のＰＭＯＳトランジスタＱＣｘ及びＱＤ
ｘのデバイス構造の例を示した断面図である。なお、図
５において、Ｐ＋はＰ＋拡散層を、Ｎ−はＮ−ウェル層
をそれぞれ示し、図６において、Ｎ＋はＮ＋拡散層を、
Ｐ−はＰ−ウェル層をそれぞれ示している。更に、図５
及び図６において、Ｇはゲート電極を、ＭＥはメタル
を、ＣＨはコンタクトホールをそれぞれ示し、Ｎ＋拡散
層、Ｐ−ウェル層、Ｐ＋拡散層及びＮ−ウェル層の断面
を示すハッチングは省略している。
【００３１】図５で示すように、ＰＭＯＳトランジスタ
ＱＡｘとＱＢｘの組み合わせは、例えば第１出力バッフ
ァ部２の場合、パッド１１からのサージはパンチスルー
によって点線の矢印で示した経路で電源電圧Ｖｄｄにバ
イパスされる。また、図６で示すように、ＮＭＯＳトラ
ンジスタＱＣｘとＱＤｘの組み合わせは、例えば第１出
力バッファ部２の場合、パッド１１からのサージはパン
チスルーによって点線の矢印で示した経路で接地電圧に
バイパスされる。
ＱＡｘとＱＢｘの組み合わせは、例えば第１出力バッフ
ァ部２の場合、パッド１１からのサージはパンチスルー
によって点線の矢印で示した経路で電源電圧Ｖｄｄにバ
イパスされる。また、図６で示すように、ＮＭＯＳトラ
ンジスタＱＣｘとＱＤｘの組み合わせは、例えば第１出
力バッファ部２の場合、パッド１１からのサージはパン
チスルーによって点線の矢印で示した経路で接地電圧に
バイパスされる。
【００３２】このように、ＰＭＯＳトランジスタＱＡ１
〜ＱＡｎとＱＢ１〜ＱＢｎとの各組み合わせ、及びＮＭ
ＯＳトランジスタＱＣ１〜ＱＣｎとＱＤ１〜ＱＤｎとの
各組み合わせは、それぞれサージに対してパンチスルー
を利用したＥＳＤ保護装置となる。このため、ＰＭＯＳ
トランジスタＱＡｘ及びＱＢｘの合計のトランジスタ
幅、及びＮＭＯＳトランジスタＱＣｘ及びＱＤｘの合計
のトランジスタ幅がそれぞれ十分に大きい場合、ＥＳＤ
保護装置を別途設ける必要がなく、コストの削減を図る
ことができる。
〜ＱＡｎとＱＢ１〜ＱＢｎとの各組み合わせ、及びＮＭ
ＯＳトランジスタＱＣ１〜ＱＣｎとＱＤ１〜ＱＤｎとの
各組み合わせは、それぞれサージに対してパンチスルー
を利用したＥＳＤ保護装置となる。このため、ＰＭＯＳ
トランジスタＱＡｘ及びＱＢｘの合計のトランジスタ
幅、及びＮＭＯＳトランジスタＱＣｘ及びＱＤｘの合計
のトランジスタ幅がそれぞれ十分に大きい場合、ＥＳＤ
保護装置を別途設ける必要がなく、コストの削減を図る
ことができる。
【００３３】上記説明では、出力回路１は、１対の伝送
線路１３ａ，１３ｂでレシーバ１４に接続されている場
合を例にして説明した。これに対して、図７で示すよう
に、出力回路１が１本の信号線４１でレシーバ１４の一
方の入力端に接続され、レシーバ１４の他方の入力端に
は所定の電圧Ｖｒが印加されている場合、出力回路１
は、２値の信号が出力されるプッシュプルタイプの一般
的な出力バッファの構成にする必要がある。
線路１３ａ，１３ｂでレシーバ１４に接続されている場
合を例にして説明した。これに対して、図７で示すよう
に、出力回路１が１本の信号線４１でレシーバ１４の一
方の入力端に接続され、レシーバ１４の他方の入力端に
は所定の電圧Ｖｒが印加されている場合、出力回路１
は、２値の信号が出力されるプッシュプルタイプの一般
的な出力バッファの構成にする必要がある。
【００３４】このような場合、第１出力バッファ部２又
は第２出力バッファ部３のいずれか一方のレジスタ３６
には、ハイレベルの信号Ｓｉを出力するように設定され
ている。このため、ハイレベルの信号Ｓｉが出力された
トランスミッションゲート３１及び３３は、それぞれオ
ンして導通状態となり、トランスミッションゲート３２
及び３４は、それぞれオフして遮断状態となる。
は第２出力バッファ部３のいずれか一方のレジスタ３６
には、ハイレベルの信号Ｓｉを出力するように設定され
ている。このため、ハイレベルの信号Ｓｉが出力された
トランスミッションゲート３１及び３３は、それぞれオ
ンして導通状態となり、トランスミッションゲート３２
及び３４は、それぞれオフして遮断状態となる。
【００３５】例えば、第１出力バッファ部２において、
レジスタ３６にハイレベルの信号Ｓｉを出力するように
設定されている場合、ＰＭＯＳトランジスタＱＢ１〜Ｑ
Ｂｎの各ゲートには、トランスミッションゲート３１に
よって接地電圧が印加されると共に、ＮＭＯＳトランジ
スタＱＣ１〜ＱＣｎの各ゲートには、トランスミッショ
ンゲート３３によって電源電圧Ｖｄｄが印加される。す
なわち、第１出力バッファ部２からの信号Ｓｄのみをレ
シーバ１４の入力端に出力する。なお、この場合、第２
出力バッファ部３は伝送線路に接続せず、使用すること
はない。
レジスタ３６にハイレベルの信号Ｓｉを出力するように
設定されている場合、ＰＭＯＳトランジスタＱＢ１〜Ｑ
Ｂｎの各ゲートには、トランスミッションゲート３１に
よって接地電圧が印加されると共に、ＮＭＯＳトランジ
スタＱＣ１〜ＱＣｎの各ゲートには、トランスミッショ
ンゲート３３によって電源電圧Ｖｄｄが印加される。す
なわち、第１出力バッファ部２からの信号Ｓｄのみをレ
シーバ１４の入力端に出力する。なお、この場合、第２
出力バッファ部３は伝送線路に接続せず、使用すること
はない。
【００３６】また、図４の制御回路部２１において、ト
ランスミッションゲート３１に接続される接地電圧を電
源電圧Ｖｄｄに、トランスミッションゲート３３に接続
される電源電圧Ｖｄｄを接地電圧に変更することによっ
て、第２出力バッファ部３の出力はハイインピーダンス
状態に制御することができる。このように、出力回路１
は、第１出力バッファ部２及び第２出力バッファ部３の
各レジスタ３６の設定を変えることによって、差動出力
及び通常出力のいずれの場合にも対応することができ
る。
ランスミッションゲート３１に接続される接地電圧を電
源電圧Ｖｄｄに、トランスミッションゲート３３に接続
される電源電圧Ｖｄｄを接地電圧に変更することによっ
て、第２出力バッファ部３の出力はハイインピーダンス
状態に制御することができる。このように、出力回路１
は、第１出力バッファ部２及び第２出力バッファ部３の
各レジスタ３６の設定を変えることによって、差動出力
及び通常出力のいずれの場合にも対応することができ
る。
【００３７】このように、本第１の実施の形態における
出力回路は、差動信号Ｓｄ，ＳｄＢを生成して出力する
第１出力バッファ部２及び第２出力バッファ部３におけ
るプッシュプル回路を、それぞれ複数のＰＭＯＳトラン
ジスタＱＡ１〜ＱＡｎ及び複数のＮＭＯＳトランジスタ
ＱＤ１〜ＱＤｎで構成し、ＰＭＯＳトランジスタＱＡ１
〜ＱＡｎ及びＮＭＯＳトランジスタＱＤ１〜ＱＤｎに対
して、電流源をなすＰＭＯＳトランジスタＱＢ１〜ＱＢ
ｎ及びＮＭＯＳトランジスタＱＣ１〜ＱＣｎをそれぞれ
対応して設けるようにして、ＰＭＯＳトランジスタＱＡ
１〜ＱＡｎ及びＮＭＯＳトランジスタＱＤ１〜ＱＤｎの
内、接続される外部回路に応じて、プッシュプル回路と
して使用するＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタをレジスタ３６にあらかじめ設定するようにし
た。
出力回路は、差動信号Ｓｄ，ＳｄＢを生成して出力する
第１出力バッファ部２及び第２出力バッファ部３におけ
るプッシュプル回路を、それぞれ複数のＰＭＯＳトラン
ジスタＱＡ１〜ＱＡｎ及び複数のＮＭＯＳトランジスタ
ＱＤ１〜ＱＤｎで構成し、ＰＭＯＳトランジスタＱＡ１
〜ＱＡｎ及びＮＭＯＳトランジスタＱＤ１〜ＱＤｎに対
して、電流源をなすＰＭＯＳトランジスタＱＢ１〜ＱＢ
ｎ及びＮＭＯＳトランジスタＱＣ１〜ＱＣｎをそれぞれ
対応して設けるようにして、ＰＭＯＳトランジスタＱＡ
１〜ＱＡｎ及びＮＭＯＳトランジスタＱＤ１〜ＱＤｎの
内、接続される外部回路に応じて、プッシュプル回路と
して使用するＰＭＯＳトランジスタ及びＮＭＯＳトラン
ジスタをレジスタ３６にあらかじめ設定するようにし
た。
【００３８】このことから、伝送線路上の抵抗Ｒ１及び
Ｒ２の各抵抗値が変わっても、容易に差動信号の振幅を
所望の値に設定することができ、安定した信号伝送を行
うことができる。
Ｒ２の各抵抗値が変わっても、容易に差動信号の振幅を
所望の値に設定することができ、安定した信号伝送を行
うことができる。
【００３９】更に、第１出力バッファ部２又は第２出力
バッファ部３のいずれか一方の、ＰＭＯＳトランジスタ
ＱＢ１〜ＱＢｎ及びＮＭＯＳトランジスタＱＣ１〜ＱＣ
ｎのゲートが電源電圧Ｖｄｄ又は接地電圧に接続される
ように、レジスタ３６に設定することができる。このこ
とから、内部回路からの出力信号に対応した１つの信号
を出力する場合においても、使用することができ、差動
出力及び１つの出力のいずれの場合にも対応することが
できるため、汎用性を高めることができる。
バッファ部３のいずれか一方の、ＰＭＯＳトランジスタ
ＱＢ１〜ＱＢｎ及びＮＭＯＳトランジスタＱＣ１〜ＱＣ
ｎのゲートが電源電圧Ｖｄｄ又は接地電圧に接続される
ように、レジスタ３６に設定することができる。このこ
とから、内部回路からの出力信号に対応した１つの信号
を出力する場合においても、使用することができ、差動
出力及び１つの出力のいずれの場合にも対応することが
できるため、汎用性を高めることができる。
【００４０】なお、上記第１の実施の形態において、信
号ＳｄＢ及びＳｏＢの「Ｂ」は、信号レベルの反転を示
すものであり、ローアクティブであることを示してい
る。
号ＳｄＢ及びＳｏＢの「Ｂ」は、信号レベルの反転を示
すものであり、ローアクティブであることを示してい
る。
【００４１】
【発明の効果】上記の説明から明らかなように、本発明
の出力回路によれば、差動信号を生成して出力する第１
出力バッファ部及び第２出力バッファ部におけるプッシ
ュプル回路を、それぞれ複数のＰチャネル型トランジス
タ及び複数のＮチャネル型トランジスタで構成し、各Ｐ
チャネル型トランジスタ及び各Ｎチャネル型トランジス
タに対して、電流源をそれぞれ対応して設けるようにし
て、各Ｐチャネル型トランジスタ及び各Ｎチャネル型ト
ランジスタの内、接続される外部回路に応じてあらかじ
め設定された、プッシュプル回路として使用するＰチャ
ネル型トランジスタ及びＮチャネル型トランジスタに対
して、内部回路から出力された信号に応じて動作制御を
行うようにした。このことから、ツイストペアケーブル
をなす伝送線路上の各抵抗値が変わっても、容易に差動
信号の振幅を所望の値に設定することができ、安定した
信号伝送を行うことができる。
の出力回路によれば、差動信号を生成して出力する第１
出力バッファ部及び第２出力バッファ部におけるプッシ
ュプル回路を、それぞれ複数のＰチャネル型トランジス
タ及び複数のＮチャネル型トランジスタで構成し、各Ｐ
チャネル型トランジスタ及び各Ｎチャネル型トランジス
タに対して、電流源をそれぞれ対応して設けるようにし
て、各Ｐチャネル型トランジスタ及び各Ｎチャネル型ト
ランジスタの内、接続される外部回路に応じてあらかじ
め設定された、プッシュプル回路として使用するＰチャ
ネル型トランジスタ及びＮチャネル型トランジスタに対
して、内部回路から出力された信号に応じて動作制御を
行うようにした。このことから、ツイストペアケーブル
をなす伝送線路上の各抵抗値が変わっても、容易に差動
信号の振幅を所望の値に設定することができ、安定した
信号伝送を行うことができる。
【００４２】具体的には、各第１直列回路は２つのＰチ
ャネル型ＭＯＳトランジスタを直列に接続されてなり、
各第２直列回路は、２つのＮチャネル型ＭＯＳトランジ
スタを直列に接続されてなるようにした。このことか
ら、各第１直列回路及び各第２直列回路は、それぞれＭ
ＯＳトランジスタのパンチスルーを利用したＥＳＤ保護
装置をなすため、ＥＳＤ保護装置を別途設ける必要がな
く、コストの削減を図ることができる。
ャネル型ＭＯＳトランジスタを直列に接続されてなり、
各第２直列回路は、２つのＮチャネル型ＭＯＳトランジ
スタを直列に接続されてなるようにした。このことか
ら、各第１直列回路及び各第２直列回路は、それぞれＭ
ＯＳトランジスタのパンチスルーを利用したＥＳＤ保護
装置をなすため、ＥＳＤ保護装置を別途設ける必要がな
く、コストの削減を図ることができる。
【００４３】また、あらかじめ行われた設定に応じて、
電流源をなす各Ｐチャネル型ＭＯＳトランジスタ及び各
Ｎチャネル型ＭＯＳトランジスタのゲートを電源電圧又
は接地電圧に接続できるようにしたことから、内部回路
からの出力信号に対応した１つの信号を出力する場合に
おいても、使用することができ、差動出力及び１つの出
力のいずれの場合にも対応することができ、汎用性を高
めることができる。
電流源をなす各Ｐチャネル型ＭＯＳトランジスタ及び各
Ｎチャネル型ＭＯＳトランジスタのゲートを電源電圧又
は接地電圧に接続できるようにしたことから、内部回路
からの出力信号に対応した１つの信号を出力する場合に
おいても、使用することができ、差動出力及び１つの出
力のいずれの場合にも対応することができ、汎用性を高
めることができる。
【００４４】具体的には、上記制御回路部は、設定格納
部にあらかじめ格納された設定に応じて上記各第１直列
回路及び各第２直列回路の動作制御を行うようにした。
このことから、設定格納部にレジスタ等を使用すること
によって、接続される外部回路に応じた設定を容易に行
うことができる。
部にあらかじめ格納された設定に応じて上記各第１直列
回路及び各第２直列回路の動作制御を行うようにした。
このことから、設定格納部にレジスタ等を使用すること
によって、接続される外部回路に応じた設定を容易に行
うことができる。
【図１】 本発明の第１の実施の形態における出力回路
の使用例を示した概略のブロック図である。
の使用例を示した概略のブロック図である。
【図２】 本発明の第１の実施の形態における出力回路
の内部構成例を示した概略のブロック図である。
の内部構成例を示した概略のブロック図である。
【図３】 図２における第１出力バッファ部２の内部回
路例を示した図である。
路例を示した図である。
【図４】 図３における制御回路部２１の回路例を示し
た図である。
た図である。
【図５】 任意のＰＭＯＳトランジスタＱＡｘ及びＱＢ
ｘのデバイス構造の例を示した断面図である。
ｘのデバイス構造の例を示した断面図である。
【図６】 任意のＰＭＯＳトランジスタＱＣｘ及びＱＤ
ｘのデバイス構造の例を示した断面図である。
ｘのデバイス構造の例を示した断面図である。
【図７】 本発明の第１の実施の形態における出力回路
の他の使用例を示した概略のブロック図である。
の他の使用例を示した概略のブロック図である。
【図８】 従来の出力回路の回路例を示した図である。
１ 出力回路
２ 第１出力バッファ部
３ 第２出力バッファ部
４ バイアス回路部
５，３５ インバータ
１０ 内部回路
１１，１２ パッド
１３ａ，１３ｂ 伝送線路
１４ レシーバ
２１ 制御回路部
３１〜３４ トランスミッションゲート
３６ レジスタ
４１ 信号線
ＱＡ１〜ＱＡｎ，ＱＤ１〜ＱＤｎ ＰＭＯＳトランジス
タ ＱＢ１〜ＱＢｎ，ＱＣ１〜ＱＣｎ ＮＭＯＳトランジス
タ ＮＡ１〜ＮＡｎ ＮＡＮＤ回路 ＮＲ１〜ＮＲｎ ＮＯＲ回路
タ ＱＢ１〜ＱＢｎ，ＱＣ１〜ＱＣｎ ＮＭＯＳトランジス
タ ＮＡ１〜ＮＡｎ ＮＡＮＤ回路 ＮＲ１〜ＮＲｎ ＮＯＲ回路
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Ｆターム(参考） 5J055 AX32 BX16 CX26 DX12 DX43
DX72 DX73 DX83 EX07 EY21
EZ03 EZ07 EZ08 EZ25 EZ33
FX19 FX37 GX01 GX02 GX07
5J056 AA05 BB10 CC04 CC21 DD13
DD29 EE11 FF06 FF08 GG06
KK02
5J091 AA18 AA45 CA14 FA15 HA10
HA17 HA25 KA04 KA05 KA12
KA33 QA02 TA01 UW09
Claims (4)
- 【請求項１】 所定の機能を有する内部回路からの出力
信号と同相の信号を生成して対応する出力端子から外部
へ出力する第１出力バッファ部と、該内部回路からの出
力信号と逆相の信号を生成して対応する出力端子から外
部へ出力する第２出力バッファ部とを備え、上記内部回
路からの出力信号を所定の差動信号に変換して出力する
出力回路において、 上記第１出力バッファ部及び第２出力バッファ部は、 電源電圧と上記出力端子との間に並列に設けられた、Ｐ
チャネル型トランジスタと電流源とを直列に接続してな
る複数の第１直列回路と、 上記出力端子と接地との間に並列に設けられた、Ｎチャ
ネル型トランジスタと電流源とを直列に接続してなる複
数の第２直列回路と、 あらかじめ選択して設定された少なくとも１つの上記第
１直列回路及び該第２直列回路に対して、上記内部回路
から出力された信号に応じてトランジスタの動作制御を
行う制御回路部と、をそれぞれ備えることを特徴とする
出力回路。 - 【請求項２】 上記各Ｐチャネル型トランジスタ及び各
Ｎチャネル型トランジスタは、それぞれＭＯＳトランジ
スタであり、上記各第１直列回路における電流源は、所
定のバイアス電圧がゲートに印加されるＰチャネル型Ｍ
ＯＳトランジスタでそれぞれ形成され、上記各第２直列
回路における電流源は、所定のバイアス電圧がゲートに
印加されるＮチャネル型ＭＯＳトランジスタでそれぞれ
形成されることを特徴とする請求項１記載の出力回路。 - 【請求項３】 上記制御回路部は、あらかじめ行われた
設定に応じて、電流源をなす各Ｐチャネル型ＭＯＳトラ
ンジスタ及び各Ｎチャネル型ＭＯＳトランジスタをオン
させて導通状態にすることを特徴とする請求項２記載の
出力回路。 - 【請求項４】 上記制御回路部は、あらかじめ行われた
設定を格納する設定格納部を有し、該設定格納部に格納
された設定に応じて上記各第１直列回路及び各第２直列
回路の動作制御を行うことを特徴とする請求項１、２又
は３記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001235031A JP2003046384A (ja) | 2001-08-02 | 2001-08-02 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001235031A JP2003046384A (ja) | 2001-08-02 | 2001-08-02 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2043304A1 (en) | 2007-09-28 | 2009-04-01 | Fujitsu Microelectronics Limited | Method for optimizing the amplitude of a communication signal |
| JP2014530561A (ja) * | 2011-09-23 | 2014-11-17 | インテル コーポレイション | プッシュプルソース直列終端送信装置、方法、及びシステム |
-
2001
- 2001-08-02 JP JP2001235031A patent/JP2003046384A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2043304A1 (en) | 2007-09-28 | 2009-04-01 | Fujitsu Microelectronics Limited | Method for optimizing the amplitude of a communication signal |
| US8082380B2 (en) | 2007-09-28 | 2011-12-20 | Fujitsu Semiconductor Limited | Method for optimizing of communication signal |
| JP2014530561A (ja) * | 2011-09-23 | 2014-11-17 | インテル コーポレイション | プッシュプルソース直列終端送信装置、方法、及びシステム |
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