JP2003037267A - Manufacturing method for semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、トレンチ構造を有
する半導体装置の製造方法に関し、特にパワーＩＣなど
に使用される横型高耐圧トレンチＭＯＳＦＥＴを構成す
る半導体装置の製造方法に関し、特にトレンチ部にオフ
セットドレイン領域おＷ計性するプロセスにおいて、最
適な拡散方法、トレンチ内の絶縁膜の埋め込み方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a trench structure, and more particularly to a method of manufacturing a semiconductor device which constitutes a lateral high breakdown voltage trench MOSFET used in a power IC or the like, and particularly to an offset in a trench portion. The present invention relates to an optimum diffusion method and a method of filling an insulating film in a trench in the process of measuring the drain region W.
【０００２】[0002]
【従来の技術】従来よりトレンチ技術は、ＤＲＡＭなど
においてキャパシタンスを作製する技術や素子分離のた
めのＳＯＩ技術として、またディスクリートＭＯＳＦＥ
Ｔのトレンチゲート技術として、種々検討されている。
また、近年、パワーＩＣなどに使用される横型高耐圧Ｍ
ＯＳＦＥＴにおいてもトレンチ技術を応用する提案がな
されている。横型高耐圧ＭＯＳＦＥＴの構造の一つに、
トレンチ溝の周囲にオフセットドレイン領域を設けたも
のがある。このようにトレンチ溝の周囲にオフセットド
レイン領域を設けるためには、トレンチ溝の周囲に最適
な濃度の不純物イオンを注入する技術と、幅の広いトレ
ンチ溝内に酸化膜などを埋め込む技術が必要である。2. Description of the Related Art Conventionally, trench technology has been used as a technology for producing capacitance in DRAM and the like, as an SOI technology for element isolation, and as a discrete MOSFE.
Various studies have been made on the T trench gate technology.
Further, in recent years, a lateral high withstand voltage M used for power ICs and the like
Proposals have also been made to apply trench technology to OSFETs. One of the structures of lateral high voltage MOSFET,
There is one in which an offset drain region is provided around the trench groove. In order to provide the offset drain region around the trench groove in this way, it is necessary to have a technique of implanting impurity ions with an optimum concentration around the trench groove and a technique of burying an oxide film or the like in the wide trench groove. is there.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、トレン
チ溝の周囲にオフセットドレイン領域を設けるためのイ
オン注入技術や、トレンチ溝を酸化膜などで埋める技術
に関して、実現上有効な提案や報告はほとんどない。本
発明は、上記事情に鑑みてなされたものであって、トレ
ンチ溝の周囲にオフセットドレイン領域を有する横型高
耐圧トレンチＭＯＳＦＥＴを得るために、トレンチ溝の
周囲に最適な濃度の不純物イオンを拡散する方法、およ
び幅の広いトレンチ溝内を酸化膜で埋める方法を含む半
導体装置の製造方法を提供することを目的とする。However, there are few proposals and reports that are practically effective for the ion implantation technique for providing the offset drain region around the trench groove and the technique for filling the trench groove with an oxide film or the like. The present invention has been made in view of the above circumstances, and in order to obtain a lateral high breakdown voltage trench MOSFET having an offset drain region around a trench groove, an impurity ion having an optimum concentration is diffused around the trench groove. It is an object of the present invention to provide a method for manufacturing a semiconductor device including a method and a method for filling a wide trench groove with an oxide film.
【０００４】[0004]
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置の製造方法は、トレンチ
溝の周囲にオフセットドレイン領域を形成するにあたっ
て、トレンチ溝を形成した後、不純物イオンの打ち込み
方向から見てトレンチ溝周囲の基板部分によりトレンチ
溝の側面は影にならないが、トレンチ溝の底面が影にな
るように、トレンチ溝の側面に対して斜めに不純物イオ
ンを注入する。また、トレンチ溝の底面に対して垂直、
すなわち側面に対して０°の角度で不純物イオンを注入
する。そして、熱処理をおこなって、注入された不純物
イオンを拡散させるとともに活性化させる。In order to achieve the above object, in a method of manufacturing a semiconductor device according to the present invention, in forming an offset drain region around a trench groove, after forming the trench groove, impurity ions are formed. Although the side surface of the trench groove is not shaded by the substrate portion around the trench groove when viewed from the implantation direction, impurity ions are obliquely implanted into the side surface of the trench groove so that the bottom surface of the trench groove is shaded. Also, perpendicular to the bottom of the trench groove,
That is, the impurity ions are implanted at an angle of 0 ° with respect to the side surface. Then, heat treatment is performed to diffuse and activate the implanted impurity ions.
【０００５】この発明によれば、斜めイオン注入技術に
よりトレンチ溝の側面に沿う部分にのみ不純物イオンが
注入され、また０°イオン注入技術によりトレンチ溝の
底面に沿う部分にのみ不純物イオンが注入されるので、
トレンチ溝の側面に沿う部分の不純物濃度と、底面に沿
う部分の不純物濃度とがそれぞれ最適に制御される。ま
た、上記目的を達成するため、本発明にかかる半導体装
置の製造方法は、トレンチ溝の周囲にオフセットドレイ
ン領域を形成するにあたって、トレンチ溝を形成した
後、該トレンチ溝内にドレイン領域と同導電型の導電膜
を堆積し、その後ドライブ処理を行うことにより、該導
電膜より含有不純物がトレンチ側面、底面へ固相拡散
し、オフセットドレイン領域を形成する。According to the present invention, the impurity ions are implanted only in the portion along the side surface of the trench groove by the oblique ion implantation technique, and the impurity ions are implanted only in the portion along the bottom surface of the trench groove by the 0 ° ion implantation technique. So
The impurity concentration in the portion along the side surface of the trench groove and the impurity concentration in the portion along the bottom surface are optimally controlled. Further, in order to achieve the above object, in the method for manufacturing a semiconductor device according to the present invention, when forming the offset drain region around the trench groove, after forming the trench groove, the same conductivity as the drain region in the trench groove is formed. By depositing a conductive film of a mold and then performing a drive process, the impurities contained in the conductive film are solid-phase diffused to the side surfaces and the bottom surface of the trench to form an offset drain region.
【０００６】この発明によれば、トレンチの底面および
側面に制御性よく拡散層を形成することができる。ま
た、トレンチ内に堆積する導電膜の濃度，厚さ，ドライ
ブ時間などを制御することにより、オフセットドレイン
領域の濃度を最適に制御できる。また、上記目的を達成
するため、本発明にかかる半導体装置の製造方法は、ト
レンチ溝内を酸化膜で埋めるにあたって、トレンチ溝を
形成した後、そのトレンチ溝の幅が、半導体基板の熱酸
化により生成される酸化膜によって埋めることができる
程度である場合には、その熱酸化膜でトレンチ溝内を埋
める。一方、トレンチ溝の幅が、半導体基板の熱酸化に
より生成される酸化膜だけでは埋めきれない程度である
場合には、まず熱酸化膜によりトレンチ溝の幅を狭め、
残った溝に酸化物を堆積させて溝を埋める。また、複数
のトレンチ溝を、半導体基板の熱酸化により生成される
酸化膜の厚さに相当する距離だけ離して形成し、各トレ
ンチ内を熱酸化膜や酸化物の堆積により埋めるととも
に、熱酸化によって各トレンチ間の半導体部分を酸化膜
に変える。According to the present invention, the diffusion layer can be formed on the bottom surface and the side surface of the trench with good controllability. Further, the concentration of the offset drain region can be optimally controlled by controlling the concentration, thickness, drive time and the like of the conductive film deposited in the trench. Further, in order to achieve the above object, the method for manufacturing a semiconductor device according to the present invention is such that, when the trench groove is filled with an oxide film, the width of the trench groove is formed by thermal oxidation of the semiconductor substrate after the trench groove is formed. If the generated oxide film can fill the trench, the thermal oxide film fills the trench. On the other hand, if the width of the trench groove is such that it cannot be filled with only the oxide film generated by thermal oxidation of the semiconductor substrate, first, the width of the trench groove is narrowed by the thermal oxide film,
Oxide is deposited in the remaining trenches to fill the trenches. In addition, a plurality of trench grooves are formed separated by a distance corresponding to the thickness of an oxide film generated by thermal oxidation of the semiconductor substrate, and each trench is filled with a thermal oxide film or oxide and the thermal oxidation is performed. The semiconductor portion between the trenches is converted into an oxide film by the.
【０００７】この発明によれば、トレンチ溝の幅が、熱
酸化膜によって埋めることができる程度である場合に
は、熱酸化をおこなうだけでトレンチ溝内が酸化膜で埋
まる。一方、トレンチ溝の幅が、熱酸化膜によって埋め
ることができる程度よりも広い場合には、熱酸化をおこ
なった後に酸化物を堆積させることにより、トレンチ溝
内が酸化膜（酸化物）で埋まる。また、複数のトレンチ
溝内を酸化膜（酸化物）で埋めるとともに、複数のトレ
ンチ溝同士の間を熱酸化により酸化膜に変えることによ
って、複数のトレンチ溝に渡る幅の広いトレンチ溝内が
酸化膜（酸化物）で埋められたことになる。According to the present invention, when the width of the trench groove is such that it can be filled with the thermal oxide film, the trench groove is filled with the oxide film only by performing thermal oxidation. On the other hand, if the width of the trench groove is wider than can be filled with the thermal oxide film, the oxide film (oxide) is filled in the trench groove by depositing an oxide after performing thermal oxidation. . Further, by filling the inside of the trench trenches with an oxide film (oxide) and changing the space between the trench trenches into an oxide film by thermal oxidation, the inside of the wide trench trench across the trench trenches is oxidized. It is filled with a film (oxide).
【０００８】[0008]
【発明の実施の形態】以下に、本発明の実施の形態にか
かる半導体装置の製造方法について図面を参照しつつ詳
細に説明する。
実施の形態１．図１は、本発明にかかる半導体装置の製
造方法により製造される半導体装置の一例を示す縦断面
図である。この半導体装置は、Ｐ型の半導体基板１、ト
レンチ２、Ｎ-オフセットドレイン領域３、トレンチ２
内を埋める酸化物４、Ｐウェル領域５、Ｐベース領域
６、Ｎ+ソース領域７、Ｎ+ドレイン領域８、ゲート酸化
膜９、ゲート電極１０、層間絶縁膜１１、ソース電極１
２、ドレイン電極１３およびパッシベーション膜１４を
備えており、横型トレンチＭＯＳＦＥＴを構成する。DETAILED DESCRIPTION OF THE INVENTION A method of manufacturing a semiconductor device according to an embodiment of the present invention will be described below in detail with reference to the drawings. Embodiment 1. FIG. 1 is a vertical sectional view showing an example of a semiconductor device manufactured by the method for manufacturing a semiconductor device according to the present invention. This semiconductor device includes a P-type semiconductor substrate 1, a trench 2, an N − offset drain region 3, and a trench 2.
Oxide 4 filling the inside, P well region 5, P base region 6, N + source region 7, N + drain region 8, gate oxide film 9, gate electrode 10, interlayer insulating film 11, source electrode 1
2, the drain electrode 13 and the passivation film 14 are provided to form a lateral trench MOSFET.
【０００９】トレンチ２は、半導体基板１の表面部分に
おいて、その表面から形成されており、酸化物４で埋め
られている。Ｎ-オフセットドレイン領域３はトレンチ
２の周囲、すなわち側面および底面を囲むように形成さ
れている。Ｐウェル領域５は、半導体基板１の、トレン
チ２に対してソース側の表面部分において、Ｎ-オフセ
ットドレイン領域３の外側に隣接して形成されている。
Ｐベース領域６はＰウェル領域５の表面部分に形成され
ている。Ｎ+ソース領域７は、Ｐベース領域６の表面部
分において、Ｎ-オフセットドレイン領域３から離れて
形成されている。The trench 2 is formed in the surface portion of the semiconductor substrate 1 from the surface thereof, and is filled with the oxide 4. The N − offset drain region 3 is formed so as to surround the trench 2, that is, the side surface and the bottom surface. The P well region 5 is formed adjacent to the outside of the N − offset drain region 3 in the surface portion of the semiconductor substrate 1 on the source side with respect to the trench 2.
The P base region 6 is formed on the surface of the P well region 5. The N + source region 7 is formed apart from the N − offset drain region 3 in the surface portion of the P base region 6.
【００１０】Ｎ+ドレイン領域８は、Ｎ-オフセットドレ
イン領域３の、トレンチ２に対してドレイン側（ソース
側の反対側）の表面部分に形成されている。ゲート酸化
膜９はＮ+ソース領域７からＮ-オフセットドレイン領域
３のソース側部分に至る表面上に形成されている。ゲー
ト電極１０はゲート酸化膜９上に形成されている。層間
絶縁膜１１はゲート電極１０およびトレンチ２の上部を
覆っている。ソース電極１２はＰベース領域６およびＮ
+ソース領域７に電気的に接続している。ドレイン電極
１３はＮ+ドレイン領域８に電気的に接続している。パ
ッシベーション膜１４は半導体装置全体を被覆してい
る。The N + drain region 8 is formed in the surface portion of the N − offset drain region 3 on the drain side (opposite the source side) with respect to the trench 2. Gate oxide film 9 is formed on the surface extending from N + source region 7 to the source side portion of N − offset drain region 3. The gate electrode 10 is formed on the gate oxide film 9. The interlayer insulating film 11 covers the gate electrode 10 and the upper portion of the trench 2. The source electrode 12 is formed of the P base region 6 and the N
+ Electrically connected to the source region 7. The drain electrode 13 is electrically connected to the N + drain region 8. The passivation film 14 covers the entire semiconductor device.
【００１１】つぎに、図１に示す構成の半導体装置の製
造プロセスについて説明する。図２〜図１３は、その製
造プロセスを説明するための図であり、半導体装置の製
造途中の段階における構造を順に示す縦断面図である。
まず、Ｐ型の半導体基板１を酸化してその表面にたとえ
ば３００オングストロームの厚さの酸化膜２１を形成す
る。つづいて、その酸化膜２１の上に窒化膜２２をたと
えば１０００オングストロームの厚さで堆積させる（図
２参照）。さらに、窒化膜２２の上にレジスト２３を塗
布し（図３参照）、露光、現像をおこなってレジスト２
３の、トレンチ２の形成領域上の部分を除去する（図４
参照）。残留したレジスト２３をマスクにしてエッチン
グをおこない、窒化膜２２および酸化膜２１の、トレン
チ２の形成領域上の部分を除去して、基板表面の、トレ
ンチ２の形成領域を露出させる（図５参照）。その後、
レジスト灰化によりレジスト２３を除去する（図６参
照）。Next, a manufacturing process of the semiconductor device having the structure shown in FIG. 1 will be described. 2 to 13 are views for explaining the manufacturing process, and are vertical cross-sectional views sequentially showing the structure at a stage in the middle of manufacturing the semiconductor device.
First, the P type semiconductor substrate 1 is oxidized to form an oxide film 21 having a thickness of, for example, 300 Å on the surface thereof. Subsequently, a nitride film 22 is deposited on the oxide film 21 to a thickness of, for example, 1000 Å (see FIG. 2). Further, a resist 23 is applied on the nitride film 22 (see FIG. 3), exposed and developed to perform the resist 2
3 is removed on the formation region of the trench 2 (see FIG. 4).
reference). Etching is performed using the remaining resist 23 as a mask to remove the portions of the nitride film 22 and the oxide film 21 on the formation region of the trench 2 to expose the formation region of the trench 2 on the substrate surface (see FIG. 5). ). afterwards,
The resist 23 is removed by ashing the resist (see FIG. 6).
【００１２】ついで、基板表面に残留した窒化膜２２お
よび酸化膜２１をマスクにしてシリコンエッチングをお
こない、たとえば幅が５μｍで深さが２０μｍのトレン
チ溝２を基板表面に対して垂直に形成する（図７参
照）。しかる後、基板表面に対して斜めの方向からリン
イオンを注入する（図８参照）。このときのイオン注入
量はたとえば８×１０12ｃｍ-2である。また、イオン注
入方向と基板表面の法線方向（すなわちトレンチ溝２の
側面）とのなす角はおおよそ１４°である。イオン注入
方向と基板表面の法線方向とのなす角が決まったら、基
板を回転させながらイオン注入をおこなう。こうするこ
とにより、トレンチ溝の側面全域にイオン注入すること
ができる。Then, silicon etching is performed using the nitride film 22 and the oxide film 21 remaining on the substrate surface as a mask to form a trench groove 2 having a width of 5 μm and a depth of 20 μm perpendicular to the substrate surface ( (See FIG. 7). After that, phosphorus ions are implanted obliquely to the substrate surface (see FIG. 8). The ion implantation amount at this time is, for example, 8 × 10 12 cm −2 . Further, the angle formed by the ion implantation direction and the direction normal to the substrate surface (that is, the side surface of the trench groove 2) is about 14 °. After the angle formed by the ion implantation direction and the normal to the substrate surface is determined, ion implantation is performed while rotating the substrate. By doing so, ions can be implanted into the entire side surface of the trench groove.
【００１３】ここで、斜めイオン注入において、イオン
注入方向と基板表面の法線方向とのなす角度は、トレン
チ溝２の幅および深さをそれぞれＷおよびＬとすると、
ｔａｎ-1（Ｗ／Ｌ）で決まる。この角度でイオン打ち込
みをおこなうことによって、半導体基板１の、トレンチ
溝２の側面に沿う部分にのみリンイオンが注入される。
これは、イオンの打ち込み方向から見て、トレンチ溝２
の底面はトレンチ溝２の周囲の基板部分により影にな
り、リンイオンが到達しないが、トレンチ溝２の側面は
影にならないからである。したがって、トレンチ溝２の
幅および深さが変わると、それに対応して斜めイオン注
入の注入角度も変わることになる。Here, in oblique ion implantation, the angle formed by the ion implantation direction and the normal direction to the substrate surface is W and L, respectively, where the width and depth of the trench groove 2 are W and L, respectively.
It is determined by tan -1 (W / L). By performing the ion implantation at this angle, phosphorus ions are implanted only into the portion of the semiconductor substrate 1 along the side surface of the trench groove 2.
This is the trench groove 2 when viewed from the ion implantation direction.
This is because the bottom surface of is shadowed by the substrate portion around the trench groove 2 and phosphorus ions do not reach it, but the side surface of the trench groove 2 is not shadowed. Therefore, when the width and the depth of the trench groove 2 change, the implantation angle of the oblique ion implantation also changes correspondingly.
【００１４】ついで、基板表面に対して垂直な方向、す
なわちトレンチ溝２の側面に対して０°の方向からリン
イオンを注入する（図９参照）。この０°イオン注入で
は、トレンチ溝２の底面に沿う部分にのみリンイオンが
注入される（図１０参照）。ここで、Ｎ-オフセットド
レイン領域３の、トレンチ溝２の側面に沿う部分と底面
に沿う部分とでリンイオンの表面濃度を同一にするた
め、底面へのイオン注入量を側面へのイオン注入量の５
μｍ／２０μｍ倍とする。つまり、０°イオン注入時の
イオン注入量はたとえば２×１０12ｃｍ-2である。ま
た、先の斜めイオン注入では、トレンチ溝２の底面に沿
う部分にリンイオンが注入されないため、トレンチ溝２
の底面に沿う部分に局部的なリンイオンの高濃度領域が
形成されることはない。Then, phosphorus ions are implanted from a direction perpendicular to the substrate surface, that is, a direction of 0 ° to the side surface of the trench groove 2 (see FIG. 9). In this 0 ° ion implantation, phosphorus ions are implanted only in the portion along the bottom surface of the trench groove 2 (see FIG. 10). Here, in order to make the surface concentration of phosphorus ions in the portion along the side surface and the portion along the bottom surface of the N − offset drain region 3 equal to each other, the ion implantation amount to the bottom surface is set to the ion implantation amount to the side surface. 5
μm / 20 μm times. That is, the ion implantation amount at the time of 0 ° ion implantation is, for example, 2 × 10 12 cm −2 . Further, in the above-mentioned oblique ion implantation, since phosphorus ions are not implanted into the portion along the bottom surface of the trench groove 2, the trench groove 2
A high phosphorus ion concentration region is not locally formed in the portion along the bottom surface of the.
【００１５】ついで、酸化・ドライブをおこない、拡散
深さｘｊがたとえば６μｍ程度となるようにドライブさ
せる。これによって、Ｎ-オフセットドレイン領域３が
できあがる。また、このとき同時に、トレンチ溝２の側
面および底面には熱酸化膜が生成する。この熱酸化膜の
厚さはたとえば４μｍ程度である。したがって、トレン
チ溝２内はこの熱酸化膜よりなる酸化物４によって埋め
られる（図１１参照）。なお、図１１において、酸化物
４内の深さ方向に延びる点線は、トレンチ溝２の両側面
および底面から成長した熱酸化膜が出会って一体化した
ときの境界を仮想的に示している。Then, oxidation / driving is carried out to drive the diffusion depth xj to, for example, about 6 μm. As a result, the N - offset drain region 3 is completed. At the same time, a thermal oxide film is formed on the side surface and the bottom surface of the trench groove 2. The thickness of this thermal oxide film is, for example, about 4 μm. Therefore, the trench groove 2 is filled with the oxide 4 made of the thermal oxide film (see FIG. 11). In FIG. 11, a dotted line extending in the depth direction in the oxide 4 virtually indicates a boundary when the thermal oxide films grown from both side surfaces and the bottom surface of the trench groove 2 meet and are integrated.
【００１６】ついで、基板表面の窒化膜２２および酸化
膜２１を除去し（図１２参照）、Ｐウェル領域５、Ｐベ
ース領域６、Ｎ+ソース領域７、Ｎ+ドレイン領域８、ゲ
ート酸化膜９およびゲート電極１０を周知の方法により
形成する（図１３参照）。そして、層間絶縁膜１１、ソ
ース電極１２、ドレイン電極１３およびパッシベーショ
ン膜１４を形成して、図１に示す構成の横型トレンチＭ
ＯＳＦＥＴができあがる。Then, the nitride film 22 and the oxide film 21 on the surface of the substrate are removed (see FIG. 12), and the P well region 5, P base region 6, N + source region 7, N + drain region 8 and gate oxide film 9 are formed. And the gate electrode 10 is formed by a known method (see FIG. 13). Then, the interlayer insulating film 11, the source electrode 12, the drain electrode 13 and the passivation film 14 are formed, and the lateral trench M having the configuration shown in FIG. 1 is formed.
OSFET is completed.
【００１７】上述した実施の形態１によれば、Ｎ-オフ
セットドレイン領域３の、トレンチ溝２の側面に沿う部
分と、底面に沿う部分とに別々にイオン注入をおこなう
ので、それぞれの部分の不純物濃度を最適に制御するこ
とができる。また、トレンチ溝２内を酸化物４で埋める
ことができる。したがって、たとえば耐圧が数百ボルト
程度の横型高耐圧トレンチＭＯＳＦＥＴが得られる。ま
た、耐圧と単位面積当たりのオン抵抗のトレードオフを
改善することができる。According to the above-described first embodiment, the ion implantation is separately performed on the portion of the N − offset drain region 3 along the side surface of the trench groove 2 and the portion along the bottom surface thereof. The concentration can be optimally controlled. Further, the trench 4 can be filled with the oxide 4. Therefore, a lateral high breakdown voltage trench MOSFET having a breakdown voltage of about several hundred volts can be obtained. Further, it is possible to improve the trade-off between the breakdown voltage and the on-resistance per unit area.
【００１８】なお、Ｎ-オフセットドレイン領域３の、
トレンチ溝２の側面に沿う部分には、Ｎ-オフセットド
レイン領域３と逆の導電型で、かつ半導体基板１よりも
不純物濃度が高いＰウェル領域５およびＰベース領域６
が形成されているため、Ｎ-オフセットドレイン領域３
の、トレンチ溝２の側面に沿う部分の不純物濃度を、底
面に沿う部分の不純物濃度よりも高くすることができ
る。また、トレンチ溝２内にフィールドプレートを形成
する場合にも、トレンチ溝２の側面に沿う部分の不純物
濃度を、底面に沿う部分の不純物濃度よりも高くするこ
とができる。このようにすれば、デバイスの耐圧と単位
面積当たりのオン抵抗のトレードオフを改善することが
できる。
実施の形態２．図１４〜図１６は、図１と同様の構成の
半導体装置を製造するプロセスの他の例を説明するため
の図であり、半導体装置の製造途中の段階における構造
を順に示す縦断面図である。半導体基板１にトレンチ溝
２を形成するまで（図２〜図７参照）とトレンチ内に酸
化膜を埋めた後（図１２〜図１３）は実施の形態１と同
じである。In the N - offset drain region 3,
In the portion along the side surface of the trench groove 2, the P well region 5 and the P base region 6 which have the conductivity type opposite to that of the N − offset drain region 3 and have a higher impurity concentration than the semiconductor substrate 1.
Are formed, the N - offset drain region 3 is formed.
The impurity concentration of the portion along the side surface of the trench groove 2 can be made higher than the impurity concentration of the portion along the bottom surface. Also, when the field plate is formed in the trench groove 2, the impurity concentration of the portion along the side surface of the trench groove 2 can be made higher than the impurity concentration of the portion along the bottom surface. This makes it possible to improve the trade-off between the breakdown voltage of the device and the on-resistance per unit area. Embodiment 2. 14 to 16 are views for explaining another example of the process of manufacturing the semiconductor device having the same configuration as that of FIG. 1, and are vertical cross-sectional views sequentially showing the structure at a stage during the manufacturing of the semiconductor device. . The process is the same as that of the first embodiment until the trench groove 2 is formed in the semiconductor substrate 1 (see FIGS. 2 to 7) and after the oxide film is filled in the trench (FIGS. 12 to 13).
【００１９】トレンチ形成後、減圧ＣＶＤにより、シラ
ンおよびリンドープ用にホスフィンを用いて、リン（Ｐ
31）濃度１×１０20ｃｍ-3程度のドープドポリシリコン
膜２４を３００オングストローム堆積し（図１４）、そ
の後１１５０℃で１２０分間ドライブをおこなう。する
と、ドープドポリシリコン膜２４中のリンがトレンチ側
面および底面に拡散し（固相拡散）、深さ３μｍ，ピー
ク濃度１×１０16ｃｍ -3のＮ型不純物拡散層３が形成さ
れる（図１５）。その後基板を加熱して、ドープドポリ
シリコン膜２４を熱酸化膜とする。さらに酸化を継続し
てトレンチ内部を熱酸化膜で埋める（図１６）。その後
半導体基板１の表面のドープドポリシリコン膜２４が酸
化された膜、窒化膜２２および酸化膜２１を除去すると
図１２のようになる。After the trench is formed, the sila is formed by low pressure CVD.
Phosphine for phosphorus and phosphorus doping, phosphorus (P
31) Concentration 1 × 1020cm-3Degree of doped polysilicon
The film 24 is deposited to 300 Å (FIG. 14), and
After that, drive at 1150 ° C. for 120 minutes. Do
And phosphorus in the doped polysilicon film 24 is on the trench side.
Diffuses on the surface and bottom (solid phase diffusion), depth 3 μm, peak
Darkness 1 × 1016cm -3The N-type impurity diffusion layer 3 of
(Fig. 15). The substrate is then heated to remove the doped poly.
The silicon film 24 is used as a thermal oxide film. Further oxidation continues
The inside of the trench is filled with a thermal oxide film (FIG. 16). afterwards
The doped polysilicon film 24 on the surface of the semiconductor substrate 1 is acid
When the converted film, the nitride film 22 and the oxide film 21 are removed
It becomes like FIG.
【００２０】上述した実施の形態２によれば、トレンチ
の側面および底面の制御性よく拡散領域を形成すること
ができる。
実施の形態３．図１７〜図２０は、図１と同様の構成の
半導体装置を製造するプロセスの他の例を説明するため
の図であり、半導体装置の製造途中の段階における構造
を順に示す縦断面図である。半導体基板１にトレンチ溝
２を形成し、斜めイオン注入および０°イオン注入をお
こなうまで（図２〜図１０参照）、または、半導体基板
１にトレンチ溝２を形成し、ドープドポリシリコン層２
４を形成し、ドライブをおこなうまでは、実施の形態１
または実施の形態２と同じである。ただし、ここではト
レンチ溝２の幅および深さをそれぞれたとえば７μｍお
よび２０μｍとする。このときの斜めイオン注入におけ
るイオン注入方向と基板表面の法線方向とのなす角はお
およそ１９°である。なお、実施の形態１、２と同じ構
成については実施の形態１、２と同一の符号を付す。According to the second embodiment described above, the diffusion region can be formed on the side surface and the bottom surface of the trench with good controllability. Embodiment 3. 17 to 20 are views for explaining another example of the process of manufacturing the semiconductor device having the same configuration as that of FIG. 1, and are vertical cross-sectional views sequentially showing the structure of the semiconductor device during the manufacturing process. . Until the trench groove 2 is formed in the semiconductor substrate 1 and oblique ion implantation and 0 ° ion implantation are performed (see FIGS. 2 to 10), or the trench groove 2 is formed in the semiconductor substrate 1 and the doped polysilicon layer 2 is formed.
4 is formed and the first embodiment is performed until driving is performed.
Alternatively, it is the same as the second embodiment. However, here, the width and depth of the trench groove 2 are, for example, 7 μm and 20 μm, respectively. At this time, the angle formed by the ion implantation direction and the normal direction of the substrate surface in the oblique ion implantation is about 19 °. The same components as those in the first and second embodiments are designated by the same reference numerals as those in the first and second embodiments.
【００２１】実施の形態１の場合は、イオン注入後、ト
レンチ溝２の側面および底面に厚さ２μｍの熱酸化膜が
生成するように、酸化・ドライブをおこなう。これによ
って、Ｎ-オフセットドレイン領域３ができるととも
に、トレンチ溝２の側面および底面に厚さ２μｍの熱酸
化膜３１が生成する。このとき、トレンチ溝２は熱酸化
膜３１によっては完全に埋まらず、トレンチ溝２の中央
には、幅が４μｍ程度の溝３２が残る。つまり、トレン
チ溝２の幅が狭まったことになる（図１７参照）。実施
の形態２の場合は、熱酸化によりドープドポリシリコン
膜２４を酸化し、窒化膜２２の上および側面に形成され
ている該ドープドポリシリコン膜２４を酸化した酸化膜
を除去する（図１７参照）。In the case of the first embodiment, after ion implantation, oxidation and drive are performed so that a thermal oxide film having a thickness of 2 μm is formed on the side surface and the bottom surface of trench groove 2. As a result, the N − offset drain region 3 is formed, and the thermal oxide film 31 having a thickness of 2 μm is formed on the side surface and the bottom surface of the trench groove 2. At this time, the trench groove 2 is not completely filled with the thermal oxide film 31, and a groove 32 having a width of about 4 μm remains in the center of the trench groove 2. That is, the width of the trench groove 2 is narrowed (see FIG. 17). In the case of the second embodiment, the doped polysilicon film 24 is oxidized by thermal oxidation, and the oxide film formed on the nitride film 22 and on the side surface of the doped polysilicon film 24 is removed (see FIG. 17).
【００２２】ついで、基板表面の窒化膜２２および酸化
膜２１を除去し（図１８参照）、基板表面にＴＥＯＳや
ＨＴＯなどの酸化膜３３を堆積させて、残った溝３２を
埋める（図１９参照）。しかる後、溝３２内にのみ酸化
膜３３が残るように、基板表面上の酸化膜３３を除去す
る（図２０参照）。そして、図示省略するが、Ｐウェル
領域５、Ｐベース領域６、Ｎ+ソース領域７、Ｎ+ドレイ
ン領域８、ゲート酸化膜９、ゲート電極１０、層間絶縁
膜１１、ソース電極１２、ドレイン電極１３およびパッ
シベーション膜１４を形成して、図１と同様の構成の横
型トレンチＭＯＳＦＥＴができあがる。Next, the nitride film 22 and the oxide film 21 on the surface of the substrate are removed (see FIG. 18), and an oxide film 33 such as TEOS or HTO is deposited on the surface of the substrate to fill the remaining groove 32 (see FIG. 19). ). Then, the oxide film 33 on the substrate surface is removed so that the oxide film 33 remains only in the groove 32 (see FIG. 20). Although not shown, the P well region 5, P base region 6, N + source region 7, N + drain region 8, gate oxide film 9, gate electrode 10, interlayer insulating film 11, source electrode 12, drain electrode 13 Then, the passivation film 14 is formed to complete the lateral trench MOSFET having the same structure as that shown in FIG.
【００２３】上述した実施の形態３によれば、実施の形
態１，２と同様に、たとえば耐圧が数百ボルト程度の横
型高耐圧トレンチＭＯＳＦＥＴが得られるという効果に
加えて、実施の形態１，２よりも幅が広いトレンチ溝２
に酸化膜３１および酸化物３３を埋め込むことができる
という効果が得られる。
実施の形態４．図２１〜図２３は、図１と同様の構成の
半導体装置を製造するプロセスのさらに他の例を説明す
るための図であり、半導体装置の製造途中の段階におけ
る構造を順に示す縦断面図である。半導体基板１にトレ
ンチ溝２を形成し、斜めイオン注入および０°イオン注
入をおこなうまで（図２〜図９、図２１参照）は実施の
形態１と同じである。ただし、ここでは複数、たとえば
２個のトレンチ溝４１，４２を、幅が２μｍの半導体基
板部分４３を挟んで形成する。トレンチ溝４１，４２
は、実施の形態１のトレンチ溝２と同じである。すなわ
ち、トレンチ溝４１，４２の幅はたとえば５μｍであ
り、深さはたとえば２０μｍである。なお、実施の形態
１と同じ構成については実施の形態１と同一の符号を付
す。According to the third embodiment described above, similar to the first and second embodiments, in addition to the effect that a lateral high breakdown voltage trench MOSFET having a withstand voltage of, for example, several hundreds of volts can be obtained, Trench groove 2 wider than 2
The effect that the oxide film 31 and the oxide 33 can be buried in the structure is obtained. Fourth Embodiment 21 to 23 are views for explaining still another example of the process of manufacturing the semiconductor device having the same configuration as that of FIG. 1, and are vertical cross-sectional views sequentially showing the structure in the stage of manufacturing the semiconductor device. is there. The process is the same as that of the first embodiment until the trench groove 2 is formed in the semiconductor substrate 1 and oblique ion implantation and 0 ° ion implantation are performed (see FIGS. 2 to 9 and 21). However, here, a plurality of, for example, two trench grooves 41 and 42 are formed with the semiconductor substrate portion 43 having a width of 2 μm interposed therebetween. Trench groove 41, 42
Is the same as the trench groove 2 of the first embodiment. That is, the width of trench grooves 41 and 42 is, for example, 5 μm, and the depth is, for example, 20 μm. The same components as those in the first embodiment are designated by the same reference numerals as those in the first embodiment.
【００２４】イオン注入後、トレンチ溝４１，４２の側
面および底面に厚さ４μｍの熱酸化膜が生成するよう
に、酸化・ドライブをおこなう。これによって、トレン
チ溝４１，４２内は厚さ４μｍの熱酸化膜で完全に埋め
られるとともに、トレンチ溝４１とトレンチ４２との間
の半導体基板部分４３（厚さ２μｍ）が厚さ４μｍの熱
酸化膜にかわる。したがって、トレンチ溝４１内の熱酸
化膜と、トレンチ溝４２内の熱酸化膜とが、半導体基板
部分４３に生じた熱酸化膜によってつながり、幅がおお
よそ１５μｍのトレンチ溝４４内に酸化物４５が充填さ
れた構造となる。この場合、Ｎ-オフセットドレイン領
域３は、おおよそ１５μｍ幅のトレンチ溝４４の周囲に
形成される（図２２参照）。なお、図２２において、酸
化物４５内の深さ方向に延びる２本の点線は、トレンチ
溝４１，４２の両側面および底面から成長した熱酸化膜
が出会って一体化したときの境界を仮想的に示してい
る。After the ion implantation, oxidation and drive are performed so that a thermal oxide film having a thickness of 4 μm is formed on the side surfaces and the bottom surfaces of the trench grooves 41 and 42. As a result, the trench grooves 41 and 42 are completely filled with a thermal oxide film having a thickness of 4 μm, and the semiconductor substrate portion 43 (thickness 2 μm) between the trench groove 41 and the trench 42 is thermally oxidized to have a thickness of 4 μm. Replace the membrane. Therefore, the thermal oxide film in the trench groove 41 and the thermal oxide film in the trench groove 42 are connected by the thermal oxide film formed in the semiconductor substrate portion 43, and the oxide 45 is formed in the trench groove 44 having a width of about 15 μm. It becomes a filled structure. In this case, the N − offset drain region 3 is formed around the trench groove 44 having a width of approximately 15 μm (see FIG. 22). In FIG. 22, two dotted lines extending in the depth direction in the oxide 45 are virtual boundaries when thermal oxide films grown from both side surfaces and bottom surfaces of the trench grooves 41 and 42 meet and are integrated. Is shown in.
【００２５】ついで、基板表面の窒化膜２２および酸化
膜２１を除去し（図２３参照）、その後に図示省略する
が、Ｐウェル領域５、Ｐベース領域６、Ｎ+ソース領域
７、Ｎ+ドレイン領域８、ゲート酸化膜９、ゲート電極
１０、層間絶縁膜１１、ソース電極１２、ドレイン電極
１３およびパッシベーション膜１４を形成して、図１と
同様の構成の横型トレンチＭＯＳＦＥＴができあがる。
実施の形態５．図２４〜図２６は、図１と同様の構成の
半導体装置を製造するプロセスのさらに他の例を説明す
るための図であり、半導体装置の製造途中の段階におけ
る構造を順に示す縦断面図である。半導体基板１に２個
のトレンチ溝４１，４２を、幅が２μｍの半導体基板部
分４３を挟んで形成し、ドープドポリシリコン膜２４の
形成をおこなうまでは実施の形態２および４と同じであ
る。トレンチ溝４１，４２は、実施の形態２のトレンチ
溝２と同じである。すなわち、トレンチ溝４１，４２の
幅はたとえば５μｍであり、深さはたとえば２０μｍで
ある。なお、実施の形態２と同じ構成については実施の
形態２と同一の符号を付す（図２４参照）。Next, the nitride film 22 and the oxide film 21 on the surface of the substrate are removed (see FIG. 23), and thereafter, although not shown, the P well region 5, the P base region 6, the N + source region 7, the N + drain. By forming the region 8, the gate oxide film 9, the gate electrode 10, the interlayer insulating film 11, the source electrode 12, the drain electrode 13 and the passivation film 14, a lateral trench MOSFET having the same configuration as in FIG. 1 is completed. Embodiment 5. 24 to 26 are views for explaining still another example of the process of manufacturing the semiconductor device having the same configuration as that of FIG. 1, and are vertical cross-sectional views sequentially showing the structure in the middle of manufacturing the semiconductor device. is there. Two trench grooves 41, 42 are formed in the semiconductor substrate 1 with a semiconductor substrate portion 43 having a width of 2 μm sandwiched therebetween, and the same steps as those in the second and fourth embodiments are performed until the doped polysilicon film 24 is formed. . Trench grooves 41 and 42 are the same as trench groove 2 of the second embodiment. That is, the width of trench grooves 41 and 42 is, for example, 5 μm, and the depth is, for example, 20 μm. The same components as those in the second embodiment are designated by the same reference numerals as those in the second embodiment (see FIG. 24).
【００２６】ドープドポリシリコン膜２４形成後、１１
５０℃で１２０分間ドライブをおこなう。すると、ドー
プドポリシリコン膜２４中のリンがトレンチ側面および
底面に拡散し（固相拡散）、深さ３μｍ，ピーク濃度１
×１０16ｃｍ-3のＮ型不純物拡散層３が形成される（図
２５参照）。その後基板を加熱して、ドープドポリシリ
コン膜２４を熱酸化膜とする。さらに酸化を継続してト
レンチ４４内部を酸化膜４５で埋める（図２６参照）。
その後半導体基板１の表面のドープドポリシリコン膜２
４が酸化された膜、窒化膜２２および酸化膜２１を除去
すると図１２のようになる。これによって、実施の形態
４と同様に、トレンチ溝４１，４２内は熱酸化膜４５で
完全に埋められる（図２６参照）。なお、図２６におい
て、酸化物４５内の深さ方向に延びる２本の点線は、ト
レンチ溝４１，４２の両側面および底面から成長した熱
酸化膜が出会って一体化したときの境界を仮想的に示し
ている。After forming the doped polysilicon film 24, 11
Drive at 50 ° C for 120 minutes. Then, phosphorus in the doped polysilicon film 24 diffuses to the trench side surface and bottom surface (solid phase diffusion), depth 3 μm, peak concentration 1
An N-type impurity diffusion layer 3 of × 10 16 cm -3 is formed (see FIG. 25). After that, the substrate is heated to make the doped polysilicon film 24 a thermal oxide film. Further, the oxidation is continued to fill the inside of the trench 44 with the oxide film 45 (see FIG. 26).
After that, the doped polysilicon film 2 on the surface of the semiconductor substrate 1
When the film in which 4 is oxidized, the nitride film 22 and the oxide film 21 are removed, it becomes as shown in FIG. Thereby, the trenches 41 and 42 are completely filled with the thermal oxide film 45 as in the fourth embodiment (see FIG. 26). Note that in FIG. 26, two dotted lines extending in the depth direction in the oxide 45 are virtual boundaries when thermal oxide films grown from both side surfaces and bottom surfaces of the trench grooves 41 and 42 meet and are integrated. Is shown in.
【００２７】上述した実施の形態４，５によれば、実施
の形態１，２と同様に、たとえば耐圧が数百ボルト程度
の横型高耐圧トレンチＭＯＳＦＥＴが得られるという効
果に加えて、実施の形態１，２および実施の形態３より
もさらに幅が広いトレンチ溝４４に酸化物４５が埋め込
まれた構造を造ることができるという効果が得られる。
実施の形態６．図２７〜図２９は、実施の形態５の変形
例であり、半導体装置の製造途中の段階における構造を
順に示す斜視図である。実施の形態５と異なる点は、ト
レンチ溝の平面形状が格子状に形成されている点であ
る。製造工程は、実施の形態５と同様であり、トレンチ
溝４６，４７，４８を平面が格子形状となるようにエッ
チングし（図２７参照）、その後、ドープドポリシリコ
ン膜２４を形成し、ドライブをおこない不純物拡散層３
を形成する（図２８参照）。その後基板を加熱して、ド
ープドポリシリコン膜２４を熱酸化膜とする。さらに酸
化を継続してトレンチ内部を酸化膜で埋める（図２９参
照）。実施の形態５の場合、トレンチ溝４１，４２の間
の半導体基板部分４３は薄いため、トレンチ溝の長手方
向の長さが長いと、トレンチ溝形成後ドープドポリシリ
コン膜を形成する前までの工程で、半導体基板部分４３
が倒れてしまうおそれがある。According to the fourth and fifth embodiments described above, similar to the first and second embodiments, in addition to the effect that a lateral high breakdown voltage trench MOSFET having a breakdown voltage of about several hundred volts can be obtained, 1 and 2 and the effect that the structure in which the oxide 45 is embedded in the trench groove 44 having a width wider than that of the third embodiment can be obtained. Sixth Embodiment 27 to 29 are modified examples of the fifth embodiment, and are perspective views sequentially showing the structure of the semiconductor device during the manufacturing process. The difference from the fifth embodiment is that the trench groove is formed in a grid-like planar shape. The manufacturing process is the same as that of the fifth embodiment, the trench grooves 46, 47, 48 are etched so that the plane has a lattice shape (see FIG. 27), and then the doped polysilicon film 24 is formed and the drive is performed. Impurity diffusion layer 3
Are formed (see FIG. 28). After that, the substrate is heated to make the doped polysilicon film 24 a thermal oxide film. Further, oxidation is continued to fill the inside of the trench with an oxide film (see FIG. 29). In the case of the fifth embodiment, since the semiconductor substrate portion 43 between the trench grooves 41 and 42 is thin, if the length of the trench groove in the longitudinal direction is long, it is not possible after the trench groove is formed until before the doped polysilicon film is formed. In the process, the semiconductor substrate portion 43
May fall.
【００２８】実施の形態６では、トレンチ溝４６，４
７，４８の平面形状を格子状にすることにより、トレン
チ溝の間に半導体基板部分４９，５０の倒れを抑制する
ことができるものである。また、この実施の形態６で
は、不純物拡散層３の形成を、ドープドポリシリコン膜
２４を形成し、ドープドポリシリコン膜２４からの拡散
により形成する場合を示したが、実施の形態１，４のよ
うにイオン注入により形成する場合も適用できる。トレ
ンチ溝の平面形状がストライプ状であり長手方向に長い
と、トレンチ溝の側面へのイオン注入の際に、基板を回
転しながらおこなう場合、トレンチ溝の長手方向のトレ
ンチ側面にイオン注入する方向が対向した場合、トレン
チ溝の側面とともに側面近傍の底面にイオン注入される
ことがある。しかしながら、トレンチ溝を格子状に形成
する場合、所望のトレンチ溝の寸法が大きくても、トレ
ンチ溝の平面形状を正方形またはそれに近い形状で形成
することができるので、イオン注入方向を決めた後、基
板を回転させながらイオン注入をおこなっても制御性よ
く側面にイオン注入することができる。In the sixth embodiment, the trench grooves 46 and 4 are formed.
By making the planar shape of 7 and 48 into a lattice shape, it is possible to suppress the collapse of the semiconductor substrate portions 49 and 50 between the trench grooves. In addition, in the sixth embodiment, the impurity diffusion layer 3 is formed by forming the doped polysilicon film 24 and diffusing from the doped polysilicon film 24. It can also be applied to the case of forming by ion implantation as in No. 4. When the planar shape of the trench groove is a stripe shape and long in the longitudinal direction, when performing ion implantation into the side surface of the trench groove while rotating the substrate, the direction of ion implantation into the trench side surface in the longitudinal direction of the trench groove is When facing each other, ions may be implanted into the bottom surface near the side surface as well as the side surface of the trench groove. However, when the trench groove is formed in a lattice shape, the planar shape of the trench groove can be formed in a square shape or a shape close to it even if the desired size of the trench groove is large. Therefore, after determining the ion implantation direction, Even if the ion implantation is performed while rotating the substrate, the side surface can be ion-implanted with good controllability.
【００２９】図３０〜図３３は、実施の形態５，６で示
したトレンチ溝内にドープドポリシリコン膜を堆積し固
相拡散をおこなうものについて、シミュレーションをお
こなった結果を示すものであり、トレンチ底面から半導
体基板の深さ方向の不純物濃度を示すグラフである。図
３０のような、深さ２０μｍ、幅７μｍでトレンチ溝４
６，４７，４８の間にある半導体基板部分４９，５０の
幅が１μｍの３つのトレンチ溝を形成したものを対象と
した。FIGS. 30 to 33 show the results of simulations of those in which the doped polysilicon film is deposited in the trench groove and the solid phase diffusion is performed as shown in the fifth and sixth embodiments. 6 is a graph showing the impurity concentration in the depth direction of the semiconductor substrate from the bottom surface of the trench. As shown in FIG. 30, the trench groove 4 has a depth of 20 μm and a width of 7 μm.
The semiconductor substrate portions 49, 50 between 6, 47, 48 were formed with three trench grooves each having a width of 1 μm.
【００３０】図３１では、トレンチ溝４６，６７，４８
内に形成するドープドポリシリコン膜の不純物濃度を１
×１０19ｃｍ-3とし、ドライブ処理を１１５０℃で２４
０分おこない、膜厚を種々変えた場合を示す。図３２
は、ドープドポリシリコン膜２４の不純物濃度を１×１
０20ｃｍ-3に変更した以外は図３１と同様にドープドポ
リシリコン膜２４の膜厚を変えた場合を示す。両図に示
したように、堆積する膜厚を変えることにより、形成す
る不純物拡散層３の不純物濃度を制御できることが分か
る。In FIG. 31, the trench grooves 46, 67, 48 are shown.
The impurity concentration of the doped polysilicon film formed inside is set to 1
X 10 19 cm -3 , drive process 24 at 1150 ° C
The case where the film thickness is changed to 0 minutes and the film thickness is variously changed is shown. Figure 32
Is the impurity concentration of the doped polysilicon film 24 is 1 × 1.
The case where the film thickness of the doped polysilicon film 24 is changed in the same manner as in FIG. 31 except that the film thickness is changed to 0 20 cm −3 . As shown in both figures, it is understood that the impurity concentration of the impurity diffusion layer 3 to be formed can be controlled by changing the deposited film thickness.
【００３１】図３３では、トレンチ溝４６，４７，４８
内に形成されるドープドポリシリコン膜２４の不純物濃
度を１×１０20ｃｍ-3、膜厚を３００オングストローム
とし、ドライブの温度を１１５０℃とし、ドライブの時
間を種々変更した場合を示す。図３３に示すように、ド
ライブの時間を変えることによって不純物拡散層３の不
純物濃度を制御できることが分かる。In FIG. 33, trench grooves 46, 47 and 48 are shown.
The case where the impurity concentration of the doped polysilicon film 24 formed therein is 1 × 10 20 cm −3 , the film thickness is 300 Å, the drive temperature is 1150 ° C., and the drive time is variously changed is shown. As shown in FIG. 33, it can be seen that the impurity concentration of the impurity diffusion layer 3 can be controlled by changing the drive time.
【００３２】以上において本発明は、Ｐ型基板に限らず
Ｎ型基板を用いる場合にも適用できる。また、本発明
は、横型高耐圧トレンチＭＯＳＦＥＴに限らず、トレン
チ構造を有する半導体装置においてトレンチを形成する
際に広く適用することができる。また、上述した各実施
の形態における厚さ等の数値は一例であり、本発明はそ
の数値に限定されるものではない。In the above, the present invention is applicable not only to the P-type substrate but also to the case of using the N-type substrate. Further, the present invention is not limited to the lateral high breakdown voltage trench MOSFET, and can be widely applied when forming a trench in a semiconductor device having a trench structure. The numerical values such as the thickness in each of the above-described embodiments are examples, and the present invention is not limited to the numerical values.
【００３３】[0033]
【発明の効果】本発明によれば、トレンチ溝の側面に沿
う部分の不純物濃度と、底面に沿う部分の不純物濃度と
を独立して最適に制御することができるので、たとえば
数百ボルト程度の高耐圧ＭＯＳＦＥＴのオフセットドレ
イン濃度をイオン注入により最適化することができる。
また、幅の広いトレンチ溝内を酸化物で埋めることがで
きるので、容易に高耐圧化することができる。したがっ
て、たとえば数百ボルトクラスの横型ＭＯＳＦＥＴが得
られる。According to the present invention, the impurity concentration of the portion along the side surface of the trench groove and the impurity concentration of the portion along the bottom surface can be controlled independently and optimally. The offset drain concentration of the high breakdown voltage MOSFET can be optimized by ion implantation.
Further, since the wide trench groove can be filled with oxide, the breakdown voltage can be easily increased. Therefore, for example, a lateral MOSFET in the class of several hundred volts can be obtained.
【図１】本発明にかかる半導体装置の製造方法により製
造される半導体装置の一例を示す縦断面図である。FIG. 1 is a vertical sectional view showing an example of a semiconductor device manufactured by a method for manufacturing a semiconductor device according to the present invention.
【図２】図１に示す半導体装置の製造段階における構造
を示す縦断面図である。FIG. 2 is a vertical cross-sectional view showing the structure of the semiconductor device shown in FIG. 1 at a manufacturing stage.
【図３】図１に示す半導体装置の製造段階における構造
を示す縦断面図である。3 is a vertical cross-sectional view showing the structure of the semiconductor device shown in FIG. 1 at a manufacturing stage.
【図４】図１に示す半導体装置の製造段階における構造
を示す縦断面図である。FIG. 4 is a vertical cross-sectional view showing the structure of the semiconductor device shown in FIG. 1 at the manufacturing stage.
【図５】図１に示す半導体装置の製造段階における構造
を示す縦断面図である。5 is a vertical cross-sectional view showing the structure of the semiconductor device shown in FIG. 1 at the manufacturing stage.
【図６】図１に示す半導体装置の製造段階における構造
を示す縦断面図である。6 is a vertical cross-sectional view showing the structure of the semiconductor device shown in FIG. 1 at the manufacturing stage.
【図７】図１に示す半導体装置の製造段階における構造
を示す縦断面図である。7 is a vertical cross-sectional view showing the structure of the semiconductor device shown in FIG. 1 at the manufacturing stage.
【図８】図１に示す半導体装置の製造段階における構造
を示す縦断面図である。8 is a vertical cross-sectional view showing the structure of the semiconductor device shown in FIG. 1 at the manufacturing stage.
【図９】図１に示す半導体装置の製造段階における構造
を示す縦断面図である。9 is a vertical cross-sectional view showing the structure of the semiconductor device shown in FIG. 1 at the manufacturing stage.
【図１０】図１に示す半導体装置の製造段階における構
造を示す縦断面図である。10 is a vertical cross-sectional view showing the structure of the semiconductor device shown in FIG. 1 at the manufacturing stage.
【図１１】図１に示す半導体装置の製造段階における構
造を示す縦断面図である。11 is a vertical cross-sectional view showing the structure of the semiconductor device shown in FIG. 1 at the manufacturing stage.
【図１２】図１に示す半導体装置の製造段階における構
造を示す縦断面図である。12 is a vertical cross-sectional view showing the structure of the semiconductor device shown in FIG. 1 at the manufacturing stage.
【図１３】図１に示す半導体装置の製造段階における構
造を示す縦断面図である。13 is a vertical cross-sectional view showing the structure of the semiconductor device shown in FIG. 1 at the manufacturing stage.
【図１４】図１と同様の構成の半導体装置を他の製造方
法により製造する際の製造段階における構造を示す縦断
面図である。FIG. 14 is a vertical cross-sectional view showing a structure at a manufacturing stage when manufacturing a semiconductor device having the same configuration as that of FIG. 1 by another manufacturing method.
【図１５】図１と同様の構成の半導体装置を他の製造方
法により製造する際の製造段階における構造を示す縦断
面図である。FIG. 15 is a vertical cross-sectional view showing a structure at a manufacturing stage when manufacturing a semiconductor device having the same configuration as that of FIG. 1 by another manufacturing method.
【図１６】図１と同様の構成の半導体装置を他の製造方
法により製造する際の製造段階における構造を示す縦断
面図である。FIG. 16 is a vertical cross-sectional view showing a structure in a manufacturing step when manufacturing a semiconductor device having the same configuration as that of FIG. 1 by another manufacturing method.
【図１７】図１と同様の構成の半導体装置をさらに他の
製造方法により製造する際の製造段階における構造を示
す縦断面図である。FIG. 17 is a vertical cross-sectional view showing the structure at the manufacturing stage when a semiconductor device having the same structure as that of FIG. 1 is manufactured by still another manufacturing method.
【図１８】図１と同様の構成の半導体装置をさらに他の
製造方法により製造する際の製造段階における構造を示
す縦断面図である。FIG. 18 is a vertical cross-sectional view showing the structure at the manufacturing stage when a semiconductor device having the same structure as that of FIG. 1 is manufactured by still another manufacturing method.
【図１９】図１と同様の構成の半導体装置をさらに他の
製造方法により製造する際の製造段階における構造を示
す縦断面図である。FIG. 19 is a vertical cross-sectional view showing the structure at the manufacturing stage when a semiconductor device having the same structure as that of FIG. 1 is manufactured by still another manufacturing method.
【図２０】図１と同様の構成の半導体装置をさらに他の
製造方法により製造する際の製造段階における構造を示
す縦断面図である。FIG. 20 is a vertical cross-sectional view showing the structure at the manufacturing stage when a semiconductor device having the same structure as that of FIG. 1 is manufactured by still another manufacturing method.
【図２１】図１と同様の構成の半導体装置をさらに他の
製造方法により製造する際の製造段階における構造を示
す縦断面図である。FIG. 21 is a vertical cross-sectional view showing a structure at a manufacturing stage when a semiconductor device having the same structure as that of FIG. 1 is manufactured by still another manufacturing method.
【図２２】図１と同様の構成の半導体装置をさらに他の
製造方法により製造する際の製造段階における構造を示
す縦断面図である。FIG. 22 is a vertical cross-sectional view showing the structure at the manufacturing stage when a semiconductor device having the same structure as that of FIG. 1 is manufactured by still another manufacturing method.
【図２３】図１と同様の構成の半導体装置をさらに他の
製造方法により製造する際の製造段階における構造を示
す縦断面図である。FIG. 23 is a vertical cross-sectional view showing the structure at the manufacturing stage when a semiconductor device having the same structure as that of FIG. 1 is manufactured by still another manufacturing method.
【図２４】図１と同様の構成の半導体装置をさらに他の
製造方法により製造する際の製造段階における構造を示
す縦断面図である。FIG. 24 is a vertical cross-sectional view showing the structure at the manufacturing stage when a semiconductor device having the same structure as that of FIG. 1 is manufactured by still another manufacturing method.
【図２５】図１と同様の構成の半導体装置をさらに他の
製造方法により製造する際の製造段階における構造を示
す縦断面図である。FIG. 25 is a vertical cross-sectional view showing the structure at the manufacturing stage when a semiconductor device having the same structure as that of FIG. 1 is manufactured by still another manufacturing method.
【図２６】図１と同様の構成の半導体装置をさらに他の
製造方法により製造する際の製造段階における構造を示
す縦断面図である。FIG. 26 is a vertical cross-sectional view showing the structure at the manufacturing stage when a semiconductor device having the same structure as that of FIG. 1 is manufactured by still another manufacturing method.
【図２７】図１と同様の構成の半導体装置をさらに他の
製造方法により製造する際の製造段階における構造を示
す要部斜視図である。27 is a main-portion perspective view showing the structure at the manufacturing stage when a semiconductor device having the same configuration as that in FIG. 1 is manufactured by still another manufacturing method. FIG.
【図２８】図１と同様の構成の半導体装置をさらに他の
製造方法により製造する際の製造段階における構造を示
す要部斜視図である。28 is a main-portion perspective view showing the structure at the manufacturing stage when the semiconductor device having the same configuration as that of FIG. 1 is manufactured by still another manufacturing method; FIG.
【図２９】図１と同様の構成の半導体装置をさらに他の
製造方法により製造する際の製造段階における構造を示
す要部斜視図である。29 is a main-portion perspective view showing the structure at the manufacturing stage when a semiconductor device having the same configuration as that of FIG. 1 is manufactured by still another manufacturing method; FIG.
【図３０】本発明を適用した、製造方法についてシミュ
レーションをおこなう対象とした、製造段階における構
造を示す縦断面図である。FIG. 30 is a vertical cross-sectional view showing a structure at a manufacturing stage, which is an object of performing a simulation of a manufacturing method to which the present invention is applied.
【図３１】本発明を適用した、製造方法についてシミュ
レーション結果を示し、図３０のトレンチ溝底面から深
さ方向の不純物拡散領域の不純物濃度を示す図である。31 is a diagram showing a simulation result of a manufacturing method to which the present invention is applied, showing the impurity concentration of the impurity diffusion region in the depth direction from the bottom surface of the trench groove of FIG. 30. FIG.
【図３２】本発明を適用した、製造方法についてシミュ
レーション結果を示し、図３０のトレンチ溝底面から深
さ方向の不純物拡散領域の不純物濃度を示す図である。32 is a diagram showing a simulation result of the manufacturing method to which the present invention is applied, showing the impurity concentration of the impurity diffusion region in the depth direction from the bottom surface of the trench groove of FIG. 30. FIG.
【図３３】本発明を適用した、製造方法についてシミュ
レーション結果を示し、図３０のトレンチ溝底面から深
さ方向の不純物拡散領域の不純物濃度を示す図である。FIG. 33 is a diagram showing a simulation result of the manufacturing method to which the present invention is applied, showing the impurity concentration of the impurity diffusion region in the depth direction from the bottom surface of the trench groove of FIG. 30.
１ 半導体基板
２，４１，４２，４４，４６，４７，４８ トレンチ
（溝）
４，３１，３３，４５ （熱）酸化膜または酸化物
３２ 溝
４３，４９，５０ （隣り合うトレンチ間の）半導体基
板部分1 semiconductor substrate 2, 41, 42, 44, 46, 47, 48 trench (groove) 4, 31, 33, 45 (thermal) oxide film or oxide 32 groove 43, 49, 50 semiconductor (between adjacent trenches) Board part
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA25 AC21 BA01 BH02 BH05 BH07 BH15 BH30 BH41 BH45 BH47 BH49 BK09 BK13 BK14 BK16 BK20 CD08 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 5F140 AA25 AC21 BA01 BH02 BH05 BH07 BH15 BH30 BH41 BH45 BH47 BH49 BK09 BK13 BK14 BK16 BK20 CD08
Claims (22)
レンチ溝を形成する工程と、 前記トレンチ溝の側面に対して斜めに不純物イオンを注
入して、前記半導体基板の、前記トレンチ溝の側面に沿
う領域に不純物イオンを注入する工程と、 前記トレンチ溝の底面に対して垂直に不純物イオンを照
射して、前記半導体基板の、前記トレンチ溝の底面に沿
う領域に不純物イオンを注入する工程と、 注入された前記不純物イオンを拡散させる工程と、を含
むことを特徴とする半導体装置の製造方法。1. A step of forming a trench groove on a surface portion of a semiconductor substrate from the surface thereof, and impurity ions being obliquely implanted to a side surface of the trench groove, to a side surface of the trench groove of the semiconductor substrate. A step of implanting impurity ions in a region along the line, and irradiating the impurity ions perpendicularly to the bottom surface of the trench groove, and implanting the impurity ions in a region along the bottom surface of the trench groove of the semiconductor substrate, And a step of diffusing the implanted impurity ions.
に形成されており、前記トレンチ溝の幅および深さをそ
れぞれＷおよびＬとするとき、前記トレンチ溝の側面に
対して斜めに不純物イオンを注入する際の、前記トレン
チ溝の側面に対するイオン打ち込み角度はｔａｎ-1（Ｗ
／Ｌ）であることを特徴とする請求項１に記載の半導体
装置の製造方法。2. The trench groove is formed perpendicularly to the substrate surface, and when the width and depth of the trench groove are W and L, respectively, impurity ions are oblique to the side surface of the trench groove. The ion implantation angle with respect to the side surface of the trench groove is tan −1 (W
/ L), The method for manufacturing a semiconductor device according to claim 1, wherein
レンチ溝を形成する工程と、 前記半導体基板を加熱して前記トレンチ溝内を酸化膜で
満たす工程と、 を含むことを特徴とする半導体装置の製造方法。3. A semiconductor device comprising: a step of forming a trench groove on the surface portion of a semiconductor substrate from the surface thereof; and a step of heating the semiconductor substrate to fill the trench groove with an oxide film. Manufacturing method.
レンチ溝を形成する工程と、 前記半導体基板を加熱して前記トレンチ溝の中央部分に
溝を残した状態で前記トレンチ溝の側面および底面に沿
って酸化膜を形成する工程と、 前記トレンチ溝の中央部分に残った前記溝内に酸化物を
堆積させて前記溝を酸化物で埋める工程と、 を含むことを特徴とする半導体装置の製造方法。4. A step of forming a trench groove on a surface portion of a semiconductor substrate from the surface thereof; and a step of heating the semiconductor substrate to leave a groove at a central portion of the trench groove on a side surface and a bottom surface of the trench groove. And a step of forming an oxide film along the groove, and a step of depositing an oxide in the groove remaining in the central portion of the trench groove and filling the groove with the oxide. Method.
数のトレンチ溝を形成する工程と、 前記半導体基板を加熱して各トレンチ溝内を酸化膜で満
たすとともに、隣り合うトレンチ間の半導体部分を酸化
させる工程と、 を含むことを特徴とする半導体装置の製造方法。5. A step of forming a plurality of trench grooves on a surface portion of a semiconductor substrate from the surface thereof, and heating the semiconductor substrate to fill each trench groove with an oxide film, and to form a semiconductor portion between adjacent trenches. And a step of oxidizing the semiconductor device.
数のトレンチ溝を形成する工程と、 前記半導体基板を加熱して各トレンチ溝の中央部分に溝
を残した状態で各トレンチ溝の側面および底面に沿って
酸化膜を形成するとともに、隣り合うトレンチ間の半導
体部分を酸化させる工程と、 各トレンチ溝の中央部分に残った前記溝内に酸化物を堆
積させて前記溝を酸化物で埋める工程と、 を含むことを特徴とする半導体装置の製造方法。6. A step of forming a plurality of trench grooves on a surface portion of a semiconductor substrate from the surface thereof, and a step of heating the semiconductor substrate and leaving a groove at a central portion of each trench groove. Forming an oxide film along the bottom surface and oxidizing a semiconductor portion between adjacent trenches; and depositing oxide in the trench remaining in the central portion of each trench groove to fill the trench with oxide. A method of manufacturing a semiconductor device, comprising:
レンチ溝を形成する工程と、 前記トレンチ溝の側面に対して斜めに不純物イオンを注
入して、前記半導体基板の、前記トレンチ溝の側面に沿
う領域に不純物イオンを注入する工程と、 前記トレンチ溝の底面に対して垂直に不純物イオンを注
入して、前記半導体基板の、前記トレンチ溝の底面に沿
う領域に不純物イオンを注入する工程と、 前記半導体基板を加熱して、注入された前記不純物イオ
ンを拡散させるとともに、前記トレンチ溝内を酸化膜で
満たす工程と、 を含むことを特徴とする半導体装置の製造方法。7. A step of forming a trench groove on a surface portion of a semiconductor substrate from the surface thereof, and impurity ions being obliquely implanted into a side surface of the trench groove to form a side surface of the trench groove of the semiconductor substrate. A step of implanting impurity ions in a region along the line, a step of implanting impurity ions perpendicularly to the bottom surface of the trench groove, and implanting impurity ions in a region along the bottom surface of the trench groove of the semiconductor substrate; A step of heating the semiconductor substrate to diffuse the implanted impurity ions and filling the trench groove with an oxide film.
レンチ溝を形成する工程と、 前記トレンチ溝の側面に対して斜めに不純物イオンを注
入して、前記半導体基板の、前記トレンチ溝の側面に沿
う領域に不純物イオンを注入する工程と、 前記トレンチ溝の底面に対して垂直に不純物イオンを注
入して、前記半導体基板の、前記トレンチ溝の底面に沿
う領域に不純物イオンを注入する工程と、 前記半導体基板を加熱して、注入された前記不純物イオ
ンを拡散させるとともに、前記トレンチ溝の中央部分に
溝を残した状態で前記トレンチ溝の側面および底面に沿
って酸化膜を形成する工程と、 前記トレンチ溝の中央部分に残った前記溝内に酸化物を
堆積させて前記溝を酸化物で埋める工程と、 を含むことを特徴とする半導体装置の製造方法。8. A step of forming a trench groove on a surface portion of a semiconductor substrate from the surface thereof, and impurity ions are obliquely implanted into a side surface of the trench groove to form a side surface of the trench groove of the semiconductor substrate. A step of implanting impurity ions in a region along the line, a step of implanting impurity ions perpendicularly to the bottom surface of the trench groove, and implanting impurity ions in a region along the bottom surface of the trench groove of the semiconductor substrate; Heating the semiconductor substrate, diffusing the implanted impurity ions, and forming an oxide film along the side surface and the bottom surface of the trench groove while leaving a groove in the central portion of the trench groove, A step of depositing an oxide in the groove remaining in the central portion of the trench groove and filling the groove with the oxide.
数のトレンチ溝を形成する工程と、 各トレンチ溝の側面に対して斜めに不純物イオンを注入
して、前記半導体基板の、各トレンチ溝の側面に沿う領
域に不純物イオンを注入する工程と、 各トレンチ溝の底面に対して垂直に不純物イオンを注入
して、前記半導体基板の、各トレンチ溝の底面に沿う領
域に不純物イオンを注入する工程と、 前記半導体基板を加熱して、注入された前記不純物イオ
ンを拡散させるとともに、各トレンチ溝内を酸化膜で満
たし、かつ隣り合うトレンチ間の半導体部分を酸化させ
る工程と、 を含むことを特徴とする半導体装置の製造方法。9. A step of forming a plurality of trench grooves on a surface portion of a semiconductor substrate from the surface thereof, and impurity ions being obliquely implanted into a side surface of each trench groove to form each trench groove of the semiconductor substrate. Implanting impurity ions into regions along the side surfaces, and implanting impurity ions perpendicularly to the bottom surface of each trench groove, and implanting impurity ions into the regions of the semiconductor substrate along the bottom surfaces of each trench groove. And a step of heating the semiconductor substrate to diffuse the implanted impurity ions, fill each trench groove with an oxide film, and oxidize a semiconductor portion between adjacent trenches. And a method for manufacturing a semiconductor device.
複数のトレンチ溝を形成する工程と、 各トレンチ溝の側面に対して斜めに不純物イオンを注入
して、前記半導体基板の、各トレンチ溝の側面に沿う領
域に不純物イオンを注入する工程と、 各トレンチ溝の底面に対して垂直に不純物イオンを注入
して、前記半導体基板の、各トレンチ溝の底面に沿う領
域に不純物イオンを注入する工程と、 前記半導体基板を加熱して、注入された前記不純物イオ
ンを拡散させるとともに、各トレンチ溝の中央部分に溝
を残した状態で各トレンチ溝の側面および底面に沿って
酸化膜を形成し、かつ隣り合うトレンチ間の半導体部分
を酸化させる工程と、 各トレンチ溝の中央部分に残った前記溝内に酸化物を堆
積させて前記溝を酸化物で埋める工程と、 を含むことを特徴とする半導体装置の製造方法。10. A step of forming a plurality of trench grooves on a surface portion of a semiconductor substrate from the surface thereof, and impurity ions being obliquely implanted to a side surface of each trench groove to form each trench groove of the semiconductor substrate. Implanting impurity ions into regions along the side surfaces, and implanting impurity ions perpendicularly to the bottom surface of each trench groove, and implanting impurity ions into the regions of the semiconductor substrate along the bottom surfaces of each trench groove. And heating the semiconductor substrate to diffuse the implanted impurity ions, and form an oxide film along the side surface and the bottom surface of each trench groove while leaving the groove in the central portion of each trench groove, And oxidizing a semiconductor portion between adjacent trenches, and depositing an oxide in the trench remaining in the central portion of each trench groove to fill the trench with the oxide. The method of manufacturing a semiconductor device, characterized in that.
直に形成されており、前記トレンチ溝の幅および深さを
それぞれＷおよびＬとするとき、前記トレンチ溝の側面
に対して斜めに不純物イオンを注入する際の、前記トレ
ンチ溝の側面に対するイオン打ち込み角度はｔａｎ-1
（Ｗ／Ｌ）であることを特徴とする請求項７〜１０のい
ずれか一つに記載の半導体装置の製造方法。11. The trench groove is formed perpendicularly to the substrate surface, and when the width and depth of the trench groove are W and L, respectively, impurity ions are oblique to the side surface of the trench groove. due to injection of the ion implantation angle with respect to the side surface of the trench is tan - 1
(W / L), The manufacturing method of the semiconductor device as described in any one of Claim 7-10 characterized by the above-mentioned.
トレンチ溝を形成する工程と、 前記トレンチ溝の内面に導電膜を堆積する工程と、 熱処理により前記導電膜より不純物イオンを前記半導体
基板に拡散する工程と、 を含むことを特徴とする半導体装置の製造方法。12. A step of forming a trench groove on a surface portion of a semiconductor substrate from the surface, a step of depositing a conductive film on an inner surface of the trench groove, and a heat treatment for diffusing impurity ions into the semiconductor substrate from the conductive film. A method of manufacturing a semiconductor device, comprising:
トレンチ溝を形成する工程と、 前記トレンチ溝内に導電膜を形成する工程と、 前記半導体基板を加熱して前記導電膜を酸化する工程
と、 前記半導体基板を加熱して前記トレンチ溝内を酸化膜で
満たす工程と、 を含むことを特徴とする半導体装置の製造方法。13. A step of forming a trench groove on the surface portion of a semiconductor substrate from the surface thereof, a step of forming a conductive film in the trench groove, and a step of heating the semiconductor substrate to oxidize the conductive film. And a step of heating the semiconductor substrate to fill the inside of the trench groove with an oxide film.
トレンチ溝を形成する工程と、 前記トレンチ溝内に導電膜を形成する工程と、 前記半導体基板を加熱して前記導電膜を酸化する工程
と、 前記半導体基板を加熱して前記トレンチ溝の中央部分に
溝を残した状態で前記トレンチ溝の側面および底面に沿
って酸化膜を形成する工程と、 前記トレンチ溝の中央部分に残った前記溝内に酸化物を
堆積させて前記溝を酸化物で埋める工程と、 を含むことを特徴とする半導体装置の製造方法。14. A step of forming a trench groove on the surface portion of a semiconductor substrate from the surface thereof, a step of forming a conductive film in the trench groove, and a step of heating the semiconductor substrate to oxidize the conductive film. A step of forming an oxide film along a side surface and a bottom surface of the trench groove while heating the semiconductor substrate to leave a groove in the center portion of the trench groove; and the groove remaining in the center portion of the trench groove. A step of depositing an oxide therein and filling the groove with the oxide.
複数のトレンチ溝を形成する工程と、 前記トレンチ溝内に導電膜膜を形成する工程と、 前記半導体基板を加熱して前記導電膜を酸化する工程
と、 前記半導体基板を加熱して各トレンチ溝内を酸化膜で満
たすとともに、隣り合うトレンチ間の半導体部分を酸化
させる工程と、 を含むことを特徴とする半導体装置の製造方法。15. A step of forming a plurality of trench grooves from a surface of a semiconductor substrate, a step of forming a conductive film in the trench groove, and a step of heating the semiconductor substrate to oxidize the conductive film. And a step of heating the semiconductor substrate to fill each trench groove with an oxide film and oxidize a semiconductor portion between adjacent trenches, the method of manufacturing a semiconductor device.
複数のトレンチ溝を形成する工程と、 前記トレンチ溝内に導電膜を形成する工程と、 前記半導体基板を加熱して前記導電膜を酸化する工程
と、 前記半導体基板を加熱して各トレンチ溝の中央部分に溝
を残した状態で各トレンチ溝の側面および底面に沿って
酸化膜を形成するとともに、隣り合うトレンチ間の半導
体部分を酸化させる工程と、 各トレンチ溝の中央部分に残った前記溝内に酸化物を堆
積させて前記溝を酸化物で埋める工程と、 を含むことを特徴とする半導体装置の製造方法。16. A step of forming a plurality of trench grooves from a surface of a semiconductor substrate, a step of forming a conductive film in the trench groove, and a step of heating the semiconductor substrate to oxidize the conductive film. A step of heating the semiconductor substrate to form an oxide film along a side surface and a bottom surface of each trench groove while leaving a groove in a central portion of each trench groove, and oxidizing a semiconductor portion between adjacent trenches. A method of manufacturing a semiconductor device, comprising: a step of depositing an oxide in the groove remaining in the central portion of each trench groove to fill the groove with the oxide.
トレンチ溝を形成する工程と、 前記トレンチ溝の内面に導電膜を堆積する工程と、 熱処理により前記導電膜より不純物イオンを前記半導体
基板に拡散する工程と、 前記半導体基板を加熱して前記導電膜を酸化する工程
と、 前記半導体基板を加熱して前記トレンチ溝内を酸化膜で
満たす工程と、を含むことを特徴とする半導体装置の製
造方法。17. A step of forming a trench groove from the surface of a semiconductor substrate, a step of depositing a conductive film on an inner surface of the trench groove, and a step of diffusing impurity ions from the conductive film into the semiconductor substrate by heat treatment. And a step of heating the semiconductor substrate to oxidize the conductive film, and a step of heating the semiconductor substrate to fill the trench groove with an oxide film. Method.
トレンチ溝を形成する工程と、 前記トレンチ溝の内面に導電膜を堆積する工程と、 熱処理により前記導電膜より不純物イオンを前記半導体
基板に拡散する工程と、 前記半導体基板を加熱して前記導電膜を酸化する工程
と、 前記半導体基板を加熱して前記トレンチ溝の中央部分に
溝を残した状態で前記トレンチ溝の側面および底面に沿
って酸化膜を形成する工程と、 前記トレンチ溝の中央部分に残った前記溝内に酸化物を
堆積させて前記溝を酸化物で埋める工程と、 を含むことを特徴とする半導体装置の製造方法。18. A step of forming a trench groove from the surface of a semiconductor substrate, a step of depositing a conductive film on an inner surface of the trench groove, and a step of diffusing impurity ions from the conductive film into the semiconductor substrate by heat treatment. And a step of heating the semiconductor substrate to oxidize the conductive film, along with a side surface and a bottom surface of the trench groove with the semiconductor substrate being heated and leaving a groove in a central portion of the trench groove. A method of manufacturing a semiconductor device, comprising: a step of forming an oxide film; and a step of depositing an oxide in the groove remaining in a central portion of the trench groove and filling the groove with the oxide.
複数のトレンチ溝を形成する工程と、 前記トレンチ溝の内面に導電膜を堆積する工程と、 熱処理により前記導電膜より不純物イオンを前記半導体
基板に拡散する工程と、 前記半導体基板を加熱して前記導電膜を酸化する工程
と、 前記半導体基板を加熱して前記トレンチ溝の中央部分に
溝を残した状態で前記トレンチ溝の側面および底面に沿
って酸化膜を形成する工程と、 前記半導体基板を加熱して各トレンチ溝内を酸化膜で満
たすとともに、隣り合うトレンチ間の半導体部分を酸化
させる工程と、 を含むことを特徴とする半導体装置の製造方法。19. A step of forming a plurality of trench grooves on a surface portion of a semiconductor substrate from the surface thereof, a step of depositing a conductive film on an inner surface of the trench groove, and a step of heat-treating the impurity ions from the conductive film to the semiconductor substrate. And a step of heating the semiconductor substrate to oxidize the conductive film, and heating the semiconductor substrate to leave a groove in a central portion of the trench groove on a side surface and a bottom surface of the trench groove. And a step of heating the semiconductor substrate to fill each trench groove with an oxide film and oxidize a semiconductor portion between adjacent trenches. Manufacturing method.
複数のトレンチ溝を形成する工程と、 前記トレンチ溝の内面に導電膜を堆積する工程と、 熱処理により前記導電膜より不純物イオンを前記半導体
基板に拡散する工程と、 前記半導体基板を加熱して前記導電膜を酸化する工程
と、 前記半導体基板を加熱して各トレンチ溝の中央部分に溝
を残した状態で各トレンチ溝の側面および底面に沿って
酸化膜を形成するとともに、隣り合うトレンチ間の半導
体部分を酸化させる工程と、 各トレンチ溝の中央部分に残った前記溝内に酸化物を堆
積させて前記溝を酸化物で埋める工程と、 を含むことを特徴とする半導体装置の製造方法。20. A step of forming a plurality of trench grooves on a surface portion of a semiconductor substrate from the surface, a step of depositing a conductive film on an inner surface of the trench groove, and a step of heat-treating the impurity ions from the conductive film to the semiconductor substrate. And a step of heating the semiconductor substrate to oxidize the conductive film, and heating the semiconductor substrate to leave a groove at the center of each trench groove on the side surface and the bottom surface of each trench groove. Forming an oxide film along with oxidizing the semiconductor portion between adjacent trenches; and depositing an oxide in the trench remaining in the central portion of each trench groove to fill the trench with the oxide. A method of manufacturing a semiconductor device, comprising:
子状であることを特徴とする請求項５，６，９，１０，
１５，１６，１９および２０のいずれかに記載の半導体
装置の製造方法。21. The planar shape of the plurality of trench grooves is a lattice shape.
21. A method for manufacturing a semiconductor device according to any one of 15, 16, 19 and 20.
であることを特徴とする請求項１２ないし２０のいずれ
かに記載の半導体装置の製造方法。22. The method of manufacturing a semiconductor device according to claim 12, wherein the conductive film is a doped polysilicon film.
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- 2002-04-15 JP JP2002111411A patent/JP2003037267A/en active Pending
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