JP2003018839A - Switching power unit - Google Patents

Switching power unit

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JP2003018839A
JP2003018839A JP2001197881A JP2001197881A JP2003018839A JP 2003018839 A JP2003018839 A JP 2003018839A JP 2001197881 A JP2001197881 A JP 2001197881A JP 2001197881 A JP2001197881 A JP 2001197881A JP 2003018839 A JP2003018839 A JP 2003018839A
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Abstract

PROBLEM TO BE SOLVED: To suppress the power loss at ON of a main switching element by reducing the power loss in the snubber circuit of a switching power unit and reducing the voltage applied to the snubber circuit. SOLUTION: This switching power unit is equipped with a MOS-FET (51) for a snubber which is connected in series to a snubber circuit (8) and besides is turned on only immediately after the MOS-FET (3) is turned off, a differentiating circuit (52) which detects the counter electromotive force generated in the primary winding (2a) of a transformer (2) immediately after the MOS-FET (3) is turned off, an operational amplifier (55) which generates an output signal on high voltage (H) level when the differenting circuit (52) detects the counter electromotive force, and an ON period extension circuit (56) which extends the period of the output signal of the operational amplifier (55) and gives an ON signal VG2 to the gate terminal of the MOS-FET (3).

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明はスイッチング電源装
置、特にスナバ回路での電力損失を低減すると共にスナ
バ回路に印加される電圧を低減して主スイッチング素子
のオン時の電力損失の抑制を図ったスイッチング電源装
置に属する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention reduces power loss in a switching power supply device, particularly a snubber circuit, and also reduces the voltage applied to the snubber circuit to suppress power loss when the main switching element is on. Belongs to the switching power supply.

【0002】[0002]

【従来の技術】従来から一般的に広く使用されているフ
ライバック方式のスイッチング電源装置を図3に示す。
図3に示すスイッチング電源装置は、交流電源に接続さ
れた整流回路又はバッテリ(蓄電池)等で構成された直
流電源(1)と、1次巻線(2a)及び2次巻線(2b)を有する
トランス(2)と、主スイッチング素子としてのMOS-F
ET(MOS型電界効果トランジスタ)(3)と、整流ダ
イオード(4)及び平滑コンデンサ(5)を有する整流平滑回
路(6)と、MOS-FET(3)をオン・オフ制御する制御
回路(7)と、直列に接続されたコンデンサ(9)及び抵抗(1
0)から成るスナバ回路(8)とを備えている。トランス(2)
の1次巻線(2a)及びMOS-FET(3)は直流電源(1)に
対して直列に接続される。整流平滑回路(6)は、トラン
ス(2)の2次巻線(2b)と負荷(11)との間に接続され、負
荷(11)に電圧VOの直流電力を供給する。制御回路(7)
は、トランス(2)のリセット期間の終了後にMOS-FE
T(3)をオン状態にし、負荷(11)の電圧VOのレベルが出
力電圧の目標値を規定する基準電圧のレベルを超えたと
きにMOS-FET(3)をオフ状態にすることにより、負
荷(11)に印加される直流出力電圧VOのレベルを一定に
保持する。スナバ回路(8)は、トランス(2)の1次巻線(2
a)と並列に接続され、トランス(2)のリセット時に発生
するサージ電圧及びサージ電流を吸収する。
2. Description of the Related Art FIG. 3 shows a flyback type switching power supply device which has been widely used conventionally.
The switching power supply device shown in FIG. 3 includes a DC power supply (1) composed of a rectifier circuit or a battery (storage battery) connected to an AC power supply, a primary winding (2a) and a secondary winding (2b). The transformer (2) and the MOS-F as the main switching element
A ET (MOS field effect transistor) (3), a rectifying / smoothing circuit (6) having a rectifying diode (4) and a smoothing capacitor (5), and a control circuit (7) for controlling ON / OFF of a MOS-FET (3). ), And a capacitor (9) and a resistor (1
0) and a snubber circuit (8). Transformer (2)
The primary winding (2a) and the MOS-FET (3) are connected to the DC power supply (1) in series. The rectifying / smoothing circuit (6) is connected between the secondary winding (2b) of the transformer (2) and the load (11) and supplies the load (11) with DC power of the voltage V O. Control circuit (7)
Is the MOS-FE after the reset period of the transformer (2) is completed.
By turning on T (3) and turning off the MOS-FET (3) when the level of the voltage V O of the load (11) exceeds the level of the reference voltage defining the target value of the output voltage. , The level of the DC output voltage V O applied to the load (11) is kept constant. The snubber circuit (8) is the primary winding (2
It is connected in parallel with a) and absorbs the surge voltage and current generated when the transformer (2) is reset.

【0003】図3に示すスイッチング電源装置の動作は
以下の通りである。図4(A)に示すように、時刻t1
て制御回路(7)からMOS-FET(3)のゲート端子に高
い電圧(H)レベルの制御パルス信号VG1が付与され、M
OS-FET(3)がオン状態になると、直流電源(1)から
トランス(2)の1次巻線(2a)及びMOS-FET(3)を介
して電流が流れ、トランス(2)にエネルギが蓄積され
る。これにより、図4(B)に示すようにMOS-FET
(3)のドレイン−ソース端子間の電圧VDSが0[V]まで
急速に降下すると共にドレイン電流IDが図4(C)に示
すように直線的に上昇する。このとき、トランス(2)の
2次巻線(2b)から整流平滑回路(6)を構成する整流ダイ
オード(4)に逆方向の電圧が印加されて非導通状態とな
るから、図4(D)に示すように整流ダイオード(4)には
電流ID1が流れず、トランス(2)から負荷(11)へのエネ
ルギの伝達は行なわれない。また、スナバ回路(8)のコ
ンデンサ(9)の電圧VC1は図4(E)に示すように直流電
源(1)の電源電圧VINと逆極性の電圧に略等しい。
The operation of the switching power supply device shown in FIG. 3 is as follows. As shown in FIG. 4A, at time t 1, a control pulse signal V G1 of high voltage (H) level is applied from the control circuit (7) to the gate terminal of the MOS-FET (3), and M
When the OS-FET (3) is turned on, a current flows from the DC power supply (1) through the primary winding (2a) of the transformer (2) and the MOS-FET (3), and the energy is supplied to the transformer (2). Is accumulated. As a result, as shown in FIG. 4 (B), the MOS-FET
The voltage V DS between the drain and source terminals of (3) rapidly drops to 0 [V], and the drain current ID increases linearly as shown in FIG. 4 (C). At this time, a voltage in the reverse direction is applied from the secondary winding (2b) of the transformer (2) to the rectifying diode (4) forming the rectifying and smoothing circuit (6) to bring it into a non-conducting state. ), The current I D1 does not flow through the rectifier diode (4), and energy is not transferred from the transformer (2) to the load (11). Further, the voltage V C1 of the capacitor (9) of the snubber circuit (8) is substantially equal to the power source voltage V IN of the DC power source (1) and the reverse polarity voltage as shown in FIG. 4 (E).

【0004】次に、時刻t2にて制御回路(7)からMOS
-FET(3)のゲート端子に付与される制御パルス信号V
G1が図4(A)に示すように高い電圧(H)レベルから低い
電圧(L)レベルとなり、MOS-FET(3)がオン状態か
らオフ状態になると、図4(B)に示すようにMOS-F
ET(3)のドレイン−ソース端子間の電圧VDSが急速に
上昇すると共にドレイン電流IDが図4(C)に示すよう
に略ゼロとなる。これにより、トランス(2)の2次巻線
(2a)から整流平滑回路(6)の整流ダイオード(4)に順方向
の電圧が印加されて導通状態となるので、トランス(2)
に蓄積されたエネルギが2次巻線(2b)から整流平滑回路
(6)を介して負荷(11)に供給され、トランス(2)がリセッ
トされる。このため、図4(D)に示すように整流平滑回
路(6)の整流ダイオード(4)に電流ID1が流れ、トランス
(2)の蓄積エネルギの放出に伴って徐々に減少する。こ
のとき、トランス(2)の1次巻線(2a)に発生する逆起電
力によりフライバック電圧VFBが発生すると共にトラン
ス(2)の漏れインダクタンスの蓄積エネルギにより振動
波状のサージ電圧VSR及びサージ電流が発生するので、
図4(E)に示すようにスナバ回路(8)のコンデンサ(9)の
電圧VC1はトランス(2)の1次巻線(2a)に発生するフラ
イバック電圧VFBにサージ電圧VSRが重畳された電圧に
等しくなる。振動波状のサージ電圧VSR及びサージ電流
はスナバ回路(8)の抵抗(10)で消費されて減衰して行く
ので、トランス(2)のリセット期間の終了間際にスナバ
回路(8)のコンデンサ(9)の電圧VC1はトランス(2)の1
次巻線(2a)のフライバック電圧VFBに収束する。一方、
MOS-FET(3)のドレイン−ソース端子間の電圧VDS
は、図4(B)に示すように直流電源(1)の電源電圧VIN
とトランス(2)の1次巻線(2a)に発生したフライバック
電圧VFB及びサージ電圧VS Rの重畳電圧との加算電圧に
等しくなり、トランス(2)のリセット期間の終了間際に
直流電源(1)の電源電圧VINとトランス(2)の1次巻線(2
a)のフライバック電圧VFBとの加算電圧に収束する。
Next, at time t 2, the control circuit (7) switches the MOS
-Control pulse signal V applied to the gate terminal of FET (3)
When G1 changes from a high voltage (H) level to a low voltage (L) level as shown in FIG. 4 (A) and the MOS-FET (3) changes from an on state to an off state, as shown in FIG. 4 (B). MOS-F
The voltage V DS between the drain and source terminals of ET (3) rises rapidly and the drain current ID becomes almost zero as shown in FIG. 4 (C). This allows the secondary winding of the transformer (2)
Since a forward voltage is applied from (2a) to the rectifying diode (4) of the rectifying and smoothing circuit (6) to make it conductive, the transformer (2)
Energy stored in the rectifying and smoothing circuit from the secondary winding (2b)
It is supplied to the load (11) via (6) and the transformer (2) is reset. Therefore, as shown in FIG. 4D, the current I D1 flows through the rectifying diode (4) of the rectifying and smoothing circuit (6), and the transformer I
It gradually decreases with the release of stored energy in (2). At this time, the flyback voltage V FB is generated by the counter electromotive force generated in the primary winding (2a) of the transformer (2), and the surge voltage V SR and the oscillating wave surge voltage V SR are generated by the stored energy of the leakage inductance of the transformer (2). Because surge current is generated,
As shown in FIG. 4 (E), the voltage V C1 of the capacitor (9) of the snubber circuit (8) is the flyback voltage V FB generated in the primary winding (2a) of the transformer (2) and the surge voltage V SR is It is equal to the superimposed voltage. The oscillating wave surge voltage V SR and the surge current are consumed and attenuated by the resistor (10) of the snubber circuit (8), so that the capacitor () of the snubber circuit (8) is discharged at the end of the reset period of the transformer (2). The voltage V C1 of 9) is 1 of the transformer (2).
It converges on the flyback voltage V FB of the next winding (2a). on the other hand,
Voltage V DS between the drain and source terminals of MOS-FET (3)
Is the power supply voltage V IN of the DC power supply (1) as shown in FIG.
And it is equal to sum voltage of the primary winding (2a) to the superposed voltage of the flyback voltage V FB and surge voltage V S R generated in the transformer (2), a direct current just before the end of the reset period of the transformer (2) The power supply voltage V IN of the power supply (1) and the primary winding (2
It converges to the added voltage of the flyback voltage V FB of a).

【0005】時刻t3にてトランス(2)の蓄積エネルギの
放出が完了し、トランス(2)のリセット期間が終了する
と、図4(D)に示すように整流平滑回路(6)の整流ダイ
オード(4)に電流ID1が流れなくなり、整流ダイオード
(4)が非導通状態となる。このとき、図4(E)に示すよ
うにスナバ回路(8)のコンデンサ(9)の電圧VC1が再び減
衰振動しながら次第に0[V]に収束する。これと同時
に、MOS-FET(3)のドレイン−ソース端子間の電圧
DSが図4(B)に示すように再び減衰振動しながら次第
に直流電源(1)の電源電圧VINに収束する。そして、時
刻t4にて制御回路(7)からMOS-FET(3)のゲート端
子に付与される制御パルス信号VG1が図4(A)に示すよ
うに低い電圧(L)レベルから高い電圧(H)レベルとな
り、MOS-FET(3)がオフ状態からオン状態になる
と、直流電源(1)からトランス(2)の1次巻線(2a)及びM
OS-FET(3)を介して電流が流れ、トランス(2)にエ
ネルギが蓄積される。これにより、図4(B)に示すよう
にMOS-FET(3)のドレイン−ソース端子間の電圧V
DSが0[V]まで急速に降下すると共にドレイン電流ID
が図4(C)に示すように直線的に上昇する。また、図4
(E)に示すようにスナバ回路(8)のコンデンサ(9)の電圧
C1が直流電源(1)の電源電圧VINと逆極性の電圧に略
等しくなる。
At time t 3, when the discharge of the stored energy of the transformer (2) is completed and the reset period of the transformer (2) ends, the rectifying diode of the rectifying / smoothing circuit (6) as shown in FIG. 4 (D). The current I D1 stops flowing in (4), and the rectifier diode
(4) becomes non-conductive. At this time, as shown in FIG. 4 (E), the voltage V C1 of the capacitor (9) of the snubber circuit (8) gradually attenuates and converges to 0 [V] again. At the same time, the voltage V DS between the drain and source terminals of the MOS-FET (3) gradually converges to the power supply voltage V IN of the DC power supply (1) while oscillating again as shown in FIG. 4 (B). Then, at time t 4, the control pulse signal V G1 applied from the control circuit (7) to the gate terminal of the MOS-FET (3) changes from the low voltage (L) level to the high voltage as shown in FIG. 4 (A). When the level becomes (H) and the MOS-FET (3) changes from the off state to the on state, the DC power supply (1) turns the primary winding (2a) of the transformer (2) and M
A current flows through the OS-FET (3), and energy is stored in the transformer (2). As a result, as shown in FIG. 4B, the voltage V between the drain and source terminals of the MOS-FET (3) is
DS rapidly drops to 0 [V] and drain current I D
Rises linearly as shown in FIG. Also, FIG.
As shown in (E), the voltage V C1 of the capacitor (9) of the snubber circuit (8) becomes substantially equal to the voltage of the opposite polarity to the power supply voltage V IN of the DC power supply (1).

【0006】[0006]

【発明が解決しようとする課題】図3に示す従来のスイ
ッチング電源装置では、MOS-FET(3)のオン時には
直流電源(1)の電源電圧VINがスナバ回路(8)の両端に印
加され、MOS-FET(3)のオフ時にはトランス(2)の
1次巻線(2a)に発生するフライバック電圧VFBと振動波
状のサージ電圧VSRがスナバ回路(8)の両端に印加され
るため、MOS-FET(3)のオン時及びオフ時の何れの
場合にもスナバ回路(8)に電流が流れ、スナバ回路(8)内
の抵抗(10)での電力損失が大きくなる問題点があった。
また、スナバ回路(8)により吸収されるトランス(2)のフ
ライバックエネルギはコンデンサ(9)の静電容量とMO
S-FET(3)のオフ時のスナバ回路(8)への印加電圧の
2乗との積に等しいから、スナバ回路(8)内のコンデン
サ(9)の静電容量を大きくすればMOS-FET(3)のオ
フ時にスナバ回路(8)に印加される電圧を低く抑えるこ
とができるが、MOS-FET(3)のオン時にはスナバ回
路(8)内のコンデンサ(9)からMOS-FET(3)へ放出さ
れるエネルギが大きくなる。したがって、スナバ回路
(8)内のコンデンサ(9)の静電容量を無闇に大きくする
と、MOS-FET(3)のオン時の電力損失が増加する問
題点が生ずる。
In the conventional switching power supply device shown in FIG. 3, when the MOS-FET (3) is turned on, the power supply voltage V IN of the DC power supply (1) is applied to both ends of the snubber circuit (8). , When the MOS-FET (3) is off, the flyback voltage V FB generated in the primary winding (2a) of the transformer (2) and the oscillating wave surge voltage V SR are applied to both ends of the snubber circuit (8). Therefore, the current flows through the snubber circuit (8) both when the MOS-FET (3) is on and when it is off, and the power loss in the resistor (10) in the snubber circuit (8) increases. was there.
The flyback energy of the transformer (2) absorbed by the snubber circuit (8) is the capacitance of the capacitor (9) and the MO.
Since it is equal to the product of the square of the voltage applied to the snubber circuit (8) when the S-FET (3) is off, if the capacitance of the capacitor (9) in the snubber circuit (8) is increased, the MOS- The voltage applied to the snubber circuit (8) can be suppressed to a low level when the FET (3) is turned off, but when the MOS-FET (3) is turned on, the capacitor (9) in the snubber circuit (8) changes the MOS-FET (8). The energy released to 3) becomes large. Therefore, the snubber circuit
Increasing the capacitance of the capacitor (9) in (8) unnecessarily increases the power loss when the MOS-FET (3) is turned on.

【0007】そこで、本発明はスナバ回路での電力損失
を低減できると共にスナバ回路に印加される電圧を低減
して主スイッチング素子のオン時の電力損失を抑制でき
るスイッチング電源装置を提供することを目的とする。
Therefore, an object of the present invention is to provide a switching power supply device capable of reducing the power loss in the snubber circuit and reducing the voltage applied to the snubber circuit to suppress the power loss when the main switching element is on. And

【0008】[0008]

【課題を解決するための手段】本発明によるスイッチン
グ電源装置は、直流電源(1)に対して直列に接続された
トランス(2)の1次巻線(2a)及び主スイッチング素子(3)
と、トランス(2)の2次巻線(2b)に接続され且つ直流出
力(VO)を負荷(11)に供給する整流平滑回路(6)と、主ス
イッチング素子(3)をオン・オフ制御する制御回路(7)
と、1次巻線(2a)と並列に接続され且つトランス(2)の
リセット時に発生するサージを吸収するスナバ回路(8)
とを備えている。制御回路(7)は、トランス(2)のリセッ
ト期間の終了後に主スイッチング素子(3)をオン状態に
し、負荷(11)の電圧(VO)のレベルが基準電圧のレベルを
超えたときに主スイッチング素子(3)をオフ状態にす
る。本発明のスイッチング電源装置では、主スイッチン
グ素子(3)がオフした直後にのみオン状態となる補助ス
イッチング素子(51)をスナバ回路(8)と直列に接続す
る。
A switching power supply device according to the present invention comprises a primary winding (2a) of a transformer (2) and a main switching element (3) connected in series to a DC power supply (1).
And a rectifying / smoothing circuit (6) connected to the secondary winding (2b) of the transformer (2) and supplying a DC output (V O ) to the load (11), and turning on / off the main switching element (3). Control circuit to control (7)
And a snubber circuit (8) that is connected in parallel with the primary winding (2a) and absorbs the surge that occurs when the transformer (2) is reset.
It has and. The control circuit (7) turns on the main switching element (3) after the completion of the reset period of the transformer (2), and when the level of the voltage (V O ) of the load (11) exceeds the level of the reference voltage. Turn off the main switching device (3). In the switching power supply device of the present invention, the auxiliary switching element (51) that is turned on only immediately after the main switching element (3) is turned off is connected in series with the snubber circuit (8).

【0009】主スイッチング素子(3)がオフした直後に
補助スイッチング素子(51)をオン状態にすると、トラン
ス(2)の1次巻線(2a)に発生する逆起電力によりサージ
電圧が発生してスナバ回路(8)に電流が流れ、サージが
吸収される。主スイッチング素子(3)がオフした直後以
外は補助スイッチング素子(51)はオフ状態であるから、
スナバ回路(8)には電流が流れない。このため、スナバ
回路(8)に印加される電圧は主スイッチング素子(3)のオ
フ時にトランス(2)の1次巻線(2a)に発生する電圧のみ
となる。また、主スイッチング素子(3)のオン時は補助
スイッチング素子(51)がオフ状態であるから、スナバ回
路(8)から主スイッチング素子(3)へのエネルギの放出は
行なわれない。したがって、スナバ回路(8)での電力損
失を低減できると共にスナバ回路(8)に印加される電圧
を低減して主スイッチング素子(3)のオン時の電力損失
を抑制することが可能となる。
When the auxiliary switching element (51) is turned on immediately after the main switching element (3) is turned off, a surge voltage is generated by the counter electromotive force generated in the primary winding (2a) of the transformer (2). Current flows through the snubber circuit (8) and the surge is absorbed. The auxiliary switching element (51) is in the off state except immediately after the main switching element (3) is turned off.
No current flows in the snubber circuit (8). Therefore, the voltage applied to the snubber circuit (8) is only the voltage generated in the primary winding (2a) of the transformer (2) when the main switching element (3) is off. Further, when the main switching element (3) is on, the auxiliary switching element (51) is in the off state, so that energy is not released from the snubber circuit (8) to the main switching element (3). Therefore, it is possible to reduce the power loss in the snubber circuit (8) and reduce the voltage applied to the snubber circuit (8) to suppress the power loss when the main switching element (3) is on.

【0010】本発明の一実施の形態では、スナバ回路
(8)は直列に接続されたコンデンサ(9)及び抵抗(10)を有
する。コンデンサ(9)に印加される電圧が主スイッチン
グ素子(3)のオフ時にトランス(2)の1次巻線(2a)に発生
する電圧とサージ電圧のみとなるから、コンデンサ(9)
は静電容量の小さい小形のものでよい。したがって、抵
抗(10)も容量の小さい小形のものでよいため、スナバ回
路(8)を小型化できる利点がある。
In one embodiment of the present invention, a snubber circuit
(8) has a capacitor (9) and a resistor (10) connected in series. Since the voltage applied to the capacitor (9) is only the voltage and surge voltage generated in the primary winding (2a) of the transformer (2) when the main switching element (3) is off, the capacitor (9)
May be a small one having a small capacitance. Therefore, the resistor (10) may also be a small one having a small capacitance, which is advantageous in that the snubber circuit (8) can be downsized.

【0011】また、本発明の一実施の形態では、主スイ
ッチング素子(3)がオフした直後にトランス(2)の1次巻
線(2a)に発生する逆起電力を検出する逆起電力検出手段
(52)と、逆起電力検出手段(52)が逆起電力を検出したと
きに補助スイッチング素子(51)の制御端子にオン信号を
付与する駆動手段(55)とを備えている。これにより、主
スイッチング素子(3)がオフした直後にのみ補助スイッ
チング素子(51)をオン状態にしてスナバ回路(8)に電流
を流すことができるので、主スイッチング素子(3)がオ
フした直後にトランス(2)の1次巻線(2a)に発生するサ
ージを確実に吸収できる利点がある。実際には、抵抗(5
3)及びコンデンサ(54)を有し且つ主スイッチング素子
(3)のオフ時にトランス(2)の1次巻線(2a)に発生する逆
極性の電圧(VFB)の微分電圧を発生する微分回路で逆起
電力検出手段(52)が構成され、微分回路から微分電圧が
出力されたときに補助スイッチング素子(51)をオン状態
にする出力信号を発生する演算増幅器で駆動手段(55)が
構成される。
Further, in one embodiment of the present invention, the back electromotive force detection for detecting the back electromotive force generated in the primary winding (2a) of the transformer (2) immediately after the main switching element (3) is turned off. means
(52) and a drive means (55) for applying an ON signal to the control terminal of the auxiliary switching element (51) when the back electromotive force detection means (52) detects the back electromotive force. As a result, the auxiliary switching element (51) can be turned on and current can be passed through the snubber circuit (8) only immediately after the main switching element (3) is turned off. Besides, there is an advantage that the surge generated in the primary winding (2a) of the transformer (2) can be surely absorbed. In practice, the resistance (5
3) and capacitor (54) and main switching element
The counter electromotive force detection means (52) is configured by a differentiation circuit that generates a differential voltage of the reverse polarity voltage (V FB ) generated in the primary winding (2a) of the transformer (2) when (3) is off, The driving means (55) is composed of an operational amplifier that generates an output signal that turns on the auxiliary switching element (51) when a differential voltage is output from the differentiating circuit.

【0012】更に、本発明の一実施の形態では、駆動手
段(55)から出力されるオン信号の出力期間を延長するオ
ン期間延長手段(56)を備えているので、トランス(2)の
1次巻線(2a)に発生するサージの減衰時間が比較的長期
間に亘る場合でもスナバ回路(8)によりサージを確実に
吸収できる利点がある。
Further, according to the embodiment of the present invention, since the ON period extending means (56) for extending the output period of the ON signal output from the driving means (55) is provided, the transformer (2) is configured to have the following structure. There is an advantage that the snubber circuit (8) can surely absorb the surge even if the decay time of the surge generated in the secondary winding (2a) is relatively long.

【0013】[0013]

【発明の実施の形態】以下、本発明によるスイッチング
電源装置の一実施の形態を図1及び図2に基づいて説明
する。但し、これらの図面では図3及び図4と実質的に
同一の箇所には同一の符号を付し、その説明を省略す
る。本実施の形態のスイッチング電源装置は、図1に示
すように、MOS-FET(3)がオフした直後にのみオン
状態となる補助スイッチング素子としてのスナバ用MO
S-FET(51)を図3に示す従来のスイッチング電源装
置のスナバ回路(8)と直列に接続し、MOS-FET(3)
がオフした直後にトランス(2)の1次巻線(2a)に発生す
る逆起電力を検出する逆起電力検出手段としての微分回
路(52)と、微分回路(52)が逆起電力を検出したときに高
い電圧(H)レベルの出力信号を発生する駆動手段として
の演算増幅器(55)と、演算増幅器(55)の出力信号の高い
電圧(H)レベルの期間を延長するオン期間延長手段とし
てのオン期間延長回路(56)とを図3に示す従来のスイッ
チング電源装置に追加したものである。微分回路(52)
は、直列に接続された抵抗(53)及びコンデンサ(54)をト
ランス(2)の1次巻線(2a)と並列に接続して構成され、
MOS-FET(3)のオフ時にトランス(2)の1次巻線(2
a)に発生する逆極性のフライバック電圧VFBの微分電圧
Aを抵抗(53)及びコンデンサ(54)の接続点Aから出力
する。なお、微分回路(52)のコンデンサ(54)の静電容量
値はスナバ回路(8)のコンデンサ(9)の静電容量の1/1
0倍程度の値が選択され、微分回路(52)の抵抗(53)の抵
抗値はスナバ回路(8)の抵抗(10)の抵抗値の1/10倍よ
り小さい値が選択される。演算増幅器(55)は、反転入力
端子(-)が微分回路(52)を構成する抵抗(53)及びコンデ
ンサ(54)の接続点Aに接続され、非反転入力端子(+)が
微分回路(52)の抵抗(53)とトランス(2)の1次巻線(2a)
との接続点Bに接続され、微分回路(52)の微分電圧VA
が接続点Bの電圧レベルを超えたときに高い電圧(H)レ
ベルの出力信号を発生する。オン期間延長回路(56)は、
演算増幅器(55)の出力端子とスナバ用MOS-FET(5
1)のゲート端子との間に接続された抵抗(57)と、抵抗(5
7)と並列に接続されたダイオード(58)と、スナバ用MO
S-FET(51)のゲート端子とソース端子との間に接続
されたコンデンサ(59)とから構成される。その他の構成
は、図3に示す従来のスイッチング電源装置と略同様で
ある。
BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of a switching power supply device according to the present invention will be described below with reference to FIGS. However, in these drawings, the substantially same portions as those in FIGS. 3 and 4 are denoted by the same reference numerals, and the description thereof will be omitted. As shown in FIG. 1, the switching power supply device according to the present embodiment is a snubber MO as an auxiliary switching element that is turned on only immediately after the MOS-FET (3) is turned off.
The S-FET (51) is connected in series with the snubber circuit (8) of the conventional switching power supply device shown in FIG. 3, and the MOS-FET (3) is connected.
The differential circuit (52) as the counter electromotive force detection means for detecting the counter electromotive force generated in the primary winding (2a) of the transformer (2) immediately after the switch is turned off, and the differentiating circuit (52) An operational amplifier (55) as a driving means for generating a high voltage (H) level output signal when detected, and an ON period extension for extending the high voltage (H) level period of the output signal of the operational amplifier (55) The ON period extension circuit (56) as means is added to the conventional switching power supply device shown in FIG. Differentiator (52)
Is configured by connecting a resistor (53) and a capacitor (54) connected in series with the primary winding (2a) of the transformer (2) in parallel,
When the MOS-FET (3) is off, the primary winding (2
The differential voltage V A of the reverse polarity flyback voltage V FB generated in a) is output from the connection point A of the resistor (53) and the capacitor (54). The capacitance value of the capacitor (54) of the differentiating circuit (52) is 1/1 of the capacitance value of the capacitor (9) of the snubber circuit (8).
A value of about 0 times is selected, and a resistance value of the resistor (53) of the differentiating circuit (52) is selected to be smaller than 1/10 times the resistance value of the resistor (10) of the snubber circuit (8). In the operational amplifier (55), the inverting input terminal (-) is connected to the connection point A of the resistor (53) and the capacitor (54) forming the differentiating circuit (52), and the non-inverting input terminal (+) is the differentiating circuit ( 52) resistor (53) and transformer (2) primary winding (2a)
Is connected to the connection point B with the differential voltage V A of the differential circuit (52)
Generates a high voltage (H) level output signal when the voltage exceeds the voltage level at the connection point B. The ON period extension circuit (56)
Output terminal of operational amplifier (55) and snubber MOS-FET (5
The resistor (57) connected between the gate terminal of 1) and the resistor (5
7) and a diode (58) connected in parallel with the snubber MO
It is composed of a capacitor (59) connected between the gate terminal and the source terminal of the S-FET (51). Other configurations are substantially the same as those of the conventional switching power supply device shown in FIG.

【0014】図1に示す構成において、図2(A)に示す
ように時刻t1にて制御回路(7)からMOS-FET(3)の
ゲート端子に高い電圧(H)レベルの制御パルス信号VG1
が付与され、MOS-FET(3)がオン状態になると、直
流電源(1)からトランス(2)の1次巻線(2a)及びMOS-
FET(3)を介して電流が流れ、トランス(2)にエネルギ
が蓄積される。これにより、図2(B)に示すようにMO
S-FET(3)のドレイン−ソース端子間の電圧VDSが0
[V]まで急速に降下すると共にドレイン電流I Dが図2
(C)に示すように直線的に上昇する。このとき、トラン
ス(2)の2次巻線(2b)から整流平滑回路(6)を構成する整
流ダイオード(4)に逆方向の電圧が印加されて非導通状
態となるから、図2(D)に示すように整流ダイオード
(4)には電流ID1が流れず、トランス(2)から負荷(11)へ
のエネルギの伝達は行なわれない。また、このときスナ
バ用MOS-FET(51)はオフ状態であるから、スナバ
回路(8)のコンデンサ(9)の電圧VC1は図2(F)に示すよ
うに時刻t1以前のMOS-FET(3)のオフ時にトラン
ス(2)の1次巻線(2a)に発生したフライバック電圧VFB
と略同等の電圧に保持されている。
In the structure shown in FIG. 1, shown in FIG.
Like time t1From the control circuit (7) to the MOS-FET (3)
Control pulse signal V of high voltage (H) level at the gate terminalG1
Is given and the MOS-FET (3) is turned on, the
Current source (1) to primary winding (2a) of transformer (2) and MOS-
A current flows through the FET (3), and energy is transferred to the transformer (2).
Is accumulated. As a result, as shown in FIG.
Voltage V between the drain and source terminals of S-FET (3)DSIs 0
It rapidly drops to [V] and drain current I DIs Figure 2
It rises linearly as shown in (C). At this time,
Of the rectifying and smoothing circuit (6) from the secondary winding (2b) of the switch (2)
The reverse voltage is applied to the current diode (4)
As shown in FIG. 2 (D), the rectifier diode
The current I is in (4)D1Flow from the transformer (2) to the load (11)
Energy transfer is not performed. Also, at this time
Since the MOS-FET (51) for the bus is off,
Voltage V of capacitor (9) of circuit (8)C1Is shown in Fig. 2 (F)
Sea urchin time t1When the previous MOS-FET (3) is off
Flyback voltage V generated in the primary winding (2a) of the switch (2)FB
Is maintained at a voltage substantially equal to.

【0015】次に、時刻t2にて制御回路(7)からMOS
-FET(3)のゲート端子に付与される制御パルス信号V
G1が図2(A)に示すように高い電圧(H)レベルから低い
電圧(L)レベルとなり、MOS-FET(3)がオン状態か
らオフ状態になると、図2(B)に示すようにMOS-F
ET(3)のドレイン−ソース端子間の電圧VDSが急速に
上昇すると共にドレイン電流IDが図2(C)に示すよう
に略ゼロとなる。これにより、トランス(2)の2次巻線
(2a)から整流平滑回路(6)の整流ダイオード(4)に順方向
の電圧が印加されて導通状態となるので、トランス(2)
に蓄積されたエネルギが2次巻線(2b)から整流平滑回路
(6)を介して負荷(11)に供給され、トランス(2)がリセッ
トされる。このため、図2(D)に示すように整流平滑回
路(6)の整流ダイオード(4)に電流ID1が流れ、トランス
(2)の蓄積エネルギの放出に伴って徐々に減少する。こ
のとき、トランス(2)の1次巻線(2a)に発生する逆起電
力によりフライバック電圧VFBが発生すると共にトラン
ス(2)の漏れインダクタンスの蓄積エネルギにより振動
波状のサージ電圧VSR及びサージ電流が発生し、微分回
路(52)の抵抗(53)及びコンデンサ(54)の接続点Aにスパ
イク状の微分電圧V Aが発生する。微分回路(52)の微分
電圧VAにより、図2(E)に示すように演算増幅器(55)
から高い電圧(H)レベルの出力信号が発生し、オン期間
延長回路(56)のダイオード(58)を介してコンデンサ(59)
が高い電圧(H)レベルまで急速に充電される。
Next, time t2Control circuit (7) to MOS
-Control pulse signal V applied to the gate terminal of FET (3)
G1Is low from high voltage (H) level as shown in FIG.
The voltage (L) level is reached and the MOS-FET (3) is in the ON state.
When it is turned off from the MOS-F, as shown in FIG.
Voltage V between the drain and source terminals of ET (3)DSIs rapidly
Drain current IDAs shown in Fig. 2 (C)
Is almost zero. This allows the secondary winding of the transformer (2)
Forward direction from (2a) to rectifying diode (4) of rectifying and smoothing circuit (6)
Voltage is applied and it becomes conductive, so transformer (2)
Energy stored in the rectifying and smoothing circuit from the secondary winding (2b)
It is supplied to the load (11) via (6) and the transformer (2) is reset.
To be Therefore, as shown in FIG.
The current I flows through the rectifier diode (4) of the path (6).D1Flows, transformer
It gradually decreases with the release of stored energy in (2). This
In the case of, the back electromotive force generated in the primary winding (2a) of the transformer (2)
Flyback voltage V due to forceFBOccurs and
Vibration due to the stored energy of the leakage inductance of the space (2)
Wavy surge voltage VSRAnd surge current is generated
Spare at the connection point A of the resistor (53) and the capacitor (54) of the path (52).
Iku-shaped differential voltage V AOccurs. Differentiation of the differentiation circuit (52)
Voltage VAAs a result, as shown in FIG. 2 (E), the operational amplifier (55)
Output signal of high voltage (H) level is generated from the
Capacitor (59) via diode (58) in extension circuit (56)
Is rapidly charged to a high voltage (H) level.

【0016】これにより、時刻t2にてスナバ用MOS-
FET(51)がオフ状態からオン状態となり、更にオン期
間延長回路(56)のコンデンサ(59)の電圧VG2が図2(E)
に示すように抵抗(57)により徐々に低下して行くので、
時刻t2以降はコンデンサ(59)の電圧VG2がスナバ用M
OS-FET(51)の閾値レベル以下に低下するまでオン
状態を保持する。よって、図2(F)に示すようにスナバ
回路(8)のコンデンサ(9)の電圧VC1はトランス(2)の1
次巻線(2a)に発生するフライバック電圧VFBに振動波状
のサージ電圧VSRが重畳された電圧に等しくなる。ここ
で、スナバ回路(8)のコンデンサ(9)の電圧VC1は時刻t
2以前からトランス(2)の1次巻線(2a)のフライバック電
圧VFBと略同等の電圧に保持されているため、コンデン
サ(9)に印加される電圧の変化が図3の場合に比較して
小さくなり、図4(E)に示す場合に比較してサージ電圧
SRのピーク値が抑えられる。また、振動波状のサージ
電圧VSR及びサージ電流はスナバ用MOS-FET(51)
のオン期間中にスナバ回路(8)の抵抗(10)で消費されて
減衰するため、スナバ回路(8)のコンデンサ(9)の電圧V
C1がトランス(2)の1次巻線(2a)のフライバック電圧V
FBに収束する。一方、MOS-FET(3)のドレイン−ソ
ース端子間の電圧VDSは、図2(B)に示すように直流電
源(1)の電源電圧VINとトランス(2)の1次巻線(2a)に発
生したフライバック電圧VFB及びサージ電圧VSRの重畳
電圧との加算電圧に等しくなり、トランス(2)のリセッ
ト期間の終了間際に直流電源(1)の電源電圧VINとトラ
ンス(2)の1次巻線(2a)のフライバック電圧VFBとの加
算電圧に収束する。
Thus, at time t2For snubber MOS-
FET (51) changes from OFF state to ON state.
Voltage V of capacitor (59) of extension circuit (56)G2Is shown in Fig. 2 (E)
As shown in, the resistance (57) gradually decreases, so
Time t2After that, the voltage V of the capacitor (59)G2Is for snubber
ON until it drops below the threshold level of OS-FET (51)
Hold the state. Therefore, as shown in FIG.
Voltage V of capacitor (9) of circuit (8)C1Is the transformer (1)
Flyback voltage V generated in the secondary winding (2a)FBVibration wavy
Surge voltage VSRBecomes equal to the superimposed voltage. here
Then, the voltage V of the capacitor (9) of the snubber circuit (8)C1Is time t
2The flyback power of the primary winding (2a) of the transformer (2) has been used for a long time.
Pressure VFBSince the voltage is kept almost equal to
Compared to the case of Fig. 3, the change of the voltage applied to the
The surge voltage becomes smaller than that shown in Fig. 4 (E).
VSRThe peak value of is suppressed. Also, vibration wave surge
Voltage VSRAnd surge current is snubber MOS-FET (51)
Consumed by the resistor (10) of the snubber circuit (8) during the on period of
Because of the attenuation, the voltage V of the capacitor (9) of the snubber circuit (8)
C1Is the flyback voltage V of the primary winding (2a) of the transformer (2)
FBConverge to. On the other hand, the drain-source of the MOS-FET (3)
Voltage between source terminals VDSIs a DC power source as shown in Fig. 2 (B).
Source (1) power supply voltage VINAnd the primary winding (2a) of the transformer (2)
Generated flyback voltage VFBAnd surge voltage VSRSuperposition of
Voltage is equal to the sum of the voltage and the reset voltage of the transformer (2).
Power supply voltage V of the DC power supply (1) near the end of theINAnd tiger
Flyback voltage V of the primary winding (2a) of the sensor (2)FBAddition of
It converges to the calculation voltage.

【0017】時刻t3にてトランス(2)の蓄積エネルギの
放出が完了し、トランス(2)のリセット期間が終了する
と、図2(D)に示すように整流平滑回路(6)の整流ダイ
オード(4)に電流ID1が流れなくなり、整流ダイオード
(4)が非導通状態となる。このとき、スナバ用MOS-F
ET(51)はオフ状態であるから、スナバ回路(8)のコン
デンサ(9)の放電は行なわれず、図2(F)に示すように
スナバ回路(8)のコンデンサ(9)の電圧VC1は時刻t3
前のレベルを保持する。これと同時に、MOS-FET
(3)のドレイン−ソース端子間の電圧VDSが図2(B)に
示すように減衰振動しながら次第に直流電源(1)の電源
電圧VINに収束する。そして、時刻t4にて制御回路(7)
からMOS-FET(3)のゲート端子に付与される制御パ
ルス信号VG1が図2(A)に示すように低い電圧(L)レベ
ルから高い電圧(H)レベルとなり、MOS-FET(3)が
オフ状態からオン状態になると、直流電源(1)からトラ
ンス(2)の1次巻線(2a)及びMOS-FET(3)を介して
電流が流れ、トランス(2)にエネルギが蓄積される。こ
れにより、図2(B)に示すようにMOS-FET(3)のド
レイン−ソース端子間の電圧VDSが0[V]まで急速に降
下すると共にドレイン電流IDが図2(C)に示すように
直線的に上昇する。また、スナバ用MOS-FET(51)
がオフ状態であるから、図2(F)に示すようにスナバ回
路(8)のコンデンサ(9)の電圧VC1は時刻t4以前のレベ
ルを保持する。
At time t 3, when the discharge of the stored energy of the transformer (2) is completed and the reset period of the transformer (2) ends, the rectifying diode of the rectifying / smoothing circuit (6) as shown in FIG. 2 (D). The current I D1 stops flowing in (4), and the rectifier diode
(4) becomes non-conductive. At this time, snubber MOS-F
Since the ET (51) is in the off state, the capacitor (9) of the snubber circuit (8) is not discharged, and the voltage V C1 of the capacitor (9) of the snubber circuit (8) as shown in FIG. Holds the level before time t 3 . At the same time, MOS-FET
The voltage V DS between the drain and source terminals of (3) gradually converges to the power supply voltage V IN of the DC power supply (1) while undergoing damping oscillation as shown in FIG. 2 (B). Then, at time t 4, the control circuit (7)
2A, the control pulse signal V G1 applied to the gate terminal of the MOS-FET (3) changes from a low voltage (L) level to a high voltage (H) level as shown in FIG. When is turned from the off state to the on state, current flows from the DC power supply (1) through the primary winding (2a) of the transformer (2) and the MOS-FET (3), and energy is accumulated in the transformer (2). It As a result, as shown in FIG. 2B, the voltage V DS between the drain and source terminals of the MOS-FET (3) rapidly drops to 0 [V], and the drain current ID becomes as shown in FIG. 2C. It rises linearly as shown. In addition, snubber MOS-FET (51)
2 is in the off state, the voltage V C1 of the capacitor (9) of the snubber circuit (8) holds the level before time t 4 as shown in FIG. 2 (F).

【0018】本実施の形態では、MOS-FET(3)がオ
フした直後にスナバ用MOS-FET(51)をオン状態に
すると、トランス(2)の1次巻線(2a)に発生する逆起電
力によりフライバック電圧VFBが発生すると共にトラン
ス(2)の漏れインダクタンスの蓄積エネルギにより振動
波状のサージ電圧VSR及びサージ電流が発生してスナバ
回路(8)に電流が流れ、サージ電圧VSR及びサージ電流
が吸収される。MOS-FET(3)がオフした直後以外は
スナバ用MOS-FET(51)はオフ状態であるから、ス
ナバ回路(8)には電流が流れない。このため、スナバ回
路(8)に印加される電圧はMOS-FET(3)のオフ時に
トランス(2)の1次巻線(2a)に発生するフライバック電
圧VFBのみとなる。また、MOS-FET(3)のオン時は
スナバ用MOS-FET(51)がオフ状態であるから、ス
ナバ回路(8)からMOS-FET(3)へのエネルギの放出
は行なわれない。したがって、スナバ回路(8)の抵抗(1
0)での電力損失がMOS-FET(3)がオフした直後のス
ナバ用MOS-FET(51)のオン期間中のみとなるの
で、スナバ回路(8)での電力損失を低減できる。また、
スナバ回路(8)に印加される電圧はMOS-FET(3)の
オフ時にトランス(2)の1次巻線(2a)に発生するフライ
バック電圧VFBのみとなるので、スナバ回路(8)に印加
される電圧を低減できる。また、MOS-FET(3)のオ
ン時はスナバ用MOS-FET(51)がオフ状態でスナバ
回路(8)からMOS-FET(3)へのエネルギの放出は行
なわれないので、MOS-FET(3)のオン時の電力損失
を抑制することが可能となる。また、スナバ回路(8)に
印加される電圧が低いため、スナバ回路(8)を構成する
コンデンサ(9)は静電容量の小さい小形のものでよく、
抵抗(10)も容量の小さい小形のものを使用できるため、
スナバ回路(8)を小型化できる利点がある。また、MO
S-FET(3)がオフした直後にトランス(2)の1次巻線
(2a)に発生する逆起電力を微分回路(52)にて検出し、微
分回路(52)が逆起電力を検出したときに演算増幅器(55)
からオン期間延長回路(56)を介してスナバ用MOS-F
ET(51)のゲート端子にオン信号VG2を付与するため、
MOS-FET(3)がオフした直後の僅かな期間にのみス
ナバ用MOS-FET(51)をオン状態にしてスナバ回路
(8)に電流を流すことができる。このため、MOS-FE
T(3)がオフした直後にトランス(2)の1次巻線(2a)に発
生するサージ電圧VSR及びサージ電流を確実に吸収でき
る利点がある。更に、オン期間延長回路(56)によりスナ
バ用MOS-FET(51)のオン期間を延長するため、ト
ランス(2)の1次巻線(2a)に発生するサージ電圧VSR
びサージ電流の減衰時間が比較的長期間に亘る場合でも
スナバ回路(8)によりサージ電圧VSR及びサージ電流を
確実に吸収できる利点がある。
In this embodiment, when the snubber MOS-FET (51) is turned on immediately after the MOS-FET (3) is turned off, the reverse winding generated in the primary winding (2a) of the transformer (2). The flyback voltage V FB is generated by the electromotive force, and the stored energy of the leakage inductance of the transformer (2) generates an oscillating wave-shaped surge voltage V SR and a surge current, which causes a current to flow through the snubber circuit (8), resulting in a surge voltage V SR and surge current are absorbed. Since the snubber MOS-FET (51) is in the off state except immediately after the MOS-FET (3) is turned off, no current flows in the snubber circuit (8). Therefore, the voltage applied to the snubber circuit (8) is only the flyback voltage V FB generated in the primary winding (2a) of the transformer (2) when the MOS-FET (3) is off. Further, when the MOS-FET (3) is on, the snubber MOS-FET (51) is in the off state, so that energy is not released from the snubber circuit (8) to the MOS-FET (3). Therefore, the snubber circuit (8) resistance (1
Since the power loss in 0) is only during the on period of the snubber MOS-FET (51) immediately after the MOS-FET (3) is turned off, the power loss in the snubber circuit (8) can be reduced. Also,
Since the voltage applied to the snubber circuit (8) is only the flyback voltage V FB generated in the primary winding (2a) of the transformer (2) when the MOS-FET (3) is off, the snubber circuit (8) The voltage applied to can be reduced. When the MOS-FET (3) is on, the snubber MOS-FET (51) is off and energy is not released from the snubber circuit (8) to the MOS-FET (3). It is possible to suppress the power loss when (3) is turned on. Further, since the voltage applied to the snubber circuit (8) is low, the capacitor (9) that constitutes the snubber circuit (8) may be a small one with a small electrostatic capacitance,
Since the resistor (10) can also be a small one with a small capacity,
There is an advantage that the snubber circuit (8) can be downsized. Also, MO
Immediately after the S-FET (3) turns off, the primary winding of the transformer (2)
The counter electromotive force generated in (2a) is detected by the differentiating circuit (52), and when the differentiating circuit (52) detects the counter electromotive force, the operational amplifier (55)
From the ON period extension circuit (56) to the snubber MOS-F
Since the ON signal V G2 is applied to the gate terminal of ET (51),
The snubber circuit turns on the snubber MOS-FET (51) only for a short period immediately after the MOS-FET (3) is turned off.
A current can be applied to (8). Therefore, MOS-FE
There is an advantage that the surge voltage V SR and the surge current generated in the primary winding (2a) of the transformer (2) immediately after T (3) is turned off can be surely absorbed. Further, since the on period of the snubber MOS-FET (51) is extended by the on period extension circuit (56), the surge voltage V SR and the surge current generated in the primary winding (2a) of the transformer (2) are attenuated. The snubber circuit (8) has an advantage that the surge voltage V SR and the surge current can be reliably absorbed even when the time is relatively long.

【0019】本発明の実施態様は前記の実施の形態に限
定されず、種々の変更が可能である。例えば、上記の実
施形態ではコンデンサ(9)と抵抗(10)が直列に接続され
たスナバ回路(8)に本発明を適用した形態を示したが、
コンデンサと抵抗を含み且つ他の構成を有するスナバ回
路又はコンデンサと抵抗以外の素子(例えばチョークコ
イル等)で構成されたスナバ回路に本発明を適用した場
合でも上記の実施形態と略同様の効果が得られる。ま
た、スナバ回路(8)を構成するコンデンサ(9)及び抵抗(1
0)とスナバ用MOS-FET(51)の接続順序を入れ替え
てもよい。更に、上記の実施形態ではスイッチング素子
としてMOS-FETを使用した形態を示したが、バイ
ポーラトランジスタ、IGBT(絶縁ゲート型バイポー
ラトランジスタ)、J-FET(接合型電界効果トラン
ジスタ)又はサイリスタ等もスイッチング素子として使
用することが可能である。
The embodiment of the present invention is not limited to the above embodiment, and various modifications can be made. For example, in the above embodiment, the present invention is applied to the snubber circuit (8) in which the capacitor (9) and the resistor (10) are connected in series.
Even when the present invention is applied to a snubber circuit including a capacitor and a resistor and having another configuration or a snubber circuit configured by an element other than the capacitor and the resistor (such as a choke coil), substantially the same effect as that of the above embodiment is obtained. can get. In addition, the capacitor (9) and the resistor (1
The connection order of 0) and the snubber MOS-FET (51) may be exchanged. Further, in the above embodiment, the mode in which the MOS-FET is used as the switching element is shown, but a bipolar transistor, an IGBT (insulated gate type bipolar transistor), a J-FET (junction type field effect transistor), a thyristor or the like is also a switching element. Can be used as.

【0020】[0020]

【発明の効果】本発明によれば、スナバ回路での電力損
失を低減できると共にスナバ回路に印加される電圧を低
減して主スイッチング素子のオン時の電力損失を抑制で
きるので、消費電力が少ない小型のスナバ回路を使用で
き且つ耐圧が低い安価な主スイッチング素子を使用する
ことが可能である。したがって、スイッチング電源装置
の小型化及び低損失化並びに製造コストの低減に大きく
寄与することができる。
According to the present invention, the power loss in the snubber circuit can be reduced, and the voltage applied to the snubber circuit can be reduced to suppress the power loss when the main switching element is on, so that the power consumption is small. It is possible to use a small snubber circuit and an inexpensive main switching element having a low breakdown voltage. Therefore, it is possible to greatly contribute to downsizing, loss reduction, and manufacturing cost reduction of the switching power supply device.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明によるスイッチング電源装置の一実施
の形態を示す電気回路図
FIG. 1 is an electric circuit diagram showing an embodiment of a switching power supply device according to the present invention.

【図2】 図1の各部の電圧及び電流を示す波形図FIG. 2 is a waveform diagram showing the voltage and current of each part of FIG.

【図3】 従来のスイッチング電源装置を示す電気回路
FIG. 3 is an electric circuit diagram showing a conventional switching power supply device.

【図4】 図3の各部の電圧及び電流を示す波形図FIG. 4 is a waveform diagram showing the voltage and current of each part of FIG.

【符号の説明】[Explanation of symbols]

(1)・・直流電源、 (2)・・トランス、 (2a)・・1次
巻線、 (2b)・・2次巻線、 (3)・・MOS-FET
(主スイッチング素子)、 (4)・・整流ダイオード、
(5)・・平滑コンデンサ、 (6)・・整流平滑回路、
(7)・・制御回路、 (8)・・スナバ回路、 (9)・・コ
ンデンサ、 (10)・・抵抗、 (11)・・負荷、 (51)・
・スナバ用MOS-FET(補助スイッチング素子)、
(52)・・微分回路(逆起電力検出手段)、 (53)・・
抵抗、 (54)・・コンデンサ、 (55)・・演算増幅器
(駆動手段)、 (56)・・オン期間延長回路(オン期間
延長手段)、 (57)・・抵抗、 (58)・・ダイオード、
(59)・・コンデンサ
(1) ・ ・ DC power supply, (2) ・ ・ Transformer, (2a) ・ ・ Primary winding, (2b) ・ ・ Secondary winding, (3) ・ ・ MOS-FET
(Main switching element), (4)
(5) ・ ・ Smoothing capacitor, (6) ・ ・ Rectifying and smoothing circuit,
(7) ・ ・ Control circuit, (8) ・ ・ Snubber circuit, (9) ・ ・ Capacitor, (10) ・ ・ Resistance, (11) ・ ・ Load, (51) ・
・ Snubber MOS-FET (auxiliary switching element),
(52) ・ ・ Differentiation circuit (back electromotive force detection means), (53) ・ ・
Resistance, (54) ・ ・ Capacitor, (55) ・ ・ Operational amplifier (driving means), (56) ・ On period extension circuit (on period extension means), (57) ・ ・ Resistance, (58) ・ ・ Diode ,
(59)

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 直流電源に対して直列に接続されたトラ
ンスの1次巻線及び主スイッチング素子と、前記トラン
スの2次巻線に接続され且つ直流出力を負荷に供給する
整流平滑回路と、前記主スイッチング素子をオン・オフ
制御する制御回路と、前記1次巻線と並列に接続され且
つ前記トランスのリセット時に発生するサージを吸収す
るスナバ回路とを備え、前記制御回路は、前記トランス
のリセット期間の終了後に前記主スイッチング素子をオ
ン状態にし、前記負荷の電圧のレベルが基準電圧のレベ
ルを超えたときに前記主スイッチング素子をオフ状態に
するスイッチング電源装置において、 前記主スイッチング素子がオフした直後にのみオン状態
となる補助スイッチング素子を前記スナバ回路と直列に
接続したことを特徴とするスイッチング電源装置。
1. A primary winding and a main switching element of a transformer connected in series to a DC power source, and a rectifying / smoothing circuit connected to a secondary winding of the transformer and supplying a DC output to a load. A control circuit for controlling ON / OFF of the main switching element, and a snubber circuit connected in parallel with the primary winding and absorbing a surge generated when the transformer is reset are provided. A switching power supply device that turns on the main switching element after a reset period ends and turns off the main switching element when the voltage level of the load exceeds a reference voltage level, wherein the main switching element is off. A switch characterized in that an auxiliary switching element which is turned on only immediately after being connected is connected in series with the snubber circuit. Grayed power supply.
【請求項2】 前記スナバ回路は直列に接続されたコン
デンサ及び抵抗を有する請求項1に記載のスイッチング
電源装置。
2. The switching power supply device according to claim 1, wherein the snubber circuit has a capacitor and a resistor connected in series.
【請求項3】 前記主スイッチング素子がオフした直後
に前記トランスの1次巻線に発生する逆起電力を検出す
る逆起電力検出手段と、該逆起電力検出手段が前記逆起
電力を検出したときに前記補助スイッチング素子の制御
端子にオン信号を付与する駆動手段とを備えた請求項1
又は2に記載のスイッチング電源装置。
3. A counter electromotive force detecting means for detecting a counter electromotive force generated in the primary winding of the transformer immediately after the main switching element is turned off, and the counter electromotive force detecting means detects the counter electromotive force. 2. A drive means for applying an ON signal to the control terminal of the auxiliary switching element when the operation is performed.
Alternatively, the switching power supply device according to item 2.
【請求項4】 抵抗及びコンデンサを有し且つ前記主ス
イッチング素子のオフ時に前記トランスの1次巻線に発
生する逆極性の電圧の微分電圧を発生する微分回路で前
記逆起電力検出手段が構成され、前記微分回路から前記
微分電圧が出力されたときに前記補助スイッチング素子
をオン状態にする出力信号を発生する演算増幅器で前記
駆動手段が構成された請求項3に記載のスイッチング電
源装置。
4. The counter electromotive force detection means is composed of a differential circuit having a resistor and a capacitor and generating a differential voltage of a reverse polarity voltage generated in the primary winding of the transformer when the main switching element is off. 4. The switching power supply device according to claim 3, wherein the driving means is constituted by an operational amplifier that generates an output signal that turns on the auxiliary switching element when the differential voltage is output from the differentiating circuit.
【請求項5】 前記駆動手段から出力される前記オン信
号の出力期間を延長するオン期間延長手段を備えた請求
項3又は4に記載のスイッチング電源装置。
5. The switching power supply device according to claim 3, further comprising an ON period extension unit that extends an output period of the ON signal output from the drive unit.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7522429B2 (en) 2005-09-30 2009-04-21 Sanken Electric Co., Ltd. DC-DC converter
WO2013021819A1 (en) * 2011-08-05 2013-02-14 株式会社村田製作所 Snubber circuit
JP2015133856A (en) * 2014-01-15 2015-07-23 三菱電機株式会社 Transformer control device and power conversion device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06133549A (en) * 1992-10-14 1994-05-13 Matsushita Electric Ind Co Ltd Semiconductor device
JPH06269162A (en) * 1993-03-11 1994-09-22 Hitachi Lighting Ltd Power supply
JPH08266041A (en) * 1995-03-27 1996-10-11 Ricoh Co Ltd Dc voltage converter

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0670491U (en) * 1993-03-09 1994-09-30 株式会社イーアールデイ Ringing choke converter

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06133549A (en) * 1992-10-14 1994-05-13 Matsushita Electric Ind Co Ltd Semiconductor device
JPH06269162A (en) * 1993-03-11 1994-09-22 Hitachi Lighting Ltd Power supply
JPH08266041A (en) * 1995-03-27 1996-10-11 Ricoh Co Ltd Dc voltage converter

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7522429B2 (en) 2005-09-30 2009-04-21 Sanken Electric Co., Ltd. DC-DC converter
WO2013021819A1 (en) * 2011-08-05 2013-02-14 株式会社村田製作所 Snubber circuit
CN103703662A (en) * 2011-08-05 2014-04-02 株式会社村田制作所 Snubber circuit
JPWO2013021819A1 (en) * 2011-08-05 2015-03-05 株式会社村田製作所 Snubber circuit
US9385586B2 (en) 2011-08-05 2016-07-05 Murata Manufacturing Co., Ltd. Snubber circuit
JP2015133856A (en) * 2014-01-15 2015-07-23 三菱電機株式会社 Transformer control device and power conversion device

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