JP2003017409A

JP2003017409A - 半導体層の形成方法

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Publication number: JP2003017409A
Application number: JP2001200259A
Authority: JP
Inventors: Daijiro Inoue; 大二朗井上
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-07-02
Filing date: 2001-07-02
Publication date: 2003-01-17
Anticipated expiration: 2021-07-02
Also published as: JP4285928B2

Abstract

(57)【要約】【課題】基板と熱膨張係数の異なる半導体層を形成した
場合において、基板の反りを抑制することが可能な半導
体層の形成方法を提供する。【解決手段】所定の熱膨張係数を有するＳｉ基板１１上
に形成されたマスク層１２の開口部１２ａに、Ｓｉ基板
１１とは異なる熱膨張係数を有するＧａＮ層１４を形成
する工程と、Ｓｉ基板１１のＧａＮ層１４が形成されて
いない領域上に、Ｓｉ基板１１の反りを抑制するための
反り抑制層１５を形成する工程とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体層の形成
方法に関し、より特定的には、基板上に、基板とは異な
る熱膨張係数を有する半導体層を形成する半導体層の形
成方法に関する。

【０００２】

【従来の技術】従来、半導体層の結晶成長は、一般的
に、半導体層と同材料の基板、または、半導体層に極め
て近い物理的性質を有する基板を用いて行うことが好ま
しい。しかしながら、半導体層と同材料の基板、また
は、半導体層に極めて近い物理的性質を有する基板の入
手が困難な場合や、異種基板上に形成された他の素子と
の集積を行う場合、半導体層とはかなり物理的性質の異
なる基板を用いて、半導体層を結晶成長させることがあ
る。このような異種基板上に半導体層を結晶成長させた
ものとして、たとえば、ＧａＡｓ層／Ｓｉ基板やＧａＮ
層／サファイア基板などがある。

【０００３】このような異種基板上に半導体層を結晶成
長させる場合、基板と半導体層との格子定数の差に起因
して半導体層に結晶欠陥が発生しやすくなるので、異種
基板上に良好な結晶性を有する半導体層を成長させるの
は困難である。

【０００４】そこで、従来では、異種基板と半導体層と
の間に中間層（バッファ層）を設けたり、選択横方向成
長を利用して半導体層を形成することによって、半導体
層の結晶性の改善が図られている。

【０００５】

【発明が解決しようとする課題】上記した従来の異種基
板上に半導体層を結晶成長させる方法では、一般に、半
導体層の成長は高温でなされることが多い。この場合、
基板と半導体層との熱膨張係数が異なるので、基板上に
高温で半導体層を形成した後、基板温度を室温まで降温
する際の基板と半導体層との縮み方が異なる。このた
め、従来では、特に半導体層の熱膨張係数が基板の熱膨
張係数に比べて大きい場合には、基板に比べて半導体層
が大きく縮むため、半導体層側に力がかかるので、半導
体層にクラックが発生するという不都合が生じる。その
結果、半導体素子の特性が劣化するという問題点があっ
た。

【０００６】上記のような基板と半導体層との熱膨張係
数の差に起因する半導体層のクラックを防止する方法と
して、従来、たとえば、第４８回応用物理学関係連合講
演会講演予稿集Ｐ４２９に、基板上の半導体層の形成領
域を小さく制限する方法が開示されている。しかしなが
ら、この基板上の半導体層の形成領域を小さく制限する
方法では、基板の反りを大きく抑制することは困難であ
った。

【０００７】また、従来、基板の厚みを薄くすることに
よって、降温時に半導体層にかかる力を低減することに
より、半導体層に発生するクラックを抑制する方法が知
られている。しかしながら、この方法では、厚みの薄い
基板は、基板と半導体層との熱膨張差により生じる熱応
力の影響を受けやすくなるため、基板の反りが大きくな
る。このため、基板を用いた半導体素子の作製が困難に
なるという新たな問題点が生じる。

【０００８】この発明は上記のような課題を解決するた
めになされたものであり、この発明の１つの目的は、ク
ラックの発生を抑制し、さらに基板の反りを抑制するこ
とが可能な半導体層の形成方法を提供することである。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、この発明の一の局面による半導体層の形成方法は、
所定の熱膨張係数を有する基板上の一部に、基板とは異
なる熱膨張係数を有する半導体層を形成する工程と、基
板の半導体層が形成されていない領域上に、基板の反り
を抑制するための反り抑制層を形成する工程とを備えて
いる。

【００１０】この一の局面による半導体層の形成方法で
は、上記のように、基板の半導体層が形成されていない
領域上に、基板の反りを抑制するための反り抑制層を形
成することによって、半導体層にクラックが発生しにく
くするために基板を薄くし、その上に基板とは異なる熱
膨張係数を有する半導体層を形成する場合にも、基板の
反りを有効に抑制することができる。その結果、半導体
層上に、良好な特性を有する半導体素子を形成すること
ができる。

【００１１】上記一の局面による半導体層の形成方法に
おいて、半導体層を形成する工程は、半導体層を６００
℃以上の温度条件下で形成する工程を含んでいてもよ
い。このように６００℃以上の高温条件下で半導体層を
形成した場合にも、形成後に室温まで低下した際に、半
導体層と基板との熱膨張差に起因する基板の反りを反り
抑制層によって抑制することができる。

【００１２】上記の半導体層の形成方法において、好ま
しくは、半導体層を形成する工程は、基板上に開口部を
有するマスク層を形成する工程と、マスク層の開口部内
に露出された基板上に島状の半導体層を形成する工程と
を含み、反り抑制層を形成する工程は、マスク層上の半
導体層が形成されていない領域に、反り抑制層を形成す
る工程を含む。このように構成すれば、容易に、島状の
半導体層の周囲に反り抑制層を形成することができる。

【００１３】上記の半導体層の形成方法において、好ま
しくは、反り抑制層は、基板と半導体層との熱膨張差に
より生じる熱応力と反対の方向に働く内部応力を有す
る。このように構成すれば、容易に、基板と半導体層と
の熱膨張差により生じる基板の反りを反り抑制層により
緩和することができる。

【００１４】この場合、基板は、Ｓｉ基板を含み、半導
体層は、窒化物系III−Ｖ族化合物半導体を含んでいて
もよい。また、基板は、Ｓｉ基板を含み、半導体層は、
砒化物系III−Ｖ族化合物半導体を含んでいてもよい。
また、これらの場合、反り抑制層は、タングステンを含
むのが好ましい。このように構成すれば、基板と半導体
層との熱膨張差により生じる熱応力と反対の方向に働く
内部応力を有する反り抑制層を容易に形成することがで
きる。また、これらの場合、反り抑制層は、圧縮応力を
示すのが好ましい。

【００１５】また、上記の半導体層の形成方法におい
て、好ましくは、半導体層上に、半導体素子を形成する
工程をさらに備える。このように構成すれば、反りが抑
制された基板上にクラックの発生が抑制された半導体層
が形成されるため、その半導体層の上に、良好な特性を
有する半導体素子を形成することができる。

【００１６】

【発明の実施の形態】まず、本発明の実施の形態を具体
的に説明する前に、本発明の半導体層の形成方法の概念
について説明する。図１〜図３は、本発明の半導体層の
形成方法の概念を説明するための断面図である。

【００１７】本発明では、まず、図１に示すように、厚
みの薄い基板１上の全面に渡って、高温で半導体層２を
形成した後、基板温度を室温まで低下させる。この場
合、半導体層２の熱膨張係数が基板１の熱膨張係数に比
べて大きいと、基板温度を室温まで低下させる際に、半
導体層２は、基板１に比べて大きく縮む。また、基板１
の厚みが薄いので、基板１は、基板１と半導体層２との
熱膨張差により生じる熱応力の影響を受けやすい。この
ため、半導体層２を形成した後の基板１には、半導体層
２側が凹になる方向に大きな反りが発生する。

【００１８】次に、図２に示すように、基板１上の一部
領域に半導体層２を形成することより、基板１上に半導
体層２が形成される領域と形成されない領域とを設け
る。この場合、図１に示した厚みの薄い基板１上の全面
に渡って半導体層２を形成する場合に比べて、多少基板
１の反りが緩和される。

【００１９】次に、本発明では、図３に示すように、そ
の基板１上の半導体層２が形成されない領域に、基板１
と半導体層２との熱膨張差により生じる熱応力と反対の
方向に働く内部応力を有する反り抑制層３を形成する。

【００２０】本発明では、上記のように、基板１上の半
導体層２が形成されない領域に、反り抑制層３を形成す
ることによって、半導体層２にクラックが発生しにくく
するために基板１を薄くし、その上に基板１とは異なる
熱膨張係数を有する半導体層２を形成する場合にも、基
板１の全体としての反りを有効に抑制することができ
る。

【００２１】上記した本発明の概念を具体化した実施形
態について以下に説明する。

【００２２】（第１実施形態）図４、図５および図７
は、本発明の第１実施形態による半導体層の形成方法を
説明するための斜視図である。図６は、図５に示した工
程における断面図である。以下、図４〜図７を参照し
て、第１実施形態による半導体層の形成方法について説
明する。

【００２３】まず、図４に示すように、プラズマＣＶＤ
法を用いて、約１００μｍの厚みを有するＳｉ（１１
１）基板１１（以下、「Ｓｉ基板１１」という）上に、
約５０ｎｍの膜厚を有するＳｉＯ₂からなるマスク層１
２を形成する。この後、マスク層１２の所定領域をエッ
チングにより除去することによって、Ｓｉ基板１１の上
面の一部が露出されるように、複数の開口部１２ａを形
成する。この開口部１２ａは、マスク層１２の約１ｍｍ
×約１ｍｍ四角内に、１カ所ずつ約０．５ｍｍ×約０．
５ｍｍの大きさを有するように形成されている。なお、
Ｓｉ基板１１は、本発明の「基板」の一例である。

【００２４】次に、図５および図６に示すように、ＭＯ
ＣＶＤ法（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃ
ａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ；有機金属気
相成長法）を用いて、基板温度を１１５０℃の成長温度
に保持した状態で、約０．０５μｍの膜厚を有する単結
晶のＡｌ_0.09Ｇａ_0.91Ｎからなるバッファ層１３を、開
口部１２ａ内に露出されたＳｉ基板１１上に形成する。
そして、開口部１２ａ内に形成されたバッファ層１３の
上面上に、約１０μｍの膜厚を有するＧａＮ層１４を成
長させる。このＧａＮ層１４は、マスク層１２上には成
長されにくいため、まず、開口部１２ａ内のバッファ層
１３上に選択的に成長される。そして、ＧａＮ層１４の
上方向への成長が進むと、ＧａＮ層１４は、横方向にも
成長される。これにより、バッファ層１３の上面上の全
面を覆うとともに、マスク層１２の上面上の一部領域を
覆うように、ＧａＮ層１４が形成される。なお、ＧａＮ
層１４は、本発明の「半導体層」の一例である。

【００２５】この場合、約２．３×１０^-6／Ｋの熱膨張
係数を有するＳｉ基板１１上に、Ｓｉ基板１１の熱膨張
係数より大きな熱膨張係数（約５．６×１０^-6／Ｋ）を
有するＧａＮ層１４を形成するため、約１１５０℃のＧ
ａＮ層１４の成長温度から室温に降温する際に、ＧａＮ
層１４は、Ｓｉ基板１１に比べて大きく縮む。このた
め、ＧａＮ層１４を成長した後のＳｉ基板１１には、図
５および図６に示すように、ＧａＮ層１４側が凹になる
方向に反りが発生する。

【００２６】次に、図７に示すように、金属マスク（図
示せず）を使用したスパッタリング法を用いて、マスク
層１２の上面上のＧａＮ層１４が形成されていない領域
に、約０．４ｍｍ×約０．５ｍｍ×約１μｍ（膜厚）の
大きさを有するタングステンからなる反り抑制層１５を
形成する。この場合、タングステンからなる反り抑制層
１５は、約１μｍの薄い厚みで形成するので、ＧａＮ層
１４の約２倍の密度を有するように形成する。このタン
グステンからなる反り抑制層１５は、Ｓｉ基板１１とＧ
ａＮ層１４との熱膨張差により生じる熱応力と反対の方
向に働く約１×１０⁹Ｎ／ｍ²程度の強い圧縮応力を示
す。これにより、Ｓｉ基板１１のＧａＮ層１４側が凹に
なる方向に発生していた反りは、タングステンからなる
反り抑制層１５によって、反対方向（凸になる方向）に
反る力を受ける。それによって、全体としてのＳｉ基板
１１の反りが抑制される。

【００２７】第１実施形態では、上記のように、マスク
層１２の上面上のＧａＮ層１４が形成されていない領域
上に、Ｓｉ基板１１の反りを抑制するための反り抑制層
１５を形成することによって、Ｓｉ基板１１とは異なる
熱膨張係数を有するＧａＮ層１４を形成する場合にも、
Ｓｉ基板１１の反りを有効に防止することができる。

【００２８】（第２実施形態）図８、図９および図１１
は、本発明の第２実施形態による半導体層の形成方法を
説明するための斜視図である。図１０は、図９に示した
工程における断面図である。以下、図８〜図１１を参照
して、第２実施形態による半導体層の形成方法について
説明する。

【００２９】まず、図８に示すように、プラズマＣＶＤ
法を用いて、良質な結晶を成長させるために［０１１］
方向に３°オフした約１００μｍの厚みを有するＳｉ
（１００）基板２１（以下、「Ｓｉ基板２１」という）
上に、約５０ｎｍの膜厚を有するＳｉＯ₂からなるマス
ク層２２を形成する。この後、マスク層２２の所定領域
をエッチングにより除去することによって、Ｓｉ基板２
１の上面の一部が露出されるように、複数の開口部２２
ａを形成する。この開口部２２ａは、マスク層２２の約
１ｍｍ×約１ｍｍ四角内に、１カ所ずつ約０．５ｍｍ×
約０．５ｍｍの大きさを有するように形成されている。
なお、Ｓｉ基板２１は、本発明の「基板」の一例であ
る。

【００３０】次に、図９および図１０に示すように、Ｍ
ＯＣＶＤ法を用いて、基板温度を４００℃の成長温度に
保持した状態で、約０．０５μｍの膜厚を有する単結晶
のＧａＡｓからなる低温バッファ層２３を、開口部２２
ａ内に露出されたＳｉ基板２１上に形成する。そして、
基板温度を６００℃の成長温度に昇温した後、開口部２
２ａ内に形成された低温バッファ層２３の上面上に、約
１０μｍの膜厚を有するＧａＡｓ層２４を成長させる。
このＧａＡｓ層２４は、マスク層２２上には成長されに
くいため、まず、開口部２２ａ内の低温バッファ層２３
上に選択的に成長される。そして、ＧａＡｓ層２４の上
方向への成長が進むと、ＧａＡｓ層２４は、横方向にも
成長される。これにより、低温バッファ層２３の上面上
の全面を覆うとともに、マスク層２２の上面上の一部領
域を覆うように、ＧａＡｓ層２４が形成される。なお、
ＧａＡｓ層２４は、本発明の「半導体層」の一例であ
る。

【００３１】この場合、約２．３×１０^-6／Ｋの熱膨張
係数を有するＳｉ基板２１上に、Ｓｉ基板２１の熱膨張
係数より大きな熱膨張係数（約５．８×１０^-6／Ｋ）を
有するＧａＡｓ層２４を形成するため、約６００℃のＧ
ａＡｓ層２４の成長温度から室温に降温する際に、Ｇａ
Ａｓ層２４は、Ｓｉ基板２１に比べて大きく縮む。この
ため、ＧａＡｓ層２４を成長した後のＳｉ基板２１に
は、図９および図１０に示すように、ＧａＡｓ層２４側
が凹になる方向に反りが発生する。

【００３２】次に、図１１に示すように、金属マスク
（図示せず）を使用したスパッタリング法を用いて、マ
スク層２２の上面上のＧａＡｓ層２４が形成されていな
い領域に、約０．４ｍｍ×約０．５ｍｍ×約０．５μｍ
（膜厚）の大きさを有するタングステンからなる反り抑
制層２５を形成する。この場合、タングステンからなる
反り抑制層２５は、約０．５μｍの薄い厚みで形成する
ので、ＧａＡｓ層２４の約２倍の密度を有するように形
成する。このタングステンからなる反り抑制層２５は、
Ｓｉ基板２１とＧａＡｓ層２４との熱膨張差により生じ
る熱応力と反対の方向に働く約１×１０⁹Ｎ／ｍ²程度の
強い圧縮応力を示す。これにより、Ｓｉ基板２１のＧａ
Ａｓ層２４側が凹になる方向に発生していた反りは、タ
ングステンからなる反り抑制層２５によって、反対方向
（凸になる方向）に反る力を受ける。それによって、全
体としてのＳｉ基板２１の反りが抑制される。

【００３３】第２実施形態では、上記のように、マスク
層２２の上面上のＧａＡｓ層２４が形成されていない領
域上に、Ｓｉ基板２１の反りを抑制するための反り抑制
層２５を形成することによって、Ｓｉ基板２１とは異な
る熱膨張係数を有するＧａＡｓ層２４を形成する場合に
も、Ｓｉ基板２１の反りを有効に防止することができ
る。

【００３４】（第３実施形態）図１２〜図１８は、本発
明の第３実施形態による半導体素子の形成方法を説明す
るための断面図である。この第３実施形態では、第１実
施形態の反りが抑制されたＳｉ基板１１を半導体素子
（ＧａＮ系レーザダイオード（ＬＤ）素子）に適用した
例を示している。以下、図１２〜図１８を参照して、第
３実施形態による半導体素子の形成方法について説明す
る。

【００３５】まず、図１２に示すように、第１実施形態
と同様、プラズマＣＶＤ法を用いて、約１００μｍの厚
みを有するＳｉ基板１１上に、約５０ｎｍの膜厚を有す
るＳｉＯ₂からなるマスク層１２を形成する。この後、
マスク層１２の所定領域をエッチングにより除去するこ
とによって、Ｓｉ基板１１の上面の一部が露出されるよ
うに、複数の開口部１２ａを形成する。この開口部１２
ａは、マスク層１２の約１ｍｍ×約１ｍｍ四角内に、１
カ所ずつ約０．５ｍｍ×約０．５ｍｍの大きさを有する
ように形成されている。

【００３６】次に、図１３に示すように、ＭＯＣＶＤ法
を用いて、基板温度を１１５０℃の成長温度に保持した
状態で、約０．０５μｍの膜厚を有する単結晶のＡｌ
_0.09Ｇａ_0.91Ｎからなるバッファ層１３を、開口部１２
ａ内に露出されたＳｉ基板１１上に形成する。そして、
バッファ層１３の上面上の全面を覆うとともに、マスク
層１２の上面上の一部領域を覆うように、約７μｍの膜
厚を有するＧａＮ層１４を形成する。

【００３７】さらに、この第３実施形態では、ＧａＮ層
１４上に、図１３に示すように、約５μｍの合計膜厚を
有するレーザダイオード層５０を形成する。このレーザ
ダイオード層５０は、図１４に示すように、ｎ型ＧａＮ
コンタクト層５１、ｎ型ＡｌＧａＮクラッド層５２、Ｉ
ｎＧａＮ活性層５３、ｐ型ＡｌＧａＮクラッド層５４お
よびｐ型ＧａＮコンタクト層５５を順次成長することに
よって形成される。また、レーザダイオード層５０は、
マスク層１２上には成長されにくいため、ＧａＮ層１４
上に選択的に成長される。

【００３８】この場合、約２．３×１０^-6／Ｋの熱膨張
係数を有するＳｉ基板１１上に、Ｓｉ基板１１の熱膨張
係数より大きな熱膨張係数（約５．６×１０^-6／Ｋ）を
有するＧａＮ層１４およびレーザダイオード層５０を形
成するため、約１１５０℃のＧａＮ層１４およびレーザ
ダイオード層５０の成長温度から室温に降温する際に、
ＧａＮ層１４およびレーザダイオード層５０は、Ｓｉ基
板１１に比べて大きく縮む。このため、ＧａＮ層１４お
よびレーザダイオード層５０を成長した後のＳｉ基板１
１には、図１３に示すように、ＧａＮ層１４およびレー
ザダイオード層５０側が凹になる方向に反りが発生す
る。

【００３９】次に、図１５に示すように、金属マスク
（図示せず）を使用したスパッタリング法を用いて、マ
スク層１２の上面上のレーザダイオード層５０が形成さ
れていない領域に、約０．４ｍｍ×約０．５ｍｍ×約１
μｍ（膜厚）の大きさを有するタングステンからなる反
り抑制層１５を形成する。この場合、タングステンから
なる反り抑制層１５は、約１μｍの薄い厚みで形成する
ので、半導体層の約２倍の密度を有するように形成す
る。このタングステンからなる反り抑制層１５は、Ｓｉ
基板１１とＧａＮ層１４との熱膨張差により生じる熱応
力と反対の方向に働く約１×１０⁹Ｎ／ｍ²程度の強い圧
縮応力を示す。これにより、Ｓｉ基板１１のＧａＮ層１
４およびレーザダイオード層５０側が凹になる方向に発
生していた反りは、タングステンからなる反り抑制層１
５によって、反対方向（凸になる方向）に反る力を受け
る。それによって、全体としてのＳｉ基板１１の反りが
抑制される。

【００４０】上記のようにＳｉ基板１１の反りが抑制さ
れた後、図１６に示すように、リソグラフィー技術を用
いて、レーザダイオード層５０を所定形状にパターニン
グする。具体的には、図１７に示すように、ｐ型ＧａＮ
コンタクト層５５およびｐ型ＡｌＧａＮクラッド層５４
の一部領域をエッチングすることにより、ｐ型ＡｌＧａ
Ｎクラッド層５４の凸部とｐ型ＡｌＧａＮクラッド層５
４の凸部の上面上のｐ型ＧａＮコンタクト層５５とから
構成されるリッジ部を形成する。また、ｐ型ＡｌＧａＮ
クラッド層５４、ＩｎＧａＮ活性層５３、ｎ型ＡｌＧａ
Ｎクラッド層５２およびｎ型ＧａＮコンタクト層５１の
一部領域をエッチングにより除去する。この第３実施形
態では、反り抑制層１５によってＳｉ基板１１の反りが
抑制されているため、上記したリソグラフィー技術を用
いたレーザダイオード層５０のパターニングを精度良く
行うことができる。

【００４１】そして、図１６および図１７に示すよう
に、ｐ型ＧａＮコンタクト層５５の上面上に、Ｐｄ、Ｐ
ｔおよびＡｕの積層膜からなるｐ側電極１６を形成す
る。また、エッチングにより露出されたｎ型ＧａＮコン
タクト層５１の上面上に、Ｔｉ、ＰｔおよびＡｕの積層
膜からなるｎ側電極１７を形成する。

【００４２】その後、ウエハにおいてバッファ層１３、
ＧａＮ層１４およびレーザダイオード層５０が形成され
ている領域を約０．４μｍ×約０．３μｍの大きさにダ
イシングおよび分割することによって、図１８に示され
るような、第３実施形態の半導体素子が形成される。

【００４３】第３実施形態では、マスク層１２の上面上
のレーザダイオード層５０が形成されていない領域上
に、Ｓｉ基板１１の反りを抑制するための反り抑制層１
５を形成することによって、Ｓｉ基板１１とは異なる熱
膨張係数を有するＧａＮ層１４を形成する場合にも、Ｓ
ｉ基板１１の反りを有効に防止することができる。これ
により、ＧａＮ層１４およびレーザダイオード層５０を
必要な膜厚（約１２μｍ）分形成した場合にも、精度の
高いリソグラフィー工程が可能となり、良好な素子特性
を有するＧａＮ系レーザダイオード（ＬＤ）素子を形成
することができる。

【００４４】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【００４５】たとえば、上記第１〜第３実施形態では、
Ｓｉ基板上にＧａＮ層１４またはＧａＡｓ層２４などの
半導体層を形成したが、本発明はこれに限らず、他の半
導体層を形成してもよい。他の半導体層としては、たと
えば、III−Ｖ族化合物半導体（ＧａＮ、ＡｌＮ、Ｉｎ
Ｎ、ＧａＰ、ＡｌＰ、ＩｎＰ、ＡｌＡｓ、ＩｎＡｓ、Ａ
ｌＳｂ、ＧａＳｂ、ＩｎＳｂおよびそれらの混晶な
ど）、ＺｎＳｅ、ＳｉＣ、ＳｉＧｅ、ＳｉまたはＧｅな
どでもよい。

【００４６】また、上記第１〜第３実施形態では、基板
としてＳｉ基板を用いたが、本発明はこれに限らず、他
の基板を用いてもよい。他の基板としては、たとえば、
ＧａＡｓ基板、ＩｎＰ基板、ＳｉＣ基板またはサファイ
ア基板などが考えられる。

【００４７】また、上記第１〜第３実施形態では、反り
抑制層としてタングステンを用いたが、本発明はこれに
限らず、反り抑制層をタングステンを含む化合物（ＷＳ
ｉ、ＷＳｉＮおよびＷＮなど）やこれを含む積層膜、ま
たは、Ｓｉ、ＳｉＯ₂、ＳｉＮなどを含む膜を用いても
よい。

【００４８】

【発明の効果】以上のように、本発明によれば、半導体
層にクラックが発生しにくい薄い基板を用いた場合に
も、基板の反りを抑制することが可能な半導体層の形成
方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の半導体層の形成方法の概念を説明する
ための断面図である。

【図２】本発明の半導体層の形成方法の概念を説明する
ための断面図である。

【図３】本発明の半導体層の形成方法の概念を説明する
ための断面図である。

【図４】本発明の第１実施形態による半導体層の形成方
法を説明するための斜視図である。

【図５】本発明の第１実施形態による半導体層の形成方
法を説明するための斜視図である。

【図６】図５に示した工程における断面図である。

【図７】本発明の第１実施形態による半導体層の形成方
法を説明するための斜視図である。

【図８】本発明の第２実施形態による半導体層の形成方
法を説明するための斜視図である。

【図９】本発明の第２実施形態による半導体層の形成方
法を説明するための斜視図である。

【図１０】図９に示した工程における断面図である。

【図１１】本発明の第２実施形態による半導体層の形成
方法を説明するための斜視図である。

【図１２】本発明の第３実施形態による半導体素子の形
成方法を説明するための断面図である。

【図１３】本発明の第３実施形態による半導体素子の形
成方法を説明するための断面図である。

【図１４】本発明の第３実施形態による半導体素子の形
成方法を説明するための断面図である。

【図１５】本発明の第３実施形態による半導体素子の形
成方法を説明するための断面図である。

【図１６】本発明の第３実施形態による半導体素子の形
成方法を説明するための断面図である。

【図１７】本発明の第３実施形態による半導体素子の形
成方法を説明するための断面図である。

【図１８】本発明の第３実施形態による半導体素子の形
成方法を説明するための断面図である。

【符号の説明】

１基板２半導体層３、１５、２５反り抑制層１１、２１Ｓｉ基板（基板）１２、２２マスク層１２ａ、２２ａ開口部１４ＧａＮ層（半導体層）２４ＧａＡｓ層（半導体層）

Claims

【特許請求の範囲】

【請求項１】所定の熱膨張係数を有する基板上の一部
に、前記基板とは異なる熱膨張係数を有する半導体層を
形成する工程と、前記基板の前記半導体層が形成されていない領域上に、
前記基板の反りを抑制するための反り抑制層を形成する
工程とを備えた、半導体層の形成方法。
【請求項２】前記半導体層を形成する工程は、前記半導体層を６００℃以上の温度条件下で形成する工
程を含む、請求項１に記載の半導体層の形成方法。
【請求項３】前記半導体層を形成する工程は、前記基板上に開口部を有するマスク層を形成する工程
と、前記マスク層の開口部内に露出された前記基板上に島状
の半導体層を形成する工程とを含み、前記反り抑制層を形成する工程は、前記マスク層上の前記半導体層が形成されていない領域
に、前記反り抑制層を形成する工程を含む、請求項１ま
たは２に記載の半導体層の形成方法。
【請求項４】前記反り抑制層は、前記基板と前記半導
体層との熱膨張差により生じる熱応力と反対の方向に働
く内部応力を有する、請求項１〜３のいずれか１項に記
載の半導体層の形成方法。
【請求項５】前記基板は、Ｓｉ基板を含み、前記半導体層は、窒化物系III−Ｖ族化合物半導体を含
む、請求項４に記載の半導体層の形成方法。
【請求項６】前記基板は、Ｓｉ基板を含み、前記半導体層は、砒化物系III−Ｖ族化合物半導体を含
む、請求項４に記載の半導体層の形成方法。
【請求項７】前記反り抑制層は、タングステンを含
む、請求項５または６に記載の半導体層の形成方法。
【請求項８】前記反り抑制層は、圧縮応力を示す、請
求項５〜７のいずれか１項に記載の半導体層の形成方
法。
【請求項９】前記半導体層上に、半導体素子を形成す
る工程をさらに備える、請求項１〜８のいずれか１項に
記載の半導体層の形成方法。