JP2003007084A - 高性能ｅＤＲＡＭ用の新しいマイクロ・セル冗長性方式 - Google Patents
高性能ｅＤＲＡＭ用の新しいマイクロ・セル冗長性方式Info
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- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
Abstract
(57)【要約】 （修正有）
【課題】 ＳＲＡＭキャッシュ・インターフェースを有
する高帯域幅埋込みＤＲＡＭの新しいマイクロセル冗長
性方式を提供すること。 【解決手段】 ｅＤＲＡＭを含むマイクロセル・アレイ
・ユニットのバンクごとに、少なくとも１つのマイクロ
セル・ユニットが、そのバンク内の欠陥を有するマイク
ロセルと置換するための冗長性として準備される。アレ
イ・テストの後に、バンク内の欠陥を有するマイクロセ
ルのすべてが、そのバンク用の冗長性マイクロセルと置
換される。ルックアップ・テーブルを実施するヒューズ
・バンク構造が、各冗長マイクロセル・アドレスおよび
それに対応する修復されたマイクロセル・アドレスを記
録するために確立される。同時複数バンク動作を可能に
するために、冗長マイクロセルによって、同一バンク内
の欠陥を有するマイクロセルだけを置換することができ
る。
する高帯域幅埋込みＤＲＡＭの新しいマイクロセル冗長
性方式を提供すること。 【解決手段】 ｅＤＲＡＭを含むマイクロセル・アレイ
・ユニットのバンクごとに、少なくとも１つのマイクロ
セル・ユニットが、そのバンク内の欠陥を有するマイク
ロセルと置換するための冗長性として準備される。アレ
イ・テストの後に、バンク内の欠陥を有するマイクロセ
ルのすべてが、そのバンク用の冗長性マイクロセルと置
換される。ルックアップ・テーブルを実施するヒューズ
・バンク構造が、各冗長マイクロセル・アドレスおよび
それに対応する修復されたマイクロセル・アドレスを記
録するために確立される。同時複数バンク動作を可能に
するために、冗長マイクロセルによって、同一バンク内
の欠陥を有するマイクロセルだけを置換することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、全般的にはダイナ
ミック・ランダム・アクセス・メモリの構造およびシス
テムに関し、具体的には、マイクロセル冗長方式を含む
埋込みＤＲＡＭ（ｅＤＲＡＭ）マイクロセル・アレイ・
アーキテクチャに関する。
ミック・ランダム・アクセス・メモリの構造およびシス
テムに関し、具体的には、マイクロセル冗長方式を含む
埋込みＤＲＡＭ（ｅＤＲＡＭ）マイクロセル・アレイ・
アーキテクチャに関する。
【０００２】
【従来の技術】高データ帯域幅と広い内部バス幅を有す
る埋込みＤＲＡＭが、従来のＳＲＡＭキャッシュに代わ
るＬ２（レベル２）キャッシュ用に提案されてきた。各
ＤＲＡＭメモリ・セルは、１つのトランジスタと１つの
キャパシタによって形成されるので、ＤＲＡＭキャッシ
ュの物理サイズは、同一密度の６トランジスタＳＲＡＭ
の物理サイズよりかなり小さい。性能要件を満たすため
に、Ｌ２キャッシュ用ＤＲＡＭは、複数のブロック（本
明細書ではマイクロセルと呼称する）からなる。１ブロ
ックは、複数のワード線（通常は６４本から１２８本）
および複数のビット線（通常は６４本から１２８本）の
対によって形成される小さいＤＲＡＭアレイ・ユニット
である。マイクロセルのサイズは、通常の独立型ＤＲＡ
Ｍのブロックよりはるかに小さい（たとえば、１６倍か
ら２５６倍）。通常、ｅＤＲＡＭのバンクの１つのマイ
クロセルだけが、活動化される。時には、異なるバンク
のマイクロセルに、同時にアクセスすることができる。
そのようなｅＤＲＡＭの読取速度および書込速度は、非
常に軽いワード線およびビット線の負荷に起因して、非
常に高速になる可能性がある。
る埋込みＤＲＡＭが、従来のＳＲＡＭキャッシュに代わ
るＬ２（レベル２）キャッシュ用に提案されてきた。各
ＤＲＡＭメモリ・セルは、１つのトランジスタと１つの
キャパシタによって形成されるので、ＤＲＡＭキャッシ
ュの物理サイズは、同一密度の６トランジスタＳＲＡＭ
の物理サイズよりかなり小さい。性能要件を満たすため
に、Ｌ２キャッシュ用ＤＲＡＭは、複数のブロック（本
明細書ではマイクロセルと呼称する）からなる。１ブロ
ックは、複数のワード線（通常は６４本から１２８本）
および複数のビット線（通常は６４本から１２８本）の
対によって形成される小さいＤＲＡＭアレイ・ユニット
である。マイクロセルのサイズは、通常の独立型ＤＲＡ
Ｍのブロックよりはるかに小さい（たとえば、１６倍か
ら２５６倍）。通常、ｅＤＲＡＭのバンクの１つのマイ
クロセルだけが、活動化される。時には、異なるバンク
のマイクロセルに、同時にアクセスすることができる。
そのようなｅＤＲＡＭの読取速度および書込速度は、非
常に軽いワード線およびビット線の負荷に起因して、非
常に高速になる可能性がある。
【０００３】キャッシュ用の大きいＤＲＡＭキャッシュ
・サイズを効率的に使用するために、ｅＤＲＡＭマイク
ロセルのサイズとほぼ同一のサイズの小さいＳＲＡＭア
レイが使用される。ＳＲＡＭは、ｅＤＲＡＭと要求元プ
ロセッサの間に配置されるキャッシュ・インターフェー
スとして提供される。広い内部バス（６４から１０２
４）が、ｅＤＲＡＭ、ＳＲＡＭ、およびプロセッサの間
のデータ転送用に設けられる。具体的に言うと、ｅＤＲ
ＡＭのマイクロセルのワード線のセルに存在するデータ
は、対応する二次センス増幅器に送られる前に読み取ら
れ、一次センス増幅器のグループで増幅される。これら
のデータは、その後、ＳＲＡＭに送られ、同一のワード
線位置のセルに保管される。それと同時に、ＴＡＧメモ
リに、データがキャッシュ内にあるマイクロセルのアド
レスが記録される。データは、最終的に、要求元プロセ
ッサに転送される。通常、高帯域幅ｅＤＲＡＭ構成のた
めには、カラム・アドレスもカラム・デコードも不要で
ある。
・サイズを効率的に使用するために、ｅＤＲＡＭマイク
ロセルのサイズとほぼ同一のサイズの小さいＳＲＡＭア
レイが使用される。ＳＲＡＭは、ｅＤＲＡＭと要求元プ
ロセッサの間に配置されるキャッシュ・インターフェー
スとして提供される。広い内部バス（６４から１０２
４）が、ｅＤＲＡＭ、ＳＲＡＭ、およびプロセッサの間
のデータ転送用に設けられる。具体的に言うと、ｅＤＲ
ＡＭのマイクロセルのワード線のセルに存在するデータ
は、対応する二次センス増幅器に送られる前に読み取ら
れ、一次センス増幅器のグループで増幅される。これら
のデータは、その後、ＳＲＡＭに送られ、同一のワード
線位置のセルに保管される。それと同時に、ＴＡＧメモ
リに、データがキャッシュ内にあるマイクロセルのアド
レスが記録される。データは、最終的に、要求元プロセ
ッサに転送される。通常、高帯域幅ｅＤＲＡＭ構成のた
めには、カラム・アドレスもカラム・デコードも不要で
ある。
【０００４】高帯域幅設計の１つの課題は、欠陥を有す
る要素を修正するための効率的なロウおよびカラムの冗
長性方式を提供することが困難であることである。これ
は、カラム冗長性について特に困難である。というの
は、既存の手法のほとんどが、修復について障害を発生
したカラム要素を示すためにカラム・アドレスを必要と
するからである。従来のＤＲＡＭアレイでは、ビット線
対が、カラム・アドレスによって階層的にグループ化さ
れる。毎回、ビット線対のグループからの１つのデータ
だけが、ローカルおよびグローバルのデータ線を介する
外への転送のために選択される。したがって、通常のＤ
ＲＡＭ用のほとんどの一般的な冗長性手法は、提供され
るカラム・アドレスを使用して、ビット線のグループ全
体について修復を提供することである。しかし、高帯域
幅ｅＤＲＡＭの場合、ビット線のすべての対からのデー
タを、すべて送出しなければならない。代替案では、ｅ
ＤＲＡＭからのすべてのデータ線を、同時にＳＲＡＭに
供給し、その後、ＳＲＡＭからのすべてのデータ線を、
プロセッサに供給する。そのような１対１直接配線で
は、そのいずれかに障害が発生し、冗長性が提供されて
いない場合に、チップを破棄しなければならない。冗長
性ビット線が設けられる場合には、障害を発生したビッ
ト線を正しく置換し、再ルーティングし、したがってデ
ータが正しい順序で保たれるようにすることが、簡単で
ない。カラム・アドレスが使用可能でない時には、特に
困難である。
る要素を修正するための効率的なロウおよびカラムの冗
長性方式を提供することが困難であることである。これ
は、カラム冗長性について特に困難である。というの
は、既存の手法のほとんどが、修復について障害を発生
したカラム要素を示すためにカラム・アドレスを必要と
するからである。従来のＤＲＡＭアレイでは、ビット線
対が、カラム・アドレスによって階層的にグループ化さ
れる。毎回、ビット線対のグループからの１つのデータ
だけが、ローカルおよびグローバルのデータ線を介する
外への転送のために選択される。したがって、通常のＤ
ＲＡＭ用のほとんどの一般的な冗長性手法は、提供され
るカラム・アドレスを使用して、ビット線のグループ全
体について修復を提供することである。しかし、高帯域
幅ｅＤＲＡＭの場合、ビット線のすべての対からのデー
タを、すべて送出しなければならない。代替案では、ｅ
ＤＲＡＭからのすべてのデータ線を、同時にＳＲＡＭに
供給し、その後、ＳＲＡＭからのすべてのデータ線を、
プロセッサに供給する。そのような１対１直接配線で
は、そのいずれかに障害が発生し、冗長性が提供されて
いない場合に、チップを破棄しなければならない。冗長
性ビット線が設けられる場合には、障害を発生したビッ
ト線を正しく置換し、再ルーティングし、したがってデ
ータが正しい順序で保たれるようにすることが、簡単で
ない。カラム・アドレスが使用可能でない時には、特に
困難である。
【０００５】高データ帯域幅埋込みＤＲＡＭの欠陥を有
するメモリ・アレイを修復するための、マイクロセル冗
長性方式を提供することが非常に望ましい。
するメモリ・アレイを修復するための、マイクロセル冗
長性方式を提供することが非常に望ましい。
【０００６】さらに、マイクロセル・アレイ自体が冗長
性置換のための単位として使用される、マイクロセル冗
長性置換方式を含むマイクロセル・アレイｅＤＲＡＭア
ーキテクチャを提供することが、非常に望ましい。すな
わち、ｅＤＲＡＭのワード線、ビット線、またはセルの
いずれかが欠陥を有することがわかった場合に、マイク
ロセル全体が置換される。
性置換のための単位として使用される、マイクロセル冗
長性置換方式を含むマイクロセル・アレイｅＤＲＡＭア
ーキテクチャを提供することが、非常に望ましい。すな
わち、ｅＤＲＡＭのワード線、ビット線、またはセルの
いずれかが欠陥を有することがわかった場合に、マイク
ロセル全体が置換される。
【０００７】
【発明が解決しようとする課題】本発明の目的は、高デ
ータ帯域幅埋込みＤＲＡＭの欠陥を有するメモリ・アレ
イを修復するためのマイクロセル冗長性方式を提供する
ことである。
ータ帯域幅埋込みＤＲＡＭの欠陥を有するメモリ・アレ
イを修復するためのマイクロセル冗長性方式を提供する
ことである。
【０００８】本発明のもう１つの目的は、マイクロセル
・アレイ自体が冗長性置換の単位として使用される、マ
イクロセル冗長性置換方式を含むマイクロセル・アレイ
ｅＤＲＡＭアーキテクチャを提供することである。
・アレイ自体が冗長性置換の単位として使用される、マ
イクロセル冗長性置換方式を含むマイクロセル・アレイ
ｅＤＲＡＭアーキテクチャを提供することである。
【０００９】本発明のもう１つの目的は、柔軟性があり
信頼性があるｅＤＲＡＭアレイ修復のためのマイクロセ
ル冗長性アーキテクチャを提供することである。
信頼性があるｅＤＲＡＭアレイ修復のためのマイクロセ
ル冗長性アーキテクチャを提供することである。
【００１０】本発明のもう１つの目的は、マイクロセル
冗長性要素を効果的にテストするシステムおよび方法を
提供することである。
冗長性要素を効果的にテストするシステムおよび方法を
提供することである。
【００１１】
【課題を解決するための手段】本発明の原理によれば、
マイクロセル・アレイの１つまたは複数のバンクを含
み、各マイクロセルに、データをストアするための複数
のＤＲＡＭメモリ要素が含まれる、埋込み半導体ダイナ
ミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）メ
モリ・アーキテクチャについて、複数の冗長マイクロセ
ル・アレイであって、複数の冗長マイクロセルの１つま
たは複数が、マイクロセル・アレイ・バンクに関連す
る、複数の冗長マイクロセル・アレイと、欠陥を有する
と前に判定されたｅＤＲＡＭマイクロセル・アレイを、
データをストアするための置換アレイとして実施された
対応する良好な冗長マイクロセル・アレイにマッピング
する機構と、データ読取動作およびデータ書込動作を容
易にする論理回路であって、論理回路が、欠陥を有する
と判定されたマイクロセル・アレイに関連する置換冗長
マイクロセル・アレイへの読取アクセスおよび書き込み
アクセスを可能にするためにマッピング機構を実施す
る、論理回路とを含むマイクロセル・アレイ冗長性シス
テムが提供される。
マイクロセル・アレイの１つまたは複数のバンクを含
み、各マイクロセルに、データをストアするための複数
のＤＲＡＭメモリ要素が含まれる、埋込み半導体ダイナ
ミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）メ
モリ・アーキテクチャについて、複数の冗長マイクロセ
ル・アレイであって、複数の冗長マイクロセルの１つま
たは複数が、マイクロセル・アレイ・バンクに関連す
る、複数の冗長マイクロセル・アレイと、欠陥を有する
と前に判定されたｅＤＲＡＭマイクロセル・アレイを、
データをストアするための置換アレイとして実施された
対応する良好な冗長マイクロセル・アレイにマッピング
する機構と、データ読取動作およびデータ書込動作を容
易にする論理回路であって、論理回路が、欠陥を有する
と判定されたマイクロセル・アレイに関連する置換冗長
マイクロセル・アレイへの読取アクセスおよび書き込み
アクセスを可能にするためにマッピング機構を実施す
る、論理回路とを含むマイクロセル・アレイ冗長性シス
テムが提供される。
【００１２】マイクロセル冗長性システムは、ＳＲＡＭ
キャッシュ・インターフェースを有する埋込みＤＲＡＭ
キャッシュ用に実施することができる。メモリ・アレイ
・バンクごとに、少なくとも１つのマイクロセルが、バ
ンク内の欠陥を有するマイクロセルを置換するための冗
長性として用意される。アレイ・テストの後に、バンク
内の欠陥を有するマイクロセルが、そのバンク用の冗長
性マイクロセルと置換される。ルックアップ・テーブル
が、たとえばヒューズ・バンクによって、確立され、実
施され、このテーブルに各冗長マイクロセル・アドレス
とそれに対応する修復されたマイクロセル・アドレスが
記録される。マイクロセル冗長性の２つの実施形態が提
案され、好ましい実施形態では、同時複数バンク動作を
可能にするために、冗長マイクロセルを、同一バンク内
の欠陥を有するマイクロセルの置換だけに制限する。ｅ
ＤＲＡＭからデータを読み取る時またはｅＤＲＡＭにデ
ータを書き込む時には、マイクロセル・アレイ・アドレ
スを検査して、それが元のマイクロセルか冗長マイクロ
セルかを判定しなければならない。
キャッシュ・インターフェースを有する埋込みＤＲＡＭ
キャッシュ用に実施することができる。メモリ・アレイ
・バンクごとに、少なくとも１つのマイクロセルが、バ
ンク内の欠陥を有するマイクロセルを置換するための冗
長性として用意される。アレイ・テストの後に、バンク
内の欠陥を有するマイクロセルが、そのバンク用の冗長
性マイクロセルと置換される。ルックアップ・テーブル
が、たとえばヒューズ・バンクによって、確立され、実
施され、このテーブルに各冗長マイクロセル・アドレス
とそれに対応する修復されたマイクロセル・アドレスが
記録される。マイクロセル冗長性の２つの実施形態が提
案され、好ましい実施形態では、同時複数バンク動作を
可能にするために、冗長マイクロセルを、同一バンク内
の欠陥を有するマイクロセルの置換だけに制限する。ｅ
ＤＲＡＭからデータを読み取る時またはｅＤＲＡＭにデ
ータを書き込む時には、マイクロセル・アレイ・アドレ
スを検査して、それが元のマイクロセルか冗長マイクロ
セルかを判定しなければならない。
【００１３】本発明のマイクロセル冗長性方式は、高性
能高帯域幅ｅＤＲＡＭ応用例のための柔軟性があり信頼
性がある方法を提供する。
能高帯域幅ｅＤＲＡＭ応用例のための柔軟性があり信頼
性がある方法を提供する。
【００１４】本発明の装置および方法のさらなる特徴、
態様、および長所は、以下の説明、請求項、および添付
図面に関してよりよく理解される。
態様、および長所は、以下の説明、請求項、および添付
図面に関してよりよく理解される。
【００１５】
【発明の実施の形態】前に述べ、図１に示されているよ
うに、埋込みＤＲＡＭ（ｅＤＲＡＭ）６０には、通常
は、ＭＣＡ１、ＭＣＡ２、ＭＣＡ３などとして示された
複数のマイクロセルを含むＤＲＡＭアレイが含まれる。
各マイクロセルには、小さいアレイ・ユニットが含ま
れ、そのサイズは、独立型ＤＲＡＭのサイズと比較して
非常に小さい。したがって、たとえばロウ冗長性および
カラム冗長性などの従来の冗長性方式を使用すること
は、効率を低下させる。そうではなく、本発明によれ
ば、マイクロセル自体が、冗長性置換の単位として使用
される。したがって、ワード線、ビット線、またはセル
に欠陥があることがわかった場合に、マイクロセル全体
が置換される。マイクロセルは、そのように小さいアレ
イなので、欠陥を有する要素を有する確率は、独立型Ｄ
ＲＡＭよりはるかに低い。したがって、各マイクロセル
に冗長性として使用される余分のロウおよびカラムを設
けることは、多すぎるか修復に十分でないのいずれかに
なる可能性があるので、効率的でない。たとえば、クラ
スタ型の欠陥が発生する場合には、修復用に設けられる
冗長性要素の数が不十分になる可能性がある。しかし、
スキャッタ型の欠陥がある場合には、マイクロセルごと
に設けられる冗長性が、未使用のまま残され、したがっ
て無駄になる可能性がある。
うに、埋込みＤＲＡＭ（ｅＤＲＡＭ）６０には、通常
は、ＭＣＡ１、ＭＣＡ２、ＭＣＡ３などとして示された
複数のマイクロセルを含むＤＲＡＭアレイが含まれる。
各マイクロセルには、小さいアレイ・ユニットが含ま
れ、そのサイズは、独立型ＤＲＡＭのサイズと比較して
非常に小さい。したがって、たとえばロウ冗長性および
カラム冗長性などの従来の冗長性方式を使用すること
は、効率を低下させる。そうではなく、本発明によれ
ば、マイクロセル自体が、冗長性置換の単位として使用
される。したがって、ワード線、ビット線、またはセル
に欠陥があることがわかった場合に、マイクロセル全体
が置換される。マイクロセルは、そのように小さいアレ
イなので、欠陥を有する要素を有する確率は、独立型Ｄ
ＲＡＭよりはるかに低い。したがって、各マイクロセル
に冗長性として使用される余分のロウおよびカラムを設
けることは、多すぎるか修復に十分でないのいずれかに
なる可能性があるので、効率的でない。たとえば、クラ
スタ型の欠陥が発生する場合には、修復用に設けられる
冗長性要素の数が不十分になる可能性がある。しかし、
スキャッタ型の欠陥がある場合には、マイクロセルごと
に設けられる冗長性が、未使用のまま残され、したがっ
て無駄になる可能性がある。
【００１６】図１には、特に、本発明によるマイクロセ
ル冗長性を有する簡略化されたマイクロセル式のｅＤＲ
ＡＭ６０のアーキテクチャが示されている。図１からわ
かるように、ｅＤＲＡＭアーキテクチャには、複数のス
タック式マイクロセル・ユニットＭＣＡ１、ＭＣＡ２、
ＭＣＡ３などが含まれ、各ユニットに、アレイと第１セ
ンス・アンプ・ブロック（図示せず）が含まれる。マイ
クロセル・ユニットは、各バンクに二次センス増幅器・
ブロック６５が含まれる、マイクロセルのバンク６
３1、６３2、…、６３nを定義する一連のカラムとして
編成されることが好ましい。本発明によれば、アレイ内
のマイクロセル・ユニットの各々のバンク６３1、６
３2、…、６３nごとに、少なくとも１つの冗長マイクロ
セル・ユニットＭＣＲＡ１、ＭＣＲＡ２、…、ＭＣＲＡ
ｎが設けられる。この場合に、冗長マイクロセル・ユニ
ットＭＣＲＡ１は、複数のマイクロセル、たとえば、実
施される製造プロセスに応じて８個から６４個のマイク
ロセルを有する第１のバンク６３ 1の冗長要素として使
用される。
ル冗長性を有する簡略化されたマイクロセル式のｅＤＲ
ＡＭ６０のアーキテクチャが示されている。図１からわ
かるように、ｅＤＲＡＭアーキテクチャには、複数のス
タック式マイクロセル・ユニットＭＣＡ１、ＭＣＡ２、
ＭＣＡ３などが含まれ、各ユニットに、アレイと第１セ
ンス・アンプ・ブロック（図示せず）が含まれる。マイ
クロセル・ユニットは、各バンクに二次センス増幅器・
ブロック６５が含まれる、マイクロセルのバンク６
３1、６３2、…、６３nを定義する一連のカラムとして
編成されることが好ましい。本発明によれば、アレイ内
のマイクロセル・ユニットの各々のバンク６３1、６
３2、…、６３nごとに、少なくとも１つの冗長マイクロ
セル・ユニットＭＣＲＡ１、ＭＣＲＡ２、…、ＭＣＲＡ
ｎが設けられる。この場合に、冗長マイクロセル・ユニ
ットＭＣＲＡ１は、複数のマイクロセル、たとえば、実
施される製造プロセスに応じて８個から６４個のマイク
ロセルを有する第１のバンク６３ 1の冗長要素として使
用される。
【００１７】ｅＤＲＡＭアレイに対する読取動作または
書込動作について、ロウ・アドレス・ビット・フィール
ド（ＲＡ）１５およびブロック・アドレス・ビット・フ
ィールド（またはマイクロ・セル・アドレス、ＭＣＡ）
１６を含む入力アドレス１０が、まず、アドレス・バッ
ファ・レジスタ１８に受け取られる。ロウ・アドレスＲ
Ａは、ロウ・デコーダ１７を介してＴＡＧメモリ１９を
デコードするのに使用される。ロウが選択された後に、
ＴＡＧ内の有効ビットが検査される。ロウ・デコーダ１
７が、たとえば、有効ビットにハイがセットされている
（またはＶ＝１）と判定する場合に、これは、ＳＲＡＭ
キャッシュ内の対応するロウが、有効なデータのセット
をストアされていることを示す。図１からわかるよう
に、ロウ・デコーダ１７は、ＴＡＧ１９から、この有効
なデータが発したマイクロセル・アドレス２１を判定す
る。そうではなく、たとえば、有効ビットにロウがセッ
トされている（またはＶ＝０）場合には、これが、その
特定のロウに対応するＳＲＡＭに有効なデータがストア
されていないことを示す。
書込動作について、ロウ・アドレス・ビット・フィール
ド（ＲＡ）１５およびブロック・アドレス・ビット・フ
ィールド（またはマイクロ・セル・アドレス、ＭＣＡ）
１６を含む入力アドレス１０が、まず、アドレス・バッ
ファ・レジスタ１８に受け取られる。ロウ・アドレスＲ
Ａは、ロウ・デコーダ１７を介してＴＡＧメモリ１９を
デコードするのに使用される。ロウが選択された後に、
ＴＡＧ内の有効ビットが検査される。ロウ・デコーダ１
７が、たとえば、有効ビットにハイがセットされている
（またはＶ＝１）と判定する場合に、これは、ＳＲＡＭ
キャッシュ内の対応するロウが、有効なデータのセット
をストアされていることを示す。図１からわかるよう
に、ロウ・デコーダ１７は、ＴＡＧ１９から、この有効
なデータが発したマイクロセル・アドレス２１を判定す
る。そうではなく、たとえば、有効ビットにロウがセッ
トされている（またはＶ＝０）場合には、これが、その
特定のロウに対応するＳＲＡＭに有効なデータがストア
されていないことを示す。
【００１８】図１からわかるように、マルチプレクサ・
デバイス２５が、入力アドレス１０のＲＡ１５およびＭ
ＣＡブロック・アドレス・ビット・フィールド１６とＴ
ＡＧ（ＭＣＡ ＴＡＧ）１９のマイクロセル・アドレス
２１を、一致が存在するかどうかを判定するために比較
器デバイス３０に伝える。入力アドレスとＴＡＧアドレ
スが一致すると判定される場合には、これが、ターゲッ
トのデータがキャッシュにストアされていることを示
す。それに応答して、入力アドレス１０のロウ・アドレ
スＲＡ３３を使用して、ロウ・デコーダ要素３６を介し
てＳＲＡＭキャッシュ８０のロウが選択される。その一
方で、入力アドレスとＴＡＧアドレスが一致しない場
合、またはＴＡＧ１９の有効ビットにロウがセットされ
ている、すなわち、Ｖ＝０である場合には、データがＳ
ＲＡＭにないことを示す「ミス」信号“ＮＯ”が生成さ
れる。各動作は、読取であれ書込であれ、ｅＤＲＡＭ６
０の特定のロウおよびマイクロセルに向けられなければ
ならないことを理解されたい。正しいマイクロセル位置
は、ここではＭＣＡによって決定され、もしくは、本明
細書で詳細に説明するように、ヒューズ・バンク２０か
ら生成されるＭＣＲＡnから決定される。
デバイス２５が、入力アドレス１０のＲＡ１５およびＭ
ＣＡブロック・アドレス・ビット・フィールド１６とＴ
ＡＧ（ＭＣＡ ＴＡＧ）１９のマイクロセル・アドレス
２１を、一致が存在するかどうかを判定するために比較
器デバイス３０に伝える。入力アドレスとＴＡＧアドレ
スが一致すると判定される場合には、これが、ターゲッ
トのデータがキャッシュにストアされていることを示
す。それに応答して、入力アドレス１０のロウ・アドレ
スＲＡ３３を使用して、ロウ・デコーダ要素３６を介し
てＳＲＡＭキャッシュ８０のロウが選択される。その一
方で、入力アドレスとＴＡＧアドレスが一致しない場
合、またはＴＡＧ１９の有効ビットにロウがセットされ
ている、すなわち、Ｖ＝０である場合には、データがＳ
ＲＡＭにないことを示す「ミス」信号“ＮＯ”が生成さ
れる。各動作は、読取であれ書込であれ、ｅＤＲＡＭ６
０の特定のロウおよびマイクロセルに向けられなければ
ならないことを理解されたい。正しいマイクロセル位置
は、ここではＭＣＡによって決定され、もしくは、本明
細書で詳細に説明するように、ヒューズ・バンク２０か
ら生成されるＭＣＲＡnから決定される。
【００１９】さらに具体的に言うと、図１に示され、図
２および３に関して本明細書で詳細に説明するように、
入力アドレス１０からのＭＣＡ１６が、ヒューズ・バン
ク２０にストアされたＭＣＡアドレスのそれぞれとの比
較のために、比較器デバイス５０に入力される。ヒュー
ズ・バンク２０に、各ＭＣＲＡ６１および対応するＭＣ
Ａnを含むルックアップ・テーブルを定義するヒューズ
・プログラマブル・アレイが含まれることが好ましい。
アレイのテスト中に、マイクロセルの内部の要素が、欠
陥があると判断される場合に、置換用の冗長マイクロセ
ル・ユニットを割り当てられる。その瞬間に、マイクロ
セル（ＭＣＡ）アドレスおよび冗長マイクロセル（ＭＣ
ＲＡ）アドレス３２が、対としてヒューズ・バンク２０
にプログラムされる。さらに、「Ｖ」として示される有
効ビット３１に、ハイがセットされ（たとえばＶ＝
１）、冗長要素が使用されていることが示される。ヒュ
ーズ・ラッチ回路ならびに比較方法の例が、本明細書に
完全に示されたかのように参照によってその内容および
開示を組み込まれる、本願の所有者が所有する米国特許
第５６９１９４６号明細書に記載されている。比較器デ
バイス５０によって、ＭＣＡアドレス１６に関する対応
するＭＣＲＡ一致が存在すると判定される時には、冗長
マイクロセル・アドレス５２が読み取られ、ｅＤＲＡＭ
アレイ内のマイクロセルを突き止めるのに使用される。
しかし、一致が検出されないか、有効ビットに「ロウ」
がセットされ、有効なデータがないことが示される場合
には、入力アドレスからの元のＭＣＡアドレス５１が、
ｅＤＲＡＭのデコードに使用される。
２および３に関して本明細書で詳細に説明するように、
入力アドレス１０からのＭＣＡ１６が、ヒューズ・バン
ク２０にストアされたＭＣＡアドレスのそれぞれとの比
較のために、比較器デバイス５０に入力される。ヒュー
ズ・バンク２０に、各ＭＣＲＡ６１および対応するＭＣ
Ａnを含むルックアップ・テーブルを定義するヒューズ
・プログラマブル・アレイが含まれることが好ましい。
アレイのテスト中に、マイクロセルの内部の要素が、欠
陥があると判断される場合に、置換用の冗長マイクロセ
ル・ユニットを割り当てられる。その瞬間に、マイクロ
セル（ＭＣＡ）アドレスおよび冗長マイクロセル（ＭＣ
ＲＡ）アドレス３２が、対としてヒューズ・バンク２０
にプログラムされる。さらに、「Ｖ」として示される有
効ビット３１に、ハイがセットされ（たとえばＶ＝
１）、冗長要素が使用されていることが示される。ヒュ
ーズ・ラッチ回路ならびに比較方法の例が、本明細書に
完全に示されたかのように参照によってその内容および
開示を組み込まれる、本願の所有者が所有する米国特許
第５６９１９４６号明細書に記載されている。比較器デ
バイス５０によって、ＭＣＡアドレス１６に関する対応
するＭＣＲＡ一致が存在すると判定される時には、冗長
マイクロセル・アドレス５２が読み取られ、ｅＤＲＡＭ
アレイ内のマイクロセルを突き止めるのに使用される。
しかし、一致が検出されないか、有効ビットに「ロウ」
がセットされ、有効なデータがないことが示される場合
には、入力アドレスからの元のＭＣＡアドレス５１が、
ｅＤＲＡＭのデコードに使用される。
【００２０】図２に、本発明によるマイクロセル・ブロ
ック冗長性方式２００の第１の実施形態を示す。この第
１の実施形態では、たとえば、２つの冗長マイクロセル
・ユニット（ＭＣＲＡ１およびＭＣＲＡ２）２１０が、
２つのカラムに配置された１６個のマイクロセル（ＭＣ
Ａ１からＭＣＡ１６）を含むバンク２２０内に設けられ
る。例として図２に示されているように、冗長マイクロ
セル・ユニットＭＣＲＡ２は、欠陥を有するマイクロセ
ルＭＣＡ１２ ２７０と置換するのに使用され、その置
換が、矢印２４０によって示されている。同様に、例と
して図示されているように、冗長マイクロセル・ユニッ
トＭＣＲＡ３が、ＭＣＡ２３と置換され、冗長マイクロ
セル・ユニットＭＣＲＡ４が、ＭＣＡ２５と置換され、
矢印２５０によって示されるように、冗長マイクロセル
・ユニットＭＣＲＡ８が、ＭＣＡ５５と置換される。こ
の第１の実施形態では、冗長マイクロセルが、それ自体
のバンク内の欠陥を有するマイクロセルだけを置換する
ことができる。その理由は、時々、複数のバンクがアク
ティブにされる場合があるが、クロスバンク置換が、そ
のような動作を妨げるからである。
ック冗長性方式２００の第１の実施形態を示す。この第
１の実施形態では、たとえば、２つの冗長マイクロセル
・ユニット（ＭＣＲＡ１およびＭＣＲＡ２）２１０が、
２つのカラムに配置された１６個のマイクロセル（ＭＣ
Ａ１からＭＣＡ１６）を含むバンク２２０内に設けられ
る。例として図２に示されているように、冗長マイクロ
セル・ユニットＭＣＲＡ２は、欠陥を有するマイクロセ
ルＭＣＡ１２ ２７０と置換するのに使用され、その置
換が、矢印２４０によって示されている。同様に、例と
して図示されているように、冗長マイクロセル・ユニッ
トＭＣＲＡ３が、ＭＣＡ２３と置換され、冗長マイクロ
セル・ユニットＭＣＲＡ４が、ＭＣＡ２５と置換され、
矢印２５０によって示されるように、冗長マイクロセル
・ユニットＭＣＲＡ８が、ＭＣＡ５５と置換される。こ
の第１の実施形態では、冗長マイクロセルが、それ自体
のバンク内の欠陥を有するマイクロセルだけを置換する
ことができる。その理由は、時々、複数のバンクがアク
ティブにされる場合があるが、クロスバンク置換が、そ
のような動作を妨げるからである。
【００２１】図３に、本発明によるマイクロセル・ブロ
ック冗長性方式３００の第２の実施形態を示す。この第
２の実施形態では、たとえば、１バンク内のすべてのマ
イクロセルが、１つのカラム３４０内で形成されるが、
複数の冗長マイクロセル（ＭＣＲＡn）３２０を、バン
クごとに設けることができる。たとえば、図３に示され
ているように、冗長マイクロセルＭＣＲＡ１が、マイク
ロセルＭＣＡ３の置換に使用され３１０、冗長マイクロ
セルＭＣＲＡ１が、マイクロセルＭＣＡ７の置換に使用
される３１５。この実施形態では、２ロウの冗長マイク
ロセル３２０が、ｅＤＲＡＭアレイ３５０の対応するカ
ラム３４０の置換に使用される。ＳＳＡ１からＳＳＡ８
を含む二次センス増幅器・グループが、ｅＤＲＡＭアレ
イ３５０の最下部に配置されて図示されている。
ック冗長性方式３００の第２の実施形態を示す。この第
２の実施形態では、たとえば、１バンク内のすべてのマ
イクロセルが、１つのカラム３４０内で形成されるが、
複数の冗長マイクロセル（ＭＣＲＡn）３２０を、バン
クごとに設けることができる。たとえば、図３に示され
ているように、冗長マイクロセルＭＣＲＡ１が、マイク
ロセルＭＣＡ３の置換に使用され３１０、冗長マイクロ
セルＭＣＲＡ１が、マイクロセルＭＣＡ７の置換に使用
される３１５。この実施形態では、２ロウの冗長マイク
ロセル３２０が、ｅＤＲＡＭアレイ３５０の対応するカ
ラム３４０の置換に使用される。ＳＳＡ１からＳＳＡ８
を含む二次センス増幅器・グループが、ｅＤＲＡＭアレ
イ３５０の最下部に配置されて図示されている。
【００２２】図４に、図２に示された第１の実施形態に
よるマイクロセル・ブロック冗長性方式２００に対応す
る例のヒューズ・バンク２０を示す。図４からわかるよ
うに、ヒューズ・バンク２０には、各冗長性マイクロセ
ル・アドレス２８２および対応する置換されたマイクロ
セルのアドレス２８４を示すルックアップ・テーブルが
含まれる。図４のヒューズ・バンク２０によるルックア
ップ・テーブルを確立する他のタイプのプログラム可能
な手段を実施することが、当業者の範囲内であることを
理解されたい。たとえば、小さいフラッシュ・メモリ・
アレイまたはマスク・プログラマブル読取専用メモリの
すべてを、同一の目的に使用することができる。
よるマイクロセル・ブロック冗長性方式２００に対応す
る例のヒューズ・バンク２０を示す。図４からわかるよ
うに、ヒューズ・バンク２０には、各冗長性マイクロセ
ル・アドレス２８２および対応する置換されたマイクロ
セルのアドレス２８４を示すルックアップ・テーブルが
含まれる。図４のヒューズ・バンク２０によるルックア
ップ・テーブルを確立する他のタイプのプログラム可能
な手段を実施することが、当業者の範囲内であることを
理解されたい。たとえば、小さいフラッシュ・メモリ・
アレイまたはマスク・プログラマブル読取専用メモリの
すべてを、同一の目的に使用することができる。
【００２３】さらに、従来のＢＩＳＴ（組込み自己検
査）方法を、たとえば、通常のマイクロセルと冗長マイ
クロセルの両方を含めて、セル１つずつの順次式の、マ
イクロセルのアレイ・テストに適用できることが企図さ
れている。ＢＩＳＴ技法は、参考文献、Ｎ．サカシタ
（N. Sakashita）著、表題「A 1.6 GB/sec Data Rate 1
GB Synchronous DRAM with Hierarchical Square-Shap
ed Memory Block and Distributed Bank Architectur
e」、I.E.E.E. Journal of Solid State Circuits, Vo
l. 31, No. 11、１９９６年１１月、PP. 1645-1655、お
よびドライベルビス（J. Dreibelbis）著、表題「Proce
ssor-Based Built-In Self Test for 埋込みＤＲＡ
Ｍ」、I.E.E.E. Journal of Solid State Circuits, Vo
l. 33, No. 11、１９９８年１１月、pp. 1731-1739に記
載されており、このそれぞれの内容および開示が、本明
細書に完全に示されたかのように参照によって組み込ま
れる。欠陥があるとわかったマイクロセル内のすべての
要素が、ワード線、ビット線、または単一セルのどれで
あるかに無関係に、そのセルが欠陥としてマークされ
る。テストが終了した後に、図４に示されたものなどの
対応するヒューズ・バンクが、マイクロセル置換情報を
用いてプログラムされる。パワーオン中に、ヒューズ・
ラッチ回路（図示せず）が、セットされ、アドレス比較
の準備ができる。以下の例では、冗長セルＭＣＲＡ１が
使用されず、冗長セルＭＣＲＡ２が普通のセルＭＣＡ１
２の置換に使用され、冗長セルＭＣＲＡ３が普通のセル
ＭＣＡ２３の置換に使用され、以下、図４の通りであ
る。この例によれば、比較は、８つの有効なＭＣＡアド
レスのうちの５つが入力ＭＣＡアドレスと比較される形
で実行される。それらのいずれかが一致する場合に、選
択されたＭＣＡが、欠陥を有するＭＣＡであり、テーブ
ルからの対応する冗長性ＭＣＲＡアドレスが、ｅＤＲＡ
Ｍのデコードに使用される。したがって、マイクロセル
冗長性のテスト・アルゴリズムは、比較的単純であり、
実施が簡単である。
査）方法を、たとえば、通常のマイクロセルと冗長マイ
クロセルの両方を含めて、セル１つずつの順次式の、マ
イクロセルのアレイ・テストに適用できることが企図さ
れている。ＢＩＳＴ技法は、参考文献、Ｎ．サカシタ
（N. Sakashita）著、表題「A 1.6 GB/sec Data Rate 1
GB Synchronous DRAM with Hierarchical Square-Shap
ed Memory Block and Distributed Bank Architectur
e」、I.E.E.E. Journal of Solid State Circuits, Vo
l. 31, No. 11、１９９６年１１月、PP. 1645-1655、お
よびドライベルビス（J. Dreibelbis）著、表題「Proce
ssor-Based Built-In Self Test for 埋込みＤＲＡ
Ｍ」、I.E.E.E. Journal of Solid State Circuits, Vo
l. 33, No. 11、１９９８年１１月、pp. 1731-1739に記
載されており、このそれぞれの内容および開示が、本明
細書に完全に示されたかのように参照によって組み込ま
れる。欠陥があるとわかったマイクロセル内のすべての
要素が、ワード線、ビット線、または単一セルのどれで
あるかに無関係に、そのセルが欠陥としてマークされ
る。テストが終了した後に、図４に示されたものなどの
対応するヒューズ・バンクが、マイクロセル置換情報を
用いてプログラムされる。パワーオン中に、ヒューズ・
ラッチ回路（図示せず）が、セットされ、アドレス比較
の準備ができる。以下の例では、冗長セルＭＣＲＡ１が
使用されず、冗長セルＭＣＲＡ２が普通のセルＭＣＡ１
２の置換に使用され、冗長セルＭＣＲＡ３が普通のセル
ＭＣＡ２３の置換に使用され、以下、図４の通りであ
る。この例によれば、比較は、８つの有効なＭＣＡアド
レスのうちの５つが入力ＭＣＡアドレスと比較される形
で実行される。それらのいずれかが一致する場合に、選
択されたＭＣＡが、欠陥を有するＭＣＡであり、テーブ
ルからの対応する冗長性ＭＣＲＡアドレスが、ｅＤＲＡ
Ｍのデコードに使用される。したがって、マイクロセル
冗長性のテスト・アルゴリズムは、比較的単純であり、
実施が簡単である。
【００２４】図５は、本発明によるマイクロセル冗長性
を実施するｅＤＲＡＭ６０の読取動作を示す流れ図４０
０である。最初のステップ４０２に示されているよう
に、読取コマンドが発行される時に、必ず、ロウ・アド
レス・フィールド（ＲＡ）およびマイクロセル・アドレ
ス・フィールド（ＭＣＡ）の両方を含む入力アドレス
が、プロセッサによって供給される。ステップ４０５に
示されているように、ストアされたＴＡＧ情報から、ロ
ウ・アドレス（ＲＡ）情報を使用して、ＳＲＡＭにスト
アされたデータのマイクロセル・アドレスを見つける。
次に、ステップ４０８で、入力アドレスからのＭＣＡを
ＴＡＧにストアされたＭＣＡと比較する。ＭＣＡの入力
アドレスが、ＴＡＧにストアされたＭＣＡと同一または
一致すると判定される場合には、ステップ４１１および
４１２に示されているように、ＲＡを使用して、キャッ
シュ内のロウを選択し、データを読み取り、キャッシュ
・プロセッサに転送する。その一方で、入力アドレスか
らのＭＣＡとＴＡＧにストアされたＭＣＡが一致しない
場合には、データが、ＳＲＡＭキャッシュ内に存在せ
ず、ｅＤＲＡＭから読み取られなければならない。した
がって、ステップ４１４に示されているように、ＲＡと
ＭＣＡを使用して、ｅＤＲＡＭをデコードし、正しいデ
ータが存在するブロックのロウを得る。その結果、ステ
ップ４１７に示されているように、ヒューズ・バンク構
造（図４）が、対応するＭＣＡについてＭＣＲＡおよび
Ｖの情報が存在する場所を判定するために実施される。
すなわち、ステップ４２０で、入力アドレスに対応する
ＭＣＡが、欠陥を有するアレイであるか否かが、ヒュー
ズ・バンク比較構造（図１）によって決定されるＭＣＡ
／ＭＣＲＡ一致によって判定される。ステップ４２０
で、たとえばＶ＝０であると判定される場合に、ＭＣＡ
は、元のマイクロセルであり、ステップ４２３および４
２５に示されているように、ｅＤＲＡＭからのデータ
が、冗長ブロックに行かずに直接にＳＲＡＭに転送され
る。しかし、ステップ４２０で、Ｖ＝１であると判定さ
れる場合には、ｅＤＲＡＭの元のマイクロセルが、欠陥
を有するマイクロセルであり、ステップ４２７に示され
ているように、冗長マイクロセル（ＭＣＲＡ）によって
置換されている。その結果、冗長マイクロセルのアドレ
スが、ヒューズ・バンクから取り出され、ステップ４２
５でデータが正しく転送される。
を実施するｅＤＲＡＭ６０の読取動作を示す流れ図４０
０である。最初のステップ４０２に示されているよう
に、読取コマンドが発行される時に、必ず、ロウ・アド
レス・フィールド（ＲＡ）およびマイクロセル・アドレ
ス・フィールド（ＭＣＡ）の両方を含む入力アドレス
が、プロセッサによって供給される。ステップ４０５に
示されているように、ストアされたＴＡＧ情報から、ロ
ウ・アドレス（ＲＡ）情報を使用して、ＳＲＡＭにスト
アされたデータのマイクロセル・アドレスを見つける。
次に、ステップ４０８で、入力アドレスからのＭＣＡを
ＴＡＧにストアされたＭＣＡと比較する。ＭＣＡの入力
アドレスが、ＴＡＧにストアされたＭＣＡと同一または
一致すると判定される場合には、ステップ４１１および
４１２に示されているように、ＲＡを使用して、キャッ
シュ内のロウを選択し、データを読み取り、キャッシュ
・プロセッサに転送する。その一方で、入力アドレスか
らのＭＣＡとＴＡＧにストアされたＭＣＡが一致しない
場合には、データが、ＳＲＡＭキャッシュ内に存在せ
ず、ｅＤＲＡＭから読み取られなければならない。した
がって、ステップ４１４に示されているように、ＲＡと
ＭＣＡを使用して、ｅＤＲＡＭをデコードし、正しいデ
ータが存在するブロックのロウを得る。その結果、ステ
ップ４１７に示されているように、ヒューズ・バンク構
造（図４）が、対応するＭＣＡについてＭＣＲＡおよび
Ｖの情報が存在する場所を判定するために実施される。
すなわち、ステップ４２０で、入力アドレスに対応する
ＭＣＡが、欠陥を有するアレイであるか否かが、ヒュー
ズ・バンク比較構造（図１）によって決定されるＭＣＡ
／ＭＣＲＡ一致によって判定される。ステップ４２０
で、たとえばＶ＝０であると判定される場合に、ＭＣＡ
は、元のマイクロセルであり、ステップ４２３および４
２５に示されているように、ｅＤＲＡＭからのデータ
が、冗長ブロックに行かずに直接にＳＲＡＭに転送され
る。しかし、ステップ４２０で、Ｖ＝１であると判定さ
れる場合には、ｅＤＲＡＭの元のマイクロセルが、欠陥
を有するマイクロセルであり、ステップ４２７に示され
ているように、冗長マイクロセル（ＭＣＲＡ）によって
置換されている。その結果、冗長マイクロセルのアドレ
スが、ヒューズ・バンクから取り出され、ステップ４２
５でデータが正しく転送される。
【００２５】図６は、本発明によるマイクロセル冗長性
を実施するｅＤＲＡＭ６０の書込動作を示す流れ図５０
０である。図６に示されているように、ステップ５０３
で、ＲＡとＭＣＡの両方を含む入力アドレスと、対応す
る書き込まれるデータの両方が、プロセッサによって供
給される。その後、ステップ５０６および５０９で、Ｔ
ＡＧのアドレスＲＡからのＭＣＡに対する入力アドレス
からのＭＣＡの比較を行って、キャッシュ・ヒットまた
はキャッシュ・ミスのどちらがあるかを判断する。ステ
ップ５０９の判定で、キャッシュ・ヒットが発生する場
合には、ステップ５１２で、入力アドレスからのＲＡを
使用してＳＲＡＭキャッシュにデータを書き込む。ステ
ップ５０９で、キャッシュ・ミスが発生すると判定され
る場合には、ステップ５２９に示されているように、入
力データを、まず、バッファ・レジスタ（図示せず）に
パーキング（park）する。この時点で、新しいデータを
キャッシュ内の同一のロウ位置にストアする前に、キャ
ッシュ内の古いデータを「リタイヤ（retire）」させる
か、ｅＤＲＡＭに書き戻さなければならない。これを達
成するために、ステップ５１５に示されているように、
ＴＡＧからのＭＣＡを使用して、ヒューズ・バンクを使
用して対応するＭＣＲＡがあるかどうかを検査する。ス
テップ５２０で、たとえばＶ＝０であると判定される場
合には、これは、そのマイクロセルについて冗長マイク
ロセルが使用されていないことを示す。したがって、ス
テップ５２３および５２５で実行されるように、アドレ
スＲＡおよびＴＡＧからのＭＲＡを使用して、古いデー
タをキャッシュのＲＡ位置からｅＤＲＡＭに書き戻す。
しかし、ステップ５２０で、Ｖ＝１と判定される場合に
は、古いデータのマイクロセルが、実際には冗長マイク
ロセルであり、ステップ５２７に示されているように、
冗長マイクロセル（ＭＣＲＡ）アドレスが、ｅＤＲＡＭ
へのデータの書き戻しに使用される。言い換えると、ス
テップ５２５で、キャッシュ内の古いデータが、冗長マ
イクロセルに書き戻される。キャッシュ内の古いデータ
が「リタイヤ」された後に、ステップ５３０に示される
ように、新しいデータがバッファからキャッシュに書き
込まれ、ＴＡＧ内の情報が更新される。
を実施するｅＤＲＡＭ６０の書込動作を示す流れ図５０
０である。図６に示されているように、ステップ５０３
で、ＲＡとＭＣＡの両方を含む入力アドレスと、対応す
る書き込まれるデータの両方が、プロセッサによって供
給される。その後、ステップ５０６および５０９で、Ｔ
ＡＧのアドレスＲＡからのＭＣＡに対する入力アドレス
からのＭＣＡの比較を行って、キャッシュ・ヒットまた
はキャッシュ・ミスのどちらがあるかを判断する。ステ
ップ５０９の判定で、キャッシュ・ヒットが発生する場
合には、ステップ５１２で、入力アドレスからのＲＡを
使用してＳＲＡＭキャッシュにデータを書き込む。ステ
ップ５０９で、キャッシュ・ミスが発生すると判定され
る場合には、ステップ５２９に示されているように、入
力データを、まず、バッファ・レジスタ（図示せず）に
パーキング（park）する。この時点で、新しいデータを
キャッシュ内の同一のロウ位置にストアする前に、キャ
ッシュ内の古いデータを「リタイヤ（retire）」させる
か、ｅＤＲＡＭに書き戻さなければならない。これを達
成するために、ステップ５１５に示されているように、
ＴＡＧからのＭＣＡを使用して、ヒューズ・バンクを使
用して対応するＭＣＲＡがあるかどうかを検査する。ス
テップ５２０で、たとえばＶ＝０であると判定される場
合には、これは、そのマイクロセルについて冗長マイク
ロセルが使用されていないことを示す。したがって、ス
テップ５２３および５２５で実行されるように、アドレ
スＲＡおよびＴＡＧからのＭＲＡを使用して、古いデー
タをキャッシュのＲＡ位置からｅＤＲＡＭに書き戻す。
しかし、ステップ５２０で、Ｖ＝１と判定される場合に
は、古いデータのマイクロセルが、実際には冗長マイク
ロセルであり、ステップ５２７に示されているように、
冗長マイクロセル（ＭＣＲＡ）アドレスが、ｅＤＲＡＭ
へのデータの書き戻しに使用される。言い換えると、ス
テップ５２５で、キャッシュ内の古いデータが、冗長マ
イクロセルに書き戻される。キャッシュ内の古いデータ
が「リタイヤ」された後に、ステップ５３０に示される
ように、新しいデータがバッファからキャッシュに書き
込まれ、ＴＡＧ内の情報が更新される。
【００２６】本発明を、その例示的実施形態および好ま
しい実施形態に関して図示し、説明してきたが、形態お
よび詳細における前述および他の変更を、本発明の趣旨
および範囲から逸脱せずに行うことができることを当業
者は諒解するであろう。本発明の趣旨および範囲は、請
求項の範囲のみによって制限される。
しい実施形態に関して図示し、説明してきたが、形態お
よび詳細における前述および他の変更を、本発明の趣旨
および範囲から逸脱せずに行うことができることを当業
者は諒解するであろう。本発明の趣旨および範囲は、請
求項の範囲のみによって制限される。
【００２７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２８】（１）マイクロセル・アレイの１つまたは
複数のバンクを含み、各マイクロセルに、データをスト
アするための複数のＤＲＡＭメモリ要素が含まれる、埋
込み半導体ダイナミック・ランダム・アクセス・メモリ
（ｅＤＲＡＭ）メモリ・アーキテクチャにおいて、複数
の冗長マイクロセル・アレイであって、前記複数の冗長
マイクロセルの１つまたは複数が、マイクロセル・アレ
イ・バンクに関連する、複数の冗長マイクロセル・アレ
イと、欠陥を有すると前に判定されたｅＤＲＡＭマイク
ロセル・アレイを、データをストアするための置換アレ
イとして実施された対応する良好な冗長マイクロセル・
アレイにマッピングする機構と、データ読取動作および
データ書込動作を容易にする論理回路であって、前記論
理回路が、欠陥を有すると判定されたマイクロセル・ア
レイに関連する置換冗長マイクロセル・アレイへの読取
アクセスおよび書き込みアクセスを可能にするために前
記マッピング機構を実施する論理回路とを含むマイクロ
セル・アレイ冗長性システム。 （２）前記マッピング機構が、対応する欠陥を有するマ
イクロセル・アレイのアドレスに基づいて良好な冗長メ
モリ・セルを関連付けるルックアップ・テーブルを含
む、上記（１）に記載のマイクロセル・アレイ冗長性シ
ステム。 （３）前記論理回路が、比較器機構を含み、前記比較器
機構が、現在の読取動作または書込動作の対象であるタ
ーゲット・マイクロセル・アレイ位置の入力アドレス
を、欠陥を有するマイクロセル・アレイのアドレスのリ
ストと比較し、欠陥を有する場合に、前記ターゲット・
マイクロセル・アレイにマッピングされた冗長マイクロ
セル・アレイに対応するアドレスでの前記読取動作また
は書込動作を可能にする、上記（１）に記載のマイクロ
セル・アレイ冗長性システム。 （４）前記マッピング機構が、前記現在の入力アドレス
・アレイに関連する元のマイクロセルが欠陥を有するか
どうかを示すビット・フラグを実施し、前記論理回路
が、前記ビット・フラグの状況を判定し、前記ビット・
フラグが欠陥なしを示す時に、データ読取動作に関して
前記元のマイクロセル・アレイ内のデータのアクセスを
可能にする、上記（３）に記載のマイクロセル・アレイ
冗長性システム。 （５）「ｎ」個の複数のマイクロセル・アレイと、
「ｍ」個の複数の冗長マイクロセル・アレイとを含み、
ｎ＞ｍである、上記（１）に記載のマイクロセル・アレ
イ冗長性システム。 （６）ｎ／ｍの比が、約１０から２０の範囲である、上
記（５）に記載のマイクロセル・アレイ冗長性システ
ム。 （７）各前記マイクロセル・メモリ・アレイが、複数の
ワード線および複数のビット線から形成される、上記
（１）に記載のマイクロセル・アレイ冗長性システム。 （８）前記ワード線の数が、約６４から５１２の範囲で
あり、前記ビット線の数が、約６４から５１２の範囲で
ある、上記（７）に記載のマイクロセル・アレイ冗長性
システム。 （９）前記「ｎ」個の複数のマイクロセル・アレイが、
アレイの１つまたは複数のバンクとして編成され、各バ
ンクが、それに関連する１つまたは複数の冗長マイクロ
セル・アレイを有する、上記（１）に記載のマイクロセ
ル・アレイ冗長性システム。 （１０）前記ルックアップ・テーブルが、ヒューズ・バ
ンク構造として実施される、上記（１）に記載のマイク
ロセル・アレイ冗長性システム。 （１１）前記ｅＤＲＡＭメモリが、ＳＲＡＭキャッシュ
・インターフェースを有する高帯域幅キャッシュ・メモ
リである、上記（１）に記載のマイクロセル・アレイ冗
長性システム。 （１２）マイクロセル・アレイの１つまたは複数のバン
クを含み、各マイクロセル・アレイに、データをストア
するための複数のＤＲＡＭメモリ要素が含まれる、埋込
み半導体ダイナミック・ランダム・アクセス・メモリ
（ｅＤＲＡＭ）で冗長性を実施する方法であって、 ａ）複数の冗長マイクロセル・アレイを設けるステップ
であって、前記複数の冗長マイクロセルが、マイクロセ
ル・アレイのバンクに関連するステップと、 ｂ）欠陥を有すると前に判定されたマイクロセル・アレ
イとの置換冗長マイクロセル・アレイのマッピングを提
供するステップと、 ｃ）欠陥を有すると判定されたターゲット・マイクロセ
ル・アレイでのデータ読取動作またはデータ書込動作
を、前記欠陥を有するターゲット・マイクロセル・アレ
イに関連する冗長マイクロセル・アレイに対応するアド
レス位置で実行できるようにするステップとを含む冗長
性を実施する方法。 （１３）前記できるようにするステップｃ）が、現在の
データ読取動作またはデータ書込動作の対象のターゲッ
トｅＤＲＡＭ位置の入力アドレスを、欠陥を有するマイ
クロセル・アレイに対応するアドレスのリストと比較す
るステップと、前記入力アドレスと一致するアドレスを
有する欠陥を有するターゲット・マイクロセル・アレイ
に関連する冗長マイクロセル・アレイに対応する前記ア
ドレス位置を判定するステップとを含む、上記（１２）
に記載の冗長性を実施する方法。 （１４）前記マッピングするステップｂ）が、現在の入
力アドレス・アレイに関連する元のマイクロセル・アレ
イが欠陥を有するかどうかを示すビット・フラグを実施
するステップを含み、前記比較するステップが、さら
に、前記ビット・フラグの状況を判定するステップと、
前記ビット・フラグが、欠陥なしを示す時に、データ読
取動作に関して前記元のマイクロセル・アレイのデータ
にアクセスするステップとを含む、上記（１３）に記載
の冗長性を実施する方法。 （１５）ＳＲＡＭキャッシュ・インターフェースを有す
る埋込みＤＲＡＭ（ｅＤＲＡＭ）キャッシュのマイクロ
セル冗長性方式であって、前記ｅＤＲＡＭキャッシュ
が、メモリ・アレイ・ユニットの１つまたは複数のバン
クを含み、バンク内の欠陥を有するマイクロセルを置換
するための冗長メモリ・アレイ・ユニットとして実施さ
れる少なくとも１つのメモリ・アレイ・ユニットと、欠
陥を有すると前に判定されたメモリ・アレイ・ユニット
のアドレス位置を、置換として実施された冗長メモリ・
アレイ・ユニットの対応するアドレス位置と共に記録す
る機構と、マイクロプロセッサ要求に応答して、データ
が、元のメモリ・アレイ・ユニットおよび対応する冗長
メモリ・アレイ・ユニットのどちらに対して読み書きさ
れるかを判定する機構とを含む埋込みＤＲＡＭ（ｅＤＲ
ＡＭ）キャッシュのマイクロセル冗長性方式。 （１６）さらに、前記キャッシュ内の欠陥を有するメモ
リ・アレイ・ユニットを判定するアレイ・テスト装置を
含む、上記（１５）に記載の埋込みＤＲＡＭ（ｅＤＲＡ
Ｍ）キャッシュのマイクロセル冗長性方式。 （１７）前記記録機構が、前記アレイ・テストに応答し
て、各冗長メモリ・アレイ・ユニット・アドレスおよび
それに対応する欠陥を有するメモリ・アレイ・ユニット
を記録するために確立されるルックアップ・テーブルを
実施するヒューズ・バンク構造を含む、上記（１６）に
記載の埋込みＤＲＡＭ（ｅＤＲＡＭ）キャッシュのマイ
クロセル冗長性方式。 （１８）冗長メモリ・アレイ・ユニットが、これによっ
てキャッシュ読取動作およびキャッシュ書込動作に関す
る同時複数バンク動作を可能にするために、同一バンク
内の欠陥を有するメモリ・アレイ・ユニットを置換す
る、上記（１６）に記載の埋込みＤＲＡＭ（ｅＤＲＡ
Ｍ）キャッシュのマイクロセル冗長性方式。
複数のバンクを含み、各マイクロセルに、データをスト
アするための複数のＤＲＡＭメモリ要素が含まれる、埋
込み半導体ダイナミック・ランダム・アクセス・メモリ
（ｅＤＲＡＭ）メモリ・アーキテクチャにおいて、複数
の冗長マイクロセル・アレイであって、前記複数の冗長
マイクロセルの１つまたは複数が、マイクロセル・アレ
イ・バンクに関連する、複数の冗長マイクロセル・アレ
イと、欠陥を有すると前に判定されたｅＤＲＡＭマイク
ロセル・アレイを、データをストアするための置換アレ
イとして実施された対応する良好な冗長マイクロセル・
アレイにマッピングする機構と、データ読取動作および
データ書込動作を容易にする論理回路であって、前記論
理回路が、欠陥を有すると判定されたマイクロセル・ア
レイに関連する置換冗長マイクロセル・アレイへの読取
アクセスおよび書き込みアクセスを可能にするために前
記マッピング機構を実施する論理回路とを含むマイクロ
セル・アレイ冗長性システム。 （２）前記マッピング機構が、対応する欠陥を有するマ
イクロセル・アレイのアドレスに基づいて良好な冗長メ
モリ・セルを関連付けるルックアップ・テーブルを含
む、上記（１）に記載のマイクロセル・アレイ冗長性シ
ステム。 （３）前記論理回路が、比較器機構を含み、前記比較器
機構が、現在の読取動作または書込動作の対象であるタ
ーゲット・マイクロセル・アレイ位置の入力アドレス
を、欠陥を有するマイクロセル・アレイのアドレスのリ
ストと比較し、欠陥を有する場合に、前記ターゲット・
マイクロセル・アレイにマッピングされた冗長マイクロ
セル・アレイに対応するアドレスでの前記読取動作また
は書込動作を可能にする、上記（１）に記載のマイクロ
セル・アレイ冗長性システム。 （４）前記マッピング機構が、前記現在の入力アドレス
・アレイに関連する元のマイクロセルが欠陥を有するか
どうかを示すビット・フラグを実施し、前記論理回路
が、前記ビット・フラグの状況を判定し、前記ビット・
フラグが欠陥なしを示す時に、データ読取動作に関して
前記元のマイクロセル・アレイ内のデータのアクセスを
可能にする、上記（３）に記載のマイクロセル・アレイ
冗長性システム。 （５）「ｎ」個の複数のマイクロセル・アレイと、
「ｍ」個の複数の冗長マイクロセル・アレイとを含み、
ｎ＞ｍである、上記（１）に記載のマイクロセル・アレ
イ冗長性システム。 （６）ｎ／ｍの比が、約１０から２０の範囲である、上
記（５）に記載のマイクロセル・アレイ冗長性システ
ム。 （７）各前記マイクロセル・メモリ・アレイが、複数の
ワード線および複数のビット線から形成される、上記
（１）に記載のマイクロセル・アレイ冗長性システム。 （８）前記ワード線の数が、約６４から５１２の範囲で
あり、前記ビット線の数が、約６４から５１２の範囲で
ある、上記（７）に記載のマイクロセル・アレイ冗長性
システム。 （９）前記「ｎ」個の複数のマイクロセル・アレイが、
アレイの１つまたは複数のバンクとして編成され、各バ
ンクが、それに関連する１つまたは複数の冗長マイクロ
セル・アレイを有する、上記（１）に記載のマイクロセ
ル・アレイ冗長性システム。 （１０）前記ルックアップ・テーブルが、ヒューズ・バ
ンク構造として実施される、上記（１）に記載のマイク
ロセル・アレイ冗長性システム。 （１１）前記ｅＤＲＡＭメモリが、ＳＲＡＭキャッシュ
・インターフェースを有する高帯域幅キャッシュ・メモ
リである、上記（１）に記載のマイクロセル・アレイ冗
長性システム。 （１２）マイクロセル・アレイの１つまたは複数のバン
クを含み、各マイクロセル・アレイに、データをストア
するための複数のＤＲＡＭメモリ要素が含まれる、埋込
み半導体ダイナミック・ランダム・アクセス・メモリ
（ｅＤＲＡＭ）で冗長性を実施する方法であって、 ａ）複数の冗長マイクロセル・アレイを設けるステップ
であって、前記複数の冗長マイクロセルが、マイクロセ
ル・アレイのバンクに関連するステップと、 ｂ）欠陥を有すると前に判定されたマイクロセル・アレ
イとの置換冗長マイクロセル・アレイのマッピングを提
供するステップと、 ｃ）欠陥を有すると判定されたターゲット・マイクロセ
ル・アレイでのデータ読取動作またはデータ書込動作
を、前記欠陥を有するターゲット・マイクロセル・アレ
イに関連する冗長マイクロセル・アレイに対応するアド
レス位置で実行できるようにするステップとを含む冗長
性を実施する方法。 （１３）前記できるようにするステップｃ）が、現在の
データ読取動作またはデータ書込動作の対象のターゲッ
トｅＤＲＡＭ位置の入力アドレスを、欠陥を有するマイ
クロセル・アレイに対応するアドレスのリストと比較す
るステップと、前記入力アドレスと一致するアドレスを
有する欠陥を有するターゲット・マイクロセル・アレイ
に関連する冗長マイクロセル・アレイに対応する前記ア
ドレス位置を判定するステップとを含む、上記（１２）
に記載の冗長性を実施する方法。 （１４）前記マッピングするステップｂ）が、現在の入
力アドレス・アレイに関連する元のマイクロセル・アレ
イが欠陥を有するかどうかを示すビット・フラグを実施
するステップを含み、前記比較するステップが、さら
に、前記ビット・フラグの状況を判定するステップと、
前記ビット・フラグが、欠陥なしを示す時に、データ読
取動作に関して前記元のマイクロセル・アレイのデータ
にアクセスするステップとを含む、上記（１３）に記載
の冗長性を実施する方法。 （１５）ＳＲＡＭキャッシュ・インターフェースを有す
る埋込みＤＲＡＭ（ｅＤＲＡＭ）キャッシュのマイクロ
セル冗長性方式であって、前記ｅＤＲＡＭキャッシュ
が、メモリ・アレイ・ユニットの１つまたは複数のバン
クを含み、バンク内の欠陥を有するマイクロセルを置換
するための冗長メモリ・アレイ・ユニットとして実施さ
れる少なくとも１つのメモリ・アレイ・ユニットと、欠
陥を有すると前に判定されたメモリ・アレイ・ユニット
のアドレス位置を、置換として実施された冗長メモリ・
アレイ・ユニットの対応するアドレス位置と共に記録す
る機構と、マイクロプロセッサ要求に応答して、データ
が、元のメモリ・アレイ・ユニットおよび対応する冗長
メモリ・アレイ・ユニットのどちらに対して読み書きさ
れるかを判定する機構とを含む埋込みＤＲＡＭ（ｅＤＲ
ＡＭ）キャッシュのマイクロセル冗長性方式。 （１６）さらに、前記キャッシュ内の欠陥を有するメモ
リ・アレイ・ユニットを判定するアレイ・テスト装置を
含む、上記（１５）に記載の埋込みＤＲＡＭ（ｅＤＲＡ
Ｍ）キャッシュのマイクロセル冗長性方式。 （１７）前記記録機構が、前記アレイ・テストに応答し
て、各冗長メモリ・アレイ・ユニット・アドレスおよび
それに対応する欠陥を有するメモリ・アレイ・ユニット
を記録するために確立されるルックアップ・テーブルを
実施するヒューズ・バンク構造を含む、上記（１６）に
記載の埋込みＤＲＡＭ（ｅＤＲＡＭ）キャッシュのマイ
クロセル冗長性方式。 （１８）冗長メモリ・アレイ・ユニットが、これによっ
てキャッシュ読取動作およびキャッシュ書込動作に関す
る同時複数バンク動作を可能にするために、同一バンク
内の欠陥を有するメモリ・アレイ・ユニットを置換す
る、上記（１６）に記載の埋込みＤＲＡＭ（ｅＤＲＡ
Ｍ）キャッシュのマイクロセル冗長性方式。
【図１】本発明によるマイクロセル冗長性を有する、単
純化されたマイクロセルｅＤＲＡＭアーキテクチャを示
す図である。
純化されたマイクロセルｅＤＲＡＭアーキテクチャを示
す図である。
【図２】本発明によるマイクロセル・ブロック冗長性方
式２００の第１の実施形態を示す図である。
式２００の第１の実施形態を示す図である。
【図３】本発明によるマイクロセル・ブロック冗長性方
式３００の第２の実施形態を示す図である。
式３００の第２の実施形態を示す図である。
【図４】図２に示された第１の実施形態によるマイクロ
セル・ブロック冗長性方式２００に対応する例のヒュー
ズ・バンク２０を示す図である。
セル・ブロック冗長性方式２００に対応する例のヒュー
ズ・バンク２０を示す図である。
【図５】本発明によるマイクロセル冗長性を実施するｅ
ＤＲＡＭ６０の読取動作を示す流れ図４００である。
ＤＲＡＭ６０の読取動作を示す流れ図４００である。
【図６】本発明によるマイクロセル冗長性を実施するｅ
ＤＲＡＭ６０の書込動作を示す流れ図５００である。
ＤＲＡＭ６０の書込動作を示す流れ図５００である。
１０ 入力アドレス
１５ ロウ・アドレス・ビット・フィールド（ＲＡ）
１６ ブロック・アドレス・ビット・フィールド（また
はマイクロ・セル・アドレス、ＭＣＡ） １７ ロウ・デコーダ １８ アドレス・バッファ・レジスタ １９ ＴＡＧメモリ ２０ ヒューズ・バンク ２１ マイクロセル・アドレス ２５ マルチプレクサ・デバイス ３０ 比較器デバイス ３１ 有効ビット ３２ 冗長マイクロセル（ＭＣＲＡ）アドレス ３３ ロウ・アドレス（ＲＡ） ３６ ロウ・デコーダ要素 ５０ 比較器デバイス ５１ 元のＭＣＡアドレス ５２ 冗長マイクロセル・アドレス ６０ ｅＤＲＡＭ ６１ ＭＣＲＡ ６３1 バンク ６３2 バンク ６３n バンク ６５ 二次センス増幅器・ブロック ８０ ＳＲＡＭキャッシュ
はマイクロ・セル・アドレス、ＭＣＡ） １７ ロウ・デコーダ １８ アドレス・バッファ・レジスタ １９ ＴＡＧメモリ ２０ ヒューズ・バンク ２１ マイクロセル・アドレス ２５ マルチプレクサ・デバイス ３０ 比較器デバイス ３１ 有効ビット ３２ 冗長マイクロセル（ＭＣＲＡ）アドレス ３３ ロウ・アドレス（ＲＡ） ３６ ロウ・デコーダ要素 ５０ 比較器デバイス ５１ 元のＭＣＡアドレス ５２ 冗長マイクロセル・アドレス ６０ ｅＤＲＡＭ ６１ ＭＣＲＡ ６３1 バンク ６３2 バンク ６３n バンク ６５ 二次センス増幅器・ブロック ８０ ＳＲＡＭキャッシュ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 12/16 ３１０ Ｇ０６Ｆ 12/16 ３１０Ｅ
３１０Ｐ
Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１Ｄ
(72)発明者 ルイス・エル・シュー
アメリカ合衆国12524 ニューヨーク州フ
ィシュキル クロスビー・コート ７
(72)発明者 リコン・ワン
アメリカ合衆国07645 ニュージャージー
州モントベール モーガン・コート ２
Ｆターム(参考） 5B005 JJ01 MM01 VV21 WW02 WW14
5B018 GA04 KA13 MA03
5L106 AA01 AA15 CC04 CC16
5M024 AA49 AA91 BB30 DD73 DD80
HH10 JJ20 JJ22 KK32 KK35
MM10 MM20 PP01 PP10
Claims (18)
- 【請求項１】マイクロセル・アレイの１つまたは複数の
バンクを含み、各マイクロセルに、データをストアする
ための複数のＤＲＡＭメモリ要素が含まれる、埋込み半
導体ダイナミック・ランダム・アクセス・メモリ（ｅＤ
ＲＡＭ）メモリ・アーキテクチャにおいて、 複数の冗長マイクロセル・アレイであって、前記複数の
冗長マイクロセルの１つまたは複数が、マイクロセル・
アレイ・バンクに関連する、複数の冗長マイクロセル・
アレイと、 欠陥を有すると前に判定されたｅＤＲＡＭマイクロセル
・アレイを、データをストアするための置換アレイとし
て実施された対応する良好な冗長マイクロセル・アレイ
にマッピングする機構と、 データ読取動作およびデータ書込動作を容易にする論理
回路であって、前記論理回路が、欠陥を有すると判定さ
れたマイクロセル・アレイに関連する置換冗長マイクロ
セル・アレイへの読取アクセスおよび書き込みアクセス
を可能にするために前記マッピング機構を実施する論理
回路とを含むマイクロセル・アレイ冗長性システム。 - 【請求項２】前記マッピング機構が、対応する欠陥を有
するマイクロセル・アレイのアドレスに基づいて良好な
冗長メモリ・セルを関連付けるルックアップ・テーブル
を含む、請求項１に記載のマイクロセル・アレイ冗長性
システム。 - 【請求項３】前記論理回路が、比較器機構を含み、前記
比較器機構が、現在の読取動作または書込動作の対象で
あるターゲット・マイクロセル・アレイ位置の入力アド
レスを、欠陥を有するマイクロセル・アレイのアドレス
のリストと比較し、欠陥を有する場合に、前記ターゲッ
ト・マイクロセル・アレイにマッピングされた冗長マイ
クロセル・アレイに対応するアドレスでの前記読取動作
または書込動作を可能にする、請求項１に記載のマイク
ロセル・アレイ冗長性システム。 - 【請求項４】前記マッピング機構が、前記現在の入力ア
ドレス・アレイに関連する元のマイクロセルが欠陥を有
するかどうかを示すビット・フラグを実施し、前記論理
回路が、前記ビット・フラグの状況を判定し、前記ビッ
ト・フラグが欠陥なしを示す時に、データ読取動作に関
して前記元のマイクロセル・アレイ内のデータのアクセ
スを可能にする、請求項３に記載のマイクロセル・アレ
イ冗長性システム。 - 【請求項５】「ｎ」個の複数のマイクロセル・アレイ
と、「ｍ」個の複数の冗長マイクロセル・アレイとを含
み、ｎ＞ｍである、請求項１に記載のマイクロセル・ア
レイ冗長性システム。 - 【請求項６】ｎ／ｍの比が、約１０から２０の範囲であ
る、請求項５に記載のマイクロセル・アレイ冗長性シス
テム。 - 【請求項７】各前記マイクロセル・メモリ・アレイが、
複数のワード線および複数のビット線から形成される、
請求項１に記載のマイクロセル・アレイ冗長性システ
ム。 - 【請求項８】前記ワード線の数が、約６４から５１２の
範囲であり、前記ビット線の数が、約６４から５１２の
範囲である、請求項７に記載のマイクロセル・アレイ冗
長性システム。 - 【請求項９】前記「ｎ」個の複数のマイクロセル・アレ
イが、アレイの１つまたは複数のバンクとして編成さ
れ、各バンクが、それに関連する１つまたは複数の冗長
マイクロセル・アレイを有する、請求項１に記載のマイ
クロセル・アレイ冗長性システム。 - 【請求項１０】前記ルックアップ・テーブルが、ヒュー
ズ・バンク構造として実施される、請求項１に記載のマ
イクロセル・アレイ冗長性システム。 - 【請求項１１】前記ｅＤＲＡＭメモリが、ＳＲＡＭキャ
ッシュ・インターフェースを有する高帯域幅キャッシュ
・メモリである、請求項１に記載のマイクロセル・アレ
イ冗長性システム。 - 【請求項１２】マイクロセル・アレイの１つまたは複数
のバンクを含み、各マイクロセル・アレイに、データを
ストアするための複数のＤＲＡＭメモリ要素が含まれ
る、埋込み半導体ダイナミック・ランダム・アクセス・
メモリ（ｅＤＲＡＭ）で冗長性を実施する方法であっ
て、 ａ）複数の冗長マイクロセル・アレイを設けるステップ
であって、前記複数の冗長マイクロセルが、マイクロセ
ル・アレイのバンクに関連するステップと、 ｂ）欠陥を有すると前に判定されたマイクロセル・アレ
イとの置換冗長マイクロセル・アレイのマッピングを提
供するステップと、 ｃ）欠陥を有すると判定されたターゲット・マイクロセ
ル・アレイでのデータ読取動作またはデータ書込動作
を、前記欠陥を有するターゲット・マイクロセル・アレ
イに関連する冗長マイクロセル・アレイに対応するアド
レス位置で実行できるようにするステップとを含む冗長
性を実施する方法。 - 【請求項１３】前記できるようにするステップｃ）が、 現在のデータ読取動作またはデータ書込動作の対象のタ
ーゲットｅＤＲＡＭ位置の入力アドレスを、欠陥を有す
るマイクロセル・アレイに対応するアドレスのリストと
比較するステップと、 前記入力アドレスと一致するアドレスを有する欠陥を有
するターゲット・マイクロセル・アレイに関連する冗長
マイクロセル・アレイに対応する前記アドレス位置を判
定するステップとを含む、請求項１２に記載の冗長性を
実施する方法。 - 【請求項１４】前記マッピングするステップｂ）が、現
在の入力アドレス・アレイに関連する元のマイクロセル
・アレイが欠陥を有するかどうかを示すビット・フラグ
を実施するステップを含み、前記比較するステップが、
さらに、 前記ビット・フラグの状況を判定するステップと、 前記ビット・フラグが、欠陥なしを示す時に、データ読
取動作に関して前記元のマイクロセル・アレイのデータ
にアクセスするステップとを含む、請求項１３に記載の
冗長性を実施する方法。 - 【請求項１５】ＳＲＡＭキャッシュ・インターフェース
を有する埋込みＤＲＡＭ（ｅＤＲＡＭ）キャッシュのマ
イクロセル冗長性方式であって、前記ｅＤＲＡＭキャッ
シュが、メモリ・アレイ・ユニットの１つまたは複数の
バンクを含み、 バンク内の欠陥を有するマイクロセルを置換するための
冗長メモリ・アレイ・ユニットとして実施される少なく
とも１つのメモリ・アレイ・ユニットと、 欠陥を有すると前に判定されたメモリ・アレイ・ユニッ
トのアドレス位置を、置換として実施された冗長メモリ
・アレイ・ユニットの対応するアドレス位置と共に記録
する機構と、 マイクロプロセッサ要求に応答して、データが、元のメ
モリ・アレイ・ユニットおよび対応する冗長メモリ・ア
レイ・ユニットのどちらに対して読み書きされるかを判
定する機構とを含む埋込みＤＲＡＭ（ｅＤＲＡＭ）キャ
ッシュのマイクロセル冗長性方式。 - 【請求項１６】さらに、前記キャッシュ内の欠陥を有す
るメモリ・アレイ・ユニットを判定するアレイ・テスト
装置を含む、請求項１５に記載の埋込みＤＲＡＭ（ｅＤ
ＲＡＭ）キャッシュのマイクロセル冗長性方式。 - 【請求項１７】前記記録機構が、前記アレイ・テストに
応答して、各冗長メモリ・アレイ・ユニット・アドレス
およびそれに対応する欠陥を有するメモリ・アレイ・ユ
ニットを記録するために確立されるルックアップ・テー
ブルを実施するヒューズ・バンク構造を含む、請求項１
６に記載の埋込みＤＲＡＭ（ｅＤＲＡＭ）キャッシュの
マイクロセル冗長性方式。 - 【請求項１８】冗長メモリ・アレイ・ユニットが、これ
によってキャッシュ読取動作およびキャッシュ書込動作
に関する同時複数バンク動作を可能にするために、同一
バンク内の欠陥を有するメモリ・アレイ・ユニットを置
換する、請求項１６に記載の埋込みＤＲＡＭ（ｅＤＲＡ
Ｍ）キャッシュのマイクロセル冗長性方式。
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| US09/841950 | 2001-04-25 |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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2002
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