JP2002541693A - 高性能通信コントローラ - Google Patents

Abstract

(57)【要約】 高速複数プロトコル・データ・ストリームを処理するための通信コントローラであって、ストリームは、フレームからなる。通信コントローラは、２つのプロセッサを有し、第２プロセッサは第１プロセッサを初期化し、高水準管理およびプロトコル機能を処理し、第１プロセッサは、データ・ストリーム・トランザクションを処理する。第１プロセッサと第２プロセッサは、２つの外部バスと結合される。第１プロセッサは、タスクを実行することにより、フレームのトランザクションを処理する。第１プロセッサは、フレーム全体を処理した場合には、第１外部バスと結合される外部装置、または通信チャネルからフレームの一部分を取り出す必要がある場合には、第２外部バスと結合される外部装置のいずれかから、情報を取り出す必要があるときに、タスク・スイッチを実施する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】

本発明は一般に通信コントローラに関し、さらに詳しくは高性能通信コントロ
ーラに関する。

【０００２】

【従来の技術】

通信コントローラは通常、ネットワーク製品や通信製品に見出される。通信
コントローラは、種々の多層通信プロトコルに従ってデータ・ストリームを処理
し、１つの通信層に関連するデータ・パケットを、別の通信層に関連するデータ
・パケットに変換する。

【０００３】 通信プロセッサが、種々の通信プロトコルに関連するデータ・ストリームを処
理するとき、通信コントローラは、各通信プロトコルを別個のモードで処理し、
種々のモード間をスキップする。

【０００４】 通信コントローラは、高速データ・ストリームを処理する必要がある。通信コ
ントローラはさらに、種々の多層通信プロトコルに従って、データ・ストリーム
を処理する必要がある。高速データ・ストリームを処理するため、通信コントロ
ーラは、百ＭＩＰＳ単位以上など、極めて大きな帯域幅を有する必要がある。種
々の通信プロトコルに従って、データを特に極めて高速で受信、送信および処理
するためには、通信コントローラは、種々のモード間を極めて高速にスキップす
る必要がある。

【０００５】 図１は、先行技術に基づく旧通信チャネル１１８０，旧外部メモリ・バンク１
１００および旧通信コントローラ１０１の簡易概略図である。旧通信コントロー
ラ１０１は、モトローラのＭＣ６８３６０チップと類似する。旧通信コントロー
ラ１０１は、旧スケジューラ１０５０，旧直接メモリ・アクセス・コントローラ
（旧第１ＤＭＡ）１０６０，旧第１メモリ・バンク１０７０，旧第１プロセッサ
１０９０，旧命令メモリ・バンク１１３０，旧第２プロセッサ１１００および旧
インタフェース１１６０からなる。旧通信コントローラ１０１は、旧外部メモリ
・バンク１１１０と結合される。旧通信コントローラ１０１はまた、別の外部メ
モリ・バンク，ホスト・システムおよび他のプロセッサなど（これらに限定され
ない）、他の外部装置とも結合できる。旧通信コントローラ１０１は、複数の外
部メモリ・バンクと結合できる。説明の便宜上、複数のメモリ・バンクを、旧外
部メモリ１１１０という。

【０００６】 旧スケジューラ１０５０は、入力１０５４，１０５６および入出力（Ｉ／Ｏ）
１０５２を有する。旧第１ＤＭＡ１０６０は、入力１０６６，出力１０６８およ
びＩ／Ｏ１０６２，１０６４を有する。旧第１メモリ・バンク１０７０は、Ｉ／
Ｏ１０７２，１０７４，１０７６を有する。旧第１プロセッサ１０９０は、入力
１０９５，出力１０９６およびＩ／Ｏ１０９２，１０９４，１０９８を有する。
旧第２プロセッサ１１００は、Ｉ／Ｏ１１０２を有する。旧外部メモリ・バンク
１１１０は、Ｉ／Ｏ１１１６を有する。旧インタフェース１０６０は、Ｉ／Ｏ１
１６２，１１６５を有する。

【０００７】 Ｎ個の旧周辺装置ＰＲ（Ｉ）からＰＲ（Ｎ）１１４１から１１７８は、一括し
て１１４０とされ、旧周辺バス１１１２と結合される。Ｎ個の旧周辺装置１１４
０は、旧通信コントローラ１０１内に配置される。Ｎ個の周辺装置１１４０は、
旧通信コントローラ１０１を、複数の旧通信チャネルＣＣ（Ｉ）からＣＣ（Ｋ）
１１８１から１１８８（１１８０と一括表記）と結合する。旧通信チャネル１１
８０は、Ｉ／Ｏ（１１８２と一括表記）を有する。旧周辺装置は、Ｉ／Ｏ（１１
４４と一括表記）を有する。Ｉ／Ｏ１１８２は、Ｉ／Ｏ１１４４と結合される。

【０００８】 旧周辺装置１１４０のＩ／Ｏ１１４２，旧第１メモリ・バンク１０７０のＩ／
Ｏ１０７２および旧スケジューラ１１５０の入力１０５４は、旧周辺バス１１１
２と結合される。旧第１ＤＭＡ１０６０のＩ／Ｏ１０６２，旧外部メモリ・バン
ク１１１６のＩ／Ｏ１１１６，旧第２プロセッサ１１１０のＩ／Ｏ１１０２，お
よび旧インタフェース１１６０のＩ／Ｏ１１６２は、単一バス１１１３と結合さ
れる。単一バス１１１３は、旧通信コントローラ１０１を種々の外部装置と結合
する外部バスである。旧スケジューラ１０５０のＩ／Ｏ１０５２は、旧第１プロ
セッサ１０９０のＩ／Ｏ１０９２と結合される。旧第１プロセッサ１０９０のＩ
／Ｏ１０９４は、旧命令メモリ・バンク１１３０のＩ／Ｏ１１３２と結合される
。旧第１プロセッサ９０のＩ／Ｏ１０９５は、旧インタフェース１１６０のＩ／
Ｏ１１６５と結合される。旧第１プロセッサ９０のＩ／Ｏ１０９８は、旧第１メ
モリ・バンク１０７０のＩ／Ｏ１０７６と結合される。旧第１プロセッサ９０の
出力１０９６は、旧第１ＤＭＡ１００の入力１０６６と結合される。旧第１ＤＭ
Ａ１０６０のＩ／Ｏ１０６４は、旧第１メモリ・バンク１０７０のＩ／Ｏ１０７
４と結合される。

【０００９】 旧インタフェース１０６０は、旧第１プロセッサ１０９０によって、および単
一バス１１１３へのアクセスを有するいずれの装置によってもアクセス可能な１
組のレジスタである。

【００１０】 旧周辺装置は通常、１つまたは複数の通信プロトコルを処理するように特化さ
れる。一部の旧周辺装置は、単一通信チャネルと結合でき、一部は、複数の通信
チャネルと結合できる。周辺装置の１つは、シリアル通信コントローラ（ＳＣＣ
）であり、これは、ＩＥＥＥ８０２．３／イーサネット（登録商標），高水準／
同期データ・リンク制御（ＨＤＬＣ／ＳＤＬＣ），汎用非同期送受信機（ＵＡＲ
Ｔ）など、種々の通信プロトコルを処理する。もう１つの周辺装置は逐次管理コ
ントローラ（ＳＭＣ）であり、ＵＡＲＴを処理し、全体的にトランスペアレント
な機能性を提供する。もう１つの周辺装置は、逐次周辺装置インタフェース（Ｓ
ＰＩ）であり、旧通信コントローラ１０１が、他の通信コントローラ、およびＩ
ＳＤＮ装置やＡＤ変換装置などいくつかの周辺装置との間で、データを交換でき
るようにする。シリアル通信プロトコルを処理する周辺装置は通常、シフト・レ
ジスタなど、並直列変換器からなり、これらの変換器は、通信チャネルから、直
列データ・ビット・ストリームを受信し、当該ビット・ストリームを、複数のビ
ット・ワードのセットに変換し、これが旧第１プロセッサ１０９０に送出される
。これらの周辺装置はまた、シフト・レジスタなどの並直列変換器からなり、旧
第１プロセッサ１０９０から複数のビット・ワードを受信して、各ワードを、単
一ビットのストリームに変換する。適切には、旧周辺装置は、ステート・マシン
（state machine）である。

【００１１】 旧通信コントローラ１０１は、多岐にわたる通信プロトコルに従ってデータを
処理できた。旧通信コントローラ１０１は、旧命令メモリ・バンク１１３０，旧
第１メモリ・バンク１０７０，または他の任意のメモリ・バンク内に格納できる
プログラム可能なルーチンに従って、種々の通信プロトコルを処理できる旧第１
プロセッサ１０９０を有する。データを処理するとき、旧第１プロセッサ１０９
０は、旧第１メモリ・バンク１０７０または旧外部メモリ・バンク１１１０内に
格納されるパラメータのセット（要求チャネル・パラメータ，通信チャネル・パ
ラメータ）を使用する。適切には、パラメータは、各通信プロトコル（プロトコ
ル）の一部である。通常、パラメータは技術上周知である。例えば、イーサネッ
ト（登録商標）・プロトコルに固有のパラメータは、モトローラのＭＣ６８３０
ユーザーズマニュアルの７−２４７頁から７−２４８頁に、ＵＡＲＴプロトコル
に固有のパラメータは、７−１４５頁に、ＨＤＬＣプロトコルに固有のパラメー
タは７−１７３頁に、ＢＩＳＹＮＣプロトコルに固有のパラメータは７−２０３
頁に、トランスペアレント・プロトコルに固有のパラメータは７−２２５頁に記
載される。要求チャネルの状態を定義する要求チャネル・パラメータ，および１
つの通信チャネルの状態を定義する通信チャネル・パラメータなど、種々のパラ
メータがある。例えば、ＳＣＣと類似する要求チャネルの要求チャネル・パラメ
ータは、モトローラのＭＣ６８２６０のユーザーズマニュアルの７−１２５頁、
および種々の通信プロトコルの通信チャネル・パラメータは、モトローラのユー
ザーズマニュアルの７−１４５頁，７−１７３頁，７−２０３頁，７−２２５頁
および７−２４７から７−２４８頁に記載された。

【００１２】 旧第２プロセッサ１１００は、旧第１プロセッサ１０９０を初期化して、バイ
ト・スワッピング（byte-swapping），フレーム生成（encapsulation）および経
路設定などの高水準の管理およびプロトコル機能を処理する。旧第１プロセッサ
１０９０は、すべてのデータ・ストリーム・トランザクションを制御する。旧第
１プロセッサ１０９０は、旧スケジューラ１１５０が、かかるトランザクション
の処理要求を受け取り、旧第１プロセッサに、トランザクションを処理する必要
性を知らせた後、トランザクションを処理する。いくつかの旧周辺装置からの複
数の要求が存在する場合には、旧スケジューラ１０５０は、最高優先要求を選択
する。

【００１３】 「タスク」は、データ・フレームの１つのトランザクションを制御するために
、旧第１プロセッサ１０９０によって実行される命令セットとして定義される。
通常、データのトランザクションは、周辺装置の１つからの受信または送信要求
によって開始される。

【００１４】 図２は、旧第１メモリ・バンクの一部分および旧外部メモリ・バンクの一部分
の概略図である。

【００１５】 通信チャネルに関連するデータ・フレームは、バッファＢＦ（ｋ）８１４内に
格納され、このバッファＢＦ（ｋ）８１４のサイズはプログラムできる。データ
・フレーム（各通信プロトコル内で定義）は、１つまたは複数のバッファ内に格
納され、１つのバッファは、複数のデータ・フレームからのデータを格納しない
。少なくとも１つのデータ・フレームは、１つの通信チャネルに関連する。１つ
の通信チャネルに関連するデータを格納するバッファのセットは、循環待ち行列
を形成する。ほとんどのバッファは、旧外部メモリ・バンク１１１０内に配置さ
れる。バッファＢＦ（ｋ）８１４は、バッファ記述子ＢＤ（ｋ）８１２によって
参照され、バッファ記述子は２８８と一括表記される。バッファ記述子のほとん
どは、旧第１メモリ・バンク１０７０内に格納され、一部は、旧外部メモリ・バ
ンク１１１０内に格納される。

【００１６】 適切には、バッファ記述子ＢＤ（ｋ）８１２は、ポインタ・フィールド（ＰＴ
（ｋ））８１０，状態および制御フィールド（ＳＷ（ｋ））８０６および長さフ
ィールド（ＬＷ（ｋ））８０８からなる。バッファＢＦ（ｋ）８１４の始まりは
、ＰＴ（ｋ）８１０によって参照される。ＬＷ（ｋ）８０８は、バッファＢＦ（
ｋ）８１４の長さを決定する。ＳＷ（ｋ）８０６は、Ｆ／ＳビットＦＳＢ（ｋ）
８０２からなり、これは、旧第１および第２プロセッサ１０９０，１１００のう
ちどちらが、バッファＢＦ（ｋ）８１２を処理できるか、および／またはこれに
アクセスできるか決定する。旧第１プロセッサ１０９０がＦＳＢ（ｋ）をセット
するのは、ＢＦ（ｋ）８１２内に格納されるすべてのデータの送信を終了したと
き、またはデータ・フレームの受信を終了したとき、または被受信データがＢＦ
（ｋ）８１２を満たしたときである。旧第２プロセッサ１１００がＦＳＢ（ｋ）
８０２をリセットするのは、ＢＦ（ｋ）８１４を、通信チャネルに送信されるデ
ータで満たしたとき、またはＢＦ（ｋ）８１４内に格納されたデータの読取りを
終了したときであって、当該データは、通信チャネルから受信されたものである
。ＳＷ（ｋ）８０６はまた、ラップ・フィールド（wrap field）（ＷＢ（ｋ））
からなり、これは、ＢＤ(ｋ)８１４が、通信チャネルに関連する最後のバッファ
記述子であるかどうかを示した。ＰＴ(ｋ)８１０は、ＢＦ(ｋ)８１４の開始を指
す。バッファは、複数のメモリ・ワードからなるので、一時カウンタＴＭＰ(ｋ)
８１６は、ＣＣ(ｋ)から受信された新しいデータ・ワードが格納されるアドレス
か、またはＣＣ(ｋ)に送出されるデータ・ワードが格納されるアドレスを指す。
データ・ワードが格納／送信された後、ＴＭＰ(ｋ)８１６は更新される。

【００１７】 各バッファ記述子ＢＤ(ｋ)８１４は、記述子ポインタＤＰ(ｋ)８１８によって
参照される。記述子ポインタは、旧第１メモリ・バンク１０７０内に格納される
。

【００１８】 旧第１プロセッサ１０９０は、バッファＢＦ(ｋ)８１４の処理を終了するまで
は、新しいバッファ記述子ＢＤ（ｋ＋１）を取り出さず、このバッファ記述子に
関連してバッファＢＦ（ｋ＋１）内に格納されたデータを処理しない。

【００１９】 データの送受信は、要求通信パラメータ，通信チャネル・パラメータ，ＴＭＰ
(ｋ)８１６，ＤＰ(ｋ)８１８，ＢＤ(ｋ)８１２，およびＢＦ(ｋ)８１４内に格納
されたデータ（情報）を取り出す段階を含む。外部メモリから情報を取り出す必
要がある場合には、旧第１プロセッサ１０９０は、旧第１ＤＭＡ１０６０を起動
し、当該情報が取り出されるまで待機する。当該情報が取り出された後、旧第１
プロセッサ１０９０は、旧外部メモリ１１００からの情報の取り出しを含んだタ
スクを実施し続ける。

【００２０】 旧第１プロセッサ１０９０と旧第２プロセッサ１０１０は、１つの外部バスを
共用し、これにより、旧通信コントローラ１０１の周波数および利用可能な帯域
幅を制限する。

【００２１】 外部メモリからの情報取り出しなど時間のかかる動作が終了する間、旧第１
プロセッサ１０９０はアイドル状態となり、周波数を低減した。

【００２２】 旧通信コントローラ１０１は、必要な帯域幅を持たず、タスク間のスキップが
できず、高速データ・ストリーム、特に、種々の通信プロトコルに関連する高速
データ・ストリームを処理することができなかった。

【００２３】 高速データ・ストリーム、特に種々の通信プロトコルに関連した高速データ・
ストリームを処理することができる改良された高性能通信コントローラに対する
必要性が存在する。

【００２４】

【好適な実施例の説明】

一般に、本発明の１側面は、高速データ・ストリーム、および特に種々の通
信プロトコルに関連する高速データ・ストリームを処理する能力である。

【００２５】 使用された個々の語と表現、詳細な説明と添付図面に開示される個々の構造と
動作面の詳細は、説明のためだけであって、いかなる方法でも添付請求の範囲に
記載される本発明の範囲を制限することを意図するものではないことに注意され
たい。

【００２６】 図３は、本発明の好適な実施例による通信チャネル１８０，外部メモリ・バン
ク１１０および通信コントローラ１１１の概略図である。破線１１９に示される
ように、通信コントローラ１１１は、スケジューラ５０，第１ＤＭＡ６０，第２
ＤＭＡ１６０，第１メモリ・バンク７０，第１プロセッサ９０，命令メモリ・バ
ンク１３０，第２プロセッサ１００および複数の周辺装置（１４０と一括表記）
からなる。通信コントローラ１１１は、２つの外部バス、すなわち第１バス１１
３と第２バス１１４とに結合される。通信コントローラはまた、外部メモリ・バ
ンク１１０、および複数の通信チャネル（１８０と一括表記）と結合される。適
切には、複数の通信チャネル１８０は、複数の周辺装置１４０と結合される。通
信コントローラ１１１はまた、別の外部メモリ・バンク，ホスト・システムおよ
びその他のプロセッサなど他の外部装置（これらに限定されない）と結合できる
。通信コントローラはまた、ブリッジ１２０，インタフェース１６０およびブロ
ック転送マシン（ＢＴＭ）４０から構成できる。通信コントローラ１１１は、複
数の外部メモリ・バンクと結合できる。説明の便宜上、複数のメモリ・バンクは
、外部メモリ・バンク１１０と称される。

【００２７】 スケジューラ５０は、入力５６１から５６８とＩ／Ｏ５２とを有する。第１Ｄ
ＭＡは、出力６７とＩ／Ｏ６２，６４，６５とを有する。第２ＤＭＡ１６０は、
第１ＤＭＡ６０と類似し、出力１６７とＩ／Ｏ１６２，１６４，１６５とを有す
る。第１メモリ・バンクは、Ｉ／Ｏ７２，７４，７６，７８を有する。第１プロ
セッサ９０は、Ｉ／Ｏ９２，９３，９４，９５，９６，９７，９８（説明の便宜
上、Ｉ／Ｏ９７は図８に記載）を有する。第２プロセッサ１００はＩ／Ｏ１０２
，１０４を有する。外部メモリ・バンク１１０は、Ｉ／Ｏ１１６，１１８を有す
る。命令メモリ・バンク１３０は、Ｉ／Ｏ１３２を有する。ＢＴＭ４０は、Ｉ／
Ｏ４３，４５，４７（説明の便宜上、Ｉ／Ｏ４６は図８に記載）。ブリッジ１２
０は、Ｉ／Ｏ１２４，１２２を有する。インタフェース１６０は、Ｉ／Ｏ１６２
，１６４を有する。Ｍ個の周辺装置ＰＲ（１）からＰＲ（Ｍ）１４０１から１４
０８（１４０と一括表記）は、Ｍ個のＩ／Ｏ（１４４と一括表記）と、Ｍ個のＩ
／Ｏ（１４２と一括表記）を有する。Ｍ個の周辺装置１４０は、通信コントロー
ラ１１１内に配置されるのが望ましい。複数の（Ｍ）周辺装置１４０は、Ｉ／Ｏ
１４４，１８２を介して、通信コントローラ１１１を、複数の（Ｋ）通信チャネ
ルＣＣ（１）からＣＣ（Ｋ）１８０１から１８０８（１８０と一括表記）と結合
する。

【００２８】 周辺装置１４０のＩ／Ｏ１４２，ＢＴＭ４０のＩ／Ｏ４３およびスケジューラ
５０の入力５６１から５６８は、周辺バス１１２と結合される。第２ＤＭＡ１６
０のＩ／Ｏ１６２，外部メモリ・バンク１１０のＩ／Ｏ１１８，第２プロセッサ
１１０のＩ／Ｏ１０４およびブリッジのＩ／Ｏ１６２は、第２バス１１４と結合
される。第１ＤＭＡ６０のＩ／Ｏ６２，外部メモリ・バンク１１０のＩ／Ｏ１１
６およびブリッジ１２０のＩ／Ｏ１２２は、第１バス１１３と結合される。第１
メモリ・バンク７０のＩ／Ｏ７２は、ＢＴＭ４０のＩ／Ｏ４５と結合される。第
１メモリ・バンク７０のＩ／Ｏ７４は、第２ＤＭＡ１６０のＩ／Ｏ１６４と結合
される。第１メモリ・バンク７０のＩ／Ｏ７８は、第１ＤＭＡ６０のＩ／Ｏ６４
と結合される。第１メモリ・バンク７０のＩ／Ｏ７６は、第１プロセッサ９０の
Ｉ／Ｏ９８と結合される。第１プロセッサ９０のＩ／Ｏ９３は、第２ＤＭＡ１６
０のＩ／Ｏ１６５と結合される。第１プロセッサ９０のＩ／Ｏ９６は、第１ＤＭ
Ａ６０のＩ／Ｏ６５と結合される。第１プロセッサ９０のＩ／Ｏ９４は、命令メ
モリ・バンク１３０のＩ／Ｏ１３２と結合される。第１プロセッサ９０のＩ／Ｏ
９５は、インタフェース１６０のＩ／Ｏ１６４と結合される。第１プロセッサ９
０のＩ／Ｏ９２は、スケジューラ５０のＩ／Ｏ５２と結合される。第２プロセッ
サ１００のＩ／Ｏ１０２は、ブリッジ１２０のＩ／Ｏ１２４と結合される。第２
ＤＭＡ１６０のＩ／Ｏ１６７および第１ＤＭＡ６０のＩ／Ｏ６７は、マスキング
論理（図６に示される）を介して、スケジューラの入力５６１から５６８と結合
される。

【００２９】 ブリッジ１２０は、第２プロセッサ１００を第１バス１１３とインタフェース
させるために使用される。インタフェース１６０は、レジスタからなり、第１プ
ロセッサ９０を、第１バス１００を介して、第２プロセッサ１００など種々の装
置と結合するのに使用される。インタフェース１６０は、第１プロセッサ９０に
命令を書き込むのに用いることができる。

【００３０】 周辺装置１４０の中の一部の周辺装置は、バッファまたは待ち行列からなり、
これは、通信チャネル１８０の中の１つまたは複数の通信チャネルと結合される
。適切には、周辺装置は、より複雑化され、通常、各周辺装置は、１つまたは複
数の通信プロトコルの処理に特化される。一部の周辺装置は、１つの通信チャネ
ルと結合でき、一部は、複数の通信チャネルと結合できる。例えば、本発明の範
囲を制限せずに、ＨＤＬＣプロトコルを処理する周辺装置は、２５６の通信チャ
ネルと結合できる。

【００３１】 例えば、本発明の範囲を制限せずに、１つの周辺装置は、モトローラのＭＣ６
８３６０ ＳＣＣと類似するが、非同期転送モード通信プロトコルも処理できる
。もう１つの周辺装置は、モトローラのＭＣ６８３６０ＳＭＣと類似する。別の
周辺装置は、モトローラのＭＣ６８３６０ＳＰＩと類似する。別の周辺装置は、
通信コントローラ１１１が、ＡＴＭプロトコルを処理できるようにし、別の周辺
装置は、通信コントローラ１１１が、高速イーサネット（登録商標）・プロトコ
ルを処理できるようにする。シリアル通信プロトコルを処理する周辺装置は通常
、シフト・レジスタなどの並直列変換器からなり、これは、通信チャネルから、
直列データ・ビット・ストリームを受信し、当該ビット・ストリームを、複数の
ビット・ワードのセットに変換して、これが第１プロセッサ９０に送られる。こ
れらの周辺装置はさらに、シフト・レジスタなどの並直列変換器からなり、第１
プロセッサ９０から複数のビット・ワードを受け取って、各ワードを単一ビット
のストリームに変換する。適切には、各周辺装置は、少なくとも１つの通信プロ
トコルに特化されるステート・マシンからなる。ステート・マシンは、生データ
・ビット・ストリームを、通信プロトコルと適合性のあるビット・ストリームに
変換する。

【００３２】 通信プロセッサ１１１は、多岐にわたる通信プロトコルに従ってデータを処理
する。通信コントローラ１１１は、第１プロセッサ９０を有し、これは命令メモ
リ・バンク１３０，第１メモリ・バンク７０または他のメモリ・バンク内に格納
できるプログラム可能ルーチンに従って、種々の通信プロトコルを処理できる。
データを処理するとき、第１プロセッサ９０は、第１メモリ・バンク７０または
外部メモリ・バンク１１０内に格納されるパラメータのセット（要求チャネル・
パラメータ，通信チャネル・パラメータ）を使用する。適切には、パラメータは
、各通信プロトコル（プロトコル）の一部である。通常、パラメータは、技術上
周知である。例えば、本発明の範囲を制限せずに、イーサネット（登録商標）・
プロトコルに固有のパラメータは、モトローラのＭＣ６８３６０ユーザーズマニ
ュアルの７−２４７頁から７−２４８頁に、ＵＡＲＴプロトコルに固有のパラメ
ータは７−１４５頁に、ＨＤＬＣプロトコルに固有のパラメータは７−１７３頁
に、ＢＩＳＹＮＣプロトコルに固有のパラメータは７−２０３頁に、トランスペ
アレント・プロトコルに固有のパラメータは７−２２５頁に記載された。要求チ
ャネルの状態を定義する要求チャネル・パラメータ，および１つの通信チャネル
の状態を定義する通信チャネル・パラメータなど、種々のタイプのパラメータが
存在する。例えば、ＳＣＣと類似する要求チャネルの要求チャネル・パラメータ
は、モトローラのＭＣ６８２６０ユーザーズマニュアルの７−１２５頁に、種々
の通信プロトコルの通信チャネル・パラメータは、モトローラのユーザーズマニ
ュアルの７−１４５頁，７−１７３頁，７−２０３頁，７−２２５頁および７−
２４７頁から７−２４８頁に記載された。

【００３３】 第２プロセッサ１００は、第１プロセッサ９０を初期化し、バイト・スワッピ
ング, フレーム生成および経路設定など、高水準の管理とプロトコル機能を処理
する。適切には第２プロセッサは、モトローラのＭＣ６８３６０チップ（モトロ
ーラのＭＣ６８３６０チップのユーザーズマニュアルに記載）のＣＰＵ３２＋に
類似する。第１プロセッサ９０は、データ・ストリーム・トランザクションを制
御する。

【００３４】 「タスク」とは、フレームのトランザクションを制御するために、第１プロセ
ッサ９０によって実行される命令セットとして定義される。通常、フレームのト
ランザクションは、周辺装置の１つからの受信または送信要求によって開始され
る。

【００３５】 適切には、周辺装置は、データを受信するか、または送信することができる。
説明の便宜上、各周辺装置１４０は、２つの要求チャネル、すなわち、データを
送信して、送信要求を送るための送信要求チャネルと、データを受信して、受信
要求を送るための受信要求チャネルからなるものと見なされる。説明の便宜上、
ｚ番目のチャネルはＲＣ（ｚ）と表され、ｚ５５５は、１から２Ｍの値を有する
指標である。Ｚ５５５は、ｚ番目の要求チャネルが、受信または送信要求を送っ
たことを示す。

【００３６】 適切には、通信コントローラ１１１によって処理されるデータは、外部メモリ
・バンク１１０内に格納され、このプロセスは、バッファＢＦ（ｋ），バッファ
記述子ＢＤ（ｋ），記述子ポインタＤＰ（ｋ），ポインタ・フィールドＰＴ（ｋ
），一時ポインタＴＭＰ（ｋ），状態および制御フィールドＳＣＷ（ｋ），長さ
フィールドＬＷ（ｋ），第１と第２のプロセッサ９０，１００のうちどちらがバ
ッファＢＦ（ｋ）を処理できるか、および／またはアクセスできるか決定するＦ
／ＳビットＦＳＢ（ｋ）の使用を含む。これらＢＦ（ｋ），ＢＤ（ｋ），ＤＰ（
ｋ），ＰＴ（ｋ），ＴＭＰ（ｋ），ＳＣＷ（ｋ），ＬＷ（ｋ）およびＦＳＢ（ｋ
）は、旧通信プロセッサ１０１のバッファＢＦ（ｋ），バッファ記述子ＢＤ（ｋ
），記述子ポインタＤＰ（ｋ），ポインタ・フィールドＰＴ（ｋ），状態および
制御フィールドＳＣＷ（ｋ），ラップ・フィールドＷＢ（ｋ），長さフィールド
ＬＷ（ｋ）およびＦ／ＳビットＦＳＢ（ｋ）と類似する。第１プロセッサ９０が
ＦＳＢ（ｋ）をセットするのは、ＢＦ（ｋ）内に格納されたすべてのデータの送
信を終了したとき、またはデータ・フレームの受信を終了したとき、または被受
信データがＢＦ（ｋ）を満たしたときである。第２プロセッサ１００がＦＳＢ（
ｋ）をリセットするのは、ＢＦ（ｋ）が通信チャネルに送信されるデータで満た
されたとき、またはＢＫ（ｋ）内に格納されたデータの読取りを終了したときで
あって、当該データは、通信チャネルから受信されたものである。ＰＴ（ｋ）は
、ＢＦ（ｋ）の始まりを指す。

【００３７】 データ・ワードが格納／送信された後、ＴＭＰ（ｋ）は更新される。更新され
たＴＭＰ（ｋ）は、第１プロセッサ９０がタスク・スイッチを実行するか、およ
び／またはこれに従ってタスクの実施を開始するときに、第１メモリ・バンクに
送出される、および／または第１メモリ・バンクから送出される。

【００３８】 第１プロセッサ９０は通常、現在バッファＢＦ（ｋ）全体の処理を終了するま
では、新しいバッファ記述子ＢＤ（ｋ＋１）を取り出さず、バッファＢＦ（ｋ＋
１）内に格納されたデータを処理しない。

【００３９】 後に図１０に関して詳細に説明されるように、データの送受信は、要求チャネ
ル・パラメータ，通信チャネル・パラメータ，ＴＭＰ（ｋ），ＤＰ（ｋ），ＢＤ
（ｋ）と，ＢＦ（ｋ）内に格納されたデータの取り出しを含む。上記の取り出し
の間、ＤＭＰ動作を実施することが必要な場合であって、ＤＭＡ要求が第１バス
１１３もしくは第２ＤＭＡ１６０へのアクセスを要求する場合には、第１プロセ
ッサは第１ＤＭＡ６０をアクティブにし、またはＤＭＡ要求が第２バス１１４へ
のアクセスを要求する場合には、第１プロセッサ９０は第２ＤＭＡ６０をアクテ
ィブにした。

【００４０】 図４は、本発明の好適な実施例による第１ＤＭＡ６０の制御セクションの概略
図である。第１ＤＭＡ６０の制御セクションは、第２ＤＭＡの制御セクションと
類似する。適切には、第１ＤＭＡ６０の制御セクションは、ＤＭＡ要求待ち行列
（待ち行列）６２およびイネーブル装置（enable unit１）６４からなる。後に
詳細に説明するように、待ち行列６２は、複数のＤＭＡ要求とイネーブル装置６
４とを格納できる。イネーブル装置６４は、要求チャネルからスケジューラ５０
に送られる送信要求または受信要求をマスクする。第１ＤＭＡ６０の制御セクシ
ョンは、待ち行列６２，イネーブル装置６４，要求バイパス・レジスタ（バイパ
ス・レジ）６８，入力マルチプレクサ（ＤＩ＿ＭＵＸ），出力マルチプレクサ（
ＤＯ＿ＭＵＸ）６９からなることが望ましい。ＤＩ＿ＭＵＸ６６は、入力６６２
，６６８と出力６６６とを有する。待ち行列６２は、入力６２６，出力６２８，
および複数のＮ個の出力（６２４と一括表記）を有する。パイパス・レジ６８は
、入力６８２と出力６８４，６８６とを有する。ＤＯ＿ＭＵＸ６９は、入力６９
２，６９４，６９６と出力６９８とを有する。イネーブル装置６４は、複数のＮ
入力（６４６と表記），入力６４２、および第１ＤＭＡ６０の出力６７と結合さ
れる２Ｍビット出力６７６を有する。ＤＩ＿ＭＵＸ６６の入力６６２，６６８は
、第１ＤＭＡ６０の入力６５と結合される。

【００４１】 待ち行列６２は、Ｎ個のメモリ・ワード６２１から６２８を有する。適切には
、メモリ・ワード６２１から６２８はそれぞれ、２つの部分６２１１から６２８
１と、６２１２から６２８２とを有する。ｚ５５５を格納するための第１部分６
２１１から６２８１は、どの要求チャネルが、直接アクセス・メモリ要求（ＤＭ
Ａ要求）に関連するかを示す。第２部分６２１２から６２８２は、ＤＭＡ要求を
格納するためのものである。ＤＭＡ６０は、メモリ内の第１位置から、メモリ内
の第２位置に、情報ブロックを移動する、および／またはコピーする。適切には
、ＤＭＡ要求は、ブロックの送信元，宛先およびサイズを含み、これらは、第１
ＤＭＡ６０によって転送される。

【００４２】 バイパス・レジ６８は、２つの部分を有する。第１部分６８１は、ｚ５５５を
格納するためのもので、第２部分６８２は、ＤＭＡ要求を格納するためのもので
ある。

【００４３】 ＤＩ＿ＭＵＸ６６は、入力６６４を介して、ＤＭＡ要求とｚ５５５とを受信す
る。ＤＩ＿ＭＵＸ６６は、入力６６８を介して、ＢＹＱ信号６６８を受信し、こ
の信号は、ＤＭＡ要求とｚ５５５をバイパス・レジ６８または待ち行列６２に書
き込むかどうか決定する。

【００４４】 バイパス・レジ６８が空でない場合には、ＤＯ＿ＭＵＸ６９は入力６９２を介
して、制御信号を受信し、この信号は、入力６９６を選択させ、バイパス・レジ
６８内に格納されるＤＭＡ要求を出力させる。空である場合には、ＤＯ＿ＭＵＸ
６９は、入力６９４を選択し、第２部分６２１２に格納されるＤＭＡ要求を出力
する。

【００４５】 送信要求はタスクを開始する。受信要求はタスクを開始する。

【００４６】 第１部分６２１１から６２８１は、待ち行列６２の出力６２４を介して、イネ
ーブル装置６４の入力６４６と結合される。第１プロセッサ７０が、ＲＣ（ｚ）
に関連するＤＭＡ要求を第１ＤＭＡ６０に送出するとき、ＲＣ（ｚ）の送信要求
または受信要求は非アクティブとなる。ＲＣ（ｚ）に関連するすべてのＤＭＡ要
求が実施された後、その受信または送信要求はアクティブとなる。通常、受信ま
たは送信要求は、当該要求に関連するタスクが終了するときに、非アクティブと
なる。

【００４７】 イネーブル装置６４は、ＤＭＡ待ち行列６２内に格納されるＤＭＡ要求に関連
する要求チャネルの送信または受信要求をマスクする。イネーブル装置６４は、
出力６４８を介して、対応するｚ５５５を有するイネーブル信号を、スケジュー
ラ５０に送出することができる。適切には、出力６４８は２Ｍビット，すなわち
２Ｍ個の要求チャネルそれぞれにつき１ビットを有し、イネーブル装置６４は、
１ビット信号を、ＲＣ（ｚ）に関連する出力６４８のｚ番目のビットに送出する
。

【００４８】 図５は、本発明の好適な実施例による第１ＤＭＡ６０のバッファ・セクション
の概略図である。第１ＤＭＡ６０のバッファ・セクションは、第２ＤＭＡ１６０
のバッファ・セクションと類似する。バッファ・セクションは、第１送信（ｔｘ
）バッファ６１２，第２送信（ｔｘ）バッファ６１４，第１受信（ｒｘ）バッフ
ァ６１６，第２受信（ｒｘ）バッファ６１８，送信制御装置６１０，受信制御装
置６１５からなる。

【００４９】 第１ｔｘバッファ６１２は、入力６１２６，６１２４と出力６１２２とを有す
る。第２ｔｘバッファ６１４は、入力６１４６，６１４４と出力６１４２とを有
する。送信制御装置６１０は、入力６１０８と出力６１０４，６１０２とを有す
る。受信制御装置６１５は、入力６１５８と出力６１５４，６１０５とを有する
。第１ｒｘバッファ６１６は、入力６１６２，６１６４と出力６１６６とを有す
る。第２ｒｘバッファ６１８は、入力６１８２，６１８４と出力６１８６とを有
する。

【００５０】 第１ｔｘバッファ６１２の出力６１２２と第１ｒｘバッファ６１６の入力６１
６２は、第１ＤＭＡ６０のＩ／Ｏ６４，６２と結合される。第２ｔｘバッファ６
１４の入力６１４６と第２ｒｘバッファ６１８の出力６１８６とは、第１バス１
１３と結合される。第１ｔｘバッファ６１２の入力６１２６は、第２ｔｘバッフ
ァ６１４の出力６１４２と結合される。第１ｒｘバッファ６１６の出力６１６６
は、第２ｒｘバッファ６１８の入力６１８２と結合される。ＤＯ＿ＭＵＸ６９の
出力８９８は、受信制御装置６１５および送信制御装置６１０それぞれの入力６
１５８，６１０８と結合される。送信制御装置６１０の出力６１０２は、第１ｔ
ｘバッファ６１２の入力６１２４と結合される。受信制御装置６１５の出力６１
５２は、第１ｒｘバッファ６１６の入力６１６４と結合される。送信制御装置６
１０の出力６１０４は、第２ｔｘバッファ６１４の入力６１４４と結合される。
受信制御装置６１５の出力６１５４は、第２ｒｘバッファ６１８の入力６１８４
と結合される。

【００５１】 送信制御装置６１０は、ＤＯ＿ＭＵＸ６９から送出されるＤＭＡ命令を格納す
るレジスタを有し、これは、第１メモリ・バンク７０のＩ／Ｏ７８，第１プロセ
ッサ９０のＩ／Ｏ９６のいずれかから、Ｉ／Ｏ６４，９６を介して、第１バス１
１３にデータを送信する段階を含む。送信制御装置６１０は、第１ｔｘバッファ
６１２を起動して、データをＩ／Ｏ６４または９６に送信し、第２ｔｘバッファ
６１４を起動して、第１バス１１３からのデータを第２ｔｘバッファ６１４に読
み出す。送信制御装置は、制御信号を第１および第２ｔｘバッファ６１２，６１
４に送出して、第２ｔｘバッファ６１４から第１ｔｘバッファ６１２へとデータ
を送信する。送信制御装置は、ｚ５５５を格納するためのフィールド６１０２を
有する。第１および第２ｔｘバッファは、独立して動作可能であることが望まし
い。

【００５２】 受信制御装置６１５は、ＤＯ＿ＭＵＸ６９に送られるＤＭＡ命令を格納するレ
ジスタを有し、これは、Ｉ／Ｏ６４，９６を介して、第１メモリ・バンク７０の
Ｉ／０７８または第１プロセッサ９０のＩ／Ｏ９６のいずれかに、第１バス１１
３からデータを送信する段階を含む。受信制御装置６１５は、第１ｒｘバッファ
６１６を起動して、Ｉ／Ｏ６４または９６からデータを送信し、第２ｒｘバッフ
ァ６１８を起動して、第２ｒｘバッファ６１８から第１バス１１３にデータを送
信する。受信制御装置６１５は、制御信号を、第１および第２ｒｘバッファ６１
６，６１８に送出して、第１ｒｘバッファ６１６から第２ｒｘバッファ６１８に
データを送出する。受信制御装置６１５は、ｚ５５５を格納するためのフィール
ド６５０２を有する。第１および第２ｒｘバッファ６１６，６１８は、独立して
動作可能であることが望ましい。

【００５３】 適切には、イネーブル装置６４は、待ち行列６２の第１部分６２１１から６２
８１と６８１およびバイパス・レジスタ６８２の内容をチェックしない。受信制
御装置および送信制御装置６１５，６１０のフィールド６５０２と６１０２の内
容は、第１部分６２１１から６２８１と６２８の内容と比較され、符合しない場
合には、フィールド６５０２，６１０２の内容は、イネーブル装置６４に送られ
る。

【００５４】 図６は、イネーブル装置６４，スケジューラ５０およびマスキング論理８０の
概略図である。マスキング論理は、複数のＡＮＤ論理ゲートからなる。説明の便
宜上、この図は、複数のＡＮＤ論理ゲート（ゲート）のうち４つの３入力論理Ａ
ＮＤゲート８１から８４に関する。第１ゲート８１は、入力８１２，８１４，８
１８と出力８１６とを有する。第２ゲート８２は、入力８２２，８２４，８２８
と出力８２６とを有する。第３ゲート８３は、入力８３２，８３４，８３８と出
力８３６とを有する。第４ゲート８４は、入力８４２，８４４，８４８と出力８
４６とを有する。

【００５５】 イネーブル装置６４の出力６７１は、第１ゲート８１の入力８１２と結合され
る。イネーブル装置６４の出力６７２は、第２ゲート８２の入力８２２と結合さ
れる。イネーブル装置６４の出力６７３は、ゲート８３の入力８３２と結合され
る。イネーブル装置６４の出力６７４は、第４ゲート８４の入力８４２と結合さ
れる。イネーブル装置１６４の出力１６７１は、第１ゲート８１の入力８１８と
結合される。イネーブル装置１６４の出力１６７２は、第２ゲート８２の入力８
２８と結合される。イネーブル装置１６４の出力１６７３は、ゲート８３の入力
８３８と結合される。イネーブル装置１６４の出力１６７４は、第４ゲート８４
の入力８４８と結合される。第４ゲート８４の出力８４６は、スケジューラ５０
の入力５６４と結合される。第３ゲート８３の出力８３６は、スケジューラ５０
の入力５６３と結合される。第２ゲート８２の出力８２６は、スケジューラ５０
の入力５６２と結合される。第１ゲート８１の出力８１６は、スケジューラ５０
の入力５６１と結合される。第４ゲート８４の入力８４４は、回線１４０２と結
合されて、要求チャネルから受信または送信要求を受け取る。第３ゲート８３の
入力８３４は、回線１４０２２と結合されて、別の要求チャネルから、受信また
は送信要求を受け取る。第２ゲート８２の入力８２４は、回線１４０３２と結合
されて、要求チャネルから受信または送信要求を受け取る。第１ゲート８１の入
力８１４は、回線１４０４２と結合されて、要求チャネルから、受信または送信
要求を受け取る。

【００５６】 第１ＤＭＡ６０または第２ＤＭＡ１６０が、受信チャネルに関連するＤＭＡ要
求を受け取るとき、ディスエーブル信号（低水準信号）をゲートに送出し、ゲー
トは、当該要求チャネルから受信または送信要求を受け取り、イネーブル信号は
、当該チャネルから来る要求をマスクする。第１ＤＭＡ６０または第２ＤＭＡが
、要求チャネルに関連する要求がないときには、それらはイネーブル信号を、要
求チャネルと結合されるゲートに送出する。第１および第２ＤＭＡ６０，１６０
がともにイネーブル信号を送出する場合には、要求コレクタの受信または送信要
求は、スケジューラ５０に到達できる。

【００５７】 例えば、第１ゲート８１は、第１要求チャネルＲＺ（１）と結合される。第１
要求チャネルは、回線１４０４２を介して、送信要求（高水準信号）を送出する
。第１または第２ＤＭＡ６０，１６０の場合には、第１要求チャネルＲＺ（１）
に関連するＤＭＡ要求はない。第１および第２ＤＭＡ６０，１６０はともに、高
水準信号を、第１ゲート８１の入力８１２，８１８に送出する。スケジューラ５
０は、入力５６１を介して、第１要求チャネルＲＺ（１）から送信要求を受信し
、第１プロセッサ９０に、送信要求を処理するために第１タスクＴ（１）の実行
を開始させる。第１タスクＴ（１）がＤＭＡ要求を必要とするとき、第１プロセ
ッサ９０は、ＤＭＡ要求を、第１または第２ＤＭＡ６０，１６０のいずれかに送
出する。説明の便宜上、第１プロセッサ９０は、ＤＭＡ要求を第１ＤＭＡ６０に
送出すると仮定する。第１ＤＭＡ６０が、ＤＭＡ要求の実行が終了に至らないま
で、イネーブル装置６４は、低水準信号を第１ゲート８１の入力８１２に送出し
て、第１ゲートの出力信号を低に強制し、これにより、第１要求チャネルＲＺ（
１）の送信要求をマスクする。

【００５８】 ディスエーブル信号はさらに、第１プロセッサ９０からもたらされる。ディス
エーブル信号は、第１プロセッサ９０がＤＭＡ要求を送るときに送出される。第
１プロセッサが、フリップフロップのリセット入力と結合される間、イネーブル
装置６４がフリップフロップのセット入力と結合される間、第１プロセッサ９０
とイネーブル装置６４とは、フリップフロップと結合される。フリップフロップ
の出力は、上述のように、ＡＮＤ論理ゲートの入力と結合される。第１プロセッ
サはまた、第２ＤＭＡ１６０のイネーブル装置１６４と結合される。

【００５９】 図７は、本発明の好適な実施例によるスケジューラ５０の概略図である。スケ
ジューラ５０は、要求セレクタ５６，スタック・ポインタ入力マルチプレクサ（
ｓｐ入力ｍｕｘ）５２，スタック・ポインタ出力マルチプレクサ（ｓｐ出力ｍｕ
ｘ）５８，および２Ｍ個のスタック・ポインタ・レジスタ１ｓｐ＿ｒｅｇから２
Ｍｓｐ＿ｒｅｇ５４１から５４８（５４０と一括表記）からなる。

【００６０】 スケジューラ５０は、最高２Ｍ個のスタック・ポインタのセットを格納する。
スタック・ポインタは、タスクＴ（ｚ）の一部である命令Ｉ（ｚ，ｒ）のアドレ
スであり、ｚとｒは整数、ｚは１から２Ｍまでの値を有する。タスクＴ（ｚ）は
、要求チャネルＲＣ（ｚ）からの１つの受信または送信要求に専用であることが
望ましい。タスクＴ（ｚ）は、命令メモリ・バンク１３０内，第１メモリ・バン
ク７０内，または外部メモリ・バンク１１０内に格納できる。タスクＴ（ｚ）ま
たはその一部は、他のメモリ・バンク内にも格納できる。

【００６１】 例えば、選択された送信または受信要求が、ＲＣ（ｃ）と関連する場合には、
第１プロセッサ９０に対して、Ｄｓｐ＿ｒｅｇからスタック・ポインタを取り出
させる。Ｃｓｐ＿ｒｅｇの内容は、命令Ｉ（ｃ,ｒ）のアドレスである。第１プ
ロセッサ９０はついで、タスクＴ（ｃ）の一部を実行する。

【００６２】 通常、図１３により詳細に説明されるように、第１プロセッサ９０は、外部装
置から情報を取り出す必要があるまで、ｚ番目のタスクＴ（ｚ）のいくつかの命
令（Ｉ（ｚ,ｒ）からＩ（ｚ,ｒ＋ｄ）,ｄは整数）を実行する。第１プロセッサ
９０は、ＲＣ（ｚ）に関連するＤＭＡ要求を第１ＤＭＡ６０または第２ＤＭＡ１
６０に送出し、更新されたスタック・ポインタ（命令Ｉ（ｚ,ｒ＋ｄ＋１）を指
す）を送出し、この命令はＩ（ｚ,ｒ＋ｄ）に続く。適切には、タスクＴ（ｚ）
が終了する場合には、Ｉ（ｚ,Ｉ）がＺｓｐ＿ｒｅｇに送出され、待機して、新
しく選択されたスタック・ポインタをスケジューラ50から受け取る。スケジュー
ラが第１プロセッサ９０に、ｘ番目のタスクＴ（ｘ）と関連する新しく選択され
たスタック・ポインタを送出するとき、第１プロセッサ９０は、タスクＴ（ｘ）
の中の命令の実行を開始する。

【００６３】 「タスク・スイッチ」は、タスクの実行停止，被選択タスクの受け取り待機，
および被選択タスクからの命令の実行開始のうち、第１プロセッサ９０によって
行われるプロセスとして定義される。通常、被選択タスクは、停止されたタスク
とは異なるが、必ずしもそうではない。

【００６４】 要求セレクタ５６は、２Ｍ個の入力５６１から５６８，制御入力５６９および
出力５６０を有する。Ｓｐ入力ｍｕｘ５２は、入力５２０，５２９，２Ｍ個の出
力の第１セット５１１から５１８と、２Ｍ個の出力の第２セット５２１から５２
８とを有する。スタック・ポインタ・レジスタ（ｓｐレジスタ）５４１から５４
８は、入力の第１セット５４１１から５４８１，入力の第２セット５４１２から
５４８２および出力５４１３から５４８３を有する。Ｓｐ出力ｍｕｘ５８は、２
Ｍ個の入力５８１から５８８，入力５８０および出力５８９を有する。要求セレ
クタ５６の出力５６０は、ｓｐ出力ｍｕｘ５８の入力５８０と結合されて、２Ｍ
個の入力５８１から５８８のなかのどの入力が、出力５８９と結合されるか選択
する。要求セレクタの入力５６１から５６８は、２Ｍ個の要求チャネルＲＣ（１
）からＲＣ（２）（１５０と一括表記）と結合される。出力６４８は、図４によ
り詳しく説明されるように、イネーブル信号を受信チャネルに送出する。適切に
は、２Ｍ個のＡＮＤ論理ゲート（図示されず）はそれぞれ２つの入力と１つの出
力を有して、１つの側から、イネーブル装置６４の２Ｍビット出力と、２Ｍ個の
受信および送信チャネルに結合され、もう１つの側から、２Ｍ個入力５６１から
５６８と結合される。

【００６５】 送信要求は通常、要求チャネルが通信チャネルへのデータ送信を終了して、要
求チャネルが新しいデータを受け取れるときに送られる。受信要求は通常、受信
チャネルがデータを受信するときに送られる。

【００６６】 要求セレクタ５６は、１つまたは複数の要求チャネルから、送信または受信要
求を受信したか否かをチェックする。答えが「イエス」である場合には、要求セ
レクタ５６は、最高優先順位を有する要求を選択する。説明の便宜上、最高優先
順位を有する要求は、ｚ番目の要求チャネルＲＣ（ｚ）から来たものと仮定する
。要求セレクタ５６は、制御信号をＳｐ入力ｍｕｘ５２に送出して、Ｇｓｐ＿ｒ
ｅｇ内に格納されたｚ番目のスタック・ポインタが、第１プロセッサ９０に送出
されるようにする。第１プロセッサ９０は、命令メモリ・バンク１３０から、ｚ
番目のスタック・ポインタによって指し示される命令Ｉ（ｚ，ｒ）を取り出し、
それとタスクＴ（ｚ）の次の命令の実行を開始する。

【００６７】 要求の優先順位は、修正または変更できる。例えば、第１入力５６１によって
入力される要求は、最も低い優先順位を持つことができ、Ｍ番目の入力５６８に
よって入力される要求は、最も高い優先順位を持つことができる。

【００６８】 図８は、本発明の好適な実施例によるブロック転送マシン（ＢＴＭ）４０の概
略図である。ＢＴＭ４０は、ＢＴＭデータ・レジスタ（ｂｄａｔａバッファ）４
１，ＢＴＭ制御装置（ｂｃｏｎｔｒｏｌ装置）４６，データ・マニピュレータ（
datamanipulator）４およびＣＲＣマシン４８からなる。ＢＴＭ４０は、ＣＲＣ ＲＥＧ４２，第１メモリ・バンク７０，および周辺装置１４０と結合される。 ＣＲＣ ＲＥＧ４２は、第１プロセッサ９０のレジスタ群の１つである。

【００６９】 適切には、ＢＴＭ４０は、周辺装置１４０と第１メモリ・バンク７０との間の
データ転送を処理する。通常、第１プロセッサ９０は、ＢＴＭ４０に転送要求を
送出し、転送されるデータの送信元と宛先およびデータ長を示す。例えば、ＢＴ
Ｍ４０が周辺装置および第１メモリ・バンク７０に、３２ビット・バスによって
結合され、８×３２＝２５６ビットを転送する必要がある場合には、第１プロセ
ッサ７０は、長さフィールド８を有する転送命令を送出して、８×３２ビット転
送が実行されることを示す。通常、ＡＴＭ通信プロトコルは、４８×３２＝１５
３６ビットなど、より大きなデータ・ブロックの転送を必要とする。適切には、
ＢＴＭ４０は、ＤＭＡコントローラのみから構成できる。ＤＭＡ４０は、データ
転送を処理し、転送するデータも処理できることが望ましい。周辺装置１４０１
から１４０８はそれぞれ、Ｉ／Ｏ１４２１から１４２８を有する。

【００７０】 Ｂｄａｔａバッファ４２は、入力４１４とＩ／Ｏ４１２，４１６とを有する。
ＣＲＣ ＲＥＧ４２は、入力４２４とＩ／Ｏ４２６とを有する。ＢＲＡＭ４３は
、Ｉ／Ｏ４３２と入力４３４とを有する。データ・マニピュレータ４４は、入力
４４２，４４４とＩ／Ｏ４４６とを有する。Ｂｃｏｎｔｒｏｌ装置４６は、入力
４６２と出力４６４とを有する。ＣＲＣマシン４８は、入力４８４，４８２とＩ
／Ｏ４８６とを有する。

【００７１】 周辺バス１１２は、ＢＴＭ４０ｌのＩ／Ｏ４３を介して、データ・マニピュレ
ータ４４のＩ／Ｏ４４２、およびＣＲＣマシン４８の入力４８２と結合される。
ｂｃｏｎｔｒｏｌ装置４６の出力４６４は、ＢＴＭ４０のＩ／Ｏ４６を介して、
ＣＲＣ ＲＥＧ４２の入力４２４，ＣＲＣマシンの入力４８４，データ・マニピ
ュレータの入力４４，ＢＲＡＭ４３の入力３４４，およびｂｄａｔａバッファ４
１の入力４１４と結合される。ｂｃｏｎｔｒｏｌ装置４６の入力４６２は、ＢＴ
ＭのＩ／Ｏ４７を介して、第１プロセッサ９０のＩ／Ｏ９７と結合される。ＣＲ
Ｃ ＲＥＧ４２のＩ／Ｏ４２６は、ＢＴＭ４０のＩ／Ｏ４７を介して、ＣＲＣマ
シン４８のＩ／Ｏ４８６と結合される。データ・マニピュレータ４４のＩ／Ｏ４
４６は、ｂｄａｔａバッファ４１のＩ／Ｏ４１２と結合される。ｂｄａｔａバッ
ファ４１のＩ／Ｏ４１６は、Ｉ／Ｏ４５を介して、第１メモリ・バンク７０のＩ
／Ｏ７２と結合される。

【００７２】 Ｂｃｏｎｔｒｏｌ装置４６は、第１プロセッサ９０の出力９７から送られる制
御信号および／または命令オペランドによって起動される。Ｂｃｏｎｔｒｏｌ装
置４６は、出力４６４を介して、制御信号をＣＲＣ ｒｅｇ４２，ＣＲＣマシン
４８，データ・マニピュレータ４４およびデータ・バッファ４１に送出すること
によって、ＢＴＭ４０の動作を制御する。Ｂｃｏｎｔｒｏｌ装置４６は、制御信
号を送出し、この信号はデータを、周辺バス１１２と第１メモリ・バンク７０と
の間で流れさせる。Ｂｃｏｎｔｒｏｌ装置は、ＣＲＣマシンに、データに関する
ＣＲＣチェックを実行させ、結果をＣＲＣ ＲＥＧ４２に格納させる。適切には
、ＣＲＣマシン４８は、１つのクロック・サイクルの間に、ＣＲＣチェックを実
施する。ＣＲＣマシンは、１つのクロック・サイクルの間に、１６ビットのデー
タ・ワードについて、ＣＲＣチェックを実施できることが望ましい。データ・マ
ニピュレータ４４は、Ｉ／Ｏ４４２を介してデータ・ワードを読み取ることがで
き、データ・ワードをスワップするか、または桁移動（shift）されたデータ・
ワードを作成することができ、Ｉ／Ｏ４４６を介して、ｂｄａｔａバッファ４１
のＩ／Ｏ４１２に、新しいデータ・ワードを送出することができる。Ｂｄａｔａ
バッファ４１は、新しいデータ・ワードを格納して、これをＢＲＡＭ４３に送出
する。Ｂｄａｔａバッファ４１はまた、ＢＲＡＭ４３からデータ・ワードを受け
取って、これをデータ・マニピュレータ４４に送出することができる。データ・
マニピュレータ４４は、データ・ワードをスワップするか、または桁移動された
データ・ワードを作成することができ、Ｉ／Ｏ４４２を介して周辺バス１１２に
新しいデータ・ワードを送出することができる。

【００７３】 図９は、本発明の好適な実施例による第１メモリ・バンク７０の概略図である
。メモリ・バンク７０は適切には、Ｑセクション（メモリ・バンク）１ＢＡＮＫ
からＱＢＡＮＫ７０１から７０８からなる。１ＢＡＮＫからＱＢＡＮＫ７０１か
ら７０８の各メモリ・バンクは、第１プロセッサ９０，第１ＤＭＡ６０，第２Ｄ
ＭＡ１６０およびＢＴＭ４０と結合される。説明の便宜上、２つのメモリ・バン
ク１ＢＡＮＫ７０１とＱＢＡＮＫ７０８だけが描かれるが、任意の数Ｑのメモリ
・バンクを実施できる。説明の便宜上、第２ＤＭＡ１６０は描かれない。

【００７４】 第１プロセッサ９０のＩ／Ｏ９８は、第１メモリ・バンク７０のＩ／Ｏ７８を
介して、１ＢＡＮＫ７０１の入力７１４８，ＱＢＡＮＫ７０８の入力７８４８，
１ＢＡＮＫ７０１のＩ／Ｏ７１６８，およびＱＢＮＡＫ７０８のＩ／Ｏ７８６８
と結合される。第１ＤＭＡ６０のＩ／Ｏ６４は、第１メモリ・バンク７０のＩ／
Ｏ７８を介して、１ＢＡＮＫ７０１の入力７１４８，ＱＢＡＮＫ７０８の入力７
８４８，１ＢＡＮＫ７０１のＩ／Ｏ７１６６およびＱＢＡＮＫ７０８のＩ／Ｏ７
８６６と結合される。ＢＴＭ４０のＩ／Ｏ４５は、第１メモリ・バンク７０のＩ
／Ｏ７２を介して、１ＢＡＮＫ７０１の入力７１４４，ＱＢＡＮＫ７０８の入力
７８４４，１ＢＡＮＫ７０１のＩ／Ｏ７１６４およびＱＢＡＮＫ７０８のＩ／Ｏ
７８６４と結合される。図８に詳述されるように、メモリ・バンク（例えば、１
ＢＡＮＫ７０１）が、第１プロセッサ９０のなかの複数の要素，第１ＤＭＡ６０
およびＢＴＭ４０によって同時にアクセスされる場合には、１ＢＡＮＫ７０１は
、どの要素が最初にサービスを受け、最初の要素がサービスを受けた後、どれが
サービスを受けるか決定する。

【００７５】 図１０は、本発明の好適な実施例による第１メモリ・バンク７０内のＱメモリ
・バンクのメモリ・バンク１ＢＡＮＫ７０１の概略図である。１ＢＡＮＫ７０１
は、メモリ・アレイ７１８，データ・マルチプレクサ（ＤＡＴＡ ＭＵＸ）７１
６，アドレス・マルチプレクサ（ＡＤＤＲＥＳＳ ＭＵＸ）７１４およびメモリ
・セレクタ７１２からなる。ＤＡＴＡ ＭＵＸ７１６は、入力７１６３とＩ／Ｏ
７１６４，７１６６，７１６８，７１６９とを有する。ＡＤＤＲＥＳＳ ＭＵＸ
７１４は、入力７１４４，７１４６，７１４８，７１４９と出力７１４２とを有
する。メモリ・セレクタ７１２は、入力７１２４，７１２６，７１２８と出力７
１２３，７１２５とを有する。メモリ・アレイ７１８は、入力７１８２とＩ／Ｏ
７１８４とを有する。ＤＡＴＡ ＭＵＸ７１６の入力７１６３は、メモリ・セレ
クタ７１２の出力７１２３と結合される。ＡＤＤＲＥＳＳ ＭＵＸ７１４の入力
７１４９は、メモリ・セレクタ７１２の出力７１２５と結合される。ＡＤＤＲＥ
ＳＳ ＭＵＸ７１４の出力７１４２は、メモリ・アレイ７１８の入力７１８２と
結合される。ＤＡＴＡ ＭＵＸ７１６のＩ／Ｏ７１６９は、メモリ・アレイ７１
８のＩ／Ｏ７１８４と結合される。

【００７６】 ＢＴＭ４０，第１ＤＭＡ６０，第２ＤＭＡ１６０および第１プロセッサ９０は
、ＡＤＤＲＥＳＳ ＭＵＸ７１４の入力７１４４，７１４６，７１４８およびメ
モリ・セレクタ７１２の入力７１２４，７１２６，７１２８に、アドレス・ワー
ドを送出することができる。アドレス・ワード・ビットのいくつかは、メモリ・
セレクタ７１２に送られ、残りのビットは、ＡＤＤＲＥＳＳ ＭＵＸ７１４に送
られる。メモリ・セレクタ７１２に送られるアドレス・ビットは、１ＢＡＮＫか
らＱＢＡＮＫ７０１から７０８のなかの１つのメモリ・バンクを選択するのに用
いられる。

【００７７】 第１プロセッサ９０，第１ＤＭＡ６０およびＢＴＭ４０のなかの１つの要素だ
けが、アドレス・ワードを送出する場合には、この要素が選択され、メモリ・セ
レクタ７１２は、出力７１２５，７１６３から、ＡＤＤＲＥＳＳ ＭＵＸ７１４
の入力７１４９およびＤＡＴＡ ＭＵＸ７１６の入力７１６３に選択信号を送る
。選択信号は、ＡＤＤＲＥＳＳ ＭＵＸ７１４に、被選択要素から、メモリ・ア
レイ７１８の入力７１８２にアドレス・ワードの残りのビットを送出させる。選
択信号は、ＤＡＴＡ ＭＵＸ７１６に、メモリ・アレイ７１８のＩ／Ｏ８４を、
被選択要素のＩ／Ｏと結合させる。例えば、ＢＴＭ４０が、ＢＡＮＫ１のデータ
・ワードを書き込むとき、アドレス・ワードをＢＡＮＫ７０１に送り、データ・
ワードを、ＤＡＴＡ ＭＵＸ７１６のＩ／Ｏ７１６４に送る。メモリ・セレクタ
７１２は、アドレス・ワードのいくつかのビットを受信し、ＢＴＭ４０が、１Ｂ
ＡＮＫ７０１に（から）データ・ワードを書き込む（読み取る）ことを識別する
。メモリ・セレクタ７１２は、選択信号をＤＡＴＡ ＭＵＸ７１６に送出し、こ
れは、Ｉ／Ｏ７１６４（ひいては、ＢＴＭ４０のＩ／Ｏ４２）を、ＤＡＴＡ Ｍ
ＵＸ７１６の出力７１６９、従ってメモリ・アレイ７１８のＩ／Ｏ７１８４と結
合する。

【００７８】 ＢＴＭ４０，第１ＤＭＡ６０および第１プロセッサ９０のなかの複数の要素が
、１ＢＡＮＫにデータ・アドレスを送る場合には、メモリ・セレクタ７１２は、
最高優先順位を持つ要素からの要求を選択して、選択信号をＤＡＴＡ ＭＵＸ７
１６に、従ってＡＤＤＲＥＳＳ ＭＵＸ７１４に送出する。例えば、ＢＴＭ４０
および第１プロセッサ９０が同時にアドレス・ワードを１ＢＡＮＫに送出し、第
１プロセッサ９０がＢＴＭ４０よりも高い優先順位を持つ場合には、メモリ・セ
レクタは、ＡＤＤＲＥＳＳ ＭＵＸ７１４の入力７１４８を、メモリ・アレイ７
１８の入力７１８２と結合させ、ＤＡＴＡ ＭＵＸ７１６のＩ／Ｏ７１６８を、
メモリ・アレイ７１８のＩ／Ｏ７１８４と結合させる選択信号を送出する。

【００７９】 いくつかのメモリ・バンクＢＡＮＫからＱＢＡＮＫは、逐次アクセスのための
高速を提供するためにインタリーブできる。このインタリービングは、第１メモ
リ・ワードが、第１データ・バンク内にあり、第２メモリ・ワードが第２メモリ
・バンク内にあるようにする。インタリービングは、アドレス・ワードの最も重
要度の低いビットおよび最も重要度の高いビットをスワップすることによって実
施される。例えば、第１メモリ・バンクが、それぞれ２Ｋワードの１６のメモリ
・バンクからなる場合には、アドレス・ワードは、１５ビット長にしなければな
らず、４ビットは、１６メモリ・バンクの１つを選択するのに用いられ、他の１
１ビットは、２Ｋワード・メモリ・バンク内のどのデータ・ワードが選択される
かを定義する。インタリービングは、１５ビットのアドレス・ワードのうち重要
度の低い４つのビットを、各メモリ・セレクタ７１２のアドレス・バスの最も重
要度の高い４つのビットに送ることによって実施でき、残りの１１ビットは、Ａ
ＤＤＲＥＳＳ ＭＵＸ７１４に送られる。

【００８０】 図１１は、本発明の好適な実施例により、タスクを実行し、タスク・スイッチ
を実施するための方法９００の好適な実施例を示すフローチャートである。

【００８１】 方法９００は、スケジューラ５０が、要求チャネルから１つまたは複数の受信
または送信要求を受信したか否かをチェックする段階９１０から始まる。段階９
１０は、経路９１３によって示されるように、段階９２０に続く。

【００８２】 段階９２０の間、スケジューラ５０は、最高優先順位を有する受信／送信要求
を選択する。説明の便宜上、当該要求はＣＲ（ｚ）から来たと仮定する。スケジ
ューラ５０は、被選択受信／送信要求に関連するスタック・ポインタを送出し、
第１プロセッサ９０に、ＣＲ（ｘ）に関連したタスクＴ（ｚ）を実行させる。タ
スクＴ（ｚ）の実行は通常、データ，状態語，要求チャネル・パラメータ，通信
チャネル・パラメータおよびポインタ（情報）の取り出しを含む。段階９２０の
間、第１プロセッサ９０は、タスクＴ（ｚ）が終了するまで、または外部メモリ
・バンク１１０または外部装置から情報を取り出す必要があるまで、タスクＴ（
ｚ）を実行した。

【００８３】 経路９３４と段階９６０に示されるように、外部メモリ・バンク１１０内に記
憶される情報を取り出す必要がある場合には、第１プロセッサは、ＤＭＡ要求を
第１ＤＭＡ６０に送り、更新されたスタック・ポインタＳＰ（ｚ）を、スケジュ
ーラ５０のｚ番目のスタック・ポインタ・レジスタ（Ｚｓｐ＿ｒｅｇ）に格納し
、ディスエーブル信号をスケジューラ５０に送出し、これは、ＲＣ（ｚ）からの
いずれの送信または受信要求もマスクする。経路９６２に示されるように、段階
９６０は、段階９１０に続く。

【００８４】 経路９６４に示されるように、ＤＭＡ要求が送られた後、第１ＤＭＡ６０また
は第２ＤＭＡ１６０が、段階９７０の間に、要求を実行して情報を取り出す。情
報が取り出された後、第１ＤＭＡ６０または第２ＤＭＡ１６０は、イネーブル信
号をスケジューラ５０に送って、Ｔ（ｚ）からの受信または送信要求のマスクを
除去する。段階９１０，９２０，９３０，９４０，９５０，９６０が、タスクＴ
（ｘ）に従って実行される間、段階９７０は実行できる。

【００８５】 破線の経路９７２に示されるように、段階９７０は段階９１０に続き、タスク
Ｔ（ｚ）に関連する情報が取り出された後、タスクＴ（ｚ）は、段階９１０から
実行できることを意味する。図４に詳述されるように、Ｔ（ｚ）は、命令のセッ
トからなるが、第１プロセッサは、これらの命令（Ｉ（ｚ，ｒ）からＩ（ｚ，ｒ
＋ｄ））のいくつかを実行し、タスク・スイッチを実行することができる。第１
プロセッサ９０が、ＲＣ（ｚ）からくる要求に応答するとき、Ｉ（ｚ，ｒ＋ｄ＋
１）から始まって、次の命令を取り出し、これは命令Ｉ（ｚ，ｒ＋ｄ）に続く。

【００８６】 経路９２４，９５２および段階９５０に示されるように、タスクＴ（ｚ）が終
了する場合には、第１プロセッサ９０は、更新されたスタック・ポインタをＺｓ
ｐ＿ｒｅｇに送り、方法９００は、段階９１０を開始して、スケジューラ５０が
、送信／受信要求を受信したかどうかチェックする。

【００８７】 段階９６０の開始時点で、第１プロセッサ９０は、タスクＴ（ｚ）に関連する
情報を取り出すために、ＤＭＡ要求を第１ＤＭＡ６０または第２ＤＭＡ１６０に
送出して、ディスエーブル信号をスケジューラ５０に送出し、これは、ＣＲ（ｚ
）からの送信または受信要求をマスクする。第１プロセッサ９０は、Ｚｓｐ＿ｒ
ｅｇを現在スタック・ポインタに送る。ディスエーブル信号はまた、第１ＤＭＡ
６０または第２ＤＭＡ１６０によっても送出できる。

【００８８】 図１２は、本発明の好適な実施例により、受信または送信要求によって開始さ
れるタスクを実行するための方法１０００の好適な実施例を示すフローチャート
である。

【００８９】 段階１０１４，１０１８，１０２２，１０３０は、情報の取り出しを含む。情
報が、外部メモリ・バンク１１０または任意の他の外部装置に格納される場合に
は、第１プロセッサ９０は、図９により説明されるように、タスク・スイッチを
実行する。段階１０４６は、タスク・スイッチに続けることができる。例えば、
要求周辺装置が、フレーム全体ではなく、当該フレームの一部しか格納せず、第
１プロセッサ９０が、当該部分の処理を終了する場合には、当該フレームの残り
の部分を取り出す必要があり、このため、第１プロセッサ９０は、タスク・スイ
ッチを実施して、フレームの別の部分が周辺装置内に格納される場合には、この
タスクを実施するために戻すことができる。説明の便宜上、これらのタスク・ス
イッチは、図１０には示さず、方法１０００は、タスク・スイッチなしで実行さ
れるものとして示される。

【００９０】 段階１０１０の間、第１プロセッサ９０は、Ｔ（ｚ）の第１命令Ｉ（ｚ，１）
を取り出すことにより、被選択タスクＴ（ｚ）からの命令の実行を開始する。

【００９１】 経路１０１２に示されるように、段階１０１０は段階１０１４に続く。段階１
０１４の間、第１プロセッサ９０は、被選択チャネルＲＣ（ｚ）の要求チャネル
・パラメータを取り出して読み取る。

【００９２】 例えば、本発明の範囲を制限することなく、チャネル・パラメータは、ＰＤ（
ｋ）から構成できる。ＡＴＭ通信プロトコルに従って送られるデータ・ストリー
ムを受信するときには、第１プロセッサ９０は、セルのヘッダを読み取ることが
できる。ヘッダは、アドレスを含み、これは、仮想接続（ＣＶ）に関連する。こ
のアドレスは、段階１０１８の間に、チャネル・パラメータが読み取られるチャ
ネルを定義する。高速イーサネット（登録商標）通信プロトコルに従ってデータ
・ストリームを受信する間、第１プロセッサ９０は、衝突が存在したか、予め決
められた時間枠内に衝突が現れたかをチェックし、答えが「イエス」の場合には
、通信コントローラ１１１は、第１プロセッサが、ＲＣ(ｚ)へのデータ送信を含
むタスクを実行するときに、受信した情報を無視するか、またはデータ・ストリ
ームを再送信する。答えが「ノー」の場合には、第１プロセッサ９０は、エラー
信号を第２プロセッサ１００に送出する。

【００９３】 経路１０１６に示されるように、段階１０１４は段階１０１８に続く。段階１
０１８の間、第１プロセッサは、通信チャネル・パラメータを取り出す。第１プ
ロセッサ９０は、通信コントローラ１１１によって受信（または送信）されるデ
ータ・ワードが、通信フレーム内の最初のデータ・ワードであるかチェックする
。答えがイエスであれば、段階１０１８は段階１０２２に続き、ノーである場合
には段階１０３０に続く。通常、通信チャネル・パラメータは、データ・ワード
がフレーム内の最初であるかどうかを示すフィールドからなる。例えば、ＡＴＭ
通信プロトコルに従ってセルを受信するとき、この表示が、セルのヘッダ内に見
出される。

【００９４】 経路１０２０に示されるように、段階１０１８は段階１０２２に続く。段階１
０２２の間、第１プロセッサ９０は、ＤＰ（ｋ）に従ってＢＦ（ｋ）を取り出し
、これは、以前に取り出されたものである。第１プロセッサ９０は、ＣＣ（ｋ）
から受け取ったデータ・ワードをＢＦ（ｋ）の始まりに書き込むことを開始する
ので、ＴＭＰ（ｋ）はＰＴ（ｋ）の値を得る。

【００９５】 経路１０２４に示されるように、段階１０２２は段階１０２６に続く。段階１
０２６の間、第１プロセッサは、ＦＳＢ（ｋ）を読み取る。当該ビットが設定さ
れる場合には、第１プロセッサ９０は、ＢＦ（ｋ）にアクセスできない。適切に
は、第１プロセッサ９０は、第２プロセッサ１００がＲＳＢ（ｋ）をリセットす
るまで待機し、他のバッファ記述子へのデータ書き込みを試行しないが、これは
必ずしも必要ない。経路１０２８に示されるように、ＦＳＢ（ｋ）がリセットさ
れるとき、第１プロセッサは、段階１０３０の間、ＴＭＰ（ｋ）を取り出す。Ｔ
ＭＰ（ｋ）は、被受信データ・ワードが、格納されるアドレス（または送信する
データ・ワードのアドレス）を指す。

【００９６】 経路１０３２に示されるように、段階１０３０は段階１０３４に続く。通信コ
ントローラ１１１が、周辺装置を介して、ＣＣ（ｋ）からデータを受信する間、
段階１０３４が実行される場合には、１つまたは複数のデータ・ワードが、ＣＣ
（ｋ）から第１メモリ・バンク７０に送られ、ついで、第１メモリ・バンク７０
から、ＴＭＰ（ｋ）により示されるアドレスに送られる。通信コントローラ１１
１が、周辺装置を介して、ＣＣ（ｋ）にデータを送出する間、段階１０３４が実
行される場合には、１つまたは複数のデータ・ワードが、ＴＭＰ（ｋ）により示
されるアドレスから、第１メモリ・バンク７０に送られ、ついで、第１メモリ・
バンク７０から、ＣＣ（ｋ）に送られる。図８により説明されるように、ＢＴＭ
４０は、ＣＣ（ｋ）と第１メモリ・バンク７０との間のデータの送信を処理する
。

【００９７】 経路１０３６に示されるように、段階１０３４は問い合せ段階１０３８に続く
。

【００９８】 問い合せ段階の間、第１プロセッサ９０は、段階１０３４の間に、ＢＦ（ｋ）
内に格納された（ＢＦ（ｋ）から送られた）１つまたは複数のデータ・ワードが
、フレーム内の最後のデータ・ワードだったか否か、およびＢＦ（ｋ）が一杯（
空）であるか否かをチェックする。

【００９９】 経路１０４８に示されるように、両方の質問に対する答えが「ノー」である場
合には、段階１０３８は段階１０４６に続く。段階１０４６の間、ＴＭＰ（ｋ）
が増加し、ＢＦ（ｋ）内の空のデータ・ワードを指すようにし（ＣＣ（ｋ）に送
信される次のデータ・ワード）、ＴＭＰ（ｋ）によって以前示されたメモリ・ワ
ードに続く。経路１０５６に示されるように、段階１０４６は段階１０３４に続
く。

【０１００】 経路１０４４に示されるように、ＢＦ（ｋ）の状態に関係なく、データ・ワー
ドがフレームの終わりである場合には、問い合せ段階１０３８は段階１０５０に
続く。段階１０５０の間、第１プロセッサ９０は、フレーム指示の終わりを第２
プロセッサ１００に送出し、ＦＳＢ（ｋ）を設定することによってＢＤ（ｋ）を
クローズし、通信チャネル・パラメータを更新する。この更新は、次の記述子ポ
インタＤＰ（ｋ＋１）によって、ＤＰ（ｋ）を置き換える段階を含むことができ
る。

【０１０１】 例えば、これは、ＡＴＭ ＡＬ５通信プロトコルに従ってデータ・ストリーム
を受信すること（ＡＴＭ通信プロトコルの部分集合）であるとき、第１プロセッ
サ９０は、フレームの送信中、エラーがあったことをＣＲＣチェックが示したか
どうか、またその場合、第２プロセッサに割り込みを送信するかどうかをチェッ
クしなければならない。第１プロセッサ９０はまた、最後のセルの長さをチェッ
クして、ＬＷ（ｋ）を更新することができる。

【０１０２】 経路１０４０に示されるように、ＢＦ（ｋ）が一杯（通信コントローラ１１１
からの被送信データ・ワードのときには空）である場合には、段階１０３８は、
段階１０４２に続く。段階１０４２の間、第１プロセッサ９０は、ＦＳＢ（ｋ）
を設定し、通信チャネル・パラメータを更新することによって、ＢＤ（ｋ）をク
ローズする。この更新は、ＤＰ（ｋ）を、次の記述子ポインタＤＰ（ｋ＋１）と
置き換える段階を含めることができる。

【０１０３】 図１３は、本発明の好適な実施例による種々の受信／送信要求に対する第１プ
ロセッサの応答を示すタイミング図である。

【０１０４】 信号ＰＲ１は、第１プロセッサ９０による第１タスクＴ（１）の実行を表す。
信号ＰＲ２は、第１プロセッサ９０による第２タスクＴ（２）の実行を表し、信
号ＰＲ３は、第１プロセッサ９０による第３タスクＴ（３）の実行を表す。第１
タスクＴ（１）は、第２タスクＴ（２）よりも優先順位が高く、第３タスクＴ（
３）は、第２タスクＴ（２）よりも優先順位が低い。

【０１０５】 遷移１５６０，１５６１に示されるように、第１プロセッサ９０は、第１タス
クＴ（１）が、外部メモリ・バンク１１０から情報を取り出す必要があるまで、
第１タスクＴ（１）を実行することを開始する。第１タスクＴ（１）は、優先順
位が高いので、第２および第３タスクＴ（２）およびＴ（３）の前に実行される
。遷移１５５１に示されるように、第１プロセッサ９０は、ＤＭＡ要求を第１Ｄ
ＭＡ６０に送り、タスク・スイッチを実施する。第１プロセッサ９０は、タスク
Ｔ（１）の実行を停止し、遷移１５５１，１５６０に示されるように、タスクＴ
（２）の実行を開始する。ＤＭＡ要求は、遷移１５６２の前に実施され、そうで
なければ、第１タスクＴ（１）に関連する要求チャネルからの要求は非アクティ
ブとなり、第１プロセッサは、タスクＴ（１）を実行しない。

【０１０６】 遷移１５６１の後、第１プロセッサ９０は、第１タスクＴ（１）を実行したの
と同じ方法で、第２タスクＴ（２）の実行を開始する。第２タスクＴ（２）は、
遷移１５７０，１５７１に示されるように、外部メモリ・バンク１１０から情報
を取り出す必要があるまで、実行される。遷移１５６１，１５７０に示されるよ
うに、第１プロセッサ９０はついで、タスク・スイッチを実施し、すなわち、第
２タスクＴ（２）の実行を停止し、第１および第２タスクＴ（１），Ｔ（２）を
実行したのと同じ方法で、第３タスクＴ（３）の実行を開始する。遷移１５８０
，１５８１に示されるように、第３タスクＴ（３）は、外部メモリ・バンク１１
０から情報を取り出す必要があるまで、実行される。遷移１５８１の後、第１プ
ロセッサは、要求があるかどうかをチェックし、すべての受信／送信要求が非ア
クティブとなるので、第１プロセッサ９０は、第１タスクＴ（１）に関連するＤ
ＭＡ要求が終了するまで待機し、ついで、経路１５６２に示されるように、第１
タスクの実行を続行する。

【０１０７】 第１タスクＴ（１）は、遷移１５６０と１５６１、遷移１５６２と１５６３，
遷移１５６４と１５６５および遷移１５６６と１５６８７の間、実行される。遷
移１５６１と１５６２、１５６３と１５６４，１５６５と１５６６の間、第１Ｄ
ＭＡ６０は、第１タスクＴ（１）に関連するＤＭＡ要求を実行した。第２タスク
Ｔ（２）は、遷移１５７０と１５７１、遷移１５７２と１５７３との間で実施さ
れる。遷移１５７１と１５７２の間、第１ＤＭＡ６０または第２ＤＭＡ１６０は
、第２タスクＴ（２）に関連するＤＭＡ要求を実行した。第３タスクＴ（３）は
、遷移１５８０と１５８１、遷移１５８２と１５８３、遷移１５８４と１５８５
、１５８６と１５８７の間、実行される。遷移１５８１と１５８２、遷移１５８
３と１５８４、遷移１５８５と１５８６の間、第１ＤＭＡ６０は、第３タスクＴ
（３）に関連するＤＭＡ要求を実行した。

【０１０８】 図１４は、本発明の好適な実施例による、種々の受信／送信要求に対する第１
プロセッサの応答を示すタイミング図である。

【０１０９】 図１１により詳細に説明されるように、信号ＰＲ１は、第１プロセッサ９０に
よる第１タスクＴ（１）の実行を表す。第１プロセッサは、遷移１５６０と１５
６１，１５６２と１５６３，１５６４と１５６５，１５６６と１５６７の間で、
第１タスクＴ（１）を実行する。遷移１５６１，１５６３，１５６５は、外部メ
モリ・バンクまたは他の外部装置から情報を取り出す必要性によって通常生じる
タスク・スイッチを示す。

【０１１０】 信号ＣＲ１は、ＣＲ（ｚ）から送られる受信／送信要求をあらわす。遷移１５
９０により示されるように、第１プロセッサ９０が、第１タスクＴ（１）の実行
を終了するまで、当該要求はアクティブである。

【０１１１】 信号Ｒ１は、スケジューラ５０に入力されるマスク信号を表す。遷移１５９１
により示されるように、第１タスクＴ（１）が、外部メモリ・バンク１１０から
情報を取り出す必要があるとき、第１プロセッサ９０は、ＤＭＡ要求を第１ＤＭ
Ａ６０または第２ＤＭＡ１６０に送出し、ディスエーブル信号をスケジューラ５
０に送出する。このディスエーブル信号は、信号Ｒ１をリセットする。図４によ
り詳細に説明されるように、第１ＤＭＡ６０または第２ＤＭＡ１６０が、ＲＣ（
ｚ）の結果生じるすべてのＤＭＡ要求を実行した後、イネーブル信号をスケジュ
ーラ５０に送出する。このイネーブル信号は、遷移１５９２により示されるよう
に、信号Ｒ１をセットする。遷移１５９２は、遷移１５６２の前提条件である。
ＲＣ（ｚ）に関連するＤＭＡ要求が十分実行されない限り、第１プロセッサ９０
は、第１タスクＴ（１）を処理しない。

【０１１２】 ＤＭＡ要求は、遷移１５６２に先立って実施され、実施されない場合には、第
１タスクＴ（１）に関連する要求チャネルからの要求はいずれも非アクティブと
なり、第１プロセッサは、タスクＴ（１）からの命令の実行を再開しない。

【０１１３】 遷移１５９２，１５９４，１５９６に示されるように、Ｒ１信号は、第１ＤＭ
Ａ６０が、ＲＣ（ｚ）に関連するＤＭＡ要求の実行を終了した後、設定される。
遷移１５９３，１５９５により示されるように、信号Ｒ１は、ＲＣ（ｚ）に関連
するＤＭＡ要求を実行する必要があるときにリセットされる。

【０１１４】 遷移１５９７に示されるように、第１プロセッサ９０が第１タスクＴ（１）の
実行を終了するときに、Ｒ１はリセットされる。

【０１１５】 このため、データ・プロセッサ命令をグループ化するための改良された方法と
装置の少なくとも１つの好適な実施例と、命令システムの実施例を含む実施例が
本明細書に記述された。当業者には、本発明の主題が種々の方法で変更でき、上
記に特に記載された好適な形態以外にも、多くの実施例を想定できることが明ら
かであろう。したがって、上記に開示された本発明の主題は、説明のためのもの
であって制限的なものではなく、法律に認められる最大の範囲まで、添付請求の
範囲は、本発明の真正の意図および範囲に属する当該すべての変更およびその他
の実施例を包含することが意図される。本発明の範囲は、上述の詳細な説明では
なく、添付請求の範囲、ならびにこれと同等のものの許容できる最も広範な解釈
によって判断される。

【図面の簡単な説明】

本発明は、添付請求の範囲内に詳しく示されるが、本発明の他の特徴は、添付
図面とあわせて、上記の詳細な説明によって開示される。

【図１】 先行技術による旧通信チャネル，旧外部メモリおよび旧通信コン
トローラの簡易概略図である。

【図２】 先行技術による旧外部メモリ・バンクの一部分および旧外部メモ
リ・バンクの一部分の概略図である。

【図３】 本発明の好適な実施例による通信チャネル，外部メモリ・バンク
および通信コントローラの概略図である。

【図４】 本発明の好適な実施例による第１直接メモリ・アクセス・コント
ローラの制御セクションの概略図である。

【図５】 本発明の好適な実施例による第１直接アクセス・メモリ・コント
ローラのバッファ・セクションの概略図である。

【図６】 本発明の一実施例によるイネーブル装置，スケジューラおよびマ
スキング論理の概略図である。

【図７】 本発明の好適な実施例によるスケジューラの概略図である。

【図８】 本発明の好適な実施例によるブロック転送マシンの概略図である

【図９】 本発明の好適な実施例による第１メモリ・バンクの概略図である
。

【図１０】 本発明の好適な実施例による第１メモリ・バンク内のメモリ・
バンクの１つの概略図である。

【図１１】 本発明の好適な実施例によりタスクを実行し、タスク・スイッ
チを実施する方法の好適な実施例を示すフローチャートである。

【図１２】 本発明の好適な実施例により、受信または送信要求によって起
動されたタスクを実行する方法の好適な実施例を示すフローチャートである。

【図１３】 本発明の好適な実施例により、種々の受信／送信要求に対する
第１プロセッサの応答を示すタイミング図である。

【図１４】 本発明の好適な実施例により種々の受信／送信要求に対する第
１プロセッサの応答を示すタイミング図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クルニック，モティ イスラエル国 テル・アビブ 63421 ピ ンスカー・ストリート16 (72)発明者 シャレブ，アビ イスラエル国 テル・アビブ 67454 ナ ハラル・ストリート10 (72)発明者 ハガイ，アビ イスラエル国 ヘルツリア 46422 ビル 54 Ｆターム(参考） 5B089 GA04 HA16 HB11 JA13 KD01 KE02 KE03 KE09 KF05 5K032 DB19 DB20 DB22 DB24

Claims (20)

【特許請求の範囲】
1. 【請求項１】 高速データ・ストリームを受信，送信および処理するための
   高速通信コントローラであって、前記データ・ストリームは、フレームからなり
   、前記通信コントローラは、複数の通信チャネルおよび第１と第２外部バスとに
   結合するように対応しており、前記通信コントローラは： データ・ストリームを制御する第１プロセッサであって、前記第１プロセッサ
   は、タスクを実行することにより、フレームのトランザクションを制御する第１
   プロセッサ； 高水準管理および通信プロトコル機能を処理するための第２プロセッサ；およ
   び タスクを実行する必要性があるかどうか検出するため、かつ前記第１プロセッ
   サにより実行される被選択タスクを選択するための前記第１プロセッサと結合さ
   れるスケジューラ； によって構成されることを特徴とする高速通信コントローラ。
2. 【請求項２】 前記第１プロセッサと結合されて、タスクを格納するための
   命令メモリ・バンク； 前記第１プロセッサと結合されて、前記第１プロセッサにより処理されるデー
   タを格納するための第１メモリ・バンク； 前記第１プロセッサおよび前記第１外部バスと結合されて、前記第１外部バスと
   結合される外部メモリ・バンク内に格納される情報を取り出すための、第１直接
   メモリ・アクセス・コントローラ； 前記第１プロセッサおよび前記第２外部バスと結合されて、前記第２外部バス
   と結合される外部メモリ・バンク内に格納する情報を取り出すための、第２直接
   メモリ・アクセス・コントローラ；および 前記スケジューラおよび前記第１メモリ・バンクと結合されて、前記複数通信
   チャネルと前記第１メモリ・バンクとの間でバッファリングするための複数の周
   辺装置； によって構成されることを特徴とする請求項１記載の通信コントローラ。
3. 【請求項３】 前記スケジューラは、複数のスタック・ポインタを格納し； スタック・ポインタはタスクと関連し； 前記スケジューラは、前記第１プロセッサに、被選択スタック・ポインタを送
   出し、前記被選択スタック・ポインタは、前記被選択タスクと関連し； タスクの実行は、前記被選択スタック・ポインタを更新する段階を含み； 前記第１プロセッサは、前記第１プロセッサが前記被選択タスクの実行を停止
   するときに、前記スケジューラに、前記更新された被選択スタック・ポインタを
   送ること； を特徴とする請求項２記載の通信コントローラ。
4. 【請求項４】 前記第１プロセッサは、前記タスクの実行が、前記外部メモ
   リ・バンクから情報を取り出す段階を含むときに、タスクの実行を停止すること
   を特徴とする請求項３記載の通信コントローラ。
5. 【請求項５】 周辺装置は、２つの要求チャネルを有し； 前記第１要求チャネルは、前記通信コントローラから通信チャネルに送られた
   前記データの送信を処理し； 前記第２要求チャネルは、通信チャネルから、前記通信コントローラに送られ
   る前記データの受信を処理し； 前記第１要求チャネルが前記通信チャネルに送られるデータを受信できるとき
   、前記第１要求チャネルは、送信要求を前記スケジューラに送出し；および 前記第２要求チャネルが通信チャネルからデータを受信したとき、前記第２要
   求チャネルは、前記スケジューラに受信要求を送出すること； を特徴とする請求項４記載の通信コントローラ。
6. 【請求項６】 前記スケジューラは： 前記周辺装置と結合され、送信要求および受信要求を受け取り、かつ被選択要
   求を選択するための要求セレクタ； 複数のスタック・ポインタを格納するための複数のスタック・ポインタ・レジ
   スタ； 前記複数のスタック・ポインタ・レジスタおよび前記第１プロセッサと結合さ
   れて、前記複数のスタック・ポインタ・レジスタにスタック・ポインタを書き込
   むためのスタック・ポインタ入力マルチプレクサ；および 前記複数のスタック・ポインタ・レジスタ，前記第１プロセッサおよび前記要
   求セレクタと結合されて、前記被選択スタック・ポインタを前記第１プロセッサ
   に送出するためのスタック・ポインタ出力マルチプレクサ； から構成されることを特徴とする請求項５記載の通信コントローラ。
7. 【請求項７】 前記第１直接メモリ・アクセス・コントローラおよび前記第
   ２直接メモリ・アクセス・コントローラは： 前記第１プロセッサと結合され、複数の直接メモリ・アクセス要求を格納する
   ための直接メモリ・アクセス要求待ち行列；および 前記直接メモリ・アクセス要求待ち行列および前記スケジューラと結合されて
   、前記直接メモリ・アクセス・メモリ・コントローラ内に格納された前記直接メ
   モリ・アクセス要求に関連する第１要求チャネルからの送信要求をマスクするた
   め、かつ前記直接メモリ・アクセス・メモリ・コントローラ内に格納された前記
   直接メモリ・アクセスに関連する第２要求チャネルからの受信要求をマスクする
   ためのイネーブル装置； によって構成されることを特徴とする請求項６記載の通信コントローラ。
8. 【請求項８】 前記第１直接メモリ・アクセス・コントローラおよび前記第
   ２直接メモリ・アクセス・コントローラはさらに： 直接メモリ・アクセス要求を格納するための要求バイパス・レジスタ； 前記直接メモリ・アクセス要求待ち行列内または前記要求バイパス・レジスタ
   内に、直接メモリ・アクセス要求を格納するか否かを決定するための入力マルチ
   プレクサ；および 前記第１メモリ・バンク，前記直接メモリ・アクセス要求待ち行列および前記
   バイパス要求レジスタと結合されて、前記要求バイパス・レジスタが、有効な直
   接メモリ・アクセス要求を格納する場合には、前記要求バイパス・レジスタ内に
   格納される前記直接メモリ・アクセス要求を選択するための出力マルチプレクサ
   ； によって構成されることを特徴とする請求項７記載の通信コントローラ。
9. 【請求項９】 前記直接メモリ・アクセス要求待ち行列は、複数のメモリ・
   ワードを有し； 各メモリ・ワードは、第１部分と第２部分とを有し； 前記第２部分は、直接メモリ・アクセス要求を格納するためであり；および 前記第１部分は、ラベルを格納するためのもので、前記ラベルは、前記第２部
   分内に格納される前記直接メモリ・アクセス要求に関連する前記要求チャネルを
   示すこと； を特徴とする請求項８記載の通信コントローラ。
10. 【請求項１０】 第１直接メモリ・アクセス・コントローラと第２直接メモ
    リ・アクセス・コントローラのうち１つの中にあるイネーブル装置が、前記第１
    要求チャネルからの送信要求をマスクするとき、第１要求チャネルからの送信要
    求がマスクされ；および 前記第１直接メモリ・アクセス・コントローラと第２直接メモリ・アクセス・
    コントローラのうち１つの１つの中にあるイネーブル装置が、前記第２要求チャ
    ネルからの受信要求をマスクするときに、第２要求チャネルからの受信要求がマ
    スクされること； を特徴とする請求項７記載の通信コントローラ。
11. 【請求項１１】 請求項１０記載の通信コントローラであってさらに、デー
    タを前記周辺装置から前記第１メモリ・バンクに転送し、かつ前記第１メモリ・
    バンクから前記周辺装置に転送するためのブロック転送マシンを有し； 前記ブロック転送マシンは： 前記周辺装置と結合されて、データを操作するためのビット・フィールド装置
    ； 前記周辺装置と結合されて、ＣＲＣチェックを実施するためのＣＲＣマシン； 前記ＣＲＣマシン、前記データ・マニピュレータおよび前記第１メモリ・バン
    クと結合されて、前記第１メモリ・バンクから前記周辺装置に送られるデータを
    格納するためと、前記第１メモリ・バンクに書き込まれるデータを格納するため
    のＢＴＭデータ・レジスタ；および 前記ＣＲＣマシン，前記データ・マニピュレータおよび前記ＢＴＭデータ・レ
    ジスタと結合されて、前記ブロック転送マシンを制御するためのＢＴＭ制御装置
    ； によって構成されることを特徴とする請求項１０記載の通信コントローラ。
12. 【請求項１２】 前記第１メモリ・バンクは、複数のセクションを有し、各
    セクションは、前記第１プロセッサ，前記第２プロセッサ，前記直接メモリ・ア
    クセス・コントローラ，前記第２直接メモリ・アクセス・コントローラおよび前
    記ＢＴＭと結合され、各セクションは： 情報を格納するためのメモリ・アレイ； 前記第１プロセッサ，前記第２プロセッサ，前記直接メモリ・アクセス・コン
    トローラ，前記第２直接メモリ・アクセス・コントローラおよび前記ＢＴＭから
    、被選択装置を選択するためのメモリ・セレクタ； 前記被選択装置と前記メモリ・アレイとの間で前記データの送信を可能にする
    ためのデータ・マルチプレクサ；および 前記被選択装置が、前記メモリ・アレイにアドレス・ワードを送出できるよう
    にするためのアドレス・マルチプレクサ： からなることを特徴とする請求項１１記載の通信コントローラ。
13. 【請求項１３】 前記外部メモリ・バンクは、データを格納するための複数
    のバッファを有し； 前記外部メモリ・バンクはさらに、ポインタ，状態および制御フィールドおよ
    び長さフィールドを格納するためのバッファ記述子を有し； 前記ポインタは、バッファを指し； 前記長さフィールドは、前記ポインタによって参照される前記バッファの長さ
    を定義し；および 前記状態および制御ワードは、Ｆ／Ｓフィールドを有し、前記第１プロセッサ
    と前記第２プロセッサのうちどれが、前記ポインタにより参照される前記バッフ
    ァにアクセスできるかを示すこと； を特徴とする請求項５記載の通信コントローラ。
14. 【請求項１４】 バッファが、要求チャネルに関連するデータを格納し； １つの要求チャネルに関連するバッファのセットが、循環待ち行列を形成し； 前記状態および制御ワードは、前記ラップ・フィールドを有する前記バッファ
    記述子により参照される前記バッファが、前記セット内の前記最終バッファであ
    るかどうかを示すラップ・フィールドからなり； 前記バッファは、１つのデータ・フレームからのデータを格納し； 各バッファは、複数のメモリ・ワードからなり； 前記第１メモリ・バンクは、一時ポインタを格納し；および 一時ポインタは、前記第１プロセッサにより処理されるその次のメモリ・ワー
    ドを指すこと； を特徴とする請求項１３記載の通信コントローラ。
15. 【請求項１５】 前記第１プロセッサは、前記バッファ記述子により参照さ
    れる前記バッファが、前記第１プロセッサによって処理された後、前記Ｆ／Ｓフ
    ィールドを設定し；および 前記第２プロセッサは、前記バッファ記述子により参照された前記バッファが
    、前記第２プロセッサにより処理された後、前記Ｆ／Ｓフィールドをリセットす
    ること； を特徴とする請求項１４記載の通信コントローラ。
16. 【請求項１６】 前記第１プロセッサが、タスク・スイッチを実施するとき
    、前記第１メモリ・バンク内に、前記更新された一時ポインタを保存し；および 前記第１プロセッサは、タスクから命令を実行するとき、前記第１プロセッサ
    は、前記一時ポインタを取り出すこと； を特徴とする請求項１４記載の通信コントローラ。
17. 【請求項１７】 データ・ストリームのトランザクションを処理するための
    方法であって、前記データ・ストリームはフレームからなり、フレームのトラン
    ザクションは、タスクの実行によって処理され、タスクの実行は、外部装置から
    情報を取り出す段階を含み、前記方法は： トランザクションを処理する必要があるかチェックする段階； トランザクションを処理する必要がある場合には、前記タスクが終了するまで
    、または前記タスクの実行が、外部装置から情報を取り出す段階を含むまで、タ
    スクを実行する段階； 前記タスクが終了する場合には、トランザクションを処理する必要があるかどう
    かチェックする段階にジャンプする段階；および 他の場合には、前記外部装置からの前記情報を取り出し、外部装置から情報を
    取り出す段階を含んだ前記タスクの実行を停止し、およびトランザクションを処
    理する必要があるかどうかチェックする段階にジャンプするプロセスを開始する
    段階； からなることを特徴とする方法。
18. 【請求項１８】 通信チャネルからフレームの一部を受信する必要があるとき
    に、タスクの実行が停止されることを特徴とする請求項１７記載の方法。
19. 【請求項１９】 高速データ・ストリームを受信，送信および処理するために
    通信コントローラを動作する方法であって、前記データ・ストリームは、フレー
    ムからなり、前記通信コントローラは、複数の通信チャネルおよび外部装置と結
    合され、前記通信コントローラは、データ・ストリーム・トランザクションを制
    御するための第１プロセッサであって；前記第１プロセッサは、タスクを実行す
    ることにより、フレームのトランザクションを制御する第１プロセッサ；高水準
    管理および通信プロトコル機能を処理するための第２プロセッサ；前記第１プロ
    セッサと前記第２プロセッサとに結合されて、前記プロセッサと前記第２プロセ
    ッサを外部装置と結合させるための第１外部装置；前記第１プロセッサと前記第
    ２プロセッサとに結合されて、前記第１プロセッサと前記第２プロセッサとを外
    部装置に結合させるための第２外部バス；および第１プロセッサと結合されて、
    タスクの実行する必要があるかを検出し、どのタスクを実行するか選択するため
    のスケジューラを有しており； 前記方法は： トランザクションを処理する必要があるかどうかチェックする段階； トランザクションを処理する必要がある場合には、前記タスクが終了するまで
    、または前記タスクの実行が、外部装置から情報を取り出す段階を含むまで、タ
    スクを実行する段階； 前記タスクが終了する場合には、トランザクションを処理する必要があるかど
    うかチェックする段階にジャンプする段階；および 他の場合には、前記外部装置から前記情報を取り出し、外部装置から情報を取
    り出す段階を含む前記タスクの実行を停止し、かつトランザクションを処理する
    必要があるかどうかチェックする段階にジャンプする段階； によって構成されることを特徴とする方法。
20. 【請求項２０】 前記通信コントローラはさらに、前記第１プロセッサと結
    合されて、タスクを格納するための命令メモリ・バンク；前記第１プロセッサと
    結合されて、前記第１プロセッサにより処理されたデータを格納するための第１
    メモリ・バンク；前記第１プロセッサおよび前記第１外部バスと結合されて、前
    記第１外部バスと結合された外部メモリ・バンク内に格納された情報を取り出す
    ための第１直接メモリ・アクセス・コントローラ；前記第１プロセッサおよび前
    記第２外部バスと結合されて、前記第２外部バスと結合された外部メモリ・バン
    ク内に格納された情報を取り出すための第２直接メモリ・アクセス・コントロー
    ラ；前記スケジューラおよび前記第１メモリ・バンクと結合されて、複数の通信
    チャネルと前記第１メモリ・バンクとの間をバッファリングするための複数の周
    辺装置を有し；各周辺装置は、２つの要求チャネルからなり、前記第１要求チャ
    ネルは、前記通信コントローラから通信チャネルに送られたデータの送信を処理
    し；前記第２要求チャネルは、通信チャネルから前記通信コントローラに送られ
    たデータの受信を処理し；前記要求チャネル・パラメータは、要求チャネルの状
    態を定義し；通信チャネル・パラメータは、通信チャネルの状態を定義し；前記
    外部メモリ・バンクは、データを格納するために複数のバッファを有し；前記外
    部メモリ・バンクはさらに、ポインタ，状態および制御フィールドおよび長さフ
    ィールドを格納するために、バッファ記述子を有し；前記ポインタは、バッファ
    を指し；前記方法は： タスクを開始する段階； 要求チャネル・パラメータを読み取る段階； 通信チャネル・パラメータを取り出し、前記タスクがフレーム内の最初のデー
    タ・ワードを処理する段階を含むかどうか示す通信チャネル・パラメータをチェ
    ックする段階； 前記タスクが、フレーム内の前記最初のデータ・ワードを処理する段階を含む
    場合には、 バッファ記述子を取り出す段階； 前記バッファ記述子内のポインタの値に、一時ポインタを設定する段階； 前記バッファ記述子がアクティブであるかどうかをチェックし、前記バッフ
    ァ記述子がアクティブでない場合には、前記バッファ記述子がアクティブになる
    まで待機する段階； を実施し； 前記タスクが、フレーム内の最初のデータ・ワードを処理する段階を含まない
    場合には、前記一時ポインタを取り出す段階にジャンプする段階； データを受信する場合には、通信チャネルから外部装置にデータを移動し、デ
    ータを送出する場合には、外部装置から通信チャネルにデータを移動する段階； データ・フレームが終了したか、またバッファが終了したかチェックする段階
    ； バッファが終了した場合には、通信チャネル・パラメータを更新し、バッファ
    記述子を取り出す段階にジャンプする段階； フレームが終了した場合には、フレームの終わりの指示を送り、バッファ記述
    子をクローズし、通信チャネル・パラメータを更新し、タスクを開始する段階に
    ジャンプする段階；および そうでない場合には、一時ポインタを更新し、データを移動する段階にジャン
    プする段階； からなることを特徴とする請求項１９記載の方法。