JP2002533947A

JP2002533947A - 選択されたプログラミングのための浮遊ゲート・メモリ装置及び方法

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Publication number: JP2002533947A
Application number: JP2000591623A
Authority: JP
Inventors: スチュワートジーロージー; サニルディーメータ; スティーヴンジェイフォン
Original assignee: ラティスセミコンダクターコーポレーション
Priority date: 1998-12-23
Filing date: 1999-12-16
Publication date: 2002-10-08
Also published as: WO2000039805A1; US6064595A; AU3124700A

Abstract

(57)【要約】【課題】より高い信頼性、安定性、高速性及びより低い電圧でプログラム及び消去できるより低電力な不揮発性メモリセルを達成するため、配列内で行及び列に配されたメモリセルの配列内で逆ブレークダウン状態を生成する方法及び配列構造が提供される。【解決手段】各セルは、浮遊ゲートを有し、本発明の方法は、制御電圧を各浮遊ゲートに結合することにより前記セルの１つをプログラミングするステップを含む。構造は、少なくとも、Ｎ番目又はＭ番目の行方向に向いたウエルをその中に形成された基板を含み、各ウエルは前記ウエルの近くのものと隔離される。前記基板内のＮ番目及びＭ番目不純物領域により形成された少なくともＮ番目及びＭ番目ワード・ビット線、及び少なくともＮ番目及びＭ番目配列制御ゲート線も設けられる。

Description

【発明の詳細な説明】

【０００１】発明の背景発明の属する技術分野本発明は、不揮発性メモリに関し、特に、不揮発性メモリ配列及び不揮発性メ
モリ配列構造のプログラミング及び消去方法に関する。

【０００２】関連の技術ＥＰＲＯＭ、ＥＥＰＲＯＭ、又はフラッシュＥＥＰＲＯＭと当該技術分野で普
通呼ばれているタイプの不揮発性メモリ装置は、さまざまな目的に使用され、従
ってさまざまなアーキテクチャ及び回路構造で提供されている。

【０００３】集積回路装置の多くのタイプと同様に、不揮発性メモリ装置設計者の主な目的
のいくつかは、装置の大きさを減少しその結果、回路密度を増加しながら、装置
の性能を増加させることである。セル設計者は、半導体産業で製造業者が競争す
るために、信頼性があり、スケーラブルで、製造コスト効率が良く、低電力で動
作可能なデザインを努力している。ＥＥＰＲＯＭ装置はこれらの挑戦に合わなけ
ればならない装置である。フラッシュ・メモリカードなどのいくつかの応用にお
いて、密度が重要であり、プログラム可能ロジック装置（ＰＬＤ）では、信頼性
がより重要であり、スペースはそれほど重要でない。

【０００４】プロセス技術が、いわゆる０．１８及び０．１３ミクロン・プロセスへ進むと
、伝統的な「積重ねられた（スタックド）ゲート」ＥＥＰＲＯＭ構造は、結果と
して得られる回路の信頼性と密度を増すことを意図した異なるセル設計と配列ア
ーキテクチャに取って代わられた。さらに、プログラム及び消去電圧要求を減少
することにより、設計者は装置の電力要求を減少することを努力している。

【０００５】自己整列された「積重ねられたゲート」セルにおいて、高品質の酸化物が必要
とされる。同じく、それぞれプログラム及び消去操作のために最適化された独特
なドレイン及びソース構造と、相補的な適応性のあるプログラム及び消去アルゴ
リズムが必要である。典型的に、積重ねられたゲートのＥＥＰＲＯＭにおいて、
論理ゼロを記憶するため、浮遊ゲート上に負電圧を与えるため電子が浮遊ゲート
に注入されて、よってトランジスタをオンにするのに必要とされる制御ゲートし
きい値電圧を増加する。同様に、ＥＥＰＲＯＭを消去するために、電子が浮遊ゲ
ートから除去されて、これによりしきい値電圧が減少し、そしてゲート上に論理
１が記憶される。積重ねられたゲートの態様はしばらく良く動作したが、改良さ
れた代替的セルがより高性能な集積回路装置を産んだ。

【０００６】積重ねられたゲートＥＥＰＲＯＭ構造の代替の一例が、本発明の譲受人に譲渡
された１９９０年５月８日にスチュワート・ロジーに与えられた米国特許第４，
９２４，２７８号に示されている。そこに開示されたＥＥＰＲＯＭ構造は、別の
制御ゲートと浮遊ゲートを形成する必要性を除去するために多結晶シリコンの単
一層を利用する。そこに示されるＥＥＰＲＯＭ構造は３つの別のＮＭＯＳトラン
ジスタから構成される：書込みトランジスタ、読出しトランジスタ、及び検知ト
ランジスタである。浮遊ゲートを「プログラム」するため、浮遊ゲートから自由
電子を除去することによりゲート上に正味の正電荷が置かれる。同様に、浮遊ゲ
ートを消去するため、浮遊ゲートに電子を注入することにより正味の負の電荷が
浮遊ゲートが与えられる。このコンベンションが本発明の最後の説明で使用され
る。この基本的なＥＥＰＲＯＭ構造は商業的装置に良く活用されている。にもか
かわらず、プロセス技術と実用的な考察が設計者をより高性能へと駆り立てて、
代替的な設計が研究された。例えば、上述のセル構造は、いくつかの実施形態に
おいて、プログラム・ジャンクション酸化領域を横断する高電界の存在下での直
接トンネリングに起因する電荷損失を防ぐために、この領域については最低で約
９０Åの酸化物の厚さを必要とする。

【０００７】上述したフアウラー−ノルドハイム・トンネリングに基づいたセル構造の代替
は、ラナウイーラ等の「ツェナー誘導ホット電子でプログラムされたフラッシュ
ＥＥＰＲＯＭセルの性能限界」、トロント大学電気工学部（１９７７）に記載さ
れている。ここで議論されているのは、ドレイン／基板ジャンクションにおいて
逆ブレークダウン状態を確立することによりプログラミングと消去を達成し、熱
電子を発生して、それをセルをプログラムするために浮遊ゲート上へと集めるフ
ラッシュＥＥＰＲＯＭＰセルである。

【０００８】ラナウイーラ等の図１Ａ、１Ｂ及び１Ｃは本出願の図１Ａ、１Ｂ及び１Ｃとし
て示されている。図１Ｂ及び図１Ｃは図１Ａに平面図が示されるセルの断面図で
ある。図１Ｃに示されるように、「ＺＥＥＰＲＯＭ」セルは、ソース及びドレイ
ン領域、浮遊ゲート及び制御ゲート、及びプログラミングのためにホット電子を
発生するためドレイン領域の幅を部分的に横断して延びるＰ＋ポケット注入とを
含む。フラッシュＺＥＥＰＲＯＭセルは、ＬＤＤ領域を置換えるＰ＋領域のため
の高度にドープされたホウ素注入を加えて、ＣＭＯＳ互換プロセス技術を使用し
て製造される。側壁スペーサーが、自己整列されたＮ＋ソース及びドレイン領域
を形成し、そしてＰ＋ポケットの逆ドーピングを防止するために必要である。

【０００９】フラッシュＺＥＥＰＲＯＭセルをプログラムするために、ＰＮジャンクション
は、約１０⁶ボルト／センチメートルの電界を作るために逆バイアスされ、そし
てチャンネル長に独立なエネルギーを有するホット電子を生成する。ドレインに
近いＰ＋領域はこの生成を増強する。低ジャンクション・ブレークダウン電圧が
、ＰＮジャンクション深さ及び輪郭を最適化することによりプログラミングのた
めに使用できる。このＺＥＥＰＲＯＭの１つの不利な点は、Ｐ＋領域が好ましく
ない電荷をゲートに注入する（ここで一般に「プログラム撹乱」と呼ぶ）ことに
起因した「ソフト・プログラミング」に貢献する低ブレークダウン電圧を示すた
め、低ドレイン電圧（約１ボルト）をセルの読出しのために使用しなければなら
ないことである。セルの消去は、伝統的なフラッシュＥＥＰＲＯＭセルと同様に
ソースに接続された供給電圧と負ゲート電圧を使用して、浮遊ゲートからソース
領域へのファウラー−ノルドハイム・トンネリングにより実行される。

【００１０】ドレインでの逆ブレークダウン条件により発生されるホット電子プログラミン
グを使用する別の代替的なセル構造が、本発明の譲受人に譲渡されたハダッダ等
への米国特許第５，４９１，６５７号のフラッシュＥＥＰＲＯＭメモリセルの配
列のバルク充電及び放電方法の文脈で記載されている。ハダッダ等において、本
出願の図１Ｂの断面図に示されるものに似たセル構造が、ｎウエル実施形態の中
の基板バイアスされたｐウエル井戸と共に使用される。第１の実施の形態におい
て、Ｎ＋ソース領域がＮ＋注入領域とＮ拡散領域とを含み、そして消去操作（電
子を除去する）が、（−）８．５ボルトを制御ゲートへ１００ミリ秒加え、そし
て（＋）５ボルトをソースへ１００ミリ秒加え、ドレインを浮かせたままで達成
される。これに対して、プログラミング（ゲートに電子を加える）が、負の８．
５ボルトを基板に５マイクロ秒間加え、ゼロ・ボルトをドレインと制御ゲートへ
加え、そしてソースを浮かせたままで達成される。バルク充電操作が、セルがＰ
ウエル内に設けられている場合、ドレイン側よりもソース側で容易に行なうこと
が出来る。−８．５ボルトをＰウエルに５マイクロ秒間加え、ゼロ・ボルトをソ
ース及び制御ゲートに加え、そしてドレインを浮かせたままで行なわれる。

【００１１】セルをプログラミングするための別の構造及び方法が、１９９８年７月２４日
に発明者ハオ・フアング等により出願され、本出願の譲受人に譲渡された同時係
属中の米国特許出願シリアル番号０８／８７１，５８９に詳細に示されている。
フアング等の出願の図１Ａ及び１Ｂは、本出願で図２Ａ及び２Ｂとして、フアン
グ等の出願の図２Ａ及び２Ｂは、本出願で図３Ａ及び３Ｂとして示されている。
フアング等の出願は、特にプログラム可能ロジック回路応用に設計された高密度
、低プログラム／消去電圧及び電流、及び高速バイト・プログラミング及びバル
ク消去及び高速読出しスピード不揮発性メモリ構造を形成するため、ハダッダ等
において開示されたプログラミング方法を使用する。

【００１２】フアング等において、図２Ａ及び２Ｂの不揮発性メモリセル１０は、その中に
Ｎ＋ソース領域１４が埋め込まれたＰ基板１２から形成され、Ｎ型拡散ドレイン
領域１６、Ｐ基板１２にトンネル酸化物２０又は窒化酸化物などの他のゲート誘
電体により容量的に結合された浮遊ゲート１８、及び浮遊ゲート１８に酸化物／
窒化物／酸化物又は他のポリシリコン間誘電体、膜２４、２６を含む。拡散領域
１６は、浅く拡散され、しかし重くドープされたＮ型ジャンクションから形成さ
れるが、ソース領域１４は深く拡散され、しかし軽くドープされたＮジャンクシ
ョンから形成される。相対的に薄いゲート誘電体２０（厚さ６０乃至１５０Åの
酸化物）が、基板１２の上表面と導体ポリシリコン浮遊ゲート１８の間に介在す
る。制御ゲート２２がポリ間誘電体層２４、２６により浮遊ゲート上に支持され
ている。図３Ａ及び３Ｂにそれぞれ、フアング等の出願のアバランシュ・プログ
ラム及び消去バイアス構成のメモリセルが示されている。

【００１３】図３Ａ及び３Ｂに、プログラム及び消去操作が示されている。セルをプログラ
ムするため、電子注入がドレイン側から行なわれる。この場合、プログラミング
操作は、約０．００２秒、しきい値電圧Ｖ_tを４ボルトだけ上方にシフトさせる
ためにドレイン上に＋３ボルトを加えそしてＰ基板上に−６ボルトを加えること
で達成される。消去するために、しきい値電圧Ｖ_tを下側に４ボルトだけシフト
するためにドレイン上に＋６．５ボルトを加え、そして−３ボルトをＰ基板上に
加えることにより、正孔がドレイン側から注入される。基板バイアス構成を使用
すると、酸化物インターフエイスから高電界の位置が遠ざかる事実、最大電界の
強度の大きさは５０％以上減少され、そして垂直電界は正孔注入には味方しない
、に起因して、ホット正孔注入が抑制される。

【００１４】図４Ａ及び４Ｂは、フアング等の出願の図１０Ａ及び０Ｂを示し、フアング等
の単一ポリシコン層の実施の形態を示す。このような実施の形態において、制御
ゲートは拡散領域により置換えられる。制御ゲートは、読出し期間中、セルを選
択及び非選択するために０ボルト及びＶ_CC間を切換えられ、上述したようにセル
をプログラム及び消去するためにＶ_jb及び０ボルト間を切換えられる。選択トラ
ンジスタがソース側に加えられて、メモリセルの高速読出しを可能にする。この
動作において、加えられた選択トランジスタのゲートはプログラム及び消去中に
ゼロ・ボルトに等しくか又はそれ以下に設定され、読出し期間の間は、Ｖ_CCに設
定され、Ｖ_dがＶ_CCと等しいかそれ以下にされ、メモリセルをオンにすることに
よりＶ_dmを０ボルトにする。（Ｖ_dは選択トランジスタのドレイン電圧、Ｖ_dmは
メモリ・トランジスタのドレイン電圧である。）セルの大きさが従来のプログラ
ム可能ロジック装置のための単一ポリ・メモリセルと比較して減少される。図４
Ｂに単一ポリ・メモリセルのバイアス構成が開示されている。

【００１５】一般にこのような個別のメモリセルの配列は単一基板上に形成され、そして検
知及び読出し回路と組合され、そして選択的ビットプログラミングと同様に配列
全体バルク・プログラム及び消去を可能にするため行方向及び列方向導体領域又
は金属導体により結合されている。

【００１６】上記した構成の各々は、特定の応用に使用する際に利点及び不利な点を与える
。にもかかわらず、個々のセルの構造及びそれらが一緒に接続される方法の利用
法の改良は、より高い信頼性、安定性、高速性及びより低い電圧でプログラム及
び消去できるより低電力な装置を生ずる。

【００１７】発明の開示１つの観点では、本発明は、簡単に説明すれば、行と列の配列に配置されたメ
モリセルの配列内に逆ブレークダウン状態を生成する方法を含む。この方法は、
前記セルの第１列に結合した第１列接続に第１電圧を印加し、前記セルの第２列
に結合した第２列接続に第２電圧を印加し、前記セルの第１行に結合した第１行
接続に第３電圧を印加し、そして、前記セルの第２行に結合した第２行接続に前
記第２電圧を印加する、各ステップを含む。この観点では、第１電圧と第３電圧
の差が、前記第１列と第１行を占める少なくとも１つのセル内に前記逆ブレーク
ダウン状態を生成する。

【００１８】別の観点では、各セルは浮遊ゲートを含み、そして本発明の方法は、制御電圧
を各浮遊ゲートに結合することにより、前記セルの１つをプログラミングするス
テップを含む。

【００１９】本発明のさらに別の観点では、メモリ配列構造が提供される。この構造は、そ
の中に少なくともＮ番目又はＭ番目行方向に向いたウエルが形成された基板を含
み、各ウエルは前記ウエルの近接するものと隔離されている。また、前記基板内
のＮ番目及びＭ番目不純物領域により形成された少なくともＮ番目及びＭ番目ワ
ード・ビット線及び少なくともＮ番目及びＭ番目配列制御ゲート線が設けられて
いる。各セルが少なくとも前記Ｎ番目又はＭ番目行方向ウエル内に形成された、
複数のメモリセルが設けられる。各セルは、ドレイン、浮遊ゲート、前記Ｎ番目
又はＭ番目ワード・ビット線（ＷＢＬ）の１つへのドレイン接続、及び前記Ｎ番
目又はＭ番目ウエルの１つへの基板ウエル接続、及び前記Ｎ番目又はＭ番目配列
制御ゲート線（ＡＣＧ）の１つへの制御ゲート接続を含む。

【００２０】以下に、本発明をその特定の実施の形態に関して説明する。本発明の他の目的
、特徴、及び利点は詳細な説明と添付図面を参照することにより明らかとなる。

【００２１】詳細な説明添付図面を参照して、以下に、セルの配列のプログラミング及び消去の新規な
方法及び新規なセル行列構造が、説明される。

【００２２】以下の説明において、本発明の完全な理解を与えるため、数々の詳細、例えば
、特別な材料プロセス・ステップ等が説明される。しかし、当業者には本発明を
実施するために特別な詳細が使用される必要がないことが容易に理解される。さ
らに、特定のプロセス又は構造の特別な詳細は、このような詳細が当業者に容易
に明らかな場合は本発明の説明を複雑にしないために、特に示されない。ここに
開示された教示を見た当業者は、本発明の範囲内の追加の修正及び及び実施の形
態を認識することができる。

【００２３】第１のアバランシュ／ツェナー・ブレークダウン要素図５−図７に、第１の不揮発性メモリセル構造及びその構造を製造する方法が
示されている。図５−図７は、ここに開示された不揮発性技術に使用されるに適
したアバランシュ／ツェナー・ゲート構造の第１の実施の形態の形成のステップ
の例示的な一続きを示す。

【００２４】図５は、フイールド酸化領域１０１及び１０２、ゲート酸化物１１５、及びゲ
ート酸化物１１５上に設けられた浮遊ゲート１１２を形成された基板１０５を示
す。１つの実施の形態において、基板１０５は約１ｘ１０¹⁵−１ｘ１０¹⁷ｃｍ^-3 のバックグランド・ドーピング濃度を有するＰ型基板である。フイールド酸化領
域１０１及び１０２は、ＬＯＣＯＳ、トレンチ・アイソレーション、浅いトレン
チ・アイソレーション及び様々な灯火の代替法などの良く知られた技術により形
成された装置隔離構造を表す。本出願の図面に描かれた隔離の形状は、ここに使
用される隔離のタイプの性質を制限する意図はない。

【００２５】ゲート酸化物１１５及び浮遊ゲート１１２は、伝統的な技術に従って形成され
る。例えば、基板１０５の表面上に熱酸化物を形成し、ゲート酸化物上にポリシ
リコン層を堆積し、そして酸化物１１５及び浮遊ゲート１１２を含んだゲート積
層体を形成するためゲート酸化物とポレシリコン層をエッチングする。さまざま
な代替的なパラメータがゲート酸化物層を成長させるために適していて、そして
当業者にとり周知である。同様に、浮遊ゲート層を形成するためのさまざまな技
術、限定的ではなく、ポリシリコンを当業者に周知の化学蒸着又はスパッタリン
グ及びアニーリング技術により堆積することを含む、が使用できる。ポリシリコ
ン及びゲート酸化物層のエッチングが周知の技術によりいくつかの適当な湿式又
は乾式ドライ方向性エッチ・ステップにより実行してよい。

【００２６】ゲート積層体の形成に引き続いて、基板の導電型と反対の導電型を持ったドー
パント（例えば、砒素又はリン）の不純物注入１２５が自己整列された第１アク
ティブ領域１３２及び第２アクティブ領域１３４をＰタイプ基板１０５内に形成
するため実行される。典型的に、０．１μｍ乃至０．５μｍのジャンクション深
さ及び約５ｘ１０¹⁸乃至１ｘ１０²¹ｃｍ^-3が適当である。基板１０５は選択的に
基板へのバイアスを可能にするため接続１０７を有しても良い。

【００２７】アクティブ領域１３２、１３４の注入後に、領域１３４の近くにＰ＋領域１５
５を形成するために大角度傾斜注入（ＬＡＴＩ）が使用される。Ｐ＋注入は、領
域１３４の近くの位置からチャンネル領域の幅の一部に延びて、プログラミング
のためのホット電子の生成を改良する。典型的に、ホウ素の注入が３０乃至２０
０ＫｅＶのエネルギーで、０．１乃至０．４μｍの大きさの深さまでに、約１ｘ
１０¹⁸乃至１ｘ１０²⁰ｃｍ^-3の濃度である。

【００２８】このような構成は、装置のチャンネル長に独立なエネルギーを有するホット電
子を発生するために、３Ｖ乃至１０Ｖの範囲の逆ブレークダウン電圧を使用する
ことができる。ラナウイーラ等を参照すると、さまざまなＰ＋Ｎ＋ジャンクショ
ンのブレークダウン特性はＰ＋領域の濃度と共に変化することを認識すべきであ
る。

【００２９】しかし、本発明の方法は、ラナウイーラ等により与えられた基本的な教示より
もアバランシュ／ツェナー浮遊ゲート装置の製造を大場に単純化することが認識
される。本発明においては、ＬＡＴＩ注入は、図７に示されるセル構造内の注入
の位置、ドーパント濃度、及び注入のジャンクション深さについて大きな自由度
を許容する。さらに、別の与えられる利点は装置の形成プロセス流れ順序におけ
るより大きな柔軟性である。

【００３０】大角度傾斜注入（ＬＡＴＩ）を使用して、Ｐ＋領域が基板１００の表面下、０
．１乃至０．４μｍまでの大きさのジャンクション深さで設けることができる。
これは、浮遊ゲート１１２下のＰ＋領域の配置により大きな制御を可能にし、そ
してドーパント濃度を調節することにより、全体の装置の逆ブレークダウン電圧
の制御を可能にする。典型的に、注入角度は基板表面により形成される平面に対
して、約２０°乃至８０°の範囲である。

【００３１】図７に示される装置の例示的な動作特性が以下に与えられる：浮遊ゲートＦＧ
に電子を加えるため、基板は０Ｖにバイアスされ、第１領域１３２が浮遊され、
第２領域１３４は、例えば、８Ｖとされ、ＦＧはジャンクション・ブレークダウ
ンよりも大きい、８Ｖなどの、制御ゲート（図示しない）からの正電圧に結合さ
れる。ＦＧから電子を除去するため、基板は０Ｖにバイアスされ、第１領域１３
２は浮遊され、第２領域１３４は８Ｖとされ、そしてＦＧは約０Ｖの制御ゲート
（図示しない）からの結合された低電圧とされる。「プログラム」又は「消去」
操作は不揮発性メモリセルが使用される装置全体の文脈で定義されるため、電子
を加えること（あるいは正孔を除去すること）、又は電子を除去すること（ある
いは正孔を加えること）のいずれかが、「プログラム」又は「消去」操作を構成
できることを理解すべきである。

【００３２】図５−図７に関して説明された方法及びセルは、従来技術又はここに示される
どんな数の行列配置の中のどんな数の結合構成と共に使用できる。本発明の方法
は操作パラメータが上記した例示的実施の形態と異なる不揮発性装置を構成する
のに使用できることを認識すべきである。

【００３３】この観点において、メモリセルを形成するこの方法は、ラナウイーラ等に使用
されるような従来の伝統的な技術に対して実質的な改良である。特に、注入の深
さと濃度はゲート積層体の形成の前又は後で特定の装置のために調整でき、これ
により、ソース及びドレイン領域を注入する時にＰ＋領域をの逆ドーピングを防
止するの必要なラナウイーラ等に特に詳細に示されるスペーサーの形成ステップ
を少なくとも除去することで、装置製造を単純化する。

【００３４】二重側ポケット注入ＥＥＰＲＯＭセル図８Ａ及び８Ｂに、本発明の代替的な実施の形態により形成されそしてプログ
ラムされた新規なＥＥＰＲＯＭセルが示されている。この観点において、本発明は、セル酸化物の異なる領域上のツェナー／アバラ
ンシュ・ブレークダウンにより生成されるホット電子又はホット正孔を使用して
、プログラム又は消去される不揮発性メモリセルである。図８Ａは、本発明のこ
の観点によるメモリセル１００の概略図である。以下の説明はＰタイプ基板中の
形成についてではあるが、Ｎウエル中の形成も同様に考えられる。メモリセル１
００は、第１プログラム領域１３０、第２プログラム領域をその中に形成し、酸
化層１６０を介してＰ基板１２０から絶縁され且つ容量的に結合された浮遊ゲー
ト１４０、及び誘電体膜１５０により浮遊ゲート１４０から絶縁され且つ容量的
に結合された制御ゲート１７０を有するＰ基板１２０を含む。

【００３５】図８Ｂは、本発明によるメモリセル１００の断面図を示す。基板１２０はその
中に、第１アクティブ領域１１０、第２アクティブ領域１３０、Ｐ＋注入領域２
３０、及びＰ＋注入領域２４０を有する。プログラム領域１１０は、浅く拡散されて重くドープされた（約１ｘ１０¹⁸ｃ
ｍ^-3）Ｎ＋領域に２２０に接する、重くドープされた（＞１０¹⁷ｃｍ^-3）ホウ素
注入Ｐ＋領域２３０からなる。重くドープされたＰ＋領域２３０により、ジャン
クション・ブレークダウン電圧Ｖ_PP（本質的にプログラム／消去電圧）は、約１
２Ｖから６乃至８Ｖに減少される。

【００３６】Ｖ_PPの減少は、トランジスタのチャンネルを横断する電界の大きさを減少する
。従って、これは、フアウラー−ノルドハイム・トンネリングにより酸化層１６
０に注入されるべき必要なエネルギーを獲得することができる電子数を減少する
。（時間の経過による信頼性問題を生ずるキャリア・トラップ（捕獲）を生成す
るのがこのトンネリングである。）長期間の装置劣化に寄与するのが酸化層１６
０中に生ずるこの正孔トラッピング（捕獲）であるため、本発明によるＶ_PPの減
少は装置の信頼性を改良し、そしてデータ保持を増強する。

【００３７】プログラム領域１３０は、重くドープされた（＞１ｘ１０¹⁹ｃｍ^-3）Ｎ＋領域
に２１０に接する、重くドープされた（＞１０¹⁷ｃｍ^-3）ホウ素注入Ｐ＋領域２
４０からなる。Ｎ＋領域２１０は、ジャンクション容量を減少し、メモリセル１
００からデータを読み出すのに使用される経路の速度を改良する。

【００３８】基板１２０中のチャンネル領域２５０は、領域２４０からＰ＋領域２３０を分
離する。浮遊ゲート１４０は、基板１２０上に形成され、酸化層１６０を介して
容量的に結合される。酸化層１６０はまた、浮遊ゲート１４０を基板１２０から
絶縁する。酸化層１６０は典型的に、６０Å乃至１５０Åの厚さで、熱的に成長
されるか又は、低圧化学蒸着（ＬＰＣＶＤ）を含む、いくつかの周知の通常プロ
セスのいずれかにより堆積される。同じく、制御ゲート１７０が、ＳｉＯ２など
の、誘電体膜１５０を介して浮遊ゲート１４０上に形成され、そして容量的に結
合される。誘電体膜１５０はまた、熱的成長又はＬＰＣＶＤにより堆積できる。

【００３９】本発明によれば、セル１００中で、ツェナー／アバランシュ・ブレークダウン
により生成されたホット・キャリアがメモリセル１００をプログラム及び消去す
るために使用される。メモリセル１００は、Ｐ＋領域２３０及びＮ＋領域２２０
により形成されたＰ＋Ｎ＋ジャンクション１８０を逆バイアスすることにより消
去される。Ｐ＋Ｎ＋ジャンクション１８０は、８Ｖを領域１１０に加え、０Ｖを
基板１２０に加えることにより逆バイアスされる。これに加えて、例えば、制御
ゲート（図示しない）が浮遊ゲートＦＧに結合されて（例えば、８Ｖの）、浮遊
ゲートの電位が基板１２０の電位よりも大きくなり、そしてブレークダウン・モ
ード中に生成されたホット電子が酸化層１６０を通じて浮遊ゲート１４０内に「
注入」される。浮遊ゲート１４０上の結果として得られる正味の負電圧は、メモ
リセル１００を消去する。

【００４０】メモリセル１００は、Ｐ＋領域２４０及びＮ＋領域２１０により形成されたＰ
＋Ｎ＋ジャンクション１９０を逆バイアスすることによりプログラムされる。Ｐ
＋Ｎ＋ジャンクション１９０は、基板１２０に０Ｖを加え、そして領域１３０に
８Ｖを加えることにより逆バイアスされる。浮遊ゲート電位が基板よりも低くな
りそしてホット正孔が酸化層１６０を通じて浮遊ゲートＦＧへ注入されるように
、より低又はゼロ電圧が制御ゲート（図示しない）に加えられる。浮遊ゲート１
４０上の結果として得られる正味の正電圧がメモリセル１００をプログラムする
。

【００４１】装置の信頼性の改良とデータ保持の増強を常に達成するため、メモリセル１０
０は、プログラム及び消去するために酸化層１６０の異なる領域を通じてのホッ
ト・キャリア注入を使用する。従来技術に対するこの相違は重要である。何故な
らば、従来技術においてフアウラー−ノルデハイム・トンネリングにより生成さ
れたキャリア・トラップは一般に、酸化層１６０の同じ領域で発生し、そして時
間の経過と共に、装置の信頼性を減少するからである。このような表面損傷は、セルのしきい値電圧の減少、セルの相互コンダクタン
スの減少、そしてプログラム操作中の注入効率の低下により、長期間のセル性能
を劣化させる。さらに、このような表面損傷は、読出し操作中のチャンネル領域
２５０を介して電流の流れと干渉する。このような表面損傷は、長期間のセルの
信頼性を減少し、そしてデータ保持に悪い影響を与える。

【００４２】セル１００は、酸化層１６０の２つの異なる領域を通じてプログラミング（す
なわち、ホット正孔を注入）及び消去（すなわち、ホット電子を注入）すること
により、浮遊ゲート１４０内にホット・キャリアを繰返し注入することにより起
因するこの表面損傷を最小化する。そのようにすることで、本発明によるメモリ
セル１００は長期間のセル信頼性を増加し、そしてデータ保持を増強する。

【００４３】読出し経路外に置かれた不揮発性セル構造ここに説明されるように、不揮発性メモリセルは典型的にセル構造内の付随す
る回路と共に使用される。このような回路は、浮遊ゲート装置のそれぞれの端子
に加えられる電圧を制御する手段と、プログラムされた後に装置の状態を読み出
す手段を含む。

【００４４】図９乃至図１２は、本発明による、付随する制御回路を含むＥＥＰＲＯＭセル
構造内に結合されたアバランシュ／ツェナー浮遊ゲート装置の様々の実施の形態
を示す。本発明のこの観点の独特な特徴では、逆ブレークダウン、電子注入要素
はセル構造の読出し経路の外側に設けられ、これにより、製造中に不揮発性メモ
リ装置の特性のより大きな制御可能にする。

【００４５】図９は、本発明の１つの観点により形成された不揮発性メモリセル構造２１０
の第１の実施の形態の概略図を示す。図１０は、図９のＥＥＰＲＯＭセル構造の
第１の実施の形態の断面図である。

【００４６】構造２１０は、（配列）制御ゲートＡＣＧ、浮遊ゲートＦＧ、アバランシュ／
ツェナー・プログラム要素Ｑ_W、読出しトランジスタＱ_r、及び検知トランジスタ
Ｑ_Cを含む。制御ゲートＡＣＧは、アバランシュ要素を浮遊ゲートから分離して
いる酸化物を横断する電界と容量的に結合することにより、浮遊ゲートから又は
へ選択的にホット電子又はホット正孔を加速するために使用される。

【００４７】図９及び図１０に示されるように、検知トランジスタＱ_C及びアバランシュ要
素Ｑ_Wは浮遊ゲートＦＧを共有する。浮遊ゲートＦＧはキャパシタ２１１を介し
て配列制御ゲート（ＡＣＧ）電圧に容量的に結合される。アバランシュ／ツェナ
ー・プログラム要素Ｑ_Wは、浮遊ゲートＦＧを検知トランジスタＱ_Cと共有し、そ
して第１アクティブ領域２１２と第２アクティブ領域２１３を含む。

【００４８】検知トランジスタＱ_Cはそのドレイン２１９を読出しトランジスタＱ_rのソース
２１７と共有する。読出しトランジスタＱ_rのゲート２１４は、ワード線ＷＬと
結合されている。読出しトランジスタＱ_rのドレインは読出し信号選択（積項）
ＰＴに接続され、一方、検知トランジスタＱ_Cのソースは検知信号（積項ゲート
）ＰＴＧに接続されている。

【００４９】アバランシュ／ツェナー要素Ｑ_Wは、ラナウイーラ等及び／又はハオ・フアン
グ等による同時係属の米国特許出願０８／８７１，５８９に開示される、又は米
国特許第４，４９１，６５７号又はジャンクションを形成するいくつかの他の方
法を加えたここに上記した実施の形態に開示されるものと類似した構造を有する
ことができる。

【００５０】図１０は、半導体基板３１０上に形成されたＥＥＰＲＯＭセル２１０の実施の
形態の例示的な断面を示す。シリコン基板３１０は、Ｐ型導電性のような第１導
電型を有する。ＥＥＰＲＯＭセル２１０は、半導体基板３１０内に形成された３
つの別個の要素を有する。すなわち、アバランシュ／ツェナー要素Ｑ_W、検知ト
ランジスタＱ_C、及び読出しトランジスタＱ_rである。アバランシュ／ツェナー要
素Ｑ_Wは検知トランジスタＱ_Cから第１絶縁領域１５０、半導体基板３１０内にま
た形成された、例えば、二酸化シリコン、により電気的に分離されている。

【００５１】アバランシュ／ツェナー要素Ｑ_Wは、全て基板内３１０に形成されその間にチ
ャンネル２３０が置かれた、第１不純物領域２１３及び第２不純物領域２１２を
有する。チャンネル２３０の上に酸化層２４０が存在する。酸化層２４０は、典
型的に、二酸化シリコンなどの絶縁材料からなり、約８０乃至１５０オングスト
ロームの厚さを有する。酸化層２４０は単一プロセス・ステップで堆積又は成長
（伝統的な酸化物堆積技術を使用して）される。

【００５２】検知トランジスタＱ_Cは、半導体基板３１０内に形成されたソース２２１及び
ドレイン２１９を有する。検知チャンネル２８０はソース２２１とドレイン２１
９との間に形成される。ソース２２１とドレイン２１９の導電性は第２の導電型
、例えば、Ｎ＋導電型である。チャンネル２８０上に約８０オングストロームの
厚さを有する酸化層２９０が存在する。上述したように、検知酸化層２９０はま
た、酸化層２４０と同時的に形成できる。検知トランジスタＱ_Cのモードに依存
して（ディプリション又はエンハンスメント・モード）、ＥＥＰＲＯＭセル２１
０を動作するための関連の電圧が調節される。１つの実施の形態では、検知トラ
ンジスタＱ_Cは、業界で普通に理解されているように、デイプリション・モード
・トランジスタである。別の実施の形態では、検知トランジスタＱ_Cはエンハン
スメント・モード・トランジスタである（また、業界で普通に知られている）。

【００５３】読出しトランジスタＱ_rは検出トランジスタＱ_Cと拡散領域２１９を共有する。
従って、拡散領域２１９は読出しトランジスタのソース及び検知トランジスタの
ドレインとして動作する。読出しトランジスタＱ_rはまた、第２の導電型、例え
ば、Ｎ＋導電型を有するドレイン２１５を有する。チャンネル２８５は、ソース
２１７及びドレイン２１５の間に配置される。読出しチャンネルの上に、二酸化
シリコンなどの絶縁材料から構成され、約２５−１５０オングストロームの厚さ
を有する酸化物２７５の層が存在する。読出しドレイン酸化物層２７５は酸化層
２９０と同じステップ、又は別のステップで形成できる。読出しソース２１７と
読出しドレイン２１５の間に読出しチャンネル２８５が存在する。読出しゲート
２１４は読出し酸化層２７５上に存在し、そして多結晶シリコン材料などの導電
性材料から構成される。

【００５４】浮遊ゲートＦＧがプログラム要素酸化層２４０及び検知酸化層２９０の上に存
在する。浮遊ゲートＦＧはまた、多結晶シリコン材料などの導電性材料から形成
される。

【００５５】図１１及び図１２は、それぞれ、図９及び図１０に関して上記した本発明の代
替的な実施の形態の概略図と断面図である。この実施の形態では、二重側（プロ
グラム／消去）プログラム・トランジスタＱ_W’が使用され、そして配列内の装
置と容易に結合ができるために基板３１０のｎウエル領域内に形成されて、浮遊
ゲートＦＧの充電及び放電のための別の機構を提供する。

【００５６】図１２に示すように、ウエル３８０はＮ導電型などの第１導電型とは反対の第
２導電型を有する。これに対して、不純物領域２１３’及び２１２’は、例えば
Ｐ型導電性の第１導電型を有する。ウエル３８０内のＮ＋領域は、ワード書き込
み線（ＷＷＬ）などのＥＥＰＲＯＭセル２１０内の金属線への適当な電気的接点
を与える。

【００５７】図１２にまた示されるように、本発明のさらに独特な観点は、図９乃至図１２
で説明された構成により可能となる。それは、ＥＥＰＲＯＭ２１０の特定の応用
に適するようにセルの逆ブレークダウン電圧を調整することができる、チャンネ
ル２３０’内に注入された選択的チャンネル注入領域３５０である。

【００５８】ＥＥＰＲＯＭ２１０の要素Ｑ_W、Ｑ_C及びＱ_rは、ＥＥＰＲＯＭセル２１０を動
作し機能を制御するために、ある電気的線及びゲートに電気的に接続される。図
１２に示すように、ＷＢＬ_eは電気的にプログラム領域２１３’に結合され、Ｗ
ＢＬ_Pは領域２１２’に結合され、そしてＷＷＬはＮ＋ウエル３８０に結合され
る。両構成（２１０，２１０’）は電圧（ＡＣＧ）を浮遊ゲート（ＦＧ）に容量
的に結合するのに使用される追加的キャパシタ２１１を共有する。配列制御ゲー
ト（ＡＣＧ）は浮遊ゲートＦＧへ容量的に結合される。積項ゲート（ＰＴＧ）は
、検知トランジスタＱ_Cの検知ソース２２１に電気的に接続される。ワード線読
み出し（ＷＬ）は、読出しトランジスタＱｒの読出しゲート２１４に電気的に結
合され、そして積項（ＰＴ）は読出しドレイン２１５へ電気的に結合される。図
１２に示されるＮウエル構成の顕著な利点は、セルＱ_Wの配列中の他のセルに対
する隔離である。普通、プログラム撹乱を回避するために、プログラミング電圧
に対する高度に均一な制御が維持されなければならない。Ｎウエル内の各プログ
ラム要素の隔離は、各セルそれぞれの隔離のためにこの高度に均一な制御の必要
性を減少する。

【００５９】表１に前述した線に対する典型的な動作電圧が示される。表１

【００６０】米国特許第４，９２４，２７８号に開示されているセルと較べて、本発明のセ
ルは、そこに説明された技術ににより浮遊ゲート上に電子を置くために、上述し
た従来技術のアバランシュ／ツェナー注入能力を使用する。各要素の分離された構成のため、トランジスタＱ_Wのダイオード・ドーピング
勾配が、セルＱ_Wのアバランシュ・ブレークダウン電圧及びプログラミング電圧
のスケーリングを現在既知のレベル下に制御するために選択できる。

【００６１】本発明のさらに独特な観点において、全ての浮遊ゲート要素に対して薄い（８
０Å）酸化物が使用できる。本発明のこの観点による読出し経路とプログラム要
素の分離はさらに、読出し及び検知要素に対して異なる酸化物の使用を可能にす
る。

【００６２】図１１−１２に示される装置においては、別のプログラム及び消去経路が使用
されている。従って、アクティブ領域が例えば書込み可能線（ＷＢＬ_e）に接続
されるが、別のアクティブ領域がプログラム可能線（ＷＢＬ_P）に接続されてい
る。図１１−１２に示される別のプログラム及び消去経路は本発明には必要とさ
れないが、この「バック・ツー・バック」ダイオードの使用はプログラム及び消
去操作を分離する利点を与えることを認識すべきである。

【００６３】トランジスタＱ_W’はまた、本発明の範囲から逸脱することなく、ＮＭＯＳの
実施の形態及びＰＭＯＳの実施の形態のトランジスタＱ_Wで形成できる。さらに
、数多くの伝統的な製造方法がチャンネル領域３５０のダイオード・ドーピング
勾配を調節するために適している。

【００６４】ＥＥＰＲＯＭ配列及びプログラミング方法上述したように、ここに与えられたタイプのセルは典型的に、配列の中に設け
られ、いくつかのセルが金属又は基板内の拡散領域の形式の制御導体に結合され
る。配列が一部をなす集積回路装置の目的を達成するため、制御電圧がこれらの
導体に加えられる。本発明のさらに独特な観点において、独特な配列構造及び配列構造中のセルを
プログラミングする方法が適用される。

【００６５】図１３は、本発明による不揮発性メモリセル１２００、１３００、１４００、
１５００の２ｘ２行列１０００を示す。セル１２００は行列内の各セルの代表例
であり、従って、セル１３００、１４００及び１５００の構造は詳細に説明され
ないが、同様な部分には、セル１２００のそれら（１２ｘｘ）と類似した参照番
号（１３ｘｘ，１４ｘｘ，１５ｘｘ）で示すことにより容易に理解できる。セル
１２００、１３００、１４００、１５００はｐドープされた基板内のＮＭＯＳト
ランジスタの構成を参照して、以降説明される。基板内の適切に形成されたウエ
ル領域内のＰＭＯＳトランジスタの、代替的な実施の形態が当業者には容易に明
らかである。

【００６６】セル１２００はキャパシター１２００、浮遊ゲート・トランジスタ１２３０、
及びアバランシュ／ツェナー注入ダイオード１２４０を含む。ダイオード１２４
０（ダイオード１３４０、１４４０、１５４０も同様に）は上述された又はフア
ング等、ハダッダ等又はラナウイーラ等により開示されたアバランシュ／ツェナ
ー形式の不揮発性メモリセルと等価な構成を有する。

【００６７】ダイオード１２４０は、第１プログラム線（ＷＢＬ）ｎ及びソース領域１２４
４に結合したドレイン領域１２４２と、領域１２４６の浮遊ゲート（ＦＧ）とを
含む。不揮発性浮遊ゲート・トランジスタ１２３０は、ソース１２３２と、ドレ
イン１２３６と、ポイント１２３４に結合した浮遊ゲート（ＦＧ）を含む。浮遊
ゲート（ＦＧ）は共に制御ゲート・キャパシター１２２０と結合している。トラ
ンジスタ１２３０は、セルの状態を検出するために使用される回路（図示しない
読出し回路など）のための検知要素を与える。トランジスタ１２３０のソース及
びドレインは読出し回路へ結合されて、そして上述した又は既知のその他の方法
により電気的に結合される。

【００６８】セル１２００及び３００は、それぞれ、キャパシタ１２２０及び１３２０に結
合された端子１２１０、１３１０において、第１共通配列制御ゲート（ＡＧＣ）
接続ＡＣＧ_nを共有する。同様に、本発明の新規な観点において各アバランシュ
注入ダイオード１２４０、１３４０は、第１の共通ワード線コネクタＷＷＬ_nを
共有する。

【００６９】図１４に、ＷＢＬ_n線に沿ったメモリ配列の特定の単一ポリ断面構成が示され
ている。図１４は、浮遊ゲート（ＦＧ）のポリシリコン構造、及びセル１２００
などのメモリセルと関連した拡散又は注入された導体線ＷＢＬ_n及びＷＷＬ_nの断
面図を示す。

【００７０】図１４に示すように、各ワード線は各行に対して、共通のＰ−ウエル領域を形
成することにより形成され、Ｐ＋ワード書込み線ＷＷＬ_nによりバイアスされて
、行１２４０、１３４０内の各セルを基板を共通にバイアスすることを可能にす
る。同様に、セル１４００及び１５００はＰ−ウエル１６１０及び第２共通ワー
ド線ＷＷＬ_mを共有し、第２共通制御ゲート接続ＡＣＧ_mに接続される。セル１２
００及び１４００は第１共通プログラム線ＷＢＬ_nを共有し、セル１３００及び
１５００は第２共通プログラム線ＷＢＬ_mを共有する。各セルにおいて、浮遊ゲ
ートＦＧはダイオード１２４０の制御ゲート１２１０へ結合される。本発明の原理によれば、アバランシュ・セルの特別な構成及び浮遊ゲート・ト
ランジスタの構成は変えることができることが容易に認識される。

【００７１】表２は、本発明によりそれぞれの導体に加えられた電圧の１つの例示的な応用
である。表２

【００７２】このように加えられると、配列中の１つのセルのみ、この場合はセル１２００
、がブレークダウン・モードにあるアバランシュ注入ダイオードを有し、他の各
セルはブレークダウン・モードにないとし、６Ｖのブレークダウン状態を仮定す
る。ここで、６ボルトはアバランシュ・ブレークダウン・モードの上にあり、一
方、３ボルトは下にある。従って、１つの実施の形態では、個別のセル上のＷＢ
Ｌが約６ボルトに等しく、ＷＷＬが約ゼロボルトにひとしい時のみ、ゲート・ダ
イオード１２４０、１３４０、１４４０、１５４０はアバランシュ・ブレークダ
ウン・モードにある。選択されたセル（この例では、１２００）は、ＡＣＧ上の
バイアスに従い、＋Ｖ_e又は−Ｖ_pへ変化される（従って、消去又はプログラムさ
れる）。セル１３００及び１４００は、３ボルトのみのそれらのＰ／Ｎジャンク
ションを横断する電圧を有し、従って、アバランシュ又はツェナー・ブレークダ
ウン・モードにない。セル１５００はＷＷＬ_m及びＷＢＬ_mの両方の上に３ボルト
を有し、従って、ブレークダウン領域を横断してゼロ電圧が存在する。

【００７３】本発明の教示によれば、どんな数のセルも使用できることが理解される。さら
に、上述の電圧は例示目的のみだけである。

【００７４】以上、説明した例示の実施の形態から当業者にとり本発明の多くの特徴と利点
が明らかである。本発明は特定の応用の特定の実施の形態に関して説明された。
特許請求の範囲により定義されここに開示された本発明の範囲の精神から逸脱す
ることなく、本発明に従い、本発明の数多くの修正及び変形ができることが当業
者には明らかである。

【図面の簡単な説明】

【図１Ａ】ツェナー・ブレークダウンに基づいたフラッシュＥＥＰＲＯＭセルの平面図。

【図１Ｂ】従来技術の逆ブレークダウン・セルの断面図。

【図１Ｃ】図１Ａに示すツェナー・ブレークダウン・セル断面図。

【図２Ａ】従来技術の不揮発性メモリセルの概略図。

【図２Ｂ】従来技術による不揮発性メモリセルの断面図。

【図３Ａ】従来技術によるメモリセルのアバランシュ・プログラムのバイアス構成を示す
図。

【図３Ｂ】従来技術によるメモリセルのアバランシュ消去のバイアス構成を示す図。

【図４Ａ】従来技術による単一ポリ・メモリセルの概略図。

【図４Ｂ】図４Ａに示す単一ポリ・メモリセルに関連して使用される電圧を示す表。

【図５】本発明により形成された不揮発性メモリセルと半導体基板の断面図。

【図６】本発明により形成された不揮発性メモリセルと半導体基板の断面図。

【図７】本発明により形成された不揮発性メモリセルと半導体基板の断面図。

【図８Ａ】本発明による不揮発性メモリセル構造の別の実施の形態の概略図。

【図８Ｂ】図８Ａの不揮発性メモリセルの実施の形態の断面図。

【図９】本発明の１つの実施の形態により構成されたメモリセルの概略図。

【図１０】図９の実施の形態の使用に適したメモリセルの断面図。

【図１１】本発明の第２の実施の形態により構成されたメモリセルの概略図。

【図１２】図１１の実施の形態の使用に適したメモリセルの断面図。

【図１３】本発明によるメモリセルの２ｘ２行列の概略図。

【図１４】本発明による単一ポリ・メモリセル構造の断面図。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者メータサニルディーアメリカ合衆国カリフォルニア州 95129 サンホセオークトリードライヴ 1004 (72)発明者フォンスティーヴンジェイアメリカ合衆国カリフォルニア州 95051 サンタクララコーディーコート 3643 Ｆターム(参考） 5F083 EP02 EP23 EP64 ER04 ER05 ER19 ER21 GA21 5F101 BA01 BB05 BC04 BD36 BE05 BE06

Claims

【特許請求の範囲】

【請求項１】配列内に行と列とに配されたメモリセルの配列内に逆ブレー
クダウン状態を生成する方法であって、前記セルの第１列に結合した第１列接続上に第１電圧を与え、前記セルの第２
列に結合した第２列接続に第２電圧を与え、前記セルの第１行に結合した第１行接続上に第３電圧を与え、前記セルの第２
行に結合する第２行接続上に前記第２電圧を与え、第１電圧及び第３電圧の間の違いが、前記第１列及び第２行を占める少なくと
も１つのセル内に前記逆ブレークダウン状態を生成する、ことを含む方法。
【請求項２】各セルが浮遊ゲートを含み、そして、制御ゲートを各浮遊ゲートに結合することにより前記セルの１つをプログラミ
ングするステップをさらに含む請求項１に記載の方法。
【請求項３】配列内に行と列に配されたメモリセルの配列をプログラミン
グする方法であって、各セルが、逆ブレークダウン電圧状態に応答するものであ
り、前記セルの第１列に結合した第１列接続上に第１電圧を与え、前記セルの第２
列に結合した第２列接続に第２電圧を与え、前記セルの第１行に結合した第１行接続上に第３電圧を与え、前記セルの第２
行に結合する第２行接続上に前記第２電圧を与え、第１電圧及び第３電圧の間の
違いが、前記第１列及び第２行を占める少なくとも１つのセル内に前記逆ブレー
クダウン状態を生成し、前記少なくとも１つのセルをプログラム又は消去するために、前記第１行接続
及び第２行接続に行制御電圧を与える、ことを含む方法。
【請求項４】第１電圧が第２電圧の約２倍である請求項３に記載の方法。
【請求項５】第１電圧が逆電圧ブレークダウン電圧であり、第２電圧が逆
ブレークダウン電圧の約半分であり、第３電圧がゼロである、請求項３に記載の
方法。
【請求項６】第１電圧が約６ボルトであり、第２電圧が約３ボルトであり
ねそして第３電圧がゼロである請求項５に記載の方法。
【請求項７】第１電圧がゼロであり、第３電圧が逆電圧ブレークダウン状
態電圧であり、第３電圧が第１電圧の約半分である請求項３に記載の方法。
【請求項８】第１電圧が約ゼロ・ボルトであり、第２電圧が約３ボルトで
あり、第３電圧が６ボルトである請求項５に記載の方法。
【請求項９】配列内で結合されている不揮発性メモリセルをプログラミン
グする方法であって、２ｘ２の形式の配列で少なくとも４つのメモリセルを含む配列を設け、各セル
は、前記セルのプログラミングを可能にする第１電圧状態及び可能にされたセル
をプログラム又は消去するための第２電圧状態に応答し、第１電圧状態が、セルの第１及び第２列をそれぞれ接続する少なくとも第１及
び第２列導体、及びセルの第１及び第２行をそれぞれ接続する少なくとも第１及
び第２行導体により定義され、第２電圧状態が、セルの前記第１及び第２行をそれぞれ接続する少なくとも第
３及び第４行導体により定義され、第１電圧を第１列導体に加え、そしてより高い第２電圧を第２列導体に加え、第３電圧を第１行導体に加え、そして前記第２電圧を第２行導体に加え、第４制御電圧を第３及び第４行導体に加える、ことを含む方法。
【請求項１０】第１電圧が第２電圧の約２倍である請求項９に記載の方法
。
【請求項１１】セルがＮＭＯＳセルであり、第１電圧が逆電圧ブレークダ
ウン電圧であり、第２電圧が逆ブレークダウン電圧の約半分であり、そして第３
電圧がゼロである請求項９に記載の方法。
【請求項１２】セルがＰＭＯＳセルであり、第１電圧がゼロであり、第３
電圧が逆電圧ブレークダウン状態電圧であり、そして第３電圧が第１電圧の約半
分である請求項９に記載の方法。
【請求項１３】配列内に結合された不揮発性メモリセルをプログラミング
する方法であって、少なくとも２つの列と少なくとも２つの行に配された複数のセルの配列を設け
、各セルは、基板、ドレイン、浮遊ゲート、Ｎ番目又はＭ番目ワード・ビット線
（ＷＢＬ）へのドレイン接続、Ｎ番目又はＭ番目ワード書込み線（ＷＷＬ）への
基板接続、及び配列制御ゲート線（ＡＣＧ）への制御ゲート接続を含み、第１電圧をＮ番目ＷＢＬに与え、そしてより高い第２電圧をＭ番目ＷＢＬに与
え、第３電圧をＮ番目ＷＷＬに与え、そして前記第２電圧をＭ番目ＷＷＬに与え、
そして、第４制御電圧をＡＣＧに与える、ことを含む方法。
【請求項１４】メモリ配列であって、少なくともＮ番目又はＭ番目の行方向に向いたウエルをその中に形成し、各ウ
エルは前記ウエルの近接するものと隔離されている基板と、前記基板内のＮ番目及びＭ番目不純物領域により形成された少なくともＮ番目
及びＭ番目ワード・ビット線と、少なくともＮ番目及びＭ番目配列制御ゲート線と、複数のメモリセルであって、各セルは少なくとも前記Ｎ番目又はＭ番目行方向
ウエル内に形成され、そして、ドレイン、浮遊ゲート、前記Ｎ番目又はＭ番目ワ
ード・ビット線（ＷＢＬ）の１つへのドレイン接続、前記Ｎ番目又はＭ番目ウエ
ルの１つへの基板ウエル接続、及び前記Ｎ番目又はＭ番目配列制御ゲート線（Ａ
ＣＧ）の１つへの制御ゲート接続を有する、前記メモリセルと、を含むメモリ配列。
【請求項１５】メモリ配列構造であって、ソース、ドレイン、制御ゲート、基板接点、及び浮遊ゲートを有する注入器を
含み、この基板接点が基板の第１導電領域に設けられている第１セル構造と、ソース、ドレイン、制御ゲート、基板接点、及び浮遊ゲートを有する注入器を
含み、この基板接点は前記第１導電領域を第１セル構造と共有し、そして浮遊ゲ
ート接続を第１セル構造の浮遊ゲートと共有している第２セル構造と、ソース、ドレイン、制御ゲート、基板接点、及び浮遊ゲートを有する注入器を
含み、この基板接点が基板の第２導電領域に設けられ、そしてそのドレインを第
１セル構造のドレインと結合させている第３セル構造と、ソース、ドレイン、制御ゲート、基板接点、及び浮遊ゲートを有する注入器を
含み、この基板接点が基板の第２導電領域に設けられ、そしてそのドレインを第
２セル構造のドレインと結合させていて、浮遊ゲート接続を第１セル構造の浮遊
ゲートと共有している第４セル構造と、を含むメモリ配列構造。
【請求項１６】メモリ配列構造であって、２ｘ２形式で配列された少なくとも４つのメモリセルであって、各セルは、前
記セルをプログラミング可能にする第１電圧状態及び可能にされたセルをプログ
ラム又は消去するための第２電圧状態に応答する、前記メモリセルと、セルの第１及び第２列をそれぞれ接続する少なくとも第１及び第２列導体、及
びセルの第１及び第２行をそれぞれ接続する少なくとも第１及び第２行導体によ
り定義される、第１電圧状態と、セルの前記第１及び第２行をそれぞれ接続する少なくとも第３及び第４行導体
により定義される、第２電圧状態と、を含むメモリ配列構造。
【請求項１７】各メモリセルが、浮遊ゲートと、半導体基板の第１領域内に少なくとも部分的に形成されて、浮遊ゲートと動作
的に結合した逆ブレークダウン電子注入要素と、第１領域から隔離された半導体基板の第２領域内に少なくとも部分的に形成さ
れて、浮遊ゲートと動作的に結合した検知トランジスタと、を含む請求項１６に記載のメモリ配列構造。
【請求項１８】各セルがさらに、半導体基板の第２領域内に少なくとも部分的に形成されて、検知トランジスタ
と結合された読出しトランジスタを、含む請求項１７に記載のメモリ配列構造。
【請求項１９】逆ブレークダウン電子注入要素が、第１チャンネル領域に
より分離された第１及び第２アクティブ領域を含み、全てが半導体基板の第１領
域内に形成され、そして前記浮遊ゲートが前記第１チャンネル領域上に位置する
請求項１７に記載のメモリ配列構造。
【請求項２０】第１チャンネル領域が、前記第１又は第２行導体を含むウ
エル領域である請求項１９に記載のメモリ配列構造。
【請求項２１】第１及び第２アクティブ領域が、それぞれソース領域及び
ドレイン領域を含み、そして前記ソース領域が軽くドープされた不純物領域であ
り、前記ドレインが重くドープされた不純物領域である請求項２０に記載のメモ
リ配列構造。
【請求項２２】第１及び第２アクティブ領域が、それぞれソース領域及び
ドレイン領域を含み、ソース及びドレイン領域の導電型とは反対導電型の不純物
により形成された少なくとも１つの隣接領域が前記ソース又はドレイン領域の近
くに設けられている請求項２０に記載のメモリ配列構造。
【請求項２３】少なくとも１つの前記隣接領域が前記ソース領域及び前記
ドレイン領域の近くに設けられている請求項２２に記載のメモリ配列構造。
【請求項２４】基板が第１導電型のバックグランド・ドーピング濃度を有
し、第２導電型のウエルが基板の第１領域内に形成され、第１及び第２アクティブ領域が、それぞれ、前記第１導電型の不純物により形
成されたソース領域及びドレイン領域を含み、そして、前記ウエル領域が前記第１又は第２行導体を含む、請求項１７に記載のメモリ配列構造。