JP2002533004A - 低電力のプログラム可能なデジタルフィルタ - Google Patents
低電力のプログラム可能なデジタルフィルタInfo
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Abstract
(57)【要約】
通信システムのトランシーバにより使用されるように構成された低電力のプログラム可能なデジタルフィルタ(10)である。このデジタルフィルタ(10)は、入力信号を受信し、第１の伝達関数を有する第１の有限インパルス応答フィルタセクションを含んでいる。第１の有限インパルス応答フィルタセクションには、第２の伝達関数を有する無限インパルス応答フィルタセクション(18)が接続されている。この無限インパルス応答フィルタセクションには、プログラム可能なデジタルフィルタ(10)による入力信号(28)の受信に応答して濾波された出力信号を出力する第２の有限インパルス応答フィルタセクション(22)が接続されている。
Description
【０００１】
本発明はデジタル回路に関する。とくに本発明は、通信システムにおいて使用
するためのプログラム可能なデジタルフィルタに関する。
するためのプログラム可能なデジタルフィルタに関する。
【０００２】
デジタルフィルタは、電子制御システムからセルラー通信システムまで広い範
囲にわたる種々の要求適用において使用されている。このような適用では、消費
される電力が最小のプログラム可能なデジタルフィルタが要求されることが多い
。
囲にわたる種々の要求適用において使用されている。このような適用では、消費
される電力が最小のプログラム可能なデジタルフィルタが要求されることが多い
。
【０００３】 デジタルフィルタのプログラム可能性および低い電力消費量は、符号分割多
重アクセス（ＣＤＭＡ）システムのようなデジタルセルラー通信システムにおい
てとくに重要である。典型的なＣＤＭＡセルラー通信システムは、１以上の基地
局と通信している複数の移動トランシーバによって特徴付けられる。移動トラン
シーバによって送信された信号は基地局により受信され、しばしば移動交換局（
ＭＳＣ）に中継される。次に、ＭＳＣはその信号を別の基地局、公衆交換電話網
（ＰＳＴＮ）または別の移動トランシーバに経路設定する。同様に、公衆交換電
話網は基地局および移動交換局を介して信号を移動装置に送信することができる
。
重アクセス（ＣＤＭＡ）システムのようなデジタルセルラー通信システムにおい
てとくに重要である。典型的なＣＤＭＡセルラー通信システムは、１以上の基地
局と通信している複数の移動トランシーバによって特徴付けられる。移動トラン
シーバによって送信された信号は基地局により受信され、しばしば移動交換局（
ＭＳＣ）に中継される。次に、ＭＳＣはその信号を別の基地局、公衆交換電話網
（ＰＳＴＮ）または別の移動トランシーバに経路設定する。同様に、公衆交換電
話網は基地局および移動交換局を介して信号を移動装置に送信することができる
。
【０００４】 異なったサンプリングレートを移動トランシーバ、基地局および、またはＭ
ＳＣ内で使用することがしばしば有効である。異なったサンプリングレートを適
合させるために、移動トランシーバ、基地局および、またはＭＳＣ内に配置され
たデジタルフィルタはしばしばプログラム可能に構成される。フィルタがプログ
ラム可能であることにより、移動トランシーバ仕様が変更されたときに、高価な
ハードウェアを取替える必要性もまた減少する。
ＳＣ内で使用することがしばしば有効である。異なったサンプリングレートを適
合させるために、移動トランシーバ、基地局および、またはＭＳＣ内に配置され
たデジタルフィルタはしばしばプログラム可能に構成される。フィルタがプログ
ラム可能であることにより、移動トランシーバ仕様が変更されたときに、高価な
ハードウェアを取替える必要性もまた減少する。
【０００５】
一般的なプログラム可能なデジタルフィルタでは、いくつかのレジスタまたは
遅延回路が直列に接続されている。レジスタの出力は、フィルタの伝達関数の係
数に関連付けられた利得を有する並列のプログラム可能な利得回路に接続されて
いる。利得回路の出力は直列に接続された乗算器に入力される。フィルタ設計に
おいて、過度に電力を消費し、貴重な回路板スペースを占める高価なデジタル乗
算器が必要とされることが多い。結果的にそのデジタル乗算器のために、フィル
タの電力消費量は増加し、移動トランシーバの電池の寿命が短くなる。
遅延回路が直列に接続されている。レジスタの出力は、フィルタの伝達関数の係
数に関連付けられた利得を有する並列のプログラム可能な利得回路に接続されて
いる。利得回路の出力は直列に接続された乗算器に入力される。フィルタ設計に
おいて、過度に電力を消費し、貴重な回路板スペースを占める高価なデジタル乗
算器が必要とされることが多い。結果的にそのデジタル乗算器のために、フィル
タの電力消費量は増加し、移動トランシーバの電池の寿命が短くなる。
【０００６】 したがって、入力周波数の範囲またはサンプルレートを適合させることので
きるスペース効率のよい低電力のプログラム可能なデジタルフィルタが技術的に
必要とされている。さらに、低電力のプログラム可能なデジタルフィルタを含む
電力効率のよいトランシーバが必要とされている。
きるスペース効率のよい低電力のプログラム可能なデジタルフィルタが技術的に
必要とされている。さらに、低電力のプログラム可能なデジタルフィルタを含む
電力効率のよいトランシーバが必要とされている。
【０００７】
この技術的なニーズは本発明のプログラム可能なデジタルフィルタによって満
たされる。示されている実施形態において、本発明のフィルタはトランシーバに
より使用されるように構成され、入力信号を受信する第１の有限インパルス応答
フィルタセクションを含んでいる。この第１の有限インパルス応答フィルタセク
ションは第１の伝達関数を有している。その第１の有限インパルス応答フィルタ
セクションには、第２の伝達関数を有する無限インパルス応答フィルタセクショ
ンが接続されている。この無限インパルス応答フィルタセクションには、プログ
ラム可能なデジタルフィルタによる入力信号の受信に応答して濾波された出力信
号を出力する第２の有限インパルス応答フィルタセクションが接続されている。
第２の有限インパルス応答フィルタセクションは、第３の伝達関数を有している
。プログラム可能な係数は第１、第２および、または第３の伝達関数において与
えられる。
たされる。示されている実施形態において、本発明のフィルタはトランシーバに
より使用されるように構成され、入力信号を受信する第１の有限インパルス応答
フィルタセクションを含んでいる。この第１の有限インパルス応答フィルタセク
ションは第１の伝達関数を有している。その第１の有限インパルス応答フィルタ
セクションには、第２の伝達関数を有する無限インパルス応答フィルタセクショ
ンが接続されている。この無限インパルス応答フィルタセクションには、プログ
ラム可能なデジタルフィルタによる入力信号の受信に応答して濾波された出力信
号を出力する第２の有限インパルス応答フィルタセクションが接続されている。
第２の有限インパルス応答フィルタセクションは、第３の伝達関数を有している
。プログラム可能な係数は第１、第２および、または第３の伝達関数において与
えられる。
【０００８】 特定の実施形態では、第１の伝達関数は第１のプログラム可能な係数を有し
ている。第２の伝達関数は第２のプログラム可能な係数を有し、第３の伝達関数
は第３のプログラム可能な係数を有する。プログラム可能なデジタルフィルタは
さらに、制御信号を供給するプロセッサを含んでいる。この制御信号に応答して
、メモリが第１、第２および、または第３のプログラム可能な係数を供給する。
ハイパスフィルタセクションは、第１の有限インパルス応答フィルタセクション
に入力する。マルチプレクサはプロセッサからのバイパス制御信号に応答して、
ハイパスフィルタを選択的にバイパスする。そのプロセッサは直流オフセット、
すなわち入力信号中で生じたバイアスに応答して、バイパス制御信号を生成する
。
ている。第２の伝達関数は第２のプログラム可能な係数を有し、第３の伝達関数
は第３のプログラム可能な係数を有する。プログラム可能なデジタルフィルタは
さらに、制御信号を供給するプロセッサを含んでいる。この制御信号に応答して
、メモリが第１、第２および、または第３のプログラム可能な係数を供給する。
ハイパスフィルタセクションは、第１の有限インパルス応答フィルタセクション
に入力する。マルチプレクサはプロセッサからのバイパス制御信号に応答して、
ハイパスフィルタを選択的にバイパスする。そのプロセッサは直流オフセット、
すなわち入力信号中で生じたバイアスに応答して、バイパス制御信号を生成する
。
【０００９】 示されている実施形態において、第１の有限インパルス応答フィルタセクシ
ョンは、入力信号中の通信ジャマー信号を除去するために第１のジャマーフィル
タ、第２のジャマーフィルタおよび第３のジャマーフィルタとを含んでいる。第
１、第２および第３のジャマーフィルタは、第１のプログラム可能な係数、第４
のプログラム可能な係数および第５のプログラム可能な係数をそれぞれ有する第
１、第２および第３のジャマーフィルタ伝達関数を有している。有限インパルス
応答フィルタセクションはさらに、第１、第２および第３のジャマーフィルタの
出力においてそれぞれ第１のビット切取り回路、第２のビット切取り回路および
第３のビット切取り回路を含んでいる。本発明の１例の実施形態において、第１
、第２および第３のビット切取り回路は、入力コードワードから３つの最上位ビ
ットと３つの最下位ビットを除去する。第１のビット切取り回路は第１のジャマ
ーフィルタの出力において直列に接続されている。第２のビット切取り回路は第
１のジャマーフィルタと第２のジャマーフィルタとの間に直列に接続されている
。第３のビット切取り回路は第２のジャマーフィルタと第３のジャマーフィルタ
との間に直列に接続されている。
ョンは、入力信号中の通信ジャマー信号を除去するために第１のジャマーフィル
タ、第２のジャマーフィルタおよび第３のジャマーフィルタとを含んでいる。第
１、第２および第３のジャマーフィルタは、第１のプログラム可能な係数、第４
のプログラム可能な係数および第５のプログラム可能な係数をそれぞれ有する第
１、第２および第３のジャマーフィルタ伝達関数を有している。有限インパルス
応答フィルタセクションはさらに、第１、第２および第３のジャマーフィルタの
出力においてそれぞれ第１のビット切取り回路、第２のビット切取り回路および
第３のビット切取り回路を含んでいる。本発明の１例の実施形態において、第１
、第２および第３のビット切取り回路は、入力コードワードから３つの最上位ビ
ットと３つの最下位ビットを除去する。第１のビット切取り回路は第１のジャマ
ーフィルタの出力において直列に接続されている。第２のビット切取り回路は第
１のジャマーフィルタと第２のジャマーフィルタとの間に直列に接続されている
。第３のビット切取り回路は第２のジャマーフィルタと第３のジャマーフィルタ
との間に直列に接続されている。
【００１０】 無限インパルス応答フィルタセクションは、第１の等化フィルタと第２の等
化フィルタとを含んでいる。第１の等化フィルタの入力は、第１の有限インパル
ス応答フィルタセクションの出力に接続されている。第１の等化フィルタは２つ
のプログラム可能な係数を有し、第２の等化フィルタは１つのプログラム可能な
係数を有している。バイアスおよび利得補正回路は出力信号中のバイアスを除去
して出力信号の利得を調節する。
化フィルタとを含んでいる。第１の等化フィルタの入力は、第１の有限インパル
ス応答フィルタセクションの出力に接続されている。第１の等化フィルタは２つ
のプログラム可能な係数を有し、第２の等化フィルタは１つのプログラム可能な
係数を有している。バイアスおよび利得補正回路は出力信号中のバイアスを除去
して出力信号の利得を調節する。
【００１１】 バイアスおよび利得補正回路は、出力信号からバイアスを減算し、これに応
答してオフセット補償信号を供給する減算器を含んでいる。バイアスおよび利得
補正回路は、予め定められた数の最下位ビットをオフセット補償信号中のコード
ワードから除去し、それに応答してビット補正信号を供給する。バイアスおよび
利得補正回路はさらに、ビット補正信号を予め定められた係数により乗算し、そ
れに応答して利得調節信号を供給する乗算器を含んでいる。バイアスおよび利得
補正回路は第１の予め定められた数の最下位ビットと第２の予め定められた数の
最上位ビットとを利得調節信号中のコードワードから除去し、それに応答してプ
ログラム可能なデジタル出力フィルタ出力信号を供給する。
答してオフセット補償信号を供給する減算器を含んでいる。バイアスおよび利得
補正回路は、予め定められた数の最下位ビットをオフセット補償信号中のコード
ワードから除去し、それに応答してビット補正信号を供給する。バイアスおよび
利得補正回路はさらに、ビット補正信号を予め定められた係数により乗算し、そ
れに応答して利得調節信号を供給する乗算器を含んでいる。バイアスおよび利得
補正回路は第１の予め定められた数の最下位ビットと第２の予め定められた数の
最上位ビットとを利得調節信号中のコードワードから除去し、それに応答してプ
ログラム可能なデジタル出力フィルタ出力信号を供給する。
【００１２】 示されている実施形態では、プログラム可能なデジタルフィルタは、第１の
周波数を有する無線信号を受取るためのアンテナを含む通信システム受信機にお
いて構成されている。ミキサは無線信号を混合して中間周波数信号を生成する。
デルタシグマアナログデジタル変換器は、この中間周波数信号をデジタル中間周
波数信号に変換する。デジタルフィルタはプログラム可能なデジタルフィルタを
含み、このデジタル中間周波数信号を、(チップレート)*８サンプルレートによ
って特徴付けられるデジタルベースバンド信号に変換する。ベースバンドプロセ
ッサは、そのチップレートでデジタルベースバンド信号を処理する。
周波数を有する無線信号を受取るためのアンテナを含む通信システム受信機にお
いて構成されている。ミキサは無線信号を混合して中間周波数信号を生成する。
デルタシグマアナログデジタル変換器は、この中間周波数信号をデジタル中間周
波数信号に変換する。デジタルフィルタはプログラム可能なデジタルフィルタを
含み、このデジタル中間周波数信号を、(チップレート)*８サンプルレートによ
って特徴付けられるデジタルベースバンド信号に変換する。ベースバンドプロセ
ッサは、そのチップレートでデジタルベースバンド信号を処理する。
【００１３】 本発明の新しい設計は、プログラム可能なデジタルフィルタの機能性を、無
限インパルス応答フィルタセクションおよび有限インパルス応答フィルタセクシ
ョンのような種々のセクションに分離することによって容易にされる。フィルタ
の機能性をいくつかのブロックに分離して各ブロックに戦略的プログラム可能係
数を与えることにより、プログラム可能なデジタルフィルタの電力消費量を最小
にしながら、プログラム可能なデジタルフィルタの合成伝達関数に対する制御は
最大にされる。
限インパルス応答フィルタセクションおよび有限インパルス応答フィルタセクシ
ョンのような種々のセクションに分離することによって容易にされる。フィルタ
の機能性をいくつかのブロックに分離して各ブロックに戦略的プログラム可能係
数を与えることにより、プログラム可能なデジタルフィルタの電力消費量を最小
にしながら、プログラム可能なデジタルフィルタの合成伝達関数に対する制御は
最大にされる。
【００１４】
ここにおいて本発明は特定の適用に対して示された実施形態を参照して説明さ
れているが、本発明はそれに限定されるものではないことを理解すべきである。
当業者およびここに記載されている教示を利用する者は、本発明の技術的範囲内
における付加的な修正、適用および実施形態ならびに本発明が非常に有用なもの
となる付加的分野を認識するであろう。 図１は、本発明の教示にしたがって構成されたプログラム可能なデジタルフィ
ルタ10のブロック図である。プログラム可能なデジタルフィルタ10は、入力マル
チプレクサ12と、ハイパスフィルタ14と、有限インパルス応答（ＦＩＲ）ジャマ
ーフィルタセクション16と、無限インパルス応答（ＩＩＲ）等化フィルタセクシ
ョン18と、ＦＩＲ等化フィルタ20と、および直流（ＤＣ）オフセット減算および
利得補正回路22とを含んでいる。マイクロプロセッサ24および関連したメモリ26
によってデジタルフィルタ10の種々の演算パラメータが制御される。パラメータ
はメモリ26に記憶され、このメモリ26は入力マルチプレクサ12、ＦＩＲジャマー
フィルタセクション16、ＩＩＲ等化フィルタセクション18、ＦＩＲ等化フィルタ
20およびＤＣオフセット減算および利得補正回路22に接続されている。
れているが、本発明はそれに限定されるものではないことを理解すべきである。
当業者およびここに記載されている教示を利用する者は、本発明の技術的範囲内
における付加的な修正、適用および実施形態ならびに本発明が非常に有用なもの
となる付加的分野を認識するであろう。 図１は、本発明の教示にしたがって構成されたプログラム可能なデジタルフィ
ルタ10のブロック図である。プログラム可能なデジタルフィルタ10は、入力マル
チプレクサ12と、ハイパスフィルタ14と、有限インパルス応答（ＦＩＲ）ジャマ
ーフィルタセクション16と、無限インパルス応答（ＩＩＲ）等化フィルタセクシ
ョン18と、ＦＩＲ等化フィルタ20と、および直流（ＤＣ）オフセット減算および
利得補正回路22とを含んでいる。マイクロプロセッサ24および関連したメモリ26
によってデジタルフィルタ10の種々の演算パラメータが制御される。パラメータ
はメモリ26に記憶され、このメモリ26は入力マルチプレクサ12、ＦＩＲジャマー
フィルタセクション16、ＩＩＲ等化フィルタセクション18、ＦＩＲ等化フィルタ
20およびＤＣオフセット減算および利得補正回路22に接続されている。
【００１５】 入力マルチプレクサ12は、同位相（Ｉ）および、または直角位相（Ｑ）デー
タを含む入力信号28を先行する利得ステップ回路およびデシメーションフィルタ
（以下さらに詳細に説明する）から受取る。当業者は、プログラム可能なデジタ
ルフィルタ10が本発明の技術的範囲を逸脱することなく利得ステップ回路以外の
別のタイプの回路によって先行されてもよいことを認識するであろう。
タを含む入力信号28を先行する利得ステップ回路およびデシメーションフィルタ
（以下さらに詳細に説明する）から受取る。当業者は、プログラム可能なデジタ
ルフィルタ10が本発明の技術的範囲を逸脱することなく利得ステップ回路以外の
別のタイプの回路によって先行されてもよいことを認識するであろう。
【００１６】 入力マルチプレクサ12は、マイクロプロセッサ24および関連したメモリ26か
らの制御信号に応答してハイパスフィルタ14を選択的にバイパスする。マイクロ
プロセッサメモリ26は、マルチプレクサに入力されたデータにはハイパスフィル
タ14によって減衰されなければならないＤＣオフセットおよび、または他の信号
成分が含まれているか否かについての先在情報を記憶している。
らの制御信号に応答してハイパスフィルタ14を選択的にバイパスする。マイクロ
プロセッサメモリ26は、マルチプレクサに入力されたデータにはハイパスフィル
タ14によって減衰されなければならないＤＣオフセットおよび、または他の信号
成分が含まれているか否かについての先在情報を記憶している。
【００１７】 本発明の特定の実施形態において、ハイパスフィルタ14の伝達関数は： （１−ｚ-1）／（１−（１０２３／１０２４）ｚ-1） ［１］ であり、ここでｚはｚドメイン中の複素変数である。伝達関数［１］は、ＤＣオ
フセットを除去するように設計されている。ＤＣオフセットは、プログラム可能
なデジタルフィルタ10が使用される受信機の無線周波数（ＲＦ）フロントエンド
において先行するデルタシグマ（ΔΣ）変調器または他のコンポーネントから生
じる可能性がある（以下さらに詳細に説明するように）。入力信号28中にＤＣオ
フセットが存在しない場合に電力を節約するために、ハイパスフィルタ14がマル
チプレクサ12を介してバイパスされている。
フセットを除去するように設計されている。ＤＣオフセットは、プログラム可能
なデジタルフィルタ10が使用される受信機の無線周波数（ＲＦ）フロントエンド
において先行するデルタシグマ（ΔΣ）変調器または他のコンポーネントから生
じる可能性がある（以下さらに詳細に説明するように）。入力信号28中にＤＣオ
フセットが存在しない場合に電力を節約するために、ハイパスフィルタ14がマル
チプレクサ12を介してバイパスされている。
【００１８】 ハイパスフィルタ14の出力は、ＦＩＲジャマーフィルタセクション16の入力
に接続されている。ＦＩＲジャマーフィルタセクション16は、左から右に向かっ
て第３のジャマーフィルタ30、第１のビット切取り回路32、第２のジャマーフィ
ルタ34、第２のビット切取り回路36、第２のジャマーフィルタ38および第３のビ
ット切取り回路40を含んでいる。
に接続されている。ＦＩＲジャマーフィルタセクション16は、左から右に向かっ
て第３のジャマーフィルタ30、第１のビット切取り回路32、第２のジャマーフィ
ルタ34、第２のビット切取り回路36、第２のジャマーフィルタ38および第３のビ
ット切取り回路40を含んでいる。
【００１９】 動作時に、ハイパスフィルタ14の出力は第３のジャマーフィルタ30に入力さ
れる。第３のジャマーフィルタ30はその入力により以下の伝達関数にしたがって
動作する： ４＋ｂ3 ｚ-1＋４ｚ-2 ［２］ ここでｂ3 は、マイクロプロセッサ24およびマイクロプロセッサメモリ26によっ
て与えられたプログラム可能な係数である。この実施形態において、ｂ3 はＣＤ
ＭＡ信号に対して１２乃至４の範囲内であり、また、周波数変調（ＦＭ）信号に
対して６である。最初および最後の係数、すなわち４および４は２の累乗であり
、それによってジャマーフィルタ30は当業者により廉価で簡単に構成されること
ができる。
れる。第３のジャマーフィルタ30はその入力により以下の伝達関数にしたがって
動作する： ４＋ｂ3 ｚ-1＋４ｚ-2 ［２］ ここでｂ3 は、マイクロプロセッサ24およびマイクロプロセッサメモリ26によっ
て与えられたプログラム可能な係数である。この実施形態において、ｂ3 はＣＤ
ＭＡ信号に対して１２乃至４の範囲内であり、また、周波数変調（ＦＭ）信号に
対して６である。最初および最後の係数、すなわち４および４は２の累乗であり
、それによってジャマーフィルタ30は当業者により廉価で簡単に構成されること
ができる。
【００２０】 この特定の実施形態では、第３のジャマーフィルタ30からの出力信号は第１
のビット切取り回路32に入力され、その回路において３つの最上位ビット（ＭＳ
Ｂ）と３つの最下位ビット（ＬＳＢ）が信号から切取られ、飽和される。飽和さ
れたビットの数は適用によって特定され、当業者は所定の適用に対するニーズを
満たすために切取られるビットの数を容易に調節することができる。ビット切取
り回路の設計および構成は、技術的によく知られている。
のビット切取り回路32に入力され、その回路において３つの最上位ビット（ＭＳ
Ｂ）と３つの最下位ビット（ＬＳＢ）が信号から切取られ、飽和される。飽和さ
れたビットの数は適用によって特定され、当業者は所定の適用に対するニーズを
満たすために切取られるビットの数を容易に調節することができる。ビット切取
り回路の設計および構成は、技術的によく知られている。
【００２１】 結果的に得られた切取られた信号は第２のジャマーフィルタ34に入力される
。この第２のジャマーフィルタ34は、切取られた信号により以下の伝達関数にし
たがって動作する： ８＋ｂ2 ｚ-1＋８ｚ-2 ［３］ ここでｂ2 は、マイクロプロセッサ24およびマイクロプロセッサメモリ26によっ
て与えられたプログラム可能な係数である。この実施形態において、ｂ2 はＣＤ
ＭＡ信号に対して１６乃至２４の範囲の値であり、またＦＭ信号に対して７であ
る。最初および最後の係数、すなわち８および８は２の累乗であり、それによっ
てジャマーフィルタ34は当業者により廉価で簡単に構成されることができる。
。この第２のジャマーフィルタ34は、切取られた信号により以下の伝達関数にし
たがって動作する： ８＋ｂ2 ｚ-1＋８ｚ-2 ［３］ ここでｂ2 は、マイクロプロセッサ24およびマイクロプロセッサメモリ26によっ
て与えられたプログラム可能な係数である。この実施形態において、ｂ2 はＣＤ
ＭＡ信号に対して１６乃至２４の範囲の値であり、またＦＭ信号に対して７であ
る。最初および最後の係数、すなわち８および８は２の累乗であり、それによっ
てジャマーフィルタ34は当業者により廉価で簡単に構成されることができる。
【００２２】 第２のジャマーフィルタ34からの出力信号は、第２のビット切取り回路36に
入力され、この回路において３つのＭＳＢと４つのＬＳＢが信号から切取られる
。その結果得られた切取られた信号は第１のジャマーフィルタ38に入力される。
第１のジャマーフィルタ38は、切取られた信号により以下の伝達関数にしたがっ
て動作する： １６＋ｂ1 ｚ-1＋１６ｚ-2 ［４］ ここでｂ1 は、マイクロプロセッサ24およびマイクロプロセッサメモリ26によっ
て与えられたプログラム可能な係数である。この実施形態において、ｂ1 はＣＤ
ＭＡ信号に対して２２乃至２の範囲の値であり、またＦＭ信号に対して５である
。最初および最後の係数、すなわち１６および１６は２の累乗であり、それによ
ってジャマーフィルタ38は当業者により廉価で簡単に構成されることができる。
入力され、この回路において３つのＭＳＢと４つのＬＳＢが信号から切取られる
。その結果得られた切取られた信号は第１のジャマーフィルタ38に入力される。
第１のジャマーフィルタ38は、切取られた信号により以下の伝達関数にしたがっ
て動作する： １６＋ｂ1 ｚ-1＋１６ｚ-2 ［４］ ここでｂ1 は、マイクロプロセッサ24およびマイクロプロセッサメモリ26によっ
て与えられたプログラム可能な係数である。この実施形態において、ｂ1 はＣＤ
ＭＡ信号に対して２２乃至２の範囲の値であり、またＦＭ信号に対して５である
。最初および最後の係数、すなわち１６および１６は２の累乗であり、それによ
ってジャマーフィルタ38は当業者により廉価で簡単に構成されることができる。
【００２３】 第１のジャマーフィルタ38からの出力信号は、第３のビット切取り回路40に
入力され、この回路において２つのＭＳＢと５つのＬＳＢが信号から切取られる
。その結果得られた切取られた信号はＦＩＲジャマーフィルタセクション16から
ＩＩＲ等化フィルタセクション18に出力される。ＩＩＲ等化フィルタセクション
18は、左から右に向かって、第１のＩＩＲ等化フィルタ42および第２のＩＩＲ等
化フィルタ44を含んでいる。
入力され、この回路において２つのＭＳＢと５つのＬＳＢが信号から切取られる
。その結果得られた切取られた信号はＦＩＲジャマーフィルタセクション16から
ＩＩＲ等化フィルタセクション18に出力される。ＩＩＲ等化フィルタセクション
18は、左から右に向かって、第１のＩＩＲ等化フィルタ42および第２のＩＩＲ等
化フィルタ44を含んでいる。
【００２４】 ハイパスフィルタ14およびＦＩＲジャマーフィルタセクション16によって入
力信号が処理された後、パスバンドはドループされ、すなわち、パスバンドの高
い方の周波数端部を減衰（ｄｒｏｐ ｏｆｆ）、あるいは下落（ｓａｇ）される
。後続するＩＩＲ等化フィルタセクション18およびＦＩＲ等化フィルタ20はパス
バンドドループを除去し、位相応答特性を等化する。
力信号が処理された後、パスバンドはドループされ、すなわち、パスバンドの高
い方の周波数端部を減衰（ｄｒｏｐ ｏｆｆ）、あるいは下落（ｓａｇ）される
。後続するＩＩＲ等化フィルタセクション18およびＦＩＲ等化フィルタ20はパス
バンドドループを除去し、位相応答特性を等化する。
【００２５】 第１のＩＩＲ等化フィルタ42は、以下の伝達関数にしたがってＦＩＲジャマ
ーフィルタセクション16の出力により動作する： ６４／（６４＋ａ11ｚ-1＋ａ12ｚ-2） ［５］ ここでａ11およびａ12は、マイクロプロセッサ24およびマイクロプロセッサメモ
リ26によって与えられたプログラム可能な係数である。この実施形態において、
ａ11はＣＤＭＡ信号に対して１５乃至−４２の範囲の値であり、またＦＭ信号に
対して０であり、一方ａ12はＣＤＭＡ信号に対して４０乃至５４の範囲の値であ
り、またＦＭ信号に対して０である。プログラム可能でない係数、すなわち６４
は２の累乗であり、それによって第１のＩＩＲ等化フィルタ42の構成が廉価にな
る。
ーフィルタセクション16の出力により動作する： ６４／（６４＋ａ11ｚ-1＋ａ12ｚ-2） ［５］ ここでａ11およびａ12は、マイクロプロセッサ24およびマイクロプロセッサメモ
リ26によって与えられたプログラム可能な係数である。この実施形態において、
ａ11はＣＤＭＡ信号に対して１５乃至−４２の範囲の値であり、またＦＭ信号に
対して０であり、一方ａ12はＣＤＭＡ信号に対して４０乃至５４の範囲の値であ
り、またＦＭ信号に対して０である。プログラム可能でない係数、すなわち６４
は２の累乗であり、それによって第１のＩＩＲ等化フィルタ42の構成が廉価にな
る。
【００２６】 第１のＩＩＲ等化フィルタ42の出力は、第２の等化フィルタ44に入力される
。第１のＩＩＲ等化フィルタ42は以下の伝達関数にしたがってＦＩＲジャマーフ
ィルタセクション16の出力により動作する： ３２／（３２＋ａ21ｚ-1＋１６ｚ-2） ［６］ ここでａ21は、マイクロプロセッサ24およびマイクロプロセッサメモリ26によっ
て与えられたプログラム可能な係数である。この実施形態において、ａ21はＣＤ
ＭＡ信号に対して２乃至−２２の範囲の値であり、またＦＭ信号に対して−２７
である。プログラム可能でない係数、すなわち１６および３２は２の累乗であり
、それによって第１のＩＩＲ等化フィルタ42の構成が廉価になる。
。第１のＩＩＲ等化フィルタ42は以下の伝達関数にしたがってＦＩＲジャマーフ
ィルタセクション16の出力により動作する： ３２／（３２＋ａ21ｚ-1＋１６ｚ-2） ［６］ ここでａ21は、マイクロプロセッサ24およびマイクロプロセッサメモリ26によっ
て与えられたプログラム可能な係数である。この実施形態において、ａ21はＣＤ
ＭＡ信号に対して２乃至−２２の範囲の値であり、またＦＭ信号に対して−２７
である。プログラム可能でない係数、すなわち１６および３２は２の累乗であり
、それによって第１のＩＩＲ等化フィルタ42の構成が廉価になる。
【００２７】 第２のＩＩＲ等化フィルタ44の出力は、ＩＩＲ等化セクション18の出力から
ＦＩＲ等化フィルタ20に入力される。ＦＩＲ等化フィルタ20は以下の伝達関数に
したがってＩＩＲ等化セクション18の出力により動作する： −８＋ｂ4 ｚ-1−８ｚ-2 ［７］ ここでｂ4 は、マイクロプロセッサ24およびマイクロプロセッサメモリ26によっ
て与えられたプログラム可能な係数である。この実施形態において、ｂ4 はＣＤ
ＭＡ信号に対して３２乃至４４の範囲の値であり、またＦＭ信号に対して２９で
ある。プログラム可能でない係数、すなわち−８は２の累乗であり、それによっ
てＦＩＲ等化フィルタ20の構成が廉価になる。
ＦＩＲ等化フィルタ20に入力される。ＦＩＲ等化フィルタ20は以下の伝達関数に
したがってＩＩＲ等化セクション18の出力により動作する： −８＋ｂ4 ｚ-1−８ｚ-2 ［７］ ここでｂ4 は、マイクロプロセッサ24およびマイクロプロセッサメモリ26によっ
て与えられたプログラム可能な係数である。この実施形態において、ｂ4 はＣＤ
ＭＡ信号に対して３２乃至４４の範囲の値であり、またＦＭ信号に対して２９で
ある。プログラム可能でない係数、すなわち−８は２の累乗であり、それによっ
てＦＩＲ等化フィルタ20の構成が廉価になる。
【００２８】 ＦＩＲ等化フィルタ20の出力は、ＤＣオフセット減算および利得補正回路22
に入力される。ＤＣオフセット減算および利得補正回路22は、左から右に向かっ
てＤＣオフセット減算器46、第４のビット切取り回路48、利得補正乗算器50およ
び第５のビット切取り回路52を含んでいる。
に入力される。ＤＣオフセット減算および利得補正回路22は、左から右に向かっ
てＤＣオフセット減算器46、第４のビット切取り回路48、利得補正乗算器50およ
び第５のビット切取り回路52を含んでいる。
【００２９】 動作時に、ＤＣオフセット減算器46はＦＩＲ等化フィルタ20の出力を受取り
、マイクロプロセッサ24および関連したメモリ26によって与えられたＤＣオフセ
ット値を減算する。マイクロプロセッサ24は、ＦＩＲ等化フィルタ20の出力中で
生じたＤＣオフセットに関する先在情報をメモリ26によって維持する。
、マイクロプロセッサ24および関連したメモリ26によって与えられたＤＣオフセ
ット値を減算する。マイクロプロセッサ24は、ＦＩＲ等化フィルタ20の出力中で
生じたＤＣオフセットに関する先在情報をメモリ26によって維持する。
【００３０】 任意のＤＣオフセットがＤＣオフセット減算器46によって信号から減算され
ると、６つのＬＳＢが第４のビット切取り回路48によって信号から切取られる。
結果的に得られた切取られた信号は利得補正乗算器50に入力される。利得補正乗
算器50はメモリ26に記憶されている利得係数によって切取られた信号を乗算する
。この実施形態では、利得係数は１乃至８の範囲内である。
ると、６つのＬＳＢが第４のビット切取り回路48によって信号から切取られる。
結果的に得られた切取られた信号は利得補正乗算器50に入力される。利得補正乗
算器50はメモリ26に記憶されている利得係数によって切取られた信号を乗算する
。この実施形態では、利得係数は１乃至８の範囲内である。
【００３１】 結果的に得られた利得調節された信号は、第５のビット切取り回路52に入力
され、３つのＭＳＢおよび３つのＬＳＢは信号から切取られる。結果的に得られ
た切取られた信号は、ＤＣオフセット減算および利得補正回路22から出力され、
プログラム可能なデジタルフィルタ10の出力を表す。プログラム可能なデジタル
フィルタ10の出力は、サンプルレート変換器（以下さらに詳細に説明するように
）に転送される。
され、３つのＭＳＢおよび３つのＬＳＢは信号から切取られる。結果的に得られ
た切取られた信号は、ＤＣオフセット減算および利得補正回路22から出力され、
プログラム可能なデジタルフィルタ10の出力を表す。プログラム可能なデジタル
フィルタ10の出力は、サンプルレート変換器（以下さらに詳細に説明するように
）に転送される。
【００３２】 ＤＣオフセット減算および利得補正回路22は、プログラム可能なデジタルフ
ィルタ10およびこれが使用される回路中でのビット切取りによって導入されたＤ
Ｃオフセットを減算するものである。異なった回路セクションによって導入され
たＤＣオフセットは種々の段のＤＣ利得に応じて異なった特性を有するため、Ｄ
Ｃオフセット減算器46によって行われるＤＣオフセット減算はプログラム可能で
あり、マイクロプロセッサ24によって制御される。
ィルタ10およびこれが使用される回路中でのビット切取りによって導入されたＤ
Ｃオフセットを減算するものである。異なった回路セクションによって導入され
たＤＣオフセットは種々の段のＤＣ利得に応じて異なった特性を有するため、Ｄ
Ｃオフセット減算器46によって行われるＤＣオフセット減算はプログラム可能で
あり、マイクロプロセッサ24によって制御される。
【００３３】 利得補正は、第４のビット切取り回路48から出力されたジャマーフィルタ処
理された信号を１乃至８の範囲の定数と乗算する利得補正乗算器50によって行わ
れる。第５のビット切取り回路52によって行われたビット切取りの後、利得補正
乗算器50によって与えられる実効利得は１／８乃至１の範囲内である。利得調節
は、入力信号28のサンプリング周波数とは無関係にプログラム可能なデジタルフ
ィルタ10の利得をほぼ一定にする。さらに、プログラム可能な利得はプログラム
可能な段30、34、38、42、44および20内の信号レベルの最適化を容易にし、各段
によって要求されるビットの数を最小にする。さらに、要求されるビットの数を
最小にすることにより、プログラム可能なデジタルフィルタ10の電力効率が改善
される。
理された信号を１乃至８の範囲の定数と乗算する利得補正乗算器50によって行わ
れる。第５のビット切取り回路52によって行われたビット切取りの後、利得補正
乗算器50によって与えられる実効利得は１／８乃至１の範囲内である。利得調節
は、入力信号28のサンプリング周波数とは無関係にプログラム可能なデジタルフ
ィルタ10の利得をほぼ一定にする。さらに、プログラム可能な利得はプログラム
可能な段30、34、38、42、44および20内の信号レベルの最適化を容易にし、各段
によって要求されるビットの数を最小にする。さらに、要求されるビットの数を
最小にすることにより、プログラム可能なデジタルフィルタ10の電力効率が改善
される。
【００３４】 本発明の新しい設計は、プログラム可能な係数を持つ伝達関数をそれぞれ有
する３つのジャマーフィルタ30、34および38にジャマー排除を分割することによ
って容易にされる。これによって、要求される電力が最小でありながら、プログ
ラム可能なデジタルフィルタ10の濾波特性に対する制御が行われる。
する３つのジャマーフィルタ30、34および38にジャマー排除を分割することによ
って容易にされる。これによって、要求される電力が最小でありながら、プログ
ラム可能なデジタルフィルタ10の濾波特性に対する制御が行われる。
【００３５】 プログラム可能なデジタルフィルタ10は、移動トランシーバシステム（以下
さらに詳細に説明する）により使用されるように構成されている。式［２］乃至
［７］に対応した伝達関数は、ジャマーおよびその他の妨害を減衰するように設
計される。ほぼ９００ｋＨｚより大きい周波数に対して、伝達関数は６０ｄｂを
越える減衰を行う。さらに、伝達関数は、基地局の位相プレワーピングと組合せ
られたときの総自乗平均エラーが予め定められた値を越えないように入力信号28
の位相を等化する。パスバンドは、プログラム可能なフィルタ10の総周波数応答
特性がパスバンドにおいてほぼ平坦であるように等化される。
さらに詳細に説明する）により使用されるように構成されている。式［２］乃至
［７］に対応した伝達関数は、ジャマーおよびその他の妨害を減衰するように設
計される。ほぼ９００ｋＨｚより大きい周波数に対して、伝達関数は６０ｄｂを
越える減衰を行う。さらに、伝達関数は、基地局の位相プレワーピングと組合せ
られたときの総自乗平均エラーが予め定められた値を越えないように入力信号28
の位相を等化する。パスバンドは、プログラム可能なフィルタ10の総周波数応答
特性がパスバンドにおいてほぼ平坦であるように等化される。
【００３６】 入力信号28はＦΔΣ／２４のサンプルレートを有し、ここでＦΔΣは先行す
るΔΣ変調器（以下さらに詳細に説明する）のサンプルレートである。ＦΔΣ／
２４は２．５乃至３．３ＭＨｚの範囲内である。信号28の所望のパスバンドは、
０乃至６３０ｋＨｚに固定される。ストップバンドには、ほぼ９００ｋＨｚより
大きい全ての周波数が含まれる。入力信号28のサンプルレートは、パスバンドお
よびストップバンドのエッジの位置により変化する。プログラム可能なフィルタ
10がプログラム可能であることにより、変化するサンプルレートの適合が容易に
なる。プログラム可能なフィルタ10は、厳しい電力消費要求が与えられた場合に
フィルタ周波数応答特性に対する制御を最大にする。プログラム可能なフィルタ
10において付加的なプログラム可能な係数を実施するには、付加的な乗算器が必
要であり、それらが追加の電力を消費する。
るΔΣ変調器（以下さらに詳細に説明する）のサンプルレートである。ＦΔΣ／
２４は２．５乃至３．３ＭＨｚの範囲内である。信号28の所望のパスバンドは、
０乃至６３０ｋＨｚに固定される。ストップバンドには、ほぼ９００ｋＨｚより
大きい全ての周波数が含まれる。入力信号28のサンプルレートは、パスバンドお
よびストップバンドのエッジの位置により変化する。プログラム可能なフィルタ
10がプログラム可能であることにより、変化するサンプルレートの適合が容易に
なる。プログラム可能なフィルタ10は、厳しい電力消費要求が与えられた場合に
フィルタ周波数応答特性に対する制御を最大にする。プログラム可能なフィルタ
10において付加的なプログラム可能な係数を実施するには、付加的な乗算器が必
要であり、それらが追加の電力を消費する。
【００３７】 図２は、図１のパスバンドフィルタ14のさらに詳細なブロック図である。ハ
イパスフィルタ14は第１の減算器60を含み、その出力は第１のｋビット切取り回
路62に接続されている。第１のｋビット切取り回路62の出力は（Ｎ＋ｋ）ビット
レジスタ64に接続されている。（Ｎ＋ｋ）ビットレジスタの出力は、第２のｋビ
ット切取り回路66の入力、２k 乗算器68、および第１の減算器60の負の入力に接
続されている。２k 乗算器68の出力は第１の減算器60の正の入力に入力される。
第１の減算器60の別の正の入力は、Ｎビット入力28を入力として受取る第２の２ k 乗算器70の出力に接続される。
イパスフィルタ14は第１の減算器60を含み、その出力は第１のｋビット切取り回
路62に接続されている。第１のｋビット切取り回路62の出力は（Ｎ＋ｋ）ビット
レジスタ64に接続されている。（Ｎ＋ｋ）ビットレジスタの出力は、第２のｋビ
ット切取り回路66の入力、２k 乗算器68、および第１の減算器60の負の入力に接
続されている。２k 乗算器68の出力は第１の減算器60の正の入力に入力される。
第１の減算器60の別の正の入力は、Ｎビット入力28を入力として受取る第２の２ k 乗算器70の出力に接続される。
【００３８】 第２のｋビット切取り回路66の出力は、第２の減算器72の負の入力に接続さ
れる。第２の減算器72の第１の正の入力はまたＮビット入力70に接続される。第
２の減算器72の第２の正の入力は、第２の減算器72に−１を供給してｋビット切
取り回路62および66によって導入された切取りバイアスを減算する−１レジスタ
74に接続される。
れる。第２の減算器72の第１の正の入力はまたＮビット入力70に接続される。第
２の減算器72の第２の正の入力は、第２の減算器72に−１を供給してｋビット切
取り回路62および66によって導入された切取りバイアスを減算する−１レジスタ
74に接続される。
【００３９】 第１および第２の減算器60および72は、正の入力における値の和から負の入
力における値をそれぞれ減算する。第１のｋビット切取り回路62および第２のｋ
ビット切取り回路はｋのＬＳＢを対応した入力信号から切取り、ここでｋは設計
定数である。第１の２k 乗算器68および第２の２k 乗算器70はそれらの各入力信
号を２k によって乗算し、それに応答して対応した出力を供給する。２k 乗算器
68および70は、簡単な左シフト回路により構成されることができる。
力における値をそれぞれ減算する。第１のｋビット切取り回路62および第２のｋ
ビット切取り回路はｋのＬＳＢを対応した入力信号から切取り、ここでｋは設計
定数である。第１の２k 乗算器68および第２の２k 乗算器70はそれらの各入力信
号を２k によって乗算し、それに応答して対応した出力を供給する。２k 乗算器
68および70は、簡単な左シフト回路により構成されることができる。
【００４０】 ハイパスフィルタ14は、以下の式で表される位置ｐの極によって入力信号28
中の任意のＤＣ成分を除去する： ｐ＝（２k-1 −１）／（２k-1 ） ［８］ 入力信号28のサンプリング速度がＦΔΣ／２４に等しい１ｋＨｚの１ｄＢ周波数
に対して、ｋ＝１０およびｐ＝１０２３／１０２４である。
中の任意のＤＣ成分を除去する： ｐ＝（２k-1 −１）／（２k-1 ） ［８］ 入力信号28のサンプリング速度がＦΔΣ／２４に等しい１ｋＨｚの１ｄＢ周波数
に対して、ｋ＝１０およびｐ＝１０２３／１０２４である。
【００４１】 図３は、図１のＦＩＲジャマーフィルタ38の詳細なブロック図である。ＦＩ
Ｒジャマーフィルタ38のアーキテクチャは、図１のＦＩＲジャマーフィルタセク
ション16のＦＩＲジャマーフィルタ30，34およびＦＩＲ等化フィルタ20のアーキ
テクチャに類似している。ＦＩＲジャマーフィルタ38は、Ｎビット入力信号84を
受信する第１のＮビットレジスタ82を含んでいる。この実施形態において、Ｎは
１１である。第２のＮビットレジスタ86は、第１のＮビットレジスタ82の出力に
接続されている。第３のＮビットレジスタ88は、第２のＮビットレジスタ86の出
力に接続されている。第１の加算器90の入力は、第３のＮビットレジスタ88の出
力に接続されている。第１の加算器90の第２の入力は、第２のＮビットレジスタ
86の入力でもある第１のＮビットレジスタ82の出力に接続されている。第１の加
算器90の出力は、入力信号を４ビットだけシフトする左シフト回路92に接続され
ている。左シフト回路92の出力は第２の加算器94の入力に接続されている。第２
の加算器94の第２の入力は係数乗算器96の出力に接続されている。係数乗算器96
の第１の入力は、プログラム可能なタップ値をマイクロプロセッサ24からレジス
タ（図１参照）のようなメモリ装置を介して受取る。係数乗算器の第２の入力は
、第３のＮビットレジスタ88の入力でもある第２のＮビットレジスタ86の出力に
接続されている。
Ｒジャマーフィルタ38のアーキテクチャは、図１のＦＩＲジャマーフィルタセク
ション16のＦＩＲジャマーフィルタ30，34およびＦＩＲ等化フィルタ20のアーキ
テクチャに類似している。ＦＩＲジャマーフィルタ38は、Ｎビット入力信号84を
受信する第１のＮビットレジスタ82を含んでいる。この実施形態において、Ｎは
１１である。第２のＮビットレジスタ86は、第１のＮビットレジスタ82の出力に
接続されている。第３のＮビットレジスタ88は、第２のＮビットレジスタ86の出
力に接続されている。第１の加算器90の入力は、第３のＮビットレジスタ88の出
力に接続されている。第１の加算器90の第２の入力は、第２のＮビットレジスタ
86の入力でもある第１のＮビットレジスタ82の出力に接続されている。第１の加
算器90の出力は、入力信号を４ビットだけシフトする左シフト回路92に接続され
ている。左シフト回路92の出力は第２の加算器94の入力に接続されている。第２
の加算器94の第２の入力は係数乗算器96の出力に接続されている。係数乗算器96
の第１の入力は、プログラム可能なタップ値をマイクロプロセッサ24からレジス
タ（図１参照）のようなメモリ装置を介して受取る。係数乗算器の第２の入力は
、第３のＮビットレジスタ88の入力でもある第２のＮビットレジスタ86の出力に
接続されている。
【００４２】 ＦＩＲジャマーフィルタ38は、式［４］の伝達関数を実行する。当業者は、
ＦＩＲジャマーフィルタ38を修正して別のＦＩＲフィルタ30、34および20を容易
に構成することが可能である。
ＦＩＲジャマーフィルタ38を修正して別のＦＩＲフィルタ30、34および20を容易
に構成することが可能である。
【００４３】 ＦＩＲジャマーフィルタ38の低周波数利得はプログラム可能な係数ｂ1 に依
存している。この実施形態において、利得は３２乃至６４の範囲の値である。ビ
ットの数はＦＩＲジャマーフィルタ38内で増加することを認識すべきである。
存している。この実施形態において、利得は３２乃至６４の範囲の値である。ビ
ットの数はＦＩＲジャマーフィルタ38内で増加することを認識すべきである。
【００４４】 図４は、図１の第１のＩＩＲ等化フィルタ42のさらに詳細なブロック図であ
る。ＩＩＲ等化フィルタ42のアーキテクチャは、図１の第２のＩＩＲ等化フィル
タ44のアーキテクチャに類似している。第１のＩＩＲ等化フィルタ42はＫ−ＬＳ
Ｂ加算回路100 に対するＮビット入力102 を受取る。Ｋ−ＬＳＢ加算回路100 の
出力は、（Ｎ＋Ｋ）ビット加算器104 に入力される。６−ＬＳＢ切取り回路106
の出力はまた（Ｎ＋Ｋ）ビット加算器104 に入力される。（Ｎ＋Ｋ）ビット加算
器104 の出力は、Ｋ−ＬＳＢ切取り回路108 の入力と第１の（Ｎ＋Ｋ）ビットレ
ジスタ110 とに接続されている。Ｋ−ＬＳＢ切取り回路108 の出力は、ＩＩＲ等
化フィルタ42の出力を与える。第１の（Ｎ＋Ｋ）ビットレジスタ110 の出力は、
第２の（Ｎ＋Ｋ）ビットレジスタ112 の入力と、ａ11係数乗算器114 の入力とに
接続される。ａ11係数乗算器114 の別の入力は、ａ11係数を図１のマイクロプロ
セッサメモリ26から受取る。第２の（Ｎ＋Ｋ）ビットレジスタ112 の出力は、ａ 12 係数乗算器116 の第１の入力に接続されている。ａ12係数乗算器116 の第２の
入力はａ12係数を図１のマイクロプロセッサメモリ26から受取る。ａ11係数乗算
器114 とａ12係数乗算器116 の出力は、（Ｎ＋Ｋ＋１６）ビット加算器118 の入
力に供給される。（Ｎ＋Ｋ＋１６）ビット加算器118 の出力は、６−ＬＳＢ切取
り回路106 の入力に接続される。
る。ＩＩＲ等化フィルタ42のアーキテクチャは、図１の第２のＩＩＲ等化フィル
タ44のアーキテクチャに類似している。第１のＩＩＲ等化フィルタ42はＫ−ＬＳ
Ｂ加算回路100 に対するＮビット入力102 を受取る。Ｋ−ＬＳＢ加算回路100 の
出力は、（Ｎ＋Ｋ）ビット加算器104 に入力される。６−ＬＳＢ切取り回路106
の出力はまた（Ｎ＋Ｋ）ビット加算器104 に入力される。（Ｎ＋Ｋ）ビット加算
器104 の出力は、Ｋ−ＬＳＢ切取り回路108 の入力と第１の（Ｎ＋Ｋ）ビットレ
ジスタ110 とに接続されている。Ｋ−ＬＳＢ切取り回路108 の出力は、ＩＩＲ等
化フィルタ42の出力を与える。第１の（Ｎ＋Ｋ）ビットレジスタ110 の出力は、
第２の（Ｎ＋Ｋ）ビットレジスタ112 の入力と、ａ11係数乗算器114 の入力とに
接続される。ａ11係数乗算器114 の別の入力は、ａ11係数を図１のマイクロプロ
セッサメモリ26から受取る。第２の（Ｎ＋Ｋ）ビットレジスタ112 の出力は、ａ 12 係数乗算器116 の第１の入力に接続されている。ａ12係数乗算器116 の第２の
入力はａ12係数を図１のマイクロプロセッサメモリ26から受取る。ａ11係数乗算
器114 とａ12係数乗算器116 の出力は、（Ｎ＋Ｋ＋１６）ビット加算器118 の入
力に供給される。（Ｎ＋Ｋ＋１６）ビット加算器118 の出力は、６−ＬＳＢ切取
り回路106 の入力に接続される。
【００４５】 Ｋ−ＬＳＢ加算回路100 は、Ｎビット入力102 中で生じた入力コードワード
をＫ−ＬＳＢだけ拡張する。付加的なＫ−ＬＳＢはゼロに設定され、ＩＩＲ等化
フィルタ42の出力においてＫ−ＬＳＢ切取り回路108 によって切取られる。Ｋの
値は所定の適用の要求にしたがって変化し、回路シミュレーションによって決定
される。この特定の実施形態において、Ｋ＝０である。
をＫ−ＬＳＢだけ拡張する。付加的なＫ−ＬＳＢはゼロに設定され、ＩＩＲ等化
フィルタ42の出力においてＫ−ＬＳＢ切取り回路108 によって切取られる。Ｋの
値は所定の適用の要求にしたがって変化し、回路シミュレーションによって決定
される。この特定の実施形態において、Ｋ＝０である。
【００４６】 （Ｎ＋Ｋ）ビット加算器104 および（Ｎ＋Ｋ＋１６）ビット加算器118 は、
加算器を飽和させている。ビットオーバーフローが発生した場合、加算器はそれ
らの出力を、その加算器が処理することのできる正の最大値または負の最小値の
いずれかに設定する。
加算器を飽和させている。ビットオーバーフローが発生した場合、加算器はそれ
らの出力を、その加算器が処理することのできる正の最大値または負の最小値の
いずれかに設定する。
【００４７】 ａ11係数乗算器114 およびａ12係数乗算器116 にそれぞれ入力される係数ａ1 1 およびａ12の範囲はそれぞれ−４５乃至１５および４０乃至５４である。ＩＩ
Ｒ等化フィルタ42の利得は、係数ａ11およびａ12に依存している。ａ11が利得に
与える影響は大きく、一方ａ12の影響は小さい。最悪のシナリオにおいてａ12＜
５４の場合、結果的に得られる利得は８の因数より小さいものとなる。この場合
、Ｎビット入力信号102 は、ＩＩＲ等化フィルタ42においてオーバーフローが確
実に発生しないようにする、すなわち結果的に得られたフィルタ出力がＮ個の供
給されたビットで適切に表されることを確実にするために、余分な３ビットを有
していなければならない。
Ｒ等化フィルタ42の利得は、係数ａ11およびａ12に依存している。ａ11が利得に
与える影響は大きく、一方ａ12の影響は小さい。最悪のシナリオにおいてａ12＜
５４の場合、結果的に得られる利得は８の因数より小さいものとなる。この場合
、Ｎビット入力信号102 は、ＩＩＲ等化フィルタ42においてオーバーフローが確
実に発生しないようにする、すなわち結果的に得られたフィルタ出力がＮ個の供
給されたビットで適切に表されることを確実にするために、余分な３ビットを有
していなければならない。
【００４８】 図５は、図１のハイパスフィルタ14を含まない図１のプログラム可能なデジ
タルフィルタの伝達関数の極のゼロをプロットした図130 である。この極のゼロ
のプロット図130 は単位円132 の上半分を示し、虚数軸134 と実数軸136 を含ん
でいる。単位円132 上の３つのゼロ138 は、９００ｋＨｚ乃至１．６７ＭＨｚの
ストップバンド周波数上にひろがっている。３つのゼロ138 は、第１、第２、第
３のジャマーフィルタ38、34および30から発生され、最大ジャマー減衰のために
単位円132 上に配置される。６３０ｋＨｚにおけるパスバンドのエッジ付近に配
置された２つの極140 はパスバンドドループを補償し、フィルタ位相応答特性を
等化するのを助ける。２つの極140 はＩＩＲ等化フィルタセクション18から発生
される。実数軸136 上の２つのゼロ142 はさらにパスバンドドループを補償する
のを助け、それらはＦＩＲ等化フィルタ20から発生される。
タルフィルタの伝達関数の極のゼロをプロットした図130 である。この極のゼロ
のプロット図130 は単位円132 の上半分を示し、虚数軸134 と実数軸136 を含ん
でいる。単位円132 上の３つのゼロ138 は、９００ｋＨｚ乃至１．６７ＭＨｚの
ストップバンド周波数上にひろがっている。３つのゼロ138 は、第１、第２、第
３のジャマーフィルタ38、34および30から発生され、最大ジャマー減衰のために
単位円132 上に配置される。６３０ｋＨｚにおけるパスバンドのエッジ付近に配
置された２つの極140 はパスバンドドループを補償し、フィルタ位相応答特性を
等化するのを助ける。２つの極140 はＩＩＲ等化フィルタセクション18から発生
される。実数軸136 上の２つのゼロ142 はさらにパスバンドドループを補償する
のを助け、それらはＦＩＲ等化フィルタ20から発生される。
【００４９】 図６は、図１のプログラム可能なデジタルフィルタ10を使用し、本発明の教
示にしたがって構成された移動トランシーバ170 の概略図である。トランシーバ
170 は、左から右に向かって、アンテナ150 、デュプレクサ152 、ＲＦ−ＩＦ混
合回路174 、デルタシグマアナログデジタル変換器（ΔΣ ＡＤＣ）176 、デジ
タルフィルタ172 およびベースバンドプロセッサ／復調器24' を含んでいる。ベ
ースバンドプロセッサ／復調器24' の出力は送信セクション180 に供給され、そ
れの出力はデュプレクサ152 に接続される。基準周波数発生回路154 はＲＦ−Ｉ
Ｆ混合回路174 、ΔΣ ＡＤＣ176 、デジタルフィルタ172 およびベースバンド
プロセッサ／復調器24' に接続され、必要な基準周波数をそれに供給する。
示にしたがって構成された移動トランシーバ170 の概略図である。トランシーバ
170 は、左から右に向かって、アンテナ150 、デュプレクサ152 、ＲＦ−ＩＦ混
合回路174 、デルタシグマアナログデジタル変換器（ΔΣ ＡＤＣ）176 、デジ
タルフィルタ172 およびベースバンドプロセッサ／復調器24' を含んでいる。ベ
ースバンドプロセッサ／復調器24' の出力は送信セクション180 に供給され、そ
れの出力はデュプレクサ152 に接続される。基準周波数発生回路154 はＲＦ−Ｉ
Ｆ混合回路174 、ΔΣ ＡＤＣ176 、デジタルフィルタ172 およびベースバンド
プロセッサ／復調器24' に接続され、必要な基準周波数をそれに供給する。
【００５０】 デジタルフィルタ172 は、左から右に向かって、デジタル下方変換器および
サンプルレート減少回路184 、利得ステップ回路186 、プログラム可能なデジタ
ルフィルタ10およびサンプルレート変換回路182 を含んでいる。
サンプルレート減少回路184 、利得ステップ回路186 、プログラム可能なデジタ
ルフィルタ10およびサンプルレート変換回路182 を含んでいる。
【００５１】 動作時に、アンテナ150 は無線送受信のために使用される。デュプレクサ152 は送受信のためにアンテナ150 の二重使用を容易にする。アンテナ150 による
無線周波数（ＲＦ）信号の受信時、デュプレクサ152 は受信された信号をＲＦ−
ＩＦ混合回路174 に導き、ここにおいてＲＦ信号がＩＦ信号に変換される。ＲＦ
−ＩＦ混合回路174 の構成は技術的に知られている。
無線周波数（ＲＦ）信号の受信時、デュプレクサ152 は受信された信号をＲＦ−
ＩＦ混合回路174 に導き、ここにおいてＲＦ信号がＩＦ信号に変換される。ＲＦ
−ＩＦ混合回路174 の構成は技術的に知られている。
【００５２】 結果的に得られたＩＦ信号は、ΔΣ ＡＤＣ176 に入力され、ここにおいて
それはデジタル信号に変換される。ΔΣ ＡＤＣ176 は１ビットデジタルアナロ
グ変換器（示されていない）と直列のデルタシグマ変調器を含み、その構成は技
術的によく知られている。ΔΣ ＡＤＣ176 は、望ましくない歪みが比較的高い
周波数のＩＦ信号をデジタル信号に変換した結果生じないようにするために高い
ダイナミックレンジを有するように選択される。ΔΣ ＡＤＣ176 は、デジタル
ＩＦ周波数信号をデジタルフィルタ172 に出力する。
それはデジタル信号に変換される。ΔΣ ＡＤＣ176 は１ビットデジタルアナロ
グ変換器（示されていない）と直列のデルタシグマ変調器を含み、その構成は技
術的によく知られている。ΔΣ ＡＤＣ176 は、望ましくない歪みが比較的高い
周波数のＩＦ信号をデジタル信号に変換した結果生じないようにするために高い
ダイナミックレンジを有するように選択される。ΔΣ ＡＤＣ176 は、デジタル
ＩＦ周波数信号をデジタルフィルタ172 に出力する。
【００５３】 デジタルフィルタ172 において、デジタルＩＦ周波数信号は、下方変換およ
びサンプルレート減少回路184 によってベースバンド周波数に下方変換される。
この下方変換およびサンプルレート減少回路184 はまたデジタルＩＦ周波数信号
をデジタル同位相（Ｉ）および直角位相（Ｑ）信号に分離する。結果的に得られ
たデジタルＩおよびＱベースバンド信号の利得は、利得ステップ回路186 におい
て調節される。利得ステップ回路はベースバンドプロセッサ／復調器78に接続さ
れる。
びサンプルレート減少回路184 によってベースバンド周波数に下方変換される。
この下方変換およびサンプルレート減少回路184 はまたデジタルＩＦ周波数信号
をデジタル同位相（Ｉ）および直角位相（Ｑ）信号に分離する。結果的に得られ
たデジタルＩおよびＱベースバンド信号の利得は、利得ステップ回路186 におい
て調節される。利得ステップ回路はベースバンドプロセッサ／復調器78に接続さ
れる。
【００５４】 続いて、プログラム可能なデジタルフィルタ10は、利得調節されたＩおよび
Ｑデジタルベースバンド信号中のジャマー信号およびその他の望ましくない信号
を減衰させる。このプログラム可能なデジタルフィルタ188はまた、デジタルフ
ィルタの複合位相応答特性を等化し、パスバンドドループを補償し、利得調節さ
れたＩおよびＱデジタルベースバンド信号中に存在する任意のＤＣオフセットを
除去するように設計されている。プログラム可能なデジタルフィルタの電力効率
的な設計はトランシーバ170 に対する設計制約を緩和するのを助け、その実施を
容易にする。
Ｑデジタルベースバンド信号中のジャマー信号およびその他の望ましくない信号
を減衰させる。このプログラム可能なデジタルフィルタ188はまた、デジタルフ
ィルタの複合位相応答特性を等化し、パスバンドドループを補償し、利得調節さ
れたＩおよびＱデジタルベースバンド信号中に存在する任意のＤＣオフセットを
除去するように設計されている。プログラム可能なデジタルフィルタの電力効率
的な設計はトランシーバ170 に対する設計制約を緩和するのを助け、その実施を
容易にする。
【００５５】 濾波されたＩおよびＱ信号は、プログラム可能なデジタルフィルタ188からサ
ンプルレート変換回路182 に出力される。このサンプルレート変換回路182 では
、ＩおよびＱ信号のサンプルレートがチップレート、すなわちＣＨＩＰ×８に変
換され、ベースバンドプロセッサ／復調器24' においてデスプレッドし、さらに
処理するための準備を整えられる。サンプルレート変換回路182 はデジタルフィ
ルタ172 の出力をベースバンドプロセッサ／復調器24' でのチップレートにレー
ト整合する。
ンプルレート変換回路182 に出力される。このサンプルレート変換回路182 では
、ＩおよびＱ信号のサンプルレートがチップレート、すなわちＣＨＩＰ×８に変
換され、ベースバンドプロセッサ／復調器24' においてデスプレッドし、さらに
処理するための準備を整えられる。サンプルレート変換回路182 はデジタルフィ
ルタ172 の出力をベースバンドプロセッサ／復調器24' でのチップレートにレー
ト整合する。
【００５６】 ベースバンドプロセッサ／復調器24' はまた、ベースバンドプロセッサ／復
調器24' 中の、レジスタのようなメモリ（図１の26参照）からプログラム可能な
係数をプログラム可能なデジタルフィルタ10に供給する。さらに、ベースバンド
プロセッサ／復調器24' は、音声または他の情報のようなデータを送信セクショ
ン180 に出力する。
調器24' 中の、レジスタのようなメモリ（図１の26参照）からプログラム可能な
係数をプログラム可能なデジタルフィルタ10に供給する。さらに、ベースバンド
プロセッサ／復調器24' は、音声または他の情報のようなデータを送信セクショ
ン180 に出力する。
【００５７】 送信セクション180 はミキサ、上方変換器、フィルタ等（示されていない）
を含み、当業者によく知られている技術により構成されてもよい。送信セクショ
ン180 は、ベースバンドプロセッサ／復調器24' から出力された信号を無線送信
のために処理する。処理された信号は、デュプレクサ152 によってアンテナ150
を介して送信される。
を含み、当業者によく知られている技術により構成されてもよい。送信セクショ
ン180 は、ベースバンドプロセッサ／復調器24' から出力された信号を無線送信
のために処理する。処理された信号は、デュプレクサ152 によってアンテナ150
を介して送信される。
【００５８】 ＲＦ−ＩＦミキサ174 には、基準周波数発生回路154 により供給されるＩＦ
クロック信号190 が必要である。ΔΣ ＡＤＣ176 には、このΔΣ ＡＤＣ176
から出力された信号のサンプルレートに対応するＦΔΣの周波数を有するＦΔΣ
クロック信号192 が必要である。この実施形態では、ＦΔΣはＣＤＭＡ（符号分
割多重アクセス）信号に対して６０乃至８０ＭＨｚの範囲の値である。
クロック信号190 が必要である。ΔΣ ＡＤＣ176 には、このΔΣ ＡＤＣ176
から出力された信号のサンプルレートに対応するＦΔΣの周波数を有するＦΔΣ
クロック信号192 が必要である。この実施形態では、ＦΔΣはＣＤＭＡ（符号分
割多重アクセス）信号に対して６０乃至８０ＭＨｚの範囲の値である。
【００５９】 ＦΔΣクロック信号192 はまた基準周波数発生回路154 により供給される。
同様に、基準周波数発生回路154 はＦΔΣ／６クロック信号156 、ＦΔΣ／２ク
ロック信号158 およびＣＨＩＰ×８（チップレート）クロック信号160 をサンプ
ルレート変換回路182 に供給する。ＣＨＩＰ×８クロック信号160 はまたベース
バンドプロセッサ／復調器24' に供給される。
同様に、基準周波数発生回路154 はＦΔΣ／６クロック信号156 、ＦΔΣ／２ク
ロック信号158 およびＣＨＩＰ×８（チップレート）クロック信号160 をサンプ
ルレート変換回路182 に供給する。ＣＨＩＰ×８クロック信号160 はまたベース
バンドプロセッサ／復調器24' に供給される。
【００６０】 基準周波数発生回路154 は当業者によって１以上の直接デジタルシンセサイ
ザおよび、または電圧温度補償結晶発振器（ＶＣ−ＴＣＸＯ）のような位相ロッ
クループおよび周波数基準装置により構成されてもよい。
ザおよび、または電圧温度補償結晶発振器（ＶＣ−ＴＣＸＯ）のような位相ロッ
クループおよび周波数基準装置により構成されてもよい。
【００６１】 トランシーバ170 は、デジタルドメインにおいて電力効率的なデジタルフィ
ルタ172 を介して利得調節、混合および濾波機能を行い、その結果寸法およびエ
ネルギ消費において大きな利点が得られる。さらに、通常のアナログ形態に固有
の利得および位相不整合問題がトランシーバ170 において実効的に除去される。
ルタ172 を介して利得調節、混合および濾波機能を行い、その結果寸法およびエ
ネルギ消費において大きな利点が得られる。さらに、通常のアナログ形態に固有
の利得および位相不整合問題がトランシーバ170 において実効的に除去される。
【００６２】 サンプルレート変換回路182 として使用されることのできるサンプルレート
変換回路の構成は技術的に知られている。しかしながら、好ましい実施形態では
、サンプルレート変換回路182 は、本出願人にその権利が譲渡され、ここにおい
て参考文献とされている米国特許出願第09/119,073号明細書（“LOW-POWER SAMP
LE RATE CONVERTER ” Mathe氏らにより1998年 7月10日出願）の教示にしたがっ
て構成されている。
変換回路の構成は技術的に知られている。しかしながら、好ましい実施形態では
、サンプルレート変換回路182 は、本出願人にその権利が譲渡され、ここにおい
て参考文献とされている米国特許出願第09/119,073号明細書（“LOW-POWER SAMP
LE RATE CONVERTER ” Mathe氏らにより1998年 7月10日出願）の教示にしたがっ
て構成されている。
【００６３】 以上、ここにおいて特定の適用の特定の実施形態を参照して本発明を説明し
てきた。当業者は、本発明の技術的範囲内における付加的な修正、適用および実
施形態を認識するであろう。
てきた。当業者は、本発明の技術的範囲内における付加的な修正、適用および実
施形態を認識するであろう。
【００６４】 したがって、添付された特許請求の範囲は、本発明の技術的範囲内のこのよ
うな適用、修正および実施形態の任意または全てのものをカバーするものである
。
うな適用、修正および実施形態の任意または全てのものをカバーするものである
。
【図１】 本発明の教示にしたがって構成されたプログラム可能なデジタルフィルタのブ
ロック図。
ロック図。
【図２】 図１のハイパスフィルタのさらに詳細なブロック図。
【図３】 図１のＦＩＲジャマーフィルタセクションのＦＩＲジャマーフィルタとＦＩＲ
等化フィルタのアーキテクチャを示すブロック図。
等化フィルタのアーキテクチャを示すブロック図。
【図４】 図１のＩＩＲ等化フィルタセクションのＩＩＲ等化フィルタのアーキテクチャ
を示すブロック図。
を示すブロック図。
【図５】 ハイパスフィルタを含まない図１のプログラム可能なデジタルフィルタの伝達
関数の極のゼロをプロットした図。
関数の極のゼロをプロットした図。
【図６】 図１のプログラム可能なデジタルフィルタを使用する、本発明の教示にしたが
って構成された移動トランシーバの概略図。
って構成された移動トランシーバの概略図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 3/06 Ｈ０４Ｂ 3/06 Ｃ 7/005 7/005 7/26 7/26 Ｃ (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ
Claims (47)
- 【請求項１】 入力信号を受信し、第１の伝達関数を有する第１の有限イン
パルス応答フィルタセクションと、 第２の伝達関数を有する前記第１の有限インパルス応答フィルタセクションに
接続された無限インパルス応答フィルタセクションと、 前記無限インパルス応答フィルタセクションに接続され、プログラム可能なデ
ジタルフィルタによる前記入力信号の受信に応答して濾波された出力信号を出力
し、第３の伝達関数を有する第２の有限インパルス応答フィルタセクションと、 前記第１、第２または第３の伝達関数におけるプログラム可能な係数を供給す
る手段とを具備しているプログラム可能なデジタルフィルタ。 - 【請求項２】 前記第１、第２および第３の伝達関数の係数は２の累乗であ
る請求項１記載のプログラム可能なデジタルフィルタ。 - 【請求項３】 前記第１、第２および第３の伝達関数は単位円上におけるゼ
ロの位置決めを容易にし、前記ゼロはストップバンド周波数上にひろがり、前記
単位円の実数軸上の付加的なゼロはパスバンドのドループを補償し、パスバンド
エッジ付近の極はパスバンドドループを補償してフィルタ位相応答特性を等化す
る請求項１記載のプログラム可能なデジタルフィルタ。 - 【請求項４】 前記第１の伝達関数は、第１のプログラム可能な係数を有し
ている請求項１記載のプログラム可能なデジタルフィルタ。 - 【請求項５】 前記第２の伝達関数は、第２のプログラム可能な係数を有し
ている請求項４記載のプログラム可能なデジタルフィルタ。 - 【請求項６】 前記第３の伝達関数は、第３のプログラム可能な係数を有し
ている請求項５記載のプログラム可能なデジタルフィルタ。 - 【請求項７】 前記プログラム可能な係数を供給する手段は、制御信号を供
給する制御手段を含んでいる請求項６記載のプログラム可能なデジタルフィルタ
。 - 【請求項８】 前記プログラム可能な係数を供給する手段は、前記制御信号
に応答して前記第１、第２および第３のプログラム可能な係数の少なくとも1つ
を供給するレジスタ手段を含んでいる請求項７記載のプログラム可能なデジタル
フィルタ。 - 【請求項９】 前記第１の有限インパルス応答フィルタセクションに入力を
供給するハイパスフィルタセクションをさらに含んでいる請求項７記載のプログ
ラム可能なデジタルフィルタ。 - 【請求項１０】 前記制御手段からのバイパス制御信号に応答して前記ハイ
パスフィルタを選択的にバイパスするマルチプレクサをさらに含んでいる請求項
９記載のプログラム可能なデジタルフィルタ。 - 【請求項１１】 前記制御手段は、前記入力信号中に生じたバイアスに応答
して前記バイパス制御信号を発生するプロセッサを含んでいる請求項１０記載の
プログラム可能なデジタルフィルタ。 - 【請求項１２】 前記第１の有限インパルス応答フィルタセクションは、前
記入力信号中の通信ジャマー信号を除去する第１のジャマーフィルタ、第２のジ
ャマーフィルタおよび第３のジャマーフィルタを含んでいる請求項７記載のプロ
グラム可能なデジタルフィルタ。 - 【請求項１３】 前記第１、第２または第３のジャマーフィルタは、前記第
１のプログラム可能な係数を含む伝達関数を有している請求項１２記載のプログ
ラム可能なデジタルフィルタ。 - 【請求項１４】 前記第１、第２および第３のジャマーフィルタは、前記第
１のプログラム可能な係数、第４のプログラム可能な係数および第５のプログラ
ム可能な係数をそれぞれ有する第１、第２および第３のジャマーフィルタ伝達関
数を有している請求項１２記載のプログラム可能なデジタルフィルタ。 - 【請求項１５】 前記有限インパルス応答フィルタセクションはさらに、前
記第１、第２および第３のジャマーフィルタの各出力において第１のビット切取
り回路、第２のビット切取り回路および第３のビット切取り回路をそれぞれ含ん
でいる請求項１２記載のプログラム可能なデジタルフィルタ。 - 【請求項１６】 前記第１、第２および第３のビット切取り回路は、３つの
最上位ビットと３つの最下位ビットとを入力コードワードから除去する手段を含
んでいる請求項１５記載のプログラム可能なデジタルフィルタ。 - 【請求項１７】 前記第１のビット切取り回路は、前記第１のジャマーフィ
ルタの出力に直列に接続されている請求項１６記載のプログラム可能なデジタル
フィルタ。 - 【請求項１８】 前記第２のビット切取り回路は、前記第１のジャマーフィ
ルタと前記第２のジャマーフィルタとの間に直列に接続されている請求項１６記
載のプログラム可能なデジタルフィルタ。 - 【請求項１９】 前記第３のビット切取り回路は、前記第２のジャマーフィ
ルタと前記第３のジャマーフィルタとの間に直列に接続されている請求項１６記
載のプログラム可能なデジタルフィルタ。 - 【請求項２０】 前記第１のインパルス応答フィルタセクションは、前記第
３のジャマーフィルタに接続された出力を有する選択的に付勢されるハイパスフ
ィルタを含んでいる請求項１６記載のプログラム可能なデジタルフィルタ。 - 【請求項２１】 前記第１のジャマーフィルタは伝達関数： １６＋ｂ1 ｚ-1＋１６ｚ-2 によって特徴付けられ、ここでｚはｚドメインにおける複素変数であり、ｂ1 は
前記第１の係数である請求項１６記載のプログラム可能なデジタルフィルタ。 - 【請求項２２】 前記第２のジャマーフィルタは伝達関数： ８＋ｂ2 ｚ-1＋８ｚ-2 によって特徴付けられ、ここでｚはｚドメインにおける複素変数であり、ｂ2 は
前記第４の係数である請求項１６記載のプログラム可能なデジタルフィルタ。 - 【請求項２３】 前記第３のジャマーフィルタは伝達関数： ４＋ｂ3 ｚ-1＋４ｚ-2 によって特徴付けられ、ここでｚはｚドメインにおける複素変数であり、ｂ3 は
前記第５の係数である請求項１６記載のプログラム可能なデジタルフィルタ。 - 【請求項２４】 前記無限インパルス応答フィルタセクションは、第１の等
化フィルタおよび第２の等化フィルタを含んでいる請求項６記載のプログラム可
能なデジタルフィルタ。 - 【請求項２５】 前記第１の等化フィルタの入力は、前記第１の有限インパ
ルス応答フィルタセクションの出力に接続されている請求項２４記載のプログラ
ム可能なデジタルフィルタ。 - 【請求項２６】 前記第１または第２の等化フィルタは、前記第２のプログ
ラム可能な係数を含む伝達関数を有している請求項２４記載のプログラム可能な
デジタルフィルタ。 - 【請求項２７】 前記第１の等化フィルタは伝達関数： ６４／（６４＋ａ11ｚ-1＋ａ12ｚ-2） によって特徴付けられ、ここでｚはｚドメインにおける複素変数であり、ａ11は
前記第２のプログラム可能な係数であり、ａ12は第６のプログラム可能な係数で
ある請求項２４記載のプログラム可能なデジタルフィルタ。 - 【請求項２８】 前記第２の等化フィルタは前記第１の等化フィルタの出力
に接続された入力を有し、伝達関数： ３２／（３２＋ａ21ｚ-1＋１６ｚ-2） によって特徴付けられ、ここでｚはｚドメインにおける複素変数であり、ａ21は
第７のプログラム可能な係数であり、ａ12は第７のプログラム可能な係数である
請求項２４記載のプログラム可能なデジタルフィルタ。 - 【請求項２９】 前記第２の有限インパルス応答フィルタセクションは伝達
関数： −８＋ｂ4 ｚ-1−８ｚ-2 によって特徴付けられ、ここでｚはｚドメインにおける複素変数であり、ｂ4 は
前記第３のプログラム可能な係数である請求項６記載のプログラム可能なデジタ
ルフィルタ。 - 【請求項３０】 前記出力信号中のバイアスを除去し、前記出力信号の利得
を調節するバイアスおよび利得補正回路を含んでいる請求項６記載のプログラム
可能なデジタルフィルタ。 - 【請求項３１】 前記バイアスおよび利得補正回路は、バイアスを前記出力
信号から減算し、それに応答してオフセット補償信号を供給する減算器を含んで
いる請求項３０記載のプログラム可能なデジタルフィルタ。 - 【請求項３２】 前記バイアスおよび利得補正回路はさらに、予め定められ
た数の最下位ビットを前記オフセット補償信号中のコードワードから除去し、そ
れに応答してビット補正信号を供給する手段を含んでいる請求項３１記載のプロ
グラム可能なデジタルフィルタ。 - 【請求項３３】 前記予め定められた数は６である請求項３１記載のプログ
ラム可能なデジタルフィルタ。 - 【請求項３４】 前記バイアスおよび利得補正回路はさらに、前記ビット補
正信号をプログラム可能な係数により乗算し、それに応答して利得調節された信
号を供給する乗算器を含んでいる請求項３２記載のプログラム可能なデジタルフ
ィルタ。 - 【請求項３５】 前記バイアスおよび利得補正回路はさらに、第１の予め定
められた数の最下位ビットおよび第２の予め定められた数の最上位ビットを前記
利得調節された信号の中のコードワードから除去し、それに応答してプログラム
可能なデジタル出力フィルタ出力信号を供給する手段を含んでいる請求項３４記
載のプログラム可能なデジタルフィルタ。 - 【請求項３６】 前記第１の予め定められた数は３であり、前記第２の予め
定められた数は４である請求項３５記載のプログラム可能なデジタルフィルタ。 - 【請求項３７】 第１の周波数を有する無線信号を受信するアンテナと、 前記無線信号を混合して中間周波数信号を生成するミキサと、 前記中間周波数信号をデジタル中間周波数信号に変換するデルタシグマアナロ
グデジタル変換器と、 前記デジタル中間周波数信号をデジタルベースバンド信号に変換するデジタル
フィルタと、 前記デジタルベースバンド信号を処理するベースバンドプロセッサとを具備し
ている通信システム受信機。 - 【請求項３８】 前記デジタルフィルタは、入力信号を受信し、第１のプロ
グラム可能な係数を有する第１の伝達関数を有する第１の有限インパルス応答フ
ィルタセクションを含んでいる請求項３７記載の通信システム受信機。 - 【請求項３９】 前記デジタルフィルタはさらに、第２のプログラム可能な
係数を有する第２の伝達関数を有する前記第１の有限インパルス応答フィルタセ
クションに接続された無限インパルス応答フィルタセクションを含んでいる請求
項３８記載の通信システム受信機。 - 【請求項４０】 前記デジタルフィルタはさらに、前記無限インパルス応答
フィルタセクションに接続され、プログラム可能なデジタルフィルタによる前記
入力信号の受信に応答して濾波された出力信号を出力し、第３のプログラム可能
な係数を有する第３の伝達関数を有する第２の有限インパルス応答フィルタセク
ションを含んでいる請求項３９記載の通信システム受信機。 - 【請求項４１】 前記ベースバンドプロセッサは、前記デジタルベースバン
ド信号を復調および、またはデスプレッドする手段を含んでいる請求項３７記載
の通信システム受信機。 - 【請求項４２】 前記デジタルフィルタは、前記デジタルベースバンド信号
中のジャマー信号を排除する手段を含んでいる請求項３７記載の通信システム受
信機。 - 【請求項４３】 前記デジタルフィルタは、サンプルレート変換器を含んで
いる請求項３７記載の通信システム受信機。 - 【請求項４４】 前記デジタルフィルタは、前記デジタルベースバンド信号
中のバイアスを除去する手段を含んでいる請求項３７記載の通信システム受信機
。 - 【請求項４５】 前記デジタルフィルタは、前記デジタルベースバンド信号
中の利得を調節する手段を含んでいる請求項３７記載の通信システム受信機。 - 【請求項４６】 無線信号を受信するアンテナと、 前記無線信号を混合して中間周波数信号を生成するミキサと、 前記中間周波数信号をデジタル中間周波数信号に変換するデルタシグマアナロ
グデジタル変換器と、 前記デジタル中間周波数信号をデジタルベースバンド信号に変換するデジタル
フィルタと、 前記デジタルベースバンド信号を処理し、信号を出力するベースバンドプロセ
ッサと、 前記信号を送信する送信機とを具備しているトランシーバ。 - 【請求項４７】 第１の伝達関数を有し、それに応答して第１の信号を供給
する第１の有限インパルス応答フィルタセクションによってデジタル信号におい
て動作し、 無限インパルス応答フィルタセクションによって前記第１の出力を濾波し、前
記第１の有限インパルス応答フィルタセクションが第２の伝達関数を有し、それ
に応答して第２の信号を供給し、 第３の伝達関数を有する第２の有限インパルス応答フィルタセクションによる
前記第２の信号の受信に応答して濾波された出力信号を出力し、 前記第１、第２または第３の伝達関数におけるプログラム可能な係数を供給す
るステップを含んでいるデジタル信号濾波方法。
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