CN100397789C - 带通德尔塔西格马舍位器和多位数字信号的舍位方法 - Google Patents

带通德尔塔西格马舍位器和多位数字信号的舍位方法 Download PDF

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Abstract

一种带通德尔塔西格马舍位器，该舍位器将多位数字输入信号舍位为具有选择的数量的数字输入信号的最高有效数据位的数字输出信号(24)，以及一种多位数字信号的舍位方法。输入信号(10)被符号扩展(11)。输入信号的剩余的最低有效数据位(3)，(a)时间延迟(26)等于在连续的输入信号间的时间的一段时间，并且乘以关于选择的频率与输入信号的频率的比的数(30)，并且相乘结果加(32)到输入信号的符号扩展(11)，以及(b)时间延迟等于在连续的输入信号间的时间的两倍的一段时间，并且在反相(28)后加(32)到输入信号的符号扩展。

Description

带通德尔塔西格马舍位器和多位数字信号的舍位方法
技术领域
本发明一般涉及射频传输，而具体涉及一种通过降低多位数字信号的位来降低射频传输中的噪声的德尔塔西格马舍位器(delta sigma truncator)，并且涉及用于降低噪声的多位数字信号的舍位方法。
背景技术
在典型无线系统如WCDMA中，带通信号处理必须满足两个主要规范：(1)带内误差矢量幅度(EVM)，以及(2)带外邻近信道泄漏比(ACLR)以及其它规范。施加在EVM和ACLR上的限制是严格的。
对于WCDMA应用，具有在5MHZ和10MHZ的带外ACLR规范和用于传输器的EVM规范。通常，在10MHZ具有强滤波，其帮助降低10MHZ ACLR规范，但5MHZ如此接近信号频带，使得5MHZ ACLR规范有些更难于满足。因为传输链中的所有模块都具有满足ACLR规范的效果，所以对于要满足的系统的所有规范，每个效果应该充分地处于规范之下。
在5MHZ的ACLR规范确定数模转换器中要求的位数。对于WCDMA应用，此数通常是9或者10位。其它规范，即EVR和10MHZ ACLR，通常可使用6位来满足。
发明内容
本发明是一种带通德尔塔西格马舍位器，其将信号有效舍位，使得6位数模转换器可用于信号处理电路中，并且满足EVM和5MHZ和10MHZ ACLR规范。该带通德尔塔西格马舍位器包括：输入装置，用于接收第一多位数字信号的序列，每个第一多位数字信号具有：多个数据位和第一数量的符号位。在该带通德尔塔西格马舍位器中还包括符号扩展装置，用于向第二多位数字信号符号扩展每个第一多位数字信号，第二多位数字信号具有与在第一多位数字信号中的数据位的数量相同数量的数据位，以及第二数量的符号位。根据本发明构造的带通德尔塔西格马舍位器还包括输出装置，用于从每个单独关联第二多位数字信号之一以及每个具有如在关联的第二多位数字信号中相同数量的数据位的第三多位数字信号的序列，提供：每个具有选择的数量的第三多位数字信号的最高有效数据位的第四多位数字信号的序列，以及每个具有剩余数量的第三多位数字信号的最低有效数据位的第五多位数字信号的序列。在该带通德尔塔西格马舍位器中还包括延迟装置，用于：将每个第五多位数字信号延迟一段时间，该时间等于在连续的第一多位数字信号间的时间，以及将每个第五多位数字信号延迟一段时间，该时间等于在连续的第一多位数字信号间时间的两倍，并且将第五多位数字信号反相，第五多位数字信号已被延迟等于在连续的第一多位数字信号间时间的两倍的一段时间。以关于选择的频率与第一多位数字信号的频率的比的乘数乘延迟一段时间的每个第五多位数字信号，该时间等于在连续的第一多位数字信号间的时间，以扩展第六多位数字信号的序列，第六多位数字信号的数据位的数量是在第五多位数字信号中的数据位的数量和乘数的乘积。根据本发明构造的带通德尔塔西格马舍位器，还包括求和装置，用于向每个第二多位数字信号增加：第五多位数字信号，其已被延迟一段时间并且被反相，该时间等于在连续的第一多位数字信号间的时间的两倍，以及第六多位数字信号，以扩展第三多位数字信号的序列。
根据本发明的一种多位数字信号的舍位方法，包括以下步骤：提供第一多位数字信号的序列，每个第一多位数字信号具有：多个数据位，和第一数量的符号位；并且将每个第一多位数字信号符号扩展到第二多位数字信号，第二多位数字信号具有：与在第一多位数字信号中的数据位的数量相同数量的数据位，以及第二数量的符号位。该方法也包括步骤：为了扩展第三多位数字信号，每个第三多位数字信号单独关联于第二多位数字信号之一，并且每个第三多位数字信号具有如在关联的第二多位数字信号中相同数量的数据位，向每个第二多位数字信号增加：多位数字信号，其已经：从选择的数量的第三多位数字信号的最低有效位扩展，并且延迟一段时间并且反相，该时间等于在连续的第一多位数字信号间的时间，以及多位数字信号，其已经：从选择的数量的第三多位数字信号的最低有效位扩展，并且延迟等于在连续的第一多位数字信号间的时间的一段时间，且乘以关于选择的频率与第一多位数字信号的频率的比的乘数。从第三多位数字信号扩展第四数字信号的序列，每个第四数字信号的序列具有选择的数量的第三多位数字信号的最高有效数据位。
附图说明
图1是根据本发明构造的带通德尔塔西格马舍位器的框图。
图2说明直接舍位到6位的信号的数据的噪声电平。
图3说明由根据本发明构造的带通德尔塔西格马舍位器舍位到6位的数据的噪声电平。
具体实施方式
参照图1，根据本发明构造的带通德尔塔西格马舍位器包括输入装置，用于接收第一多位数字信号的序列，每个信号具有多个数据位和第一数量的符号位。这样的装置表示为输入端20，其例如连接到带通处理器(未显示)，从带通处理器提供第一多位数字信号的序列。
本发明的带通德尔塔西格马舍位器也包括符号扩展装置，用于将每个第一多位数字信号符号扩展到第二多位数字信号，其具有与在第一多位数字信号中的数据位的数量相同数量的数据位和第二数量的符号位。这样的装置可以是传统构造和操作的符号扩展器22。如在以下将变清楚的，在根据本发明修改第一多位数字信号时，符号扩展功能用于检测上溢或下溢。
图1带通德尔塔西格马舍位器还包括输出装置，用于从每个单独关联第二多位数字信号之一以及每个具有如在关联的第二多位数字信号中的相同数量的数据位的第三多位数字信号的序列，提供每个具有选择数量的第三多位数字信号的最高有效数据位的第四多位数字信号的序列、以及每个具有剩余数量的第三多位数字信号的最低有效数据位的第五多位数字信号的序列。这样的输出装置表示为输出端24，其例如连接到数模转换器(不显示)，向数模转换器提供第四多位数字信号。以下解释扩展第三多位数字信号的序列的方式。
同样包括在图1中，带通德尔塔西格马舍位器是延迟装置，用于将每个第五多位数字信号延迟一段时间，该时间等于在连续的第一多位数字信号间的时间，以及用于将每个第五多位数字信号延迟一段时间，该时间等于在连续的第一多位数字信号间的时间的两倍，并且将第五多位数字信号反相，该信号已延迟一段时间，该时间等于在连续的第一多位数字信号间的时间的两倍。对被描述的本发明的实施例，这样的装置包括：数字延迟电路26，其用于将每个第五多位数字信号延迟一段时间，该时间等于在连续的第一多位数字信号间的时间；以及数字延迟和反相器电路28，用于另外将由数字延迟电路26延迟的每个第五多位数字信号延迟一段时间，该时间等于在连续的第一多位数字信号间的时间，并且将另外延迟的第五多位数字信号反相。数字延迟电路26以及数字延迟和反相器电路28可以是传统的构造和操作。
图1带通德尔塔西格马舍位器还包括乘法装置，用于以关于选择频率与由第一多位数字信号的频率的比的乘数乘延迟一段时间的每个第五多位数字信号，该时间等于在连续的第一多位数字信号间的时间，并且扩展第六多位数字信号的序列，第六多位数字信号的数据位的数量是在第五多位数字信号中的数据位的数量和乘数的乘积。尤其是，由传统构造和操作的乘法器30乘通过延迟电路26延迟的每个第五多位数字信号。
一种根据本发明构造的带通德尔塔西格马舍位器，该舍位器还包括求和装置，其用于向通过符号扩展器22交付的每个第二多位数字信号增加第五多位数字信号、以及扩展第三多位数字信号序列的第六多位数字信号，该第五多位数字信号已延迟一段时间且已反相，该时间等于在连续的第一多位数字信号间的时间的两倍。这样的求和装置可以是传统构造和操作的求和电路32。
一种根据本发明构造的带通德尔塔西格马舍位器，最好包括在求和电路32和输出端24间的装置，用于确定求和电路的输出值也就是第三多位数字信号是否大于第一值或小于第二值的任何一种。这样的装置可以是传统构造和操作的上溢/下溢检测器34。上溢/下溢检测器34用于防止德尔塔西格马舍位器变得不稳定。
如上所示，对于：
5MHZ ACLR规范，在信号处理电路中要求10位数模转换器；
10MHZ ACLR规范，6位数模转换器可用于信号处理中，因为信号能在位于德尔塔西格马舍位器下游的低通滤波器被舍位；以及
EVM规范，6位数模转换器可用于信号处理中。
在优选的信号处理电路中，数模转换器是6位单元。简单地降低每个输入的10位数字信号的四个最低有效位导致6位分辨率，其对要求10位分辨率的5MHZ ACLR规范是不适当的。
对于根据在本发明中构造的带通德尔塔西格马舍位器的选择的WCDMA应用：
(a)供给输入端20的每个第一多位数字信号是具有9个数据位和1个符号位的10位数字信号，
(b)符号扩展器22扩展的每个第二多位数字信号是具有9个数据位和两个符号位的11位数字信号，
(c)由求和电路32扩展的每个第三多位数字信号是具有9位数据位的9位数字信号，
(d)从带通德尔塔西格马舍位器输出的每个第四多位数字信号是具有6个数据位的6位数字信号，
(e)交付到数字延迟电路26的每个第五多位数字信号是具有3个数据位的3位数字信号，
(f)乘法器30扩展的每个第六多位数字信号是具有4个数据位的4位数字信号，
(g)乘法器30的乘数是1.75，
(h)选择的频率是5MHZ，以及
(i)第一多位数字信号的频率是30MHZ。
如下得到1.75的乘数。对于在5MHZ成形的零噪声以及60MHZ的采样频率
Figure C0282986400101
2cos30°＝sqrt3＝1.73
1.73近似于1.75。
由3位数字信号的乘法器30交付到乘法器的1.75乘数，通过乘3位数字信号、减去3位数字信号，并且将结果除以4(在数字运算中的位移运算)完成：
Figure C0282986400102
上溢/下溢检测器34在从求和电路32输出的第十位变成“1”时检测上溢，并且上溢/下溢检测器34在从求和电路32输出的第十一位变成“1”时检测下溢。在检测上溢条件时，从求和电路32输出的9个数据位都变成“1”，而在检测下溢条件时(即负值)，从求和电路32输出的9个数据位都变成“0”。尽管在检测上溢条件或下溢条件时，各信号中的数据破坏，但由于这如此少地发生，所以对所有数据传输没有有意义的反作用。
图2说明直接舍位到6位的噪声电平数据。噪声电平在5MHZ远高于5MHZ ACLR规范。
图3说明由根据本发明构造的带通德尔塔西格马舍位器舍位到6位的数据的噪声电平。在5MHZ的噪声电平大约在5MHZ ACLR规范的底部，而噪声电平在更高频率移动，在这些更高频率可由滤波器去除噪声。
虽然这里已参照本发明的一示范实施例进行了说明和描述，然而，本发明没有意图限于说明和描述的细节。而是，在权利要求的等效精神和范围内而不脱离本发明，可对示范实施例进行各种修改。

Claims (10)

1.一种带通德尔塔西格马舍位器，包括：
输入装置，用于接收第一多位数字信号的序列，每个第一多位数字信号具有：
(a)多个数据位，和
(b)第一数量的符号位；
符号扩展装置，用于将每个第一多位数字信号扩展到第二多位数字信号符号，第二多位数字信号具有：
(a)与在第一多位数字信号中的数据位的数量相同数量的数据位，以及
(b)第二数量的符号位；
输出装置，用于从第三多位数字信号的序列提供下述内容，其中每个第三多位数字信号单独与第二多位数字信号之一相关联以及每个第三多位数字信号具有与所关联的第二多位数字信号中的数据位的数量相同数量的数据位：
(a)每个具有选择的数量的第三多位数字信号的最高有效数据位的第四多位数字信号的序列，以及
(b)每个具有剩余数量的第三多位数字信号的最低有效数据位的第五多位数字信号的序列；
延迟装置，用于：
(a)将每个第五多位数字信号延迟一段时间，该时间等于在连续的第一多位数字信号间的时间，以及
(b)将每个第五多位数字信号延迟一段时间，该时间等于在连续的第一多位数字信号间时间的两倍，并且将第五多位数字信号反相，第五多位数字信号已被延迟等于在连续的第一多位数字信号间时间的两倍的一段时间；
乘法装置，用于以关于选择的频率与第一多位数字信号的频率的比的乘数乘延迟一段时间的每个第五多位数字信号，该时间等于在连续的第一多位数字信号间的时间，并且扩展第六多位数字信号的序列，第六多位数字信号的数据位的数量是在第五多位数字信号中的数据位的数量和乘数的乘积；以及
求和装置，用于向每个第二多位数字信号增加：
(a)第五多位数字信号，其已被延迟一段时间并且被反相，该时间等于在连续的第一多位数字信号间的时间的两倍，以及
(b)第六多位数字信号
以扩展第三多位数字信号的序列。
2.根据权利要求1所述的带通德尔塔西格马舍位器，其中：
(a)每个第一多位数字信号是具有9个数据位和1个符号位的10位数字信号，
(b)每个第二多位数字信号是具有9个数据位和两个符号位的11位数字信号，
(c)每个第三多位数字信号是具有9个数据位的9位数字信号，
(d)每个第四多位数字信号是具有6个数据位的6位数字信号，
(e)每个第五多位数字信号是具有3个数据位的3位数字信号，
(f)每个第六多位数字信号是具有4个数据位的4位数字信号，
(g)乘数是1.75，
(h)选择的频率是5MHZ，以及
(i)第一多位数字信号的频率是30MHZ。
3.根据权利要求1所述的带通德尔塔西格马舍位器，还包括在所述的求和装置和所述的输出装置间的装置，用于确定任何第三多位数字信号的值是否是下列之一：
(a)大于第一值，以及
(b)小于第二值。
4.根据权利要求2所述的带通德尔塔西格马舍位器，还包括在所述的求和装置和所述的输出装置间的装置，该装置用于确定任何第三多位数字信号的值是否是下列之一：
(a)大于第一值，以及
(b)小于第二值。
5.根据权利要求2所述的带通德尔塔西格马舍位器，其中用于延迟且反相第五多位数字信号的所述的装置包括：
(a)数字延迟电路，用于延迟每个第五多位数字信号一段时间，该时间等于在连续的第一多位数字信号间的时间，和
(b)数字延迟和反相器电路，用于：
(1)将由所述的数字延迟电路延迟的每个第五多位数字信号另外延迟一段时间，该时间等于在连续的第一多位数字信号间的时间。
(2)将另外延迟的第五多位数字信号反相。
6.根据权利要求4所述的带通德尔塔西格马舍位器，其中所述的用于延迟且反相第五多位数字信号的装置包括：
(a)数字延迟电路，用于延迟每个第五多位数字信号一段时间，该时间等于在连续的第一多位数字信号间的时间，和
(b)数字延迟和反相器电路，用于：
(1)将由所述的数字延迟电路延迟的每个第五多位数字信号另外延迟一段时间，该时间等于在连续的第一多位数字信号间的时间。
(2)将另外延迟的第五多位数字信号反相。
7.一种多位数字信号的舍位方法，包括以下步骤：
提供第一多位数字信号的序列，每个第一多位数字信号具有：
(a)多个数据位，和
(b)第一数量的符号位；
将每个第一多位数字信号符号扩展到第二多位数字信号，第二多位数字信号具有：
(a)与在第一多位数字信号中的数据位的数量相同数量的数据位，以及
(b)第二数量的符号位；
为了扩展第三多位数字信号，每个第三多位数字信号单独关联于第二多位数字信号之一，并且每个第三多位数字信号具有与在关联的第二多位数字信号中的数量相同数量的数据位，向每个第二多位数字信号增加：
(a)第一延迟多位数字信号，其已经：
(1)从选择的数量的第三多位数字信号的最低有效位扩展，并且
(2)延迟一段时间并且反相，该时间等于在连续的第一多位数字信号间的时间的两倍，以及
(b)第二延迟多位数字信号，其已经：
(1)从选择的数量的第三多位数字信号的最低有效位扩展，并且
(2)延迟等于在连续的第一多位数字信号间的时间的一段时间，
且乘以关于选择的频率与第一多位数字信号的频率的比的乘数；以及
从第三多位数字信号扩展第四数字信号的序列，每个第四数字信号的序列具有选择的数量的第三多位数字信号的最高有效数据位。
8.根据权利要求7所述的多位数字信号的舍位方法，其中：
(a)每个第一多位数字信号是具有9个数据位和1个符号位的10位数字信号，
(b)每个第二多位数字信号是具有9个数据位和2个符号位的11位数字信号，
(c)每个第三多位数字信号是具有9个数据位的9位数字信号，
(d)每个第四多位数字信号是具有6个数据位的6位数字信号，
(e)每个第一延迟多位数字信号是具有3个数据位的3位数字信号，每个第一延迟多位数字信号已被延迟一段时间并且反相，该时间等于在连续的第一多位数字信号间的时间的两倍，
(f)每个第二延迟多位数字信号是具有4个数据位的4位数字信号，每个第二延迟多位数字信号延迟等于在连续的第一多位数字信号间的时间的一段时间，并且乘以关于选择的频率与第一多位数字信号的频率的比的乘数，
(g)乘数是1.75，
(h)选择的频率是5MHZ，以及
(i)第一多位数字信号的频率是30MHZ。
9.根据权利要求7所述的多位数字信号的舍位方法，还包括步骤，用于确定任何第三多位数字信号的值是否以下之一：
(a)大于第一值，和
(b)小于第二值。
10.根据权利要求8所述的多位数字信号的舍位方法，还包括步骤，用于确定任何第三多位数字信号的值是否以下之一：
(a)大于第一值，和
(b)小于第二值。
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