JP2002531985A - 改善された歪性能を備えたａｂ級出力ステージ - Google Patents

改善された歪性能を備えたａｂ級出力ステージ

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JP2002531985A
JP2002531985A JP2000585996A JP2000585996A JP2002531985A JP 2002531985 A JP2002531985 A JP 2002531985A JP 2000585996 A JP2000585996 A JP 2000585996A JP 2000585996 A JP2000585996 A JP 2000585996A JP 2002531985 A JP2002531985 A JP 2002531985A
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ダグラス エル スミス
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マキシム インテグレイテド プロダクツ インク
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Abstract

(57)【要約】 本発明は、従来技術のＡＢ級出力ステージの歪性能に比べて改良された歪性能を有する出力ステージを教示する。全般的概念は、出力ステージのフィードフォワード回路を低歪作動状態に常時バイアスするということである。これは、いくつかの異なる方法によってなされ得るが、それらの各々は、各自特別な回路を必要としている。例えば、一実施形態において、バイアス回路（Ｉ５、Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２、Ｉ６）は、出力ステージの出力値を無視してフィードフォワード回路（Ｑ５、Ｑ６）を低歪作動状態にするべく、ほぼ一定のバイアス電流を生成する。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、電子増幅器の設計に関する。より詳細には、本発明は、バッファ出
力回路、フィードフォワード制御回路、及びバイアス回路を有する出力ステージ
を意図するものである。応用に際し、本発明の概念は、例えば、ＡＢ級の改善さ
れた歪の出力ステージを与えるものである。
【０００２】 （背景技術） 従来技術の概要を示す図１は、トランジスタＱ１〜Ｑ４及びソース電流デバイ
スＩ１及びシンク電流デバイスＩ２を備えた４トランジスタエミッタフォロワ１
００を表わす。理解されるように、エミッタフォロワ１００は、良好な出力ステ
ージについての多くの本質的特徴を提供するため、オペアンプにおける出力バッ
ファステージとして一般に使用されている。しかしながら、電流ソースＩ１及び
Ｉ２の零入力電流の生成、並びに出力トランジスタデバイスＱ３及びＱ４の電流
増幅率によって、エミッタフォロワの出力電流Ｉefは制限される。斯かる制限は
、特に低温において、ベータＰＮＰが２０又はそれより低くなる高速の補足両極
プロセス（complementary bipolar process）にとって特に邪魔になり得る。
【０００３】 従来技術は、図１のエミッタフォロワ１００における変形及び改良である出力
バッファステージを教示する。例えば、出力電流性能は、他のエミッタフォロワ
ステージを付加することにより、しばしば改良され、低減される電圧変動及び増
加される零入力電流の必要性を犠牲にして、「３倍の」バッファをもたらす。前
記低減される電圧変動は、５ボルト以下の供給から動作しなければならない増幅
器にとって、通常許容できないものである。
【０００４】 また、前記従来技術は、４トランジスタバッファ１００の出力電流性能が、出
力エミッタフォロワコレクタ電流を、バッファ出力に並列な出力を備えた電流ミ
ラーの入力に適用することにより、改良され得ることを提案する。この出力ステ
ージは、電流ミラー増幅率に直接比例する更なる出力電流を提供し得る。しかし
ながら、バッファ出力デバイスの零入力電流の生成及び電流ミラー増幅率に匹敵
する更なる零入力電流が必要とされる。
【０００５】 従来技術の概要を示す図２は、図１のエミッタフォロワ１００における通常の
変形である一つのＡＢ級出力ステージ１５０を表わす。出力ステージ１５０は、
補完的な４トランジスタエミッタフォロワ１００、共通のエミッタトランジスタ
デバイスＱ５及びＱ６、並びにソース電流デバイスＩ３及びシンク電流デバイス
Ｉ４を備えている。ＡＢ級出力ステージ１５０は、改善された出力電流性能を提
供するが、必要とされる零入力電流を増加させ、出力電圧の変動性能を犠牲にし
ている。
【０００６】 図２の出力ステージ１５０は、以下のように作動する。電流ソースＩ３及びＩ
４は、それぞれ、エミッタフォロワデバイスＱ３及びＱ４の零入力電流をソース
及びシンクし、共通のエミッタ出力デバイスＱ５及びＱ６に零入力ベース電流を
与える。エミッタフォロワデバイスＱ３及びＱ４のコレクタにおけるシグナル電
流の全ては、共通の出力デバイスであるＱ５及びＱ６のベースを駆動するのに利
用可能である。本質的には、共通のエミッタ出力デバイスＱ５及びＱ６は、出力
においてフィードフォワード電流を提供している。
【０００７】 実際、出力ステージ１５０は、機能していない。温度及びデバイスの変化は、
共通の出力デバイスＱ５及びＱ６の零入力電流における耐え難き変動を引き起こ
す。シグナル電流増幅率を制限しない共通のエミッタ出力デバイスの零入力電流
を制御する手段が必要とされる。
【０００８】 図３に示す従来技術は、シグナル電流増幅率を制限しない態様で、共通のエミ
ッタ出力デバイスを制御する出力回路２００を表わす。不幸にも、以下に述べる
ように、出力回路２００は、質の悪い歪特性を有する。出力回路２００は、ドラ
イバＱ１０及びＱ１３に並列に接続されたＡＢ級の出力ステージ１５０と、トラ
ンジスタＱ７、Ｑ８、Ｑ１１及びＱ１２と共に電流ミラーとして作動する定電流
トランジスタＱ９及びＱ１４の補足対とを備えている。電流ミラー入力は、比較
的低電流のソース／シンクＩＲＥＦから得られる。トランジスタのサイズは、出
力対の零入力電流が、電流ミラー入力の所望の倍数になるように選択される。ま
た、定電流トランジスタＱ９及びＱ１４は、エミッタフォロワ出力デバイスＱ３
及びＱ４のコレクタ電流をソース及びシンクし、図２の電流ソースＩ３及びＩ４
の均等物として作用する。
【０００９】 出力回路２００の動作は、以下の記載を考慮すれば、より十分に理解されるで
あろう。出力電流をＶＯＵＴに接続された負荷にソースすることになる、ＶＩＮ
における入力に適用される正方向の信号を考える。負荷電流が流れ始める際、Ｑ
３を通る電流は増加する一方、Ｑ４を通る電流は減少する。Ｑ３のコレクタに入
る増加電流は、Ｑ５のベースにおいて電位を低減し、その結果、前記負荷にソー
スされる全電流に加わるＱ５電流を増加させる。Ｑ５のベースにおける減少する
電位は、Ｑ１０における電流を減少させる。これにより、Ｑ４において低減され
た電流は強化され、共通のエミッタ出力デバイスＱ６のベースにおいて、より低
い電位をもたらす。Ｑ６におけるコレクタ電流は低減され、負荷への電流のネッ
トソーシング（net sourcing）を更に強調する。Ｑ６のベースにおいて低減され
た電位もまた、Ｑ１３における電流を増加させ、回路の電流ソーシング作用を更
に強化することに留意しなければならない。
【００１０】 このように、出力回路２００は、高出力電流ドライブを提供することができる
が、トランジスタＱ５のベータ電流マルチプライヤが十分に利用されているとき
のみである。これは、Ｑ３が十分な電流負荷を有しなければならないことを意味
する。トランジスタＱ３が十分な電流負荷を有するためには、Ｑ９は、ほぼ完全
な電流ソースとして動作しなければならない。トランジスタＱ９がほぼ完全な電
流ソースとして作動するには、トランジスタＱ１０は、オンからオフの状態に遷
移しなければならない。Ｑ１０の如何なる変調も出力信号の歪を引き起こすが、
オン／オフの遷移がおそらく最大である。したがって、出力回路２００は、歪を
犠牲にして高電流増幅率を提供する。
【００１１】 従来技術を示す図４は、バッファ出力回路２５２及びフィードフォワード制御
回路２５４を備えた出力回路２５０の概要を表わす。図１〜図３の出力回路を参
照すれば、当業者はパターンがあることを認識するであろう。４トランジスタの
共通のエミッタフォロワ回路１００は、バッファ出力回路として利用され、図２
及び図３に付加された改良回路は、バッファ出力回路１００の欠陥を解決するフ
ィードフォワード制御回路である。従来技術を示す図４は、バッファリング及び
フィードフォワード制御の両方を有する出力回路に対する一つのブロック図モデ
ルを表わす。例えば、図２の出力回路１５０において、トランジスタデバイスＱ
５及びＱ６は、フィードフォワードし、出力Ｖoutにおいて更なる電流を利用可
能にする。図３の出力回路２００は、出力回路１５０内の零入力電流についての
制御の欠如を補償する粗コントローラを提供する。
【００１２】 必要とされているのは、質の悪い回路歪特性を招くことの無いフィードフォワ
ード回路の適切なバイアシングである。
【００１３】 （発明の開示） 本発明は、従来技術のＡＢ級出力ステージの歪性能に比べて改良された歪性能
を有する出力ステージを教示する。全般的概念は、出力ステージのフィードフォ
ワード回路を低歪作動状態に常時バイアスするということである。これは、いく
つかの異なる方法によってなされ得るが、それらの各々は、各自特別な回路を必
要としている。例えば、一実施形態において、バイアス回路は、出力ステージの
出力値を無視してフィードフォワード回路を低歪作動状態にするべく、ほぼ一定
のバイアス電流を生成する。
【００１４】 本発明に係る一つの出力ステージは、バッファ出力回路、フィードフォワード
制御回路及びバイアス回路を備える。前記バッファ出力回路は、信号入力、非バ
ッファ信号出力及びバッファ信号出力を有する。前記フィードフォワード制御回
路は、制御入力及び制御出力を有する。前記制御入力は、前記バッファ出力回路
の前記非バッファ信号出力に連結され、前記制御出力は、前記バッファ出力回路
の前記バッファ信号出力に連結される。前記バイアス回路は、前記フィードフォ
ワード制御回路の前記制御入力に連結されたバイアス出力を有する。
【００１５】 （本発明を実施するための最良の形態） 図１から図４は、従来技術の出力回路を示す。
【００１６】 図５は、本発明の一実施形態に係る歪が低減された出力回路３００を示す。出
力回路３００は、図１から図４に示す回路よりも優れた所定の歪特性を有する高
出力電流を提供する。他の応用例に加え、本実施形態は、オペアンプのＡＢ級出
力ステージとしての応用に好適である。
【００１７】 出力回路３００は、バッファ出力回路２５２、フィードフォワード制御回路２
５４及びバイアス回路３０２を備えている。バッファ出力回路２５２は、出力回
路３００によって出力Ｖoutで生成される出力信号から、入力Ｖinで適用される
入力信号をバッファリング又は遮断する機能によって定義される種々の形態をと
り得る。例えば、エミッタフォロワ１００は、バッファ出力回路に適切な設計で
ある。バッファ出力回路２５２は、入力信号を電力増幅し得る。或いは、バッフ
ァ出力回路２５２は、単に入力信号を遮断するのを目的とした単一のゲインを有
し得る。
【００１８】 フィードフォワード制御回路２５４は、出力Ｖoutに並列のフィードフォワー
ド電流を与える。フィードフォワード制御回路２５４の目的は、バッファ出力回
路２５２によって与えられる供給電流の欠如を補償することである。前記発明の
背景の欄で述べたように、従来技術のフィードフォワード制御回路は、高出力電
流を与えるが、フィードフォワード制御回路内のトランジスタの変調による歪の
影響を受ける。歪を減少させるには、バイアス回路３０２は、フィードフォワー
ド制御回路２５４内に生じるトランジスタの変調を引き起こす歪を防止するべく
、フィードフォワード制御回路２５４の入力を駆動する必要がある。本発明は、
種々のバイアス回路３０２を意図している。機能面において、バイアス回路３０
２は、フィードフォワード制御回路２５４を固定の制御位置にバイアスする一定
のバイアス電流ソースを与える。このようなバイアス回路３０２の特定の一例を
図７を参照して以下に記載する。或いは、機能面において、バイアス回路３０２
は、フィードフォワード出力電流の量をより正確に制御する一方、トランジスタ
変調を引き起こす歪を解決するべく、フィードバックアルゴリズムを実行し得る
。
【００１９】 図６は、本発明の他の実施形態に係る歪が低減された出力回路３５０を概略的
に表わす。出力回路３５０は、ＡＢ級の出力ステージ１５０及びバイアス回路３
０２を備えている。前述のように、ＡＢ級出力ステージ１５０は、理論的には十
分機能するが、フィードフォワードトランジスタデバイスＱ５及びＱ６の零入力
電流についての制御が欠如している点に問題がある。バイアス回路３０２は、低
歪状態で高出力電流を与えるべく、トランジスタデバイスＱ５及びＱ６を通る零
入力電流を維持制御するべく作動する。図５に関して記載したように、バイアス
回路３０２は、固定バイアス電流を単に与えるか、或いは、電流需要に従って可
変バイアス電流を与え得る。
【００２０】 図７は、本発明に係る特定の一つの出力回路４００を概略的に示す。図６と同
様に、出力回路４００は、ＡＢ級のバッファアンプ及びバイアス回路３０２を備
えている。バイアス回路３０２は、フィードフォワード電流デバイスＱ５及びＱ
６の入力に一定のバイアス電流を与える。バイアス回路３０２は、ソース電流デ
バイスＩ５及びシンク電流デバイスＩ６、デバイスＱ８及びＱ９と共に形成され
た電流ミラー内に結合された定電流トランジスタＱ７及びＱ１０、並びにトラン
ジスタＱ１１及びＱ１２に接続されたダイオードを備えている。
【００２１】 ＶＯＵＴに接続された負荷に出力電流をソースすることになる、ＶＩＮにおけ
る入力に適用される正方向の信号を考える。負荷電流が流れ始める際、Ｑ３を通
る電流は増加する一方、Ｑ４を通る電流は減少する。Ｑ３のコレクタに入る増加
電流は、Ｑ５のベースにおいて電位を低減し、その結果、前記負荷にソースされ
る全電流に加わるＱ５電流を増加させる。Ｑ５のベースにおける減少する電位は
、結果として、Ｑ４を通る電流の減少に相当するＱ９を通る電流を減少させる。
【００２２】 ここでは、本発明のいくつかの実施形態についてのみ説明したが、本発明は、
本発明の思想又は範囲から離れることの無い他の多くの特定の形態で具現化し得
ることが理解されるはずである。したがって、本実施例及び実施形態は、例示で
あって限定的なものではないと考えられ、本発明は、ここに記載した細部に制限
されるものではなく、添付した請求の範囲の範囲内で改良することができる。
【図面の簡単な説明】
【図１】 図１は、従来技術の４トランジスタエミッタフォロワを概略的に示
す。
【図２】 図２は、図１のエミッタフォロワにおける共通の変形である一つの
ＡＢ級出力ステージを概略的に示す。
【図３】 図３は、信号電流増幅率を制限しないように、共通のエミッタ出力
デバイスを制御する従来技術の出力回路を概略的に示す。
【図４】 図４は、バッファ出力回路及びフィードフォワード制御回路を備え
た従来技術の出力回路を示すブロック図である。
【図５】 図５は、本発明の一実施形態に係る出力回路を示すブロック図であ
り、該出力回路は、バッファ出力回路、フィードフォワード制御回路及びバイア
ス回路を有する。
【図６】 図６は、本発明の他の実施形態に係る歪が低減された出力回路を概
略的に示しており、該歪が低減された特別の出力回路は、ＡＢ級の出力ステージ
及びバイアス回路を備える。
【図７】 図７は、本発明に係る他の出力回路４００を概略的に示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スミス ダグラス エル アメリカ合衆国 85745 アリゾナ州 タ クソン ウエスト アベニダ アザハール 2738 Ｆターム(参考） 5J090 AA01 AA47 AA63 CA21 FA10 GN01 GN07 HA08 HA19 KA03 KA05 KA09 KA12 MA01 MA14 TA01

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 改良された歪性能を備えた出力ステージであって、 該出力ステージは、 信号入力、非バッファ信号出力及びバッファ信号出力を有するバッファ出力回
    路と、 制御入力及び制御出力を有し、前記制御入力が前記バッファ出力回路の前記非
    バッファ信号出力に連結され、前記制御出力が前記バッファ出力回路の前記バッ
    ファ信号出力に連結されるフィードフォワード制御回路と、 前記フィードフォワード制御回路の前記制御入力に連結されたバイアス出力を
    有するバイアス回路とを備えることを特徴とする出力ステージ。
  2. 【請求項２】 前記バッファ出力回路は、出力を有する補足４トランジスタエ
    ミッタフォロワを備えることを特徴とする請求項１に記載の出力ステージ。
  3. 【請求項３】 前記フィードフォワード制御回路は、第１及び第２の補足共通
    エミッタデバイスを備えることを特徴とする請求項２に記載の出力ステージ。
  4. 【請求項４】 前記補足４トランジスタエミッタフォロワの出力は、前記第１
    及び第２の補足共通エミッタデバイスに並列に連結されていることを特徴とする
    請求項３に記載の出力ステージ。
  5. 【請求項５】 前記バイアス回路は、制御可能なバイアス電源を備え、 前記バイアス電源は、前記バイアス回路のバイアス出力においてバイアス信号
    を生成することを特徴とする請求項４に記載の出力ステージ。
  6. 【請求項６】 前記バイアス電源は、２つの並列に連結された電流ミラーを備
    えることを特徴とする請求項５に記載の出力ステージ。
  7. 【請求項７】 前記バイアス信号は、前記フィードフォワード制御回路を、非
    バイアス制御位置よりも歪の少ない制御位置に向けて電気的にバイアスするよう
    に作動することを特徴とする請求項５に記載の出力ステージ。
  8. 【請求項８】 前記バイアス回路は、制御可能なバイアス電源を備え、 前記バイアス電源は、前記バイアス回路のバイアス出力においてバイアス信号
    を生成することを特徴とする請求項１に記載の出力ステージ。
  9. 【請求項９】 前記バイアス電源は、２つの並列に連結された電流ミラーを備
    えることを特徴とする請求項８に記載の出力ステージ。
  10. 【請求項１０】 前記バイアス信号は、前記フィードフォワード制御回路を、
    非バイアス制御位置よりも歪の少ない制御位置に向けて電気的にバイアスするよ
    うに作動することを特徴とする請求項８に記載の出力ステージ。
  11. 【請求項１１】 所定の歪性能特性を備えた出力ステージであって、 該出力ステージは、 信号入力、非バッファ信号出力及びバッファ信号出力を有し、出力を有する補
    足４トランジスタエミッタフォロワを備えたバッファ出力回路と、 制御入力及び制御出力を有するように形成され、前記制御入力が前記バッファ
    出力回路の前記非バッファ信号出力に連結され、前記制御出力が前記バッファ出
    力回路の前記バッファ信号出力に連結されており、第１及び第２の補足共通エミ
    ッタデバイスを備えるフィードフォワード制御回路と、 前記フィードフォワード制御回路の前記制御入力に連結されたバイアス出力を
    有するように形成されたバイアス回路であって、前記バイアス出力が制御可能な
    バイアス電源を備え、前記バイアス電源が前記バイアス回路のバイアス出力にお
    いてバイアス信号を生成する、前記バイアス回路とを備えることを特徴とする出
    力ステージ。
  12. 【請求項１２】 前記バッファ出力回路は、電源を供給するほぼ完全な電流ソ
    ースの対を更に備えることを特徴とする請求項１１に記載の出力ステージ。
  13. 【請求項１３】 前記バッファ出力回路は、ＡＢ級の出力ステージであること
    を特徴とする請求項１１に記載の出力ステージ。
  14. 【請求項１４】 前記フィードフォワード制御回路は、一対のソース及びシン
    ク電流デバイスによって駆動される共通エミッタトランジスタデバイスの対を備
    えることを特徴とする請求項１３に記載の出力ステージ。
  15. 【請求項１５】 前記フィードフォワード制御回路は、一対のソース及びシン
    ク電流デバイスによって駆動される共通エミッタトランジスタデバイスの対を備
    えることを特徴とする請求項１１に記載の出力ステージ。
  16. 【請求項１６】 前記フィードフォワード制御回路は、２つの並列に接続され
    たドライバトランジスタと、定電流トランジスタの補足対とを備え、 前記定電流トランジスタの補足対は、４つのヘルパートランジスタと共に電流
    ミラーとして動作することを特徴とする請求項１５に記載の出力ステージ。
  17. 【請求項１７】 前記バイアス回路のバイアス出力において生成されるバイア
    ス信号は、前記フィードフォワード電流デバイスを所定の最少歪状態にする定バ
    イアス電流であることを特徴とする請求項１１に記載の出力ステージ。
  18. 【請求項１８】 前記バイアス回路は、ソース及びシンク電流デバイスと、２
    つのヘルパートランジスタデバイスと共に形成される電流ミラー内に連結された
    定電流トランジスタと、トランジスタに接続された２つのダイオードとを備える
    ことを特徴とする請求項１７に記載の出力ステージ。
  19. 【請求項１９】 補足４トランジスタエミッタフォロワを制御するように作動
    可能なフィードフォワード制御回路であって、フィードフォワード制御回路を、
    非バイアス制御位置よりも少ない歪を示す制御位置にバイアスするためのフォワ
    ードバイアス手段を備えることを特徴とするフィードフォワード制御回路。
  20. 【請求項２０】 前記フィードフォワード制御回路は、一対のソース及びシン
    ク電流デバイスによって駆動される共通エミッタトランジスタデバイスの対を更
    に備えることを特徴とする請求項１９に記載のフィードフォワード制御回路。
  21. 【請求項２１】 前記フィードフォワード制御回路は、２つの並列に接続され
    たドライバトランジスタと、定電流トランジスタの補足対とを更に備え、 前記定電流トランジスタの補足対は、４つのヘルパートランジスタと共に電流
    ミラーとして動作することを特徴とする請求項２０に記載のフィードフォワード
    制御回路。
  22. 【請求項２２】 前記フィードフォワード制御回路は、２つの並列に接続され
    たドライバトランジスタと、定電流トランジスタの補足対とを更に備え、 前記定電流トランジスタの補足対は、４つのヘルパートランジスタと共に電流
    ミラーとして動作することを特徴とする請求項１９に記載のフィードフォワード
    制御回路。
  23. 【請求項２３】 前記フィードフォワード制御回路をバイアスする手段は、バ
    イアス電流に対する必要性に応じて変化するバイアス電流信号を生成することを
    特徴とする請求項１９に記載のフィードフォワード制御回路。
  24. 【請求項２４】 補足４トランジスタエミッタフォロワを制御するためのフィ
    ードフォワード制御方法であって、フィードフォワード制御回路を、非バイアス
    制御位置よりも少ない歪を示す制御位置にフォワードバイアスする動作を備える
    ことを特徴とするフィードフォワード制御方法。
  25. 【請求項２５】 前記フォワードバイアスする動作は、バイアス電流信号を生
    成することを含むことを特徴とする請求項２４に記載のフィードフォワード制御
    方法。
  26. 【請求項２６】 前記バイアス電流信号を生成する動作は、フィードフォワー
    ド制御回路の必要性に依存するバイアス電流信号の振幅を変化させることを含む
    ことを特徴とする請求項２５に記載のフィードフォワード制御方法。
  27. 【請求項２７】 前記バイアス電流信号を生成する動作は、バイアス電流信号
    をほぼ一定の振幅レベルに保持することを含むことを特徴とする請求項２５に記
    載のフィードフォワード制御方法。
JP2000585996A 1998-12-02 1999-11-30 改善された歪性能を備えたａｂ級出力ステージ Pending JP2002531985A (ja)

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