JP2002516005A - Ｒｏｍとフラッシュメモリーを有する回路内プログラミング構造 - Google Patents

Abstract

(57)【要約】 回路内プログラミングを有する集積回路の構造は、集積回路上のマイクロコントローラ(100)と、回路内プログラミング（ＩＣＰ）の組の命令を含む命令を記憶する１つ又はそれ以上の不揮発性メモリー(140)のバンクを備える。デバイスに記憶された制御プログラムを使用して、デバイスは、集積回路外のデバイスと回路内プログラミング交換を対話形で実施し、交換で得られたデータを使用して、マイクロコントローラのためのソフトウェアを更新する。異なる用途の環境で変ると思われるＩＣＰコードの部分は、再プログラム可能なフラッシュメモリーセルに記憶される。異なる用途の環境で変らないと思われるＩＣＰコードの他の部分は、スペース効率の良いマスクＲＯＭメモリーセルに記憶される。このように、ＩＣＰシステムは、柔軟性を持って異なる用途環境に適合し、ＩＣＰシステムにより占められるシリコンの面積を保持することができる。

Description

【発明の詳細な説明】 ＲＯＭとフラッシュメモリーを有する回路内プログラミング構造 37C.F.R.1.71(e)による著作権 本特許文書の開示の一部は、著作権保護の対象となる資料を含む。特許文書又 は特許の開示は特許商標庁の特許フアイル又は記録にあるので、著作権者は、そ のファクシミリによる複製に異論はないが、他の点については著作権を保持する 。 関連出願の参照 本出願は、1996年10月28日に出願された「回路内プログラミング構造が組込ま れたプロセッサー」という題の国際出願No.PCT/US/96/17302に関連する。この出 願は、米国外ではマクロニクスインターナショナルが出願人で、米国内ではアル バートC.サン、チ−H.リー、チャングL.チェンが出願人である。 背景 発明の技術分野 本発明は、集積回路上のマイクロコントローラにより実行する命令のシーケン スを記憶するための不揮発性メモリーを有する集積回路に関し、より詳しくは、 本発明は、記憶した命令のシーケンスを更新し修正するため回路内プログラミン グを実行する技術に関する。 関連技術 マイクロコントローラにより実行される命令のシーケンスを記憶するため、集 積回路上に不揮発性メモリーのアレーを備える集積回路マイクロコントローラが 、開発されてきた。命令のシーケンスは、読み出し専用メモリー（ＲＯＭ）に記 憶され、それはデバイスの製造中にプログラムされなければならず、更新するこ とができなかった。他のアプローチでは、命令はＥＰＲＯＭアレーに記憶された 。しかし、これらのデバイスは、デバイスを回路内に配置する前にＥＰＲＯＭア レーをプログラムするため、特別のハードウェアを必要とした。更に他のシステ ムでは、命令を記憶するのにＥＥＰＲＯＭメモリーが使用された。ＥＥＰＲＯＭ は、ＥＰＲＯＭよりずっと速くプログラムすることができ、進行中に修正するこ とが でき、有利である。更に他のアプローチでは、命令を記憶するのにフラッシュメ モリーが使用され、それにより不揮発性メモリーのより高密度でより高速のプロ グラミングを行うことができる。デバイスが、ＥＥＰＲＯＭ又はフラッシュメモ リー等の再プログラム可能な不揮発性メモリーをマイクロコントローラ結合する とき、デバイスは、回路内で再プログラム可能であり、対話形アルゴリズムに基 づき回路内プログラミングが可能になる。 命令の組とデータを遠隔のデバイスに対話的にダウンロードする能力は、ネッ トワーク環境では非常に価値がある。例えば、顧客が機器をサービスセンターに 持ってこなくても、会社は、顧客の機器にサービスを提供することができる。む しろ、会社は、インターネット又は電話線等の通信回線を通り、顧客の機器の回 路内プログラミング能力を使用して、診断機能を実行することができる。このよ うに、ソフトウェアのフィックスは、顧客の機器にダウンロードすることができ 、機器は訂正した即ち更新したコードで再度可能にされる。 この能力を備える従来のデバイスには、カリフォルニア州サンジョーズのアト メルにより製造されるAT89S8252マイクロコントローラ、及びオランダ、アイン ドホーベンのフィリップスセミコンダクターズにより製造されるP89CE558シング ルチップマイクロコントローラがある。フィリップスP89CE558マイクロコントロ ーラのアーキテクチャに従うと、命令の回路内プログラミング（ＩＰＣ）の組の ため、マスクＲＯＭが使用され、その命令は、チップ上のフラッシュメモリーを 更新するため、マイクロコントローラにより使用される。従って、フィリップス のマイクロコントローラは、個々の環境でフィックスされたＩＰＣコードを記憶 するため、専用マスクＲＯＭを必要とする。ＩＰＣコードを個々の環境に適合さ せるためには、マスクＲＯＭが適当にコード化できるようにデバイスの製造が完 了する前に環境を知らなければならない。さらに、ＩＰＣ通信チャンネルは、フ ィリップスのマイクロコントローラの直列RS232ポートに固定されている。この ため、マイクロコントローラの使用は、比較的狭い用途範囲に限られ、ダイナミ ック通信環境では、直列ポートは更新されたソフトウェアが供給される通信チャ ンネルと良く適合せず、ＩＰＣ機能を使用するのは困難になる。 アトメルAT89S8252マイクロコントローラのアーキテクチャによれば、チップ 上の専用直列周辺インターフェース（ＳＰＩ）が、ポートフラッシュメモリーの 更新に使用される。このＳＰＩポートは、柔軟性のないプログラムロジックで実 行され、ＳＰＩポートの柔軟性がないため、回路内プログラミングの修正技術を 実行できないという欠点がある。アトメルのチップは、更に次の欠点がある。Ｉ ＰＣイニシエータとのハンドシェークと、フラッシュメモリー用に消去/プログ ラム／検証の波形をエミュレートするため、ＩＣＰチップに複雑なハードウェア を追加しなければならない。ＳＰＩバスは、必ずしも色々のシステムの用途に最 適の選択ではない。回路内プログラミングアルゴリズムにより使用されるオリジ ナルのリセット回路を修正するのに、特別のシステムロジックを必要とする。複 雑なＳＰＩドライバーとレシーバーのロジックをチップに取り付けなければなら ない。以上の欠点である。 回路内プログラミングプロセスで柔軟性を維持しながら、回路内プログラミン グ機能を実行するため使用されるフラッシュメモリーにより占められるシリコン の面積量を最小にする、回路内プログラミングのためのアーキテクチャが必要で ある。 発明の概要 本発明は、回路内プログラミングをサポートする集積回路上のマイクロコント ローラシステムのアーキテクチャを提供する。このシステムは、回路内プログラ ミング（ＩＣＰ）コードをフラッシュメモリーに記憶して、回路内プログラミン グプロセスを使用して容易に変更することができるようにし、また修正する必要 のないＩＣＰコードの部分を集積回路上のよりスペース効率の良いマスクＲＯＭ セル内に記憶することにより、回路内プログラミングプロセスにおける柔軟性を 維持する。特に、回路内プログラミングプロセスに含まれる通信を取扱うＩＰＣ コードは、フラッシュメモリーに記憶されるので、幾つかの異なる通信フォーマ ットとプロトコルに適合するように容易に修正することができる。回路内プログ ラミングプロセスの消去、プログラム、検証の部分を実行するコードは、集積回 路上のスペース効率の良いマスクＲＯＭセル内に保持される。 マスクＲＯＭに記憶されるソフトウェア内のフラッシュメモリーの消去、プロ グラム、検証機能のためのステートマシンを実行することにより、本発明のフラ ッシュメモリーアレーは、更に簡単にされる。一般にはハードウェアで実行され る消去、プログラム、検証機能のタイミング機能は、マスクＲＯＭに記憶される ソフトウェア内で実行される。本発明のフラッシュメモリーの設計は、簡単にさ れ、その結果、フラッシュメモリーにより占められるシリコンの面積は減少する 。このように、本発明の回路内プログラミングアーキテクチャは、回路内プログ ラミングシステムの柔軟性を効果的に維持し、回路内プログラミングシステムに より占められるシリコンの面積の要求を減少させる。 従って、本発明は、命令を実行する集積回路上のプロセッサを備える集積回路 の回路内プログラミング用の装置として特徴付けられる。集積回路は、外部ソー スからデータを受取る外部ポートを備える。集積回路はまた、プロセッサーによ り実行される命令を記憶するための不揮発性メモリーセルを有する第１メモリー アレーを備え、この命令は、外部ソースから外部ポートを通って集積回路内へ別 の命令を転送することを制御するための命令を含む。集積回路は又、プロセッサ により実行される命令を記憶する第２メモリーアレーを備え、この命令は、第１ メモリーアレーの命令を消去、プログラム、検証する回路内プログラミングステ ップを制御するための命令を含む。 本発明の１態様によれば、第２メモリーアレーは、複数の不揮発性マスクＲＯ Ｍセルを備える。 本発明の他の態様によれば、回路内プログラミングプロセスの間の消去、プロ グラム、検証のオペレーションの順序付けは、第２メモリーアレー内のマスクＲ ＯＭセルに記憶されるソフトウェアにより達成される。 本発明の他の態様によれば、回路内プログラミングプロセスの消去、プログラ ム、検証のオペレーションのタイミングは、第２メモリーアレー内のマスクＲＯ Ｍセルに記憶されるソフトウェアを実行するプロセッサにより達成される。 本発明のさらに他の態様によれば、プロセッサは、第１メモリーアレーに結合 する制御レジスターに命令を書き込むことにより、回路内プログラミングプロセ スに含まれる消去、プログラム、検証のオペレーションを制御する。 本発明の他の態様によれば、回路内プログラミング用装置はさらに、プロセッ サに結合したウォッチドッグタイマーを備え、それがプロセッサが回路内プログ ラミング命令を実行している間に起こるデッドロックエラーからの回復をトリガ する。 本発明の他の態様によれば、外部ソースからデータを受取る外部ポートは、並 列又は直列ポートとして動作するように構成することができる。 本発明の他の態様によれば、第１メモリーアレーは、不揮発性メモリーアレー の複数の別々に消去可能なブロックを備える。 本発明のさらに他の態様によれば、集積回路は、１つ又はそれ以上の直列ポー トと、１つ又はそれ以上の並列ポートと、１つ又はそれ以上の特別の通信ポート （任意）等の外部データソースへの複数のポートを備える。複数のポートのうち 外部ソースから回路内プログラミング命令を受取るために使用されるポートは、 回路内プログラミングコード自体内の命令により決められ、従って動的に変更す ることができる。 本発明の他の態様によれば、集積回路は、第１メモリーアレーをプログラムし 、検証するためのデータパスを備え、また任意に回路内プログラミング命令と独 立の第２メモリーアレーを備える。従って、多重化されたＩ/Ｏピン等を使用し て、製造中又はチップをシステムに取りつける前に、オリジナルのソフトウェア をデバイスにロードすることができる。 本発明の他の態様と利点は、図面、発明の詳細な説明、請求の範囲を見れば、 分かる。 図面の説明 図１は、本発明の１態様による集積回路の回路内プログラミング用システムの ブロック線図である。 図２は、本発明の１態様によるマイクロコントローラ100により実行されるア ドレス空間を含む命令の線図である。 図３は、本発明の１態様による本発明が通信チャンネルと回路内プログラミン グイニシエータ340を含むシステムに一体化されるかを示す線図である。 図４Ａは、本発明の１態様による回路内プログラミングプロセスのフローチャ ートの第１部分である。 図４Ｂは、本発明の１態様による回路内プログラミングプロセスのフローチャ ートの第２部分である。 図４Ｃは、本発明の１態様による何路内プログラミングプロセスのフローチャ ートの第３部分である。 詳細な説明 次の説明は、当業者が本発明を実施できるように記載され、また特定の用途と その要求の関係において記述される。好適な実施例の色々の修正は当業者には明 らかであり、ここに定義する一般原則は、発明の精神と範囲から離れずに、他の 実施例及び用途に適用することができる。従って、本発明はここに示す実施例に 限定することを意図していず、ここに開示した原則と態様と矛盾しない最も広い 範囲を与えられる。 図１は、本発明の１態様による集積回路の回路内プログラミングのためのシス テムのブロック線図である。図１に示す全ての構成要素は、集積回路上にある。 マイクロコントローラ100は、マスクＲＯＭモジュール160と、複数回プログラミ ングモジュール140からの命令を実行する。複数回プログラミングモジュール140 は、簡単にされたフラッシュメモリーアレーであり、フラッシュメモリーセルの 複数の独立に消去可能なブロックに分割されている。複数回プログラミングモジ ュール140はまた、マイクロコントローラ100に直接結合した状態ビットとブート ベクトル146を備える。複数回プログラミングモジュール140はまた、ＩＣＰ通信 ハンドラ142を実行するコードと、マイクロコントローラ100にユーザーが定義し た機能を実行させるためのユーザーコード144とを含む。マイクロコントローラ1 00は、Ｉ/Ｏポート120、割込みライン122、他の信号124を通って、集積回路外の デバイスへの接続を備える。割込みライン122、他の信号124は、一般にＩ/Ｏポ ート120を通る通信を協働させ、同期させるため使用される。マイクロコントロ ーラ100はさらに、タイマー105を備え、それがマイクロコントローラ100のタイ ミング機能を実行する。ウォッチドッグタイマー110がマイクロコントローラ100 に結合し、マイクロコントローラ100の動作のデッドロックを検出するため使用 される。 マイクロコントローラ100は、命令アドレス126を発行し、それはマスクＲＯＭ モジュール160と複数回プログラミングモジユール140の両方のアドレス入力 へ送られる。命令アドレス126は、マスクＲＯＭ160と複数回プログラミングモジ ュール140内の命令に索引を付ける。マスクＲＯＭモジュール160と複数回プログ ラミングモジュール140からの命令は、これらの命令をマイクロコントローラ100 に選択的に切替えるマルチプレクサ（ＭＵＸ）130を通って送られる。さらに、 複数回プログラミングモジュール140の一部である状態ビットとブートベクトル1 46は、マイクロコントローラ100に送られる。 本発明の好適な実施例では、ブートベクトルは、複数回プログラミングモジュ ール140内のフラッシュメモリーの一部ではない。そうではなく、複数回プログ ラミングモジユール140内の別のレジスターであり、特定のアドレスと特定の制 御信号が複数回プログラミングモジュール140へ入力されるとき、複数回プログ ラミングモジュール140から選択的に出力される。 マイクロコントローラ100は、フラッシュ制御レジスター150により、複数回プ ログラミングモジュール140の動作を制御する。フラッシュ制御レジスター150は 、制御レジスター152と、タイミングレジスター154とを含む。マイクロコントロ ーラ100は、フラッシュ制御レジスター150に制御コードを書き込み、複数回プロ グラミングモジュール140内のコードのため、回路内プログラミングプロセスの 消去、プログラム、検証を制御する。本発明の好適な実施例の制御コードを、表 １と２に示す。 表１は、複数回プログラミングモジュール140の消去、プログラム、検証機能 を制御するため、制御レジスター152へ送られるビットパターンのリスティング を含む。 表２は、タイミングレジスター154内の色々のビットにより実行される機能の リスティングを含む。これらのビットを処理することにより、マイクロコントロ ーラ100は、フラッシュメモリーの消去、プログラム、検証、及び読取りオペレ ーションに要求される波形を生じる。 マスクＲＯＭモジュール160は、消去、プログラム、検証ハンドラ162を実行す るためのコードを含む。これは、回路内プログラミングに含まれる消去、プログ ラム、検証動作の順序付けとタイミングを実行するコードを含む。本発明の好 適な実施例のこの種類のコードのリスティングを表３に示す。表３は、回路内プ ログラミングシステムの消去、プログラム、検証機能に含まれるサブルーチンの 8051アセンブリコードのリスティングである。 本発明の背後にあるキーとなる考えは、回路内プログラミングコードは、２つ の部分に分割できることである。回路内プログラミング通信ハンドラ等の通常修 正されるコードの部分は、各異なる通信プロトコルのため再構成しなければなら ず、複数回プログラミングモジュール140内のフラッシュメモリーに記憶される 。修正する必要のないＩＣＰに部分、特に複数回プログラミングモジュール140 のアーキテクチャに特別に適合させた消去、プログラム、検証機能は、スペース 効率の良いマスクＲＯＭモジュール160に記憶される。 図１を参照すると、回路内プログラミングプロセスは、次のように動作する。 マイクロコントローラ100が、ＩＣＰ通信ハンドラ142からのコードを実行し、Ｉ ＣＰ通信ハンドラは、Ｉ/Ｏポート120の１つを通って遠隔サイトでＩＣＰイニシ エータと通信する。複数回プログラミングモジュール140のユーザーコード部分1 44内へロードすべき新しい命令は、Ｉ/Ｏポート120の１つを通って、マイクロコ ントローラ100内へ転送される。マイクロコントローラ100は、マスクＲＯＭモジ ュール160内の消去/プログラム/検証ハンドラ162内でコードを実行し、複数回プ ログラミングモジュール140のユーザーコード部分144へ新しいコードをロードす る。マイクロコントローラ100は、ウォッチドッグタイマー110に関連して動作し 、これは、回路内プログラミングコードのマイクロコントローラ100の実行のデ ッドロックを検出するために使用される。複数回プログラミングモジュール140 内に新しい命令をプログラムするためには、マイクロコントローラ100は、最初 に、制御レジスター152とタイミングレジスター154に書き込まれた命令のシーケ ンスにより、複数回プログラミングモジュール140の一部を消去する。マイクロ コントローラ100は、次に、制御レジスター152とタイミングレジスター154に書 き込まれた別の命令により、複数回プログラミングモジュール140に新しいコー ドをプログラムする。最後に、マイクロコントローラ100は、制御レジスター152 とタイミングレジスター154に書き込まれた命令のシーケンスにより、複数回プ ログラミングモジュール140の新しいコードのプログラミングを検証する。 図２は、マイクロコントローラ100により見られるアドレス空間を示す。アド レス空間は、複数の独立に消去可能なフラッシュメモリーのブロックと、マスク ＲＯＭメモリーとに分けられる。ユーザーブロック＃１(260)は、アドレス０か らアドレス16Ｋまで延びる。ユーザーブロック＃２(250)は、アドレス16Ｋから アドレス32Ｋまで延びる。ユーザーブロック＃３(240)は、アドレス32Ｋからア ドレス48Ｋまで延びる。ユーザーブロック＃４(230)は、アドレス48Ｋからアド レス56Ｋまで延びる。新しいユーザーコード220をダウンロードするための１次 ブートコードは、アドレス56Ｋと63Ｋの間にある。この１次ブートコードは、複 数回プログラミングモジュール140のユーザー部分144内へ新しい命令をダウ ンロードするため、システムのブートアップの間に使用される。この１次ブート コードの空間が不十分であれば、２次ブートコードを記憶するため、ユーザーブ ロック＃４(230)が使用される。 63Ｋと64Ｋの間のアドレス空間は、消去/プログラム/検証のサブルーチン210 を備える。アドレス空間200のこの部分は、マスクＲＯＭモジュール160内に位置 する。０から63Ｋのアドレス空間200の他の部分は、複数回プログラミングモジ ュール140のフラッシュメモリーセル内に位置する。アドレス空間200のこれら２ つの部分は、異なるメモリーモジュール内にあるが、マイクロコントローラ100 のための１つのアドレス空間200の部分である。マスクＲＯＭモジュール160と複 数回プログラミングモジュール140からの命令は、ＭＵＸ130を通ってマイクロコ ントローラ100へ選択的に切替えられる。 図１に示す実施例では、１つのマスクＲＯＭモジュール160と複数回プログラ ミングモジュール140が示される。他のシステムでは、１つ以上のマスクＲＯＭ モジュールと１つ以上の複数回プログラミングモジュールを備え、回路内プログ ラミング命令の設計と実行により柔軟性がある。 図３は、本発明の用途の環境を示す。本発明は、システム300内に配置された 集積回路310で実行される。システム300は、プリント回路基板又は他のシステム の器具を備える。集積回路310は、マイクロコントローラ100と、マスクＲＯＭモ ジュール160と、複数回プログラミングモジュール140と、図１に示すＩＣＰシス テムの他の構成要素を備える。マイクロコントローラ100は、複数の集積回路（ ＩＣ）312,314,316に結合される。通信チャンネルへのブリッジ320が、チャンネ ルを与え、そこを通って回路内プログラミングコードが転送される。通信チャン ネルへのブリッジ320は、１つのネットワークポートを含んでも良く、又はＩＰ Ｃシステムが非ＩＰＣコードに透過形とするため、別の接合ロジックを含んでも 良い。通信チャンネルへのブリッジ320の機能を修正し、通信チャンネルへのブ リッジ320が、異なるレベルのデータ速度と、エラー速度と、複雑性とを有する 別のＩＣＰ通信チャンネルに結合できるようにすることもできる。例えば１実施 例では、通信チャンネル330は、インターネット通信プロトコルを実行するイン ターネットを備える。 通信チャンネルへのブリッジ320は、通信チャンネル330を通つて、パーソナル コンピュータ又はワークステーション等のＩＣＰイニシエータ340に結合される 。ＩＣＰイニシエータ340は、通信チャンネル345により、大規模記憶装置350に 結合する。ＩＣＰイニシエータ340は、色々の方法でマイクロコントローラ100に 結合することができる。１実施例では、ＩＣＰイニシエータ340は、通信チャン ネル330をインターネットを通ってアクセスしたワールドワイドウェブサイトで ある。又は、ＩＣＰイニシエータ340は、ダイヤル呼出しモデムリンクを通るイ ニシエータとして作用する。更に他の実施例では、通信チャンネル330は、パー ソナルコンピュータシステムの通信バスであり、回路内ソフトウェアは、バス33 0を通ってロードされる。この実施例では、システム300のアップグレードは、フ ロッピーディスクでエンドユーザーへ分配し、又はＩＣＰイニシエータ340を通 って他の方法でロードすることができる。 ある用途では、通信チャンネルへのブリッジ320は必要でない。図１を参照す ると、ある用途では、ＩＣＰ通信ハンドラ142内に含まれるソフトウェアは、１ つのＩ/Ｏポート120経由で通信チャンネル330を通ってＩＣＰ通信のための適当 なプロトコルを実行するのにそれ自体で十分である。このため１つのＩ/Ｏポー ト120が、直接通信チャンネル330に接続することができ、それにより通信チャン ネル320へのブリッジの必要性がなくなる。 図４Ａ、４Ｂ、４Ｃは、回路内プログラミングプロセスに含まれるオペレーシ ョンのフローチャートである。図４Ａ、４Ｂ、４Ｃの各々は、４つの列に分けら れる。第１列は、「ＩＣＰイニシエータ340と名称を付けられ、図３に示す回路 内プログラミングイニシエータ340の活動を表す。ＩＣＰイニシエータ340は、集 積回路310の外部のデバイスであり、通信チャンネル330を通って、回路内プログ ラミングシステム300に接続される。ＩＣＰイニシエータ340は、回路のプログラ ミングプロセスを開始し、制御する。 図４Ａ、４Ｂ、４Ｃの残りの列は、マスクＲＯＭモジュール１６０と、複数回 プログラミングモジュール140内に記憶されるコードの異なる本体を実行するマ イクロコントローラ100のアクションを表す。「ユーザーコード144」と名前を付 けた行は、複数回プログラミングモジュール140内のユーザーコード144を実行 する間のマイクロコントローラ100の活動を表す。「ＩＣＰ通信ハンドラ142」と 名前を付けた行は、複数回プログラミングモジュール140内のＩＣＰ通信ハンド ラ142を実行する間のマイクロコントローラ100の活動を表す。「消去/プログラ ム/検証ハンドラ162」と名前を付けた行は、マスクＲＯＭモジュール160内の消 去/プログラム/検証ハンドラ162を実行する間のマイクロコントローラ100のアク ションを表す。 図４Ａ、４Ｂ、４Ｃに回路内プログラミングプロセスは、次のように動作する 。システムをリセットし、又はウォッチドッグタイマー110がタイムアウトにな ると、マイクロコントローラ100は、状態430に入りそこで状態ビットがチェック される。状態ビットがゼロであれば、マイクロコントローラ100は、ユーザーコ ード144内のステップ420へ入る。状態ビットが１にセットされれば、マイクロコ ントローラ100は、ブートベクトルにより示される位置へジャンプし、ＩＣＰ通 信ハンドラ142内でステップ440を実行する。 ステップ420で、マイクロコントローラ100は、ＩＣＰイニシエータ340から次 のコマンドを得るのを待つ。ＩＣＰイニシエータ340がステップ400を実行すると き、マイクロコントローラ100へ更新コマンドを送信する。この更新コマンドは 、マイクロコントローラ100に受取られ、ステップ421へ進む。ステップ421で、 マイクロコントローラ100は、受取ったコマンドは更新コマンドかどうか尋ねる 。そうでなければ、マイクロコントローラ100は、ステップ426へ進み、そこで通 常のマイクロコントローラ100のオペレーションが行われ、マイクロコントロー ラ100は非ＩＣＰユーザーコードを実行する。次にシステムは、次のコマンドを 得るため、ステップ420へ戻る。もしコマンドが更新コマンドであれば、マイク ロコントローラ100は、ステップ422へ進み、そこで「確認要求」がＩＣＰイニシ エータ340へ送られる。ステップ400を実行した後、ＩＣＰイニシエータ340は、 ステップ401へ行き、そこでＩＣＰイニシエータ340は、確認要求を待つ。確認要 求コマンドが受取られるとき、ＩＣＰイニシエータ340は、ステップ402へ進み、 ステップ402へ進み、そこで確認コマンドがマイクロコントローラ100へ送信され る。ステップ423で、マイクロコントローラ100は、確認コマンドを受取り、ＩＣ Ｐ通信ハンドラ142内でステップ445へ進み、そこでマイク ロコントローラ100は、ＩＣＰイニシエータ340へＩＣＰ準備完了(ready to ICP) コマンドを送信する。確認コマンドを送出後、ＩＣＰイニシエータ340は、ステ ップ403へ進み、そこでＩＣＰイニシエータ340は、マイクロコントローラ100か らのＩＣＰ準備完了コマンドを待つ。 ステップ430で、状態ビットが１にセットされると、マイクロコントローラ100 は、１組のステップを実行して、ＩＣＰ通信ハンドラ142内のＩＣＰ要求を確認 する。これらのステップは、状態ビットがゼロにセットされたとき、ユーザーコ ード144内でＩＣＰコードを確認するのに使用されるステップを殆ど正確に反映 する。ステップ440で、マイクロコントローラ100は、ＩＣＰイニシエータ340か らの次のコマンドを待つ。ＩＣＰイニシエータ340がステップ400を実行するとき 、マイクロコントローラ100へ更新コマンドを送信する。ステップ440で、この更 新コマンドがマイクロコントローラ100に受取られるとき、マイクロコントロー ラ100は、ステップ441へ進み、そこでマイクロコントローラ100は、コマンドが 更新コマンドかどうか求める。更新コマンドでなければ、マイクロコントローラ 100は、ステップ442へ進み、そこではオペレーションが起こらない(ＮＯＯＰ)。 マイクロコントローラ100は次に、他のコマンドを受取るためステップ440へ戻る 。 もし、ステップ441で、マイクロコントローラ100が更新コマンドを受取ると、 ステップ443へ行き、そこでマイクロコントローラ100は、確認要求コマンドをＩ ＣＰイニシエータ340へ送信する。ＩＣＰイニシエータ340がステップ400を実行 した後、ステップ401へ行き、そこで確認要求コマンドを待つ。マイクロコント ローラ100からのＩＣＰイニシエータ340は、ステップ402へ行き、そこで確認コ マンドをマイクロコントローラ100へ送信する。ステップ443を実行した後、マイ クロコントローラ100は、ステップ444へ行き、そこでＩＣＰイニシエータ340か らの確認コマンドを待つ。確認コマンドを受取ると、マイクロコントローラ100 は、ステップ445へ行き、そこでマイクロコントローラ100は、「ＩＣＰ準備完了 」コマンドをＩＣＰイニシエータ340へ送信する。ステップ402を実行した後、Ｉ ＣＰイニシエータ340は、ステップ403へ行き、そこでマイクロコントローラ100 からのＩＣＰ準備完了コマンドを待つ。 この点で、ＩＣＰコマンドの確認プロセスが完了し、新しいユーザーコードの ダウンロードが起こる。ステップ403を実行した後、ＩＣＰイニシエータ340はス テップ404へ進み、そこでＩＣＰイニシエータ340は、暗号化した形式の新しいユ ーザーコードを、通信チャンネルを通ってマイクロコントローラ100へダウンロ ードする。ステップ446で、マイクロコントローラ100は、新しいユーザーコード を受取り、データ形式を復号化する。ステップ446を実行後、マイクロコントロ ーラ100は、ステップ447へ行き、そこでＩＣＰイニシエータ340へチェックサム を送る。ステップ444を実行した後、ＩＣＰイニシエータ340は、ステップ405へ 行き、そこでチェックサムを待つ。チェックサムを受取った後、ＩＣＰイニシエ ータ340は、ステップ406へ行き、そこでチェックサムがマイクロコントローラ10 0へ送られたコードのチェックサムと一致するか検証する。チェックサムが一致 しなければ、ＩＣＰイニシエータ340は、ステップ408へ行き、それはエンド状態 であり、エラーが知らされる。チェックサムが一致すれば、ＩＣＰイニシエータ 340は、ステップ407へ行き、そこで進行(go ahead)コマンドを送出する。ステッ プ447でチェックサムを送った後、マイクロコントローラ100は、ステップ448へ 行き、そこで進行コマンドを待つ。 ＩＣＰイニシエータ340からの進行コマンドを受取ると、マイクロコントロー ラ100は、ステップ449へ行き、そこで回路内プログラミングが開始する。ステッ プ449で、マイクロコントローラ100は、ブートベクトルを検証して、状態ビット を１にセットし、ＩＰＣオペレーションが行われることを示す。次にマイクロコ ントローラ100は、状態ビットがセットされたことを検証し、ウォッチドッグタ イマー110をセットしスタートする。次にマイクロコントローラ100は、ステップ 450へ行き、そこで消去/プログラム/検証ハンドラ162から消去サブルーチンを呼 び出す。次にマイクロコントローラ100は、消去/プログラム/検証ハンドラ162の ステップ460へ進み、そこでマイクロコントローラ100は、複数回プログラミング モジュール140内の特定のブロックを消去する。次にマイクロコントローラ100は 、ＩＣＰ通信ハンドラ142内のステップ451へ進む。 ステップ451で、マイクロコントローラ100は、消去/プログラム/検証ハンドラ 162から検証バイトサブルーチンを呼び出す。次にマイクロコントローラは、 ステップ461へ進み、そこで検証バイトサブルーチンが実行される。次にマイク ロコントローラ100は、ＩＣＰ通信ハンドラ142内のステップ452へ進む。ステッ プ452で、マイクロコントローラ100は、消去オペレーションの検証が完了したか どうか求める。完了していなければ、マイクロコントローラ100は、次のバイト を検証するため、ステップ451へ戻る。完了していれば、マイクロコントローラ1 00は、ステップ453へ進み、そこでマイクロコントローラ100は、消去ＯＫコマン ドをＩＣＰイニシエータ340へ送信する。ステップ407を実行した後、ＩＣＰイニ シエータ340は、ステップ409へ進み、そこでＩＣＰイニシエータ340は、消去Ｏ Ｋコマンドを待つ。消去ＯＫコマンドを受取った後、ＩＣＰイニシエータ340は 、ステップ410へ行き、そこでＩＣＰイニシエータ340は、マイクロコントローラ 100からのプログラムＯＫコマンドを待つ。 ステップ453で消去ＯＫコマンドを送出した後、マイクロコントローラ100は、 ステップ454へ行き、そこでマイクロコントローラ100は、消去/プログラム/検証 ハンドラ162からバイトプログラムサブルーチンを呼び出す。マイクロコントロ ーラ100は次に、ステップ462へ行き、そこでバイトプログラムサブルーチンが実 行される。マイクロコントローラ100は次に、ＩＣＰ通信ハンドラ142内のステッ プ455へ進む。ステップ455で、マイクロコントローラ100は、プログラミングが 完了したかどうか求める。完了していなければ、マイクロコントローラ100は、 ステップ454へ戻り、プログラムされる次のバイトのためバイトプログラムコマ ンドを呼び出す。プログラミングが完了していれば、マイクロコントローラ100 は次に、ステップ456へ行き、そこで検証バイトサブルーチンが呼び出される。 マイクロコントローラ100は次に、ステップ463で、消去/プログラム/検証ハンド ラ162内の検証バイトサブルーチンヘ進む。ステップ463で、検証バイトサブルー チンが実行される。マイクロコントローラ100は次に、ＩＣＰ通信ハンドラ142内 のステップ457へ進む。ステップ457で、マイクロコントローラ100は、検証オペ レーションが完了したかどうか求める。完了していなければ、マイクロコントロ ーラ100は、ステップ456へ戻り、そこで検証する次のバイトのため検証バイトサ ブルーチンが呼び出される。検証オペレーションが完了していれば、マイクロコ ントローラ100は、ステップ458へ進む。 ステップ458で、回路内プログラミングの消去、プログラム、検証オペレーシ ョンが完了する。マイクロコントローラ100は、状態ビットを０にセットし、０ にセットされたことを検証する。マイクロコントローラ100は次に、ステツプ459 へ進み、そこでＩＣＰイニシエータ340へプログラムＯＫコマンドを送出する。 ＩＣＰイニシエータ340は、ステップ410で、プログラムＯＫコマンドを受取り、 ステップ411へ行き、そこでＩＣＰイニシエータ340は、マイクロコントローラ10 0へリセットコマンドを送信する。ステップ459で、プログラムＯＫコマンドを送 出した後、マイクロコントローラ100は、ユーザーコード144内のステップ424へ 進み、そこでリセットコマンドを待つ。ＩＣＰイニシエータ340からリセットコ マンドを受取ると、マイクロコントローラ100は、エンド状態であるステップ425 へ進む。ステップ411でリセットコマンドを送出した後、ＩＣＰイニシエータ340 は、同じくエンド状態のステップ412へ進む。この点で、回路内プログラミング プロセスは完了する。ＩＣＰイニシエータ340により新しい回路内プログラミン グプロセスが開始されるとき、このプロセスは繰り返される。 図１に示すアーキテクチャを使用して、システムの設計者は、回路内プログラ ミングコードを特定の環境に適合させることができる。従って、図１に示すよう に、製造者は、彼らの回路で実行するため集積回路を選択する。回路内プログラ ミングコードが実行可能でなければ、マイクロコントローラ100が使用され、チ ップ300上の色々の通信ポートを使用して、システムを特定の回路内プログラミ ング環境に合わせるために、回路ボード上に必要な特別のロジックを最小限にす る。第１に、回路内プログラミングのための適当な接続とプロトコルが、設計者 により選択される。次に、選択した環境のためのＩＣＰコードが作られ、改良さ れる。ＩＣＰコードは次に、システムの通常のオペレーションの間に実行される プログラムと一体とされる。次に、一体にしたＩＣＰコードとユーザーコードは 、複数回プログラミングモジュール140のフラッシュメモリ一内に記憶される。 次に、消去、プログラムオペレーションが検証される。次に、一体のＩＣＰコー ドを含むマイクロコントローラ100が、システム内に配置される。システムがよ く作用すれば、システムが大量に製造される。もしＩＣＰコードを修正する必要 があれば、ＩＣＰコードを最適化するため、ＩＣＰプロセスを繰り返す。同様に 、 同じプログラミング技術を使用して、システムコードが最適化される。従って、 システムのエンドユーザーは、マイクロコントローラ100に組込まれた頑強な回 路内プログラミングコードを得て、本発明の対話形回路内プログラミング技術を 使用して、それを進行中に更新し修正することができる。 結論 従って、本発明は、多くの回路内プログラミングの用途に合う柔軟性のあるフ ラッシュメモリーベースのマイクロコントローラのアーキテクチャを与える。例 えば、テレビ、又はビデオモニター、デジタルビデオディスク、又はＣＤ−ＲＯ Ｍ、遠隔制御デバイス、又は携帯電話は、本発明による回路内プログラミング構 造を有するマイクロコントローラを備えることができる。次に本発明の柔軟性の あるアーキテクチャを素養して、更新されたＩＣＰコードの色々のソースを、個 々のデバイスにロードすることができる。それゆえ、本発明は、特定のようとの 環境に修正し、又は適合させることができる。回路内プログラミング構造をサポ ートするのにグルーロジックは非常に少なくて良いか又は全く必要ない。さらに 、回路内プログラミングと組み合わさるマイクロコントローラのパワーは、回路 内プログラミングシステムのフラッシュメモリーの設計を簡単にするため、変更 することができる。 ＩＣＰコードの集積回路に独自の部分は、変化しないと考えられるので、スペ ース効率の良いマスクＲＯＭに記憶することにより、集積回路上のシリコンの面 積を節約することができる。通信ハンドラ等のＩＣＰコードの他の部分は、頻繁 に修正されると考えられるので、フラッシュメモリーに保持される。このように 、シリコンの面積を節約し、広い範囲の異なる用途に回路内プログラミングシス テムを適合させる柔軟性を維持することができる。 本発明の好適な実施例のこの記述は、例示と説明の目的である。本発明をここ に開示した正確な形がすべてではなく、これらに限定する意図ではない。明らか に、多くの修正と改変が当業者には明らかであろう。本発明の範囲は、請求の範 囲とその均等範囲より限定される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リー チェー ホルン 台湾 タイペイ サン チュン チュン チェン ノース ロード ナンバー293 ２エフ (72)発明者 チェン チャン ルン 台湾 シンチュ ドン ナルン ストリー ト レーン 210 アレイ 18 ナンバー 56 ６エフ

Claims (1)

1. 【特許請求の範囲】 １．集積回路の回路内プログラミング用装置において、 命令を実行する前記集積回路上のプロセッサ、 外部ソースからデータを受取るための前記集積回路上の外部ポート、 前記集積回路上の不揮発性メモリーアレーセルを備える第１メモリーアレー であって、前記外部ソースから前記外部ポートを通って前記集積回路内への命 令の転送を制御するための１組の命令を含む前記プロセッサにより実行される 命令を記憶する第１メモリーアレー、及び、 前記集積回路上の第２メモリーアレーであって、前記第１メモリーアレー内 の命令を消去、プログラム、検証する回路内プログラミングステップを制御す るための１組の命令を含む前記プロセッサにより実行される命令を記憶する第 ２メモリーアレー、を備えることを特徴とする装置。 ２．前記第１メモリーアレー内の前記不揮発性メモリーセルは、複数の浮遊ゲー トメモリーセルを備える請求項１に記載した回路内プログラミング用装置。 ３．前記第２メモリーアレーは、複数の不揮発性メモリーセルを備える請求項１ に記載した回路内プログラミング用装置。 ４．前記第２メモリーアレーは、複数のマスクＲＯＭセルを備える請求項１に記 載した回路内プログラミング用装置。 ５．前記第２メモリーアレーは、複数の浮遊ゲートメモリーセルを備える請求項 １に記載した回路内プログラミング用装置。 ６．前記第１メモリーアレーのための消去、プログラム、検証オペレーションの 順序付けは、前記プロセッサにより実行される１組の命令により制御される請 求項１に記載した回路内プログラミング用装置。 ７．前記第１メモリーアレーのための消去、プログラム、検証オペレーションの 順序付けは、前記プロセッサにより実行され、前記第２メモリーアレーのマス クＲＯＭセルに記憶される１組の命令により制御される請求項１に記載した回 路内プログラミング用装置。 ８．前記プロセッサは、前記第１メモリーアレーのための消去、プログラム、検 証オペレーションを、前記第１メモリーアレーに結合した制御レジスターによ り制御する請求項６に記載した回路内プログラミング用装置。 ９．前記第１メモリーアレーのための前記消去、プログラム、検証オペレーショ ンのタイミングは、前記プロセッサに含まれるタイマー機能により制御される 請求項１に記載した回路内プログラミング用装置。 10．前記第１メモリーアレーのための前記消去、プログラム、検証オペレーショ ンのタイミングは、前記プロセッサにより実行される１組の命令により制御さ れる請求項１に記載した回路内プログラミング用装置。 11．前記第１メモリーアレーのための前記消去、プログラム、検証オペレーショ ンのタイミングは、前記プロセッサにより実行され、前記第２メモリーアレー のマスクＲＯＭセルに記憶される１組の命令により制御される請求項１に記載 した回路内プログラミング用装置。 12．前記プロセッサに結合し、前記プロセッサによる前記回路内プログラミング 命令実行中のエラーからの回復をトリガするウォッチドッグタイマーを備える 請求項１に記載した回路内プログラミング用装置。 13．前記第１メモリーアレーは、不揮発性メモリーセルの複数の別々に消去可能 なブロックを備える請求項１に記載した回路内プログラミング用装置。 14．前記外部ポートは、直列ポートである請求項１に記載した回路内プログラミ ング用装置。 15．前記外部ポートは、並列ポートである請求項１に記載した回路内プログラミ ング用装置。 16．前記外部ポートは、並列ポート又は直列ポートとして構成できる請求項１に 記載した回路内プログラミング用装置。 17．外部データソースへの複数のポートを備え、前記複数のポートのうち前記外 部ポートのために使用されるポートは、回路内プログラミングステップを制御 するための前記１組の命令内の命令により決められる請求項１に記載した回路 内プログラミング用装置。 18．集積回路の回路内プログラミング用装置において、 命令を実行する前記集積回路上のプロセッサ、 外部ソースからデータを受取るための前記集積回路上の外部ポート、 前記集積回路上の浮遊ゲートメモリーセルを備える第１メモリーアレーであ って、前記外部ソースから前記外部ポートを通って前記集積回路内への命令の 転送を制御するための１組の命令を含む前記プロセッサにより実行される命令 を記憶する第１メモリーアレー、 前記集積回路上のマスクＲＯＭセルを備える第２メモリーアレーであって、 前記第１メモリーアレー内の命令を消去、プログラム、検証する回路内プログ ラミングステップを制御、順序付け、タイミング合わせするための１組の命令 を含む前記プロセッサにより実行される命令を記憶する第２メモリーアレー、 及び、 前記第１メモリーアレーに結合し、前記プロセッサが前記第１メモリーアレ ー内の消去、プログラム、検証を制御するための制御レジスター、 を備えることを特徴とする装置。 19．前記プロセッサに結合し、前記プロセッサが前記回路内プログラミング命令 を実行する間にエラーからの回復をトリガするウォッチドッグタイマーを備え る請求項１８に記載した回路内プログラミング用装置。 20．前記第１メモリーアレーは、不揮発性メモリーセルの複数の別々に消去可能 なブロックを備える請求項１８に記載した回路内プログラミング用装置。 21．前記外部ポートは、直列ボートである請求項１８に記載した回路内プログラ ミング用装置。 22．前記外部ポートは、並列ポートである請求項１８に記載した回路内プログラ ミング用装置。 23．前記外部ポートは、並列ポート又は直列ポートとして構成できる請求項１８ に記載した回路内プログラミング用装置。 24．外部データソースへの複数のポートを備え、前記複数のポートのうち前記外 部ポートのために使用されるポートは、回路内プログラミングステップを制御 するための前記１組の命令内の命令により決められる請求項１８に記載した回 路内プログラミング用装置。 25．プロセッサと外部ポートを備える集積回路において、前記集積回路の回路内 プログラミングの方法において、 前記集積回路上に不揮発性メモリーセルを備える第１メモリーアレーと、第 ２メモリーアレーを設け、 前記集積回路の外部のイニシエータから、回路内プログラムコマンドを受取 り、 前記回路内プログラムコマンドに応答して、前記プロセッサを使用して、前 記第１メモリーアレー内の命令を消去、プログラム、検証する回路内プログラ ミングステップを制御するための１組の命令を実行し、 前記プロセッサを使用して、外部ソースから前記外部ポートを通って前記集 積回路内への１組の命令の転送を制御するため、前記第１メモリーアレーから の１組の命令を実行する、 ステップを備えることを特徴とする方法。 26．前記第１メモリーアレー内の命令を消去、プログラム、検証する回路内プロ グラミングステップを制御する前記１組の命令は、前記第２メモリーアレーに 記憶される請求項２５に記載した集積回路の回路内プログラミング方法。 27．前記第１メモリーアレー内の前記不揮発性メモリーセルは、浮遊ゲートメモ リーセルを備える請求項２５に記載した集積回路の回路内プログラミング方法 。 28．前記第２メモリーアレーは、複数のマスクＲＯＭセルを備える請求項２５に 記載した集積回路の回路内プログラミング方法。 29．前記第２メモリーアレーは、複数の不揮発性メモリーセルを備える請求項２ ５に記載した集積回路の回路内プログラミング方法。 30．前記第２メモリーアレーは、複数の浮遊ゲートメモリーセルを備える請求項 ２５に記載した集積回路の回路内プログラミング方法。 31．前記プロセッサを使用して、命令を消去、プログラム、検証する回路内プロ グラミングステップを制御するための１組の命令を実行する前記ステップは、 消去、プログラム、検証オペレーションの順序付けの制御を含む請求項２５に 記載した集積回路の回路内プログラミング方法。 32．前記プロセッサは、前記第１メモリーアレーのための消去、プログラム、検 証オペレーションを、前記第１メモリーアレーに結合した制御レジスターによ り制御する請求項２５に記載した集積回路の回路内プログラミング方法。 33．前記第１メモリーアレーのための前記消去、プログラム、検証オペレーショ ンのタイミングは、前記プロセッサに含まれるタイマー機能により制御される 請求項２５に記載した集積回路の回路内プログラミング方法。 34．前記プロセッサを使用して、命令を消去、プログラム、検証する回路内プロ グラミングステップを制御するための１組の命令を実行する前記ステップは、 消去、プログラム、検証オペレーションのタイミングの制御を含む請求項２５ に記載した集積回路の回路内プログラミング方法。 35．前記プロセッサに結合し、前記プロセッサが前記回路内プログラミング命令 を実行する間にエラーからの回復をトリガするウォッチドッグタイマーを設け るステップを備える請求項２５に記載した集積回路の回路内プログラミング方 法。 36．前記第１メモリーアレーは、不揮発性メモリーセルの複数の別々に消去可能 なブロックを備える請求項２５に記載した集積回路の回路内プログラミング方 法。 37．前記外部ポートは、直列ポートである請求項２５に記載した集積回路の回路 内プログラミング方法。 38．前記外部ポートは、並列ポートである請求項２５に記載した集積回路の回路 内プログラミング方法。 39．前記外部ポートは、並列ポート又は直列ポートとして構成できる請求項２５ に記載した集積回路の回路内プログラミング方法。 40．前記集積回路は、外部データソースへの複数のポートを備え、前記複数のポ ートのうち前記外部ポートのために使用されるポートを、前記プロセッサを使 用して、回路内プログラミングステップを制御するための前記１組の命令内の 命令を実行することにより決めるステップを備える請求項２５に記載した集積 回路の回路内プログラミング方法。