JP2002515186A

JP2002515186A - 伝送ネットワークのための可変長データパケットをフォーマット化するための装置及び方法

Info

Publication number: JP2002515186A
Application number: JP51176193A
Authority: JP
Inventors: チェン、エリック・エム
Original assignee: レイネット・コーポレイション
Priority date: 1991-12-20
Filing date: 1992-12-18
Publication date: 2002-05-21
Also published as: KR940704096A; CA2126322A1; AU667867B2; DE69224485D1; EP0617866B1; DE69224485T2; EP0617866A1; AU3326993A; WO1993013616A1; US5189671A; ATE163339T1

Abstract

(57)【要約】送信制御記憶装置（５２）が、光ファイバ通信ネットワークを介してホストデジタル端末から可変数の光ネットワーク装置に送信するための情報の周期的に生じる複数のデータパケットを組み立てするために設けられ、ここで、各光ネットワーク装置は可変数の個々の加入者局をサービスし、各フレームはプログラムされた数の光ネットワーク装置パケットを含み、各パケットはサービスされる加入者局の数に関係するバイト長さと、それによって必要な帯域幅とを有する。送信制御記憶装置（５２）は、ユーザデータバイトを記憶するためのユーザデータバッファ記憶メモリと、パケットのフォーマットを制御するための制御パターンを記憶する制御メモリ（６４）と、オーバーヘッドメモリにおける予め決められた記憶ロケーションにパケットのオーバーヘッドデータを記憶するためのオーバーヘットメモリ（６６）と、アドレス値を発生しそれを上記制御メモリ（６４）と、上記オーバーヘッドメモリ（６６）とに同時に印加するための制御バイトカウンタ（６０）と、上記制御メモリ（６４）によって出力された制御バイトを復号化して上記ユーザデータバッファ記憶メモリと上記オーバーヘッドメモリ（６６）との選択的なデータ出力を制御するための復号化論理回路とを備える。上記オーバーヘッドメモリ（６６）における各バイトは、上記オーバーヘッドメモリ（６６）から上記オーバーヘッドメモリバイトを出力するために上記制御メモリ（６４）によって用いられたその対応するカウンタ制御バイトのあたいに数値的に対応する記憶ロケーションを有する。

Description

【発明の詳細な説明】伝送ネットワークのための可変長データパケットをフォーマット化するための装置及び方法発明の分野本発明は、光ファイバネットワークの複数のノードの中で複数の信号パケットの分配を制御するための制御装置及び方法に関する。より詳しくは、本発明は、ホスト端末からネットワークを介して複数のネットワーク装置への送信のための情報の複数の可変長データパケットのフレーミング（フレームに組み立てること）を制御するためのプログラマブル送信制御記憶装置に関する。発明の背景通信とデータ送信においては、中央の分配位置（分配ロケーション）から複数の受信宛先局への情報の周期的に生じる複数のデータフレームを組み立てて送信することが公知であって、上記複数のフレームのそれぞれは複数のパケットを構成し、上記複数のパケットのそれぞれ又はいくつかのパケットのグループは、単一の受信宛先識別子を有している。上記複数のパケットは、ＩＤ識別子の後に続くデータが識別された受信宛先局によって受信され、復号化され、そしてサービス加入者の装置に搬送される。従来の電話線システムにおいて共通に用いられる１つの送信信号フォーマットは、各フレームの増分が１２５マイクロ秒の間隔（８ｋＨｚのサンプリング周波数）である２４チャンネルの時分割多重信号フォーマットであるＴ１として知られている。本発明は、電気的伝送システムと光伝送システムの両方において、さらには、音声のみ、データのみ、又は映像情報のみ、もしくはそれらの組み合わせを伝送するシステムにおいて有用である。本発明は１つのアプリケーションに限定されないということが理解すべきであるが、本発明の好ましい実施例は光ファイバ伝送システムにおける利用のために設けられるので、本発明を説明するときのこの記述を通して、そのようなネットワークを参照する。近代の光ファイバネットワークにおいては、光ファイバネットワークへの送信のための情報フレームを形成するために、従来の１２５マイクロ秒のフレーム間隔に従うということが決定されていた。複数の音声／データパケットをフレームに組み立てるための従来のアプローチは、同期方法と非同期方法を含んでいる。同期伝送をフレームに組み立てるために、情報を受信するためのネットワーク装置が、その特定の装置のためのバイト又はパケットがいつ受信されて復号化されるべきかを決定するために、１つのフレームの始まりでゼロにセットされ、そのフレームの始まりの後に予めセットされた数の装置数又はバイト数を計数する複数のカウンタを含むことは従来の方法である。このアプローチでは、各パケットはそのパケットに関連した唯一の受信宛先識別子を有する必要がない。このアプローチは、各ネットワーク装置が受信すべきバイト数を変化することは、所定の時間では複数のネットワーク装置を遠隔制御でプログラムすることはむずかしいので、不都合である。従って、このアプローチは、加入者のニーズとネットワークのニーズの変化に対応して採用する必要があるという柔軟性を提供するという点で不十分であって、基本的には、比較的複雑な回路構成を必要とする。例えば、１つのネットワークが動作した後に、その付加的な複数のネットワーク装置がそのネットワークに加えられ、もしくはサービスされる任意のネットワーク装置又は任意のユーザのために付け加えられ、これによって、ネットワークの初期化の後に、新たに設けられた付加的な装置を収容するために、又は廃棄される装置の収容を除外するために、付加的な又はより少ない帯域幅を必要とするということは珍しいことではない。これらのニーズに対して答えるために、任意のネットワーク装置のための複数のパケットフィールドが“伝送実行中（オン・ザ・フライ）”であるととして契約され又は請け負えられ、もしくは大きく掲げられるように、任意のネットワーク装置が容易にかつ効率的に、どのパケットがそのネットワーク装置に対してのものであるかを決定することができるように、各パケットが受信宛先識別子をそれぞれ有する複数のパケットと非同期でデータを伝送することがまた提案されている。さらに、非同期での送信は、各フレームが、システムの初期化の後に、当該ネットワークに新しいネットワーク装置が加えられたときに必要な柔軟性を提供する情報が全く伝送されていない期間である暗周期（ダーク・ペリオッド）を最適に有することを可能にさせる。従って、従来の解決されていないニーズは、変化するネットワークのニーズに対してより効率的な方法で答えるために、ネットワークのホスト端末から複数のネットワーク装置への分配のために複数のフレームをフォーマット化するための改善されかつ簡単化された方法のためのものである。発明の概要本発明の一般的な目的は、従来技術の制限や欠点を解消する方法で、ホスト端末から、好ましくはホストデジタル端末（“ＨＤＴ”）から、複数のネットワーク装置へ、好ましくは光ファイバ通信ネットワークにおける光ネットワーク装置（“ＯＮＵ”）への分配のための、可変長の周期的に生じる複数のデータパケットの組み立てを制御するための送信制御記憶装置を提供することにある。本発明のもう１つの目的は、複雑でなくかつ、比較的低いコストで容易に得ることができる最小数の標準的な素子を用いて構成される光ファイバネットワークのための送信制御記憶装置を提供することにある。本発明の別の目的は、複数の加入者を付け加えたり取り外したりするような、光ファイバネットワークの配置における変化に対して適応するために、リアルタイムで再プログラムされかつ更新されることが可能な、送信制御記憶装置を提供することにある。本発明のさらにもう１つの目的は、ある特定のＯＮＵに対して割り当てられたユーザのバイト数が、各パケット内で可変であるように、バーストパケットを組み立て、これによって、期待される将来のサービスの必要条件に合致するために、各ＯＮＵに対して充填のバイトを必要とせず、パケットの帯域幅を、加入者サービスの必要条件に最適化されることが可能であるバーストパケットフォーマット及び送信制御記憶装置を提供することにある。本発明の第１の態様によれば、複数のフレームに含まれるパケットの数を変更することができかつ任意のパケット内に含まれるバイト数を変更することができるように、かつ複数のフレームをフレームからフレームにプログラム可能に再フォーマット化することができるように、周期的に生じる情報フレームを形成してホスト端末から複数のネットワーク装置に送信するための方法であって、上記複数のネットワーク装置によって受信すべきユーザデータバイトをユーザデータバッファメモリ手段において記憶するステップと、各ネットワーク装置のパケット識別子が、各パケット識別子がフレームに位置すべきところのその対応する数値のフレームバイトのロケーションに数値的に一致する記憶ロケーションに記憶されるように、上記情報フレームにおけるバイトのロケーションの数と少なくとも同一の数の記憶ロケーションを有するオーバーヘッドメモリ手段内で所定の間隔だけ離れた第１のアドレス記憶ロケーションに、上記複数のネットワーク装置のためのパケットＩＤ識別子を上記オーバーヘッドメモリ手段に記憶するステップと、得られる情報フレームが予め決められた順序で上記ユーザデータバイトと上記パケット識別子とを含むように、上記情報フレームにおけるバイトのロケーションの数と少なくとも同一の数のアドレスを有する制御メモリ手段に、上記情報フレームのフォーマットをシーケンシャルで制御するための制御パターンを記憶するステップと、シーケンシャルなアドレス値を発生し同時に上記制御メモリ手段と上記オーバーヘッドメモリ手段とに印加するステップと、各シーケンシャルなアドレス値に応答して上記制御メモリ手段から制御バイトをシーケンシャルに出力させることにより、上記ユーザデータバッファメモリ手段と上記オーバーヘッドメモリ手段との選択的なデータ出力を制御するステップとを含み、これによって、上記制御メモリ手段に記憶された上記フレーム制御パターンに応答して上記ネットワーク装置のパケット識別子と上記装置のためのデータバイトとが各フレーム内に配置されるように、上記オーバーヘッドメモリ手段から得られた各バイトは、その関連した制御バイトを発生した上記シーケンシャルなアドレス値に対応するシーケンシャルなアドレスのロケーションからのものである方法が開示される。本発明のこの態様の１つの概念によれば、アドレス値を発生し同時に上記制御メモリに印加するステップは、１バイトカウンタを用いてシーケンシャルなバイトの計数値を発生することによって実行される。本発明のこの態様のもう１つの概念によれば、上記パケットはｎバイトの情報を備え、シーケンシャルなアドレス値の最大値はｎである（ここで、例えばｎ＝２５６である）。本発明のこの態様のもう１つの概念によれば、パケットオーバーヘッドデータを上記オーバーヘッドデータメモリに記憶するステップは、少なくともシステム通信値と光ネットワーク装置識別値とを記憶することを含む。本発明のこの態様のさらにもう１つの概念によれば、上記制御メモリにおけるデータフレームのフォーマットを制御するための制御パターンを記憶するステップは、値が、上記ユーザデータバッファ、上記オーバーヘッドデータメモリ、充填バイト発生器又はクロック捕捉バイト発生器のいずれかからのデータ出力を選択するように、各計数値のための制御値を書き込むステップを含む。本発明のもう１つの態様は、ホスト端末からネットワークを介して可変数のネットワーク装置に送信するための情報の周期的に生じるデータフレーム内で周期的に生じる複数のパケットを組み立てするためのホスト端末であって、各フレームはフレームからフレームに変化することができるプログラムされた数のネットワーク装置パケットを含み、各パケットは各ネットワーク装置によって必要とされる帯域幅の量に関係してフレームからフレームに変化することができる可変バイト長を有し、上記ホスト端末は、ユーザデータバイトを記憶するためのユーザデータバッファ記憶手段と、情報フレームにおけるバイト数と少なくとも同一の数のアドレスを有し、複数のフレームのフォーマットを制御するための制御パターンを記憶するための制御メモリ手段と、上記情報フレームにおけるバイト数と少なくとも同一の数のアドレスを有し、オーバーヘッドメモリ手段の予め決められた記憶ロケーションにフレームオーバーヘッド情報を記憶するためのオーバーヘッドメモリ手段とを備え、上記フレームオーバーヘッド情報の少なくとも幾つかは、シーケンシャルに所定の間隔だけ離れるようにかつ、各パケット識別子が上記フレームに位置すべきところのフレームアドレスのロケーションに数値的に一致するように、上記オーバーヘッドメモリ手段内の数値アドレスのロケーションに記憶されたパケットＩＤ識別子を備え、上記ホスト端末は、シーケンシャルな数値のアドレス値を発生して同時に上記制御メモリ手段と上記オーバーヘッドメモリ手段とに印加するための制御バイトカウンタ手段と、上記制御メモリ手段によって出力された制御バイトを復号化して、上記ユーザデータバッファ記憶手段と上記オーバーヘッドメモリ手段との選択的なデータ出力を制御するための復号化論理手段とを備え、これによって、上記オーバーヘッドメモリ手段から得られた各バイトは、上記制御メモリ手段に記憶された制御パターンに応答して複数のフレームを構成するように、その関連した制御バイトを発生したシーケンシャルなアドレス値に対応するシーケンシャルなアドレスのロケーションからのものであるホスト端末を提供する。本発明のこの態様の１つの概念によれば、上記パケットオーバーヘッドメモリは、上記制御メモリのアドレス数と同一のアドレス数を有する。本発明のこの態様のもう１つの概念によれば、上記制御メモリと上記オーバーヘッドメモリは、それぞれ独立にアドレス可能な複数のページとして配置される、複数の半導体スタティックランダムアクセスメモリアレイを備え、これによって、１組のページが読み出される一方、もう１組のページが書き込まれる。本発明のこの態様の別の概念によれば、上記ホスト端末はさらに、上記制御パターンを上記制御メモリに書き込むための書き込み回路と、上記パケットオーバーヘッドを上記オーバーヘッドメモリに書き込むための書き込み回路とを含む。本発明のこの態様の関係する概念によれば、上記書き込み回路は、上記制御バイトカウンタの計数値の間で、上記制御メモリと上記オーバーヘッドメモリとのうちの選択された１つに書き込むことができる。本発明のこの態様のもう１つの概念によれば、上記書き込み回路は、アドレスを提供するアドレスバスを介して、かつ値を上記制御メモリと上記オーバーヘッドメモリとに提供するためのデータバスを介して、値を、上記制御メモリと、上記オーバーヘッドメモリとに書き込むために選択的に接続可能であるデジタルマイクロコントローラを含む。関係する概念によれば、アドレスマルチプレクサは、上記制御バイトカウンタと上記マイクロコントローラのアドレスバスとの間で選択するために設けられる。本発明のこの態様のもう１つの概念によれば、上記制御バイトカウンタは、例えば２５６個の値又は２５６バイトのような上記パケット内に含まれる独立した情報グループの数に数値的に対応するシーケンシャルな計数値を出力するように設けられたカウンタを備える。本発明のこれらの及び他の目的、利点、概念及び特徴は、添付の図面を参照して著した、複数の好ましい実施例の次の詳細な説明の熟慮考察においてより完全に理解されかつ認識されるであろう。図面の簡単な説明図１は、光ファイバケーブルと、上記ファイバケーブルに沿った光分配器／合成器とを介して複数のＯＮＵをサービスするＨＤＴを含む光ファイバネットワークを示す。図２は、本発明の原理に従った、図１の光ファイバ分配ネットワークの送信制御記憶装置によって組み立てられた１つのフレームのプログラム可能な配置を示す。図２Ａは、図２のパケット内のＯＮＵデータヘッダのフォーマットを図示する。図３は、本発明の原理を含む送信制御記憶装置の簡単化されたブロック図である。図３Ａは、図２のパケットフォーマットに基づいた、図３の送信制御記憶回路のオーバーヘッドデータ記憶メモリための好ましいプログラム可能なメモリマップである。図４は、図示された素子の電気的な構成及び相互接続を示す、図３の送信制御記憶回路の複数のキー素子のより詳細なブロック図である。好ましい実施例の詳細な説明図１は、実際上現在設けられているタイプの光ファイバネットワーク１０の簡単化された全体図を示す。この例では、ファイバ１６は双方向トラフィックをサポートする。もし所望されれば、もう１つのファイバ１６と、関連する分配器／合成器１８の組を利用することができ、その１つは発信トラフィックのためのものであり、他の１つは着信トラフィックのためのものである。いずれの場合においても、発信トラフィックはホストデジタル端末（“ＨＤＴ”）１４から特定のＨＤＴによってサポートされる複数の光ネットワーク装置（“ＯＮＵ”）２０に流れる。また、着信データの情報ビットやそのグループ又はそのバイトをそれらの各意図された受信宛先に対してルート選択するために、これらの着信データの情報ビットやそのグループ又はそのバイトを切り換えるための方法や回路は、本発明を理解するために不必要な説明であるとして記述していない。ネットワーク１０は、（例えばＴ１に対して２４のような）それぞれ幾つかの個々の信号を提供するとともに、複数のＴ１搬送波チャンネルのような複数の着信信号チャンネル１２を受信する。好ましい実施例によれば、各信号は８ビット又は１バイトを表わす。“バイト”という表現がここでは従来の意味において８個の２進数のビットワード（エイト・バイナリ・ビット・ワード）を意味するように用いられているとき、“バイト”という用語は、広い意味において、情報グループ又はデータワードを形成するための、任意の好都合なサイズを有する複数のビットのパラレル配置を表わすものとして理解すべきである。これらのチャンネル１２はＨＤＴ１４に入力され、ＨＤＴ１４は当該個々の信号を音声又はデータ情報の周期的に生じる複数のパケット２４にフォーマット化し、次いで、当該パケット情報に従ってレーザビームを変調し、上記変調された光エネルギーを光ファイバケーブル１６を介して送信する。ファイバケーブルネットワーク１６は典型的には、複数の光信号分配器１８を用いて拡張され、結局は、複数のＯＮＵ２０のそれぞれの１つに到達する。各ＯＮＵ２０は、それに割り当てられた唯一の識別番号を有し、各ＯＮＵ２０は、所望されたサービス加入者の任意の番号、すなわち４、８、２４などと、バイトに対応する任意の数のデータとを収容することができる。図１において、５個のＯＮＵが図示されている。各ＯＮＵ２０はＨＤＴからファイバ１６を介して周期的に生じる複数のパケットを受信する。図２に図示されているように、各フレームは、予め決められたバイト数のバイトを含み、好ましくは、１２５マイクロ秒の周期のバーストであって、これによって、８ｋＨｚの帯域周波数を得る。実際にはＯＮＵ２０に接続された各サービス加入者局は好ましくは、付加的な帯域幅が上記サービス局によって所望されたときに、ある特定のパケット又はオプショナルでの予め決められた数のバイト２２内で、１バイトのデータバイトを用いて設けられる。この例においては、加入者サービス局のユーザバイトは、上記特定の加入者局をサービスするＯＮＵ２０のＯＮＵＩＤフィールド２８の後にすぐに続くユーザバイトフィールド３０において配置されたユーザバイト内でのその順序によって決定される。１秒当たり８０００フレームのフレーム繰り返し周波数では、従って各加入者は、上記サービス局が１フレーム当たりただ１バイトを用いるときに、ネットワークの有効な周期中において、１秒当たり最小８０００バイトの情報を受信するであろう。図１に図示されるように、ＯＮＵ２０−１は、現在５バイトのデータバイトを受信し、従って最大５個のサービス加入者をサービスすることができ、それ故、ＨＤＴ１４からの各フレーム内でＯＮＵＩＤフィールドを含むそのヘッダに続く５バイトのユーザ情報が割り当てられる。ＯＮＵ２０−２は現在６バイトのユーザデータバイトが割り当てられる。ＯＮＵ２０−３には２バイトのユーザデータバイトを受信する。ＯＮＵ２０−４は今、５個の加入者をサービスしかつ５バイトのユーザデータバイトを受信する。ＯＮＵ２０−５は２４バイトのユーザデータバイトを受信する。複数のＯＮＵ２０の物理的な位置は広く離れていてもよいことと、並びに、１個のＯＮＵ当たりにサービスされるサービス加入者の数は、顧客の必要条件やサービスに対する要求に応じて、各サービス加入者によって要求されたバイト数のようにときどき変化するであろうことは、当業者によって認識されるであろう。従って、原理的な必要条件は、ネットワーク１０が、変化する顧客のニーズやサービスの必要条件に応じてそれ自身を採用するために、すばやくかつ容易に再プログラム可能であるということである。図２は、ネットワーク１０の複数のＯＮＵ２０に対してＨＤＴ１４によって配置され、並びに複数のＯＮＵ２０から出力されるような、好ましい固定された長さを有するデータフレーム２４を示す。通信フィールド２６は、すべての複数のＯＮＵ２０に対して個々に適用可能、又はそれらの１つのグループとして適用可能な放送通信を提供するために設けられ、すべてのＯＮＵ２０は通信フィールド２６に含まれる情報（又は少なくとも受信宛先識別子）をモニタし復号化する。この通信フィールド２６は好ましくは、ネットワークの必要条件に依存する長さ又は任意の他の所望される長さを表わされる１３バイトであり、好ましくは、フレーム２４の始まりを識別する唯一特有のヘッダ又はフレームマーカーを用いて開始される。この通信フィールド２６に続いて、一連のＯＮＵフィールド又はパケット２５が配置される。本発明によれば、これらのパケット２５は任意の順序で配置するようにしてもよいし、１つのユーザデータバイトの最小長さからユーザデータバイトの任意の所望される最大バイト数までの範囲の中にあってもよい。オーバーヘッドバイトはまた、クロックを捕捉し、意図されたＯＮＵを識別し、信号を出力し、エラーをチェックするなどのために各パケット２５に含まれる。好ましい実施例によれば、ＨＤＴによって送信される各ＯＮＵパケットは４バイトのクロック捕捉オーバーヘッドバイトを含む。一般には、各ＯＮＵパケット２５は、後ろにパケットＩＤ識別子が続くクロック捕捉プリアンブルを含み、これら両方は後ろにユーザデータ部３０が続くＩＤヘッダ部２８に含まれ、ここで、ユーザデータ部３０は上記識別されたＯＮＵ２０によってサポートされる予めセットされたバイト数のユーザデータバイトを備える。図２の例においては、フレーム２４内の複数のＯＮＵパケット２５の一直線状の配置は図１に図示された上部から下部への末端まで組織化された物理的な配置に従っている。しかしながら、フレーム２４内の複数のＯＮＵパケット２５の特定の配置又は順序はＨＤＴによって所望されるようにフレームからフレームに変化するようにしてもよい。各ＯＮＵＩＤ部２８と、関連するデータ部３０は、現在のサービス加入者の必要条件に依存して、フレーム２４内で必要とされる空間（又は時間周期）のみを占有する。従って、各フレーム２４は、任意のＯＮＵパケット２５内に配置される任意の充填バイトを用いることなしに、最適化される。もし充填バイトがフレームの未使用部分を充填するために必要とされ又は好ましいならば、充填バイトフィールド３２が好ましくはフレーム２４に配置され、好ましくは最後のＯＮＵパケットの最後部に配置され、１２５マイクロ秒のフレームを完成させる。図２Ａによって図示されるように、各ＯＮＵヘッダ部２８は、ユーザデータの有効な符号化から得ることができないであろう、唯一特有のヘッダクロック捕捉マーキングパターンを用いて開始する。図２Ａの例においては、クロック捕捉マーキングパターンは４バイトの長さを有し、ここで、第１バイトはすべて０であり、第２バイトはすべて１であり、第３及び第４バイトは複数のＯＮＵのための位相同期トレーニングパルスを提供するために、１と０の交互のパターンを有する。ＯＮＵパケットＩＤ識別子はＯＮＵ特有の識別番号に従いかつそれを備え、シグナリング（信号出力又は合図）情報は上記パケットＩＤ識別子の後に続いている。もし所望されるならば、１バイトのエラーチェックサムバイトが上記ＯＮＵユーザデータバイトの後ろに配置されることが可能である。すべてのＯＮＵはＨＤＴからファイバネットワーク１６に流れ出るデータの流れをモニタしており、それらすべてがそれぞれ連続するＯＮＵ識別番号又はＯＮＵパケットＩＤ識別子を復号化してチェックする。現在受信されているＯＮＵ識別番号によって識別された特定のＯＮＵ２０は、その各サービス加入者局に対するユーザデータフィールド３０のすぐ後に続く複数バイトのデータバイトを捕捉して識別する。各ＯＮＵ２０はただ、現在サポートされている加入者局のためのユーザバイトを受信するので、より多数のＯＮＵ２０は、各ＯＮＵ２０が例えば２４個の局などの最大の可能な局のサポートレベルでセットされている固定されたバイト数のユーザバイトに割り当てられているよりはむしろ、特定のＨＤＴ１４によってサポートされるようにしてもよい。図３に戻り、ＨＤＴ１４は送信部と受信部（図示せず。）とを含む。送信部は、ネットワーク１０の複数のＯＮＵ２０に接続された複数のサービス加入者局に分配するために意図された音声、データ又は画像情報を備えたデジタル情報バイトを受信するための内部電気的データバス４２を含む。これらのデータバイトは、先入れ先出しバッファメモリ（first-in,first-out（ＦＩＦＯ）buffer memor y）アレイ４４にロードされた後、パス４６に出力される。通信データバイトとＯＮＵパケットＩＤ識別子バイトが本発明に従って送信制御記憶回路５２からゲート５０を介して供給されているときに、ゲート４８は各フレーム２４の形成中にパス４６を選択的に開く。このとき、パス４６におけるバイトの流れはエンコーダ５４内で符号化される。エンコーダ５４は所望される０と１のビットの密度を得ることができその結果シリアルデータの流れを得ることができるように、各バイトにおける複数のビットをスクランブルする。従来の４Ｂ５Ｂ（８Ｂ１０Ｂ）符号化方法は、現在のところ好ましい。次いで、このスクランブルされたデータの流れは並列／直列変換器５６によってビットデータの流れのフォーマットに従ってパラレルのフォーマットからシリアルに変換され、次いで、光送信機５８によって発生されたコヒーレントな光ビーム（レーザビーム）を変調するために印加される。次いで、送信機５８からの上記変調された光ビームはファイバケーブルネットワーク１６に出力される。好ましい実施例によれば、上記エンコーダは、制御記憶メモリ６４によって指示される適当な位置に“標準化された”バイトをフレームに挿入するための手段を備えて設けられる。特に、そのようなバイトは好ましくは、すべての０とすべての１と０と１の交互とを含む各ＯＮＵヘッダ部２８内にクロック捕捉バイトを含み、さらにオプショナル的に、各フレームを完成するために最後のＯＮＵデータパケットの後に用いられる充填バイト３２を含む。本発明の概念によれば、送信制御記憶回路５２は、各フレーム内の各バイトの位置に対応する連続する数値の計数値を発生するバイトカウンタ６０を含む。当該計数値は乗算器６２を通過して制御記憶メモリ６４とオーバーヘッドデータ記憶メモリ６６の各アドレス端子に印加される。両方のメモリ６４及び６６は好ましくはデュアルポート記憶装置、又は図４に図示されるように時分割１ポート記憶装置を用いることができる。制御記憶メモリ６４は各フレーム２４を有する全体の数のバイトに対応するバイトの位置を有する。好ましい実施例は、メモリ６４が少なくとも２５６バイトの位置を有し、４Ｂ５Ｂ符号化の８ｋＨｚフレームレートに対して２０．４８ＭＨｚのファイバ伝送レートが得られるように、２５６バイトを有する各フレームを提供することである。基本的には、制御記憶メモリ６４はフレーム２４のフォーマットを制御する一方、オーバーヘッドデータ記憶メモリ６６は、例えばＯＮＵ通信フィールド２６に関連するパケットＩＤバイトと一般的な通信データバイトのような、好ましいフレームオーバーヘッドバイトを含む。充填フィールド３２、パケットクロック捕捉バイト及び通信フィールドクロック捕捉バイトは、メモリ６６によって、又はエンコーダ５４と関連するバイト発生器によって提供されることが可能である。フレームオーバーヘッドデータ記憶メモリ６６は最も好ましくは、制御記憶メモリ６４と同一の大きさを有するとともに、同一のアドレス割り当て配置を有し、最小値においてフレーム２４のバイト数と等しい又はより大きな数のバイトの位置を有する。図３Ａは、図２のフレームフォーマットの例と対応するフレームオーバーヘッドデータ記憶メモリ６４のためのメモリマップの例を提供する（しかしながら、図３に図示された制御記憶メモリ６４とオーバーヘッド記憶メモリ６６において図示されたデータとオーバーヘッドバイトの位置によって実際に表された例ではない。）。図３Ａの例において、通信フィールド２６はメモリの一番上に記憶され、ＯＮＵＩＤフィールド２８は、例えば図２のフォーマットにおけるこれらのフィールドの各位置に関係したアドレスのロケーションに記憶される。この配置は実際上非常に有効的であって非常に経済的であるということが証明された。制御記憶メモリ６４のバイトの位置は、ユーザデータバイトをＦＩＦＯ４４からゲート４８を介して出力することを制御するために用いられ、同様に、ゲート５０及び、エンコーダ５４とオプショナル的に関連する任意のバイト発生器を制御するために用いられる。各フレーム２４のバイトの位置が計数されるにつれて、制御記憶メモリ６４は、ＦＩＦＯ４４から得られるべき各ユーザデータバイトのためにゲート４８に、メモリ６４のメモリフィールド６５において図示された複数の制御値を出力することによってユーザデータバイトの指令を出力することと、メモリ６６によって、又はエンコーダと関連するオプショナルなクロック捕捉バイト発生器と充填バイト発生器とによって出力すべき適当なフレームオーバーヘッドデータバイトの指令を出力することとの間で、切り換えられる。そのような複数のオーバーヘッド制御命令は制御記憶メモリフィールド６７において図示されている。ＨＤＴ１４内のマイクロコントローラ６８は、ＦＩＦＯ４４における適当なユーザバイトがそれらの適当な受信宛先のＯＮＵのＩＤバイトに従って正確に一直線上に整列されるように、制御記憶メモリ６４とオーバーヘッド記憶メモリ６６とをプログラムする。マイクロコントローラ６８はまた、制御記憶メモリ６４とオーバーヘッド記憶メモリ６６とをリアルタイムに更新することを可能にしている。マイクロコントローラ６８は、制御記憶メモリとオーバーヘッドメモリ６６とに対してアドレス指定するために、アドレス／データバス７０と、アドレスラッチ７１と、乗算器６２を介して延在しているアドレスバス７２とを含む。同時に、データバス７０を介して供給されるデータ値は、マイクロコントローラ６８がメモリ６４又は６６のいずれか１つに記憶された値を再書き込みし、これによって、フレームフォーマットを変化し、もしくは、例えば通信フィールド２６における通信バイトのような情報を更新することができるように、制御記憶メモリ６４に導かれるバイトゲート７４と、オーバーヘッドメモリ６６に導かれるバイトゲート７６のいずれかを介して通過させる。このような方法で、メモリ６４と６６は、サービス加入者のニーズが変化するにつれてＯＮＵの形状を変化させるために、ネットワークの動作のいかなる中断もなしに、リアルタイムで容易に更新されかつ再プログラムされるように構成することができる。上述のように、ＨＤＴ１４から複数のＯＮＵ２０への通信は、通信バイトをオーバーヘッドメモリ６６に書き込み、そして各フレーム２４を有する通信バイト２６を送信出力することによって容易に実行される。低いコストの１ポート半導体メモリアレイを用いてデュアルポートメモリの等価物を得るためには、制御記憶メモリ６４とフレームオーバーヘッドデータメモリ６６とは、各フレームのバイトクロック周期が次の２つの位相に分割されるように十分に速いレートでクロック同期される：マイクロコントローラ６８が新しい値を制御記憶メモリ６４又はオーバーヘッドメモリ６６のいずれか１つのアドレスに書き込みを行うときの書き込み位相と、制御記憶メモリ６４とオーバーヘッドメモリ６６からの値が現在所望されている形状でフレーム２４を形成するために読み出されるときの読み出し位相である。図４は、送信制御記憶回路５２の複数のキー素子の現在のところ好ましい特別な回路の構成を示す。制御記憶メモリ６４とフレームオーバーヘッドデータ記憶メモリ６６は、例えば６１１６タイプのような、８ビット×５１２ビットのスタティックメモリＩＣが用いられる。このことは、各メモリ６４及び６６が１ページ当たり２５６バイトである２ページとして配置されることを可能にしている。ＴＭＡ８制御ラインは、各メモリアレイの２ページの間を選択する。また、各メモリ６４及び６６のために２つのメモリページを提供することによって、シーケンシャルなバイトクロックの周期の第１の位相の間にフレームフォーマットを完全に再プログラムし、次いで、サービスを中断することなしに、フレームの時間周期の開始において古いページから新しいページに切り換えることが実際的である。出力ラッチ８０はデコーダ８２に対してアドレス指定する３本のライン２６（ＴＸＣＳＯ−２）を含む制御記憶メモリ６４から出力される制御値をラッチする。デコーダ８２は、チェックサム、ユーザデータ、通信値（演算コード又はオプコード（opcodes））、複数のＯＮＵＩＤ、充填バイトなどを含む上記予め決められたフレームフォーマットを発生するために必要な多数の制御信号を出力する。デコーダ８２はまた、オーバーヘッドメモリ６６に含まれる値をバス４６に出力させるラッチ５０をイネーブルするＬＢＥＮ制御信号を出力する。ラッチ８０及び５０は、メモリ６４及び６６から読み出されてそれらが記憶していた値がラッチ８０及び５０に出力されるときに、２つの位相メモリサイクルの送信ハーフ中に出力されるＴＸＭＵＸ制御値信号によってクロック同期される。図４において２個の共通に制御される４ビットの乗算器として図示された乗算器６２はまた、ＴＸＭＵＸ制御信号によって制御される。送信バイトカウンタ６０は好ましくは図４に示すように配置され、バイトクロック信号ＴＢＣＬＫに応答して２５６個の連続する計数値を提供するために、タンデム接続された２個の４ビットカウンタを備える。ＴＣ２制御信号は本実施例において１つのフレームの開始においてカウンタ６０を０にリセットする。２個の４ビットカウンタと関連する論理回路は、２５６の計数値に到達したときに当該カウンタを停止することをイネーブルにし、１回の１つのフレームセルフテストを実行することができるようにネットワーク上でユーザサービスを開始させる前にＨＤＴ及び複数のＯＮＵの機能をテストし、送信しかつ受信するために用いられ、そうでないならば、本発明に関連していない。従って、オーバーヘッドデータ記憶メモリ６６から得られるべき各バイトは、情報フレームにおける当該バイトのためのシーケンシャルなロケーションに等しいシーケンシャルなアドレスのロケーションの当該メモリに記憶されることは、本発明の記述から明らかであり、ここで、このシーケンシャルなロケーションは、オーバーヘッドデータ記憶メモリ６６から与えられたバイトを得るために、制御記憶メモリ６４を制御指示するカウンタ６０によって発生されたそれの対応するシーケンシャルなアドレス値に同一である。例えば、ある特定のパケットＩＤ識別子バイトが情報フレームにおいてバイトの位置７２に位置すべきである場合について考える。本発明によれば、オーバーヘッドデータ記憶メモリ６６における記憶ロケーション７２はこの特定のパケットＩＤ識別子バイトを含むようにプログラムされ、制御記憶メモリにおける記憶ロケーション７２は、オーバーヘッドデータ記憶メモリに対して、上記バイトをバイトカウンタの現在の計数値に対応するその記憶ロケーション７２からゲート５０を介して通過させるように指示するようにプログラムされる。従って、バイトカウンタが７２の値に到達したときに、この計数値は制御記憶メモリ６４に入力され、このとき、制御記憶メモリ６４は対応する制御バイトをメモリフィールド６５からオーバーヘッドデータ記憶メモリ６６に出力してオーバーヘッドデータ記憶メモリ６６を制御指示し、これによって、記憶ロケーション７２にまた位置しているそのバイトをゲート５０を介して通過させる。複数のバイトは、それらがフレームにおいて存在すべきところの複数の数値のバイトのロケーションに対応する複数の数値のロケーションにおけるオーバーヘッドデータ記憶メモリ６６に配置されるので、１バイトのカウンタ６０は両方のメモリ６４及び６６を制御するために利用することができ、その結果、互いに次々にシーケンシャルにスタックされるすべてのそのバイトを含み、かつオーバーヘッドデータ記憶メモリ６６によって出力されるべき複数のバイト間に存在している情報フレームにおける多数のデータバイトに対応する計数値の遅延を有する独立したカウンタによってアドレス指定されるオーバーヘッドデータ記憶メモリ６６を利用することに比較してより減少された回路規模を得ることができる。本発明と関係する技術分野における当業者には、本発明の概念や範囲から逸脱することなしに前述に記述によって多くの広い異なった実施例が提案されるであろう。ここでの記述及び開示は図示の目的のみのために意図されたものであって、次の請求の範囲によってより詳しく指摘された本発明の範囲を限定するように構成されたものではない。

───────────────────────────────────────────────────── 【要約の続き】データバッファ記憶メモリと上記オーバーヘッドメモリ（６６）との選択的なデータ出力を制御するための復号化論理回路とを備える。上記オーバーヘッドメモリ（６６）における各バイトは、上記オーバーヘッドメモリ（６６）から上記オーバーヘッドメモリバイトを出力するために上記制御メモリ（６４）によって用いられたその対応するカウンタ制御バイトのあたいに数値的に対応する記憶ロケーションを有する。

Claims

【特許請求の範囲】１．複数のフレームに含まれるパケットの数を変更することができかつ任意のパケット内に含まれるバイト数を変更することができるように、かつ複数のフレームをフレームからフレームにプログラム可能に再フォーマット化することができるように、周期的に生じる情報フレームを形成してホスト端末から複数のネットワーク装置に送信するための方法であって、上記複数のネットワーク装置によって受信すべきユーザデータバイトをユーザデータバッファメモリ手段において記憶するステップと、各ネットワーク装置のパケット識別子が、各パケット識別子がフレームに位置すべきところのその対応する数値のフレームバイトのロケーションに数値的に一致する記憶ロケーションに記憶されるように、上記情報フレームにおけるバイトのロケーションの数と少なくとも同一の数の記憶ロケーションを有するオーバーヘッドメモリ手段内で所定の間隔だけ離れた第１のアドレス記憶ロケーションに、上記複数のネットワーク装置のためのパケットＩＤ識別子を上記オーバーヘッドメモリ手段に記憶するステップと、得られる情報フレームが予め決められた順序で上記ユーザデータバイトと上記パケット識別子とを含むように、上記情報フレームにおけるバイトのロケーションの数と少なくとも同一の数のアドレスを有する制御メモリ手段に、上記情報フレームのフォーマットをシーケンシャルで制御するための制御パターンを記憶するステップと、シーケンシャルなアドレス値を発生し同時に上記制御メモリ手段と上記オーバーヘッドメモリ手段とに印加するステップと、各シーケンシャルなアドレス値に応答して上記制御メモリ手段から制御バイトをシーケンシャルに出力させることにより、上記ユーザデータバッファメモリ手段と上記オーバーヘッドメモリ手段との選択的なデータ出力を制御するステップとを含み、これによって、上記制御メモリ手段に記憶された上記フレーム制御パターンに応答して上記ネットワーク装置のパケット識別子と上記装置のためのデータバイトとが各フレーム内に配置されるように、上記オーバーヘッドメモリ手段から得られた各バイトは、その関連した制御バイトを発生した上記シーケンシャルなアドレス値に対応するシーケンシャルなアドレスのロケーションからのものである方法。２．パケットデータバイトが上記フレームに配置すべきときにそのような１バイトのデータバイトが上記データバッファメモリ手段から得られ、パケット識別子が上記フレームに配置すべきときにそのような１バイトのパケット識別子バイトが、そのようなパケット識別子が上記フレームにおいて配置すべきところに数値的に対応するアドレス記憶ロケーションの上記オーバーヘッドメモリ手段から得られるように、上記フレームにおけるバイトのシーケンシャルな順序に対応するように、上記制御メモリ手段における上記制御パターンがシーケンシャルに順序付けされかつ配置される請求項１記載の方法。３．各通信テータバイトが上記フレーム及びその対応する制御バイトにおいて位置すべきところのその対応する数値のフレームバイトに数値的に対応する記憶ロケーションに各通信データバイトが記憶されるように、上記オーバーヘッドメモリ手段内に配置された第２のアドレス記憶ロケーションの上記オーバーヘッドメモリ手段に、一般的な通信データバイトを記憶するステップをさらに含む請求項２記載の方法。４．上記制御メモリ手段によって発生された制御バイトに応答して、充填バイト及びクロック捕捉バイト発生器から充填バイトとパケットクロック捕捉バイトとを得るステップをさらに含む請求項２記載の方法。５．アドレス値を発生し同時に上記制御メモリ手段に印加するとともに上記オーバーヘッドメモリ手段からバイトを得るステップは、１バイトのカウンタ手段を用いてシーケンシャルなバイトの計数値を発生することによって実行され、上記オーバーヘッドメモリ手段とデータバッファメモリ手段と充填バイト及びクロック捕捉バイト発生器のすべては、上記制御メモリ手段からの出力によって制御される請求項４記載の方法。６．上記フレームはｎバイトの情報を備え、上記制御メモリ手段と上記オーバーヘッドメモリ手段において用いられる上記最大数のシーケンシャルなアドレス値はｎである請求項５記載の方法。７．上記パケット識別子は、光ファイバを介して上記複数の光ファイバネットワーク装置に接続される上記ホスト端末によって発生される光ネットワーク装置識別子を備え、上記ホスト端末はデジタル端末を備えた請求項１記載の方法。８．ホスト端末からネットワークを介して可変数のネットワーク装置に送信するための情報の周期的に生じるデータフレーム内で周期的に生じる複数のパケットを組み立てするためのホスト端末であって、各フレームはフレームからフレームに変化することができるプログラムされた数のネットワーク装置パケットを含み、各パケットは各ネットワーク装置によって必要とされる帯域幅の量に関係してフレームからフレームに変化することができる可変バイト長を有し、上記ホスト端末は、ユーザデータバイトを記憶するためのユーザデータバッファ記憶手段と、情報フレームにおけるバイト数と少なくとも同一の数のアドレスを有し、複数のフレームのフォーマットを制御するための制御パターンを記憶するための制御メモリ手段と、上記情報フレームにおけるバイト数と少なくとも同一の数のアドレスを有し、オーバーヘッドメモリ手段の予め決められた記憶ロケーションにフレームオーバーヘッド情報を記憶するためのオーバーヘッドメモリ手段とを備え、上記フレームオーバーヘッド情報の少なくとも幾つかは、シーケンシャルに所定の間隔だけ離れるようにかつ、各パケット識別子が上記フレームに位置すべきところのフレームアドレスのロケーションに数値的に一致するように、上記オーバーヘッドメモリ手段内の数値アドレスのロケーションに記憶されたパケットＩＤ識別子を備え、上記ホスト端末は、シーケンシャルな数値のアドレス値を発生して同時に上記制御メモリ手段と上記オーバーヘッドメモリ手段とに印加するための制御バイトカウンタ手段と、上記制御メモリ手段によって出力された制御バイトを復号化して、上記ユーザデータバッファ記憶手段と上記オーバーヘッドメモリ手段との選択的なデータ出力を制御するための復号化論理手段とを備え、これによって、上記オーバーヘッドメモリ手段から得られた各バイトは、上記制御メモリ手段に記憶された制御パターンに応答して複数のフレームを構成するように、その関連した制御バイトを発生したシーケンシャルなアドレス値に対応するシーケンシャルなアドレスのロケーションからのものであるホスト端末。９．上記制御メモリ手段における制御パターンは、ユーザデータバイトが上記フレームにおいて配置されるべきであるときにそのような１バイトのデータバイトは上記データバッファメモリ手段から得られ、パケット識別子が上記フレームにおいて配置されるべきときにそのような１バイトのパケット識別子バイトはその対応するシーケンシャルなアドレス値に数値的に等しい記憶ロケーションの上記オーバーヘッドメモリ手段から得られるように、上記フレームにおけるシーケンシャルな順序のバイトに数値的に対応するように、シーケンシャルに順序付けされた請求項８記載のホスト端末。１０．上記オーバーヘッドメモリ手段は、各通信データバイトが上記フレームに位置されるべきであるところのその対応する数値のフレームバイトのロケーションに数値的に対応する数値の記憶ロケーションに記憶されるように、上記オーバーヘッド手段において所定の間隔だけ離れた複数のロケーションに一般的な通信データバイトを含む請求項９記載のホスト端末。１１．上記制御メモリ手段によって出力された制御バイトによって指示されたときに、フレーム充填バイトとパケットクロック捕捉バイトとを発生するための充填バイト及びクロック捕捉バイト発生器をさらに備えた請求項９記載のホスト端末。１２．上記オーバーヘッドメモリ手段は上記制御メモリ手段のアドレス数と同一の数のアドレスを有する請求項８記載のホスト端末。１３．上記制御メモリ手段と上記オーバーヘッドメモリ手段は、それぞれ独立にアドレス可能な複数のページとして配置される、複数の半導体スタティックランダムアクセスメモリアレイを備え、これによって、１組のページが読み出される一方、もう１組のページが書き込まれる請求項８記載のホスト端末。１４．上記制御パターンを上記制御メモリ手段に書き込むための書き込み手段と、上記オーバーヘッド情報を上記オーバーヘッドメモリ手段に書き込むための書き込み手段とをさらに備えた請求項８記載のホスト端末。１５．上記書き込み手段は、上記制御バイトカウンタ手段によって出力された連続する計数値の間で、上記制御メモリ手段と上記オーバーヘッドメモリ手段とのうちの選択された１つに書き込むことができる請求項１４記載のホスト端末。１６．上記書き込み手段は、アドレスを提供するアドレスバスを介して、かつ値を上記制御メモリ手段と上記オーバーヘッドメモリ手段とに提供するためのデータバスを介して、値を、上記制御メモリ手段と、上記オーバーヘッドメモリ手段とに書き込むために選択的に接続可能であるデジタルマイクロコントローラ手段を含む請求項１５記載のホスト端末。１７．上記制御バイトカウンタ手段と上記マイクロコントローラ手段のアドレスバスとの間で選択するためのアドレス多重化手段をさらに備えた請求項１６記載のホスト端末。１８．上記制御バイトカウンタ手段は、上記フレーム内に含まれる独立した情報バイトの数に数値的に対応するシーケンシャルな計数値を出力するように設けられたカウンタを備えた請求項８記載のホスト端末。