JP2002513484A - フラッシュメモリ大容量記憶システム - Google Patents

Abstract

(57)【要約】 フラッシュメモリを使用する大容量記憶システムに関するアーキテクチャを記載する。このアーキテクチャは、フラッシュメモリを複数のブロックに編成することを含む。次いで、これらのブロックを種々のカテゴリに分割する。カテゴリのうちの一つは、（Ｍｉｃｒｏｓｏｆｔのオペレーティングシステムに使用される論理ブロックアドレスのような）定義済みのアドレッシングスキームと関連して編成されるデータをストアするのに使用されるワーキングカテゴリである。他のカテゴリは、ワーキングブロックのうちの一つに書きこまれることになっているデータをストアするのに使用される一時的なバッファである。データが大容量記憶システムに書きこまれるとき、第２のカテゴリのブロックが第３のカテゴリのブロックから割り当てられる。次いで、割り当てられたブロックへの書きこみが完了したとき、割り当てられたブロックは第１のカテゴリのブロックに変更される。第１のカテゴリの対応するブロックは、第３のカテゴリに配置される。その結果、ブロックはリサイクルされる。従って、第２にカテゴリに一定のブロックの供給がある。本発明の変形実施形態では、新しいカテゴリがワーキングブロックに対するランダム書き込みを処理するために開発される。

Description

【発明の詳細な説明】 フラッシュメモリ大容量記憶システム 発明の分野 本発明は、コンピュータ用の大容量記憶装置の分野に関する。特に、本発明は 、半導体不揮発性メモリに関するアーキテクチャに関し、特にフラッシュメモリ に関する。 発明の背景 近代の情報処理システムは、プログラムやデータを記憶させるための大容量記 憶装置として、不揮発性ランダムアクセスメモリを十分に利用する。最も広く使 用される不揮発性メモリ装置はハードディスクであり、それは磁気材料にデータ を記憶させる接触装置である。最近、半導体不揮発性メモリが開発された。半導 体不揮発性メモリの１つのタイプは、典型的な行及び列配列におけるメモリセル として配列された、複数の浮動ゲート金属シリコン酸化物電解効果トランジスタ を有するフラッシュメモリである。浮動ゲート設計は、電源が取り外された後、 情報を保存させるようにする。フラッシュメモリは、情報処理システムにおける 大容量記憶装置として使用されるように適合させる数多くの特徴を有する。それ は、重みにして軽量であり、非常に僅かな空間を占め、接触装置よりも少ない電 力を消費する。更に、それは頑丈であり、接触装置を破壊することのできる反復 ドロップに耐えることができる。 フラッシュメモリは典型的に、ホット電子注入によってプログラム可能であり 、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングによって消去可能である、複数 の単一トランジスタメモリセルを有する。かかるメモリセルのプログラミング及 び消去には、浮動ゲート電極の周りの誘電体を通過する電流を必要とする。誘電 体は、一定の回数のプログラミング及び消去の後、故障することがわかった。該 属性のために、かかるタイプのメモリは有限の消去−書込みサイクルを有する。 フラッシュセル装置の製造者は、１０，０００から１００，０００の間の数消去 −書込みサイクルのための制限を指定する。これは、故障する前に無数の消去− 書込みサイクルを経て行くことができる、回転する磁気媒体（例、ハードディス ク）及び揮発性メモリチップ（ダイナミックＲＡＭ及びスタティックＲＡＭ）の ようなメモリ装置の他のタイプと異なる。結果として、フラッシュメモリ内の多 くの消去−書込みサイクルを減らすことが望ましい。 フラッシュメモリは典型的に、メモリ内のセルのソース端末に高電圧を加える ことにより消去される。ソース端末が全て金属ブッシングによって互いに接続さ れるため、全体的なメモリ（あるいはいくらかのサブポーション）は同時に消去 される必要がある。従って、消去操作において、有効データ、並びに無効（不正 ）データは消去される。これは、個別のビットが消去され、書込まれる他のＲＡ Ｍ装置と異なる。 フラッシュメモリと他のタイプのメモリ装置との間の別の差は、フラッシュメ モリ装置における消去サイクルが遅い（メモリ装置の他のタイプの読込み−書込 み時間と比較した場合）ことである。該属性は、システムが遅い消去サイクルを 補うのに特別に設計されていない限り、大容量記憶装置としてフラッシュメモリ を利用するシステムの性能を著しく下げる。 上述のように、フラッシュメモリを大容量記憶装置として有効利用するために 、新たなメモリ構造の設計が必要とされている。 発明の概要 本発明は、フラッシュメモリシステムの新しいアーキテクチャに関する。この アーキテクチャは、データをストアするためにフラッシュメモリを使用して、上 述の問題のいくつかを克服するように設計する。このアーキテクチャは、ブロッ ク及びセクタを含む論理構造に物理メモリセルを編成することを含む。本発明の 実施形態では、（「エントリバッファ」と呼ばれる）バッファが物理メモリを論 理配列にマップするのに使用される。エントリバッファの内容を変更することに よって、同じ物理メモリが異なる論理関数を実行するのに使用され得る。 本アーキテクチャの一つの用途は、メモリシステムが、セクタベースアドレッ シングスキームによって配列されているデータをストアするのに使用されること である。かかるスキームの例が、Ｍｉｃｒｏｓｏｆｔ ＤＯＳファイルシステム で使用される「論理ブロックアドレス」（ＬＢＡ）である。本発明は、セクタベ ースアドレッシングスキームにおいて編成されたデータを処理するための論理構 造を使用するフレキシブルメソッドを提供する。 フラッシュメモリの特別な特徴の一つは、別々のセルが新しいデータで直接上 書きされないことである。これは、各ビットが随意に変更され得る他のメモリデ バイスと異なる。従って、在来の読み込み及び書き込みメソッドを使用すること ができない。本発明は、この論理構造に書き込み、この論理構造から読み出す新 しい方法を含む。この方法は、古いデータを直接上書きする変わりに、新しいデ ータを受け取るための（本発明ではＱバッファと呼ぶ）バッファを使用する。Ｑ バッファは、（ダーティブロックと呼ぶ）古いデータを包含するブロックと置換 するように、後で変形される。バッファによって置換された古いブロックは、消 去されることができ、次いで、別の目的で使用する。次いで、新しいブロックを 新しいバッファとなるように割り当てる。上述したエントリバッファの使用は、 この変形を容易にする。 この書き込みメソッドの結果として生ずるものは、ブロックがリサイクルされ ることである（即ち、ダーティブロックを他のタイプのブロックに論理的に変更 することができる）。これは、本アーキテクチャがＱバッファの連続供給を必要 としているからである。ブロックがリサイクルされなければ、全てのブロックが 使用され、Ｑバッファに割り当てることができるブロックがなくなるときが来て しまう。従って、本発明のアーキテクチャは、消去されたブロックが結局バッフ ァとして使用され得るようになリサイクルブロックに対するメソッドを提供する 。 本アーキテクチャの性能を向上させるために、新しいタイプのバッファを導入 する。上述したＱバッファは、データのランダム更新を取扱うのに有効ではない 。このバッファは、このタイプの書き込みを受け取るのに役立つ。この新しいバ ッファは、Ｑバッファが消去される回数を減少させることができることが分かる 。ブロックを消去するために比較的長い時間を要するので、システムの性能は向 上する。 本発明のこれらの及び他の特徴は、添付した図面と併せて読むときに、以下の 記載から明らかになるであろう。 図面の簡単な説明 図１Ａは、本発明のフラッシュメモリシステムの概略図である。 図１Ｂ乃至１Ｄは、本発明のフラッシュメモリシステムの論理構造を示す。 図２Ａ乃至２Ｄは、本発明に関する書き込みオペレーションを示す。 図３は、図２Ａ乃至２Ｄの書き込みオペレーション後のブロックの状態を示す 。 図４は、データが本発明に関する別のブロック内に書き込まれる必要があると きのブロックの状態を示す。 図５は、あるカテゴリから別のカテゴリへの本発明のブロックの遷移を示す概 略図である。 図６Ａ乃至６Ｆは、本発明の「暗黙のダーティ」を例示する。 図７は、本発明のデータの書き込みを示すフローチャートである。 図８は、本発明のデータの読み込みを示すフローチャートである。 図９は、データを本発明のフラッシュメモリに書き込む例を図示する。 発明の詳細な説明 本発明は、新しいメモリアーキテクチャ及びそれに関連する方法を含む。以下 の記載は、いかなる当業者にとっても本発明を行い且つ使用することができるよ うに表す。特定の用途の記載は、例としてのみ提供する。好ましい実施形態の種 々の修正は、当業者にとって容易に明らかであり、ここに定義された一般的な原 理は、本発明の精神及び範囲から逸脱することなく他の実施形態及び用途に適用 しうる。従って、本発明は、示される実施形態に限定することなく、ここに開示 する原理及び特徴と調和する最も広い範囲と一致させるべきである。 メモリシステムの本質的な機能は、データをストアすることである。更に、ソ フトウェアアプリケーションは、メモリシステムから読み込み、且つ、メモリシ ステムに書き込むことができ得る。フラッシュメモリは、在来のメモリと異なる 多くの特徴を有する。その結果、フラッシュメモリシステムのアーキテクチャは 、多くの困難を克服し、あらゆる有利な特徴を利用するために準備されることを 必 要とする。ある相違点は、新しいデータで直接上書きされることができないフラ ッシュメモリにデータを存在させることである。フラッシュメモリは、「クリー ン」メモリになるように、最初に消去される必要がある。次いで、新しいデータ は、クリーンメモリに書き込まれる。ダイナミック・ランダム・アクセス・メモ リ（ＤＲＡＭ）におけるデータとは対照的に、スタティック・ランダム・アクセ ス・メモリ（ＳＲＡＭ）及びハードディスクは、直接上書きされ得る。これが、 フラッシュメモリシステムのアーキテクチャが在来のメモリシステムと異なる理 由の一つである。 使用することができなくなる前に、各ブロックが、（在来のメモリと比較して ）比較的小さい数の回数だけ消去されるからである。その結果、不必要な消去サ イクルを減少させる必要がある。フラッシュメモリに関する上記の技術的な問題 を克服する必要に加えて、システムの性能を高め、コストを低くしなければなら ない。さもなければ、フラッシュメモリシステムは市場で競争することができな い。この要求の重要性の一つは、アーキテクチャが大きすぎる諸経費を含まない ようにすることである。従って、ハードウェア及びソフトウェアサポート（例え ば、バッファ、プログラムコードなど）を低くする必要があり、データ構造及び アルゴリズムを簡単にする必要があり、信頼性及び性能を高くする必要がある。 本発明のフラッシュメモリシステムは、これらの要求を満たすように設計されて いる。 （Ａ）システムアーキテクチャの記述 （１）メモリセルのブロックへの分割 図１Ａは、本発明のフラッシュメモリシステム１００の概略図である。システ ム１００は、チップ１０２乃至１０４のようなデータ及びプログラムをストアす るための１又はそれ以上のフラッシュメモリチップを有する。これらのチップは 、線１０６乃至１０８を介して制御器１１０に電気的に接続される。本発明の実 施形態では、これらの線は、ディジタルデータを通信するためのバスの一部分で ありうる。制御器１１０は、フラッシュメモリチップ１０２乃至１０４をメモリ ブロック内に編成し、システム１００と無関係なデバイスと異なる目的のインタ ーフェースにこれらのメモリブロックを割り当てるような（以下に詳細に記載す る）種々の関数を実行する。制御器１００は、専用データ処理デバイスでありう る。変形実施形態では、制御器１１０の機能は、中央演算処理装置（ＣＰＵ）と 、ランダムアクセスメモリ（ＲＡＭ）と、読み出し専用メモリ（ＲＯＭ）と、ハ ードディスクとを有する汎用マイクロプロセッサシステムによって実行され得る 。本発明のある用途では、フラッシュメモリシステム１００は、ハードディスク の機能及び処理をエミュレートする。この用途では、マイクロコンピュータシス テムは、一般的なハードディスクとしてシステム１００を処理する。変形実施形 態として、フラッシュメモリシステム１００は、ビデオゲームカートリッジ及び 産業用制御データロガのような、特定のシステムで使用するために最適化された 構成を有しうる。 各メモリチップは、種々のメモリブロックに分割され得る。各メモリブロック は、データのビットをストアすることができる多くのＥＰＲＯＭセルを有する。 例えば、チップ１０２は、ブロック１１２ａ乃至１２３ｂに分割される。同様に 、チップ１０３及び１０４は、ブロック１１２ｂ乃至１２３ｂ及び１１２ｃ乃至 １２３ｃにそれぞれ分割される。好ましい実施形態では、１０２乃至１０４のチ ップの各々は、同じ数のブロックに分割される。しかしながら、チップが異なる 数のブロックを有してもよいことに注意すべきである。 （２）物理ブロックの論理的編成 チップ１０２乃至１０４のブロックは、論理的に編成される必要があり、それ らはデータをストアするためにフレキシブルシステムを提供することができる。 編成の一つの方法は、物理ブロックを論理的構造にマッピングするための手段を 提供することである。本発明では、特別のバッファがこのマッピングのために使 用される。このバッファ内の内容を変更することによって、同じ物理ブロックは 異なる論理的編成内にマッピングされ得る。 以下は、ある編成を示す例である。この例に使用されるブロックの数が例示の 目的だけのものであり、実在のフラッシュメモリシステムは多くのブロックを有 することができることに注意すべきである。各チップにおける８つのブロックが アレイに使用されている（他のブロックは他の目的のために使用され得る）と仮 定する。各メモリブロックは一意的な識別番号（「ブロックＩＤ」）を有する。 図１Ｂでは、チップ１０２のブロック１１２ａ乃至１１９ａ及びチップ１０３の ブロック１１２ｂ乃至１１９ｂがブロックＩＤ１乃至１６に順次に割り当てられ ている。これらの１６ブロックが今、メモリアレイ１３０を形成する。物理ブロ ックとそのブロックＩＤとの間に１対１対応があるので、各ブロックの位置はそ のブロックＩＤを特定することによって一意的に識別され得る。この点で、ブロ ックＩＤはブロック物理アドレスの形態とみなすことができる。本発明のある実 施形態では、各ブロックが更にセクタに分割される。この実施形態では、データ の読み込み及び書き出しは同時にセクタで実行される。 ブロックＩＤは、種々の論理的オーダに配列される。図１Ｂでは、バッファ１ ３２ａは、ブロックＩＤをストアするのに使用される。このバッファは、ここで は「エントリバッファ」と呼ぶ。バッファ１２３ａは、多くのレジスタ（１６ブ ロックＩＤがあるので、この例では１６）を包含する。図１Ｂでは、それらは０ 乃至１５からラベル付けされる。バッファにおける各レジスタを、「エントリ」 と呼ぶ。各エントリは、一意的なブロックＩＤをストアするのに使用され得る。 以下により詳細に説明するように、本発明のある態様は、本発明の物理ブロッ クが種々の論理的変形を経験することができる。従って、同じ物理ブロックは、 ある時間で第１の論理アドレスと、別の時間で第２の論理アドレスとに関連する データを包含し得る。バッファ１３２ａは、論理アドレスを備える物理ブロック を関連付けることによって線形アドレッシングスキームを実行するのに使用され 得る。図１Ｂでは、バッファ１３２ａにおける各レジスタは、論理アドレスのレ ンジと関連する。レジスタが論理的手段（例えば「０」乃至「１５」）に順次に 配列されるので、レジスタの論理的な位置とデータの論理アドレスとの間に１対 １の関係がある。各レジスタは、関連するアドレスを有するデータをストアする のに使用される物理ブロックのブロックＩＤを包含する。例えば、バッファ１３ ２ａにおいて最初から３つのレジスタは、ブロックＩＤ１３，２及び８を包含す る。ブロックが変形を通過するので、異なる物理ブロックは、同じアドレスレン ジにデータをストアするのに使用され得る。例えば、図１Ｂは、エントリバッフ ァ１３２ｂとして示される別の配列を示し、最初の３つのレジスタがブロックＩ Ｄ１１，５及び１４を含む。この例では、バッファ１３２ａ及び１３２ｂが同じ 物理バッファにストアされた異なる値を例示するのに使用されていることに注意 すべきである。本発明のフラッシュメモリシステムは、多くの種類の情報処理シ ステムの大容量記憶装置として使用され得る。本発明の作動を示すための例とし て、フラッシュメモリシステム１００を、ハードディスクをエミュレートするの に使用する。図１Ｃは、フラッシュメモリシステム１００のブロック１４０を示 す。ブロック１４０は、セクタ１４２乃至１４４のようなｒセクタに分割される 。ブロック１４０はまた、ブロック１４０に関連した属性情報をストアするため に（「拡張」とラベル付けされた）メモリ領域１４８を包含する。各セクタはま た、セクタの属性情報をストアするために（セクタ１４２の領域１４６のような ）セクタ属性領域を包含する。 （Ｂ）論理メモリアドレスの物理フラッシュメモリアドレスへのマッピング 上で指摘したように、フラッシュメモリシステムの実質的な機能は、データ及 びプログラムをストアすることである。典型的には、データ及びプログラムがセ クタベースアドレッシングスキームで編成されるので、データの各部分は一意的 に識別される。本発明のフラッシュメモリシステムがこのアドレッシングスキー ムと互換性があるように設計されるので、外部のシステムは論理セクタアドレス を特定することによってフラッシュ大容量記憶装置にアクセスすることができる 。 図１Ｄは、典型的なメモリ編成を実行するための本発明のフラッシュメモリシ ステム１００を使用する例を示す。（ＭｉｃｒｏｓｏｆｔのＤＯＳオペレーティ ングシステム及びＷｉｎｄｏｗｓのような）多くのソフトウェアシステムは、デ ータを大容量記憶装置に配置するためにセクタベース線形アドレッシングスキー ムを使用する。このアドレッシングスキームでは、論理メモリ１５０のメモリア ドレスは、線形的に増加する。メモリ空間の最小アドレス可能ユニットは、（図 １Ｃのセクタ１４２乃至１４４に対応する）セクタであり、即ち、データは、同 時にバイト又はワードを読み込み且つ書き込む代わりに、同時にセクタを読み込 み且つ書き込む。セクタのサイズは、ファイルシステムの設計に関連して選択す ることができる。図１Ｄに示す例では、スターティングセクタアドレスを「０ ０」と示し、最高セクタアドレスを（例示の目的に限って）「７９」として示す 。これらの論理セクタは論理ブロックにグループ化され、これらの論理ブロック は（エントリバッファ１３２ｃを使用して）それらに対応する物理ブロックにマ ップされる。物理ブロックのセクタのオーダは、それに対応する論理ブロックを 保持する。 例として、図１Ｄの各ブロックは、１０セクタを包含するように仮定する。こ の例では、数は、（２進数又は１６進数の代わりに）１０進数である。エントリ バッファ１３２ｃのレジスタ番号「０」によって、１３のブロックＩＤを有する ブロックが論理アドレス空間の第１のブロックとして割り当てられる。従って、 このブロックのセクタは、「００」乃至「０９」の論理セクタアドレスに対応す る。エントリバッファ１３２ｃのレジスタ番号「１」によって、２のブロックＩ Ｄを有するブロックは、第２のブロックとして割り当てられる。従ってこのブロ ックのセクタは、「１０」乃至「１９」の論理セクタアドレスに対応する。同じ 関係が、他のレジスタに関しても保持される。 データをストアするための独創的なフラッシュメモリシステムを使用するため に、制御器１１０は、フラッシュメモリシステムにおける一意的に識別可能なセ クタ内の外部システムから生じたデータにアクセスすることができなければなら ない。上記の論理セクタアドレスは、外部システムとフラッシュメモリシステム との間にインターフェースを提供する。外部システムは、その論理セクタアドレ スを特定することによってアクセスされ得るデータの位置を示すことができる。 論理セクタアドレスが知られているとき、論理セクタアドレスは、一つのブロッ ク内の総セクタの数を論理セクタアドレスに割ることによって計算され得る。こ の除算の商は、論理ブロックアドレスであり、剰余はその論理ブロック内のセク タ数である。典型的なブロックアドレスは、論理的―物理的ブロックマップテー ブルを見つけることによって見出され得る。 以下の例は、その論理セクタアドレスが知られている場合の、セクタの物理的 位置を得るための方法を例示する。論理セクタアドレス＃３２が与えられている と仮定すると（図１Ｄ参照）、このアドレスは１つのブロック内の（この例では １０である）セクタの数によって除算される。除算の商は３であり、剰余は２で ある。それゆえ、論理ブロックアドレスは、上記除算の商である３である。１１ の物理ブロックＩＤ内のこの変換は、エントリバッファインデックス３の内容か ら得られ得る。上記除算の剰余２は、上で得られた物理ブロックＩＤに関するセ クタオーダである。セクタ数が０から始まるので、論理セクタアドレス＃３２を 備えるセクタは、１１の物理ブロックＩＤを備えるブロックの第３のセクタに配 置される。 図ＩＢ乃至ＩＤに示すエントリバッファは、好ましくは（スタティック又はダ イナミック）ＲＡＭで実行される。これは、エントリバッファの情報がしばしば 変更される必要があるので、それは、エントリバッファがフラッシュメモリで実 行されるならば、効率的に減少しうる。 コンピュータシステムをパワーダウンした後に、ＲＡＭにストアされたデータ が消去されることは知られている。従って、エントリバッファの情報は、パワー ダウンしたときに失われる。しかしながら、各ブロックの拡張領域にストアされ た属性情報を使用することによってエントリバッファの内容を復元することが可 能である。 （Ｃ）メモリシステムのデータの読み出し及び書き込み 本発明のシステムは情報をストアするのに使用される。従って、本発明のブロ ック及びセクタから書き込み及び読み出しする必要がある。上述したように、フ ラッシュメモリは消去する前に上書きすることができない。従って、データをス トアするためのブロックに加えて、新しい構造を導入する必要がある。 本発明のある実施形態では、ブロックはワーキング（Ｗ）ブロックと、テンポ ラリＱバッファと、消去可能（Ｅ）商とに分割される。Ｗバッファはデータをス トアするのに使用される。Ｑバッファは、選択されたＷブロックに対してテンポ ラリ書き込みバッファとして使用される。これは、Ｗブロックが直接更新されな いので、必要である。消去されるべきブロックがＥバッファに置かれる。以下に 説明するように、Ｅ商の導入がブロックリサイクリングに関する必要性から生じ るので、Ｑバッファのほとんど無限大の供給は、物理ブロックの固定された数か ら生成され得る。Ｅ商の好ましいサイズは、ユーザの用途によって決定される。 （１）データ書き込み作動 図２Ａは、本発明に関する書き込みのための方法を図示する。合計１０ブロッ クがあると仮定する。再び、図２Ａのブロックの数は例示の目的のためだけであ り、ブロックの実際の数は非常の多くすることができることに注意すべきである 。それらのブロックＩＤは、エントリバッファ１３２ｅに包含される。それらの ブロックの８つは、データをストアするために使用される（それらのブロックは 上述したＷブロックである）。残りのブロックはＱバッファ又はＥ商に割り当て られ得る。この例の各カテゴリにおけるブロックの数が例示のみであり、他のユ ーザアプリケーションがカテゴリに対して異なる数のブロックを割り当てること ができることに注意すべきである。 書き込みの一つの方法がＷブロックに順次書き込むことと、一度に同時に書き 込むことを含む。本発明では、Ｗブロックは直接書き込まれることはできない。 その代わり、Ｑバッファはデータを受け取るのに使用される。図２Ａでは、３の ブロックＩＤを備えるブロックがＱバッファとして割り当てられると仮定する。 このＱバッファが、６番目のブロックに対応する線形論理ブロックアドレスを有 するＷブロックの代理として使用されることも仮定する。このブロックは、８の ブロックＩＤを有する。従って、第６のブロックに書き込まれるいかなるデータ も、Ｑバッファ内に書き込まれる。 図２Ｂは、Ｑバッファ１５８の初期状態と第６のブロック１６０とを示す。こ れらの２つのブロックは複数のセクタを包含する。９番目のブロック１６０の全 てのセクタが、データを包含し、「ｕｓｅｄ」とマークされると仮定する。一方 、Ｑバッファが最初はクリーンなので、Ｑバッファ１５８の全てのセクタは「ｕ ｎｕｓｅｄ」とマークされる。 データがＱバッファ１５８内に書き込まれるとき、Ｑバッファの対応するセク タは「ｕｓｅｄ」とマークされる。直後に、６番目のブロック１６０の対応する セクタは、ダーティ（ｄｉｒｔｙ）とマークされる。これを図２Ｃに示す。 別のＷブロックをサービスするためにＱバッファを割り当てることが望ましい とき、全ての有効なデータをＱバッファ１５８に対する第６のブロック１６０に コピーすることが必要である。再び、以下のステップがコピーする際に続く： (i)セクタを使用されたＱバッファにマークし、次いで(ii)対応するセクタをＷ ブロックｄｉｒｔｙにマークする。これを図２Ｄに示す。 データ転送が完了した後に、８のブロックＩＤを有するブロックはＥ商の一つ のブロックに変更される。３のブロックＩＤを備えるオリジナルＱバッファは第 ６のＷブロックを置換する。これを図３に示す。 別のＷブロックに書き込むことが必要ならば、別のＱバッファが割り当てられ るために必要である。Ｅ商の一つのブロックがＱバッファ内で消去され変更され る。これを図４に示し、６のブロックＩＤを備えるブロックが消去されるために 選択される。次いで、このブロックはＱバッファ内で変更され得る。次いで、こ のブロックは、意図されたＷブロック（図４では第２のＷブロック）を受け取る のに使用される。 （２）データ読み込み作動 アドレッシングの観点では、読み込みは書き込みと似ている。ほとんどのデー タ書き込みは、論理セクタアドレスの特定のレンジに対するデータのストリーム の書き込みを含む。従って、まず特定の論理セクタアドレスをＷブロックにマッ プし、次いで、上述した書き込み作動を実行することが必要である。同様に、読 み込みは通常は、論理セクタアドレスの特定のレンジで実行される。 アプリケーションが読み込みタスクを実行することを望むとき、それは図１の 制御器１１０にコマンドを送る。次いで、制御器１１０は、要求されたデータが 該データをアプリケーションにストアし、戻す、対応物理アドレスを計算する。 データがストアされている物理的位置に論理セクタアドレスをマッピングする方 法は、上述した「Mapping Logical Memory Address into Physical Flash Memor y Address」と名付けられたセクタに基づく。上のデータ書き込み作動に記載し たように、有効なデータはＷブロック又はＱバッファにストアされ得る。読み込 まれるべきデータがＱバッファによって取り扱われないＷブロックに配置されて いることを制御器１１０が見つけたとき、Ｗブロック内のデータは有効になり、 データのこのレンジはアプリケーションに戻され得る。読み込まれるべきデ ータが、Ｑバッファによって取り扱われているＷブロックに配置されているなら ば、実在の戻されたデータは、Ｗブロックのデータが有効か否かに依存して、Ｗ ブロック又はＱバッファのどちらかから来る。新しいデータがＱバッファに対応 して書き込まれた後、Ｗブロックの古いデータがｄｉｒｔｙとマークされるので 、有効になっているデータの一つのコピーとなりうる。 （Ｄ）ブロックリサイクリング 上述したように、本発明のフラッシュメモリシステムの特徴の一つは、ブロッ クが種々のカテゴリ内に分割され、各々が特定の機能を実行するように設計され ることである。上の例はまた、Ｑブロックの一定の供給の必要性を示す。更に、 ダーティブロックは、放棄される必要がある。フラッシュメモリシステムのブロ ックの数が有限なので、これらのダーティブロックをＱブロックに変える必要が ある。本アーキテクチャでは、ブロックは一つのカテゴリから別のカテゴリに変 形することができる。その結果、Ｑブロックの明らかな無限の供給がある。 次に、物理ブロックの変形を記載する。本発明では、メモリブロックは以下の カテゴリの内の１つに配置され得る：消去可能−クリーン（「Ｅ／Ｃ」）、バッ ド（ｂａｄ）（「Ｂ」）、メインワーキングブロック（「Ｗ」）、シーケンシャ ルバッファ（「Ｑ」）、及び、非シーケンシャルバッファ（「Ｘ」）。Ｘバッフ ァは、上述のシーケンシャル書き込みに使用されるＱバッファと異なる、非シー ケンシャル書き込みに使用される。非シーケンシャル書き込みの詳細は、個々の 項で詳細に記載する。 フラッシュメモリの特徴の一つは、ブロックが作動中に不完全となることであ る。これらのブロックはマークされるので、それらは再び使用されない。Ｂカテ ゴリのブロックは不完全なブロックである。このカテゴリはここに包含されてい るので、ブロック変形の完全なピクチャは表されない。 これらのカテゴリの間の関係は、図５に示されている。このアーキテクチャで は、Ｗブロック（例えば、ブロック１７２乃至１７４）が、線形アドレッシング スキームでデータをストアするのに使用される。従って、各Ｗブロックはそのス キームの所定のアドレスレンジと関連している。多くの状況では、多数のＷブロ ックがある。データはＷブロックに直接書き込まれない。新しいデータの書き込 みは、Ｑバッファ１７６又はＸバッファ１７７のいずれかに差し向けられ得る。 この実施形態では、Ｑバッファは新しいデータのシーケンシャル書き込みのため に使用され、Ｘバッファは新しいデータの非シーケンシャル書き込みに使用され る。必要なときに、（矢印１７８及び１７９によって示した）Ｅ／Ｃカテゴリの （ブロック１８１乃至１８３のような）クリーンブロックのプールから、Ｑ及び Ｘバッファは得られる。古い又は有効なデータを備えるＷブロックは、ｄｉｒｔ ｙとマークされ、次いで、（矢印１８５で示した）Ｅ／Ｃカテゴリに配置される 。Ｅ／Ｃカテゴリのダーティブロックは、クリーンブロックを作るために消去さ れる。（以下に詳細に述べるような）適切な時間で、Ｑバッファが（矢印１８６ によって示された）Ｗブロックに変更され、Ｘバッファが（両方向矢印１７９に よって示された）Ｅ／Ｃカテゴリに配置され得る。幾つかのブロックが検出され たならば、それらはＢカテゴリ（例えば、ブロック１９１乃至１９３）内に配置 され得る。これは、図５の矢印１９５乃至１９７によって示される。 図１Ｃと関連して上述したように、各ブロックは拡張領域１４８を有する。こ の領域は、ブロックのカテゴリを決定するのに使用され得る属性情報をストアす る。属性情報の詳細は以下に記載する。 （Ｅ）ブロック及びセクタのカテゴリの識別 上述したことは、本フラッシュメモリシステムのアーキテクチャである。その 中でデータを更新し、そこからデータを検索する、セクタベースアドレッシング スキームに関連してデータをストアすることを取り扱うことができる。アーキテ クチャの一つの態様は、ブロックがカテゴリ内に分割されることである。従って 、ブロックに関連しているカテゴリを決定する必要がある。 図１Ｃと関連して指摘したように、各セクタはセクタ属性領域を有し、各ブロ ツクは、セクタの状況情報をストアするための拡張領域と、ブロックのカテゴリ 情報とをそれぞれ有する。 セクタ属性領域及び拡張領域を使用するための他の方法は、本発明と同じ発明 者によって同じ日付で出願された「Method and System for Managing a Flash Memory Mass Storage System」（代理人ドケット番号１７５３８．８７１）と名 付けられた特許出願に開示されている。「Method and System for Managing a F lash Memory Mass Storage System」特許出願の開示は、リファレンスとしてこ こに組み込む。 （Ｆ）変形実施形態：暗示ダーティ 本発明のアーキテクチャがフレキシブルであり、フラッシュメモリの特定の特 徴から生ずる問題を取り扱うことができることは、上記記載から分かる。しかし ながら、性能を更に向上することが可能である。「暗示ダーティ」と呼ばれる変 形プロシージャが、本発明の利点として使用され得る。以下に説明するように、 このプロシージャは、回数を減少させ、フラッシュメモリが古いデータ・ダーテ ィを作る目的でプログラムされている必要がある。プログラミングのための時間 の長さが比較的長いので、このプロシージャは本発明のフラッシュメモリシステ ムの性能を向上させることができる。 暗示のダーティプロシージャを図示した例を図６Ｄ乃至６Ｆに示す。このプロ シージャと（図２Ｂ乃至２Ｄに記載した）通常のプロシージャとの間の相違を図 示するために、対応する通常のプロシージャを図６Ａ乃至６Ｃに示す。図６Ａは 、Ｗブロック７６２の全てのセクタが、（「ｕｓｅｄ」とラベル付けされた）デ ータをストアするのに使用されていることを示す。一方、Ｗブロック７６２を取 扱うＱバッファ７６４の全てのセクタは、（「ｕｎｕｓｅｄ」とラベル付けされ ）使用されていない。従って、Ｑバッファ７６４はクリーンバッファである。図 ６Ｂは、Ｑバッファ７６４の使用されていないセクタの幾つかが（「ｕｎｕｓｅ ｄ ｕｓｅｄ」とラベル付けされ、ここで「ｕｓｅｄ」と呼ばれる）データをス トアするのに使用される。Ｗブロック７６２の対応するセクタは、（「ｕｓｅｄ ｄｉｒｔｙ」とラベル付けされ、ここでは「ｄｉｒｔｙ」と呼ばれる）マーク されたダーティである。Ｗブロック７６２をきれいにする必要があるとき、（即 ち、「ｕｓｅｄ」とラベル付けされ、「ｄｉｒｔｙ」でない）その中で、全ての 有効なデータがＱバッファ７６４にコピーされる必要がある。図６Ｃは、クリー ンアップ・オペレーションの後の、Ｑバッファ７６４及びＷブロック７６２を示 す。 Ｑバッファ７６４の全てのセクタがいま、マークされた「ｕｓｅｄ」であり、Ｗ ブロック７６２の全てのセクタがいま、マークされた「ｄｉｒｔｙ」である。 図６Ａに対応する暗示のダーティプロシージャにおける状況を、図６Ｄに示す 。再び、Ｗブロック７６６の全てのセクタが、（「ｕｓｅｄ」とラベル付けされ た）データをストアするのに使用される。一方、Ｑバッファ７６８の全てのセク タは、（「ｕｎｕｓｅｄ」とラベル付けされ）使用されない。図６Ｅは、Ｑバッ ファ７６８の使用されていないセクタの幾つかが、（「ｕｎｕｓｅｄ ｕｓｅｄ 」とラベル付けされ、ここでは「ｕｓｅｄ」と呼ぶ）データをストアするのに使 用される。しかしながら、Ｗブロック７６６における対応するセクタは、マーク されたダーティではない。従って、Ｗブロック７６６における全てのセクタは、 「ｕｓｅｄ」状態のままである。Ｑバッファ７６８の対応するセクタが「ｕｓｅ ｄ」とラベル付けされているならば、それらは考慮されたダーティであり得るの で、Ｗブロック７６６における対応するセクタをマークする必要はない。Ｗブロ ック７６６をきれいにする必要があるとき、Ｑバッファは最初に走査される。Ｑ バッファ７６８の「ｕｎｕｓｅｄ」セクタに対応するＷブロック７６６のセクタ だけがＱバッファにコピーされる必要がある。図６Ｆは、クリーンアップ・オペ レーションの結果を示す。Ｑバッファ７６８の全てのセクタはいま、コピーされ た後に、「ｕｓｅｄ」とラベル付けされる。しかしながら、Ｗブロック７６６の セクタをマークする必要はない。その結果、セクタ・ダーティをマークする目的 のためにＷブロック７６６をプログラムする必要はない。従って、オペレーショ ンは簡略化され、性能が向上する。 暗示のダーティプロシージャを使用して処理されたデータを読み込む際に、Ｑ バッファは最初に走査される必要がある。Ｑバッファのデータが「ｕｓｅｄ」と マークされているならば、このデータは有効なデータである。Ｑバッファのデー タが「ｕｎｕｓｅｄ」とマークされているならば、有効なデータを見つけるため にＷブロックの対応するセクタに行く必要がある。 （Ｇ）変形実施形態：非シーケンシャル書き込み及び読み込み 上述したＷブロック、Ｑバッファ及び消去キューを使用したフラッシュメモリ システムをセットアップすることが可能であるけれども、このシステムはデータ のランダム更新を有効に取扱うことができない。要求を更新するセクタがシーケ ンシャルに到着せずにランダムであるならば、本システムはＱバッファを頻繁に きれいにする必要がある。このクリーンアッププロシージャは有効なセクタをＷ ブロックからＱバッファに移動させることを含む。フラッシュメモリのプログラ ム速度が比較的遅いので、これは時間消費プロセスである。全ての時間で書き込 み要求が異なるＷブロックに降下する最悪の場合を考慮する。この状況では、セ クタが書き込まれているときはいつでも、システムは、新しい書き込み要求に関 して新しいＱバッファを割り当てるためにＱバッファをきれいにしなければなら ない。古いＷブロックに１つだけダーティなセクタがあるので、他の全ての有効 なセクタを古いＱバッファ内に移動させるべきである。１つのセクタを書き込む オーバーヘッドは、この最悪の場合では非常に大きい。この性能発行を乗り越え るために、ランダム書き込みを有効に取扱う新しい機構を設計するべきである。 （Ｘバッファとも呼ばれる）非シーケンシャルバッファはこの目的のために設計 された。 非シーケンシャルバッファはバッファランダム書き込みし、（Ｑバッファとも 呼ばれる）シーケンシャルバッファは、バッファシーケンシャル書き込みのため に設計される。書き込み要求を受け入れるときはいつでも、本システムは、要求 がシーケンシャルか否シーケンシャルかどうか最初に評価する。シーケンシャル 書き込みのデータがＱバッファに置かれる。非シーケンシャル書き込みのデータ は、この要求されたアドレスの有効なデータがＱバッファに存在しないならば、 Ｘバッファ内に置かれる。さもなければ、それはＱバッファ内にも置かれ得る。 本発明では、Ｑバッファのセクタがダーティとマークされないので、この制約は 必要である。有効なセクタがＱバッファに存在するとき、非シーケンシャル書き 込みのデータがＸバッファ内に置かれるならば、Ｑバッファの有効なセクタをダ ーティとマークする。ついに、ＱバッファはＷブロック内に変更される。これが 生じるとき、Ｗブロックの全ての有効なデータを、Ｑバッファの対応するその位 置に移動する。Ｘバッファ内に置かれる非シーケンシャル書き込みのデータを、 Ｑバッファのその対応する位置に移動する。フラッシュメモリが、消去する前に 上書きすることができないので、このことは可能ではない。 全ての書き込み要求を、最初にシーケンシャル又は非シーケンシャル書き込み に分類する。以下で、簡単な原理に基づいてシーケンシャルと非シーケンシャル 書き込みを定義する。Ｒがリファレンスセクタアドレスであり、Ｓ（ｎ）がｎ番 目の書き込み要求のセクタアドレスであると仮定する。 Ｓ（ｎ）＝（Ｒ＋１）ｍｏｄ ｍ ならば、ｎ番目の書き込み要求はシーケンシャルであり、 ここで、ｍは沿うセクタの数であり、 ｍｏｄはモジュロ演算である。 ｎ番目の書き込み要求がシーケンシャルならば、リファレンスセクタアドレス は、Ｓ（ｎ）の新しい値を割り当てられる。さもなければ、Ｒの値は更新されな い。非シーケンシャル書き込みは、シーケンシャルでない全ての書き込みを参照 する。上述の定義がシーケンシャル書き込みの基本的な態様を記載しているけれ ども、それは全ての命令された書き込みシーケンスを受け取ることを可能にして いるわけではない。論理セクタアドレス１，２，３，５，６，７，８によって示 された書き込み要求のオーダを考える。最初の３つの要求は、上の定義にしたが ったシーケンシャル書き込みである。３番目の書き込みが完了したとき、３番目 の書き込みがシーケンシャル書き込みであるので、リファレンスセクタアドレス は３の値となるように更新される。５の論理セクタアドレスを備える４番目の書 き込みは、非シーケンシャル書き込みとして分類されるので、リファレンスセク タアドレスは更新されない。上の定義に基づいて、４番目の要求に続く全ての要 求はまた、リファレンスセクタアドレスが３であるので、非シーケンシャルとし て分類される。書き込み要求５，６，７及び８が命令された順番で到着すること が明らかであり、シーケンシャルとして分類されるべきである。この例に見られ るように、非シーケンシャル書き込みを更にチェックすることが要求されるので 、非シーケンシャル書き込みに続く書き込みの命令されたシーケンスは識別され ない。いかなる非シーケンシャル書き込みに関しても、以下の条件はチェックさ れるべきである： 上の定義に従った非シーケンシャル書き込みＳ（ｎ）が、 Ｓ（ｎ）＝（Ｓ（ｎ−１）＋１）ｍｏｄ ｍ を満たし、 ここで、Ｓ（ｎ−１）が以前の書き込み要求の論理セクタアドレスであるならば 、非シーケンシャル書き込みＳ（ｎ）がシーケンシャル書き込みとなるように定 義され、リファレンスセクタアドレスＲはＳ（ｎ）の値となるように更新される 。 この定義は、非シーケンシャル書き込みが以前の書き込み要求の論理セクタア ドレスをチェックすることによってシーケンシャル書き込みとして分類されるこ とができることを示す。実際の実施では、種々の以前の書き込み要求をチェック する必要がある。更に、シーケンシャル書き込みをチェックする規則は、書き込 みシーケンスの現在のパターンに適合するように動的に変化させることができる 。例えば、同様の規則は、逆転されたシーケンシャル書き込みを受け取るように 適用され、書き込みシーケンスの論理セクタアドレスは降順で整列される。 （１）シーケンシャル及び非シーケンシャルバッファを使用した書き込み フラッシュメモリシステム１００におけるデータを読み込み且つ書き込むプロ シージャをいま記載する。図７は、新規又は更新データがシステム１００の適切 なブロックに書き込まれる方法を示すフローチャート２５０である。フローチャ ートはポイント２５２で開始する。ステップ２５４で、（図１Ａに示した）制御 器１１０は、入力データの線形セクタアドレスを受け取る。次いで、制御器１１ ０は、線形セクタアドレスを論理ブロック及びセクタ座標に変換する（ステップ ２５６）。この実施形態では、セクタの書き込みを同時に実行する。ステップ２ ６８では、制御器１１０は、入力データがシーケンシャル（即ち、Ｑ）バッファ 又は非シーケンシャル（即ち、Ｘ）バッファのどちらに書き込まれるべきか判断 する。書き込みがシーケンシャルバッファで実行されるならば、制御器１１０は 、この入力データのセクタアドレスが、シーケンシャルバッファに既に存在する データのアドレスと同じであるかどうか判断する（ステップ２６０）。その答え が否ならば、入力データはシーケンシャルバッファに書き込まれる（ステップ２ ６２）。次いで、制御器１１０は、入力データセクタアドレスが否シーケンシャ ルバッファに既に存在するデータのアドレスと同じであるか判断する（ステップ ２６４）。その答えが正ならは、入力データと同じセクタアドレスを有する非シ ー ケンシャルバッファのセクタをダーティとマークする（ステップ２６６）。次い で、フローチャート２５０は終了する（ステップ２６８）。ステップ２６４に対 する答えが否ならば、フローチャート２５０はステップ２７０に分岐し、即ち、 入力データセクタアドレスに対応するＷブロックをダーティとマークする。次い でフローチャート２５０は終了する。 入力データが、以前の非シーケンシャル書き込みの結果として非シーケンシャ ルバッファに以前にストアされたデータを更新するので、ステップ２６４及び２ ６６を実行することは重要である。従って、このデータはダーティとマークする のに必要である。 ステップ２６０に戻ると、答えが（入力データアドレスがシーケンシャルバッ ファにおけるデータのアドレスと同じであることを含む）正であるならば、制御 器１１０は、シーケンシャルバッファをＷブロックに切りかえる（ステップ２７ ２）。新しいシーケンシャルバッファが、消去キューから得られる。次いで、入 力データを新しいシーケンシャルバッファに書き込む（ステップ２７４）。次い で、（入力データと同じアドレスを有するデータを包含する）新しいＷブロック をダーティとマークする（ステップ２７０）。次いで、フローチャートは終了す る。 フラッシュメモリが消去の前に上書きできないので、ステップ２７２を実行す ることは重要である。従って、いったんシーケンシャルバッファのセクタがデー タで以前に書き込まれているならば、同じセクタは再び書き込まれることはでき ない。その結果、新しいシーケンシャルバッファは、新しいデータが書き込まれ る前に、割り当てられなければならない。非シーケンシャル書き込みに関する状 況をいま記載する。ステップ２８０では、制御器１１０は、入力データアドレス がシーケンシャルバッファにおけるアドレスと同じであるかどうか判断する。そ の答えが否ならば、入力データを、非シーケンシャルバッファにおいて次に入手 可能なセクタに追加する（ステップ２８２）。非シーケンシャルバッファにおけ る連続のセクタが完全に異なるアドレスを有しているので、完全なアドレスをま た、非シーケンシャルバッファに書き込む。次いで、制御器は、同じアドレスを 有するデータが、非シーケンシャルバッファに以前に書きこまれているかどうか 判断する（ステップ２８４）。答えが否ならば、フローチャート２５０はステッ プ２７０に分岐し、即ち、入力データアドレスに対応するＷブロックのセクタを ダーティとマークする。次いで、フローチャート２５０は終了する。答えが正な らは、非シーケンシャルバッファの以前に書き込まれたデータをダーティとマー クする（ステップ２８６）。フローチャート２５０は、ステップ２７０に分岐し 、即ち、入力データアドレスに対応するＷブロックにおけるセクタをダーティと マークする。次いで、フローチャート２５０は終了する。 ステップ２８０に戻ると、答えが（入力データアドレスがシーケンシャルバッ ファにおけるデータのアドレスと同じであることを含む）正であるならば、制御 器１１０はシーケンシャルバッファをＷブロックに切りかえる（ステップ２７２ ）。入力データは、この場合において非シーケンシャルバッファに書き込まれる 必要がない。その代わり、新しいシーケンシャルバッファが消去キューから割り 当てられる。次いで、入力データを新しいシーケンシャルバッファに書き込む（ ステップ２７４）。次いで、（ステップ２７２で作り出され、入力データとして 同じアドレスを有するデータを包含する）新しいＷブロックをダーティとマーク する（ステップ２７０）。次いで、フローチャート２５０は終了する。 上の実施形態では、シーケンシャル及び非シーケンシャルバッファは、対応す るＷブロックダーティをマークする前に書き込まれる。オペレーションのこの命 令は、新しいデータが正しく書き込まれるまで、古いデータを保持することを保 証する。Ｗブロックが最初にダーティとマークされ、新しいデータをシーケンシ ャル又は非シーケンシャルバッファに書き込む際に問題があるならば、古いデー タを回復させることは不可能である。これは、同じアドレスを有する１つ以上の ダーティＷブロックのためである。従って、ダーティブロックが最も最近マーク されたダーティなブロックであることを知ることが不可能である。 （２）シーケンシャル及び非シーケンシャルバッファを含む読み込み 単一のセクタのデータを読み込む際のプロシージャを図８のフローチャート３ ００に示す。フローチャート３００はポイント３０２で始まる。ステップ３０４ では、制御器１１０は関心のあるセクタの線形アドレスを受け取る。ステップ３ ０６では、制御器１１０は、上述したマッピングを用いて、線形アドレスを、Ｗ ブロック及びセクタ座標に変換する。ステップ３０８では、制御器１１０は、所 定のセクタがステップ３０６で決定されたＷブロックにあるかどうか判断する。 その答えが正ならば、出板をＷブロックから読み込む（ステップ３１０）。フロ ーチャート３００は終了する（ステップ３１２）。 その答えが否ならば、シーケンシャルバッファを、それが所望のセクタを包含 するかどうか判断するためにサーチする（ステップ３１４）。その答えが正なら ば、データをシーケンシャルバッファから読み込む（ステップ３１６）。フロー チャート３００は終了する（ステップ３１８）。ステップ３１４に対する答えが 否ならば、データを非シーケンシャルバッファから読み込む（ステップ３２０） 。フローチャート３００は終了する（ステップ３２２）。 （３）シーケンシャル及び非シーケンシャル書き込みを図示する例 この項は、ブロックサイクリング、シーケンシャル書き込み及び非シーケンシ ャル書き込みとの間の対話を更に図示することを提供する。対話を図示するため の例をここで提供し、図９に示す。簡単のために、ブロックＩＤ１乃至４を有す る４つの物理ブロックがあると仮定する。最初に、ブロックは、ＷブロックＷ１ 及びＷ２として機能するブロックＩＤ１及び２をそれぞれ有し、ブロックは、Ｑ バッファとして機能する３のブロックＩＤと、Ｘバッファとして機能する最後の 物理ブロックとを有する。ブロックＩＤとカテゴリとの間のマッピングを、部六 マップテーブル２１０に示す。更に、各ブロックが４つのセクタ（Ｓ１乃至Ｓ４ ）を有すると仮定する。この例では、データが以下のセクタ：（Ｗ１，Ｓ３）， （Ｗ１，Ｓ４），（Ｗ１，Ｓ１），（Ｗ２、Ｓ１）に順番に書き込まれる必要が あることを仮定する。最初に、２つのＷブロックを（シンボル「Ｖ」によって図 ３に示す）有効なデータを包含するように仮定し、Ｑ及びＸバッファを（シンボ ル「Ｅ」によって図９に示す）空となるように仮定する。 この例では、第１の書き込みはＷ１ブロックになされるので、ＱバッファはＷ １を処理するように割り当てられる。（Ｗ１，Ｓ３）にストアされるデータは、 Ｑバッファの第３のセクタに書き込まれる。データがＱバッファ内に書き込まれ た後、ブロックＷ１のセクタＳ３に存在するデータはダーティとマークされる（ シンボル「Ｄ」によって図９に示す）。これがシーケンシャル書き込みである ので、同様なステップが、（Ｗ１，Ｓ４）内にストアされるべきデータを書き込 む際に用いられる。このとき、Ｗ１の内容をボックス２１２に示し、Ｗ２の内容 をボックス２１３に示し、Ｑバッファの内容をボックス２１４に示し、Ｘバッフ ァの内容をボックス２１５に示す。 （Ｗ１，Ｓ１）に対する書き込みは、（Ｗ１，Ｓ４）のシーケンシャル命令に 続かない。従って、データはＸバッファ内に書き込まれる（ボックス２１７参照 ）。Ｗ１ブロックのセクタＳ１はダーティとマークされる（ボックス２１８参照 ）。Ｗ２及びＱバッファには変更がない。 （Ｗ２，Ｓ２）に対する書き込みを今、記載する。この書き込みは、Ｑバッフ ァのサービスレンジの外に落ちる。その結果、このＱバッファはクリーンアップ されなければならないので、新しいＱバッファはこの書き込み要求を処理するた めに割り当てられる。Ｗ１ブロックに属するＸバッファの全ての有効なデータは 、（図９の矢印２２０で示す）Ｑバッファに移動されなければならない。図３で は、ＸバッファのセクタＳ１は、ダーティとマークされる（ボックス２２６参照 ）。Ｗ１ブロックに残った有効な全てのデータはまた、Ｑバッファに移動されな ければならない（図９の矢印２２１参照）。次いで、Ｑバッファを（拡張領域の 属性情報を変更することによって）新しいＷ１ブロックに変形する。古いＷ１ブ ロックをＥ／Ｃカテゴリに置く。 古いＷ１ブロックの消去後、それは使用可能になる。この例では、新しいＱバ ッファとして割り当てられる。このＱバッファはＷ２ブロックを処理するのに使 用する。ブロックマップテーブルの内容を、ボックス２２４に示す一つに変更す る。（４つのみのブロックの代わりに）多くのブロックを有するメモリシステム では、新しいＱバッファは古いＷ１ブロックから来なければならないことはない 。 （Ｗ２，Ｓ１）に関する新しいデータはいま、（シンボル「V」によって示す ）新しいＱバッファのセクタＳ１に書き込まれる。Ｗ２ブロックの対応するセク タは、ダーティとマークされる（ボックス２２７参照）。 「Ｑバッファ・プロモーション」として本出願で参照される、書き込み要求が Ｑバッファのサービスレンジの外側である場合を取扱うために、ステップを図９ に示す。 （Ｈ）変形実施形態：管理ユニット 上述したシステムは、大容量記憶システムとしてフラッシュメモリを使用する ための有効なシステムである。規則的に、エントリバッファはＤＲＡＭ又はＳＲ ＡＭを使用して実行される。幾つかの状況では、本システムは、ＳＲＡＭの制限 された寸法でシステム内で実行される（例えば、マイクロコントローラ）。ＳＲ ＡＭは不安リソース（scare resource）であるので、エントリバッファのサイズ を減少することが望ましい。一つの方法は、多数のブロックを「管理ユニット」 内にグループ化することである。エントリバッファの各レジスタは、管理ユニッ トの物理ＩＤをストアするのに使用される。管理ユニットの数がブロックの数よ り少ないので、エントリバッファのレジスタの数を減少させることができる。管 理ユニットのサイズが、それらのコストパフォーマンス要求を満たすようにユー ザによって定義することができる。 管理ユニットが使用される実施形態では、全てのブロックリサイクリング、ク リーンアップ・オペレーション及びＱバッファ・プロモーションは、管理ユニッ トに基づいている。その結果、更なるデータが、（例えば、リサイクリング・オ ペレーションに移動される）各オペレーションで処理される必要がある。その結 果、システムの性能は低下する。従って、管理ユニットの使用は、ＳＲＡＭと性 能との間の取引を含む。この項の前に記載したシステムは、管理ユニットのサイ ズが１つのブロックである状況に対応し、最高の性能を有する。 （Ｉ）カテゴリ変化のさらなる詳細 カテゴリの変化をここで更に詳細に記載する。 （ａ）Ｑバッファに対するＥ／Ｃブロック 上で指摘したように、データをＷブロックに直接書き込むことができない。そ の代わり、ＱバッファはＷブロックに関する代理として役立つように割り当てら れる。Ｗブロック内に通常書き込まれるデータは、最初にＱバッファに書き込ま れる。Ｑバッファがいっぱいのとき、それは（その拡張領域の属性情報を変更す ることによって）Ｗブロックに変更される。シーケンシャル書き込みが生じ、こ の新しいデータが現在のＱバッファによって取扱われているＷブロックに配置さ れないときはいつでも、新しいＱバッファは新しいＷブロックに関する書き込み バッファとして役立つようにＥ／Ｃブロックから割り当てられる。新しいＱバッ ファが割り当てられる前に、古いＱバッファをまず、Ｗブロックに変更しなけれ ばならない。Ｅ／ＣブロックからＱバッファへの遷移は、その拡張領域の属性ビ ットの小さな数を変更することを含む。 （ｂ）Ｗブロックに対するＱバッファ ＱバッファがＷブロックに変更されなければならない種々の状況がある。ある 状態は、シーケンシャル書き込み要求がＱバッファのサービスレンジの外に落ち るときである。この状況は、Ｑバッファ遷移に対するＥ／Ｃブロックに関して上 で詳細に説明した。別の状態は、Ｘバッファがいっぱいのときであり：Ｘバッフ ァにバッファされた全てのデータは、データが属するＷブロックに戻されて書き 込まれる必要がある（このプロシージャはＸバッファクリーンアップと呼ばれる ）。この状況が生じ、Ｑバッファによって取扱われているＷブロックに属するＸ バッファにデータがあるならは、ＱバッファをＷブロックに変更する。この遷移 は、以下のステップを含む（このプロシージャを「Ｑバッファ・プロモーション 」と呼ぶ）。 （ｉ）これらのセクタがＱバッファによって取扱われているＷブロックに属し ているならば、ＸバッファからＱバッファに有効なセクタを移動する。Ｘ バッファの遷移されたセクタにダーティを設定する。 （ii）ＷブロックからＱバッファの対応するセクタに有効なセクタを移動し、 Ｗブロックの全ての遷移されたセクタをダーティとしてマークする。 （iii）ＱバッファがＷブロックの位置を置換するように、エントリバッファ を変更する。 （iv）消去するために古いＷブロックを送る。 Ｘバッファ内の有効な全てのデータをクリーンアップするために、これらの有 効なセクタのオーナを見つけるためにＸバッファにおける全ての有効なセクタを 最初にスキャンする。Ｘバッファの有効なセクタの各オーナ（Ｗブロック）に関 して、以下のステップを実行する： （ｉ）オーナＷブロックに関するＱバッファとしてＥ／Ｃカテゴリからブロッ クを割り当てる（ＱバッファはＷブロックに関する書き込みバッファとし て役立つ）。 （ii）上述したように「Ｑバッファ・プロモーション」プロシージャを実行す る。 上のプロシージャを実行したとき、Ｘバッファの全てのデータを無効とマーク する。このＸバッファをＥ／Ｃカテゴリに設定し、次いで、それが他のカテゴリ に遷移されることができるように、クリーンアップする。次いで、新しいＸバッ ファをＥ／Ｃカテゴリのブロックから割り当てる。 （ｃ）Ｅ／Ｃブロックに対するＷブロック ＷブロックからＥ／Ｃブロックへの遷移は、Ｑバッファプロモーションの最後 のステップで生じる。 （ｄ）Ｅ／Ｃブロックに対するＸバッファ ＸバッファからＥ／Ｃブロックへの遷移は、上述したＸバッファクリーンアッ プの最後のステップで生じる。 （ｅ）Ｘバッファに対するＥ／Ｃブロック 非シーケンシャル書き込みが生じ且つＸバッファが存在しないとき、若しくは 、非シーケンシャル書き込みが生じ且つＸバッファがいっぱいのときに、Ｘバッ ファを必要とする。Ｘバッファが必要なとき、Ｅ／Ｃカテゴリからのブロックが Ｘバッファに遷移される。Ｅ／ＣからＸへの遷移だけが、Ｅ／Ｃブロックの拡張 領域で幾つかの情報を変更することを含む。 （ｆ）Ｂブロックに対するＱバッファ 書き込みがＱバッファ失敗を試みるとき、ＱバッファからＢブロックへの遷移 が生じる。この状況では、Ｑバッファは、バッド・ブロックとしてマークされ、 データをストアするのに決して再び使用されない。 （ｇ）Ｂブロックに対するＸバッファ 書き込みがＸバッファ失敗を試みるとき、ＸバッファからＢブロックへの遷移 が生じる。この状況では、Ｘバッファはバッド・ブロックとしてマークされ、デ ータをストアするのに決して再び使用されない。 （ｈ）Ｂブロックに対するＥ／Ｃブロック Ｅ／Ｃブロックがうまく消去されないとき、Ｅ／ＣブロックからＢブロックへ の遷移が生じる。この状況では、Ｅ／Ｃブロックは、バッド・ブロックとしてマ ークされ、データをストアするのに決して再び使用されない。 本発明は、それの特定の実施形態を参照して記載してある。種々の修正及び変 更が、本発明の広い精神及び範囲から逸脱することなく成され得る。従って、明 細書及び図面は、限定的ではなく、例示として考慮されるべきであり、発明は提 供される請求の範囲によってのみ制限される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リー タイ ヤオ 台湾 シン チュ ツェン シン ロード レーン 85 ナンバー ９ ５エフ (72)発明者 リー リ イェン 台湾 タイペイ シーリン シェツー ス トリート レーン 125 ナンバー 13 ２エフ (72)発明者 リー ユー シュー 台湾 ビンドン マンツォウ レンハン ロード ナンバー 59 (72)発明者 ヒュー ティン チュン アメリカ合衆国 カリフォルニア州 95035 ミルピタス マーズ コート 271 【要約の続き】 本発明の変形実施形態では、新しいカテゴリがワーキン グブロックに対するランダム書き込みを処理するために 開発される。

Claims (1)

1. 【特許請求の範囲】 １．大容量記憶システムを実現するためにフラッシュメモリを使用する方法であ って、 （ａ）前記フラッシュメモリを複数のブロックに分割し、 （ｂ）前記複数のブロックから第１のタイプのブロックを形成し、前記第１の タイプのブロックを予め決められたアドレッシングスキームに関して編成 されたデータをストアするのに使用し、 （ｃ）前記複数のブロックから第２のタイプのブロックを形成し、前記第２の ブロックを、前記第１のタイプのブロックのうちの一つに書き込まれるよ うになっているデータをストアするための一時的なバッファとして使用し 、 （ｄ）消去される有効なデータを包含するブロックの第３のタイプを形成し、 （ｅ）前記複数のブロックのうちの少なくとも一つを、前記第１、前記第２及 び前記第３のタイプのブロックのうちの一つから別のタイプに変更する、 ステップを含む、前記方法。 ２．（ａ）物理識別を前記複数のブロックの各々に割り当て、 （ｂ）論理アドレスを前記第１のタイプのブロックの各ブロックに割り当て、 （ｃ）前記物理識別を前記論理アドレスにマッピングする、 ステップを更に含む、請求の範囲第１項に記載の方法。 ３．前記第１のタイプのブロックのうちの選択された一つに既にストアされたデ ータを更新するステップを、更に有する請求の範囲第２項に記載の方法。 ４．前記更新ステップが、 （ａ）更新される必要があるデータを包含する前記第１のタイプのブロックを 識別し、 （ｂ）前記第３のタイプからのブロックを割り当て、前記割り当てられたブロ ックを前期第２のタイプのブロックに変更し、 （ｃ）前記更新されたデータを前記割り当てられたブロック内に書き込む、 ステップを含む、請求の範囲第３項に記載の方法。 ５．前記更新されたデータが前記割り当てられたブロック内に書きこまれた後に 、 前記第２のタイプの前記識別されたブロックをダーティとマークするステップ を更に含む、請求の範囲第４項に記載の方法。 ６．前記更新されたデータが前記割り当てられたブロックに書きこまれた後に、 前記第２のタイプの前記識別されたブロックをｕｓｅｄとマークするステップ を更に含む、請求の範囲第４項に記載の方法。 ７．前記更新ステップが更に、 （ａ）前記識別ブロックを前記第３のタイプに変更し、 （ｂ）前記割り当てられたブロックを前記第１のタイプに変更する、 ステップを更に含む、請求の範囲第４項に記載の方法。 ８．前記識別ブロックが割り当て済み論理アドレスを有し、前記割り当てられた ブロックを変更することが、前記割り当てられたブロックを前記割り当て済み 論理アドレスを有するブロックに変更するステップを有する、請求の範囲第６ 項に記載の方法。 ９．前記定義済みアドレッシングスキームがセクタベースアドレッシングスキー ムである、請求の範囲第１項に記載の方法。 １０．前記定義ズムアドレッシングスキームが論理ブロックアドレスである、請 求の範囲第８項に記載の方法。 １１．フラッシュメモリシステムが、 （ｉ）線形アドレッシングスキームに論理的に編成されたデータをストアする ための第１のタイプのブロックと、 （ii）前記第１のタイプのブロックのうちの一つに書きこまれることになって いるデータを一時的にストアするための第２のタイプのブロックと、 （iii）消去されるべきであるブロックを含む第３のタイプのブロックと、 に分割される複数のブロックを有し、 前記複数のブロックの各々が、複数のフラッシュメモリセルを有し、 前記第２のタイプのブロックが前記第１のタイプのブロックに変更可能であ り、前記第１のタイプのブロックが前記第３のタイプのブロックに変更可能で ある、 前記フラッシュメモリシステム。 １２．前記複数のブロックの各々が物理識別に割り当てられ、前記第１のタイプ のブロックが論理アドレッシングスキームを実行するのに使用され、前記シス テムが前記物理識別を前記論理アドレッシングスキームにマッピングするため のバッファを更に有する、請求の範囲第１０項に記載のシステム。 １３．前記論理アドレッシングスキームがセクタベースアドレッシングスキーム を有する、請求の範囲第１１項に記載のシステム。 １４．各ブロックが、領域に関係するブロックに関連する属性情報をストアする のに使用される前記領域を有する、請求の範囲第１０項に記載のシステム。 １５．各ブロックが複数のセクタを有する、請求の範囲第１０項に記載のシステ ム。