JP2002511211A

JP2002511211A - 高性能デジタル信号平均化器

Info

Publication number: JP2002511211A
Application number: JP50093299A
Authority: JP
Inventors: ペック、ジェフリー、ブイ; ゲドケ、デール、エイ; ビンガム、ラッセル、ディ
Original assignee: イージーアンドジーインストルメンツ、インコーポレイテッド
Priority date: 1997-05-30
Filing date: 1998-05-29
Publication date: 2002-04-09
Also published as: US6094627A; CA2289488A1; EP0998793A1; WO1998054847A1

Abstract

(57)【要約】アナログ検出器によって収集されたデータを平均化するデジタル信号平均化器が提供される。そのデジタル信号平均化器には、アナログ検出器出力を、処理を行うためにデジタル信号に変換するアナログ−デジタル変換器（１２）と、デジタル信号平均化器の動作を一定の順序に配列するための遅延タイミング・パルスを発生するタイミング・デバイス（２０）と、データを加算しかつ蓄積する平均化デバイス（３０）とが含まれる。遅延タイミング・パルスによって、一連の可変のトリガー・パルスに関してずれたタイミング・シーケンスで、ＡＤＣ（１２）によってデータが獲得されることが可能となる。ＡＤＣ（１１１）の実際のサンプル速度よりも小さな時間スライスだけ、データ獲得タイミング・シーケンスをずらすことで、データが、より高い有効サンプリング速度で獲得されることが可能となる。ずれたタイミング・シーケンスの一つの完全な連続には、より速いサンプリング速度を有するＡＤＣによって獲得されるであろう全ての情報を含むデータの組が備わる。データの精度は、一連の並列の平均化デバイスによってさらに高められるが、それには、一つの処理デバイスと複数のメモリー・デバイスとが含まれており、データの実時間の平均化を行う。デジタル信号プロセッサー（９８）は、データ圧縮の方法を平均化されたデータに適用し、その平均化されたデータを長期間の蓄積のために分析および蓄積デバイスへと転送するために、データ転送速度および蓄積能力要件を低減する。

Description

【発明の詳細な説明】高性能デジタル信号平均化器本出願は、１９９７年５月３０日に出願された米国仮特許出願第６０／０４８３１１号の利益を主張する。技術分野本発明は、デジタル信号平均化の技術分野に関する。さらに詳しくは、それは、結合したクロマトグラフィ、飛行時間量分光測定計器と共に用いられるよう適合された高性能デジタル信号平均化システムに関する。背景技術非常に大きな分子を含むサンプルの組成の決定は、化学および生物学の多くの分野で重要である。研究者たちは、通例、気体、液体または毛細管電気泳動クロマトグラフィを飛行時間量分光測定（ｃｈｒｏｍａｔｏｇｒａｐｈｙｗｉｔｈｔｉｍｅ−ｏｆ−ｆｌｉｇｈｔｍａｓｓｓｐｅｃｔｒｏｍｅｔｒｙ）（Ｃ／ＴＯＦ−ＭＳ）と結合して、分子の内部構造についての情報を同定し、それを得ている。クロマトグラフィ・デバイスは、最も一般的には、サンプルを分子量によって分離する、といっても当業者は、そのサンプルを分離するのにその他の物理的、化学的またはイオン特性をもまた用いることができるということも認識するけれども。さらには、そのクロマトグラフィ・デバイスは、まず、一般的に溶離されたより軽い分子で、そして次第により重いもので、分子の半連続的な流れを溶離する。この分子の流れが、直接、飛行時間量分光測定（ＴＯＦ−ＭＳ）システムへと送出される。ＴＯＦ−ＭＳにおいては、イオン化および断片化チャンバーのための制御が調整され、断片化されていない分子を注入し、またはＴＯＦ−ＭＳシステムへの注入に際して、分子を断片化することができる。ＴＯＦ− ＭＳシステムの目的は、分子がクロマトグラフがら溶離されるときに、それらを同定するために注入された分子または断片の量を連続して測定することである。一旦ＴＯＦ−ＭＳシステムの中に入ると、分子または分子の断片はイオン化を受けて、高電圧パルスによってイオン検出器の方へと加速される。ＴＯＦ−ＭＳ受けて、高電圧パルスによってイオン検出器の方へと加速される。ＴＯＦ−ＭＳシステムは、加速されたイオンがＴＯＦ−ＭＳチャンバーの固定された距離を移動するのに必要とされる時間を計ることによって、分子または分子片の量を測定する。最も低量で、最も高い電荷（ｅｌｅｃｔｒｉｃａｌｃｈａｒｇｅ）をもつイオンが検出器に最初に到着し、より重いイオンが時間的に遅れて到着する。最も遅い分子または断片が全体の距離を移動するのに必要とされる時間が、ＴＯＦ−ＭＳシステムの、一検出サイクルであり、また一つの記録として参照される。測定の精度を向上するために、複数の記録が迅速に連続して得られ、また一緒に加えられて量スペクトラム（ｍａｓｓｓｐｅｃｔｒｕｍ）を形成する。クロマトグラフィ・デバイスから溶離される単一分子タイプから一つの量スペクトラムを測定するために必要とされる時間は、ＴＯＦ−ＭＳシステムの一つの「クロマトグラフ・サンプリング間隔（ｃｈｒｏｍａｔｏｇｒａｐｈｓａｍｐｌｉｎｇｉｎｔｅｒｖａｌ）」である。ＴＯＦ−ＭＳシステムからその結果得られる量スペクトラムは、分子の同定および構造分析の目的で用いることができる「指紋（ｆｉｎｇｅｒｐｒｉｎｔ）」を与える。一般に、イオン検出器からのアナログ信号をデジタル記録へと変換するために２つの普及している選択肢：ａ）時間デジタイザー（ｔｉｍｅｄｉｇｉｔｉｚｅｒ）または、ｂ）過渡デジタイザー（ｔｒａｎｓｉｅｎｔｄｉｇｉｔｉｚｅｒ）がある。時間デジタイザーでは、その時間デジタイザーが各イオンの到着時間を測定して、その時間をデジタル数字に変換することができるように、イオン到着速度が低い値に制限されなければならない。時間デジタイザーは、非常に正確な時間測定値をもたらすことができるが、しかし、Ｃ／ＴＯＦ−ＭＳ計器において、高い感度のために要求される非常に高いイオン到着速度に対応することができない。過渡デジタイザーでは、同じ量対電荷比（ｍ／ｚ）の多くのイオンが、イオン検出器に同時に到着するように、イオン速度を増大することができる。その結果、振幅がほとんどパルスにおけるイオンの数に比例するアナログ電圧パルスが得られる。過渡デジタイザーにおいては、ＡＤＣは、イオン検出器の出力波形をサンプルし、そして測定されたアナログ電圧をデジタル表示へと変換する。そのＡＤルスの端部によって行われる。例えば、ゼロから１３１マイクロ秒までのイオン飛行時間の範囲は、典型的には、２ナノ秒の間隔でサンプルされる。電圧サンプルのデジタル表示は、順次的にデジタル・メモリーに蓄積されて単一の記録を形成する。イオンの統計およびイオン検出器において信号利得を支配する統計によって引き起こされる多様性のために、一つの記録では、適切な信号対ノイズ比が提供されない。結果として、複数の記録が得られ、迅速に連続して加算されなければならない。この迅速な加算を行うことのできる過渡デジタイザーは、デジタル信号平均化器として知られている。デジタル信号平均化器は、時間デジタイザーよりもずっと高いイオン速度を処理することができるけれども、それには時間分解能（ｔｉｍｅｒｅｓｏｌｕｔｉｏｎ）がより悪くなるという難点がある。結果として、この発明は、例外的に高い速度のデータ収集を達成しながら、デジタル信号平均化器の時間分解能を向上することに焦点を当てている。例えば、本発明において開示される方法を用いて、デジタル信号平均化器は、少なくとも３０分という期間、毎秒少なくとも１０のスペクトラムという持続速度で、ＴＯＦ−ＭＳスペクトラムを得て、蓄積することができる。実施例における各スペクトラムは、１８９記録の合計であり、また０．５ナノ秒の間隔でサンプルされたデータ・ポイント（ｄａｔａｐｏｉｎｔｓ）で、ゼロから１３１マイクロ秒に飛行時間が広がる。その他のデジタル信号平均化デバイスは以前から開示されている。その技術の典型的なものは、以下の米国特許において開示されるこれらのデバイスである：特許番号発明者発行日５，４２８，３５７ハーブ（Ｈａａｂ）その他１９９５年６月２７日４，４９０，８０６エンケ（Ｅｎｋｅ）その他１９８４年１２月２５日５，４２８，３５７号特許は、高速データ獲得システムおよび方法を開示する。’３５７特許のデバイスは、データの平均化を行って、または行わずに、アナログ信号がら高速でデータを獲得する、複数の、典型的には５つの、データ獲得回路を実現している。各データ獲得回路には、アナログ−デジタル変換を行い、デジタル信号データを平均化し、かつ長期間の蓄積への転送に先立って平均化されたデジタル信号データを一時的に蓄積するのに必要な、全てのハードウェアが含まれている。本質的には、’３５７デバイスは、並列して動作する一連の独立したデータ獲得システムである。各データ獲得回路が、単一の循環バッファ（ｃｉｒｃｕｌａｒｂｕｆｆｅｒ）を使用しているので、各メモリーは、計算速度を制限する各加算の間、一つの読み取りおよび一つの書き込みサイクルを受ける。さらには、’３５７デバイスは、最終の合計がメモリーから読み取られる間、ＡＤＣが使用禁止であるので、測定の間に無駄時間がある。加えて、’３５７デバイスは、平均化されたデータを加算するために参照用テーブル（ｌｏｏｋｕｐｔａｂｌｅ）を用いる。’３５７デバイスは、ＡＤＣの各潜在出力を得られたサンプルの数で割って、その商を参照用テーブルに蓄積する。各サンプルがＡＤＣ出力を生み出すときに、参照用テーブルにおける対応する商が、加算されて平均化された信号データを作り出す。ＡＤＣの入力サンプリング速度は、’３５７デバイスの各データ獲得回路の出力転送速度よりもおよそ４２倍大きいので、平均化されていないデジタル信号データは、バースト・メモリ（ｂｕｒｓｔｍｅｍｏｒｙ）に貯蔵される。したがって、テスト時間は、バースト・メモリーのサイズによって制限される。’３５７デバイスにおいては、平均化していない試験時間はおよそ２秒に制限される。最後に、データを平均化するとき、有効入力速度を、選択された数のデータ獲得回路のための、出力転送速度未満またはそれに等しいレベルに低減するよう十分に平均が取られなければならない。４，４９０，８０６号特許は、利用できる最新のＡＤＣの最大速度によって制限される最大のサンプリング速度をもち、自動積分を備える高反復速度過渡記録器を開示する。さらには、’８０６デバイスは、’８０６デバイスのメモリー・システムの以下の要約において説明されているように、加算されるために偶数の記録が必要であるメモリー・アーキテクチャーによって制限される。’８０６デバイスには、一定周期で線形的に得られるデジタル信号データを加算し、かつ蓄積するための加算装置およびメモリー・ユニットの３つのペア、Ａ、ＢおよびＣが含まれる。加算／メモリー・ペアＡおよびＣは、一つのスペクトラムのためにデータを加算するよう加算／メモリー・ペアＢと選択的に働くよう構成されている。さらには、加算／メモリー・ペアＡおよびＣは、最終合計を永続的な蓄積に転送するよう構成されている。動作において、アナログ・データが、Ｃ／ＴＯＦ −ＭＳから受け取られて、ＡＤＣによってデジタル表示へと変換される。加算／メモリー・ペアは、続いて、デジタル記録を加算および蓄積してスペクトラムをコンパイルし、それには、一組の記録からのデータが含まれている。スペクトラムの最初の記録は、常に加算／メモリー・ペアＢによって処理される。スペクトラム内では、各連続する記録の処理は、加算／メモリー・ペアＡまたはＣか、加算／メモリー・ペアＢがのいずれかの間で交互に行われる。これによって、一つのメモリーからその前の合計を読み取り、その前の合計を新たに得られたデータに加え、かつその新しい合計を第２のメモリーに書き込むことを交互に行うことによって、メモリー読み取り／書き込み時間を半分にすることが可能となる。例えば、第２の記録の間、第１の記録からのデータは、加算／メモリー・ペアＢから読み取られ、新たに得られたデータと加算され、かつその合計は加算／メモリー・ペアＡに蓄積される。次の記録の間、その合計は、加算／メモリー・ペアＢに蓄積される。このシーケンスは、必要とされる数の記録が、加算されてスペクトラムを形成するまで交互に行われる。最初の記録が、加算／メモリー・ペアＢによって処理され、かつ加算／メモリー・ペアＡおよびＣのみが、永続的な蓄積への出力のために備え付けられているので、最終の合計が加算メモリー・ペアＡまたはＣに蓄積されるように、各スペクトラムについて偶数の記録が得られなければならない。各スペクトラム獲得の終わりで、スペクトラム獲得の間、動作している出力加算／メモリー・ペアから永続的な蓄積へと出力が転送され、一方、他方の出力加算／メモリー・ペアは、入ってくるデータを処理するために共同で働いている。したがって、’８０６デバイスは偶数の記録を測定するのに制限され、それは、多くのアプリケーションで望ましいものではない。残念ながら、Ｃ／ＴＯＦ−ＭＳ計器は、分析を行うための通常の電子計器の能力を超える速度で、データを生み出すことができる。例えば、サンプルからの単一分子タイプは、１００ミリ秒間隔でサンプルされなければならない２乃至５秒継続期間（ｄｕｒａｔｉｏｎ）の「サージ（ｓｕｒｇｅ）」として、クロマトグラフィ・デバイス装置から溶離されるかもしれない。ＴＯＦ−ＭＳシステムの記録毎の時間は、１００マイクロ秒であるかもしれない。利用できる全ての情報を得るためには、ＴＯＦ−ＭＳシステムの１０００記録（１００ｍ秒／１００μ秒）の合計が必要とされるであろう。各記録におけるデータは、ＡＤＣによってＴＯＦ−ＭＳ出力をサンプルすることによって得られる。量スペクトラムにおける断片ピークは、ほんの２ナノ秒の幅であるかもしれず、そして、各ピークにわたっていくつかのサンプルが要求されるので、ＡＤＣのサンプリング分解能は、少なくとも０．５ナノ秒毎に１サンプルであるべきである。各記録について、データは、その前に加算された記録からのデータと加算される。当実施例では、各データ・ポイントについて、０．５ナノ秒未満で加算サイクルを終了することが必要である。イオンは連続して到着するので、経路（ｐａｓｓ）の終端での無駄時間の間に加算を終了しようという試みは、受け入れることのできないデータ損失という結果となるであろう。さらに、各経路は、ＡＤＣのサンプリング間隔で、２００，０００データ・ポイント（１００μ秒／０．５ｎ秒／データ・ポイント）を生み出す。平均化の後、データの分解能は、ＡＤＣ分解能に依存して、１８乃至２４ビットのサイズに増大する。全てのデータ・ポイントの長期間メモリーへの転送は、新しいスペクトラムを得ることができるように、各クロマトグラフ・サンプリング間隔の終わりで生じなければならない。３バイトのデータ・サイズを有するスペクトラムについては、１パーセント未満のデータ損失を達成するよう、１ミリ秒未満の無駄時間を被りながらおよそ６００，０００バイトのデータが転送されなければならないであろう。当業者は、直ちに利用できる通常のハードウェアは、この速度でデータ転送を行うことができないということを認識するものである。さらには、当業者は、デジタル・サンプリング・オッシロスコープ（ｄｉｇｉｔａｌｓａｍｐｌｉｎｇｏｓｃｉｌｌｏｓｃｏｐｅｓ）（ＤＳＯｓ）および高速フラッシュＡＤＣシステム（ｆａｓｔｆｌａｓｈＡＤＣｓｙｓｔｅｍｓ）は、さほど過度な要求をしないアプリケーションにおいては同様の問題を解決するが、しかし、Ｃ／ＴＯＦ−ＭＳの独特の要件を取り扱うことはできないということを認識するものである。トリガーとサンプリング・ポイントとの間の可変遅延を組み入れることによって、高速ＤＳＯｓは、微細な時間分解能をもつ高い帯域幅を達成する。各サンプルは、その前のサンプルに関して小さなオフセット（ズレ）で取ることができるが、しかし、各スキャンについて一つのサンプルだけが取られ、低処理能力（ロー・スループット）という結果になっている。したがって、一つの完全なデータ記録を達成するために多数のスキャンが必要とされる。この実行は、オッシロスコープについては有効であるが、しかしその方法は、広範囲にわたる平均化が必要とされるときに余りにも遅すぎるので、データ平均化にとっては有効ではない。介在フラッシュＡＤＣ（ｉｎｔｅｒｌｅａｖｅｄｆｌａｓｈＡＤＣｓ）のような高速フラッシュ・システムは、並列に動作する多重高速ＡＤＣを組み込んでいる。各サンプルは、微細な時間分解能を可能とする異なるＡＤＣによって処理される。しかしながら、多重ＡＤＣアーキテクチャーは、ＡＤＣ出力と関連しようと試みるとき、複雑で広範囲にわたるｄ．ｃ．利得（ｄ．ｃ．ｇａｉｎ）およびオフセットの問題を生じる結果となる。さらには、高速フラッシュ・システムは、持続平均化の能力が無く、そしてそれゆえにサンプルが処理されている間、著しいサンプリングの無駄時間を受けるものである。最後に、高速フラッシュ・システムにおいて必要となる大量のハードウェアは、余りにも費用のかかり過ぎるものである。したがって、現在入手できるＣ／ＴＯＦ−ＭＳ計器は、３つの実際上の制限という難点があって、それらは多くのアプリケーションにとって不適切なものとなっている。第１に、少なくとも２ＧＨｚ（０．５ｎ秒のサンブリング間隔）の固有のサンプル速度をもつＡＤＣは、現在実際的ではない。第２に、０．５ナノ秒未満で各データ・ポイントについての加算サイクルを終了することは、いかなる費用効果的な最新の平均化デバイスの能力をも超えている。最後に、データ損失無しに、量スペクトラムを長期間蓄積へと転送するのに十分な帯域幅を持つデータ転送チャンネルは実用的ではない。 ’８０７および’３５７のデバイスが双方とも、獲得されたデータを並列して処理する一方で、どちらのデバイスも通常のＡＤＣの有効サンプリング速度を増大することを意図していない。とりわけ、’８０６デバイスは、トリガーに関して固定された位相で線形的にデジタル信号データを獲得し、そして後の再生（ｒｅｃｏｎｓｔｒｕｃｔｉｏｎ）のために連続する位相でデータを獲得するため、多重位相シフトのクロック・パルスを使用することを意図していない。同様に’ ３５７デバイスも、トリガーに関して固定された位相でデータを線形的に獲得する。したがって、本発明の目的は、気体、液体または毛細管電気泳動クロマトグラフィを飛行時間量分光計と組み合わせる装置に、独自に適用される高性能デジタル信号平均化器を提供することである。別の目的は、Ｃ／ＴＯＦ−ＭＳ計器の高速ＡＤＣサンプリング要件を満たすことのできるような、デジタル信号平均化器を提供することである。本発明のさらなる目的は、著しいデータ損失無くして、高速での持続データ処理サイクルを可能とするような、デジタル信号平均化器を提供することである。本発明のなおさらなる目的は、データ損失無く、高データ転送速度で、量スペクトラム・データを長期間蓄積へと転送することのできるような、デジタル信号平均化器を提供することである。本発明のなおも別の目的は、参照した先行技術における欠点を克服するためにいかなる数の、偶数または奇数の、記録でも獲得することのできるメモリー・アーキテクチャーを提供することである。先行技術に優るその他の目的および利点は、以下のように記述される詳細な説明を図面と一緒に読むことで当業者には明らかになるものである。発明の開示アナログ検出器によって収集されたデータを平均化する、デジタル信号平均化器が提供される。とりわけ、そのデジタル信号平均化器は、適当なクロック速度で高い有効サンプリング速度を提供する。さらにそのデジタル信号平均化器は、特に、それがほとんどまたは全くデータ損失を被らないで平均化を行うために良く適する。最後に、高性能デジタル信号平均化器は、データ転送速度および蓄積能力の要件を低減するためにデータ圧縮を組み込んでいる。本発明の一つの特定の使用は、通常のクロマトグラフ飛行時間量分光器（Ｃ／ＴＯＦ−ＭＳ）と一緒のものである。高性能デジタル信号平均化器内のタイミング・デバイスは、Ｃ／ＴＯＦ−ＭＳの高電圧加速器にパルスを出すトリガーを発生する。Ｃ／ＴＯＦ−ＭＳのアナログ検出器によって収集されたアナログ信号データは、アナログ−デジタル変換器（ＡＤＣ）によって、ＡＤＣのサンプリング間隔でサンプルされる。通常の費用効果的なＡＤＣは、必要とされる小さなサンプリング間隔の能力がないので、サンプリング・シーケンスの開始は、高性能デジタル信号平均化器のタイミング・デバイスによって発生される、プログラムされた遅延によるトリガーからずれて（オフセットして）おり、そして基本ＡＤＣクロック周期によって提供されるものより微細なサンプリング間隔のスペーシングを提供している。実時間でＡＤＣによって獲得されたデータを処理するために、並列に動作する複数の平均化デバイスが用いられる。各平均化デバイスには、データを加算する処理デバイスと、結果を蓄積する複数のメモリー・ユニットとが含まれる。例えば、３つのメモリー・ユニットを用いることができる。２つのメモリー・ユニットは、合計を獲得するためのピンポン様式で用いられる。第１のメモリーからデータが読み取られ、新しいＡＤＣデータと加算され、そしてその合計が第２のメモリーに書き込まれる。次の記録の間、第２のメモリーからデータが読み取られ、新しいＡＤＣデータと加算され、そしてその合計が第１のメモリーに書き込まれる。最終の記録を獲得する際に、加算されたデータは、適切な加算メモリーおよび出力メモリーの双方に同時に書き込まれる。出力メモリーは、分析および蓄積デバイスへの出力のために最終合計を保持し、その一方で、データ獲得処理が、新しいデータを獲得するための加算メモリーを用いて続けられる。データ出力の間被る無駄時間をさらに低減するために、デジタル信号プロセッサーが用いられ、データ転送速度および蓄積能力要件を効果的に低減しつつ、分析および蓄積デバイスへと転送されなければならないデータの量を低減するデータ圧縮なる方法を用いてスペクトラムを処理する。図面の簡単な説明図１は、高性能デジタル信号分析器を組み込んだ、結合した気体、液体または毛細管電気泳動クロマトグラフおよび飛行時間量分光測定計器の概略図を例示する。図２は、高性能デジタル信号分析器の概略図を例示する。図３は、本発明において用いられる、トリガー信号および４位相シフトのタイミング信号の描写を例示する。図４は、本発明の並列処理メモリー・アーキテクチャーを示す、高性能デジタル信号平均化器の概略図を例示する。図５は、本発明の平均化デバイスの概略図を例示する。発明を実施するための最善の態様本発明によって構成され、気体、液体または毛細管電気泳動クロマトグラフィと、飛行時間量分光測定（Ｃ／ＴＯＦ−ＭＳ）装置との組み合わせと一緒に用いられるよう独自に適合された、高性能デジタル信号平均化器が、図面において１０として一般に例示されている。図１は、高性能デジタル信号平均化器１０を組み込むＣ／ＴＯＦ−ＭＳ装置を例示する。分子サンプル７０が分離デバイス７２に導入されるが、それはクロマトグラフのようなもので、その分子サンプル７０をその構成要素の分子に分離する。当業者は、分離デバイス７２は、気体、液体または毛細管電気泳動クロマトグラフィを使用するもののような、いずれの通常のデバイスでもあるということを認識するものである。分離デバイス出力は、直接、飛行時間量分光測定デバイス（ＴＯＦ−ＭＳ）８０へと送出される。当業者は、イオン化技術には断片化が含まれるものもあることを認識するものである。イオン化および断片化チャンバー８２に印可される電圧によって、分子は、イオン化されるかまたはイオン化かつ断片化され、そして測定チャンバー８６を通って、加速プレート８５および接地スクリーン８７を有するパルス化高電圧加速器８４によって、イオン検出器８８の方向に加速される。特定の量対電荷比を有するイオンが、測定チャンバー８６を横切るとき、それが検出器８８へ到着したことは電圧として記録され、その平均は、イオン検出器８８に衝突するイオンの数に比例する。増幅器８９は、デジタル信号平均化器１０による処理に先立ち、イオン検出器８８の出力を調整する。処理されたデータは、調査と長期間の蓄積のために分析および蓄積デバイス９８へと転送される。ここで図２を参照すると、デジタル信号平均化器１０には、アナログ−デジタル変換器（ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ）（ＡＤＣ）１２、タイミング・デバイス２０、および少なくとも一つの平均化デバイス３０が含まれる。平均化デバイス３０には、ＡＤＣ１２のデジタル出力を受信する処理デバイス３２、および処理の間のデータの一時的な蓄積のためのメモリー・デバイス３４が含まれる。メモリー３４からのデータは、各クロマトグラフ・サンプリング間隔の終わりに、分析および蓄積デバイス９８に転送される。さらには、当業者は、データ圧縮またはその他の処理のためのデジタル信号プロセッサー９６を付加するというような変更を、出力経路（ｏｕｔｐｕｔｐａｔｈ）に加えることができるということを認識するものである。さまざまなデータ圧縮方法が使用されるであろうが、例えば、ネルソン、マーク（Ｎｅｌｓｏｎ、Ｍａｒｋ）によって記述された損失のないデータ圧縮方法；ジーンロープ・ゲイリー（Ｊｅａｎ−ＬｏｕｐＧａｉｌｌｙ）、データ圧縮本（ＴｈｅＤａｔａＣｏｍｐｒｅｓｓｉｏｎＢｏｏｋ）、Ｍ＆Ｔブックス、ニューヨーク、１９９５年のようなものがある。加えて、役に立たない基線（ｂａｓｅｌｉｎｅ）データを順応して濾過し、かつ典型的なアプリケーションにおいて、スペクトラムのピークの近傍にある有用なデータを保存する方法が使用されるであろう。当業者は、その他のデータ圧縮方法もうまく使えるであろうことを認識するものである。図３の例示された実施例において、タイミング・デバイス２０は、クロック・パルス２６、およびデジタル信号平均化器１０の動作を一定の順序に配列するために、さまざまな遅延をもつトリガー・パルス２４を発生する。当業者は、トリガー２４に関してクロック２６を遅延させるか、またはクロック２６に関してトリガーを遅延させるかすることによって、同じ結果が達成されるということを認識するものである。トリガー・パルス２４とクロック・パルス２６との間の遅延を変化させることによって、イオン検出器８８の出力を、パルス化高電圧加速器８４からの加速パルスに関してさまざまな時間でサンプルすることができ、したがって、これによって、基本ＡＤＣクロック周期（ｂａｓｉｃＡＤＣｃｌｏｃｋｐｅｒｉｏｄ）によって提供されるものより、微細なサンプリング間隔のスペーシングが提供される。当業者は、使用される異なる遅延の数は、所望の「有効（ｅｆｆｅｃｔｉｖｅ）」サンプリング速度に関して通常のＡＤＣのスピードに依存するということを認識するものである。例示された実施例において、周期Ｔを有するクロック２６は、トリガー２４に関して遅延する。連続するスキャン（ｓｃａｎｓ）では、トリガー２４とスキャンの最初のクロック・パルス２６との間の遅延は、使用される遅延の数Ｎによって割られたＴだけ増大する。例示された実施例では、０．５ｎ秒／サンプルの有効サンプリング速度を達成するために、２ナノ秒のクロック周期および一連の４つの遅延が用いられているが、しがしながら当業者は、所望の「有効」サンプリング速度を達成するために、どのような数の遅延でも用いることができるということを認識するものである。当業者は、所望の遅延を発生するために様々な方法が使用されてもよく、アナログ遅延ラインを用いて、周期が遅延ステップの大きさに等しいクロックをカウント・ダウンすることもそれに含まれるが、しかしそれに制限されることもないということを認識するものである。タイミング・デバイス２０からの各クロック・パルス２６の終端２７で、ＡＤＣ１２は、イオン検出器８８のアナログ出力をサンプルして、処理のためにデジタル信号へと変換する。メモリー・デバイス３４のアドレスを循環して、処理デバイス３２は、メモリー・デバイス３４の内容を現在のメモリー・アドレスで読み取り、ＡＤＣ１２のデジタル出力を読み取りデータへと加え、そして加算されたデータをメモリー・デバイス３４へと書き込む。各スキャンの終わりには、可変遅延が増大され、そしてメモリー・アドレス・サイクルのための最初のメモリー・アドレスが、現在の可変遅延に対応するアドレスに設定される。クロマトグラフ・サンプリング間隔の終わりに、加算されたデータは、分析および蓄積デバイス９８に転送される。過度のデータ処理遅延を被ることなく高いデータ処理量（スループット）を得るために、デジタル信号平均化器１０には、並列して動作する多重平均化デバイス３０が含まれる。並列して動作する８つの平均化デバイス３０を組み込んでいるデジタル信号平均化器１０が、図４に例示されている。当業者は、どのような数の平均化デバイス３０でも用いることができる一方で、ＡＤＣ１２から利用できる全てのデータを処理および蓄積するのに必要な平均化デバイス３０の最小限の数は、一般に、平均化デバイス３０にとっての処理／蓄積時間の総計を、２つの連続するクロック・パルスの間の周期Ｔで割ることによって決定されるということを認識するものである。当業者は、メモリー・デバイス３４を構成する構成部材のタイプ（種類）および数は、所望の獲得速度および現在の利用できる最新のメモリー・デバイスで異なるものであるということを認識するものである。そのような実現の一つは、図５に例示されており、高速ブロック・データ転送のために設計された現在利用できるメモリー・デバイス、例えば同期式バースト・モデル・ラム（ｓｙｎｃｈｒｏｎｏｕｓｂｕｒｓｔ−ｍｏｄｅＲＡＭ）（ＳＢＲＡＭ）が使われている。ＳＢＲＡＭは、大きなデータのブロックの高速転送のために最適化されるが、しかしながら、この最適化は、読み取りと書き込みとの間の切り替えの妨げとなる。例示された実施例には、少なくとも一つのデータ・メモリー・デバイス３６および転送メモリー・デバイス３８が含まれる。各平均化デバイス３０は、順番に、処理のためにＡＤＣ１２の現在のデジタル出力を受信する。ＳＢＲＡＭのモード切替制限を克服するために、例示された実施例の各平均化デバイス３０には、２つの同一にアドレスされたデータ・メモリー・デバイス３６：第１のデータ・メモリー・デバイス３６Ａおよび第２のデータ・メモリー・デバイス３６Ｂが含まれる。奇数番号の付いた記録では、処理デバイスは、第１のデータ・メモリー・デバイス３６Ａからのデータを読み取り、読み取られたデータをＡＤＣ１２からのデジタル信号と加算し、そしてその合計を第２のデータ・メモリー・デバイス３６Ｂに書き込む。反対に、偶数番号の付いた記録では、処理デバイスは第２のデータ・メモリー・デバイス３６Ｂからデータを読み取り、読み取られたデータをＡＤＣ１２からのデジタル信号と加算し、そしてその合計を第１のデータ・メモリー・デバイス３６Ａに書き込む。当業者は、メモリー蓄積の実行は、アプリケーションのために選択されたメモリー・デバイスの構成部品の種類、数およびスピードで異なるということを認識するものである。所望の有効サンプリング速度で取られた完全な組のデータは、「記録（ｒｅｃｏｒｄ）」と称され、Ｎスキャンで記録することができる。そのＮスキャンの各々で、より微細な時間分解能で情報が得られる。より微細な時間分解能には、量スペクトラムにおいて重なり合うピークの、より正確なデコボリューション（ｄｅｃｏｖｏｌｕｔｉｏｎ）を可能とするピーク形状について、より詳細な情報が備えられる。平均化多重記録は、各々がＮスキャンからなり、信号における統計的な多様性の効果を低減することによって、さらに測定を向上する。周期Ｔでの遅延ステップのないＡＤＣ_Aサンプリングの結果を、周期ＴでのサイズＴ／ＮのＮ遅延ステップを使用するＡＤＣ_Bサンプリングと比較することは有益である。ＡＤＣ_Bは、信号記録を生み出すためにＮスキャンを行わなければならない。ＡＤＣ_Bが一つの記録を獲得するのにかかる時間で、ＡＤＣ_Aは、Ｎ記録を加算することができる。しかしながら、ＡＤＣ_Bからの記録において、データ・ポイントの数は、ＡＤＣ_Aからの記録においてのデータ・ポイントの数のＮ倍である。ＡＤＣ_Aからのデータ・ポイントは、Ｔに等しい間隔で離されており、その一方、ＡＤＣ_Bからのデータ・ポイントは、Ｔ／Ｎに等しい間隔で離されている。量スペクトラムが、ＡＤＣ_Bで一つの記録から、かつＡＤＣ_AでＮ個の記録のために（すなわち、等しい測定回数）獲得されるならば、双方のスペクトラムにおけるピークの領域は同一のものとなる。しかしその領域は、ＡＤＣ_BについてのＮ個多くのデータ・ポイントのファクター（ｆａｃｔｏｒ）にわたって広がり、こうして、各ピークの形状をよりよく定めている。各クロマトグラフ・サンプリング間隔の終端で、獲得された量スペクトラムは、メモリー・デバイス３４から分析および蓄積デバイス９８へと転送されなければならない。例示された実施例において、分析および蓄積デバイス９８は、通常のマイクロコンピューターである。データ損失を最小化するために、転送時間は、クロマトグラフのサンプリング間隔の長さの１％未満でなければならない。例示された実施例においては、処理デバイス３２は、クロマトグラフのサンプリング間隔の最後の記録の間に、加算されたデータを、転送メモリー・デバイス３８およびデータ・メモリー・デバイス３６に同時に書き込む。分析および蓄積デバイス９８は、転送メモリー・デバイス３８から、以下のクロマトグラフのサンプリング間隔の間にデータを読み取る。したがって、転送メモリー・デバイス３８は、クロマトグラフのサンプリング間隔毎に一回の書き込みサイクルのみしか受けず、それゆえに、データ転送のためのスピード要件を低減している。図５に例示される実施例で、偶数かまたは奇数かのいずれかの記録を、その前に獲得されたデータを、分析および蓄積デバイス９８に転送するという目的のために、データ獲得を停止することなく、各クロマトグラフのサンプリング間隔に受け入れることができる。さらには、ＤＳＰ９６は、分析および蓄積デバイス９８に転送されなければならないデータの量を低減するために、データ圧縮の方法を使用してスペクトラムを処理する。データ圧縮は、データ転送速度および蓄積能力要件を効率的に低減する。前述の明細書部分が、Ｃ／ＴＯＦ−ＭＳ計器と結合するデジタル信号平均化器を記述する一方で、当業者は、高性能デジタル信号平均化器１０は、その他の計器からのアナログ検出器出力と結合して用いることもできるということを認識するものである。前述の記述から、当業者は、先行技術に優る利点を提供する、高性能デジタル信号平均化器が提供されているということが認識されるものである。とりわけ、高性能デジタル信号平均化器には、従来の費用効果のハードウェアを用いて、向上した有効サンプリング速度で、かつほとんどデータ損失無く、量分光器から急速に蓄積するデータを獲得するデバイスが備えられる。好ましい実施例が示され、記述されている一方で、それが、開示を制限することを意図しておらず、むしろ添付した請求の範囲に定義されるような本発明の精神および範囲内に入る、全ての変更および代替の方法をカバーすることが意図されているということが理解されるものである。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１１年６月２８日（１９９９．６．２８）【補正内容】 2. 前記複数のクロック・パルスが、前記少なくとも一つのトリガー・パルスから前記少なくとも一つの時間遅延だけ一時的に遅延する請求項１に記載のデジタル信号平均化器。 3. 前記少なくとも一つのトリガー・パルスが、前記少なくとも一つのクロック・パルスから前記少なくとも一つの時間遅延だけ一時的に遅延する請求項１に記載のデジタル信号平均化器。 4. 前記遅延タイミング・パルスが、各連続する前記複数のスキャンから前記デジタル信号データの収集を、前記少なくとも一つの記録が前記有効サンプリング速度で獲得される前記デジタル信号データを含むように一定の順序に配列する請求項１に記載のデジタル信号平均化器。 5. 前記デジタル信号平均化器には、前記スペクトラムに適用されるデータ圧縮のための方法を使用するデジタル信号プロセッサーが含まれる請求項１に記載のデジタル信号平均化器。 6. 前記少なくとも一つのメモリー・デバイスには、複数の並列に動作するメモリー・ユニットが、デジタル信号データの合計が前記複数のメモリー・ユニットの一つから読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして前記複数のメモリー・ユニットの別のものに書き込まれるように含まれる請求項１に記載のデジタル信号平均化器。 7. 前記複数のメモリー・ユニットには、２つの加算メモリーおよび出力メモリーを含む３つのメモリー・ユニットが含まれており、連続する前記記録上で、前記デジタル信号データの合計が、第１の加算メモリーから交互に読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして第２の加算メモリーに書き込まれ、かつ前記第２の加算メモリーから読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして前記第１の加算メモリーに書き込まれ、最終の前記記録の獲得に際して、前記デジタル信号データの合計は、前記加算メモリーの一つおよび前記出力メモリーに同時に書き込まれ、前記出力メモリーは、前記加算メモリーがデジタル信号データの新しい合計を蓄積する間、前記デジタル信号データの合計を、外部のデバイスへの出力のために蓄積する請求項１に記載のデジタル信号平均化器。 8. 高速でアナログ検出器から獲得されたデータを平均化し、かつ平均化されたデータを、分析および蓄積デバイスに転送するデジタル信号平均化器であって、アナログ検出器の出力を、処理を行うためにデジタル信号データへと変換するアナログ−デジタル変換器であって、実際のサンプリング速度を有するアナログ −デジタル変換器と、前記実際のサンプリング速度よりも高い有効サンプリング速度を達成するために、少なくとも一つの記録の間、前記デジタル信号平均化器の動作を一定の順序に配列する、複数の遅延タイミング・パルスを発生するタイミング・デバイスであって、前記遅延タイミング・パルスが、各連続する前記複数のスキャンから前記デジタル信号データの収集を、前記少なくとも一つの記録が前記有効サンプリング速度で獲得される前記デジタル信号データを含むように一定の順序に配列し、前記少なくとも一つの記録は、前記デジタル信号データを獲得するための、前記複数の遅延タイミング・パルス上で一定の順序に配列される前記アナログ−デジタル変換器の複数のスキャンからなり、前記複数の遅延タイミング・パルスは、少なくとも一つのトリガー・パルスおよび複数のクロック・パルスからなり、かつ少なくとも一つの時間遅延が含まれていて、前記複数の遅延タイミング・パルスが、前記少なくとも一つのトリガー・パルスから前記少なくとも一つの時間遅延だけ一時的に遅延し、かつ前記少なくとも一つのトリガー・パルスが、前記少なくとも一つのクロック・パルスから前記少なくとも一つの時間遅延だけ一時的に遅延する前記タイミング・デバイスと、前記アナログ−デジタル変換器の前記実際のサンプリング速度で、前記デジタル信号データの持続平均化を行う平均化デバイスであって、前記デジタル信号データを加算する少なくとも一つの処理デバイス、および前記デジタル信号データを蓄積し、かつスペクトラムの出力のための少なくとも一つのメモリー・デバイスであって、前記スペクトラムが、前記少なくとも一つの記録の平均からなるものからなる前記平均化デバイスとからなる前記デジタル信号平均化器。 9. 前記デジタル信号平均化器には、前記スペクトラムに適用されるデータ圧縮のための方法を使用するデジタル信号プロセッサーが含まれる請求項８に記載のデジタル信号平均化器。 10．前記少なくとも一つのメモリー・デバイスには、複数の並列に動作するメモリー・ユニットが、デジタル信号データの合計が前記複数のメモリー・ユニットの一つから読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして前記複数のメモリー・ユニットの別のものに書き込まれるように含まれる請求項８に記載のデジタル信号平均化器。 11．前記複数のメモリー・ユニットには、２つの加算メモリーおよび出力メモリーを含む３つのメモリー・ユニットが含まれており、連続する前記記録上で、前記デジタル信号データの合計が、第１の加算メモリーから交互に読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして第２の加算メモリーに書き込まれ、かつ前記第２の加算メモリーから読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして前記第１の加算メモリーに書き込まれ、最終の前記記録の獲得に際して、前記デジタル信号データの合計は、前記加算メモリーの一つおよび前記出力メモリーに同時に書き込まれ、前記出力メモリーは、前記加算メモリーがデジタル信号データの新しい合計を蓄積する間、前記デジタル信号データの合計を、外部のデバイスへの出力のために蓄積する請求項８に記載のデジタル信号平均化器。 12．高速でアナログ検出器から獲得されたデータを平均化し、かつ平均化されたデータを、分析および蓄積デバイスに転送するデジタル信号平均化器であって、アナログ検出器の出力を、処理を行うためにデジタル信号データへと変換するアナログ−デジタル変換器であって、実際のサンプリング速度を有するアナログ −デジタル変換器と、前記実際のサンプリング速度よりも高い有効サンプリング速度を達成するために、少なくとも一つの記録の間、前記デジタル信号平均化器の動作を一定の順序に配列する、複数の遅延タイミング・パルスを発生するタイミング・デバイスであって、前記遅延タイミング・パルスが、各連続する前記複数のスキャンから前記デジタル信号データの収集を、前記少なくとも一つの記録が前記有効サンプリング速度で獲得される前記デジタル信号データを含むように一定の順序に配列し、前記少なくとも一つの記録は、前記デジタル信号データを獲得するための、前記複数の遅延タイミング・パルス上で一定の順序に配列される前記アナログ−デジタル変換器の複数のスキャンからなり、前記複数の遅延タイミング・パルスは、少なくとも一つのトリガー・パルスおよび複数のクロック・パルスからなり、かつ少なくとも一つの時間遅延が含まれていて、前記複数の遅延タイミング・パルスが、前記少なくとも一つのトリガー・パルスから前記少なくとも一つの時間遅延だけ一時的に遅延し、かつ前記少なくとも一つのトリガー・パルスが、前記少なくとも一つのクロック・パルスから前記少なくとも一つの時間遅延だけ一時的に遅延する前記タイミング・デバイスと、前記アナログ−デジタル変換器の前記実際のサンプリング速度で、前記デジタル信号データの持続平均化を行う平均化デバイスであって、前記デジタル信号データを加算する少なくとも一つの処理デバイス、および前記デジタル信号データを蓄積し、かつスペクトラムの出力のための少なくとも一つのメモリー・デバイスであって、前記スペクトラムが、前記少なくとも一つの記録の平均からなるものからなり、少なくとも一つのメモリデバイスには、２つの加算メモリーおよび出力メモリーを含む３つのメモリー・ユニットが含まれており、連続する前記記録上で、前記デジタル信号データの合計が、第１の加算メモリーから交互に読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして第２の加算メモリーに書き込まれ、かつ前記第２の加算メモリーから読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして前記第１の加算メモリーに書き込まれ、最終の前記記録の獲得に際して、前記デジタル信号データの合計は、前記加算メモリーの一つおよび前記出力メモリーに同時に書き込まれ、前記出力メモリーは、前記加算メモリーがデジタル信号データの新しい合計を蓄積する間、前記デジタル信号データの合計を、外部のデバイスへの出力のために蓄積する、前記平均化デバイスと、前記スペクトラムに適用されるデータ圧縮のための方法を使用するデジタル信号プロセッサーとからなる前記デジタル信号平均化器。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＡ，ＪＰ (72)発明者ビンガム、ラッセル、ディアメリカ合衆国テネシー、ノックスビル、カベントリーパークブールバード 1612 【要約の続き】れるが、それには、一つの処理デバイスと複数のメモリー・デバイスとが含まれており、データの実時間の平均化を行う。デジタル信号プロセッサー（９８）は、データ圧縮の方法を平均化されたデータに適用し、その平均化されたデータを長期間の蓄積のために分析および蓄積デバイスへと転送するために、データ転送速度および蓄積能力要件を低減する。

Claims

【特許請求の範囲】 1. 高速でアナログ検出器から獲得されたデータを平均化し、かつ平均化されたデータを、分析および蓄積デバイスに転送するデジタル信号平均化器であって、アナログ検出器の出力を、処理を行うためにデジタル信号データへと変換するアナログ−デジタル変換器であって、実際のサンプリング速度を有するアナログ −デジタル変換器と、前記実際のサンプリング速度よりも高い有効サンプリング速度を達成するために、少なくとも一つの記録の間、前記デジタル信号平均化器の動作を一定の順序に配列する、複数の遅延タイミング・パルスを発生するタイミング・デバイスであって、前記少なくとも一つの記録は、前記デジタル信号データを獲得するための、前記複数の遅延タイミング・パルス上で一定の順序に配列される前記アナログ‐デジタル変換器の複数のスキャンからなり、前記複数の遅延タイミング・パルスは、少なくとも一つのトリガー・パルスおよび複数のクロック・パルスからなり、かつ少なくとも一つの時間遅延が含まれる前記タイミング・デバイスと、前記アナログ−デジタル変換器の前記実際のサンプリング速度で、前記デジタル信号データの持続平均化を行う平均化デバイスであって、前記デジタル信号データを加算する少なくとも一つの処理デバイス、および前記デジタル信号データを蓄積し、かつスペクトラムの出力のための少なくとも一つのメモリー・デバイスであって、前記スペクトラムが、前記少なくとも一つの記録の平均からなるものからなる前記平均化デバイスとからなる前記デジタル信号平均化器。 2. 前記複数のクロック・パルスが、前記少なくとも一つのトリガー・パルスから複数の遅延の一つだけ一時的に遅延する請求項１に記載のデジタル信号平均化器。 3. 前記少なくとも一つのトリガー・パルスが、前記少なくとも一つのクロック・パルスから複数の遅延の一つだけ一時的に遅延する請求項１に記載のデジタル信号平均化器。 4. 前記遅延タイミング・パルスが、各連続する前記複数のスキャンから前記デジタル信号データの収集を、前記少なくとも一つの記録が前記有効サンプリング速度で獲得される前記デジタル信号データを含むように一定の順序に配列する請求項１に記載のデジタル信号平均化器。 5. 前記デジタル信号平均化器には、前記スペクトラムに適用されるデータ圧縮のための方法を使用するデジタル信号プロセッサーが含まれる請求項１に記載のデジタル信号平均化器。 6. 前記少なくとも一つのメモリー・デバイスには、複数の並列に動作するメモリー・ユニットが、デジタル信号データの合計が前記複数のメモリー・ユニットの一つから読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして前記複数のメモリー・ユニットの別のものに書き込まれるように含まれる請求項１に記載のデジタル信号平均化器。 7. 前記複数のメモリー・ユニットには、２つの加算メモリーおよび出力メモリーを含む３つのメモリー・ユニットが含まれており、連続する前記記録上で、前記デジタル信号データの合計が、第１の加算メモリーから交互に読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして第２の加算メモリーに書き込まれ、かつ前記第２の加算メモリーから読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして前記第１の加算メモリーに書き込まれ、最終の前記記録の獲得に際して、前記デジタル信号データの合計は、前記加算メモリーの一つおよび前記出力メモリーに同時に書き込まれ、前記出力メモリーは、前記加算メモリーがデジタル信号データの新しい合計を蓄積する間、前記デジタル信号データの合計を、外部のデバイスへの出力のために蓄積する請求項１に記載のデジタル信号平均化器。 8. 高速でアナログ検出器から獲得されたデータを平均化し、かつ平均化されたデータを、分析および蓄積デバイスに転送するデジタル信号平均化器であって、アナログ検出器の出力を、処理を行うためにデジタル信号データへと変換するアナログ−デジタル変換器であって、実際のサンプリング速度を有するアナログ −デジタル変換器と、前記実際のサンプリング速度よりも高い有効サンプリング速度を達成するために、少なくとも一つの記録の間、前記デジタル信号平均化器の動作を一定の順序に配列する、複数の遅延タイミング・パルスを発生するタイミング・デバイスであって、前記遅延タイミング・パルスが、各連続する前記複数のスキャンから前記デジタル信号データの収集を、前記少なくとも一つの記録が前記有効サンプリング速度で獲得される前記デジタル信号データを含むように一定の順序に配列し、前記少なくとも一つの記録は、前記デジタル信号データを獲得するための、前記複数の遅延タイミング・パルス上で一定の順序に配列される前記アナログ−デジタル変換器の複数のスキャンからなり、前記複数の遅延タイミング・パルスは、少なくとも一つのトリガー・パルスおよび複数のクロック・パルスからなり、かつ少なくとも一つの時間遅延が含まれていて、前記複数のクロック・パルスが、前記少なくとも一つのトリガー・パルスがら複数の遅延の一つだけ一時的に遅延するか、または前記少なくとも一つのトリガー・パルスが、前記少なくとも一つのクロック・パルスから複数の遅延の一つだけ一時的に遅延する前記タイミング・デバイスと、前記アナログ−デジタル変換器の前記実際のサンプリング速度で、前記デジタル信号データの持続平均化を行う平均化デバイスであって、前記デジタル信号データを加算する少なくとも一つの処理デバイス、および前記デジタル信号データを蓄積し、かつスペクトラムの出力のための少なくとも一つのメモリー・デバイスであって、前記スペクトラムが、前記少なくとも一つの記録の平均からなるものからなる前記平均化デバイスとからなる前記デジタル信号平均化器。 9. 前記デジタル信号平均化器には、前記スペクトラムに適用されるデータ圧縮のための方法を使用するデジタル信号プロセッサーが含まれる請求項８に記載のデジタル信号平均化器。 10．前記少なくとも一つのメモリー・デバイスには、複数の並列に動作するメモリー・ユニットが、デジタル信号データの合計が前記複数のメモリー・ユニットの一つから読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして前記複数のメモリー・ユニットの別のものに書き込まれるように含まれる請求項８に記載のデジタル信号平均化器。 11．前記複数のメモリー・ユニットには、２つの加算メモリーおよび出力メモリーを含む３つのメモリー・ユニットが含まれており、連続する前記記録上で、前記デジタル信号データの合計が、第１の加算メモリーから交互に読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして第２の加算メモリーに書き込まれ、かつ前記第２の加算メモリーから読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして前記第１の加算メモリーに書き込まれ、最終の前記記録の獲得に際して、前記デジタル信号データの合計は、前記加算メモリーの一つおよび前記出力メモリーに同時に書き込まれ、前記出力メモリーは、前記加算メモリーがデジタル信号データの新しい合計を蓄積する間、前記デジタル信号データの合計を、外部のデバイスへの出力のために蓄積する請求項８に記載のデジタル信号平均化器。 12．高速でアナログ検出器から獲得されたデータを平均化し、かつ平均化されたデータを、分析および蓄積デバイスに転送するデジタル信号平均化器であって、アナログ検出器の出力を、処理を行うためにデジタル信号データへと変換するアナログ−デジタル変換器であって、実際のサンプリング速度を有するアナログ −デジタル変換器と、前記実際のサンプリング速度よりも高い有効サンプリング速度を達成するために、少なくとも一つの記録の間、前記デジタル信号平均化器の動作を一定の順序に配列する、複数の遅延タイミング・パルスを発生するタイミング・デバイスであって、前記遅延タイミング・パルスが、各連続する前記複数のスキャンから前記デジタル信号データの収集を、前記少なくとも一つの記録が前記有効サンプリング速度で獲得される前記デジタル信号データを含むように一定の順序に配列し、前記少なくとも一つの記録は、前記デジタル信号データを獲得するための、前記複数の遅延タイミング・パルス上で一定の順序に配列される前記アナログ−デジタル変換器の複数のスキャンからなり、前記複数の遅延タイミング・パルスは、少なくとも一つのトリガー・パルスおよび複数のクロック・パルスからなり、かつ少なくとも一つの時間遅延が含まれていて、前記複数のクロック・パルスが、前記少なくとも一つのトリガー・パルスから複数の遅延の一つだけ一時的に遅延するか、または前記少なくとも一つのトリガー・パルスが、前記少なくとも一つのクロック・パルスから複数の遅延の一つだけ一時的に遅延する前記タイミング・デバイスと、前記アナログ−デジタル変換器の前記実際のサンプリング速度で、前記デジタル信号データの持続平均化を行う平均化デバイスであって、前記デジタル信号データを加算する少なくとも一つの処理デバイス、および前記デジタル信号データを蓄積し、かつスペクトラムの出力のための少なくとも一つのメモリー・デバイスであって、前記スペクトラムが、前記少なくとも一つの記録の平均からなるものからなり、少なくとも一つのメモリデバイスには、２つの加算メモリーおよび出力メモリーを含む３つのメモリー・ユニットが含まれており、連続する前記記録上で、前記デジタル信号データの合計が、第１の加算メモリーから交互に読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして第２の加算メモリーに書き込まれ、かつ前記第２の加算メモリーから読み取られ、前記少なくとも一つの平均化デバイスによって処理され、そして前記第１の加算メモリーに書き込まれ、最終の前記記録の獲得に際して、前記デジタル信号データの合計は、前記加算メモリーの一つおよび前記出力メモリーに同時に書き込まれ、前記出力メモリーは、前記加算メモリーがデジタル信号データの新しい合計を蓄積する間、前記デジタル信号データの合計を、外部のデバイスへの出力のために蓄積する、前記平均化デバイスと、前記スペクトラムに適用されるデータ圧縮のための方法を使用するデジタル信号プロセッサーとからなる前記デジタル信号平均化器。