JP2002373883A - Plasma etching apparatus, plasma etching method, and semiconductor device - Google Patents
Plasma etching apparatus, plasma etching method, and semiconductor deviceInfo
- Publication number
- JP2002373883A JP2002373883A JP2001181639A JP2001181639A JP2002373883A JP 2002373883 A JP2002373883 A JP 2002373883A JP 2001181639 A JP2001181639 A JP 2001181639A JP 2001181639 A JP2001181639 A JP 2001181639A JP 2002373883 A JP2002373883 A JP 2002373883A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- frequency power
- power supply
- plasma
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体関連のプラズ
マエッチング装置、プラズマエッチング方法および該プ
ラズマエッチング装置あるいはプラズマエッチング方法
を用いて製造された半導体装置に関する。The present invention relates to a semiconductor-related plasma etching apparatus, a plasma etching method, and a semiconductor device manufactured using the plasma etching apparatus or the plasma etching method.
【０００２】[0002]
【従来の技術】プラズマエッチング装置には、プラズマ
の生成方法によりいくつかの形式がある。一般的に広く
用いられているものとしては、処理室に配置された平行
平板型の電極に高周波電源を接続し、平行平板の電極上
に載置されたウェハ基板を処理する方式がある。2. Description of the Related Art There are several types of plasma etching apparatuses depending on the method of generating plasma. As a generally widely used method, there is a method in which a high-frequency power source is connected to a parallel plate type electrode arranged in a processing chamber, and a wafer substrate mounted on the parallel plate type electrode is processed.
【０００３】以下、従来の技術として平行平板型のプラ
ズマエッチング装置を、例えば特開平１０−２１４８２
２号公報に記載されている図４に基づいて説明する。こ
こで、図４は、このようなプラズマエッチング装置の処
理室の断面構成図である。[0003] As a conventional technique, a parallel plate type plasma etching apparatus is disclosed in, for example, JP-A-10-21482.
This will be described with reference to FIG. Here, FIG. 4 is a sectional configuration diagram of a processing chamber of such a plasma etching apparatus.
【０００４】図４に示すように、処理室１０１内に平行
平板電極として電極１０２が設けられ、この電極１０２
上に被処理体であるウェハ基板１０３が載置される。平
行平板電極を形成する電極１０２の対向電極として電極
１０４が設けられている。そして、プラズマ励起される
エッチングガスのガス導入口１０５が設置され、被処理
体と反応後のガスの排出口１０６が設置されている。な
お、電極１０４は反応室壁１０７に接続され接地電位に
固定される。As shown in FIG. 4, an electrode 102 is provided in a processing chamber 101 as a parallel plate electrode.
A wafer substrate 103 as an object to be processed is placed thereon. An electrode 104 is provided as an opposite electrode of the electrode 102 forming the parallel plate electrode. A gas inlet 105 for an etching gas to be excited by plasma is provided, and an outlet 106 for a gas after reacting with the object to be processed is provided. The electrode 104 is connected to the reaction chamber wall 107 and fixed at the ground potential.
【０００５】上記エッチングガスをプラズマ励起するた
めの高周波は、高周波電源１０８で発生される。この高
周波電源１０８はマッチングボックスである整合器１０
９に接続され、さらに、この整合器１０９は絶縁部１１
０で反応室壁１０７から絶縁分離された引き出し電極１
１１に接続されている。A high frequency power for exciting the etching gas by plasma is generated by a high frequency power supply 108. This high-frequency power supply 108 is a matching box 10
9 and the matching device 109 is connected to the insulating portion 11.
0, the extraction electrode 1 insulated and separated from the reaction chamber wall 107
11 is connected.
【０００６】そして、引き出し電極１１１を通して伝達
された高周波が、電極１０２と電極１０４間にプラズマ
を形成する。この生成されたプラズマがウェハ基板１０
３上の被エッチング材料をエッチングする。The high frequency transmitted through the extraction electrode 111 forms plasma between the electrode 102 and the electrode 104. The generated plasma is applied to the wafer substrate 10.
3. Etch the material to be etched on 3.
【０００７】この場合、電極１０２に印加される高周波
は、平行平板電極間にプラズマを生成・維持するととも
に、電極１０２を介したウェハ基板１０３近傍にいわゆ
る高周波バイアス（自己バイアスともいう）を形成す
る。この高周波バイアスは電極１０２に負の方向の直流
電位を発生する。この負の電位は平行平板電極間に生成
されたプラズマ中のイオンを、ウェハ基板１０３に向か
う方向に加速する。これによりウェハ基板１０３上の被
エッチング材料を基板方向に垂直に異方性エッチングで
きる。このようなエッチングは反応性イオンエッチング
と呼ばれている。In this case, the high frequency applied to the electrode 102 generates and maintains plasma between the parallel plate electrodes and forms a so-called high frequency bias (also referred to as self-bias) near the wafer substrate 103 via the electrode 102. . This high frequency bias generates a negative direct current potential on the electrode 102. This negative potential accelerates ions in the plasma generated between the parallel plate electrodes in a direction toward the wafer substrate 103. Thereby, the material to be etched on the wafer substrate 103 can be anisotropically etched perpendicular to the substrate direction. Such etching is called reactive ion etching.
【０００８】[0008]
【発明が解決しようとする課題】近年、半導体デバイス
の高集積化に伴い、パターン寸法の微細化、デバイス材
料の薄膜化が進展している。トランジスタゲートにおい
てはゲート幅100nm、ゲート絶縁膜厚2nmの時代を迎えよ
うとしている。そのため、トランジスタゲートのエッチ
ングに対しては、微細加工と同時に、ゲート材料とゲー
ト絶縁膜との高いエッチング選択性が要求されている。
また、トランジスタゲートは下層部に対応した段差構造
になっているため、基板方向のゲート材料膜厚は一定で
ない。そのため、トランジスタゲートのエッチングを開
始し、エッチングが進展していくと、ウエハ面内では次
のような２つの状態が出現する。すなわち、ゲート材料
のエッチングが終了し、下地のゲート絶縁膜が露出した
部分と、まだゲート材料が残っている部分が生じる。こ
のゲート材料が残っている部分はさらにエッチングを行
う必要があるが、ゲート絶縁膜があらわれた部分では、
これ以上エッチングが進行してゲート絶縁膜である薄い
酸化膜が突き抜けないような、高いエッチング選択性が
要求される。In recent years, as semiconductor devices have become more highly integrated, finer pattern dimensions and thinner device materials have been developed. In transistor gates, the era of gate width of 100 nm and gate insulating film thickness of 2 nm is approaching. Therefore, for the etching of the transistor gate, high etching selectivity between the gate material and the gate insulating film is required at the same time as the fine processing.
Further, since the transistor gate has a step structure corresponding to the lower layer portion, the gate material film thickness in the substrate direction is not constant. Therefore, when etching of the transistor gate is started and the etching progresses, the following two states appear in the wafer surface. That is, the etching of the gate material is completed, and a portion where the underlying gate insulating film is exposed and a portion where the gate material still remains are generated. The portion where this gate material remains needs to be further etched, but where the gate insulating film appears,
High etching selectivity is required so that etching proceeds further and a thin oxide film as a gate insulating film does not penetrate.
【０００９】一方、前述した平行平板型プラズマエッチ
ング装置の場合、エッチング特性は概ねガス種、ガス流
量、ガス圧力等のガス条件と、電極１０２に印可する高
周波電力で決定される。この場合高周波電力はゲート材
料のエッチングに必要なプラズマを生成・維持して、所
定の速度でエッチングするに充分な電力が供給されなけ
ればならない。しかし、ゲート絶縁膜である薄い酸化膜
に対しては極力エッチングしないことが求められる。そ
のためエッチング速度が高周波バイアスすなわち高周波
電力に大きく依存するゲート絶縁膜である酸化膜に対し
ては、極力高周波電力を下げてエッチング速度を小さく
する必要があった。ところが平行平板型プラズマエッチ
ング装置の場合、前述したように高周波電力の大小はプ
ラズマの生成と、高周波バイアスの形成の両方に関係す
る。そのため従来の方法ではゲート材料のエッチング
と、ゲート絶縁膜に対する高いエッチング選択性の両方
を確保して制御することが難しかった。On the other hand, in the case of the above-mentioned parallel plate type plasma etching apparatus, the etching characteristics are generally determined by gas conditions such as gas type, gas flow rate and gas pressure, and high frequency power applied to the electrode 102. In this case, the high frequency power must generate and maintain the plasma necessary for etching the gate material, and supply sufficient power to etch at a predetermined rate. However, it is required that a thin oxide film serving as a gate insulating film is not etched as much as possible. Therefore, it has been necessary to lower the high-frequency power as much as possible to lower the etching rate for an oxide film that is a gate insulating film whose etching rate largely depends on the high-frequency bias, that is, the high-frequency power. However, in the case of the parallel plate type plasma etching apparatus, as described above, the magnitude of the high frequency power is related to both the generation of the plasma and the formation of the high frequency bias. For this reason, it is difficult to secure and control both the etching of the gate material and the high etching selectivity to the gate insulating film in the conventional method.
【００１０】本発明は上記の課題を解決するためになさ
れたものである。本発明の目的は、被処理物を高精度に
エッチングしながら、該被処理物の下地に対する高いエ
ッチング選択性を実現することにある。The present invention has been made to solve the above problems. SUMMARY OF THE INVENTION An object of the present invention is to realize high etching selectivity with respect to a base of an object to be processed while etching the object to be processed with high accuracy.
【００１１】[0011]
【課題を解決するための手段】本発明のプラズマエッチ
ング装置は、処理室内に配置され被処理体が載置される
電極と、高周波給電経路を介して電極に高周波を印加し
発生したプラズマにより被処理体をエッチングするため
の高周波電源とを備え、高周波給電経路内で生じる定在
波の最小振幅位置を電極位置に合わせるようにしたこと
を特徴とする。A plasma etching apparatus according to the present invention is provided with an electrode disposed in a processing chamber on which an object to be mounted is mounted, and a plasma generated by applying a high frequency to the electrode via a high frequency power supply path. A high-frequency power supply for etching the processing body, wherein a minimum amplitude position of a standing wave generated in the high-frequency power supply path is adjusted to an electrode position.
【００１２】本発明のプラズマエッチング装置は、好ま
しくは、電極での高周波電圧を計測する高周波電圧測定
器を備える。この場合、高周波電圧測定器による測定結
果に基づいて高周波給電経路の長さを調節し、高周波給
電経路内で生じる定在波の最小振幅位置を前記電極位置
に合わせる。The plasma etching apparatus of the present invention preferably includes a high-frequency voltage measuring device for measuring a high-frequency voltage at the electrode. In this case, the length of the high-frequency power supply path is adjusted based on the measurement result of the high-frequency voltage meter, and the minimum amplitude position of the standing wave generated in the high-frequency power supply path is adjusted to the electrode position.
【００１３】また、本発明のプラズマエッチング装置
は、好ましくは、電極での高周波電圧を計測する高周波
電圧測定器と、高周波給電経路内に位相調整器とを備え
る。この場合、高周波電圧測定器による測定結果に基づ
いて位相調整器の位相量を変化させ、高周波給電経路内
で生じる定在波の最小振幅位置を前記電極位置に合わせ
る。Further, the plasma etching apparatus of the present invention preferably includes a high-frequency voltage measuring device for measuring a high-frequency voltage at the electrode, and a phase adjuster in the high-frequency power supply path. In this case, the phase amount of the phase adjuster is changed based on the measurement result of the high-frequency voltage measuring device, and the minimum amplitude position of the standing wave generated in the high-frequency power supply path is adjusted to the electrode position.
【００１４】本発明のプラズマエッチング方法は、次の
各工程を備える。処理室内に配置された電極上に被処理
体を載置する。処理室内にガスを導入し、電極に高周波
を印加するための高周波給電経路内で生じる定在波の最
小振幅位置を電極位置に合わせた状態で電極に高周波を
印加することにより電極上でプラズマを発生させ、該プ
ラズマにより被処理体をエッチングする。[0014] The plasma etching method of the present invention includes the following steps. An object to be processed is placed on an electrode arranged in the processing chamber. Gas is introduced into the processing chamber and plasma is applied to the electrode by applying high frequency to the electrode while the minimum amplitude position of the standing wave generated in the high frequency power supply path for applying high frequency to the electrode is adjusted to the electrode position. Then, the object is etched by the plasma.
【００１５】上記被処理体は半導体ウェハ上に絶縁膜を
介して形成された導電膜を含む。この場合、上記エッチ
ング工程は、絶縁膜上で導電膜をエッチングする工程を
含む。また、該絶縁膜は、１ｎｍ以上１０ｎｍ以下の厚
みを有し、ゲート絶縁膜となるシリコン酸化膜を含み、
導電膜は、ゲート電極となるポリシリコン膜を含む。The object to be processed includes a conductive film formed on a semiconductor wafer via an insulating film. In this case, the etching step includes a step of etching the conductive film on the insulating film. The insulating film has a thickness of 1 nm to 10 nm, and includes a silicon oxide film serving as a gate insulating film;
The conductive film includes a polysilicon film serving as a gate electrode.
【００１６】本発明の半導体装置は、上記のいずれかに
記載のプラズマエッチング装置、あるいはプラズマエッ
チング方法を用いて製造される。A semiconductor device according to the present invention is manufactured by using any one of the above-described plasma etching apparatuses or plasma etching methods.
【００１７】[0017]
【発明の実施の形態】以下、図を参照して本発明の実施
の形態を説明する。 （実施の形態１）初めに、本発明のプラズマエッチング
装置について図１に基づいて説明する。ここで、図１
は、プラズマエッチング装置の処理室の断面構成図であ
る。Embodiments of the present invention will be described below with reference to the drawings. (Embodiment 1) First, a plasma etching apparatus of the present invention will be described with reference to FIG. Here, FIG.
FIG. 3 is a cross-sectional configuration diagram of a processing chamber of the plasma etching apparatus.
【００１８】図１において、処理室１内には平行平板型
電極が形成され、処理室１にはエッチングガスを供給す
るガスライン２とバルブ３が接続されている。エッチン
グガスは排気口４から、図示しない真空ポンプで真空排
気される。平行平板電極はウェハ基板８を載置するステ
ージ５と、ステージ５に相対する対向電極９で構成され
ている。ここで、ステージ５は処理室１と真空シールす
るとともに、電気的に絶縁するための絶縁体6と、ウェ
ハ基板８を載置する電極７で構成される。対向電極９は
アース電位である処理室１に接続されている。In FIG. 1, a parallel plate type electrode is formed in a processing chamber 1, and a gas line 2 for supplying an etching gas and a valve 3 are connected to the processing chamber 1. The etching gas is evacuated from the exhaust port 4 by a vacuum pump (not shown). The parallel plate electrode includes a stage 5 on which a wafer substrate 8 is mounted, and a counter electrode 9 facing the stage 5. Here, the stage 5 is vacuum-sealed with the processing chamber 1 and comprises an insulator 6 for electrical insulation and an electrode 7 on which a wafer substrate 8 is placed. The counter electrode 9 is connected to the processing chamber 1 which is at a ground potential.
【００１９】ステージ５の電極７には高周波整合器１１
を介して、上記エッチングガスを放電させてプラズマ化
するための高周波を発生する高周波電源１０が接続され
ている。この高周波電源１０と高周波整合器１１および
電極７の接続には高周波ケーブル１２が用いられる。ま
た、電極７位置での高周波電圧は高周波電圧測定器１３
で計測される。The electrode 7 of the stage 5 has a high-frequency matching device 11
A high-frequency power source 10 for generating a high frequency for discharging the etching gas to form a plasma is connected through the power supply. A high-frequency cable 12 is used to connect the high-frequency power supply 10 to the high-frequency matching device 11 and the electrode 7. The high-frequency voltage at the position of the electrode 7 is measured by a high-frequency voltage measuring device 13.
Is measured by
【００２０】次に、このプラズマエッチング装置を用い
たエッチング方法について図１に基づいて説明する。Next, an etching method using the plasma etching apparatus will be described with reference to FIG.
【００２１】ここでのエッチング対象は、半導体デバイ
スの一般的なトランジスタゲートである。基本的な膜構
成は、ウェハ基板８上にゲート絶縁膜である薄膜の酸化
膜（たとえば１ｎｍ以上１０ｎｍ以下の厚みを有するシ
リコン酸化膜）が成膜され、その上にポリシリコン膜の
ゲート材料（たとえば１０ｎｍ以上１０００ｎｍ以下の
厚みを有する）が形成されている。ポリシリコン膜上に
は半導体デバイスの構造に対応したエッチングマスクが
形成されており、このエッチングマスクにそってエッチ
ングがおこなわれる。このようなトランジスタゲートを
処理するエッチングガスとしては、通常ハロゲン系のＣ
ｌ2や、Ｃｌ2にＯ2を添加したガス系、あるいはＨＢｒ
ガスを添加したものが用いられ、図１に示すガスライン
２のバルブ３から処理室１へ導入される。The object to be etched here is a general transistor gate of a semiconductor device. The basic film configuration is such that a thin oxide film (for example, a silicon oxide film having a thickness of 1 nm or more and 10 nm or less) as a gate insulating film is formed on a wafer substrate 8, and a gate material of a polysilicon film (for example) is formed thereon. (For example, having a thickness of 10 nm or more and 1000 nm or less). An etching mask corresponding to the structure of the semiconductor device is formed on the polysilicon film, and etching is performed along the etching mask. As an etching gas for processing such a transistor gate, halogen-based C
l 2 , a gas system in which O 2 is added to Cl 2 , or HBr
A gas to which the gas is added is used, and is introduced into the processing chamber 1 from the valve 3 of the gas line 2 shown in FIG.
【００２２】導入されたエッチングガスは排気口４から
真空排気される。エッチング条件の一つとなる処理室１
内のガス圧力は、供給するガス量と排気量を調節して設
定される。ここで高周波電源１０から高周波を電極７に
供給すると、電極７と対向電極９で構成された平行平板
電極間で放電が開始し、プラズマが生成される。生成さ
れたプラズマはウェハ基板８上のエッチング対象である
ポリシリコン膜と反応し、同時にウェハ基板８表面近傍
に形成される高周波バイアスによりエッチングが促進さ
れ、所定のエッチング時間後に処理が完了する。The introduced etching gas is evacuated from the exhaust port 4. Processing chamber 1 as one of the etching conditions
Is set by adjusting the amount of gas supplied and the amount of exhaust gas. Here, when a high frequency is supplied from the high frequency power supply 10 to the electrode 7, discharge starts between the parallel plate electrodes composed of the electrode 7 and the counter electrode 9, and plasma is generated. The generated plasma reacts with the polysilicon film to be etched on the wafer substrate 8, and at the same time, the etching is promoted by the high frequency bias formed near the surface of the wafer substrate 8, and the processing is completed after a predetermined etching time.
【００２３】ここでエッチングの進展について説明す
る。エッチングが進行するとやがてポリシリコン膜がエ
ッチングされ、ゲート絶縁膜である酸化膜が露出する。
しかしウェハ基板８上で酸化膜が露出する、すなわちポ
リシリコン膜のエッチングが終了する部分は、エッチン
グ速度の面内分布に対応してウェハ基板８面内で偏在す
る。また、前述したようにトランジスタゲートは一般的
に下地層の構造に対応してポリシリコン層の厚さが一定
ではなく、段差構造になっている。この段差部では、ポ
リシリコン膜厚がウェハ基板８の厚み方向に厚くなって
いるため、この部分ではポリシリコン膜のエッチングに
多くの時間が必要になる。Here, the progress of etching will be described. As the etching proceeds, the polysilicon film is eventually etched, and an oxide film serving as a gate insulating film is exposed.
However, the portion where the oxide film is exposed on the wafer substrate 8, that is, the portion where the etching of the polysilicon film is completed is unevenly distributed in the surface of the wafer substrate 8 in accordance with the in-plane distribution of the etching rate. In addition, as described above, the transistor gate generally has a step structure in which the thickness of the polysilicon layer is not constant corresponding to the structure of the underlying layer. At this step, the polysilicon film becomes thicker in the thickness direction of the wafer substrate 8, so that much time is required for etching the polysilicon film at this portion.
【００２４】そのため、エッチングが進展していくとウ
ェハ基板面内ではポリシリコン膜のエッチングが終了し
てゲート絶縁膜があらわれた部分と、前述したエッチン
グ速度の遅い所や段差部では、ポリシリコンが残ってい
る部分が混在することになる。このポリシリコンが残っ
ている部分はさらにエッチングをおこなう必要があるた
め、通常ポリシリコンのエッチングに続いてオーバーエ
ッチングと称する処理をおこなう。この場合、既にゲー
ト絶縁膜があらわれた部分でもエッチングがおこなわれ
るため、ゲート絶縁膜である薄い酸化膜がエッチングさ
れて突き抜けないよう、高いエッチング選択性が要求さ
れる。For this reason, as the etching progresses, the polysilicon film is completely etched in the wafer substrate surface at the portion where the gate insulating film appears due to the completion of the etching of the polysilicon film, and at the portion where the etching rate is low or at the step portion. The remaining parts will be mixed. Since the remaining portion of the polysilicon needs to be further etched, a process called over-etching is usually performed following the polysilicon etching. In this case, since etching is performed even in a portion where the gate insulating film has already appeared, high etching selectivity is required so that a thin oxide film as a gate insulating film is not etched and penetrated.
【００２５】一般的にゲート材料であるポリシリコン
は、プラズマ中のラジカルとイオンの両方によりエッチ
ングが進む。そのためポリシリコンのエッチングは、平
行平板電極間にポリシリコンのエッチングに必要なラジ
カルとイオンから成るプラズマを生成・維持するのに充
分な電力を供給しておこなわれる。一方ゲート絶縁膜で
ある酸化膜は、プラズマ中のイオンが主体となってエッ
チングが進行し、そのエッチング速度はウェハ基板８に
入射するイオンのエネルギーに依存する。このイオンの
エネルギーは、電極７に印加される高周波バイアスによ
り発生する負の直流電位で与えられるため、ゲート絶縁
膜を極力エッチングしないためには電極７上での高周波
バイアスを小さくすることが望ましい。Generally, polysilicon, which is a gate material, is etched by both radicals and ions in plasma. Therefore, the etching of the polysilicon is performed by supplying sufficient electric power between the parallel plate electrodes to generate and maintain a plasma composed of radicals and ions necessary for etching the polysilicon. On the other hand, the oxide film serving as the gate insulating film is etched mainly by ions in the plasma, and the etching speed depends on the energy of the ions incident on the wafer substrate 8. Since the energy of the ions is given by a negative DC potential generated by the high-frequency bias applied to the electrode 7, it is desirable to reduce the high-frequency bias on the electrode 7 in order to minimize the etching of the gate insulating film.
【００２６】なお、電極７上に形成される高周波バイア
スは、一般的には電極位置での高周波電圧のほぼ１／２
（光・プラズマプロセシングP232／明石和夫編集／日刊
工業新聞社発行）になる。また、高周波電源１０から高
周波整合機１１、電極７、アースとなる対向電極９まで
の高周波給電経路内にはいくらかの高周波の反射波が生
じるため、入射波と干渉して定在波が発生する。この定
在波の波長は印加した高周波の給電経路内の波長に等し
く、高周波電源10の周波数が13.56MHzの場合数十メート
ル程度になる。したがって、高周波給電経路内では上記
定在波に、13.56MHzの高周波が重畳した状態で高周波電
圧が生じることになる。そのため定在波の山や谷の部分
すなわち、定在波の振幅の位置によって高周波電圧の大
きさが決定される。したがって、印加する高周波電力を
一定にした場合、電極７位置での高周波電圧を最小にす
るには、高周波給電経路内で生じる定在波の最小振幅
が、電極７位置にくるようにすればよいことになる。The high-frequency bias formed on the electrode 7 is generally about 1/2 of the high-frequency voltage at the electrode position.
(Light / Plasma Processing P232 / Edited by Kazuo Akashi / Published by Nikkan Kogyo Shimbun). In addition, since some high-frequency reflected waves are generated in the high-frequency power supply path from the high-frequency power supply 10 to the high-frequency matching device 11, the electrode 7, and the counter electrode 9 serving as the ground, the standing waves are generated by interfering with the incident waves. . The wavelength of this standing wave is equal to the wavelength of the applied high frequency power in the power supply path, and is about several tens of meters when the frequency of the high frequency power supply 10 is 13.56 MHz. Therefore, in the high-frequency power supply path, a high-frequency voltage is generated in a state where a high frequency of 13.56 MHz is superimposed on the standing wave. Therefore, the magnitude of the high-frequency voltage is determined by the peaks and valleys of the standing wave, that is, the position of the amplitude of the standing wave. Therefore, when the applied high-frequency power is kept constant, the high-frequency voltage at the position of the electrode 7 can be minimized by setting the minimum amplitude of the standing wave generated in the high-frequency power supply path to the position of the electrode 7. Will be.
【００２７】これを実現する方法として本発明のプラズ
マエッチング装置では、電極７位置での高周波電圧を高
周波電圧測定器１３で計測し、その高周波電圧の振幅が
最小になるよう定在波の位置を設定する。定在波の位置
を調節するには高周波ケーブル１２の長さを変えて、高
周波給電経路の長さを変えることにより実現できる。こ
れにより、高周波給電経路内の定在波の位置が移動し、
定在波の最小振幅位置を電極７位置に設定することがで
きる。As a method for realizing this, in the plasma etching apparatus of the present invention, a high-frequency voltage at the position of the electrode 7 is measured by a high-frequency voltage measuring device 13, and the position of the standing wave is set so that the amplitude of the high-frequency voltage is minimized. Set. The position of the standing wave can be adjusted by changing the length of the high-frequency cable 12 and the length of the high-frequency power supply path. As a result, the position of the standing wave in the high-frequency power supply path moves,
The minimum amplitude position of the standing wave can be set at the position of the electrode 7.
【００２８】以上述べた実施形態により、ゲート材料の
ポリシリコンのエッチングに必要なプラズマの生成に充
分な高周波電力を供給した状態で、絶縁膜である酸化膜
を極力エッチングしないよう電極７位置で最小の高周波
バイアスを印加することができる。 （実施の形態２）本発明の実施の形態２は、プラズマエ
ッチング装置のウェハ基板を載置する電極７位置での高
周波電圧を最小にする他の方法であり、図２に基づいて
説明する。According to the above-described embodiment, in a state where high-frequency power sufficient for generating plasma necessary for etching the polysilicon of the gate material is supplied, the minimum position of the electrode 7 is set so that the oxide film as the insulating film is not etched as much as possible. Can be applied. (Embodiment 2) Embodiment 2 of the present invention relates to another method for minimizing the high frequency voltage at the position of the electrode 7 on which the wafer substrate is mounted in the plasma etching apparatus, which will be described with reference to FIG.
【００２９】図２は、平行平板型電極を有するプラズマ
エッチング装置であって、高周波電源10から平行平板電
極を形成しウェハ基板８を載置する電極７に高周波電力
を供給する高周波給電経路に位相調整器２４が挿入され
ている。その他の構成は図１と同様であり説明を省く。FIG. 2 shows a plasma etching apparatus having a parallel plate type electrode, in which a parallel plate electrode is formed from a high frequency power source 10 and a phase is supplied to a high frequency power supply path for supplying high frequency power to an electrode 7 on which a wafer substrate 8 is mounted. A regulator 24 is inserted. Other configurations are the same as those in FIG. 1 and will not be described.
【００３０】実施の形態２の場合、実施の形態1と同様
に電極７位置での高周波電圧は、高周波電圧測定器１３
により計測・観測される。この電極７位置での高周波電
圧の振幅が最小になるよう、位相調整器２４の位相量を
変化させる。これにより、実施の形態１と同様に高周波
給電経路内に生じる定在波の位置が移動し、定在波の最
小振幅を電極７位置に設定することができる。In the case of the second embodiment, the high-frequency voltage at the position of the electrode 7 is
It is measured and observed by. The amount of phase of the phase adjuster 24 is changed so that the amplitude of the high-frequency voltage at the position of the electrode 7 is minimized. Accordingly, the position of the standing wave generated in the high-frequency power supply path moves as in the first embodiment, and the minimum amplitude of the standing wave can be set at the position of the electrode 7.
【００３１】以上述べた実施の形態２により、実施の形
態１と同様に、ゲート材料のポリシリコンのエッチング
に必要なプラズマの生成に充分な電力を供給した状態
で、絶縁膜である酸化膜を極力エッチングしないよう、
電極７位置で最小の高周波バイアスを印加することがで
きる。 （実施の形態３）本発明の実施の形態３は、プラズマ処
理装置の他のプラズマ生成方法であり、図３に基づいて
説明する。According to the second embodiment described above, similarly to the first embodiment, the oxide film serving as the insulating film is formed while the power sufficient for generating the plasma necessary for etching the polysilicon of the gate material is supplied. To avoid etching as much as possible
A minimum high frequency bias can be applied at the position of the electrode 7. (Embodiment 3) Embodiment 3 of the present invention relates to another plasma generation method for a plasma processing apparatus, which will be described with reference to FIG.
【００３２】図３は、誘導結合型のプラズマ源を有する
プラズマエッチング装置であって、実施の形態１と同様
に処理室３１内にエッチングガスを供給するガスライン
３２とバルブ３３が接続されている。エッチングガスは
排気口３４から、図示しない真空ポンプで真空排気され
る。処理室３１内にはステージ３５が配置されており、
ステージ３５は、処理室３１と真空シールするとともに
電気的に絶縁するための絶縁体３６と、ウェハ基板３８
を載置する電極３７で構成される。FIG. 3 shows a plasma etching apparatus having an inductively coupled plasma source, in which a gas line 32 for supplying an etching gas into a processing chamber 31 and a valve 33 are connected as in the first embodiment. . The etching gas is evacuated from the exhaust port 34 by a vacuum pump (not shown). A stage 35 is disposed in the processing chamber 31.
The stage 35 includes an insulator 36 for vacuum-sealing and electrically insulating the processing chamber 31 and a wafer substrate 38.
Is placed on the electrode 37.
【００３３】ステージ３５の電極３７には第1の高周波
整合器４１を介して、電極３７に高周波バイアスを形成
するための第1の高周波電源４０が接続されている。こ
の第1の高周波電源４０と第1の高周波整合器４１及び電
極３７の接続には高周波ケーブル４２が用いられる。ま
た、電極３７位置での高周波電圧は高周波電圧測定器４
３で計測される。A first high frequency power supply 40 for forming a high frequency bias on the electrode 37 is connected to the electrode 37 of the stage 35 via a first high frequency matching device 41. A high-frequency cable 42 is used to connect the first high-frequency power supply 40 to the first high-frequency matching device 41 and the electrode 37. The high-frequency voltage at the position of the electrode 37 is measured by the high-frequency voltage measuring device 4.
Measured at 3.
【００３４】ステージ３５と相対する位置には石英やア
ルミナセラミクス等で形成されたベルジャー３９が設置
されており、処理室３１とは真空シールされている。ベ
ルジャー３９の周囲には高周波コイル４４が配置され、
高周波コイル４４の一端には第２の高周波整合器４６を
介して、第２の高周波電源４５が接続されており、他端
はアース電位になっている。その他の構成は図１と同様
であり説明を省く。A bell jar 39 made of quartz, alumina ceramics, or the like is installed at a position facing the stage 35, and is vacuum-sealed with the processing chamber 31. A high frequency coil 44 is arranged around the bell jar 39,
A second high-frequency power supply 45 is connected to one end of the high-frequency coil 44 via a second high-frequency matching device 46, and the other end is at the ground potential. Other configurations are the same as those in FIG. 1 and will not be described.
【００３５】実施の形態３でのプラズマ生成は、処理室
３１に導入されたエッチングガスを、高周波コイル４４
に第2の高周波電源４５から高周波を印加しておこな
う。プラズマは主にベルジャー３９内の、高周波コイル
４４の配置された領域で生成され、下流域のステージ３
５上に拡散する。ここでステージ３５の電極３７に高周
波を印加すると、ウェハ基板３８に高周波バイアスが形
成され、所定の反応性イオンエッチングがおこなわれ
る。この場合、実施の形態1と同様に電極３７位置での
高周波電圧を、高周波電圧測定器１３により計測し、電
極３７位置での高周波電圧が最小になるよう、高周波ケ
ーブル４２の長さを調整する。これにより、実施の形態
１と同様に高周波給電経路内に生じる定在波の位置が移
動し、定在波の最小振幅を電極３７上に設定することが
できる。In the plasma generation in the third embodiment, the etching gas introduced into the
Then, a high frequency is applied from the second high frequency power supply 45. The plasma is mainly generated in the region of the bell jar 39 where the high-frequency coil 44 is arranged, and the downstream stage 3
Spread over 5 Here, when a high frequency is applied to the electrode 37 of the stage 35, a high frequency bias is formed on the wafer substrate 38, and predetermined reactive ion etching is performed. In this case, the high-frequency voltage at the position of the electrode 37 is measured by the high-frequency voltage measuring device 13 as in the first embodiment, and the length of the high-frequency cable 42 is adjusted so that the high-frequency voltage at the position of the electrode 37 is minimized. . Accordingly, the position of the standing wave generated in the high-frequency power supply path moves as in the first embodiment, and the minimum amplitude of the standing wave can be set on the electrode 37.
【００３６】以上述べた実施の形態３により、実施の形
態１と同様に、ゲート材料のポリシリコンのエッチング
に必要なプラズマの生成に充分な電力を供給した状態
で、絶縁膜である酸化膜を極力エッチングしないよう、
電極７位置で最小の高周波バイアスを設定できる。According to the third embodiment described above, similarly to the first embodiment, the oxide film serving as the insulating film is formed while supplying sufficient power for generating the plasma necessary for etching the polysilicon of the gate material. To avoid etching as much as possible
The minimum high frequency bias can be set at the position of the electrode 7.
【００３７】なお、実施の形態３ではプラズマの生成方
法として誘導結合プラズマについて説明したが、ECRプ
ラズマ（電子サイクロトロン共鳴プラズマ）方式や、マ
イクロ波表面波プラズマ方式であっても同様の効果が得
られる。In the third embodiment, the inductively coupled plasma has been described as a method of generating plasma. However, the same effect can be obtained by an ECR plasma (electron cyclotron resonance plasma) method or a microwave surface wave plasma method. .
【００３８】[0038]
【発明の効果】以上に説明したように、本発明のプラズ
マエッチング装置では、ウェハ基板上に下地膜を介して
形成された被処理膜等の被処理体を載置する電極に高周
波を印加する高周波給電経路内に生じる定在波の最小振
幅位置が電極位置になるようにしたので、被処理体のエ
ッチングに必要なプラズマの生成に充分な電力を供給し
たままで、その下地を極力エッチングしないように電極
位置で最小の高周波バイアスを設定することができる。
それにより、被処理体のエッチング時に下地膜に対する
エッチング選択性を高くすることができ、下地膜の厚み
が極めて薄い場合であっても、下地膜上で高精度に被処
理体をエッチングすることができる。具体的には、たと
えば膜厚数nm程度の極薄ゲート絶縁膜上のトランジスタ
ゲート用材料に対しても高いエッチング選択性を保ちつ
つ、高精度にエッチングを行える。As described above, in the plasma etching apparatus according to the present invention, a high frequency is applied to an electrode on which an object to be processed such as a film to be processed is formed on a wafer substrate via an underlayer. Since the minimum amplitude position of the standing wave generated in the high-frequency power supply path is set to the electrode position, the base is not etched as much as possible while supplying sufficient power for generating the plasma necessary for etching the object to be processed. Thus, the minimum high-frequency bias can be set at the electrode position.
Accordingly, the etching selectivity with respect to the base film can be increased when the target object is etched, and even when the thickness of the base film is extremely small, the target object can be accurately etched on the base film. it can. Specifically, for example, etching can be performed with high accuracy while maintaining high etching selectivity even for a transistor gate material on an extremely thin gate insulating film having a thickness of about several nm.
【００３９】高周波給電経路内に生じる定在波の最小振
幅位置を電極位置に合わせる手法としては、上記電極位
置での高周波電圧を測定して、高周波給電経路の長さを
調節する手法や、高周波給電経路内に挿入した位相調整
器の位相量を制御する手法等を挙げることができる。い
ずれの場合にも、ゲート材料であるポリシリコン等の被
処理体のエッチングに必要なプラズマの生成に充分な電
力を供給したままで、酸化膜等の下地膜を極力エッチン
グしないよう、電極位置で最小の高周波バイアスを設定
できる。As a method of adjusting the minimum amplitude position of the standing wave generated in the high-frequency power supply path to the electrode position, a method of measuring the high-frequency voltage at the electrode position and adjusting the length of the high-frequency power supply path, A method of controlling the phase amount of the phase adjuster inserted in the power supply path may be used. In any case, while supplying sufficient power for generating plasma necessary for etching of the object to be processed, such as polysilicon as a gate material, the electrode position is set so as not to etch the underlying film such as an oxide film as much as possible. A minimum high frequency bias can be set.
【００４０】本発明のプラズマエッチング方法では、高
周波給電経路内で生じる定在波の最小振幅位置を電極位
置に合わせた状態で電極に高周波を印加することにより
電極上で発生したプラズマにより被処理体をエッチング
するので、被処理体のエッチングに必要なプラズマの生
成に充分な電力を供給したままで、その下地を極力エッ
チングしないように電極位置で最小の高周波バイアスを
設定することができる。In the plasma etching method of the present invention, the object to be processed is treated by the plasma generated on the electrode by applying a high frequency to the electrode in a state where the minimum amplitude position of the standing wave generated in the high frequency power supply path is adjusted to the electrode position. Therefore, the minimum high-frequency bias can be set at the electrode position so that the base is not etched as much as possible while supplying sufficient power for generating the plasma necessary for etching the object to be processed.
【００４１】上記被処理体の具体例としては半導体ウェ
ハ上に絶縁膜を介して形成された導電膜を挙げることが
でき、上記絶縁膜上で導電膜をエッチングする場合に本
発明は有用である。特に、絶縁膜として１ｎｍ以上１０
ｎｍ以下の厚みを有し、ゲート絶縁膜となるシリコン酸
化膜を半導体ウェハ上に形成し、この酸化膜上でゲート
電極となるポリシリコン膜をエッチングする場合に、本
発明は有用である。A specific example of the object to be processed is a conductive film formed on a semiconductor wafer via an insulating film. The present invention is useful when the conductive film is etched on the insulating film. . In particular, 1 nm or more and 10
The present invention is useful when a silicon oxide film having a thickness of not more than nm and serving as a gate insulating film is formed on a semiconductor wafer and a polysilicon film serving as a gate electrode is etched on the oxide film.
【００４２】本発明の半導体装置は、上述のプラズマエ
ッチング装置あるいはプラズマエッチング方法を用いて
製造されたものであるので、被処理体のエッチング時に
下地膜に対するエッチング選択性を確保することがで
き、被処理体のエッチング残渣および下地膜への損傷を
抑制しながら被処理体を高精度にエッチングすることが
できる。したがって、本発明によれば、信頼性の高い半
導体装置が得られる。Since the semiconductor device of the present invention is manufactured by using the above-described plasma etching apparatus or the above-described plasma etching method, it is possible to secure etching selectivity with respect to a base film when etching an object to be processed. The object to be processed can be etched with high accuracy while suppressing damage to the etching residue and the underlying film of the object to be processed. Therefore, according to the present invention, a highly reliable semiconductor device can be obtained.
【００４３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
【図面の簡単な説明】[Brief description of the drawings]
【図１】 本発明の実施の形態１におけるプラズマエッ
チング装置の断面図である。FIG. 1 is a sectional view of a plasma etching apparatus according to a first embodiment of the present invention.
【図２】 本発明の実施の形態２におけるプラズマエッ
チング装置の断面図である。FIG. 2 is a sectional view of a plasma etching apparatus according to a second embodiment of the present invention.
【図３】 本発明の実施の形態３におけるプラズマエッ
チング装置の断面図である。FIG. 3 is a sectional view of a plasma etching apparatus according to a third embodiment of the present invention.
【図４】 従来のプラズマエッチング装置の断面図であ
る。FIG. 4 is a sectional view of a conventional plasma etching apparatus.
１，３１ 処理室、２，３２ ガスライン、３，３３
バルブ、４，３４ 排気口、５，３５ ステージ、６，
３６ 絶縁体、７，３７ 電極、８，３８ ウェハ基
板、９ 対向電極、１０ 高周波電源、１１ 高周波整
合器、１２，４２高周波ケーブル、１３，４３ 高周波
電圧測定器、２４ 位相調整器、３９ベルジャー、４０
第１の高周波電源、４１ 第１の高周波整合器、４４
高周波コイル、４５ 第２の高周波電源、４６ 第２
の高周波整合器。1,31 processing room, 2,32 gas line, 3,33
Valve, 4,34 exhaust port, 5,35 stage, 6
36 insulator, 7,37 electrodes, 8,38 wafer substrate, 9 counter electrode, 10 high-frequency power supply, 11 high-frequency matching device, 12,42 high-frequency cable, 13,43 high-frequency voltage measuring device, 24 phase adjuster, 39 bell jar, 40
First high frequency power supply, 41 First high frequency matching device, 44
High frequency coil, 45 second high frequency power supply, 46 second
High frequency matching device.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新谷 賢治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F004 BA04 BA20 BB13 BB32 CB05 DA00 DA04 DA26 DB02 EB02 ────────────────────────────────────────────────── ─── Continuing from the front page (72) Inventor Kenji Shintani 2-3-2 Marunouchi, Chiyoda-ku, Tokyo F-term (reference) 5F004 BA04 BA20 BB13 BB32 CB05 DA00 DA04 DA26 DB02 EB02
Claims (7)
る電極と、 高周波給電経路を介して前記電極に高周波を印加し、発
生したプラズマにより前記被処理体をエッチングするた
めの高周波電源とを備え、 前記高周波給電経路内で生じる定在波の最小振幅位置を
前記電極位置に合わせるようにしたことを特徴とするプ
ラズマエッチング装置。An electrode disposed in a processing chamber on which an object to be processed is mounted, and a high-frequency power supply for applying a high frequency to the electrode via a high-frequency power supply path and etching the object by generated plasma. And a minimum amplitude position of a standing wave generated in the high-frequency power supply path is adjusted to the electrode position.
波電圧測定器を備え、 前記高周波電圧測定器による測定結果に基づいて前記高
周波給電経路の長さを調節し、前記高周波給電経路内で
生じる前記定在波の最小振幅位置を前記電極位置に合わ
せた、請求項１に記載のプラズマエッチング装置。2. A high-frequency voltage measuring device for measuring a high-frequency voltage at the electrode, wherein a length of the high-frequency power supply path is adjusted based on a measurement result by the high-frequency voltage measuring device, and the length of the high-frequency power supply path is generated in the high-frequency power supply path The plasma etching apparatus according to claim 1, wherein a minimum amplitude position of the standing wave is adjusted to the electrode position.
波電圧測定器と、 前記高周波給電経路内に位相調整器とを備え、 前記高周波電圧測定器による測定結果に基づいて前記位
相調整器の位相量を変化させ、前記高周波給電経路内で
生じる前記定在波の最小振幅位置を前記電極位置に合わ
せた、請求項１に記載のプラズマエッチング装置。3. A high-frequency voltage measuring device for measuring a high-frequency voltage at the electrode, and a phase adjuster in the high-frequency power supply path, wherein a phase of the phase adjuster is determined based on a measurement result by the high-frequency voltage measuring device. 2. The plasma etching apparatus according to claim 1, wherein the amount is changed, and a minimum amplitude position of the standing wave generated in the high frequency power supply path is adjusted to the electrode position.
を載置する工程と、 前記処理室内にガスを導入し、前記電極に高周波を印加
するための高周波給電経路内で生じる定在波の最小振幅
位置を前記電極位置に合わせた状態で前記電極に高周波
を印加することにより前記電極上でプラズマを発生さ
せ、該プラズマにより前記被処理体をエッチングする工
程と、を備えた、プラズマエッチング方法。4. A step of placing an object to be processed on an electrode disposed in a processing chamber; and a step of introducing a gas into the processing chamber and causing a gas to flow in the high-frequency power supply path for applying a high frequency to the electrode. Generating a plasma on the electrode by applying a high frequency to the electrode in a state where the minimum amplitude position of the wave is adjusted to the electrode position, and etching the object to be processed by the plasma, comprising: Etching method.
を介して形成された導電膜を含み、 前記エッチング工程は、前記絶縁膜上で前記導電膜をエ
ッチングする工程を含む、請求項４に記載のプラズマエ
ッチング方法。5. The object to be processed includes a conductive film formed on a semiconductor wafer via an insulating film, and the etching step includes a step of etching the conductive film on the insulating film. 4. The plasma etching method according to 1.
の厚みを有し、ゲート絶縁膜となるシリコン酸化膜を含
み、 前記導電膜は、ゲート電極となるポリシリコン膜を含
む、請求項５に記載のプラズマエッチング方法。6. The semiconductor device according to claim 5, wherein the insulating film has a thickness of 1 nm or more and 10 nm or less, includes a silicon oxide film serving as a gate insulating film, and the conductive film includes a polysilicon film serving as a gate electrode. The plasma etching method as described above.
のプラズマエッチング装置、あるいは請求項４から請求
項６のいずれかに記載のプラズマエッチング方法を用い
て製造された、半導体装置。7. A semiconductor device manufactured by using the plasma etching apparatus according to any one of claims 1 to 3, or the plasma etching method according to any one of claims 4 to 6.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001181639A JP4605940B2 (en) | 2001-06-15 | 2001-06-15 | Plasma etching apparatus, plasma etching method and semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001181639A JP4605940B2 (en) | 2001-06-15 | 2001-06-15 | Plasma etching apparatus, plasma etching method and semiconductor device manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002373883A true JP2002373883A (en) | 2002-12-26 |
| JP4605940B2 JP4605940B2 (en) | 2011-01-05 |
Family
ID=19021874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001181639A Expired - Fee Related JP4605940B2 (en) | 2001-06-15 | 2001-06-15 | Plasma etching apparatus, plasma etching method and semiconductor device manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4605940B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123256A (en) * | 2005-09-28 | 2007-05-17 | Matsushita Electric Ind Co Ltd | Micro-plasma jet generation device and method |
| KR100771373B1 (en) | 2005-11-02 | 2007-10-30 | 동부일렉트로닉스 주식회사 | Method of Plasma Etching for Forming Semiconductor Devices |
| WO2007129520A1 (en) * | 2006-05-08 | 2007-11-15 | Panasonic Corporation | Apparatus and method for generating atmospheric-pressure plasma |
| WO2019102536A1 (en) * | 2017-11-22 | 2019-05-31 | 株式会社Ｆｕｊｉ | Power supply device for plasma, plasma device, and method for controlling power supply device for plasma |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04901A (en) * | 1990-04-18 | 1992-01-06 | Mitsubishi Electric Corp | Method and device for feeding high frequency power for plasma apparatus |
| JP2000331990A (en) * | 1999-05-25 | 2000-11-30 | Nec Corp | Method for etching gate electrode |
| WO2001019144A1 (en) * | 1999-09-09 | 2001-03-15 | Anelva Corporation | Inner-electrode plasma processing apparatus and method of plasma processing |
-
2001
- 2001-06-15 JP JP2001181639A patent/JP4605940B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04901A (en) * | 1990-04-18 | 1992-01-06 | Mitsubishi Electric Corp | Method and device for feeding high frequency power for plasma apparatus |
| JP2000331990A (en) * | 1999-05-25 | 2000-11-30 | Nec Corp | Method for etching gate electrode |
| WO2001019144A1 (en) * | 1999-09-09 | 2001-03-15 | Anelva Corporation | Inner-electrode plasma processing apparatus and method of plasma processing |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123256A (en) * | 2005-09-28 | 2007-05-17 | Matsushita Electric Ind Co Ltd | Micro-plasma jet generation device and method |
| KR100771373B1 (en) | 2005-11-02 | 2007-10-30 | 동부일렉트로닉스 주식회사 | Method of Plasma Etching for Forming Semiconductor Devices |
| WO2007129520A1 (en) * | 2006-05-08 | 2007-11-15 | Panasonic Corporation | Apparatus and method for generating atmospheric-pressure plasma |
| DE112007001152T5 (en) | 2006-05-08 | 2009-04-02 | Panasonic Corporation | Apparatus and method for generating atmospheric pressure plasma |
| WO2019102536A1 (en) * | 2017-11-22 | 2019-05-31 | 株式会社Ｆｕｊｉ | Power supply device for plasma, plasma device, and method for controlling power supply device for plasma |
| JPWO2019102536A1 (en) * | 2017-11-22 | 2020-10-22 | 株式会社Ｆｕｊｉ | Control method of plasma power supply device, plasma device and plasma power supply device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4605940B2 (en) | 2011-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8083961B2 (en) | Method and system for controlling the uniformity of a ballistic electron beam by RF modulation | |
| US7504040B2 (en) | Plasma processing apparatus and plasma processing method | |
| US7754615B2 (en) | Method and apparatus for detecting endpoint in a dry etching system by monitoring a superimposed DC current | |
| US7449414B2 (en) | Method of treating a mask layer prior to performing an etching process | |
| JP3533105B2 (en) | Semiconductor device manufacturing method and manufacturing apparatus | |
| KR100740028B1 (en) | Plasma treatment apparatus and plasma treatment method | |
| JP5271267B2 (en) | Mask layer processing method before performing etching process | |
| US7572386B2 (en) | Method of treating a mask layer prior to performing an etching process | |
| JP2003023000A (en) | Production method for semiconductor device | |
| US7642193B2 (en) | Method of treating a mask layer prior to performing an etching process | |
| JPH11219938A (en) | Plasma etching method | |
| JP3593492B2 (en) | Plasma processing method | |
| JP4605940B2 (en) | Plasma etching apparatus, plasma etching method and semiconductor device manufacturing method | |
| KR100848362B1 (en) | Dry etching method | |
| JP4577328B2 (en) | Manufacturing method of semiconductor device | |
| JP3172340B2 (en) | Plasma processing equipment | |
| JP4142492B2 (en) | Plasma processing method | |
| JP2001326217A (en) | Plasma processing device | |
| JP2750430B2 (en) | Plasma control method | |
| JPH05144773A (en) | Plasma etching apparatus | |
| TWI812575B (en) | Plasma treatment method | |
| JP3516741B2 (en) | Plasma processing method | |
| JP3362372B2 (en) | Dry etching method | |
| JP2004063921A (en) | Manufacturing method for semiconductor device | |
| JPH06132253A (en) | Reactive ion etching for silicon nitride film |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071005 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080328 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100909 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100928 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101005 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |