JP2002369538A - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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Abstract
(57)【要約】
【課題】 少ない部品点数でスイッチング電源装置の入
力力率を向上する。 【解決手段】 本発明によるスイッチング電源装置は、
整流ブリッジ回路(2)と入力平滑コンデンサ(3)との間に
接続された昇圧リアクトル(11)と、トランス(4)の１次
巻線(4a)と並列に接続された帰還コンデンサ(12)と、帰
還コンデンサ(12)と直列に接続された昇圧用ＭＯＳ-Ｆ
ＥＴ(13)とを備え、ＭＯＳ-ＦＥＴ(5)がオフ状態のとき
にトランス(4)の１次巻線(4a)に発生する逆起電力によ
り帰還コンデンサ(12)が充電され、ＭＯＳ-ＦＥＴ(5)が
オンした後に昇圧用ＭＯＳ-ＦＥＴ(13)がオン状態とな
り、昇圧リアクトル(11)と帰還コンデンサ(12)と整流ブ
リッジ回路(2)との閉回路が形成される。
力力率を向上する。 【解決手段】 本発明によるスイッチング電源装置は、
整流ブリッジ回路(2)と入力平滑コンデンサ(3)との間に
接続された昇圧リアクトル(11)と、トランス(4)の１次
巻線(4a)と並列に接続された帰還コンデンサ(12)と、帰
還コンデンサ(12)と直列に接続された昇圧用ＭＯＳ-Ｆ
ＥＴ(13)とを備え、ＭＯＳ-ＦＥＴ(5)がオフ状態のとき
にトランス(4)の１次巻線(4a)に発生する逆起電力によ
り帰還コンデンサ(12)が充電され、ＭＯＳ-ＦＥＴ(5)が
オンした後に昇圧用ＭＯＳ-ＦＥＴ(13)がオン状態とな
り、昇圧リアクトル(11)と帰還コンデンサ(12)と整流ブ
リッジ回路(2)との閉回路が形成される。
Description
【０００１】
【発明の属する技術分野】本発明はスイッチング電源装
置、特に少ない部品点数で入力力率を向上できるスイッ
チング電源装置に属する。
置、特に少ない部品点数で入力力率を向上できるスイッ
チング電源装置に属する。
【０００２】
【従来の技術】従来から一般的に広く使用されているフ
ライバック方式のスイッチング電源装置を図５に示す。
図５に示すスイッチング電源装置は、交流電源(1)の交
流電圧ＶACを直流電圧ＶDCに変換する整流回路としての
整流ブリッジ回路(2)と、整流ブリッジ回路(2)に接続さ
れた入力平滑コンデンサ(3)と、１次巻線(4a)及び２次
巻線(4b)を有するトランス(4)と、主スイッチング素子
としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トランジス
タ）(5)と、整流ダイオード(6)及び平滑コンデンサ(7)
を有する整流平滑回路(8)と、整流平滑回路(8)の出力電
圧ＶOを検出する電圧検出回路(9)と、電圧検出回路(9)
の検出信号によりＭＯＳ-ＦＥＴ(5)をオン・オフ制御す
る制御回路(10)とを備えている。トランス(4)の１次巻
線(4a)及びＭＯＳ-ＦＥＴ(5)は入力平滑コンデンサ(3)
に対して直列に接続される。整流平滑回路(8)は、トラ
ンス(4)の２次巻線(4b)に接続され、電圧ＶOの直流電力
を発生する。制御回路(10)は、トランス(4)のリセット
期間の終了後にＭＯＳ-ＦＥＴ(5)をオン状態にし、電圧
検出回路(9)の検出信号の電圧レベルが出力電圧ＶOの目
標値を規定する基準電圧のレベルを超えたときにＭＯＳ
-ＦＥＴ(5)をオフ状態にすることにより、整流平滑回路
(8)から出力される直流出力電圧ＶOのレベルを一定に保
持する。
ライバック方式のスイッチング電源装置を図５に示す。
図５に示すスイッチング電源装置は、交流電源(1)の交
流電圧ＶACを直流電圧ＶDCに変換する整流回路としての
整流ブリッジ回路(2)と、整流ブリッジ回路(2)に接続さ
れた入力平滑コンデンサ(3)と、１次巻線(4a)及び２次
巻線(4b)を有するトランス(4)と、主スイッチング素子
としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トランジス
タ）(5)と、整流ダイオード(6)及び平滑コンデンサ(7)
を有する整流平滑回路(8)と、整流平滑回路(8)の出力電
圧ＶOを検出する電圧検出回路(9)と、電圧検出回路(9)
の検出信号によりＭＯＳ-ＦＥＴ(5)をオン・オフ制御す
る制御回路(10)とを備えている。トランス(4)の１次巻
線(4a)及びＭＯＳ-ＦＥＴ(5)は入力平滑コンデンサ(3)
に対して直列に接続される。整流平滑回路(8)は、トラ
ンス(4)の２次巻線(4b)に接続され、電圧ＶOの直流電力
を発生する。制御回路(10)は、トランス(4)のリセット
期間の終了後にＭＯＳ-ＦＥＴ(5)をオン状態にし、電圧
検出回路(9)の検出信号の電圧レベルが出力電圧ＶOの目
標値を規定する基準電圧のレベルを超えたときにＭＯＳ
-ＦＥＴ(5)をオフ状態にすることにより、整流平滑回路
(8)から出力される直流出力電圧ＶOのレベルを一定に保
持する。
【０００３】図５に示すスイッチング電源装置の動作は
以下の通りである。交流電源(1)から図６(Ａ)に示す交
流電圧ＶACが整流ブリッジ回路(2)に印加されると、整
流ブリッジ回路(2)の出力端子から図６(Ｂ)の破線に示
す全波整流電圧ＶDCが発生する。整流ブリッジ回路(2)
の全波整流電圧ＶDCは、入力平滑コンデンサ(3)により
平滑化され、その両端の電圧ＶC1が図６(Ｂ)の実線に示
すようになる。ここで、期間ｔ1では入力平滑コンデン
サ(3)の電圧ＶC1が整流ブリッジ回路(2)から出力される
全波整流電圧ＶDCよりも低いため、整流ブリッジ回路
(2)から入力平滑コンデンサ(3)に図６(Ｃ)に示す充電電
流ＩC1が流れる。逆に、期間ｔ2では入力平滑コンデン
サ(3)の電圧ＶC1が整流ブリッジ回路(2)から出力される
全波整流電圧ＶDCよりも高くなるため、入力平滑コンデ
ンサ(3)には充電電流ＩC1が流れず、入力平滑コンデン
サ(3)からトランス(4)の１次巻線(4a)及びＭＯＳ-ＦＥ
Ｔ(5)に放電電流が流れる。したがって、交流電源(1)と
整流ブリッジ回路(2)との間に流れる交流電流ＩACは図
６(Ｄ)に示すように交流電圧ＶACの最大値近傍のみに流
れる。
以下の通りである。交流電源(1)から図６(Ａ)に示す交
流電圧ＶACが整流ブリッジ回路(2)に印加されると、整
流ブリッジ回路(2)の出力端子から図６(Ｂ)の破線に示
す全波整流電圧ＶDCが発生する。整流ブリッジ回路(2)
の全波整流電圧ＶDCは、入力平滑コンデンサ(3)により
平滑化され、その両端の電圧ＶC1が図６(Ｂ)の実線に示
すようになる。ここで、期間ｔ1では入力平滑コンデン
サ(3)の電圧ＶC1が整流ブリッジ回路(2)から出力される
全波整流電圧ＶDCよりも低いため、整流ブリッジ回路
(2)から入力平滑コンデンサ(3)に図６(Ｃ)に示す充電電
流ＩC1が流れる。逆に、期間ｔ2では入力平滑コンデン
サ(3)の電圧ＶC1が整流ブリッジ回路(2)から出力される
全波整流電圧ＶDCよりも高くなるため、入力平滑コンデ
ンサ(3)には充電電流ＩC1が流れず、入力平滑コンデン
サ(3)からトランス(4)の１次巻線(4a)及びＭＯＳ-ＦＥ
Ｔ(5)に放電電流が流れる。したがって、交流電源(1)と
整流ブリッジ回路(2)との間に流れる交流電流ＩACは図
６(Ｄ)に示すように交流電圧ＶACの最大値近傍のみに流
れる。
【０００４】図７(Ｅ)に示すように、制御回路(10)から
ＭＯＳ-ＦＥＴ(5)のゲート端子に高い電圧(Ｈ)レベルの
制御パルス信号ＶGが付与され、ＭＯＳ-ＦＥＴ(5)がオ
ン状態になると、入力平滑コンデンサ(3)からトランス
(4)の１次巻線(4a)及びＭＯＳ-ＦＥＴ(5)を介して電流
が流れ、トランス(4)にエネルギが蓄積される。これに
より、図７(Ｃ)に示すようにＭＯＳ-ＦＥＴ(5)のドレイ
ン−ソース端子間の電圧ＶQ1が０[Ｖ]まで急速に降下す
ると共にドレイン電流ＩQ1が図７(Ｄ)に示すように直線
的に上昇する。このとき、整流平滑回路(8)を構成する
整流ダイオード(6)に逆方向の電圧が印加されて非導通
状態となるから、トランス(4)の２次巻線(4b)へのエネ
ルギの伝達は行なわれない。
ＭＯＳ-ＦＥＴ(5)のゲート端子に高い電圧(Ｈ)レベルの
制御パルス信号ＶGが付与され、ＭＯＳ-ＦＥＴ(5)がオ
ン状態になると、入力平滑コンデンサ(3)からトランス
(4)の１次巻線(4a)及びＭＯＳ-ＦＥＴ(5)を介して電流
が流れ、トランス(4)にエネルギが蓄積される。これに
より、図７(Ｃ)に示すようにＭＯＳ-ＦＥＴ(5)のドレイ
ン−ソース端子間の電圧ＶQ1が０[Ｖ]まで急速に降下す
ると共にドレイン電流ＩQ1が図７(Ｄ)に示すように直線
的に上昇する。このとき、整流平滑回路(8)を構成する
整流ダイオード(6)に逆方向の電圧が印加されて非導通
状態となるから、トランス(4)の２次巻線(4b)へのエネ
ルギの伝達は行なわれない。
【０００５】次に、制御回路(10)からＭＯＳ-ＦＥＴ(5)
のゲート端子に付与される制御パルス信号ＶGが図７
(Ｅ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)
レベルとなり、ＭＯＳ-ＦＥＴ(5)がオン状態からオフ状
態になると、図７(Ｃ)に示すようにＭＯＳ-ＦＥＴ(5)の
ドレイン−ソース端子間の電圧ＶQ1が入力平滑コンデン
サ(3)の電圧ＶC1の最大値まで急速に上昇すると共にド
レイン電流ＩQ1が図７(Ｄ)に示すようにゼロとなる。こ
れにより、トランス(4)の２次巻線(4b)から整流平滑回
路(8)の整流ダイオード(6)に順方向の電圧が印加されて
導通状態となるので、トランス(4)に蓄積されたエネル
ギが２次巻線(4b)から整流平滑回路(8)に供給され、ト
ランス(4)がリセットされる。このとき、トランス(4)の
１次巻線(4a)に発生する逆起電力によりフライバック電
圧が発生する。そして、トランス(4)のリセット期間が
終了すると、制御回路(10)からＭＯＳ-ＦＥＴ(5)のゲー
ト端子に高い電圧(Ｈ)レベルの制御パルス信号ＶGが付
与され、ＭＯＳ-ＦＥＴ(3)が再びオン状態となる。な
お、図７(Ａ)及び(Ｂ)はそれぞれ交流電源(1)の交流電
圧ＶA C及び交流電流ＩACを示す。
のゲート端子に付与される制御パルス信号ＶGが図７
(Ｅ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)
レベルとなり、ＭＯＳ-ＦＥＴ(5)がオン状態からオフ状
態になると、図７(Ｃ)に示すようにＭＯＳ-ＦＥＴ(5)の
ドレイン−ソース端子間の電圧ＶQ1が入力平滑コンデン
サ(3)の電圧ＶC1の最大値まで急速に上昇すると共にド
レイン電流ＩQ1が図７(Ｄ)に示すようにゼロとなる。こ
れにより、トランス(4)の２次巻線(4b)から整流平滑回
路(8)の整流ダイオード(6)に順方向の電圧が印加されて
導通状態となるので、トランス(4)に蓄積されたエネル
ギが２次巻線(4b)から整流平滑回路(8)に供給され、ト
ランス(4)がリセットされる。このとき、トランス(4)の
１次巻線(4a)に発生する逆起電力によりフライバック電
圧が発生する。そして、トランス(4)のリセット期間が
終了すると、制御回路(10)からＭＯＳ-ＦＥＴ(5)のゲー
ト端子に高い電圧(Ｈ)レベルの制御パルス信号ＶGが付
与され、ＭＯＳ-ＦＥＴ(3)が再びオン状態となる。な
お、図７(Ａ)及び(Ｂ)はそれぞれ交流電源(1)の交流電
圧ＶA C及び交流電流ＩACを示す。
【０００６】
【発明が解決しようとする課題】図５に示す従来のスイ
ッチング電源装置では、図６(Ｃ)に示すように入力平滑
コンデンサ(3)の電圧ＶC1が整流ブリッジ回路(2)から出
力される全波整流電圧Ｖ DCよりも低い期間ｔ1のみに入
力平滑コンデンサ(3)への充電電流ＩC1が流れる。した
がって、図６(Ａ)に示す交流電源(1)の交流電圧ＶACに
対して交流電流ＩACが図６(Ｄ)に示すように交流電圧Ｖ
ACの最大値近傍にしか流れず、導通角が狭くなるため、
入力力率が０.５〜０.６程度と低い欠点があった。この
欠点を解消するために、整流ブリッジ回路(2)と入力平
滑コンデンサ(3)との間に昇圧チョッパ回路等を挿入し
て入力力率を１.０に向上したＰＦＣコンバータ等が提
案されているが、昇圧チョッパ回路のスイッチング制御
を行なう回路を別個に設ける必要があり、部品点数が増
加して回路構成が複雑になる問題点があった。
ッチング電源装置では、図６(Ｃ)に示すように入力平滑
コンデンサ(3)の電圧ＶC1が整流ブリッジ回路(2)から出
力される全波整流電圧Ｖ DCよりも低い期間ｔ1のみに入
力平滑コンデンサ(3)への充電電流ＩC1が流れる。した
がって、図６(Ａ)に示す交流電源(1)の交流電圧ＶACに
対して交流電流ＩACが図６(Ｄ)に示すように交流電圧Ｖ
ACの最大値近傍にしか流れず、導通角が狭くなるため、
入力力率が０.５〜０.６程度と低い欠点があった。この
欠点を解消するために、整流ブリッジ回路(2)と入力平
滑コンデンサ(3)との間に昇圧チョッパ回路等を挿入し
て入力力率を１.０に向上したＰＦＣコンバータ等が提
案されているが、昇圧チョッパ回路のスイッチング制御
を行なう回路を別個に設ける必要があり、部品点数が増
加して回路構成が複雑になる問題点があった。
【０００７】そこで、本発明では少ない部品点数で入力
力率を向上できるスイッチング電源装置を提供すること
を目的とする。
力率を向上できるスイッチング電源装置を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明によるスイッチン
グ電源装置は、交流電源(1)の交流電力を直流電力に変
換する整流回路(2)と、整流回路(2)に接続された入力平
滑コンデンサ(3)と、入力平滑コンデンサ(3)に対して直
列に接続されたトランス(4)の１次巻線(4a)及び主スイ
ッチング素子(5)と、トランス(4)の２次巻線(4b)に接続
され且つ直流出力(VO)を発生する整流平滑回路(8)と、
主スイッチング素子(5)をオン・オフ制御する制御回路
(10)とを備えている。制御回路(10)は、トランス(4)の
リセット期間の終了後に主スイッチング素子(5)をオン
状態にし、整流平滑回路(8)の出力電圧(VO)のレベルが
基準電圧のレベルを超えたときに主スイッチング素子
(5)をオフ状態にする。本発明のスイッチング電源装置
では、整流回路(2)と入力平滑コンデンサ(3)との間に接
続された第１のエネルギ蓄積手段(11)と、トランス(4)
の１次巻線(4a)と並列に接続された第２のエネルギ蓄積
手段(12)と、第２のエネルギ蓄積手段(12)と直列に接続
された補助スイッチング素子(13)とを備え、主スイッチ
ング素子(5)がオフ状態のときにトランス(4)の１次巻線
(4a)に発生する逆起電力により第２のエネルギ蓄積手段
(12)が充電され、主スイッチング素子(5)がオンした後
に補助スイッチング素子(13)がオン状態となり、第１の
エネルギ蓄積手段(11)と第２のエネルギ蓄積手段(12)と
整流回路(2)との閉回路が形成される。
グ電源装置は、交流電源(1)の交流電力を直流電力に変
換する整流回路(2)と、整流回路(2)に接続された入力平
滑コンデンサ(3)と、入力平滑コンデンサ(3)に対して直
列に接続されたトランス(4)の１次巻線(4a)及び主スイ
ッチング素子(5)と、トランス(4)の２次巻線(4b)に接続
され且つ直流出力(VO)を発生する整流平滑回路(8)と、
主スイッチング素子(5)をオン・オフ制御する制御回路
(10)とを備えている。制御回路(10)は、トランス(4)の
リセット期間の終了後に主スイッチング素子(5)をオン
状態にし、整流平滑回路(8)の出力電圧(VO)のレベルが
基準電圧のレベルを超えたときに主スイッチング素子
(5)をオフ状態にする。本発明のスイッチング電源装置
では、整流回路(2)と入力平滑コンデンサ(3)との間に接
続された第１のエネルギ蓄積手段(11)と、トランス(4)
の１次巻線(4a)と並列に接続された第２のエネルギ蓄積
手段(12)と、第２のエネルギ蓄積手段(12)と直列に接続
された補助スイッチング素子(13)とを備え、主スイッチ
ング素子(5)がオフ状態のときにトランス(4)の１次巻線
(4a)に発生する逆起電力により第２のエネルギ蓄積手段
(12)が充電され、主スイッチング素子(5)がオンした後
に補助スイッチング素子(13)がオン状態となり、第１の
エネルギ蓄積手段(11)と第２のエネルギ蓄積手段(12)と
整流回路(2)との閉回路が形成される。
【０００９】主スイッチング素子(5)のオフ期間中は、
トランス(4)の１次巻線(4a)に発生する逆起電力により
第２のエネルギ蓄積手段(12)が充電される。続いて、主
スイッチング素子(5)をオンした後に補助スイッチング
素子(13)をオン状態にすると、第１のエネルギ蓄積手段
(11)と第２のエネルギ蓄積手段(12)と整流回路(2)との
閉回路が形成されるので、第２のエネルギ蓄積手段(12)
の充電電圧と整流回路(2)の出力電圧との和電圧が第１
のエネルギ蓄積手段(11)に印加され、エネルギが蓄積さ
れる。次に、主スイッチング素子(5)がオフ状態になる
と、第１のエネルギ蓄積手段(11)に蓄積されたエネルギ
が放出され、入力平滑コンデンサ(3)を充電する電流が
流れる。これにより、入力電圧が入力平滑コンデンサ
(3)の電圧より小さい場合でも入力電流が流れて導通角
が広がるので、２つのエネルギ蓄積手段と１つのスイッ
チング素子を追加する程度の少ない部品点数で入力力率
を向上することができる。
トランス(4)の１次巻線(4a)に発生する逆起電力により
第２のエネルギ蓄積手段(12)が充電される。続いて、主
スイッチング素子(5)をオンした後に補助スイッチング
素子(13)をオン状態にすると、第１のエネルギ蓄積手段
(11)と第２のエネルギ蓄積手段(12)と整流回路(2)との
閉回路が形成されるので、第２のエネルギ蓄積手段(12)
の充電電圧と整流回路(2)の出力電圧との和電圧が第１
のエネルギ蓄積手段(11)に印加され、エネルギが蓄積さ
れる。次に、主スイッチング素子(5)がオフ状態になる
と、第１のエネルギ蓄積手段(11)に蓄積されたエネルギ
が放出され、入力平滑コンデンサ(3)を充電する電流が
流れる。これにより、入力電圧が入力平滑コンデンサ
(3)の電圧より小さい場合でも入力電流が流れて導通角
が広がるので、２つのエネルギ蓄積手段と１つのスイッ
チング素子を追加する程度の少ない部品点数で入力力率
を向上することができる。
【００１０】本発明の一実施の形態では、第１のエネル
ギ蓄積手段(11)はリアクトルであり、第２のエネルギ蓄
積手段(12)はコンデンサである。また、第１のエネルギ
蓄積手段(11)と入力平滑コンデンサ(3)との間に整流素
子(14)が接続されている。また、補助スイッチング素子
(13)のオン期間は主スイッチング素子(5)のオン期間よ
りも短いので、軽負荷時で主スイッチング素子(5)のオ
ン期間が極めて短くなると、補助スイッチング素子(13)
がオンしないため昇圧動作が行なわれず、入力平滑コン
デンサ(3)の電圧の異常な上昇を防止することができ
る。更に、補助スイッチング素子(13)の両主端子間に整
流素子(13a)を接続してもよい。
ギ蓄積手段(11)はリアクトルであり、第２のエネルギ蓄
積手段(12)はコンデンサである。また、第１のエネルギ
蓄積手段(11)と入力平滑コンデンサ(3)との間に整流素
子(14)が接続されている。また、補助スイッチング素子
(13)のオン期間は主スイッチング素子(5)のオン期間よ
りも短いので、軽負荷時で主スイッチング素子(5)のオ
ン期間が極めて短くなると、補助スイッチング素子(13)
がオンしないため昇圧動作が行なわれず、入力平滑コン
デンサ(3)の電圧の異常な上昇を防止することができ
る。更に、補助スイッチング素子(13)の両主端子間に整
流素子(13a)を接続してもよい。
【００１１】
【発明の実施の形態】以下、本発明によるスイッチング
電源装置の一実施の形態を図１〜図４に基づいて説明す
る。但し、これらの図面では図５〜図７と実質的に同一
の箇所には同一の符号を付し、その説明を省略する。本
実施の形態のスイッチング電源装置は、図１に示すよう
に、整流ブリッジ回路(2)と入力平滑コンデンサ(3)との
間に接続された第１のエネルギ蓄積手段としての昇圧リ
アクトル(11)と、トランス(4)の１次巻線(4a)と並列に
接続された第２のエネルギ蓄積手段としての帰還コンデ
ンサ(12)と、帰還コンデンサ(12)と直列に接続された補
助スイッチング素子としての昇圧用ＭＯＳ-ＦＥＴ(13)
と、昇圧リアクトル(11)と入力平滑コンデンサ(3)との
間に接続された整流素子としてのダイオード(14)とを備
えている。昇圧用ＭＯＳ-ＦＥＴ(13)内のドレイン−ソ
ース間には破線で示す寄生ダイオード(13a)が形成され
ている。制御回路(10)は、ＭＯＳ-ＦＥＴ(5)のゲート端
子に高い電圧(Ｈ)レベルの制御パルス信号ＶG1を付与し
てから遅延時間ｔDが経過した後、昇圧用ＭＯＳ-ＦＥＴ
(13)のゲート端子に高い電圧(Ｈ)レベルの制御パルス信
号ＶG2を付与する。したがって、昇圧用ＭＯＳ-ＦＥＴ
(13)のオン期間はＭＯＳ-ＦＥＴ(5)のオン期間よりも短
くなる。その他の構成は、図５に示す従来のスイッチン
グ電源装置と略同様である。
電源装置の一実施の形態を図１〜図４に基づいて説明す
る。但し、これらの図面では図５〜図７と実質的に同一
の箇所には同一の符号を付し、その説明を省略する。本
実施の形態のスイッチング電源装置は、図１に示すよう
に、整流ブリッジ回路(2)と入力平滑コンデンサ(3)との
間に接続された第１のエネルギ蓄積手段としての昇圧リ
アクトル(11)と、トランス(4)の１次巻線(4a)と並列に
接続された第２のエネルギ蓄積手段としての帰還コンデ
ンサ(12)と、帰還コンデンサ(12)と直列に接続された補
助スイッチング素子としての昇圧用ＭＯＳ-ＦＥＴ(13)
と、昇圧リアクトル(11)と入力平滑コンデンサ(3)との
間に接続された整流素子としてのダイオード(14)とを備
えている。昇圧用ＭＯＳ-ＦＥＴ(13)内のドレイン−ソ
ース間には破線で示す寄生ダイオード(13a)が形成され
ている。制御回路(10)は、ＭＯＳ-ＦＥＴ(5)のゲート端
子に高い電圧(Ｈ)レベルの制御パルス信号ＶG1を付与し
てから遅延時間ｔDが経過した後、昇圧用ＭＯＳ-ＦＥＴ
(13)のゲート端子に高い電圧(Ｈ)レベルの制御パルス信
号ＶG2を付与する。したがって、昇圧用ＭＯＳ-ＦＥＴ
(13)のオン期間はＭＯＳ-ＦＥＴ(5)のオン期間よりも短
くなる。その他の構成は、図５に示す従来のスイッチン
グ電源装置と略同様である。
【００１２】図１に示す構成において、交流電源(1)か
ら整流ブリッジ回路(2)に図２(Ａ)に示す交流電圧ＶAC
が印加されると、整流ブリッジ回路(2)の出力端子から
図２(Ｃ)及び図３(Ａ)に示す全波整流電圧ＶDCが発生す
る。図４(Ｅ)及び(Ｄ)に示すように、制御回路(10)から
ＭＯＳ-ＦＥＴ(5)及び昇圧用ＭＯＳ-ＦＥＴ(13)の各ゲ
ート端子に付与される制御パルス信号ＶG1,ＶG2が共に
低い電圧(Ｌ)レベルでオフ状態のときは、ＭＯＳ-ＦＥ
Ｔ(5)及び昇圧用ＭＯＳ-ＦＥＴ(13)のオン期間中に昇圧
リアクトル(11)に蓄積されたエネルギが放出され、ダイ
オード(14)を介して入力平滑コンデンサ(3)に充電電流
が流れる。このため、図４(Ｂ)及び(Ａ)にそれぞれ示す
ように昇圧リアクトル(11)及びダイオード(14)の電流Ｉ
L1,ＩD1が直線的に減少して行くと共に、昇圧リアクト
ル(11)とダイオード(14)との接続点の電圧Ｖ1が図３
(Ｃ)に示すように入力平滑コンデンサ(3)の電圧ＶC1に
略等しい値に固定される。したがって、昇圧リアクトル
(11)の両端の電圧ＶL1は図３(Ｂ)に示すように電圧Ｖ1
と全波整流電圧ＶDCとの差電圧となる。また、ＭＯＳ-
ＦＥＴ(5)がオフしたときにトランス(4)の１次巻線(4a)
に発生するフライバック電圧によりダイオード(14)及び
寄生ダイオード(13a)を介して帰還コンデンサ(12)が充
電されるので、図３(Ｄ)に示すように帰還コンデンサ(1
2)と昇圧用ＭＯＳ-ＦＥＴ(13)のドレイン端子との接続
点の電圧Ｖ2は図３(Ｃ)に示す昇圧リアクトル(11)とダ
イオード(14)との接続点の電圧Ｖ1よりも高くなる。こ
のとき、ＭＯＳ-ＦＥＴ(5)のドレイン−ソース端子間の
電圧ＶQ1は図３(Ｅ)に示すように入力平滑コンデンサ
(3)の電圧ＶC1の最大値に略等しい値を保持し、ドレイ
ン電流ＩQ1は図４(Ｃ)に示すようにゼロであるから、ト
ランス(4)の２次巻線(4b)から整流平滑回路(8)の整流ダ
イオード(6)に順方向の電圧が印加されて導通状態とな
り、ＭＯＳ-ＦＥＴ(5)のオン期間中にトランス(4)に蓄
積されたエネルギが２次巻線(4b)から整流平滑回路(8)
に供給される。
ら整流ブリッジ回路(2)に図２(Ａ)に示す交流電圧ＶAC
が印加されると、整流ブリッジ回路(2)の出力端子から
図２(Ｃ)及び図３(Ａ)に示す全波整流電圧ＶDCが発生す
る。図４(Ｅ)及び(Ｄ)に示すように、制御回路(10)から
ＭＯＳ-ＦＥＴ(5)及び昇圧用ＭＯＳ-ＦＥＴ(13)の各ゲ
ート端子に付与される制御パルス信号ＶG1,ＶG2が共に
低い電圧(Ｌ)レベルでオフ状態のときは、ＭＯＳ-ＦＥ
Ｔ(5)及び昇圧用ＭＯＳ-ＦＥＴ(13)のオン期間中に昇圧
リアクトル(11)に蓄積されたエネルギが放出され、ダイ
オード(14)を介して入力平滑コンデンサ(3)に充電電流
が流れる。このため、図４(Ｂ)及び(Ａ)にそれぞれ示す
ように昇圧リアクトル(11)及びダイオード(14)の電流Ｉ
L1,ＩD1が直線的に減少して行くと共に、昇圧リアクト
ル(11)とダイオード(14)との接続点の電圧Ｖ1が図３
(Ｃ)に示すように入力平滑コンデンサ(3)の電圧ＶC1に
略等しい値に固定される。したがって、昇圧リアクトル
(11)の両端の電圧ＶL1は図３(Ｂ)に示すように電圧Ｖ1
と全波整流電圧ＶDCとの差電圧となる。また、ＭＯＳ-
ＦＥＴ(5)がオフしたときにトランス(4)の１次巻線(4a)
に発生するフライバック電圧によりダイオード(14)及び
寄生ダイオード(13a)を介して帰還コンデンサ(12)が充
電されるので、図３(Ｄ)に示すように帰還コンデンサ(1
2)と昇圧用ＭＯＳ-ＦＥＴ(13)のドレイン端子との接続
点の電圧Ｖ2は図３(Ｃ)に示す昇圧リアクトル(11)とダ
イオード(14)との接続点の電圧Ｖ1よりも高くなる。こ
のとき、ＭＯＳ-ＦＥＴ(5)のドレイン−ソース端子間の
電圧ＶQ1は図３(Ｅ)に示すように入力平滑コンデンサ
(3)の電圧ＶC1の最大値に略等しい値を保持し、ドレイ
ン電流ＩQ1は図４(Ｃ)に示すようにゼロであるから、ト
ランス(4)の２次巻線(4b)から整流平滑回路(8)の整流ダ
イオード(6)に順方向の電圧が印加されて導通状態とな
り、ＭＯＳ-ＦＥＴ(5)のオン期間中にトランス(4)に蓄
積されたエネルギが２次巻線(4b)から整流平滑回路(8)
に供給される。
【００１３】図４(Ｅ)に示すように、制御回路(10)から
ＭＯＳ-ＦＥＴ(5)のゲート端子に高い電圧(Ｈ)レベルの
制御パルス信号ＶG1が付与され、ＭＯＳ-ＦＥＴ(5)がオ
ン状態になると、入力平滑コンデンサ(3)からトランス
(4)の１次巻線(4a)及びＭＯＳ-ＦＥＴ(5)を介して電流
が流れ、トランス(4)にエネルギが蓄積される。これに
より、図３(Ｅ)に示すようにＭＯＳ-ＦＥＴ(5)のドレイ
ン−ソース端子間の電圧ＶQ1が０[Ｖ]まで急速に降下し
て昇圧用ＭＯＳ-ＦＥＴ(13)のソース端子の電圧が接地
電位まで低下すると共に、ＭＯＳ-ＦＥＴ(5)のドレイン
電流ＩQ1が図４(Ｃ)に示すように直線的に上昇する。こ
のとき、整流平滑回路(8)を構成する整流ダイオード(6)
に逆方向の電圧が印加されて非導通状態となるから、ト
ランス(4)の２次巻線(4b)へのエネルギの伝達は行なわ
れない。ＭＯＳ-ＦＥＴ(5)がオンしてから遅延時間ｔD
が経過すると、図４(Ｄ)に示すように制御回路(10)から
昇圧用ＭＯＳ-ＦＥＴ(13)のゲート端子に高い電圧(Ｈ)
レベルの制御パルス信号ＶG2が付与され、昇圧用ＭＯＳ
-ＦＥＴ(13)がオン状態となる。このとき、昇圧リアク
トル(11)と帰還コンデンサ(12)と整流ブリッジ回路(2)
との閉回路が形成されるので、帰還コンデンサ(12)の充
電電圧ＶC2と整流ブリッジ回路(2)の全波整流電圧ＶDC
との和電圧が昇圧リアクトル(11)に印加されてエネルギ
が蓄積され、図４(Ｂ)に示すように昇圧リアクトル(11)
に流れる電流ＩL1が直線的に上昇する。
ＭＯＳ-ＦＥＴ(5)のゲート端子に高い電圧(Ｈ)レベルの
制御パルス信号ＶG1が付与され、ＭＯＳ-ＦＥＴ(5)がオ
ン状態になると、入力平滑コンデンサ(3)からトランス
(4)の１次巻線(4a)及びＭＯＳ-ＦＥＴ(5)を介して電流
が流れ、トランス(4)にエネルギが蓄積される。これに
より、図３(Ｅ)に示すようにＭＯＳ-ＦＥＴ(5)のドレイ
ン−ソース端子間の電圧ＶQ1が０[Ｖ]まで急速に降下し
て昇圧用ＭＯＳ-ＦＥＴ(13)のソース端子の電圧が接地
電位まで低下すると共に、ＭＯＳ-ＦＥＴ(5)のドレイン
電流ＩQ1が図４(Ｃ)に示すように直線的に上昇する。こ
のとき、整流平滑回路(8)を構成する整流ダイオード(6)
に逆方向の電圧が印加されて非導通状態となるから、ト
ランス(4)の２次巻線(4b)へのエネルギの伝達は行なわ
れない。ＭＯＳ-ＦＥＴ(5)がオンしてから遅延時間ｔD
が経過すると、図４(Ｄ)に示すように制御回路(10)から
昇圧用ＭＯＳ-ＦＥＴ(13)のゲート端子に高い電圧(Ｈ)
レベルの制御パルス信号ＶG2が付与され、昇圧用ＭＯＳ
-ＦＥＴ(13)がオン状態となる。このとき、昇圧リアク
トル(11)と帰還コンデンサ(12)と整流ブリッジ回路(2)
との閉回路が形成されるので、帰還コンデンサ(12)の充
電電圧ＶC2と整流ブリッジ回路(2)の全波整流電圧ＶDC
との和電圧が昇圧リアクトル(11)に印加されてエネルギ
が蓄積され、図４(Ｂ)に示すように昇圧リアクトル(11)
に流れる電流ＩL1が直線的に上昇する。
【００１４】次に、図４(Ｅ)及び(Ｄ)に示すように制御
回路(10)からＭＯＳ-ＦＥＴ(5)及び昇圧用ＭＯＳ-ＦＥ
Ｔ(13)の各ゲート端子に低い電圧(Ｌ)レベルの制御パル
ス信号ＶG1,ＶG2が付与されて共にオフ状態になると、
昇圧リアクトル(11)に蓄積されたエネルギが放出され、
ダイオード(14)を介して入力平滑コンデンサ(3)に充電
電流が流れる。このため、図４(Ｂ)及び(Ａ)にそれぞれ
示すように昇圧リアクトル(11)及びダイオード(14)の電
流ＩL1,ＩD1が直線的に減少して行くと共に、昇圧リア
クトル(11)とダイオード(14)との接続点の電圧Ｖ1が図
３(Ｃ)に示すように入力平滑コンデンサ(3)の電圧ＶC1
に略等しい値に固定される。また、トランス(4)の１次
巻線(4a)に発生するフライバック電圧によりダイオード
(14)及び寄生ダイオード(13a)を介して帰還コンデンサ
(12)が充電され、図３(Ｄ)に示すように帰還コンデンサ
(12)と昇圧用ＭＯＳ-ＦＥＴ(13)のドレイン端子との接
続点の電圧Ｖ2が図３(Ｃ)に示す昇圧リアクトル(11)と
ダイオード(14)との接続点の電圧Ｖ1よりも高くなる。
このとき、ＭＯＳ-ＦＥＴ(5)のドレイン−ソース端子間
の電圧ＶQ1は図３(Ｅ)に示すように０[Ｖ]から入力平滑
コンデンサ(3)の電圧ＶC1の最大値に略等しい値まで急
速に上昇し、ＭＯＳ-ＦＥＴ(5)に流れるドレイン電流Ｉ
Q1は図４(Ｃ)に示すようにゼロとなるから、トランス
(4)の２次巻線(4b)から整流平滑回路(8)の整流ダイオー
ド(6)に順方向の電圧が印加されて導通状態となり、ト
ランス(4)に蓄積されたエネルギが２次巻線(4b)から整
流平滑回路(8)に供給される。以上の動作が繰り返され
ることにより、整流ブリッジ回路(2)から入力平滑コン
デンサ(3)に流れる電流の平均値が正弦波状となるの
で、図２(Ｂ)に示すように交流電源(1)と整流ブリッジ
回路(2)との間に流れる交流電流ＩACが図２(Ａ)に示す
交流電圧ＶACと同位相の正弦波となる。
回路(10)からＭＯＳ-ＦＥＴ(5)及び昇圧用ＭＯＳ-ＦＥ
Ｔ(13)の各ゲート端子に低い電圧(Ｌ)レベルの制御パル
ス信号ＶG1,ＶG2が付与されて共にオフ状態になると、
昇圧リアクトル(11)に蓄積されたエネルギが放出され、
ダイオード(14)を介して入力平滑コンデンサ(3)に充電
電流が流れる。このため、図４(Ｂ)及び(Ａ)にそれぞれ
示すように昇圧リアクトル(11)及びダイオード(14)の電
流ＩL1,ＩD1が直線的に減少して行くと共に、昇圧リア
クトル(11)とダイオード(14)との接続点の電圧Ｖ1が図
３(Ｃ)に示すように入力平滑コンデンサ(3)の電圧ＶC1
に略等しい値に固定される。また、トランス(4)の１次
巻線(4a)に発生するフライバック電圧によりダイオード
(14)及び寄生ダイオード(13a)を介して帰還コンデンサ
(12)が充電され、図３(Ｄ)に示すように帰還コンデンサ
(12)と昇圧用ＭＯＳ-ＦＥＴ(13)のドレイン端子との接
続点の電圧Ｖ2が図３(Ｃ)に示す昇圧リアクトル(11)と
ダイオード(14)との接続点の電圧Ｖ1よりも高くなる。
このとき、ＭＯＳ-ＦＥＴ(5)のドレイン−ソース端子間
の電圧ＶQ1は図３(Ｅ)に示すように０[Ｖ]から入力平滑
コンデンサ(3)の電圧ＶC1の最大値に略等しい値まで急
速に上昇し、ＭＯＳ-ＦＥＴ(5)に流れるドレイン電流Ｉ
Q1は図４(Ｃ)に示すようにゼロとなるから、トランス
(4)の２次巻線(4b)から整流平滑回路(8)の整流ダイオー
ド(6)に順方向の電圧が印加されて導通状態となり、ト
ランス(4)に蓄積されたエネルギが２次巻線(4b)から整
流平滑回路(8)に供給される。以上の動作が繰り返され
ることにより、整流ブリッジ回路(2)から入力平滑コン
デンサ(3)に流れる電流の平均値が正弦波状となるの
で、図２(Ｂ)に示すように交流電源(1)と整流ブリッジ
回路(2)との間に流れる交流電流ＩACが図２(Ａ)に示す
交流電圧ＶACと同位相の正弦波となる。
【００１５】本実施の形態では、ＭＯＳ-ＦＥＴ(5)のオ
フ期間中はトランス(4)の１次巻線(4a)に発生するフラ
イバック電圧によりダイオード(14)及び寄生ダイオード
(13a)を介して帰還コンデンサ(12)が充電される。続い
て、ＭＯＳ-ＦＥＴ(5)をオンしてから遅延時間ｔDが経
過した後に昇圧用ＭＯＳ-ＦＥＴ(13)をオン状態にする
と、昇圧リアクトル(11)と帰還コンデンサ(12)と整流ブ
リッジ回路(2)との閉回路が形成されるので、帰還コン
デンサ(12)の充電電圧ＶC2と整流ブリッジ回路(2)の全
波整流電圧ＶDCとの和電圧が昇圧リアクトル(11)に印加
され、エネルギが蓄積される。次に、ＭＯＳ-ＦＥＴ(5)
がオフ状態になると、昇圧リアクトル(11)に蓄積された
エネルギが放出され、入力平滑コンデンサ(3)を充電す
る電流が流れる。これにより、整流ブリッジ回路(2)の
全波整流電圧ＶDCが入力平滑コンデンサ(3)の電圧ＶC1
より小さい場合でも入力電流が流れて正弦波状となり、
入力電流の導通角が広がるので、昇圧リアクトル(11)及
び帰還コンデンサ(12)の２つのエネルギ蓄積手段と昇圧
用ＭＯＳ-ＦＥＴ(13)を追加する程度の少ない部品点数
で入力力率を１.０に向上することができる。また、Ｍ
ＯＳ-ＦＥＴ(5)がオンしてから遅延時間ｔDが経過した
後に昇圧用ＭＯＳ-ＦＥＴ(13)をオン状態にすることに
より、昇圧用ＭＯＳ-ＦＥＴ(13)のオン期間がＭＯＳ-Ｆ
ＥＴ(5)のオン期間よりも短くなるので、過電流時又は
軽負荷時等でＭＯＳ-ＦＥＴ(5)のオン期間が遅延時間ｔ
Dより短くなると、昇圧用ＭＯＳ-ＦＥＴ(13)がオンしな
いため昇圧動作が行なわれず、入力平滑コンデンサ(3)
の電圧の異常な上昇を防止することができる。
フ期間中はトランス(4)の１次巻線(4a)に発生するフラ
イバック電圧によりダイオード(14)及び寄生ダイオード
(13a)を介して帰還コンデンサ(12)が充電される。続い
て、ＭＯＳ-ＦＥＴ(5)をオンしてから遅延時間ｔDが経
過した後に昇圧用ＭＯＳ-ＦＥＴ(13)をオン状態にする
と、昇圧リアクトル(11)と帰還コンデンサ(12)と整流ブ
リッジ回路(2)との閉回路が形成されるので、帰還コン
デンサ(12)の充電電圧ＶC2と整流ブリッジ回路(2)の全
波整流電圧ＶDCとの和電圧が昇圧リアクトル(11)に印加
され、エネルギが蓄積される。次に、ＭＯＳ-ＦＥＴ(5)
がオフ状態になると、昇圧リアクトル(11)に蓄積された
エネルギが放出され、入力平滑コンデンサ(3)を充電す
る電流が流れる。これにより、整流ブリッジ回路(2)の
全波整流電圧ＶDCが入力平滑コンデンサ(3)の電圧ＶC1
より小さい場合でも入力電流が流れて正弦波状となり、
入力電流の導通角が広がるので、昇圧リアクトル(11)及
び帰還コンデンサ(12)の２つのエネルギ蓄積手段と昇圧
用ＭＯＳ-ＦＥＴ(13)を追加する程度の少ない部品点数
で入力力率を１.０に向上することができる。また、Ｍ
ＯＳ-ＦＥＴ(5)がオンしてから遅延時間ｔDが経過した
後に昇圧用ＭＯＳ-ＦＥＴ(13)をオン状態にすることに
より、昇圧用ＭＯＳ-ＦＥＴ(13)のオン期間がＭＯＳ-Ｆ
ＥＴ(5)のオン期間よりも短くなるので、過電流時又は
軽負荷時等でＭＯＳ-ＦＥＴ(5)のオン期間が遅延時間ｔ
Dより短くなると、昇圧用ＭＯＳ-ＦＥＴ(13)がオンしな
いため昇圧動作が行なわれず、入力平滑コンデンサ(3)
の電圧の異常な上昇を防止することができる。
【００１６】本発明の実施態様は前記の実施の形態に限
定されず、種々の変更が可能である。例えば、上記の実
施形態での帰還コンデンサ(12)と昇圧用ＭＯＳ-ＦＥＴ
(13)の接続順序を入れ替えてもよい。また、上記の実施
形態では第１のエネルギ蓄積手段及び第２のエネルギ蓄
積手段としてそれぞれリアクトル及びコンデンサを使用
した形態を示したが、リアクトル以外の誘導性素子及び
コンデンサ以外の容量性素子を使用してもよい。更に、
上記の実施形態ではスイッチング素子としてＭＯＳ-Ｆ
ＥＴを使用した形態を示したが、バイポーラトランジス
タ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジス
タ）、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）又は
サイリスタ等もスイッチング素子として使用することが
可能である。特に、補助スイッチング素子として寄生ダ
イオードを内蔵しないバイポーラトランジスタを使用す
る場合はコレクタ−エミッタ端子間にダイオード等の整
流素子を接続すればよい。
定されず、種々の変更が可能である。例えば、上記の実
施形態での帰還コンデンサ(12)と昇圧用ＭＯＳ-ＦＥＴ
(13)の接続順序を入れ替えてもよい。また、上記の実施
形態では第１のエネルギ蓄積手段及び第２のエネルギ蓄
積手段としてそれぞれリアクトル及びコンデンサを使用
した形態を示したが、リアクトル以外の誘導性素子及び
コンデンサ以外の容量性素子を使用してもよい。更に、
上記の実施形態ではスイッチング素子としてＭＯＳ-Ｆ
ＥＴを使用した形態を示したが、バイポーラトランジス
タ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジス
タ）、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）又は
サイリスタ等もスイッチング素子として使用することが
可能である。特に、補助スイッチング素子として寄生ダ
イオードを内蔵しないバイポーラトランジスタを使用す
る場合はコレクタ−エミッタ端子間にダイオード等の整
流素子を接続すればよい。
【００１７】
【発明の効果】本発明によれば、従来のＰＦＣコンバー
タ方式のように昇圧チョッパ回路のスイッチング制御を
行なう回路を別個に設ける必要がなく、２つのエネルギ
蓄積手段と１つのスイッチング素子を追加する程度の少
ない部品点数で入力力率を向上することができる。ま
た、主スイッチング素子及び補助スイッチング素子のス
イッチング周波数が同一であるから、従来のように主ス
イッチング素子及び昇圧チョッパ回路のスイッチング周
波数の相違による相互干渉が発生せず、ビートやうなり
音を防止することが可能である。更に、補助スイッチン
グ素子のオン期間を主スイッチング素子のオン期間より
も短くした場合は、過電流時又は軽負荷時等における入
力平滑コンデンサの電圧の異常な上昇を防止することが
可能となる。
タ方式のように昇圧チョッパ回路のスイッチング制御を
行なう回路を別個に設ける必要がなく、２つのエネルギ
蓄積手段と１つのスイッチング素子を追加する程度の少
ない部品点数で入力力率を向上することができる。ま
た、主スイッチング素子及び補助スイッチング素子のス
イッチング周波数が同一であるから、従来のように主ス
イッチング素子及び昇圧チョッパ回路のスイッチング周
波数の相違による相互干渉が発生せず、ビートやうなり
音を防止することが可能である。更に、補助スイッチン
グ素子のオン期間を主スイッチング素子のオン期間より
も短くした場合は、過電流時又は軽負荷時等における入
力平滑コンデンサの電圧の異常な上昇を防止することが
可能となる。
【図１】 本発明によるスイッチング電源装置の一実施
の形態を示す電気回路図
の形態を示す電気回路図
【図２】 図１の交流電源の電圧及び電流並びに整流ブ
リッジ回路の出力電圧を示す波形図
リッジ回路の出力電圧を示す波形図
【図３】 図１の各部の電圧を示す波形図
【図４】 図１の各部の電流及び各スイッチング素子の
制御信号を示す波形図
制御信号を示す波形図
【図５】 従来のスイッチング電源装置を示す電気回路
図
図
【図６】 図５の交流電源及び整流ブリッジ回路の電圧
及び電流を示す波形図
及び電流を示す波形図
【図７】 図５の各部の電圧及び電流を示す波形図
(1)・・交流電源、 (2)・・整流ブリッジ回路（整流回
路）、 (3)・・入力平滑コンデンサ、 (4)・・トラン
ス、 (4a)・・１次巻線、 (4b)・・２次巻線、 (5)
・・ＭＯＳ-ＦＥＴ（主スイッチング素子）、 (6)・・
整流ダイオード、 (7)・・平滑コンデンサ、 (8)・・
整流平滑回路、 (9)・・電圧検出回路、 (10)・・制
御回路、 (11)・・昇圧リアクトル（第１のエネルギ蓄
積手段）、 (12)・・帰還コンデンサ（第２のエネルギ
蓄積手段）、 (13)・・昇圧用ＭＯＳ-ＦＥＴ（補助ス
イッチング素子）、 (13a)・・寄生ダイオード（整流
素子）、 (14)・・ダイオード（整流素子）
路）、 (3)・・入力平滑コンデンサ、 (4)・・トラン
ス、 (4a)・・１次巻線、 (4b)・・２次巻線、 (5)
・・ＭＯＳ-ＦＥＴ（主スイッチング素子）、 (6)・・
整流ダイオード、 (7)・・平滑コンデンサ、 (8)・・
整流平滑回路、 (9)・・電圧検出回路、 (10)・・制
御回路、 (11)・・昇圧リアクトル（第１のエネルギ蓄
積手段）、 (12)・・帰還コンデンサ（第２のエネルギ
蓄積手段）、 (13)・・昇圧用ＭＯＳ-ＦＥＴ（補助ス
イッチング素子）、 (13a)・・寄生ダイオード（整流
素子）、 (14)・・ダイオード（整流素子）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H006 AA02 BB04 CA02 CA07 CB01 CC02 DB01 5H730 AA18 BB43 BB57 CC05 DD04 EE02 EE07 EE59 FD01 FG05
Claims (5)
- 【請求項１】 交流電源の交流電力を直流電力に変換す
る整流回路と、該整流回路に接続された入力平滑コンデ
ンサと、該入力平滑コンデンサに対して直列に接続され
たトランスの１次巻線及び主スイッチング素子と、前記
トランスの２次巻線に接続され且つ直流出力を発生する
整流平滑回路と、前記主スイッチング素子をオン・オフ
制御する制御回路とを備え、前記制御回路は、前記トラ
ンスのリセット期間の終了後に前記主スイッチング素子
をオン状態にし、前記整流平滑回路の出力電圧のレベル
が基準電圧のレベルを超えたときに前記主スイッチング
素子をオフ状態にするスイッチング電源装置において、 前記整流回路と前記入力平滑コンデンサとの間に接続さ
れた第１のエネルギ蓄積手段と、前記トランスの１次巻
線と並列に接続された第２のエネルギ蓄積手段と、該第
２のエネルギ蓄積手段と直列に接続された補助スイッチ
ング素子とを備え、 前記主スイッチング素子がオフ状態のとき、前記トラン
スの１次巻線に発生する逆起電力により前記第２のエネ
ルギ蓄積手段が充電され、 前記主スイッチング素子がオンした後に前記補助スイッ
チング素子がオン状態となり、前記第１のエネルギ蓄積
手段と前記第２のエネルギ蓄積手段と前記整流回路との
閉回路が形成されることを特徴とするスイッチング電源
装置。 - 【請求項２】 前記第１のエネルギ蓄積手段はリアクト
ルであり、前記第２のエネルギ蓄積手段はコンデンサで
ある請求項１に記載のスイッチング電源装置。 - 【請求項３】 前記第１のエネルギ蓄積手段と前記入力
平滑コンデンサとの間に整流素子が接続された請求項１
又は２に記載のスイッチング電源装置。 - 【請求項４】 前記補助スイッチング素子のオン期間
は、前記主スイッチング素子のオン期間よりも短い請求
項１〜３の何れか１項に記載のスイッチング電源装置。 - 【請求項５】 前記補助スイッチング素子の両主端子間
に整流素子が接続された請求項１〜４の何れか１項に記
載のスイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001166533A JP4715985B2 (ja) | 2001-06-01 | 2001-06-01 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001166533A JP4715985B2 (ja) | 2001-06-01 | 2001-06-01 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002369538A true JP2002369538A (ja) | 2002-12-20 |
| JP4715985B2 JP4715985B2 (ja) | 2011-07-06 |
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ID=19009060
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Cited By (3)
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| CN100438286C (zh) * | 2006-06-09 | 2008-11-26 | 燕山大学 | 双管双正激升压式单级功率因数校正电路 |
| CN108365765A (zh) * | 2018-03-30 | 2018-08-03 | 上海理工大学 | 一种多路输出单端反激式开关电源 |
Citations (1)
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|---|---|---|---|---|
| JPH06261544A (ja) * | 1993-03-05 | 1994-09-16 | Sony Corp | スイッチング電源回路 |
-
2001
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Patent Citations (1)
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| JPH06261544A (ja) * | 1993-03-05 | 1994-09-16 | Sony Corp | スイッチング電源回路 |
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