JP2002368106A - 半導体装置、配線方法および配線装置 - Google Patents

Abstract

(57)【要約】 【課題】 微細化を図ることが可能な半導体装置、この
半導体装置の製造方法に適用可能な配線方法および配線
装置を提供する。 【解決手段】 半導体装置は、第１および第２の機能ブ
ロックと、第２の機能ブロックから伸びる信号線３ａと
を備える。第１の機能ブロックは、ビット線６ａと、ビ
ット線６ａの延びる方向とほぼ同じ方向に延在する相補
ビット線６ｂとを含み、信号線３ａは、ビット線６ａお
よび相補ビット線６ｂと絶縁体を介して交差するように
配置されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置、配
線方法および配線装置に関し、より特定的には、電気的
特性の劣化を招くことなく微細化を図ることが可能な半
導体装置、この半導体装置の製造方法において利用可能
な配線方法および配線装置に関する。

【０００２】

【従来の技術】従来、１つのチップ上にメモリセル部や
演算処理部など複数の機能ブロックを混載した半導体装
置が知られている。図１７は、従来の半導体装置を示す
模式図である。図１７を参照して、従来の半導体装置を
説明する。

【０００３】図１７を参照して、半導体装置１０１は、
機能ブロック１０２ａ〜１０２ｃを備える。機能ブロッ
ク１０２ｃはいわゆるメモリセル部であり、機能ブロッ
ク１０２ｃでは複数のメモリセルがマトリックス状に形
成されている。それぞれの機能ブロック１０２ａ〜１０
２ｃ間を接続するため、あるいは機能ブロック０２ａ〜
１０２ｃからの出力信号を外部に伝送するため、機能ブ
ロック１０２ａ〜１０２ｃから外側へと延在するように
信号線１０３ａ、１０３ｂが形成されている。

【０００４】ここで、図１に示した半導体装置１０１に
おいて機能ブロック１０２ａ、１０２ｂから伸びる信号
線１０３ａ、１０３ｂを、電極パッド１０４ａ、１０４
ｂにそれぞれ接続する場合を考える。この場合、機能ブ
ロック１０２ａ、１０２ｂから電極パッド１０４ａ、１
０４ｂまでの最短ルートは、機能ブロック１０２ｃ上を
横切るルートである。しかし、機能ブロック１０２ｃに
形成されるメモリセルが、ビット線と相補ビット線とを
備え、このビット線と相補ビット線との微小電位差でメ
モリセルのデータを読出すような回路構成である場合、
上述のような最短ルートで信号線１０３ａ、１０３ｂを
配置すると、以下のような問題が発生する。すなわち、
機能ブロック１０２ｃの上を横切るように信号線１０３
ａ、１０３ｂが配置された場合、この信号線１０３ａ、
１０３ｂは機能ブロック１０２ｃのビット線または相補
ビット線上に配置されることになる。この場合、信号線
１０３ａ、１０３ｂに電機信号が流れることによりビッ
ト線および相補ビット線にて電位変動が生じる現象（い
わゆる、クロストーク）が起きる。このようなクロスト
ークが発生すると、ビット線などでノイズが発生するこ
とになる。この結果、機能ブロック１０２ｃのメモリセ
ルが誤動作するといった問題があった。

【０００５】このような問題の発生を防止するため、従
来の半導体装置では、機能ブロック１０２ａ〜１０２ｃ
の上を横切るように信号線１０３ａ、１０３ｂを配置す
ることを禁止していた。このため、図１７に示すよう
に、信号線１０３ａ、１０３ｂは機能ブロック１０２ａ
〜１０２ｃ以外の領域である周辺チャネル領域１０５を
通るように配線されていた。

【０００６】

【発明が解決しようとする課題】しかし、上述のように
信号線１０３ａ、１０３ｂが周辺チャネル領域１０５の
みに配置されることから、この集チャネル領域１０５に
おける配線構造は高密度かつ複雑なものになっていた。
この結果、半導体装置の設計が複雑化し、製造コストの
上昇要因の一つとなっていた。

【０００７】また、半導体装置の微細化に伴って、周辺
チャネル領域１０５の面積を小さくすることが求められ
る一方で、半導体装置の高集積化に伴い信号線の数は減
少するどころかむしろ増加傾向にある。このため、必要
な信号線を配置するために周辺チャネル領域１０５の面
積をある程度確保する必要がある。このことは半導体装
置の微細化の妨げとなっていた。

【０００８】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の目的は、微細化
を図ることが可能な半導体装置、この半導体装置の製造
方法に適用可能な配線方法および配線装置を提供するこ
とである。

【０００９】

【課題を解決するための手段】この発明の１の局面にお
ける半導体装置は、第１および第２の機能ブロックと、
第２の機能ブロックから伸びる信号線とを備える。第１
の機能ブロックは、ビット線と、ビット線の延びる方向
とほぼ同じ方向に延在する相補ビット線とを含み、信号
線は、ビット線および相補ビット線と絶縁体を介して交
差するように配置されている。

【００１０】このようにすれば、従来は第１の機能ブロ
ックを迂回するように信号線を配置していたのに対し
て、第１の機能ブロック上に重なるように信号線を配置
することができるので、半導体装置のサイズを小さくす
ることが可能になる。

【００１１】また、信号線を配置する領域の制約を少な
くすることができるので、信号線の配置を決定する際の
自由度を大きくすることができる。

【００１２】また、上記のような構成とすることで、信
号線に電気信号が流れる際に、ビット線と相補ビット線
との両方に電磁気的影響が与えられることになる。この
ため、信号線の影響によりビット線と相補ビット線との
相対的な電位差が変動することを抑制できる。したがっ
て、第１の機能ブロックにおいてビット線と相補ビット
線との微小電位差を利用して読み出しをおこなうような
メモリなどの回路が形成されている場合に、この信号線
の影響で第１の機能ブロックにおける回路の誤動作が発
生することを防止できる。つまり、回路の誤動作を発生
させること無く、第１の機能ブロックと重なるように信
号線を配置することにより半導体装置の小型化を図るこ
とが可能になる。

【００１３】上記１の局面における半導体装置では、信
号線とビット線との重なり領域の面積が信号線と相補ビ
ット線との重なり領域の面積とほぼ等しくなるように、
信号線が配置されていることが好ましい。

【００１４】この場合、信号線からビット線に対する影
響の程度と、信号線からの相補ビット線に対する影響の
程度とをほぼ等しくすることができる。この結果、信号
線の影響により、ビット線と相補ビット線との相対的な
電位差が変化することを確実に防止できる。したがっ
て、上記のような電位差の変化に起因する回路の誤動作
を防止できる。

【００１５】上記１の局面における半導体装置では、前
記ビット線および前記相補ビット線の延びる方向に対し
てほぼ垂直な方向に延在するように、前記信号線が配置
されていることが好ましい。

【００１６】この場合、ビット線および相補ビット線と
信号線との距離を一定とした際に、ビット線および相補
ビット線に対する信号線からの影響を最も小さくするこ
とができる。このため、第１の機能ブロックおける回路
の誤動作などの可能性をより小さくすることができる。

【００１７】この発明の他の局面における半導体装置
は、第１および第２の機能ブロックと、第２の機能ブロ
ックから伸びる第１および第２の信号線とを備える。第
１の機能ブロックはビット線を含み、第１の信号線は、
第１の機能ブロックと重なる領域においてビット線の延
びる方向とほぼ同じ方向に延在するように配置され、第
２の信号線は、第１の機能ブロックと重なる領域におい
て、ビット線から見て第１の信号線と反対側に位置する
領域に形成され、第１の信号線が伸びる方向とほぼ同じ
方向に延在するように配置されている。

【００１８】このようにすれば、従来は第１の機能ブロ
ックを迂回するように第１および第２の信号線を配置し
ていたのに対して、第１の機能ブロック上に重なるよう
に第１および第２の信号線を配置することができるの
で、半導体装置のサイズを小さくすることが可能にな
る。

【００１９】また、第１および第２の信号線を配置する
領域の制約を少なくすることができるので、信号線の配
置を決定する際の自由度を大きくすることができる。

【００２０】また、第１および第２の信号線において、
互いに逆極性の電気信号を伝送することにより、第１の
信号線によるビット線に対する影響と第２の信号線によ
るビット線に対する影響とを互いに打消すことができ
る。この結果、第１および第２の信号線からの影響に起
因するビット線でのノイズの発生を防止できる。このた
め、ビット線でのノイズに起因する第１の機能ブロック
における回路の誤動作などを防止できる。

【００２１】上記他の局面における半導体装置におい
て、第１の信号線とビット線との間の距離は第２の信号
線とビット線との間の距離と等しいことが好ましい。

【００２２】この場合、第１の信号線によるビット線に
対する影響の程度と第２の信号線によるビット線に対す
る影響の程度とをほぼ等しくすることができる。したが
って、ビット線において第１の信号線からの影響と第２
の信号線からの影響とを確実に打消し合うことができ
る。この結果、ビット線でのノイズの発生を確実に防止
できる。

【００２３】この発明の別の局面における半導体装置
は、ビット線を含む第１の機能ブロックと、ビット線上
に配置された離隔層と、第２の機能ブロックと、第２の
機能ブロックから、第１の機能ブロックと重なる領域で
あって離隔層上の領域にまで延在するように形成された
信号線とを備える。

【００２４】このようにすれば、従来は第１の機能ブロ
ックを迂回するように信号線を配置していたのに対し
て、第１の機能ブロック上に離隔層を介して重なるよう
に信号線を配置することができるので、半導体装置の占
有面積（サイズ）を小さくすることが可能になる。

【００２５】また、信号線を配置する領域の制約を少な
くすることができるので、信号線の配置を決定する際の
自由度を大きくすることができる。

【００２６】また、上記のような構成とすることで、離
隔層により信号線とビット線との間の距離を充分大きく
することができる。このため、信号線の影響によりビッ
ト線にノイズが発生することを抑制できる。したがっ
て、上記ノイズに起因して第１の機能ブロックの回路が
誤動作することを防止できる。つまり、回路の誤動作を
発生させること無く、第１の機能ブロックと重なるよう
に信号線を配置することにより半導体装置の小型化を図
ることが可能になる。

【００２７】この発明のもう一つの局面における配線方
法は、半導体装置の第１の機能ブロックパターンおよび
第２の機能ブロックパターンを配置する工程を備え、第
１の機能ブロックパターンは、ビット線パターンと、ビ
ット線パターンの延びる方向とほぼ同じ方向に延在する
相補ビット線パターンとを含む。さらに、上記もう一つ
の局面における配線方法は、ビット線パターンと相補ビ
ット線パターンとの位置データを認識する工程と、認識
された位置データに基づいて、ビット線パターンおよび
相補ビット線パターンと交差するように、第２の機能ブ
ロックパターンから伸びる信号線パターンを配置する配
線工程とを備える。

【００２８】このようにすれば、第１の機能ブロック上
に重なるように信号線を配置することができるので、本
発明による配線方法を用いて製造される半導体装置のサ
イズを小さくすることが可能になる。

【００２９】また、本発明による配線方法を用いて製造
された半導体装置では、信号線パターンにより規定され
る信号線が、ビット線パターンおよび相補ビット線パタ
ーンにより規定されるビット線および相補ビット線と交
差することになる。このため、上記配線方法を用いて製
造された半導体装置では、信号線に電気信号が流れる際
に、ビット線と相補ビット線との両方に同じように電磁
気的影響が与えられることになる。そのため、信号線の
影響によりビット線と相補ビット線との相対的な電位差
が変動することを抑制できる。したがって、第１の機能
ブロックにおいてビット線と相補ビット線との微小電位
差を利用して読み出しをおこなうようなメモリなどの回
路が形成されている場合に、この信号線の影響で第１の
機能ブロックにおける回路の誤動作が発生することを防
止できる。つまり、本発明による配線方法を利用すれ
ば、回路の誤動作を発生させること無く、占有面積を小
さくすることが可能な半導体装置を得ることができる。

【００３０】上記もう一つの局面における配線方法にお
いて、上記配線工程では、信号線パターンとビット線パ
ターンとの重なり領域の面積が信号線パターンと相補ビ
ット線パターンとの重なり領域の面積とほぼ等しくなる
ように、信号線パターンを配置することが好ましい。

【００３１】この場合、本発明による配線方法を用いて
製造される半導体装置において、信号線からビット線に
対する影響の程度と、信号線からの相補ビット線に対す
る影響の程度とをほぼ等しくすることができる。この結
果、信号線の影響により、ビット線と相補ビット線との
相対的な電位差が変化することを確実に防止できる。し
たがって、上記のような電位差の変化に起因する半導体
装置での回路の誤動作を防止できる。

【００３２】上記もう一つの局面における配線方法にお
いて、配線工程では、ビット線パターンおよび相補ビッ
ト線パターンの延びる方向に対してほぼ垂直な方向に延
在するように、信号線パターンを配置することが好まし
い。

【００３３】この場合、本発明による配線方法を用いて
製造される半導体装置において、ビット線および相補ビ
ット線と信号線との距離を一定とした際に、ビット線お
よび相補ビット線に対する信号線からの影響を最も小さ
くすることができる。このため、第１の機能ブロックお
ける回路の誤動作などの可能性をより小さくすることが
できる。

【００３４】この発明のさらに他の局面における配線方
法は、半導体装置の第１の機能ブロックパターンおよび
第２の機能ブロックパターンを配置する工程を備え、第
１の機能ブロックパターンはビット線パターンを含む。
さらに、上記さらに他の局面における配線方法は、ビッ
ト線パターンの位置データを認識する工程と、認識され
た位置データに基づいて、ビット線パターンの延びる方
向とほぼ同じ方向に延在するように、第２の機能ブロッ
クパターンから伸びる第１の信号線パターンを配置する
とともに、ビット線パターンから見て第１の信号線パタ
ーンと反対側に位置する領域に形成され、第１の信号線
パターンが伸びる方向とほぼ同じ方向に延在し、第１の
信号線パターンにより規定される第１の信号線に流れる
電気信号とは反対の極性である電機信号が流れる第２の
信号線を規定する第２の信号線パターンを配置する配線
工程とを備える。

【００３５】このようにすれば、第１の機能ブロック上
に重なるように第１および第２の信号線を配置すること
ができるので、本発明による配線方法を用いて製造され
る半導体装置のサイズを小さくすることが可能になる。

【００３６】また、本発明による配線方法を用いて製造
された半導体装置では、第１および第２の信号線におい
て、互いに逆極性の電気信号を伝送することにより、第
１の信号線によるビット線に対する影響と第２の信号線
によるビット線に対する影響とを互いに打消すことがで
きる。この結果、第１および第２の信号線からの影響に
起因するビット線でのノイズの発生を防止できる。この
ため、ビット線でのノイズに起因する第１の機能ブロッ
クにおける回路の誤動作などを防止できる。つまり、本
発明による配線方法を利用すれば、回路の誤動作を発生
させること無く、占有面積を小さくすることが可能な半
導体装置を得ることができる。

【００３７】上記さらに他の局面における配線方法で
は、配線工程において、第１の信号線パターンとビット
線パターンとの間の距離が第２の信号線パターンとビッ
ト線パターンとの間の距離と等しくなるように、第１お
よび第２の信号線パターンが配置されていることが好ま
しい。

【００３８】この場合、本発明による配線方法を用いて
製造された半導体装置において、第１の信号線によるビ
ット線に対する影響の程度と第２の信号線によるビット
線に対する影響の程度とをほぼ等しくすることができ
る。したがって、ビット線において第１の信号線からの
影響と第２の信号線からの影響とを確実に打消し合うこ
とができる。この結果、ビット線でのノイズの発生を確
実に防止することが可能な配線構造および半導体装置を
得ることができる。

【００３９】この発明のさらに別の局面における配線方
法は、半導体装置の第１の機能ブロックパターンおよび
第２の機能ブロックパターンを配置する工程を備え、第
１の機能ブロックパターンはビット線パターンを含む。
さらに、上記さらに別の局面における配線方法は、ビッ
ト線パターンの位置データを認識する工程と、認識され
た位置データに基づいて、ビット線パターンと重なる領
域に離隔層パターンを配置するとともに、離隔層パター
ン上に配置され、第２の機能ブロックパターンから伸び
る信号線パターンを配置する配線工程とを備える。

【００４０】このようにすれば、第１の機能ブロック上
に離隔層を介して重なるように信号線を配置することが
できるので、本発明による配線方法を用いて製造される
半導体装置のサイズを小さくすることが可能になる。

【００４１】また、本発明による配線方法を用いて製造
された半導体装置では、離隔層により信号線とビット線
との間の距離を充分大きくすることができる。このた
め、信号線の影響によりビット線にノイズが発生するこ
とを抑制できる。したがって、上記ノイズに起因して第
１の機能ブロックの回路が誤動作することを防止でき
る。つまり、本発明による配線方法を利用すれば、回路
の誤動作を発生させること無く、占有面積を小さくする
ことが可能な半導体装置を得ることができる。

【００４２】この発明のもう一つ別の局面における配線
装置は、上記もう一つの局面または上記さらに他の局面
または上記さらに別の局面における配線方法を実施す
る。

【００４３】この場合、本発明による配線装置を半導体
装置の製造工程に適用すれば、回路の誤動作を発生させ
ること無く、占有面積を小さくすることが可能な半導体
装置を容易に得ることができる。

【００４４】

【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。なお、以下の図面において同一ま
たは相当する部分には同一の参照番号を付しその説明は
繰返さない。

【００４５】（実施の形態１）図１は、本発明による半
導体装置の実施の形態１を示す模式図である。図２は、
図１に示した半導体装置の部分拡大模式図である。図３
は、図２の線分ＩＩＩ−ＩＩＩにおける断面模式図であ
る。図１〜３を参照して、本発明による半導体装置の実
施の形態１を説明する。

【００４６】図１〜３を参照して、半導体装置１は、デ
ータの記憶や演算などのそれぞれの機能を実現するため
の機能ブロック２ａ〜２ｃと、この機能ブロック２ａ〜
２ｃの周囲に配置された周辺チャネル領域５とを備え
る。機能ブロック２ｃは、メモリセルがマトリックス状
に配置されたメモリセル部である。半導体装置１では、
半導体装置１の外部と電気信号を入出力するための電極
パッド４ａ、４ｂが周辺部に配置されている。この電極
パッド４ａ、４ｂと機能ブロック２ａ、２ｂとをそれぞ
れ接続するための信号線３ａ、３ｂが形成されている。
信号線３ａ、３ｂは、メモリセル部である機能ブロック
２ｃと部分的に重なるように（機能ブロック２ｃ上を横
切るように）配置されている。

【００４７】このようにすれば、従来は機能ブロック１
０２ｃ（図１７参照）を迂回するように信号線１０３
ａ、１０３ｂ（図１７参照）を配置していたのに対し
て、機能ブロック１０２ｃ上に重なるように信号線３
ａ、３ｂを配置することができるので、半導体装置のサ
イズを小さくすることが可能になる。

【００４８】また、信号線３ａ、３ｂを配置する領域の
制約を少なくすることができるので、信号線３ａ、３ｂ
の配置を決定する際の自由度を大きくすることができ
る。

【００４９】メモリセル部である機能ブロック２ｃにお
いては、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）のメモリセルがマトリックス状
に複数個配置されている。このため、機能ブロック２ｃ
では、図２に示すようにビット線６ａと、このビット線
６ａにおいて転送される信号と相補的な信号が伝送され
る相補ビット線６ｂとが互いに平行に延びるように配置
されている。また、ビット線６ａおよび相補ビット線６
ｂの延びる方向に対してほぼ垂直となる方向に延在する
ように、メモリセルを構成するワード線７が所定の間隔
を隔てて複数形成されている。機能ブロック２ｃに形成
されたメモリセルは、ビット線６ａと相補ビット線６ｂ
との微小電位差を利用して読み出しを行なう。図１〜３
に示した半導体装置１においては、ビット線６ａおよび
相補ビット線６ｂはワード線７よりも上層のレイヤに形
成されている。

【００５０】信号線３ａは、ビット線６ａおよび相補ビ
ット線６ｂと絶縁体９を隔てて配置されている。また、
信号線３ａはビット線６ａおよび相補ビット線６ｂと重
なるように配置される。信号線３ａの延びる方向は、ビ
ット線６ａおよび相補ビット線６ｂの延びる方向とほぼ
垂直な方向であり、ビット線６ａと相補ビット線６ｂと
の線幅はほぼ等しくなっている。このため、ビット線６
ａと信号線３ａとの重なり領域２３ａの面積は、相補ビ
ット線６ｂと信号線３ａとの重なり領域２３ｂの面積と
ほぼ等しくなっている。

【００５１】このようにすれば、信号線３ａに電気信号
が流れる際に、ビット線６ａと相補ビット線６ｂとの両
方に電磁気的影響が与えられることになる。このため、
信号線３ａの影響によりビット線６ａと相補ビット線６
ｂとの相対的な電位差が変動することを抑制できる。し
たがって、上述のように機能ブロック２ｃにおいてビッ
ト線６ａと相補ビット線６ｂとの微小電位差を利用して
読み出しをおこなうようなメモリセルを含む回路が形成
されている場合に、この信号線３ａの影響で機能ブロッ
ク２ｃにおける回路の誤動作が発生することを防止でき
る。この結果、回路の誤動作を発生させること無く、機
能ブロック２ｃと重なるように信号線３ａを配置するこ
とにより半導体装置１の小型化を図ることが可能にな
る。

【００５２】また、上述のようにビット線６ａおよび相
補ビット線６ｂの延びる方向と信号線３ａが延びる方向
とはほぼ垂直であり、ビット線６ａと信号線３ａとの重
なり領域２３ａの面積が、相補ビット線６ｂと信号線３
ａとの重なり領域２３ｂの面積とほぼ等しくなっている
ので、信号線３ａからビット線６ａに対する影響の程度
と、信号線３ａからの相補ビット線６ｂに対する影響の
程度とを最も小さくかつほぼ等しくすることができる。
この結果、信号線３ａの影響により、ビット線６ａと相
補ビット線６ｂとの相対的な電位差が変化することを確
実に防止できる。

【００５３】（実施の形態２）図４は、本発明による半
導体装置の実施の形態２を示す部分拡大模式図である。
図５は、図４の線分Ｖ−Ｖにおける断面模式図である。
図４は図２に対応する。図５は図３に対応する。図４お
よび５を参照して、本発明による半導体装置の実施の形
態２を説明する。

【００５４】図４および５を参照して、半導体装置は基
本的には図１〜３に示した半導体装置と同様の構造を備
えるが、ビット線６ａおよび相補ビット線６ｂとワード
線７との位置関係、さらには信号線８ａ、８ｂのビット
線６ａおよび相補ビット線６ｂに対する配置が異なる。
すなわち、図４および５に示した半導体装置において
は、ワード線７がビット線６ａおよび相補ビット線６ｂ
よりも上層のレイヤに配置されている。そして、このビ
ット線６ａ、相補ビット線６ｂおよびワード線７よりも
上層に絶縁体９を介して信号線８ａ、８ｂが配置されて
いる。

【００５５】信号線８ａ、８ｂは、それぞれ相補ビット
線６ｂが延びる方向と同じ方向に延びるように配置され
ている。また、信号線８ａと信号線８ｂとは、それぞれ
を流れる電気信号の流れる方向が逆方向である（信号線
８ａと信号線８ｂとは互いに逆極性の信号線である）。
相補ビット線６ｂと信号線８ａとの水平方向の距離Ｌ１
と、相補ビット線６ｂと信号線８ｂとの水平方向の距離
Ｌ１とは等しくなっている。

【００５６】このようにすれば、機能ブロック２ｃ上に
重なるように信号線８ａ、８ｂを配置することができる
ので、本発明による半導体装置の実施の形態１と同様に
半導体装置１のサイズを小さくすることが可能になると
同時に、信号線８ａ、８ｂの配置の自由度を大きくする
ことができる。

【００５７】また、信号線８ａ、８ｂにおいて、互いに
逆極性の電気信号を伝送することにより、信号線８ａに
よる相補ビット線６ｂに対する影響と信号線８ｂによる
相補ビット線６ｂに対する影響とを互いに打消すことが
できる。また、相補ビット線６ｂと信号線８ａとの間の
距離Ｌ１と、相補ビット線６ｂと信号線８ｂとの間の距
離Ｌ１とは等しくなっていることから、ビット線６ｂに
おいては、信号線８ａ、８ｂのそれぞれからの影響を完
全に相殺することができる。この結果、信号線８ａ、８
ｂからの影響に起因する相補ビット線６ｂでのノイズの
発生を防止できる。このため、相補ビット線６ｂでのノ
イズに起因する機能ブロック２ｃにおける回路の誤動作
などを防止できる。

【００５８】また、このときビット線６ａと信号線８ａ
との水平方向における距離Ｌ２は、距離Ｌ１よりも大き
くなっている。この場合、信号線８ａ、８ｂとビット線
６ａとの間の距離を充分大きくできるので、この信号線
８ａ、８ｂによりビット線６ａにおいてノイズが発生す
ることを抑制できる。

【００５９】なお、ここでは相補ビット線６ｂを挟むよ
うに第１および第２の信号線としての信号線８ａ、８ｂ
を配置しているが、ビット線６ａを挟むように信号線８
ａ、８ｂを配置しても、ビット線６ａにおいてノイズの
発生を防止できる。

【００６０】（実施の形態３）図６は、本発明による半
導体装置の実施の形態３を示す部分拡大模式図である。
図７は、図６の線分ＶＩＩ−ＶＩＩにおける断面模式図
である。図６は図２に対応する。図７は図３に対応す
る。図６および７を参照して、本発明による半導体装置
の実施の形態３を説明する。

【００６１】図６および７を参照して、本発明による半
導体装置は、基本的には図１〜３に示した半導体装置と
同様の構造を備えるが、ビット線６ａおよび相補ビット
線６ｂと信号線８ｃ、８ｄとの間に絶縁体膜からなる配
線禁止層１０が形成されている点が異なる。信号線８は
ビット線６ａおよび相補ビット線６ｂとほぼ平行に伸び
るように形成されている。また、信号線８ｄは、信号線
８ｃの上層において、信号線８ｃの延びる方向とほぼ垂
直な方向に延びるように配置されている。配線禁止層１
０の厚みは、信号線８ｃ、８ｄがビット線６ａおよび相
補ビット線６ｂに対して影響を与えるいわゆるクロスト
ークなどの不良の発生を防止することが可能な十分な厚
みとなるように決定されている。

【００６２】このようにすれば、機能ブロック２ｃ上に
離隔層としての配線禁止層１０を介して重なるように信
号線８ｃ、８ｄを配置することができるので、信号線８
ｃ、８ｄの配置の自由度を大きくすることができるとと
もに、半導体装置１の占有面積（サイズ）を小さくする
ことが可能になる。

【００６３】また、配線禁止層１０が存在するので、信
号線８ｃ、８ｄとビット線６ａおよび相補ビット線６ｂ
との間の距離を充分大きくすることができる。このた
め、信号線８ｃ、８ｄの影響によりビット線６ａおよび
相補ビット線６ｂにノイズが発生することを抑制でき
る。したがって、上記ノイズに起因して機能ブロック２
ｃの回路が誤動作することを防止できる。

【００６４】図８は、本発明による半導体装置の実施の
形態３の変形例を説明するための部分拡大模式図であ
る。図９は、図８の線分ＩＸ−ＩＸにおける断面模式図
である。図８および９を参照して、本発明による半導体
装置の実施の形態３の変形例を説明する。

【００６５】図８および９を参照して、半導体装置は基
本的には図６および７に示した半導体装置と同様の構造
を備える。ただし、図８および９に示した半導体装置に
おいては、ワード線７がビット線６ａおよび相補ビット
線６ｂよりも上層に配置されている。また、配線禁止層
１０の上層においては、ワード線７と同じ方向に延びる
信号線８ｄが、ビット線６ａおよび相補ビット線６ｂと
同じ方向に延びる信号線８ｃよりも下層に配置されてい
る。

【００６６】このような半導体装置においても、図６お
よび７に示した半導体装置と同様の効果を得ることがで
きる。

【００６７】（実施の形態４）図１０は、本発明による
半導体装置の製造工程における配線レイアウト設計工程
を説明するためのフローチャートである。図１１は、図
１０に示した自動配置配線ツールを用いた配線レイアウ
ト工程を説明するためのフローチャートである。図１２
は、図１１に示したメモリセル上配線工程を説明するた
めのフローチャートである。図１３は、図１２に示した
ビット線と直交するように信号線を配置する工程を説明
するためのフローチャートである。図１４は、図１２に
示したワード線と直交するように信号線を配置する工程
を説明するためのフローチャートである。図１５は、配
線禁止層の上に信号線を配置する工程を説明するための
フローチャートである。図１０〜１５を参照して、本発
明による半導体装置の配線レイアウト設計方法を説明す
る。

【００６８】図１０を参照して、本発明による半導体装
置の製造工程における配線レイアウト設計工程では、ま
ず半導体装置の論理設計を行なう論理設計工程（Ｓ１０
０）を実施する。この論理設計工程（Ｓ１００）を実施
することにより、回路接続情報（Ｓ２００）が得られ
る。この回路接続情報（Ｓ２００）に基づいて、配線を
異なるレイヤへと展開する階層展開工程（Ｓ３００）が
実施される。階層展開工程（Ｓ３００）によりそれぞれ
のレイヤへと配線が割振られた後、この割振られた配線
の情報に基づいて、回路接続情報（Ｓ４００）が再度抽
出される。この回路接続情報（Ｓ４００）と、半導体装
置における配線のその他の構成情報である配線構成情報
（Ｓ５００）とに基づいて、自動配置配線ツールを用い
た配線レイアウト工程（Ｓ６００）が実施される。この
配線レイアウト工程（Ｓ６００）により配線のレイアウ
トが決定される。そして、この配線レイアウトの情報に
基づいて、半導体装置の製造工程における写真製版加工
工程に用いられるマスクを製造するためのマスク情報
（Ｓ７００）が得られる。このマスク情報（Ｓ７００）
に基づいて製造されたマスクを用いて、半導体基板上に
形成された導電体膜や絶縁体膜などに対して写真製版加
工を用いて所定のパターンを形成する。この結果、本発
明による半導体装置の実施の形態１〜３に示したような
半導体装置を得ることができる。

【００６９】図１１を参照して、図１０に示した自動配
置配線ツールを用いた配線レイアウト工程（Ｓ６００）
の内容を説明する。図１１を参照して、配線レイアウト
工程（Ｓ６００）では、まずメモリセル部である機能ブ
ロック２ｃなどの配置を決定する配置工程（Ｓ６１０）
を実施する。その後、それぞれの配線についての概略の
位置を決定する概略配線工程（Ｓ６２０）を実施する。

【００７０】次に、メモリセル部である機能ブロック２
ｃ上に信号線を配置するメモリセル上配線工程（Ｓ６３
０）を実施する。メモリセル上配線工程（Ｓ６３０）に
おいては、後述するように信号線の下層に位置するビッ
ト線とワード線との構造に対応してメモリセル上に位置
する信号線の配置を決定する。

【００７１】そして、メモリセル上配線工程（Ｓ６３
０）が終了した後、メモリセル上に配置された信号線お
よびその他の配線の位置情報などに基づいて、詳細配線
工程（Ｓ６４０）を実施する。詳細配線工程（Ｓ６４
０）の後、それぞれの配線が所定の接続状態を実現して
いるかどうかを確認する接続チェック工程（Ｓ６５０）
を実施する。このようにして、自動配置配線ツールを用
いた配線レイアウト工程（Ｓ６００）は実施される。

【００７２】ここで、図１０に示したメモリセル上配線
工程（Ｓ６３０）においては、図１２に示すように、ま
ずメモリセル上配線工程（Ｓ６３０）の処理を開始する
（Ｓ６３１）と、まずメモリセルにおけるビット線およ
びワード線の構成はどうなっているかどうかを判断する
工程（Ｓ６３２）が実施される。この工程（Ｓ６３２）
において、ビット線の方がワード線よりも上層に位置す
ると判断された場合、ビット線と直交するように信号線
を配置する工程（Ｓ６３３）が実施される。ビット線と
直交するように信号線を配置する工程（Ｓ６３３）で
は、図１３に示すように、まずビット線を認識する工程
（Ｓ６３３１）が実施される。このビット線を認識する
工程（Ｓ６３３１）では、図２および３に示したような
ビット線６ａおよび相補ビット線６ｂをそれぞれ認識す
る。その後、ビット線（ビット線６ａおよび相補ビット
線６ｂ）に対して直交するように信号線を配置する工程
（Ｓ６３３２）が実施される。

【００７３】このようにすれば、図１〜３に示した半導
体装置１およびその半導体装置の配線構造を容易に得る
ことができる。つまり、上記の配線レイアウト設計工程
を用いて製造される半導体装置のサイズを小さくすると
同時に、ビット線および相補ビット線でのノイズの発生
を抑制できる。

【００７４】なお、ビット線に対して直交するように信
号線を配置する工程（Ｓ６３３２）では、図２に示した
ようにビット線６ａと信号線３ａとの重なり領域２３ａ
の面積と、相補ビット線６ｂと信号線３ａとの重なり領
域２３ｂとがほぼ等しくなるように、信号線を配置する
ことが好ましい。このようにすれば、信号線３ａにより
ビット線６ａと相補ビット線６ｂとの間の相対的な電位
差が変動することを確実に防止できる。

【００７５】また、上記判断する工程（Ｓ６３２）にお
いて、ワード線よりもビット線の方が下層に位置すると
判断された場合、ワード線と直交するように信号線を配
置する工程（Ｓ６３４）が実施される。このワード線と
直交するように信号線を配置する工程（Ｓ６３４）にお
いては、図１４に示すように、ビット線を認識する工程
（Ｓ６３４１）がまず実施される。その後、ワード線上
において、ビット線と平行に第１の信号線を配置する工
程（Ｓ６３４２）を実施する。その後、当該ビット線か
ら見て第１の信号線とは反対側の領域に第２の信号線を
配置する工程（Ｓ６３４３）を実施する。このとき、第
２の信号線は、第１の信号線と同様にビット線とほぼ平
行に延びるように配置される。また、ビット線から第１
の信号線までの距離と、ビット線から第２の信号線まで
の距離とを等しく設定することが好ましい。

【００７６】このようにすれば、図４および５に示した
半導体装置１およびその半導体装置の配線構造を容易に
得ることができる。そして、上記の配線レイアウト設計
工程を用いて製造される半導体装置のサイズを小さくす
ると同時に、相補ビット線でのノイズの発生を抑制でき
る。

【００７７】また、図１２に示した判断する工程（Ｓ６
３２）において、ビット線とワード線とのいずれか上層
に位置する一方と直交するように信号線を配置しようと
しても、周辺チャネル状況によりそのような信号線の配
置が実現不可能な場合には、その他の場合として、配線
禁止層の上に信号線を配置する工程（Ｓ６３５）が実施
される。この配線禁止層の上に信号線を配置する工程
（Ｓ６３５）においては、図１５に示すように、まずビ
ット線を認識する工程（Ｓ６３５１）が実施される。そ
の後、ビット線およびワード線の上に配線禁止層を配置
する工程（Ｓ６３５２）が実施される。その後、配線禁
止層上に信号線を配置する工程（Ｓ６３５３）が実施さ
れる。

【００７８】このようにすれば、図６および７に示した
半導体装置１およびその半導体装置の配線構造を容易に
得ることができる。

【００７９】以上のように、ビット線およびワード線と
いった下層構造に対応するように信号線を配置すること
により、メモリセル上配線工程が終了する（Ｓ６３
６）。

【００８０】ここで、上述のような配線レイアウトを行
なう自動配置配線ツールプログラムは、ＣＤ−ＲＯＭな
どのコンピュータ読取可能な記録媒体に記録される。そ
して、コンピュータにこのＣＤ−ＲＯＭ２１から自動配
置配線ツールプログラムをコンピュータへとインストー
ルすることにより、半導体設計装置２２を実現すること
ができる。図１６は、本発明による配線レイアウト設計
方法を実施する配線レイアウト設計装置を構成するコン
ピュータの一般的な構成を示すブロック図である。図１
６を参照して、本発明による半導体設計装置２２を説明
する。

【００８１】図１６を参照して、半導体設計装置２２
は、ＣＲＴ（Cathode Ray Tube）や液晶表示装置などの
ディスプレイ１１と、中央処理装置（ＣＰＵ）１２と、
リードオンリメモリ（ＲＯＭ）１３と、ランダムアクセ
スメモリ（ＲＡＭ）１４と、ハードディスク（ＨＤ）１
５と、キーボード１６と、マウス１７と、ＣＤ−ＲＯＭ
ドライブ１８と、プリンタ１９とを備える。ＲＯＭ１
３、ＲＡＭ１４およびハードディスク１５が記憶装置と
して機能し、キーボード１６およびマウス１７が入力装
置として機能し、ディスプレイ１１およびプリンタ１９
が出力装置として機能する。これらは相互にバス２０に
より接続されている。

【００８２】ＣＤ−ＲＯＭ２１には、上述のように本発
明による配線レイアウト設計方法を実施する自動配置配
線ツールプログラムが記録されている。このＣＤ−ＲＯ
Ｍ２１をＣＤ−ＲＯＭドライブ１８に装着し、自動配置
配線ツールプログラムをハードディスク１５にインスト
ールすると、このコンピュータ装置は半導体設計装置と
して機能する。なお、ここでは記録媒体としてＣＤ−Ｒ
ＯＭ２１を用いているが、これに代えて光磁気（ＭＯ）
ディスクやフロッピー（Ｒ）ディスクなどの記録媒体を
用いることもできる。また、通常は自動配置配線ツール
プログラムを動作可能にするためのオペレーティングシ
ステム（ＯＳ）がハードディスク１５に予めインストー
ルされている。

【００８３】このような半導体設計装置２２を用いれ
ば、本発明の実施の形態１〜３に示したような半導体装
置を容易に製造することができる。

【００８４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【００８５】

【発明の効果】本発明によれば、ノイズなどの発生を防
止しながら半導体装置の機能ブロック上に信号線を配置
できるので、半導体装置の微細化を図ることができると
ともに、このような半導体装置の製造方法に適用可能な
配線方法および配線装置を得ることができる。

【図面の簡単な説明】

【図１】 本発明による半導体装置の実施の形態１を示
す模式図である。

【図２】 図１に示した半導体装置の部分拡大模式図で
ある。

【図３】 図２の線分ＩＩＩ−ＩＩＩにおける断面模式
図である。

【図４】 本発明による半導体装置の実施の形態２を示
す部分拡大模式図である。

【図５】 図４の線分Ｖ−Ｖにおける断面模式図であ
る。

【図６】 本発明による半導体装置の実施の形態３を示
す部分拡大模式図である。

【図７】 図６の線分ＶＩＩ−ＶＩＩにおける断面模式
図である。

【図８】 本発明による半導体装置の実施の形態３の変
形例を説明するための部分拡大模式図である。

【図９】 図８の線分ＩＸ−ＩＸにおける断面模式図で
ある。

【図１０】 本発明による半導体装置の製造工程におけ
る配線レイアウト設計工程を説明するためのフローチャ
ートである。

【図１１】 図１０に示した自動配置配線ツールを用い
た配線レイアウト工程を説明するためのフローチャート
である。

【図１２】 図１１に示したメモリセル上配線工程を説
明するためのフローチャートである。

【図１３】 図１２に示したビット線と直交するように
信号線を配置する工程を説明するためのフローチャート
である。

【図１４】 図１２に示したワード線と直交するように
信号線を配置する工程を説明するためのフローチャート
である。

【図１５】 配線禁止層の上に信号線を配置する工程を
説明するためのフローチャートである。

【図１６】 本発明による配線レイアウト設計方法を実
施する配線レイアウト設計装置を構成するコンピュータ
の一般的な構成を示すブロック図である。

【図１７】 従来の半導体装置を示す模式図である。

【符号の説明】

１ 半導体装置、２ａ〜２ｃ 機能ブロック、３ａ，３
ｂ，８ａ〜８ｄ 信号線、４ａ，４ｂ 電極パッド、５
周辺チャネル領域、６ａ ビット線、６ｂ相補ビット
線、７ ワード線、９ 絶縁体、１０ 配線禁止層、１
１ ディスプレイ、１２ ＣＰＵ、１３ ＲＯＭ、１４
ＲＡＭ、１５ ＨＤ、１６ キーボード、１７ マウ
ス、１８ ＣＤ−ＲＯＭドライブ、１９ プリンタ、２
０ バス、２１ ＣＤ−ＲＯＭ、２２ 半導体設計装
置、２３ａ，２３ｂ 重なり領域。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 UU04 VV16 XX00 XX03 5F038 BH19 CD05 CD13 DF05 DF11 EZ09 EZ20 5F064 AA06 BB02 BB13 DD02 DD04 EE02 EE16 EE24 EE26 EE43 EE46 HH02 HH06 HH13 HH14 5F083 BS00 GA12 KA17 LA12 ZA12

Claims (13)

【特許請求の範囲】
1. 【請求項１】 第１および第２の機能ブロックと、 前記第２の機能ブロックから伸びる信号線とを備え、 前記第１の機能ブロックは、 ビット線と、 前記ビット線の延びる方向とほぼ同じ方向に延在する相
   補ビット線とを含み、 前記信号線は、前記ビット線および前記相補ビット線と
   絶縁体を介して交差するように配置されている、半導体
   装置。
2. 【請求項２】 前記信号線と前記ビット線との重なり領
   域の面積が、前記信号線と前記相補ビット線との重なり
   領域の面積とほぼ等しくなるように、前記信号線が配置
   されている、請求項１に記載の半導体装置。
3. 【請求項３】 前記ビット線および前記相補ビット線の
   延びる方向に対してほぼ垂直な方向に延在するように、
   前記信号線が配置されている、請求項１または２に記載
   の半導体装置。
4. 【請求項４】 第１および第２の機能ブロックと、 前記第２の機能ブロックから伸びる第１および第２の信
   号線とを備え、 前記第１の機能ブロックはビット線を含み、 前記第１の信号線は、前記第１の機能ブロックと重なる
   領域において前記ビット線の延びる方向とほぼ同じ方向
   に延在するように配置され、 前記第２の信号線は、前記第１の機能ブロックと重なる
   領域において、前記ビット線から見て前記第１の信号線
   と反対側に位置する領域に形成され、前記第１の信号線
   が伸びる方向とほぼ同じ方向に延在するように配置され
   ている、半導体装置。
5. 【請求項５】 前記第１の信号線と前記ビット線との間
   の距離は、前記第２の信号線と前記ビット線との間の距
   離と等しい、請求項４に記載の半導体装置。
6. 【請求項６】 ビット線を含む第１の機能ブロックと、 前記ビット線上に配置された離隔層と、 第２の機能ブロックと、 前記第２の機能ブロックから、前記第１の機能ブロック
   と重なる領域であって前記離隔層上の領域にまで延在す
   るように形成された信号線とを備える、半導体装置。
7. 【請求項７】 半導体装置の第１の機能ブロックパター
   ンおよび第２の機能ブロックパターンを配置する工程を
   備え、前記第１の機能ブロックパターンは、ビット線パ
   ターンと、前記ビット線パターンの延びる方向とほぼ同
   じ方向に延在する相補ビット線パターンとを含み、さら
   に、 前記ビット線パターンと前記相補ビット線パターンとの
   位置データを認識する工程と、 前記認識された位置データに基づいて、前記ビット線パ
   ターンおよび相補ビット線パターンと交差するように、
   前記第２の機能ブロックパターンから伸びる信号線パタ
   ーンを配置する配線工程とを備える、配線方法。
8. 【請求項８】 前記配線工程では、前記信号線パターン
   と前記ビット線パターンとの重なり領域の面積が、前記
   信号線パターンと前記相補ビット線パターンとの重なり
   領域の面積とほぼ等しくなるように、前記信号線パター
   ンを配置する、請求項７に記載の配線方法。
9. 【請求項９】 前記配線工程では、前記ビット線パター
   ンおよび前記相補ビット線パターンの延びる方向に対し
   てほぼ垂直な方向に延在するように、前記信号線パター
   ンを配置する、請求項７または８に記載の配線方法。
10. 【請求項１０】 半導体装置の第１の機能ブロックパタ
    ーンおよび第２の機能ブロックパターンを配置する工程
    を備え、前記第１の機能ブロックパターンはビット線パ
    ターンを含み、さらに、 前記ビット線パターンの位置データを認識する工程と、 前記認識された位置データに基づいて、前記ビット線パ
    ターンの延びる方向とほぼ同じ方向に延在するように、
    前記第２の機能ブロックパターンから伸びる第１の信号
    線パターンを配置するとともに、前記ビット線パターン
    から見て前記第１の信号線パターンと反対側に位置する
    領域に形成され、前記第１の信号線パターンが伸びる方
    向とほぼ同じ方向に延在し、前記第１の信号線パターン
    により規定される第１の信号線に流れる電気信号とは反
    対の極性である電機信号が流れる第２の信号線を規定す
    る第２の信号線パターンを配置する配線工程とを備え
    る、配線方法。
11. 【請求項１１】 前記配線工程において、前記第１の信
    号線パターンと前記ビット線パターンとの間の距離は、
    前記第２の信号線パターンと前記ビット線パターンとの
    間の距離と等しくなるように、前記第１および第２の信
    号線パターンが配置されている、請求項１０に記載の配
    線方法。
12. 【請求項１２】 半導体装置の第１の機能ブロックパタ
    ーンおよび第２の機能ブロックパターンを配置する工程
    を備え、前記第１の機能ブロックパターンはビット線パ
    ターンを含み、さらに、 前記ビット線パターンの位置データを認識する工程と、 前記認識された位置データに基づいて、前記ビット線パ
    ターンと重なる領域に離隔層パターンを配置するととも
    に、前記離隔層パターン上に配置され、前記第２の機能
    ブロックパターンから伸びる信号線パターンを配置する
    配線工程とを備える、配線方法。
13. 【請求項１３】 請求項７〜１２に記載の配線方法を実
    施する配線装置。