JP2002353330A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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JP2002353330A
JP2002353330A JP2001157731A JP2001157731A JP2002353330A JP 2002353330 A JP2002353330 A JP 2002353330A JP 2001157731 A JP2001157731 A JP 2001157731A JP 2001157731 A JP2001157731 A JP 2001157731A JP 2002353330 A JP2002353330 A JP 2002353330A
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JP
Japan
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region
gate electrode
drain region
source region
mask layer
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Application number
JP2001157731A
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Japanese (ja)
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Satoshi Ohira
聡 大平
Ryuichiro Abe
竜一郎 阿部
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Denso Corp
Original Assignee
Denso Corp
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Publication date
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

PROBLEM TO BE SOLVED: To enable the reduction of contact resistance and the reduction of leakage current in a contact hole, and further to enable electrostatic discharge breakdown resistance to be secured. SOLUTION: In a MOS transistor having a salicide structure, a silicide film 9a to 9c is formed on a surface of a gate electrode 7a, a source region 4a, and a drain region 5b. In a MOS transistor having a nonsalicide structure, a silicide film 9d, 9e is formed only at a portion corresponding to the contact hole on a surface of a gate electrode 7b, a source region 4b, and the drain region 5b.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体基板にMO
Sトランジスタを形成する半導体装置及びその製造方法
に関するものである。
BACKGROUND OF THE INVENTION The present invention relates to an MO
The present invention relates to a semiconductor device for forming an S transistor and a method for manufacturing the same.

【0002】[0002]

【従来の技術】従来より、LSIにおいて、回路素子の
高速化の要望からMOSトランジスタのゲート電極、ソ
ース領域およびドレイン領域をシリサイド化すること
で、配線抵抗を低減するサリサイド構造が知られている
が、例えば静電破壊防止のための保護回路に使用される
MOSトランジスタ等のように、LSIに備えられるす
べてのMOSトランジスタにおいて配線抵抗を低減する
ことが好ましいわけではない。このことから、特開平1
2−40819号公報において、イオン注入を先に行っ
たシリサイド化させない領域では酸化速度が異なること
を利用し、形成される酸化膜の膜厚差によりシリサイド
化する領域とそうでない領域とを作り分ける方法、つま
り、サリサイド構造のMOSトランジスタとサリサイド
構造としないMOSトランジスタ(以下、非サリサイド
構造のMOSトランジスタという)とを同時に形成する
方法が提案されている。
2. Description of the Related Art Conventionally, a salicide structure has been known in an LSI in which a gate electrode, a source region, and a drain region of a MOS transistor are silicided to reduce wiring resistance due to a demand for high-speed circuit elements. For example, it is not preferable to reduce the wiring resistance in all MOS transistors provided in an LSI, such as a MOS transistor used in a protection circuit for preventing electrostatic breakdown. From this, Japanese Patent Application Laid-Open
In Japanese Patent Application Laid-Open No. 2-40819, utilizing the fact that the oxidation rate is different in a region where silicidation has not been performed first, regions where silicidation is not performed and regions where silicidation is not performed are determined by a difference in thickness of an oxide film to be formed. A method has been proposed in which a salicide structure MOS transistor and a non-salicide structure MOS transistor (hereinafter referred to as a non-salicide structure MOS transistor) are simultaneously formed.

【0003】[0003]

【発明が解決しようとする課題】しかしながら、上記公
報に示される半導体装置の製造方法によると、非サリサ
イド構造のMOSトランジスタのソース領域およびドレ
イン領域には、配線部との接続部位となるコンタクトホ
ールにおいてもシリサイドが形成されないことになるた
め、コンタクト抵抗が高くなるという問題を発生させる
と共に、コンタクトホールにおけるリーク電流が増大す
るという問題を発生させる。
However, according to the method of manufacturing a semiconductor device disclosed in the above publication, the source region and the drain region of a MOS transistor having a non-salicide structure have a contact hole serving as a connection portion with a wiring portion. Also, since silicide is not formed, the problem that the contact resistance is increased and the problem that the leak current in the contact hole is increased occur.

【0004】また、シリサイド化しないのはソース領域
およびドレイン領域のみで、ゲート電極にはシリサイド
が形成されることになるため、MOSトランジスタを静
電破壊防止のための保護回路に使用した際に、静電破壊
の耐圧が低下してしまうという問題を発生させる。な
お、この耐圧低下を回路の工夫によって回避することが
可能であるが、保護回路が複雑になりチップサイズを増
大させてしまうことから好ましくない。
Since only the source region and the drain region are not silicided and silicide is formed on the gate electrode, when a MOS transistor is used in a protection circuit for preventing electrostatic breakdown, This causes a problem that the breakdown voltage of the electrostatic breakdown is reduced. Although it is possible to avoid this reduction in breakdown voltage by devising the circuit, it is not preferable because the protection circuit becomes complicated and the chip size increases.

【0005】本発明は上記点に鑑みて、コンタクト抵抗
の低減及びコンタクトホールにおけるリーク電流の低減
が図れる半導体装置及びその製造方法を提供することを
目的とする。さらに、静電破壊耐圧を確保できる半導体
装置及びその製造方法を提供することを目的とする。
SUMMARY OF THE INVENTION In view of the foregoing, it is an object of the present invention to provide a semiconductor device capable of reducing contact resistance and reducing leakage current in a contact hole and a method of manufacturing the same. Further, it is another object of the present invention to provide a semiconductor device and a method for manufacturing the same, which can ensure a withstand voltage against electrostatic breakdown.

【0006】[0006]

【課題を解決するための手段】上記目的を達成するた
め、請求項1に記載の発明では、第1導電型の半導体層
(2)を備えた半導体基板(1)と、半導体層の表層部
において互いに離間するように形成された第2導電型の
ソース領域(4a、4b)及びドレイン領域(5a、5
b)と、ソース領域とドレイン領域の間をチャネル領域
とし、該チャネル領域の上に形成されたゲート絶縁膜
(6a、6b)と、ゲート絶縁膜の上に形成されたゲー
ト電極(7a、7b)と、ゲート電極、ソース領域及び
ドレイン領域を含む半導体基板の上に形成された層間絶
縁膜(10)と、層間絶縁膜に形成され、ゲート電極、
ソース領域又はドレイン領域に連通するコンタクトホー
ルと、コンタクトホールを通じてゲート電極、ソース領
域又はドレイン領域と電気的接続が成された配線部(1
1、12)とを有してなる複数のMOSトランジスタを
備えた半導体装置において、複数のMOSトランジスタ
のうちの一部は、ゲート電極、ソース領域及びドレイン
領域の表面にシリサイド膜(9a〜9c)が形成され、
一部とは異なるMOSトランジスタは、ソース領域及び
ドレイン領域の表面においてコンタクトホールと対応す
る部位にのみシリサイド膜(9d、9e)が形成されて
いることを特徴としている。
In order to achieve the above object, according to the first aspect of the present invention, a semiconductor substrate (1) having a semiconductor layer (2) of a first conductivity type and a surface layer portion of the semiconductor layer are provided. The source region (4a, 4b) and the drain region (5a, 5a, 5a, 5b) of the second conductivity type formed so as to be separated from each other
b), a channel region between the source region and the drain region, a gate insulating film (6a, 6b) formed on the channel region, and a gate electrode (7a, 7b) formed on the gate insulating film. ), An interlayer insulating film (10) formed on a semiconductor substrate including a gate electrode, a source region and a drain region, and a gate electrode formed on the interlayer insulating film.
A contact hole communicating with the source region or the drain region, and a wiring portion (1) electrically connected to the gate electrode, the source region, or the drain region through the contact hole.
1, 12), a part of the plurality of MOS transistors has a silicide film (9a to 9c) on the surface of the gate electrode, the source region and the drain region. Is formed,
A MOS transistor different from a part thereof is characterized in that silicide films (9d, 9e) are formed only in portions corresponding to contact holes on the surfaces of a source region and a drain region.

【0007】このように、サリサイド構造とするMOS
トランジスタに関してはゲート電極、ソース領域及びド
レイン領域の表面にシリサイド膜を形成し、非サリサイ
ド構造とするMOSトランジスタに関してはソース領域
及びドレイン領域の表面においてコンタクトホールに対
応する部位のみにシリサイド膜を形成した構成としてい
る。このため、コンタクト抵抗の低減及びコンタクトホ
ールにおけるリーク電流の低減を図ることが可能とな
る。
As described above, the MOS having the salicide structure
For the transistor, a silicide film was formed on the surface of the gate electrode, the source region and the drain region, and for the MOS transistor having a non-salicide structure, the silicide film was formed only on the portion corresponding to the contact hole on the surface of the source and drain regions. It has a configuration. Therefore, it is possible to reduce the contact resistance and the leakage current in the contact hole.

【0008】請求項2に記載の発明では、一部とは異な
るMOSトランジスタには、ゲート電極の表面にシリサ
イド膜が形成されていないことを特徴としている。この
ように、非サリサイド構造とするMOSトランジスタに
関してゲート電極の表面にシリサイド膜が形成されない
ようにすれば、静電破壊耐圧を確保することが可能とな
る。なお、ゲート電極の表面のうちコンタクトホールと
対応する位置にのみシリサイド膜が形成されていても、
形成されていない領域で静電破壊耐圧を確保することが
可能である。
[0008] The invention according to claim 2 is characterized in that a MOS transistor different from a part does not have a silicide film formed on the surface of a gate electrode. As described above, if the silicide film is not formed on the surface of the gate electrode for the MOS transistor having the non-salicide structure, it is possible to secure the electrostatic breakdown voltage. Note that even if the silicide film is formed only at the position corresponding to the contact hole on the surface of the gate electrode,
It is possible to ensure the electrostatic breakdown voltage in the region where the electrostatic breakdown is not formed.

【0009】請求項4に記載の発明では、一部とは異な
るMOSトランジスタが形成された領域では、ドレイン
領域側において、ゲート電極の表面のうちゲート幅の1
/2以上の領域がマスク層で覆われていることを特徴と
している。このようにすれば、ドレイン領域側において
ゲート電極の表面にシリサイド膜が形成されないことか
ら、静電破壊耐量を向上させることができ、さらに、ソ
ース領域側においてはシリサイド膜が形成されているこ
とから低抵抗化でき、高い電流能力を確保することが可
能となる。
According to the fourth aspect of the present invention, in a region where a MOS transistor different from a part is formed, one side of a gate width of a surface of a gate electrode is closer to a drain region side.
/ 2 or more regions are covered with a mask layer. With this configuration, since the silicide film is not formed on the surface of the gate electrode on the drain region side, the electrostatic breakdown resistance can be improved, and further, since the silicide film is formed on the source region side. The resistance can be reduced, and a high current capability can be secured.

【0010】請求項5に記載の発明では、一部とは異な
るMOSトランジスタが形成された領域では、該MOS
トランジスタのドレイン領域のコンタクト電極部からゲ
ート電極の中央までの距離が、ソース領域のコンタクト
電極部からゲート電極の中央までの距離よりも長くなっ
ていることを特徴としている。
According to the fifth aspect of the present invention, in a region where a different MOS transistor is formed,
The distance from the contact electrode portion in the drain region of the transistor to the center of the gate electrode is longer than the distance from the contact electrode portion in the source region to the center of the gate electrode.

【0011】このような構成とすれば、ドレイン領域の
コンタクト電極部からゲート電極までとなるドレイン側
の抵抗Rdrainがソース領域のコンタクト電極部か
らゲート電極までとなるソース側の抵抗Rsource
よりも大きくなるようにできる。これにより、ドレイン
領域側から入力される静電サージに対し、さらに静電耐
圧を向上させることができる。
With such a configuration, the drain-side resistance Rdrain from the contact electrode portion of the drain region to the gate electrode is equal to the source-side resistance Rsource from the contact electrode portion of the source region to the gate electrode.
Can be larger than Thereby, the electrostatic withstand voltage against the electrostatic surge input from the drain region side can be further improved.

【0012】請求項6乃至9に記載の発明は、請求項1
乃至5に記載の半導体装置の製造方法に関する。請求項
6に記載の発明では、ゲート電極、ソース領域及びドレ
イン領域を含む半導体基板の表面にマスク層(13)を
配置する工程と、マスク層をエッチングすることで、複
数のMOSトランジスタのうちの一部が形成された領域
においてマスク層を除去すると共に、一部とは異なるM
OSトランジスタが形成された領域のうちコンタクトホ
ールと対応する部位においてマスク層を除去する工程
と、マスク層をマスクとした状態でシリサイド化させる
ことにより、ゲート電極、ソース領域及びドレイン領域
の露出部分にシリサイド膜(9a〜9e)を形成する工
程とを含んでいることを特徴としている。この製造方法
により、請求項1に記載の半導体装置を製造できる。
[0012] The invention according to claims 6 to 9 is the first invention.
The present invention relates to a method for manufacturing a semiconductor device according to any one of Items 1 to 5. According to the sixth aspect of the present invention, the step of arranging the mask layer (13) on the surface of the semiconductor substrate including the gate electrode, the source region and the drain region, and the step of etching the mask layer make the plurality of MOS transistors out of the plurality of MOS transistors. The mask layer is removed in a region where a part is formed, and M
A step of removing the mask layer in a region corresponding to the contact hole in the region where the OS transistor is formed, and forming silicide with the mask layer used as a mask, thereby exposing the gate electrode, the source region, and the drain region to the exposed portions. Forming silicide films (9a to 9e). According to this manufacturing method, the semiconductor device according to the first aspect can be manufactured.

【0013】請求項7に記載の発明では、マスク層を配
置する工程では、マスク層の厚みを200Å以上に設定
することを特徴としている。このようにすることで、シ
リサイド膜を形成したくない部位にもシリサイド膜が形
成されてしまうことを防止することができる。
According to a seventh aspect of the present invention, in the step of disposing the mask layer, the thickness of the mask layer is set to 200 ° or more. By doing so, it is possible to prevent the formation of the silicide film even in the region where the silicide film is not desired to be formed.

【0014】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
The reference numerals in the parentheses of the above means indicate the correspondence with the specific means described in the embodiments described later.

【0015】[0015]

【発明の実施の形態】(第1実施形態)図1に、本発明
の一実施形態を適用した半導体装置の断面構成を示す。
以下、この図に基づいて半導体装置の構成についての説
明を行う。
(First Embodiment) FIG. 1 shows a cross-sectional structure of a semiconductor device to which one embodiment of the present invention is applied.
Hereinafter, the configuration of the semiconductor device will be described with reference to FIG.

【0016】図1に示すように、シリコン基板1にはp
型ウェル層2が形成されている。このp型ウェル層2に
はトレンチ3aが形成されていると共に、このトレンチ
3a内が絶縁膜3bで埋め込まれ、STI構造が形成さ
れている。このSTI構造によって各素子間の素子分離
が成されている。そして、STI構造によって分離され
た一方の素子形成領域(紙面左側)には、サリサイド構
造のMOSトランジスタが形成され、他方の素子形成領
域(紙面右側)には、非サリサイド構造のMOSトラン
ジスタが形成されている。
As shown in FIG. 1, the silicon substrate 1 has p
A mold well layer 2 is formed. A trench 3a is formed in the p-type well layer 2, and the inside of the trench 3a is filled with an insulating film 3b to form an STI structure. The STI structure achieves element isolation between the elements. Then, a salicide structure MOS transistor is formed in one element formation region (left side in the drawing) separated by the STI structure, and a non-salicide structure MOS transistor is formed in the other element formation region (right side in the drawing). ing.

【0017】サリサイド構造のMOSトランジスタに
は、シリコン基板1の表層部において互いが離間するよ
うに形成されたソース領域4a及びドレイン領域5a
と、ソース領域4aとドレイン領域5aとの間に構成さ
れるチャネル領域の上に形成されたゲート酸化膜6a
と、ゲート酸化膜6aの上に形成されたゲート電極7a
と、ゲート電極7aの側壁に形成されたサイドウォール
8aとが備えられている。そして、ゲート電極7a、ソ
ース領域4a及びドレイン領域5aの表面にシリサイド
膜9a〜9cが形成された構造を成し、各シリサイド膜
9a〜9bを介して、層間絶縁膜10に形成されたコン
タクトホール内のWプラグ11及び層間絶縁膜10上の
Al配線12からなる配線部との電気的接続が成された
構成となっている。
In the salicide structure MOS transistor, a source region 4a and a drain region 5a are formed in the surface layer of the silicon substrate 1 so as to be separated from each other.
And a gate oxide film 6a formed on a channel region formed between source region 4a and drain region 5a.
And a gate electrode 7a formed on gate oxide film 6a
And a side wall 8a formed on the side wall of the gate electrode 7a. A silicide film 9a to 9c is formed on the surface of the gate electrode 7a, the source region 4a, and the drain region 5a. The electrical connection is made with the W plug 11 in the inside and the wiring portion composed of the Al wiring 12 on the interlayer insulating film 10.

【0018】一方、非サリサイド構造のMOSトランジ
スタは、シリコン基板1の表層部において互いが離間す
るように形成されたソース領域4b及びドレイン領域5
bと、ソース領域4bとドレイン領域5bとの間に構成
されるチャネル領域の上に形成されたゲート酸化膜6b
と、ゲート酸化膜6bの上に形成されたゲート電極7b
と、ゲート電極7bの側壁に形成されたサイドウォール
8bとが備えられている。また、非サリサイド構造とさ
れる領域のうち層間絶縁膜10に形成されたコンタクト
ホールと対応する領域以外はマスク層となる酸化膜13
で覆われている。そして、ゲート電極7b、ソース領域
4b及びドレイン領域5bの表面のうち層間絶縁膜10
に形成されたコンタクトホールに対応する領域にはシリ
サイド膜9d、9eが形成された構造となっている。つ
まり、ゲート電極7b、ソース領域4a及びドレイン領
域5bは、コンタクトホールに対応する部位のみに形成
されたシリサイド膜9d、9eを介して配線部と電気的
接続が成された構成となっている。なお、図1に示す断
面においてはゲート電極7bに形成されたシリサイド膜
が表れないが、別断面においてシリサイド膜が形成され
ている。
On the other hand, the MOS transistor having the non-salicide structure has a source region 4b and a drain region 5 which are formed in the surface layer of the silicon substrate 1 so as to be separated from each other.
and a gate oxide film 6b formed on a channel region formed between the source region 4b and the drain region 5b.
And a gate electrode 7b formed on the gate oxide film 6b
And a side wall 8b formed on the side wall of the gate electrode 7b. In the region having the non-salicide structure, the region other than the region corresponding to the contact hole formed in the interlayer insulating film 10 is an oxide film 13 serving as a mask layer.
Covered with. Then, among the surfaces of the gate electrode 7b, the source region 4b and the drain region 5b, the interlayer insulating film 10
Has a structure in which silicide films 9d and 9e are formed in a region corresponding to the contact hole formed. That is, the gate electrode 7b, the source region 4a, and the drain region 5b are configured to be electrically connected to the wiring portion through the silicide films 9d and 9e formed only at the portions corresponding to the contact holes. Although the silicide film formed on the gate electrode 7b does not appear in the cross section shown in FIG. 1, a silicide film is formed in another cross section.

【0019】また、非サリサイド構造のMOSトランジ
スタは、ドレイン領域5bのコンタクト電極部となるサ
リサイド膜9eからゲート電極7bの中央までの距離
が、ソース領域4bのコンタクト電極部となるサリサイ
ド膜9dからゲート電極7bの中央までの距離よりも長
くされている。
In the MOS transistor having a non-salicide structure, the distance from the salicide film 9e, which is a contact electrode portion of the drain region 5b, to the center of the gate electrode 7b is equal to the distance from the salicide film 9d, which is a contact electrode portion of the source region 4b, to the gate. It is longer than the distance to the center of the electrode 7b.

【0020】このような構成により、サリサイド膜9e
からゲート電極7eまでとなるドレイン側の抵抗Rdr
ainがサリサイド膜9dからゲート電極7bまでとな
るソース側の抵抗Rsourceよりも大きくなるよう
にできる。これにより、ドレイン領域5b側から入力さ
れる静電サージに対し、さらに静電耐圧を向上させるこ
とができる。
With such a configuration, the salicide film 9e is formed.
From the drain to the gate electrode 7e.
ain can be greater than the source-side resistance Rsource from the salicide film 9d to the gate electrode 7b. Thereby, the electrostatic withstand voltage against the electrostatic surge input from the drain region 5b side can be further improved.

【0021】次に、図1に示す半導体装置の製造工程を
図2〜図4に示し、これらの図に基づいて半導体装置の
製造方法についての説明を行う。
Next, the manufacturing steps of the semiconductor device shown in FIG. 1 are shown in FIGS. 2 to 4, and a method of manufacturing the semiconductor device will be described with reference to these drawings.

【0022】〔図2(a)に示す工程〕まず、p型ウェ
ル層2が形成されたのシリコン基板1を用意する。次
に、シリコン基板1に対して周知のSTI構造の形成工
程を行うことで、トレンチ3aを形成すると共にトレン
チ3a内を絶縁膜3bで埋め込む。その後、シリコン基
板1の表面を熱酸化することでゲート酸化膜6a、6b
を形成したのち、ゲート酸化膜6a、6bの上にポリシ
リコン層を成膜すると共に、そのポリシリコン層をパタ
ーニングすることでゲート電極7a、7bを形成する。
[Step shown in FIG. 2A] First, a silicon substrate 1 on which a p-type well layer 2 is formed is prepared. Next, a well-known STI structure forming process is performed on the silicon substrate 1 to form the trench 3a and fill the trench 3a with an insulating film 3b. Thereafter, the surface of the silicon substrate 1 is thermally oxidized to form the gate oxide films 6a and 6b.
Is formed, a polysilicon layer is formed on the gate oxide films 6a and 6b, and the polysilicon layers are patterned to form gate electrodes 7a and 7b.

【0023】次に、CVD法によりウェハ表面全面にT
EOS膜等の絶縁膜を堆積したのち、RIE法による異
方性イッチにて絶縁膜をエッチバックし、ゲート電極7
a、7bの側面にサイドウォール8a、8bを形成す
る。その後、スルー膜を形成したのち、n型不純物をイ
オン注入することでソース領域4a、4b及びドレイン
領域5a、5bを形成する。これにより、サリサイド構
造とする領域、非サリサイド構造とする領域の双方にM
OSトランジスタが形成される。
Next, T is applied to the entire surface of the wafer by CVD.
After depositing an insulating film such as an EOS film, the insulating film is etched back by an anisotropic
Side walls 8a and 8b are formed on the side surfaces of a and 7b. Thereafter, after forming a through film, source regions 4a and 4b and drain regions 5a and 5b are formed by ion-implanting n-type impurities. Thereby, both the region having the salicide structure and the region having the non-salicide structure have M
An OS transistor is formed.

【0024】〔図2(b)に示す工程〕ウェハ表面全面
に酸化膜13を堆積させる。このときの酸化膜13の膜
厚が薄すぎると、この後の処理においてシリサイド化さ
れてしまい、シリサイド膜を形成したくない部位にもシ
リサイド膜が形成されてしまうことになるため、酸化膜
13の膜厚を200Å以上とする。
[Step shown in FIG. 2B] An oxide film 13 is deposited on the entire surface of the wafer. If the thickness of the oxide film 13 at this time is too small, the oxide film 13 will be silicided in the subsequent processing, and a silicide film will be formed even in a region where the silicide film is not desired to be formed. Has a thickness of 200 ° or more.

【0025】〔図2(c)に示す工程〕ウェハ表面全面
にレジスト14を堆積させたのち、フォトリソグラフィ
によりレジスト14のうち不要部分を除去する。具体的
には、シリサイド化したくない領域にレジストが残るよ
うに、サリサイド構造とする領域と、非サリサイド構造
とする領域のうち上述した層間絶縁膜10に形成される
コンタクトホールと対応する部位とにおいて、レジスト
14を除去する。
[Step shown in FIG. 2C] After the resist 14 is deposited on the entire surface of the wafer, unnecessary portions of the resist 14 are removed by photolithography. Specifically, in a region having a salicide structure and a region corresponding to a contact hole formed in the above-described interlayer insulating film 10 in a region having a non-salicide structure, a resist is left in a region not to be silicided. Then, the resist 14 is removed.

【0026】〔図3(a)に示す工程〕レジスト14を
マスクとしたエッチングを施す。これにより、酸化膜1
3のうち、サリサイド構造とする領域と、非サリサイド
構造とする領域のうち上述した層間絶縁膜10に形成さ
れるコンタクトホールと対応する部位とが除去され、シ
リサイド化したくない領域が残る。
[Step shown in FIG. 3A] Etching is performed using the resist 14 as a mask. Thereby, the oxide film 1
Among the regions 3, the region corresponding to the contact hole formed in the above-described interlayer insulating film 10 in the region having the salicide structure and the region having the non-salicide structure are removed, and the region not to be silicided remains.

【0027】〔図3(b)に示す工程〕ウェハ表面全面
にTi膜を成膜したのち、熱処理を施すことで成膜させ
たTi膜をシリサイド化させる。このとき、自己整合性
を利用してシリサイド化を行っていることから、酸化膜
13が残っている領域ではTi膜がシリサイド化され
ず、酸化膜13が除去された領域ではTi膜がシリサイ
ド化される。
[Step shown in FIG. 3B] After a Ti film is formed on the entire surface of the wafer, heat treatment is performed to convert the formed Ti film into a silicide. At this time, since the silicidation is performed using the self-alignment, the Ti film is not silicided in the region where the oxide film 13 remains, and the Ti film is silicided in the region where the oxide film 13 is removed. Is done.

【0028】これにより、サリサイド構造とするMOS
トランジスタのゲート電極7a、ソース領域4a及びド
レイン領域5aの表面にシリサイド膜9a〜9cが形成
されると共に、非サリサイド構造とするMOSトランジ
スタのソース領域4b及びドレイン領域5bの表面のう
ち層間絶縁膜10のコンタクトホールと対応する部位に
シリサイド膜9d、9eが形成される。
Thus, the MOS having the salicide structure is formed.
Silicide films 9a to 9c are formed on the surfaces of the gate electrode 7a, the source region 4a, and the drain region 5a of the transistor. Silicide films 9d and 9e are formed at portions corresponding to the contact holes of FIG.

【0029】〔図3(c)、図4(a)に示す工程〕ま
ず、図3(c)に示すように、ウェハ表面全面に層間絶
縁膜10を成膜したのち、CMP研磨などによって層間
絶縁膜10を平坦化する。そして、フォトリソグラフィ
及びドライエッチングを施すことで、図4(a)に示す
ように、層間絶縁膜10にコンタクトホールを形成す
る。
[Steps shown in FIGS. 3C and 4A] First, as shown in FIG. 3C, an interlayer insulating film 10 is formed on the entire surface of the wafer, and then the interlayer insulating film 10 is formed by CMP polishing or the like. The insulating film 10 is flattened. Then, by performing photolithography and dry etching, a contact hole is formed in the interlayer insulating film 10 as shown in FIG.

【0030】〔図4(b)に示す工程〕層間絶縁膜10
に形成されたコンタクトホール内をWプラグ11で埋め
込んだのちWプラグ11を平坦化し、さらに層間絶縁膜
10の上にAl膜を成膜したのちAl膜をパターニング
することでAl配線12を形成する。このようにして、
図1に示す半導体装置が完成する。
[Step shown in FIG. 4B] Interlayer insulating film 10
After burying the inside of the contact hole formed in the above with a W plug 11, the W plug 11 is flattened, an Al film is formed on the interlayer insulating film 10, and then the Al film is patterned to form an Al wiring 12. . In this way,
The semiconductor device shown in FIG. 1 is completed.

【0031】以上説明したような半導体装置によれば、
非サリサイド構造とするMOSトランジスタにおいて
も、ゲート電極7b、ソース領域4b及びドレイン領域
5bは、コンタクトホールに対応する部位のみに形成さ
れたシリサイド膜9d、9eを介して配線部と電気的接
続が成された構成としているため、コンタクト抵抗を低
抵抗化することが可能となる。そして、このように形成
されたシリサイド膜9d、9eにより、コンタクトホー
ルと拡散層からなるソース領域4b及びドレイン領域5
bとが直接的に接触することを妨げれるため、リーク電
流を最小限に抑えることができる。
According to the semiconductor device as described above,
Also in the MOS transistor having the non-salicide structure, the gate electrode 7b, the source region 4b, and the drain region 5b are electrically connected to the wiring portion through the silicide films 9d and 9e formed only at the portions corresponding to the contact holes. With this configuration, the contact resistance can be reduced. The silicide films 9d and 9e formed as described above allow the source region 4b and the drain region 5 including contact holes and diffusion layers to be formed.
This prevents direct contact with b, thereby minimizing leakage current.

【0032】さらに、シリサイド膜を形成していても、
ゲート電極7bの表面のうちコンタクトホールに対応す
る部位だけにしか形成していないため、MOSトランジ
スタを静電破壊防止のための保護回路に使用した際に、
静電破壊の耐圧が低下してしまうということを防止する
ことができる。これにより、静電破壊耐量を向上するこ
とができる。
Further, even if a silicide film is formed,
Since the MOS transistor is formed only in a portion corresponding to the contact hole on the surface of the gate electrode 7b, when the MOS transistor is used in a protection circuit for preventing electrostatic breakdown,
It is possible to prevent the breakdown voltage of the electrostatic breakdown from being reduced. Thereby, the electrostatic breakdown strength can be improved.

【0033】(他の実施形態)上記実施形態では、ゲー
ト電極7bの表面のうちコンタクトホールに対応する部
位についてのみシリサイド化させ、その他の部分につい
てはシリサイド化させないようにしたが、ゲート電極7
bの表面のうちのドレイン領域5b側について、例えば
ゲート幅(ゲート長)の1/2以上の領域がシリサイド
化されないようにしても良い。具体的には、非サリサイ
ド構造とするMOSトランジスタについて、ドレイン領
域5b側におけるゲート幅の1/2以上の領域が酸化膜
13で覆われるようにすれば良い。
(Other Embodiments) In the above embodiment, only the portion of the surface of the gate electrode 7b corresponding to the contact hole is silicided, and the other portions are not silicided.
On the drain region 5b side of the surface b, for example, a region having a half or more of the gate width (gate length) may not be silicided. Specifically, in a MOS transistor having a non-salicide structure, a region having half or more of the gate width on the drain region 5b side may be covered with the oxide film 13.

【0034】このようにすれば、ドレイン領域5b側に
おいてゲート電極7bの表面にシリサイド膜が形成され
ていないことから、静電破壊耐量を向上させることがで
き、さらに、ソース領域4b側においてはシリサイド膜
が形成されていることから低抵抗化でき、高い電流能力
を確保することが可能となる。
With this configuration, since no silicide film is formed on the surface of the gate electrode 7b on the drain region 5b side, the resistance to electrostatic breakdown can be improved, and the silicide film on the source region 4b side can be improved. Since the film is formed, the resistance can be reduced, and a high current capability can be secured.

【0035】なお、静電は回の原因となるサージは、回
路設計上、ドレイン電極9eから入力されることになる
が、ドレイン電極9eの一部は、ゲート電極7bとオー
バラップする領域があるため、完全にドレイン領域をマ
スク層13で覆うためにゲート幅の1/2としている。
Although a surge which causes electrostatic discharge is input from the drain electrode 9e due to circuit design, a part of the drain electrode 9e has an area overlapping the gate electrode 7b. Therefore, in order to completely cover the drain region with the mask layer 13, the width is set to 1 / of the gate width.

【0036】また、上記実施形態では、非サリサイド構
造とするMOSトランジスタのゲート電極7bに関して
も、コンタクトホールと対応する部位にシリサイド膜を
形成する場合を説明したが、ゲート電極7bの表面に完
全にシリサイド膜が形成されない様にしてもよい。この
ようにすることで、より静電破壊耐量を向上させること
ができる。
Further, in the above embodiment, the case where the silicide film is formed in the portion corresponding to the contact hole also with respect to the gate electrode 7b of the MOS transistor having the non-salicide structure has been described, but the gate electrode 7b is completely formed on the surface of the gate electrode 7b. The silicide film may not be formed. By doing so, the resistance to electrostatic breakdown can be further improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1実施形態における半導体装置の断
面構成を示す図である。
FIG. 1 is a diagram showing a cross-sectional configuration of a semiconductor device according to a first embodiment of the present invention.

【図2】図1に示す半導体装置の製造工程を示す図であ
る。
FIG. 2 is a view illustrating a manufacturing process of the semiconductor device illustrated in FIG. 1;

【図3】図2に続く半導体装置の製造工程を示す図であ
る。
FIG. 3 is a view illustrating a manufacturing step of the semiconductor device following FIG. 2;

【図4】図3に続く半導体装置の製造工程を示す図であ
る。
FIG. 4 is a view illustrating a manufacturing step of the semiconductor device following FIG. 3;

【符号の説明】[Explanation of symbols]

1…シリコン基板、2…p型ウェル層、4a、4b…ソ
ース領域、5a、5b…ドレイン領域、6a、6b…ゲ
ート酸化膜、7a、7b…ゲート電極、9a〜9e…シ
リサイド膜、10…層間絶縁膜、11…Wプラグ、12
…Al配線。
DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... p-type well layer, 4a, 4b ... Source region, 5a, 5b ... Drain region, 6a, 6b ... Gate oxide film, 7a, 7b ... Gate electrode, 9a-9e ... Silicide film, 10 ... Interlayer insulating film, 11 ... W plug, 12
... Al wiring.

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M104 AA01 BB01 BB02 BB18 BB25 CC01 CC05 DD02 DD04 DD08 DD16 DD26 DD78 DD84 EE09 EE14 FF01 FF14 FF18 FF22 FF28 GG09 GG10 GG14 HH12 HH15 HH16 HH20 5F033 HH08 JJ19 JJ27 KK01 KK04 KK27 LL04 MM07 MM13 NN03 NN07 QQ09 QQ11 QQ31 QQ37 QQ48 QQ58 QQ59 QQ65 QQ70 QQ73 RR04 SS04 SS11 TT02 TT08 XX00 XX01 XX09 XX10 XX31 5F048 AA02 AA07 AB03 AC01 BA01 BB05 BB08 BB12 BF06 BF15 BF16 BG14 CC08 CC18  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 4M104 AA01 BB01 BB02 BB18 BB25 CC01 CC05 DD02 DD04 DD08 DD16 DD26 DD78 DD84 EE09 EE14 FF01 FF14 FF18 FF22 FF28 GG09 GG10 GG14 HH12 HH15 HH16 HH20 KK01 KK11 MM13 NN03 NN07 QQ09 QQ11 QQ31 QQ37 QQ48 QQ58 QQ59 QQ65 QQ70 QQ73 RR04 SS04 SS11 TT02 TT08 XX00 XX01 XX09 XX10 XX31 5F048 AA02 AA07 AB03 AC01 BA01 BB05 BB08 BB12 BF06 BF06 BF06

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 第1導電型の半導体層(2)を備えた半
導体基板(1)と、 前記半導体層の表層部において互いに離間するように形
成された第2導電型のソース領域(4a、4b)及びド
レイン領域(5a、5b)と、 前記ソース領域と前記ドレイン領域の間をチャネル領域
とし、該チャネル領域の上に形成されたゲート絶縁膜
(6a、6b)と、 前記ゲート絶縁膜の上に形成されたゲート電極(7a、
7b)と、 前記ゲート電極、前記ソース領域及び前記ドレイン領域
を含む前記半導体基板の上に形成された層間絶縁膜(1
0)と、 前記層間絶縁膜に形成され、前記ゲート電極、前記ソー
ス領域又は前記ドレイン領域に連通するコンタクトホー
ルと、 前記コンタクトホールを通じて前記ゲート電極、前記ソ
ース領域又は前記ドレイン領域と電気的接続が成された
配線部(11、12)とを有してなる複数のMOSトラ
ンジスタを備えた半導体装置において、 前記複数のMOSトランジスタのうちの一部は、前記ゲ
ート電極、前記ソース領域及び前記ドレイン領域の表面
にシリサイド膜(9a〜9c)が形成され、 前記一部とは異なるMOSトランジスタは、前記ソース
領域及び前記ドレイン領域の表面において前記コンタク
トホールと対応する部位にのみシリサイド膜(9d、9
e)が形成されていることを特徴とする半導体装置。
1. A semiconductor substrate (1) having a semiconductor layer (2) of a first conductivity type, and a source region (4a, 2a) of a second conductivity type formed so as to be separated from each other in a surface portion of the semiconductor layer. 4b) and a drain region (5a, 5b); a channel region between the source region and the drain region; a gate insulating film (6a, 6b) formed on the channel region; The gate electrode (7a,
7b) and an interlayer insulating film (1) formed on the semiconductor substrate including the gate electrode, the source region, and the drain region.
0), a contact hole formed in the interlayer insulating film and communicating with the gate electrode, the source region or the drain region, and an electrical connection with the gate electrode, the source region or the drain region through the contact hole. In a semiconductor device provided with a plurality of MOS transistors having formed wiring portions (11, 12), a part of the plurality of MOS transistors includes the gate electrode, the source region, and the drain region. In the MOS transistor different from the above part, the silicide films (9d, 9c) are formed only at portions corresponding to the contact holes on the surfaces of the source region and the drain region.
e) a semiconductor device characterized by being formed.
【請求項2】 前記一部とは異なるMOSトランジスタ
には、前記ゲート電極の表面にシリサイド膜が形成され
ていないことを特徴とする請求項1に記載の半導体装
置。
2. The semiconductor device according to claim 1, wherein a MOS transistor different from said part does not have a silicide film formed on a surface of said gate electrode.
【請求項3】 前記一部とは異なるMOSトランジスタ
が形成された領域には、前記ゲート電極、前記ソース領
域又は前記ドレイン領域を含む前記半導体基板の表面に
マスク層(13)が形成されており、 前記マスク層は、前記ソース領域及び前記ドレイン領域
の表面において前記シリサイド膜が形成された部位のみ
が開口していることを特徴とする請求項1又は2に記載
の半導体装置。
3. A mask layer (13) is formed on a surface of the semiconductor substrate including the gate electrode, the source region or the drain region in a region where a MOS transistor different from the part is formed. 3. The semiconductor device according to claim 1, wherein the mask layer has an opening only on the surface of the source region and the drain region where the silicide film is formed. 4.
【請求項4】 前記一部とは異なるMOSトランジスタ
が形成された領域では、前記ドレイン領域側において、
前記ゲート電極の表面のうちゲート幅の1/2以下の領
域が前記マスク層で覆われていることを特徴とする請求
項3に記載の半導体装置。
4. In a region where a MOS transistor different from said part is formed, on the drain region side,
4. The semiconductor device according to claim 3, wherein a region of the surface of the gate electrode that is equal to or less than half of a gate width is covered with the mask layer. 5.
【請求項5】 前記一部とは異なるMOSトランジスタ
が形成された領域では、該MOSトランジスタの前記ド
レイン領域のコンタクト電極部から前記ゲート電極まで
の距離が、前記ソース領域のコンタクト電極部から前記
ゲート電極までの距離よりも長くなっていることを特徴
とする請求項1乃至4のいずれか1つに記載の半導体装
置。
5. In a region where a MOS transistor different from said part is formed, a distance from a contact electrode portion of said drain region to said gate electrode of said MOS transistor is different from a contact electrode portion of said source region to said gate. The semiconductor device according to claim 1, wherein the distance is longer than a distance to the electrode.
【請求項6】 第1導電型の半導体層(2)を備えた半
導体基板(1)と、 前記半導体層の表層部において互いに離間するように形
成された第2導電型のソース領域(4a、4b)及びド
レイン領域(5a、5b)と、 前記ソース領域と前記ドレイン領域の間をチャネル領域
とし、該チャネル領域の上に形成されたゲート絶縁膜
(6a、6b)と、 前記ゲート絶縁膜の上に形成されたゲート電極(7a、
7b)と、 前記ゲート電極、前記ソース領域及び前記ドレイン領域
を含む前記半導体基板の上に形成された層間絶縁膜(1
0)と、 前記層間絶縁膜に形成され、前記ゲート電極、前記ソー
ス領域又は前記ドレイン領域に連通するコンタクトホー
ルと、 前記コンタクトホールを通じて前記ゲート電極、前記ソ
ース領域又は前記ドレイン領域と電気的接続が成された
配線部(11、12)とを有してなる複数のMOSトラ
ンジスタを備えた半導体装置の製造方法において、 前記ゲート電極、ソース領域及び前記ドレイン領域を含
む前記半導体基板の表面にマスク層(13)を配置する
工程と、 前記マスク層をエッチングすることで、前記複数のMO
Sトランジスタのうちの一部が形成された領域において
前記マスク層を除去すると共に、前記一部とは異なるM
OSトランジスタが形成された領域のうち前記コンタク
トホールと対応する部位において前記マスク層を除去す
る工程と、 前記マスク層をマスクとした状態でシリサイド化させる
ことにより、前記ゲート電極、前記ソース領域及び前記
ドレイン領域の露出部分にシリサイド膜(9a〜9e)
を形成する工程とを含んでいることを特徴とする半導体
装置の製造方法。
6. A semiconductor substrate (1) provided with a semiconductor layer (2) of a first conductivity type, and a source region (4a, 2a) of a second conductivity type formed so as to be separated from each other in a surface layer portion of the semiconductor layer. 4b) and a drain region (5a, 5b); a channel region between the source region and the drain region; a gate insulating film (6a, 6b) formed on the channel region; The gate electrode (7a,
7b) and an interlayer insulating film (1) formed on the semiconductor substrate including the gate electrode, the source region, and the drain region.
0), a contact hole formed in the interlayer insulating film and communicating with the gate electrode, the source region or the drain region, and an electrical connection with the gate electrode, the source region or the drain region through the contact hole. In a method of manufacturing a semiconductor device having a plurality of MOS transistors having formed wiring portions (11, 12), a mask layer is provided on a surface of the semiconductor substrate including the gate electrode, the source region and the drain region (13) arranging the plurality of MOs by etching the mask layer;
The mask layer is removed in a region where a part of the S transistor is formed, and an M transistor different from the part is removed.
Removing the mask layer in a region corresponding to the contact hole in the region where the OS transistor is formed; and siliciding the mask layer using the mask layer as a mask, so that the gate electrode, the source region, and the Silicide films (9a to 9e) on exposed portions of the drain region
Forming a semiconductor device.
【請求項7】 前記マスク層を配置する工程では、前記
マスク層の厚みを200Å以上に設定することを特徴と
する請求項6に記載の半導体装置の製造方法。
7. The method according to claim 6, wherein in the step of disposing the mask layer, the thickness of the mask layer is set to 200 ° or more.
【請求項8】 前記マスク層を除去する工程では、前記
一部とは異なるMOSトランジスタが形成された領域に
おいて、前記ゲート電極の表面上の前記マスク層を除去
しないようにすることを特徴とする請求項6又は7に記
載の半導体装置の製造方法。
8. The step of removing the mask layer, wherein the mask layer on the surface of the gate electrode is not removed in a region where a MOS transistor different from the part is formed. A method for manufacturing a semiconductor device according to claim 6.
【請求項9】 前記マスク層を除去する工程では、前記
一部とは異なるMOSトランジスタが形成された領域に
おいて、前記ゲート電極の表面のうちの前記ドレイン領
域側におけるゲート幅の1/2以下の領域で前記マスク
層を除去することを特徴とする請求項6又は7に記載の
半導体装置の製造方法。
9. In the step of removing the mask layer, in a region where a MOS transistor different from the part is formed, a gate width of 表面 or less of a gate width on a side of the drain region on a surface of the gate electrode. The method according to claim 6, wherein the mask layer is removed in a region.
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