JP2002333935A - 冗長コントローラシステムにコントローラを活線挿入する方法およびシステム - Google Patents

Abstract

(57)【要約】 【課題】 コントローラを活線挿入する方法を提供す
る。 【解決手段】 第１のメモリ５０とタスクプロセッサ５
２とシステム動作プロセッサ５４とを含むように第１の
コントローラ３２を構成するステップであって、第１の
メモリ５０が第１のメモリイメージを含むステップ８２
と、第１のコントローラ３２を介して冗長コントローラ
システム３０を動作するステップ８４と、システム動作
プロセッサ５４を介してシステム動作コマンドを処理す
るステップ８５と、第２のメモリを含む第２のコントロ
ーラ３４を前記冗長コントローラシステムへと挿入する
ステップ８６と、第１のコントローラ３２を介して前記
システム動作コマンドを処理している間に、前記第１の
メモリイメージを前記第２のメモリにコピーすることを
含むバックグラウンドタスクを、前記タスクプロセッサ
を用いて処理するステップ８８とを含む、冗長コントロ
ーラシステム３０にコントローラを活線挿入する方法を
提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、冗長コン
トローラシステムおよび冗長コントローラを採用したデ
ータ格納システムに関し、特に、活線挿入システム（ho
t insertion system）を有する冗長コントローラデータ
格納システム(redundant controller datastorage syst
em)および方法に関する。

【０００２】

【従来の技術】信頼性の高い冗長データ格納システムの
提供には、マルチコントローラシステムが用いられる。
たとえば、ハードディスクドライブ業界では、ディスク
ドライブの耐故障性およびディスクドライブ性能を向上
させるために、マルチコントローラシステムが、２つ以
上のディスクドライブを組み合わせて採用するＲＡＩＤ
（redundant array of independent disks：独立した複
数のディスクからなる冗長アレイの略。以下、「ＲＡＩ
Ｄ」とよぶ。）システムの一部として用いられる。動作
に当たり、ＲＡＩＤシステムは、複数のコントローラを
冗長性のために採用する。複数のコントローラは、複数
のハードディスクにわたってユーザのデータをストライ
ピング（stripe）する。アレイは、いずれか１つのコン
トローラから動作させることができる。複数のコントロ
ーラが存在する場合には、コントローラは、性能を向上
させるため、および／または、ホストコンピュータシス
テムの接続ポートの数を増大するために用いられる。デ
ータにアクセスするとき、マルチコントローラＲＡＩＤ
システムにより、すべてのハードディスクを同時に動作
させることが可能になり、速度および信頼性の大幅な増
大がもたらされる。

【０００３】ＲＡＩＤシステム構成は、異なるＲＡＩＤ
レベルによって定義される。異なるＲＡＩＤレベルは、
データストライピング（data striping）（複数のハー
ドディスクにわたって各ファイルのデータブロックを分
散させる）を提供して、ディスクドライブの速度および
性能が向上するが、冗長性はないレベル０から多岐にわ
たる。ＲＡＩＤレベル１は、ディスクミラーリング（di
sk mirroring）を提供し、ハードディスクのミラーリン
グ対(mirrored pair)（すなわち、２枚のハードディス
クに書き込まれた同一のデータブロック）を通して１０
０％のデータ冗長性がもたらされる。他のディスクドラ
イブＲＡＩＤレベルは、様々なデータストライピングお
よびディスクミラーリングを提供すると共に、性能、耐
故障性、効率、および／または、コストを増大する向上
したエラー訂正（error correction）も提供する。

【０００４】ＲＡＩＤレベル５は、データをブロックに
分割し、ブロックをディスクドライブにわたってストラ
イピングする。パリティブロックがデータブロックから
計算され、これもディスクに格納される。すべてのデー
タブロックおよびパリティブロックが異なるディスクに
格納される（ストライピングされる）。いずれか１つの
ディスクドライブが故障すると、データブロックまたは
パリティブロックの一方のみが失われることになる。そ
して、アレイは、失われたブロックを数学上再度作成す
ることができる。また、ＲＡＩＤ５は、データブロック
およびパリティブロックが格納されるディスクを回転さ
せる（すなわち、すべてのディスクにいくつかのパリテ
ィブロック(parity block)が格納される）。ＲＡＩＤレ
ベル６は、これに１ステップ追加し、異なる数学式を用
いて２つの「パリティ（parity）」ブロックを計算す
る。これにより、２つのディスクドライブが故障したに
もかかわらず、アレイがすべてのデータを再度作成する
ことができる。

【０００５】既知のマルチコントローラシステムは、ミ
ラーリングされた二重コントローラデータ格納システム
（mirrored dual controller data storage system）を
含んでいる。各コントローラは、メモリの大部分が「鏡
像（mirror image）」すなわち他方と同じ「メモリイメ
ージ(memory image)」である、それぞれの自分自身のメ
モリを含んでいる。二重コントローラにミラーリングさ
れたメモリを用いると、高速での復元が可能になると共
に、１つのコントローラまたはそのメモリが故障または
失われた場合に、データの損失を防ぐ。メモリのミラー
コピー(mirrorcopy)が無ければ、１つのコントローラが
突然故障した場合に、そのコントローラ上の重要なデー
タが失われることになる。たとえば、コントローラＡお
よびコントローラＢを有するミラーリングされたメモリ
二重コントローラシステム（memory dual controller s
ystem）において、ミラーリングされた読み出しおよび
ミラーリングされた書き込みによって、コントローラＡ
のメモリがコントローラＢのメモリの「鏡像（mirror i
mage）」になる。コントローラＢが失われるかまたは故
障すると、すべてのシステム動作が自動的にコントロー
ラＡに切り換えられ、コントローラＡがシステム全体を
実行すなわち動作する。

【０００６】コンピュータシステムアプリケーションの
数の増大には、かなり制限されたプロセッサダウンタイ
ムを含む非常に高度な信頼性が要求される。たとえば、
１つの既知のシステムでは、コントローラのダウンタイ
ムの総計が１年当たり５分未満である必要がある。１つ
のコントローラが失われるかまたは故障すると、通常、
関連するデータ格納システムに関して冗長性および信頼
性を維持するために、そのコントローラを即座に交換す
る必要がある。上記の要求のために、高度の信頼性およ
び「アップタイム（uptime）」が要求されるシステムで
は、通常、他方のコントローラ（たとえば、コントロー
ラＡ）が動作可能な状態にある間に、交換コントローラ
をオンラインにするすなわち「活線（hot）」挿入する
必要がある。オペレーティングシステムは、交換コント
ローラの挿入を自動的に認識する。

【０００７】通常、マルチコントローラシステムはホス
トに接続される。したがって、ホストシステムは、コン
トローラボードの交換によって、データ格納システムが
有意な量の時間休止し、その結果としてホストシステム
がタイムアウトにならないように要求することが多い。
交換コントローラを動作システムへと挿入すると、交換
コントローラが試験され、動作システムに追加される間
に、システムの可用性（availability）が失われること
が多い。交換コントローラがミラーリングされたメモリ
システムの一部として追加されているとき、交換コント
ローラの動作システムへの追加に関連する問題が増大す
る。

【０００８】１つの既知のミラーリングされたメモリに
おいて、コントローラＡがシステムで動作し、交換コン
トローラＢが活線挿入されている二重コントローラシス
テムは、コントローラＡおよび交換コントローラＢの双
方をリセットすることと、各コントローラがプロセッサ
サブシステムの自己試験を実行することとを含んでい
る。各コントローラは、それ自体の共用メモリシステム
を試験して、ハードウェアが正しく機能していることを
検証する。各コントローラは、その共用メモリの内容を
チェックして、メモリイメージがそのシステムに関して
「有効（valid）」であるかどうかを見る。この例で
は、コントローラＡのみがシステムの有効なメモリイメ
ージを有する。

【０００９】次に、各コントローラは、改訂（revisio
n）と、システムの最後のビューと、システムがアクテ
ィブであった最後のときのシステム状態とについての情
報を交換する。この情報を共有した後に、ファームウェ
アは、どのコントローラが有効なメモリイメージを有し
ているかを判断する。この例では、コントローラＡが有
効なメモリイメージを有する。コントローラＡの共用メ
モリイメージがコントローラＢにコピーされ、検証され
る。これには、コントローラＡ上のプロセッサがコント
ローラＡ上のすべての共用メモリを読み出し、それをコ
ントローラＢ上のすべての共用メモリロケーションに書
き込む必要がある。そして、双方のコントローラ上のメ
モリが、コピー動作が成功したことを検証するために読
み出されて比較される。大きなメモリシステムの場合、
このプロセスには数分かかる。最後の構成ステップが実
行され、コントローラがオンラインにされて完全に動作
することが可能になる。上記プロセス内の多くのステッ
プは、実行に数十秒かかる。コントローラＡの共用メモ
リイメージをコントローラＢにコピーし、検証するプロ
セスには、数分かかることがある。この活線挿入に必要
な長時間中に、大部分のホストコンピュータのオペレー
ティングシステムがタイムアウトすることになる。

【００１０】

【発明が解決しようとする課題】システムのダウンタイ
ムを低減し、ホストコンピュータオペレーティングシス
テムがタイムアウトしない、活線挿入および／または冗
長なミラーリングされたメモリマルチコントローラシス
テム（memory multiple controller system）で使用す
るためのシステムおよび方法を有することが望ましい。
さらに、システムのダウンタイムまたはホストのタイム
アウトを最小に抑え、コントローラのリセットを処理す
る効率的な方法を有することが望ましい。

【００１１】

【課題を解決するための手段】本発明は、マルチコント
ローラシステムおよび冗長コントローラを採用したデー
タ格納システムに関し、より詳細には、活線挿入（hot
insertion）システムを有する冗長コントローラデータ
格納システムおよび方法に関する。

【００１２】一実施形態においては、本発明は、冗長コ
ントローラシステムにコントローラを活線挿入する方法
を提供する。本方法は、第１のメモリと、タスクプロセ
ッサと、システム動作プロセッサとを含むように第１の
コントローラを構成するステップを含む。第１のメモリ
は、第１のメモリイメージを含む。冗長コントローラシ
ステムは、第１のコントローラを介して動作する。シス
テム動作コマンドは、システム動作プロセッサを介して
処理される。第２のメモリを含む第２のコントローラ
が、冗長コントローラシステムへと挿入される。第１の
コントローラを介してのシステム動作コマンドの処理中
に、第１のメモリイメージを第２のメモリにタスクプロ
セッサを用いてコピーすることを含むバックグラウンド
タスクが処理される。

【００１３】別の実施形態においては、本発明は、冗長
コントローラシステムにコントローラを挿入する方法を
提供する。本方法は、第１のメモリと、タスクプロセッ
サと、システム動作プロセッサとを含むように第１のコ
ントローラを構成するステップを含む。第１のメモリ
は、第１のメモリイメージを含む。冗長コントローラシ
ステムは、第１のコントローラを介して動作する。シス
テム動作コマンドは、システム動作プロセッサを介して
処理される。第２のメモリを含む第２のコントローラ
が、冗長コントローラシステムへと挿入される。第１の
メモリは、第２のメモリにミラーリングされた書き込み
のために、ローカル読み出し専用（local read only）
に構成される。第１のコントローラを介してのシステム
動作コマンドの処理中に、第１のメモリイメージを第２
のメモリにタスクプロセッサを用いてコピーすることを
含むバックグラウンドタスクが処理される。

【００１４】別の実施形態においては、本発明は、冗長
コントローラを活線挿入するように構成された冗長コン
トローラシステムを提供する。本システムは、第１のメ
モリと、タスクプロセッサと、システム動作プロセッサ
とを含む第１のコントローラを含んでいる。第１のメモ
リは、第１のメモリイメージを含む。活線挿入の動作中
に、冗長コントローラシステムは、システム動作プロセ
ッサを介してのシステム動作コマンドの処理を含んでお
り、第１のコントローラを介して動作される。冗長コン
トローラシステムへと挿入するように構成され、第２の
メモリを含む第２のコントローラが設けられる。第１の
コントローラを介してのシステム動作コマンドの処理中
に、第１のメモリイメージを第２のメモリにタスクプロ
セッサを用いてコピーすることを含むバックグラウンド
タスクが処理される。

【００１５】別の実施形態においては、本発明は、冗長
コントローラを活線挿入するように構成される冗長コン
トローラシステムを提供する。本システムは、第１のメ
モリと、タスクプロセッサと、システム動作プロセッサ
とを含む第１のコントローラを含んでいる。第１のメモ
リは、第１のメモリイメージを含む。活線挿入の動作中
に、冗長コントローラシステムは、システム動作プロセ
ッサを介してのシステム動作コマンドの処理を含んでお
り、第１のコントローラを介して動作する。冗長コント
ローラシステムに活線挿入するように構成され、第２の
メモリを含む第２のコントローラが設けられる。第１の
コントローラを介してのシステム動作コマンドの処理中
に、第１のメモリイメージを第２のメモリにタスクプロ
セッサを用いてコピーすることを含むバックグラウンド
タスクが処理される。活線挿入の動作中に、第１のメモ
リは、第２のメモリにミラーリングされた書き込みのた
めに、ローカル読み出し専用に構成される。

【００１６】

【発明の実施の形態】以下の好ましい実施形態の詳細な
説明では、本明細書の一部をなすと共に、例示として、
本発明を実施しうる特定の実施形態が示される添付図面
を参照する。他の実施形態も利用可能であり、また、本
発明の範囲から逸脱せずに、構造的または論理的な変更
を行いうることを理解されたい。したがって、以下の詳
細な説明は、制限する意味でとられるべきではなく、本
発明の範囲は特許請求の範囲によって定義される。

【００１７】図１においては、本発明による冗長コント
ローラデータ格納システムの例示的な一実施形態を全体
的に３０で示す。冗長コントローラデータ格納システム
は、システムのダウンタイムを低減すると共に、コント
ローラの交換中にホストコンピュータのオペレーティン
グシステムがタイムアウトしないオンラインすなわち
「活線（hot）」挿入システムおよび方法を有する、冗
長なミラーリングされたメモリマルチコントローラシス
テムを提供する。一態様では、冗長コントローラデータ
格納システム３０は、二重コントローラシステムであ
る。本明細書において説明する例示的な実施形態は二重
コントローラシステムを参照するが、これら実施形態
は、他のマルチコントローラ環境（すなわち、３つ以上
のコントローラを有するシステム）にも等しく適用可能
である。

【００１８】本発明のコンポーネントは、マイクロプロ
セッサ、プログラム可能なロジック、またはステートマ
シン（state machine）を介してハードウェアおよびフ
ァームウェアで、または所与の装置内のソフトウェアで
実施することができる。好ましい一実施形態では、本発
明の１つ以上のコンポーネントがソフトウェアに存在
し、ハードウェアを介して使用される。本発明のコンポ
ーネントは、１つ以上のコンピュータ読み取り可能な媒
体上のソフトウェアにあることができる。本明細書で用
いるコンピュータ読み取り可能な媒体という語は、フロ
ッピー（登録商標）ディスク、ハードディスク、ＣＤ−
ＲＯＭ、フラッシュメモリ、読み取り専用メモリ（ＲＯ
Ｍ）、およびランダムアクセスメモリ（ＲＡＭ）等の揮
発性であれ不揮発性であれ、任意の種類のメモリを包含
するものと定義される。さらに、本発明によるシステム
は、特化されたハードウェア設備（appliance hardwar
e）および／または専用の単一目的ハードウェアを組み
込んだマイクロプロセッサ内蔵システム／設備を採用す
ることができる。

【００１９】例示的な一実施形態においては、システム
３０は、第１のコントローラ３２および第２のコントロ
ーラ３４を有する冗長なミラーリングされたコントロー
ラデータ格納システムである。第１のコントローラ３２
および第２のコントローラ３４は、通信バス３８を介し
てデータ格納システム３６（たとえば、ディスクアレイ
等）にデータを重複してすなわちミラーリングして読み
書きするように構成される。ＲＡＩＤレベル１はモード
ミラー書き込みを含み、アレイはいずれのコピーからも
読み出すことができる。ＲＡＩＤレベル５または６の場
合には、ユーザのアクセスはディスクアレイにわたって
ストライピングされる。さらに、第１のコントローラ３
２および第２のコントローラ３４は、通信バス４０を介
して互いに通信する。第１のコントローラ３２および第
２のコントローラ３４は、通信バスプロトコルを用い
て、データ格納システム３６と通信すると共に、互いに
通信する。一態様では、通信バスプロトコルは標準プロ
トコルである。本出願の読んだ後に、他の適した通信バ
スプロトコルが当業者には明白となるであろう。データ
格納システム３６は、磁気ハードディスクデータ格納シ
ステムを含みうる。他の態様では、データ格納システム
３６は、フラッシュメモリと、ランダムアクセスメモリ
（ＲＡＭ）と、ＣＤ書き込み可能な媒体と、光磁気媒体
等の他の読み出し／書き込み可能なデータ格納媒体を含
む。

【００２０】冗長コントローラデータ格納システムは、
ホストまたは制御システムインタフェース４２を介して
ホストまたは制御システムと通信するように構成され
る。ホストまたは制御システム４２は、サーバ、コンピ
ュータネットワーク、中央コンピュータ、または他の制
御システムであることができる。一態様においては、冗
長コントローラデータ格納システム３０は、収容された
ＲＡＩＤシステムとインタフェースし、ＲＡＩＤシステ
ム（たとえば、ＲＡＩＤレベル０、ＲＡＩＤレベル１、
ＲＡＩＤレベル２、ＲＡＩＤレベル３、ＲＡＩＤレベル
４、ＲＡＩＤレベル５、またはＲＡＩＤレベル６のシス
テム）として動作するように構成される。

【００２１】一実施形態では、第１のコントローラ３２
は、「ミラーリング（mirrored）」メモリ５０と、タス
クプロセッサ５２と、システム動作プロセッサ５４とを
含んでいる。同様に、第２のコントローラ３４も、「ミ
ラーリング（mirrored）」メモリ５６と、タスクプロセ
ッサ５８と、システム動作プロセッサ６０とを含んでい
る。第１のコントローラ３２および第２のコントローラ
３４は、ミラーリングメモリシステムの一部としてメモ
リ５０およびメモリ５６を動作する「メモリコントロー
ラ（memory controller）」を含む。本明細書で用いる
「ミラーリングメモリ（mirrored memory）」という語
は、１つのメモリのメモリイメージが別のメモリに複製
すなわち「ミラーリング（mirrored）」されるシステム
を包含するものと定義される。本発明では、第１のコン
トローラ３２のメモリ５０が、第２のコントローラ３４
のメモリ５６に複製または「ミラーリング(mirrored)」
される。二重コントローラのミラーリングメモリシステ
ムは、耐故障環境を冗長コントローラシステム３０に提
供する。一方のコントローラまたは一方のコントローラ
メモリシステムが故障した場合には、他方のコントロー
ラの存在およびそのミラーリングメモリにより、シーム
レスな（seamless）フェイルオーバ(fail-over)が提供
され、システムコマンドの処理を継続する。さらに、一
方のコントローラを抜き差しすると、本発明は、他方の
コントローラを介してオペレーティングシステムを維持
し、システムのダウンタイムを低減してホストのタイム
アウト期間内の期間に調節することができる。ミラーリ
ングメモリ二重コントローラディスク格納システムの例
示的な一実施形態は、１９９７年１２月１６日付けで発
行され、米国カリフォルニア州パロアルトに所在のHewl
ett-Packard Companyに譲渡されたPetersonらの米国特
許第５，６９９，５１０号公報に開示されており、これ
を引用することにより本明細書の一部をなすものとす
る。別のミラーリングメモリ二重コントローラディスク
格納システムは、１９９９年７月２７日付けで発行さ
れ、米国カリフォルニア州パロアルトに所在のHewlett-
Packard Companyに譲渡されたNelsonらの米国特許出願
第５，９２８，３６７号公報に開示されており、これも
また引用することにより本明細書の一部をなすものとす
る。

【００２２】本発明による冗長コントローラデータ格納
システム３０において、各コントローラ３２、３４は、
上述したような「鏡像」または他方と同じ「メモリイメー
ジ」を有するそれ自体のメモリ５０および５６を含む。
ミラーリングメモリにより、一方のコントローラまたは
そのメモリが故障した、または失われた場合に高速な復
元が可能になる。一態様においては、ミラーリングされ
た読み書きによって、第１のコントローラ３２のメモリ
５０が第２のコントローラ３４のメモリ５６の「鏡像
（mirror image）」になる。第２のコントローラ３４が
失われるか、または故障すると、別のコントローラがシ
ステムに挿入されるまで、第１のコントローラ３２が単
一コントローラシステムにおけるシステム全体を実行す
なわち動作するように、すべてのシステム動作が第１の
コントローラ３２へと自動的に切り換えられる。

【００２３】本発明による冗長コントローラデータ格納
システム３０は、１つのコントローラを活線挿入または
オンライン挿入する間に、冗長コントローラシステムの
動作を継続することができる。たとえば、第２のコント
ローラが失われる、または故障すると、冗長コントロー
ラシステムは、第１のコントローラ３２を介して動作す
る。第２のコントローラ３４は、システム３０にオンラ
イン挿入すなわち「活線（hot）」挿入することができ
る。特に、システム動作プロセッサ５４は、第２のコン
トローラ３４をシステムに挿入する活線挿入プロセス中
に、メモリ５０を介して、データ格納システム３６に対
するデータの読み書き等システム動作コマンドの処理を
継続する。タスクプロセッサ５２は、システム動作コマ
ンドの処理中に、冗長コントローラデータ格納システム
３０に遅延を課すことなく、システム動作プロセッサ５
４を介してバックグラウンドタスクを処理する。

【００２４】好ましい一実施形態において、タスクプロ
セッサ５２は、システム動作プロセッサ５４がシステム
動作コマンドを処理し続けながら、第１のミラーリング
メモリ５０のメモリイメージを第２のメモリ５６にコピ
ーするように動作する。ここで、第２のコントローラ３
４を冗長コントローラシステム３０へと活線挿入するこ
とにより、システム動作コマンドの処理に対するアンド
ゥ遅延（undo delay）および／またはホストシステムイ
ンタフェース４２を介してのホストシステムによるタイ
ムアウトが生じることはない。例示的な一実施形態で
は、タスクプロセッサ５２が、システム動作プロセッサ
５４または他のシステムプロセッサに直接に関係するこ
となく、専用データ処理ハードウェアを介してバックグ
ラウンドタスクを行う。一態様では、データ処理ハード
ウェアは、特定用途向け集積回路（ＡＳＩＣ）の一部と
して、インテリジェントＤＭＡエンジンに接続される。
システム動作プロセッサ５４を介して継続される第１の
コントローラ３２の動作中に、タスクプロセッサ５２
は、特定のバックグラウンドタスクを処理する能力を有
する。一態様においては、タスクプロセッサ５２は、メ
モリ間コピータスク(memory-to-memory copy task)、メ
モリ自己試験（memory self-test）、ならびに他のタス
クを実行するように動作する。

【００２５】図２は、本発明による冗長コントローラデ
ータ格納システムにコントローラを活線挿入する方法の
例示的な一実施形態を示す図であり、この方法を全体的
に符号８０で示す。本方法は、第１のメモリと、タスク
プロセッサと、システム動作プロセッサとを含むように
第１のコントローラを構成するステップを含む。第１の
メモリは、第１のメモリイメージを含む。図示の例示的
な一実施形態では、第１のコントローラ３２は、メモリ
５０と、タスクプロセッサ５２と、システム動作プロセ
ッサ５４とを含むように構成される。冗長コントローラ
システム３０は、第１のコントローラ３２を介して、ス
テップ８４で示すように、単一のコントローラシステム
として動作する。ステップ８５において、システム動作
コマンドは、システム動作プロセッサ５４を介して処理
される。ステップ８６において、第２のコントローラ３
４が冗長コントローラシステム３０へと挿入される。第
２のコントローラ３４は、第２のメモリ５６を含む。ス
テップ８８において、バックグラウンドタスクは、第１
のコントローラを介してのシステム動作コマンドの処理
中に、タスクプロセッサ５２を用いて処理される。バッ
クグラウンドタスクは、メモリ５０の第１のイメージを
第２のメモリ５６にコピーすることを含む。

【００２６】図３は、本発明による冗長コントローラデ
ータ格納システムにコントローラを活線挿入する方法の
別の例示的な実施形態を示す図であり、全体的に符号９
０で示される。本方法は、まとめてステップ９２で示す
ように、第１のメモリ５０と、タスクプロセッサ５２
と、システム動作プロセッサ５４とを含むように第１の
コントローラ３２を構成するステップを含む。第１のメ
モリ５０は、第１のメモリイメージを含む。ステップ９
４において、冗長コントローラシステム３０が第１のコ
ントローラ３２を介して動作する。ステップ９６におい
て、システム動作コマンドが、システム動作プロセッサ
５４を介して処理される。ステップ９８において、第２
のコントローラ３４が冗長コントローラシステム３０へ
と挿入される。第２のコントローラは第２のメモリ５６
を含む。第１のメモリ５０は、ミラーリングされた書き
込みを第２のメモリ５６にするために、共用またはミラ
ーリングメモリ５０に対して局所的な読み出し専用に構
成される。ここで、第１のコントローラ３２は、それ自
体のメモリイメージを読み出すように動作することがで
きるが、冗長コントローラデータ格納システム３０にお
いて第２のコントローラ３４が完全に動作可能になる
（すなわち、自己試験を終え、オンラインに戻る）ま
で、読み出しおよび書き込みのミラーリングとして動作
しない。ステップ１０２において、第１のコントローラ
３２を介して、システム動作コマンドの処理中に、バッ
クグラウンドタスクが処理される。バックグラウンドタ
スクは、タスクプロセッサ５２を用いて処理される。バ
ックグラウンドタスクは、メモリ５０の第１のイメージ
を第２のメモリ５６にコピーすることを含む。

【００２７】図４においては、本発明による冗長コント
ローラデータ格納システムの別の例示的な実施形態を全
体的に１１０で示す。冗長コントローラデータ格納シス
テム１１０は、本明細書において上述した冗長コントロ
ーラデータ格納システム３０と同様である。冗長コント
ローラデータ格納システム１１０は、システム動作コマ
ンドの処理へのあらゆる割り込みを最小化する（そうで
なければ、ホストシステムのタイムアウトが発生するこ
とがある）冗長コントローラデータ格納システムにコン
トローラを活線挿入するシステムおよび方法を含む。

【００２８】冗長コントローラデータ格納システム１１
０は、第１の冗長コントローラ１１２および第２の冗長
コントローラ１１４を含む。第１のコントローラ１１２
は、第１のミラーリングアレイ１２０と、第１のメモリ
コントローラ１２２と、第１のシステム動作プロセッサ
１２４とを含む。一態様においては、第１のコントロー
ラ１１２は、ディスクインタフェース１２６およびディ
スクインタフェース１２８を介してデータ格納システム
と通信すると共に、ホストインタフェース１３０を介し
てホストまたは制御システムと通信する。一態様におい
て、第１のコントローラ１１２は、通信バス１３２を介
してディスクインタフェース１２６と、ディスクインタ
フェース１２８と、ホストインタフェース１３０と通信
する。一実施形態では、通信バス１３２は、当業者には
既知のＰＣＩバスとして構成される。一実施形態では、
１３０と１２６と１２８とで示すホストインタフェース
およびディスクインタフェースは、「ＦＣループ（FC l
oop）」として動作可能なファイバチャネルバス（Fibre
Channel bus）である。本出願を読んだ後に、他の適し
たバス構成が当業者には明白となるであろう。

【００２９】一態様では、メモリコントローラ１２２
は、タスクプロセッサ１３４と、割り込みロジック１３
６と、メモリバッファ／通信モジュール１３８とを含
む。一態様では、タスクプロセッサ１３４は、システム
動作プロセッサ１３６を介して、システム動作コマンド
の処理に割り込みすることなく、予め定義されたバック
グラウンドタスクを処理するための専用ファームウェア
および／またはメモリバッファコンポーネントを含む。
メモリコントローラ１２２のホットプラグ警告／早期検
出システムは、符号１４２で示される。同様に、メモリ
コントローラ１２２のリセットロジックは符号１４０で
示される。

【００３０】同様に、第２の冗長コントローラ１１４
は、第２の共用またはミラーリングメモリ１６０と、第
２のメモリコントローラ１６２と、第２のシステム動作
プロセッサ１６４を含む。第２のコントローラ１１４
は、ディスクインタフェース１６６およびディスクイン
タフェース１６８を介してデータ格納システムと通信す
ると共に、ホストインタフェース１７０を介してホスト
／制御システムと通信する。第２のコントローラ１１４
は、通信バス１７２を介してディスクインタフェース１
６６と、ディスクインタフェース１６８と、ホストイン
タフェース１７０と通信する。

【００３１】第２のメモリコントローラ１６２は、タス
クプロセッサ１７４と、割り込みロジック１７６と、メ
モリ／通信モジュール１７８とを含む。第２のコントロ
ーラ１１４のリセットロジックは、符号１８０で示され
る。ホットプラグ警告／早期検出システムが、第２のメ
モリコントローラ１６２に設けられ、符号１８２で示さ
れる。第１のコントローラ１１２および第２のコントロ
ーラ１１４は、該コントローラ間の通信バスを介して通
信する。一態様では、ミラーバス２００が、第１のメモ
リコントローラ１２２および第２のコントローラ１６２
において、第１のコントローラ１１２および第２のコン
トローラ１１４をリンクする。さらに、代替通信パス
が、第１のメモリコントローラ１２２と第２のメモリコ
ントローラ１６２との間に設けられ、これは符号２０２
で示される。代替通信パス２０２は、メモリ／通信モジ
ュール１３８において第１のメモリコントローラ１２２
にリンクすると共に、第２のメモリ／通信モジュール１
７８において第２のメモリコントローラ１６２にリンク
する。存在検出ライン２０４は、コントローラの存在に
ついて（たとえば、活線挿入プロセスの一環として）第
１のコントローラ１１２と第２のコントローラ１１４の
間に通信を提供する。

【００３２】一実施形態においては、メモリ１２０およ
びメモリ１６０は、ランダムアクセスメモリ（ＲＡＭ）
である。例示的な一実施形態においては、ランダムアク
セスメモリは、同期ダイナミックランダムアクセスメモ
リ（ＳＤＲＡＭ）である。一態様では、メモリ１２０お
よびメモリ１６０のサイズは、５１２バイトから多ギガ
バイトの範囲であることができる。好ましい一実施形態
では、メモリ１２０およびメモリ１６０は、バッテリバ
ックＲＡＭ（battery-backed RAM）等の不揮発性メモリ
であるため、パワーダウン（たとえば、コントローラリ
セット）しても、メモリはそのメモリ内容（すなわちメ
モリ状態）を保持する。

【００３３】一態様では、メモリコントローラ１２２お
よびメモリコントローラ１６２は、特定用途向け集積回
路（ＡＳＩＣ）チップまたはモジュールの一部である。
タスクプロセッサ１３４およびタスクプロセッサ１７４
は、システム動作プロセッサを介してのシステムコマン
ドの処理中に、予め定義された専用バックグラウンドタ
スクを処理するように動作する。

【００３４】一実施形態では、タスクプロセッサ１３４
によって実行されるすべてのバックグラウンドタスクま
たは機能が、メモリ１２０またはメモリ１６０に格納さ
れたデータに対して行われ、このようなタスクの結果
は、適切なメモリ１２０またはメモリ１６０に再び配置
される。タスクプロセッサ１３４および１７４は、プロ
セッサ１２４またはプロセッサ１６４等他のシステムプ
ロセッサに直接に関わりなく、専用データ処理ハードウ
ェアを用いて、バックグラウンドタスク機能を実行す
る。一態様では、タスクプロセッサ１３４および／また
はタスクプロセッサ１７４は、ＡＳＩＣチップまたはモ
ジュールの一部であることができるインテリジェントＤ
ＭＡエンジンに接続されたデータ処理ハードウェアを利
用する。タスクプロセッサ１３４およびタスクプロセッ
サ１７４の例示的な実施形態については、本明細書にお
いてより詳細に後述する。

【００３５】一態様では、第１のメモリ１２０と第２の
メモリ１６０との間のミラーリングされた読み出しおよ
びミラーリングされた書き込みは、ミラーバス２００を
介して達成される。さらに、代替通信パスすなわちバス
２０２が、メモリコントローラ１２２とメモリコントロ
ーラ１６２との間に存在する。したがって、コントロー
ラが、冗長コントローラデータ格納システムへと挿入さ
れているが、冗長コントローラシステムの一部として
「オンライン（on-line）」になっていない場合には、
第１のメモリコントローラ１２２が、代替通信パス２０
２を介して第２のメモリコントローラ１６２と通信する
ことができる。このような通信としては、ハードウェア
およびファームウェア改訂情報の交換、システムにおい
ていつコントローラが交換されたかを検出するためのシ
リアルナンバーの交換と、互いの動作状態についての情
報の交換と、活線挿入シーケンスにおける次のステップ
に互いにいつ移るかの通知とを含むことができる。通信
バスは、故障によりミラーバス２００と通信不可能な場
合にどのコントローラを動作状態のままにしておくべき
かを取り決めるためにも使用される。ファームウェアの
他のエリアは、他の目的のためにこのバスを使用する。
ホットプラグ警告１４２およびホットプラグ警告１８２
は、冗長コントローラシステムへと活線挿入されている
対応するメモリコントローラ１２２および１６２に早期
検出信号を提供するように動作する。早期警告ロジック
は、リセットロジックと協働して、活線挿入されたコン
トローラが完全に設置されるまで、そのコントローラを
リセット状態に保持する。活線の抜去中に、早期検出信
号は、コントローラ抜去の早期警告を提供する。ホット
プラグ警告１４２およびホットプラグ警告１８２の早期
検出システムは、コネクタピン、プッシュボタン警告、
センサ検出（たとえば、光学センサ）または他の検出シ
ステムを使用して、機械的または電気的な手段を介して
早期検出信号を受信することができる。存在検出ライン
２０４は、コントローラが抜去されたか、またはシステ
ムへと挿入されたことを他方のコントローラに通知する
ように動作する。

【００３６】プロセッサ１２４およびプロセッサ１６４
は、システムコマンドの動作のため、メモリコントロー
ラ１２２およびメモリコントローラ１６２を介して対応
するメモリ１２０およびメモリ１６０と通信するシステ
ム動作プロセッサである。このようなシステムコマンド
としては、ディスクインタフェース１２６、１３２、１
６６、１６８を介して対応するデータ格納システムでの
データの読み出しおよび書き込みのために、ホストイン
タフェース１３０およびホストインタフェース１７０を
介して受信するシステムコマンドが挙げられる。プロセ
ッサ１２４、１６４は、システム割り込み動作、リセッ
ト動作、または他のシステムプロセスの処理および管理
など他のシステム動作を実行するように動作する。

【００３７】図５は、本発明による冗長コントローラシ
ステムにおいて使用されるタスクプロセッサの例示的な
一実施形態を示す図である。タスクプロセッサ１３４が
一例として示されるが、タスクプロセッサ１７４はタス
クプロセッサ１３４と同様である。好ましくは、タスク
プロセッサ１３４は、データ処理ハードウェアを介して
予め定義された機能を実行する。こういったタスクは、
「バックグラウンドタスク（background task）」とし
て処理されるため、システム動作プロセッサ１２４を介
してシステムコマンドの動作中に達成することができ
る。例示的な一実施形態においては、タスクプロセッサ
１３４は、メモリ１２０とメモリ１６０との間でメモリ
イメージをコピーするメモリ間コピータスク２０６を含
む。タスクプロセッサ１３４は、関連するメモリ１２０
の自己試験を実行する１つ以上のメモリ自己試験タスク
２０８も含む。コントローラが冗長コントローラシステ
ムに挿入されるとき、または冗長コントローラシステム
１１０の動作中に随時、メモリ自己試験２０８を実行す
ることができる。典型的なメモリ自己試験は、メモリイ
メージ、メモリチャンク(memory chunk)、またはデータ
ブロックを読み出すことと、それを内部バッファ（たと
えば、メモリコントローラ１２２内のバッファ）に保存
することとを含む。テストパターンが、メモリブロック
に書き込まれ、それを読み出して正確性を検証する。こ
のステップは、より多くのテストパターンを用いて繰り
返される。一態様では、タスクプロセッサは、単一の起
動試験において１パターンから３０パターン実行するこ
とができる。内部バッファに格納されたオリジナルデー
タブロックは、外部メモリブロックに書き戻される。こ
のプロセスは、すべてのメモリブロックが試験されるま
で繰り返される。他のタスクプロセッサ１３４のタスク
は、二重ブロックパリティ生成２１０と、単一ブロック
パリティ生成２１２と、ブロックパターン認識２１４
と、チェックサム生成２１６とを含みうる。

【００３８】図６は、タスク動作を処理するために、タ
スクプロセッサ１３４およびタスクプロセッサ１７４に
よって用いられるデータ構造の例示的な一実施形態を示
す図である。本出願の読んだ後に、他の適したデータ構
造が当業者には明白となるであろう。例示的な一実施形
態では、要求プロセッサがタスク記述ブロック（taskde
scribed block：以下、「ＴＤＢ」とよぶ。）をメモリ１
２０に書き込む。タスク記述ブロックは、コマンドコー
ドおよび要求の処理に必要なコマンド固有の情報（ブロ
ックアドレス、ブロックサイズ、データパターン、パリ
ティ係数へのポインタ等）を含む。次に、要求プロセッ
サが、タスクプロセッサ１３４にとってローカルな要求
待ち行列（たとえば、２２０で示す待ち行列０）に要求
エントリを挿入する。このエントリは、コマンドコード
要求ヘッダ２２２と、関連するタスク記述ブロックへの
ＴＤＢポインタ２２４と、待ち行列ポインタ２２６とし
て示される応答の待ち行列番号とを含む。

【００３９】待ち行列０（符号２２０）が空ではないと
通知すると、タスクプロセッサは、待ち行列２２０から
要求エントリを読み出す。タスクプロセッサは、要求情
報を用いて、タスクデータブロック２２８を読み出し、
要求と一致することをチェックする。そして、タスクプ
ロセッサは所望の機能を実行する。タスクプロセッサ
は、符号２３０に示されるように、指示された応答待ち
行列へと完了応答エントリを配置する。要求するプロセ
ッサ１２４には、応答待ち行列２３０を通して完了が通
知される。

【００４０】図７は、タスクプロセッサ１３４による処
理に適したメモリブロックへと分割され、第１のメモリ
１２０内に含まれるメモリイメージの例示的な一実施形
態を示す図である。特に、特定のタスクプロセッサ１３
４を含みメモリコントローラ１２２の内部にバッファリ
ングするには大きすぎる、メモリ１２０に格納されるデ
ータブロックに対して、タスクプロセッサ１３４によっ
て処理されるバックグラウンドタスクは動作することが
できる。したがって、タスクプロセッサ１３４は、タス
クプロセッサが処理可能なサイズに対応するメモリブロ
ックまたはチャンクに構成するようにメモリイメージま
たはブロックを動作する。図示の例示的な実施形態にお
いて、第１のメモリ１２０に格納されたメモリイメージ
は、メモリブロック１（符号２３２）と、メモリブロッ
ク２（符号２３４）と、メモリブロック３（符号２３
６）と、メモリブロック４（符号２３８）〜メモリブロ
ックＮ（符号２４０）とに構成される。一態様では、各
チャンクは最大５１２バイトであり、これはメモリコン
トローラ１２２内への内部バッファリングを可能とする
のに十分小さいが、タスク処理システムを有効に使用す
るには十分大きい。一態様において、タスクプロセッサ
１３４は、メモリコントローラ１２２の制限内で動作し
ながら、メモリイメージ当たり最小の数のメモリブロッ
クを得るように、メモリブロックのサイズを構成するよ
うに動作する。使用可能な最大メモリブロックが５１２
バイトである一態様では、タスクプロセッサ１３４は、
第１のメモリブロックおよび最後のメモリブロックのみ
が最大すなわち５１２バイト未満であることができるブ
ロックへとメモリイメージを構成する。図示の例示的な
実施形態では、メモリブロック１（符号２３２）および
メモリブロックＮ（符号２４０）は、最大メモリブロッ
クサイズ未満であることができる。メモリブロック２
（符号２３４）やメモリブロック３（符号２３６）やメ
モリブロック４（符号２３８）等は、最大メモリブロッ
クサイズ（たとえば、５１２バイト）になる。

【００４１】タスクプロセッサ１３４およびシステム動
作プロセッサ１２４は双方とも、メモリ１２０内に格納
されているデータに対して動作する。第２のコントロー
ラを冗長コントローラシステムへと追加することを含
み、タスクプロセッサ１３４を介してのタスクの処理中
にシステムコマンドの処理を継続することができるよう
な冗長コントローラシステム１１０を構成することが望
ましい。したがって、優先度が、タスクプロセッサ１３
４と、メモリ１２０にアクセスするためにプロセッサ１
２４を介して達成されるような他のシステム動作との間
に割り当てられる。好ましい一実施形態においては、オ
ペレーティングシステムの性能がタスクプロセッサ１３
４を介してのバックグラウンドタスクの動作により過度
に低下しないように、プロセッサ１２４よりも低い優先
度（たとえば、最も低い優先度）がタスクプロセッサ１
３４に割り当てられる。代わりに、タスクプロセッサ１
３４のメモリアクセス優先度が、他のシステム動作と同
じか、それよりも高くてもよい。あるいは、ファームウ
ェアを利用して、タスクプロセッサ１３４を介して達成
される個々のタスクのメモリアクセス優先度を上げるこ
とも可能である。

【００４２】図８から図１０は、システム割り込みを最
小に抑え、本発明によるコントローラを冗長コントロー
ラシステムへとオンライン「活線（hot）」挿入する方
法の例示的な一実施形態を示し、本明細書において上述
した図１から図７も参照する。

【００４３】図８では、本発明による冗長コントローラ
システムにコントローラを活線挿入する方法の例示的な
一実施形態を示す図が全体的に符号２５０で示される。
この例示的な実施形態では、冗長コントローラシステム
が、第１のコントローラ１１２を介して動作しており、
第２のコントローラは冗長コントローラシステムから抜
去されている。ステップ２５２において、冗長コントロ
ーラシステム１１０が、単一コントローラシステムとし
て、第１のコントローラ１１２を介して動作する。ステ
ップ２５４において、第１のコントローラ１１２は、第
２のコントローラ１１４が冗長コントローラシステム１
１０に追加されていることを検出する。第２のコントロ
ーラ１１４が冗長コントローラシステム１１０に追加さ
れていることが検出された後に、第１のコントローラ１
１２は単一コントローラシステムとして引き続き動作す
る。第１のコントローラは、第２のコントローラ１１４
が冗長コントローラシステム１１０に追加されたことを
示す検出信号を受信する。一態様では、第２のコントロ
ーラ１１４が冗長コントローラシステム１１０へと活線
挿入されると、第２のコントローラ１１４が完全に定位
置に挿入されラッチされるまでリセットに保持される。
存在検出ラインが、新しいコントローラの挿入を検出す
る。そして、挿入されたコントローラ１１４の存在が、
存在検出ライン２０４を介して、第１のコントローラ１
１２に通信される。

【００４４】ステップ２５６において、第２のコントロ
ーラ１１４に電源が投入され、定位置にラッチされるの
を待ってから、プロセッササブシステム自己試験を実行
する。プロセッササブシステム自己試験は、フラッシュ
ＲＯＭにあるファームウェアイメージの試験と、マイク
ロプロセッサローカルメモリの試験と、周辺チップレジ
スタの実行と、データパス試験とを含んでいる。ステッ
プ２５８において、第１のコントローラ１１２および第
２のコントローラ１１４が、代替通信パス２０２を介し
て通信する。第１のコントローラ１１２および第２のコ
ントローラ１１４は、第２のコントローラ１１４が冗長
コントローラシステム１１０の一部としてまだ「オンラ
イン」になっていない場合であっても、代替通信パス２
０２と、メモリ／通信モジュール１３８と、メモリ／通
信モジュール１７８とを介して互いに通信する。代替通
信パス２０２を介しての第１のコントローラ１１２と第
２のコントローラ１１４との間のサンプル通信として
は、コントローラ間の互換性を確認するためのハードウ
ェアおよびファームウェア改訂情報の交換と、いつ試験
が完了したかとともにその試験の結果の通知と、活線挿
入プロセス中のコントローラ間の同期点の通信とを含ん
でいる。

【００４５】ステップ２６０において、第２のコントロ
ーラの共用メモリに対しての自己試験の実行を含む自己
試験を、第２のコントローラが引き続き実行する。本明
細書において上述したように、このような試験は、シス
テムに割り込むことなく、バックグラウンドタスクとし
てタスクプロセッサ１７４を介して実行することができ
る。ステップ２６２において、すべての試験にパスした
わけではない場合には、復元モード２６４に入れられ
る。復元モード２６４は、エラー状況を冗長コントロー
ラシステムおよび／またはホストに提供することを含み
うる。一実施形態では、コントローラが不良とマークさ
れてオフラインに保持される。プロセスは、別のコント
ローラを用いて初めからやり直される。すべての試験に
パスした場合には、ステップ２６６において、第２のコ
ントローラ１１４が、冗長コントローラシステム１１０
に追加する準備ができたというメッセージを第１のコン
トローラ１１２に送信する。

【００４６】図９では、本発明による冗長コントローラ
システムへとコントローラを活線挿入する方法をさらに
示す図が、全体的に符号２２０で示されている。ステッ
プ２７２において、第１のコントローラ１１２が、第１
のコントローラの共有書き込みおよびローカル読み出し
専用にメモリ１２０を構成する。したがって、その時点
の前では、メモリ１２０へのいずれのデータ書き込み
も、第２のコントローラ１１４のメモリ１６０にミラー
リングされるか、または書き込まれる。この時点では、
メモリ１６０のメモリイメージが、メモリ１２０のメモ
リイメージの「ミラー（mirror）」コピーではないた
め、冗長コントローラシステム１１０の一部として、メ
モリ１２０からはデータだけを読み出すことができる。
ステップ２７４において、第１のコントローラ１１２に
よる許可が与えられるまで（たとえば、代替通信パス２
０２を介して）、第２のコントローラ１１４による共用
メモリ１２０およびそれ自体のメモリ１６０への書き込
みが禁止される。

【００４７】ステップ２７６において、第１のコントロ
ーラ１１２が、バックグラウンドタスクを介して、すべ
て共用メモリ１２０における同一ロケーションに共用メ
モリ１２０を逆にコピーする。特に、タスクプロセッサ
１３４は、タスクプロセッサ１３４がメモリ１２０から
メモリブロックを読み出し、それをバッファに格納し、
メモリブロックをメモリ１２０内の同一ロケーションに
書き込むというバックグラウンドタスクを含む。この動
作の結果、第１のコントローラ１１２が共有書き込みモ
ードに構成されるため、第１のコントローラ１１２は、
メモリブロック１２０からメモリブロックをローカルに
読み出すが、第１のコントローラ１１２がメモリ１２０
内の同一ロケーションに再び書き込まれると、これはま
た、第２のコントローラ１１４のメモリ１６０内の同一
ロケーションにも書き込まれる。ステップ２７８におい
て、このバックグラウンドタスク中に、第１のコントロ
ーラ１１２は、プロセッサ１２４を介してシステム動作
コマンドを実行するに当たり動作可能であり続ける。一
態様では、メモリイメージが一度に１つのメモリブロッ
クずつコピーされる。バックグラウンドタスクの完了後
に、ここで第１のメモリ１２０のメモリイメージは、第
２のメモリ１６０のメモリイメージのミラーであり、ス
テップ２８０で示すように、第２のコントローラ１１４
を冗長コントローラシステム１１０に追加するプロセス
が継続される。

【００４８】図１０は、第１のコントローラ１２０のメ
モリイメージが第２のコントローラのメモリ１６０にミ
ラーリングまたはコピーされた後に、冗長コントローラ
システムにコントローラを追加する本発明による方法の
例示的な一実施形態を示す図であり、符号２９０で示さ
れる。ステップ２９２において、第１のコントローラ１
１２が、ミラーリングされた書き込みモードおよび読み
出しモードまたはミラーリングされた書き込みコンフィ
ギュレーション（configuration）および読み出しコン
フィギュレーションに再構成される。これで、第１のメ
モリ１２０および第２のメモリ１６０の双方にデータロ
ケーションを読み書きすることができるようになる。ス
テップ２９４において、第１のコントローラ１１２が、
すべてのメモリロケーションを読み出し、タスクプロセ
ッサ１３４を介してのバックグラウンドタスクを用い
て、第２のコントローラの共用メモリ１６０に対する第
１のコントローラの共用メモリ１２０の整合性（consis
tency）を比較する。したがって、システム動作コマン
ドは、このときに割り込みを受けない。ステップ２９６
において、メモリが整合しない場合には、復元モード２
９８に入る。メモリが整合する場合には、ステップ３０
０において、第１のコントローラ１１２および第２のコ
ントローラ１１４が、第２のコントローラを冗長コント
ローラシステム１１０に追加するように再構成される。
ここで、冗長コントローラシステム１１０が、ミラーリ
ングメモリ冗長コントローラシステムとして完全に動作
できるようになる。さらに、システム動作処理に対する
割り込みが最小でホストのタイムアウトを引き起こすこ
と無く、第２のコントローラが冗長コントローラシステ
ムへと活線挿入されている。

【００４９】（コントローラリセット）既知の二重コン
トローラシステムでは、一方のコントローラをリセット
すると、他方のコントローラのマイクロプロセッサに対
する割り込みが生じる。そのとき、受ける側のコントロ
ーラのプロセッサは、割り込みおよびリセットの原因に
対処しなければならなかった。この従来の方法は、多く
の既知の欠点を有する。第１のコントローラと第２のコ
ントローラとの間のリセットのタイミングは可変であ
る。コントローラが「リセットループ（reset loop）」
内でスタックすると、高性能でないミラーリングインタ
フェース（mirroring interface）の状態変化によっ
て、コントローラのシステム性能に影響する紛らわしい
アクティビティ（distracting activity）と組み合わさ
って、リセットが他方のコントローラのプロセッサに割
り込む。第２のコントローラが「スタック（stuck）」
を有する、すなわち異常なプロセッサである場合には、
第２のコントローラのプロセッサを割り込みへのサービ
ス提供に使用することができないため、第１のコントロ
ーラは第２のコントローラをリセットさせることができ
ない。したがって、ここで第１のコントローラは、シス
テムを回復するために、リセット生成の「ウォッチドッ
グ（watchdog）」モードに戻らなければならない。第２
のコントローラが、システムを用いて格納されたデータ
にダメージを与える可能性はかなり大きい。

【００５０】図１１および図１２は、本発明による冗長
コントローラシステムを用いてコントローラリセットを
処理するシステムおよび方法の例示的な一実施形態を示
す図である。本発明による冗長コントローラシステムを
用いてコントローラのリセットを処理する方法では、１
つのコントローラに対する局所的なリセットが可能であ
り、したがって、ミラーリングバス(mirroring bus)が
イネーブル（enable）されているときに、第２のコント
ローラにのみリセットを伝搬することができる。これ
は、誤ったコントローラがすべてのコントローラをリセ
ットに保持することを防止する。また、本明細書におい
て上述した図１から図１０も参照する。

【００５１】図１１では、本発明による冗長マルチコン
トローラシステムにおいてコントローラリセットを処理
する方法の例示的な一実施形態が、全体的に符号４００
で示される。冗長コントローラシステムは、アクティブ
に接続され、ミラーリング対として動作する第１のコン
トローラ１１２および第２のコントローラ１１４を含
み、ステップ４０２において、リセット状況が第２のコ
ントローラ１１４で検出される。第２のコントローラ１
１４は、リセットされ、シャットダウンプロセスが開始
される。ステップ４０４において、シャットダウンプロ
セスは、第１のコントローラ１１２と第２のコントロー
ラ１１４との間の通信リンクを介して、第１のコントロ
ーラ１１２にコントローラリセットを知らせることを含
む。好ましい一実施形態では、ミラーバス２００を介し
て第２のコントローラにリセットが発生したことを第１
のコントローラに知らせる。ステップ４０６において、
シャットダウンプロセスが、第１のコントローラ１１２
および第２のコントローラ１１４の双方に対して行われ
る。したがって、第１のコントローラ１１２および第２
のコントローラ１１４は双方とも、同時にシャットダウ
ンプロセスを受ける。

【００５２】図１２では、本発明による二重コントロー
ラシステムにおいてコントローラをリセットする方法の
例示的な一実施形態をさらに示す図が、全体的に符号４
１０で示される。ステップ４１２において、双方のコン
トローラに対してシャットダウンプロセスが完了した後
に、第１のコントローラ１１２および第２のコントロー
ラ１１４に電源が投入される。シャットダウンにより、
すべての内部バッファがフラッシュされ、メモリが確保
される。ステップ４１４において、プロセスの一部とし
て、第１のコントローラおよび第２のコントローラがリ
セットされる。ステップ４１６において、第１のコント
ローラ１１２と第２のコントローラ１１４との間のミラ
ーバス２００インタフェースがディスエーブル（disabl
e）される。一態様では、第１のコントローラ１１２お
よび第２のコントローラ１１４をリセットするステップ
により、ミラーバス２００がディスエーブルされる。ミ
ラーバスをディスエーブルするステップは、ミラーバス
が再度イネーブルされるまで、ボード間のリセットのさ
らなる伝搬が発生しないようにする。

【００５３】ステップ４１８において、第１のコントロ
ーラ１１２および第２のコントローラ１１４の各コント
ローラが自己試験を実行する。内部メモリコントローラ
ＡＳＩＣ１２２および１６２とすべてのデータパスバス
の試験と同様に、自己試験は、本明細書において上述し
たように、マイクロプロセッササブシステムおよびＳＤ
ＲＡＭメモリの試験を一般に含んでいる。

【００５４】このとき、第１のコントローラ１１２と第
２のコントローラ１１４との間のミラーバス２００のイ
ンタフェースは、ディスエーブルのままである。したが
って、一方のコントローラにより、または自己試験の結
果発生することがある任意のリセットまたは割り込み
は、他方のコントローラに影響を与えない。ステップ４
２０において、自己試験が成功しなかった場合には、ス
テップ４２２において、自己試験が成功したコントロー
ラが復元モードになる。通常、復元モードは、エラーを
ホストコンピュータシステムに対して生成して故障を知
らせることと、「不良（bad）」コントローラをアレイ
での使用から除くこととを含む。そして、残っている
「良好(good)」コントローラが、データのミラーリング
が必要ではない単一コントローラモードで動作を開始す
る。

【００５５】第１のコントローラ１１２および第２のコ
ントローラ１１４の双方に関して自己試験が成功した場
合には、ステップ４２４において、第１のコントローラ
１１２と第２のコントローラ１１４との間のミラーバス
２００のインタフェースがイネーブルされる。したがっ
て、第１のコントローラ１１２および第２のコントロー
ラ１１４は、リセットまたはリセットの原因が除去さ
れ、再びミラーリング対として動作し続けることが可能
であることが検証される。

【００５６】本発明による冗長コントローラシステムを
用いてコントローラリセットを処理する上記方法では、
一方のコントローラに対する局所的なリセットが可能で
あり、したがって、ミラーリングバスと共にイネーブル
されない限り、リセットが第２のコントローラに伝搬し
ないようにすることができる。これは、システムファー
ムウェアが、システム内のすべてのコントローラをリセ
ットすることができないようにコントローラをディスエ
ーブルする方法がなお可能でありながら、マルチコント
ローラボード間でのリセットの同期のハードウェア管理
という利点を提供する。

【００５７】（コントローラの抜去）オンラインコント
ローラが冗長コントローラデータ格納システムから抜去
されると、コントローラが「部分的に抜去された（part
ially removed）」場合または正しく抜去されない場合
にダウンタイムを被ることがある。通常、冗長コントロ
ーラが、休止状態になるか、またはオンライン抜去イベ
ントの持続時間に対するリセットに保持されるために、
このことが発生する。

【００５８】冗長コントローラシステムからコントロー
ラをオンラインで抜去する既知のプロセスは、コントロ
ーラが抜去されつつあるという警告を冗長コントローラ
システムに提供する、早期警告スイッチまたはショート
コネクタピンを含む。警告により、コントローラがコン
トローラの現在のメモリアクセスを終了し、そしてコン
トローラの不揮発性メモリを自己リフレッシュモードに
する。コントローラが全体的に切り離された（たとえ
ば、コントローラ検出ロングピンの切り離し）後、他方
の「対になった（paired）」コントローラが、冗長コン
トローラシステムを制御するために動作を再開すること
が可能になる。検出ピンコネクタを利用するシステムの
場合には、部分的に抜去されたコントローラは、検出ピ
ンが完全に接触しなくなるまで、システムを非アクティ
ブ状態に保持することができる。このセットアップは、
コントローラが冗長コントローラシステムから「部分的
に抜去（partially removed）」されるのみであり、ホ
ストのオペレーティングシステムのタイムアウト期間を
過ぎてオンライン抜去によるダウンタイムが延びる等の
手順が不正確になる機会をもたらす。

【００５９】図１３は、本発明による冗長コントローラ
システムからコントローラをオンラインで抜去する方法
の例示的な一実施形態を示す図である。本方法は、全体
的に符号４５０で示される。オンラインでの抜去方法４
５０では、冗長コントローラシステムのダウンタイムを
最小に抑えながら、コントローラを冗長コントローラシ
ステムからオンラインで安全に抜去することができる。

【００６０】ステップ４５２において、コントローラが
冗長コントローラシステム１１０から抜去されつつある
ことが検出される。また、本明細書において上述した図
１から図１２も参照する。一態様では、早期警告スイッ
チまたはコネクタ上のショートピンが、コントローラ自
体が抜去されつつあるという警告をシステム１１０に提
供する。検出は、冗長コントローラシステム１１０から
コントローラが完全に切り離される前に行われることが
好ましい。警告は、ホットプラグ警告１４２またはホッ
トプラグ警告１８２を介して受信される。本明細書で説
明する例示的な一実施形態では、第１のコントローラ１
１２が冗長コントローラシステム１１０から抜去され
る。

【００６１】ステップ４５４において、第１のコントロ
ーラ１１２が冗長コントローラシステム１１０から抜去
されつつあることが検出されると、シャットダウンシー
ケンスが第１のコントローラ１１２および第２のコント
ローラ１１４に対して行われる。ステップ４５６におい
て、一態様では、各コントローラについてのシャットダ
ウンシーケンスが、コントローラのプロセッサに割り込
みし、プロセッサがアクティブな処理タスクを終えるこ
とができるようにすることを含む。ステップ４５８にお
いて、各コントローラについてのシャットダウンシーケ
ンスは、メモリ１２０およびメモリ１６０への未処理の
メモリアクセスを完了し、内部バッファをフラッシュす
ることをさらに含む。シャットダウンプロセスの一貫と
して、メモリコントローラ１２２が、状態語をメモリ１
２０に書き込み、メモリコントローラ１６２が状態語を
メモリ１６０に書き込む。

【００６２】好ましい一実施形態では、第１のメモリ１
２０および第２のメモリ１６０が自己リフレッシュモー
ドを有し、より好ましくはバッテリバックアップを含
む。第１のコントローラ１１２および第２のコントロー
ラ１１４に対してシャットダウンシーケンスが完了した
後に、第１のメモリ１２０および第２のメモリ１６０
が、対応するメモリコントローラである第１のメモリコ
ントローラ１２２および第２のメモリコントローラ１６
２により、自己リフレッシュモードへと設定される。ス
テップ４６２において、抜去が検出されたコントローラ
は、オフラインのままで抜去の終了を待つ。そのメモリ
は自己リフレッシュモードに留まる。ステップ４６４に
おいて、抜去が検出されないコントローラが、直ちにオ
ンラインになるプロセスを開始する。本明細書において
述べる例示的な実施形態では、メモリ１２０に対する自
己リフレッシュプロセスの完了後に、抜去が検出された
第１のコントローラ１１２がオフラインのまま抜去の終
了を待ち、メモリ１２０が自己リフレッシュモードに留
まる（一態様において、メモリはバッテリバックＤＲＡ
Ｍである）。抜去を検出しない第２のコントローラ１１
４が、直ちにオンラインになるプロセスを開始し、冗長
コントローラシステムのダウンタイムを最小に抑える。
メモリ１６０（たとえば、バッテリバックＤＲＡＭ）
は、自己リフレッシュモードから出され、メモリコント
ローラによる使用のため、先に書き込まれた状態語（st
atus word）を保持する。

【００６３】好ましい実施形態を説明するという目的で
特定の実施形態を本明細書に図示し説明したが、当業者
は、本発明の範囲から逸脱せずに、同じ目的を達成する
ために適合される多種多様な代替および／または同等の
実施を図示し説明した特定の実施形態と置き換えること
ができることを理解するであろう。化学、機械、電気機
械、電子、およびコンピュータの分野における知識を有
する者は、本発明を多種多様な実施形態で実施しうるこ
とを容易に理解するであろう。この出願は、本明細書に
述べられる好ましい実施形態のあらゆる適合または変更
を網羅するよう意図される。したがって、本発明は特許
請求の範囲およびその同等物によってのみ制限されるも
のと明白に意図されるものである。

【図面の簡単な説明】

【図１】本発明による冗長コントローラを活線挿入する
ように構成された冗長コントローラデータ格納システム
の例示的な一実施形態を示すブロック図である。

【図２】本発明による冗長コントローラデータ格納シス
テムにコントローラを活線挿入する方法の例示的な一実
施形態を示すブロック図である。

【図３】本発明による冗長コントローラシステムにコン
トローラを活線挿入する方法の別の例示的な実施形態を
示すブロック図である。

【図４】本発明による冗長コントローラを活線挿入する
ように構成される冗長コントローラデータ格納システム
の別の例示的な実施形態を示すブロック図である。

【図５】本発明による冗長コントローラデータ格納シス
テムにおいて使用されるタスクプロセッサの例示的な一
実施形態を示す概略図である。

【図６】本発明による冗長コントローラシステムにおけ
るタスクプロセッサによって利用されるデータ構造の例
示的な一実施形態を示す概略図である。

【図７】本発明による冗長コントローラデータ格納シス
テムに使用される、メモリブロックに構成されたメモリ
イメージを有するコントローラ共用メモリの例示的な一
実施形態を示す概略図である。

【図８】本発明による冗長コントローラシステムにコン
トローラを活線挿入する方法の例示的な一実施形態を示
すブロック図である。

【図９】本発明による冗長コントローラシステムにコン
トローラを活線挿入する方法の例示的な一実施形態をさ
らに示すブロック図である。

【図１０】本発明による冗長コントローラシステムにコ
ントローラを活線挿入する方法の例示的な一実施形態を
さらに示すブロック図である。

【図１１】本発明による冗長コントローラシステムにお
いてコントローラのリセットを処理する方法の例示的な
一実施形態を示すブロック図である。

【図１２】本発明による冗長コントローラシステムにお
けるコントローラのリセットを処理する方法の例示的な
一実施形態をさらに示すブロック図である。

【図１３】本発明による冗長コントローラシステムにお
けるコントローラを抜去する方法の例示的な一実施形態
を示すブロック図である。

【符号の説明】

３０、１１０ 冗長コントローラデータ格納システム ３２、１１２ 第１のコントローラ ３４、１１４ 第２のコントローラ ４０ 通信バス ５０、５６、１６０ メモリ ５２、１３４ タスクプロセッサ ５４、１２４ システム動作プロセッサ ８２、９２ 第１のコントローラを構成するステップ ８４、９４ 冗長コントローラシステムを動作するステ
ップ ８５、９６ システム動作コマンドを処理するステップ ８６、９８ 第２のコントローラを挿入するステップ ８８、１０２ バックグラウンドタスクを処理するステ
ップ １００ 第１のメモリを構成するステップ １２０ 第１のミラーリングアレイ、メモリ、メモリブ
ロック ２００ ミラーバス ２０２ 代替通信パス ２５４ 第２のコントローラが挿入されたことを第１の
コントローラが検出するステップ ２５６ 第２のコントローラに電源を投入するステップ ２６０ 第２のコントローラが引き続く自己試験を実行
するステップ ２６２ すべての試験に成功したか否かを判断するステ
ップ ２６６ 第２のコントローラが、冗長コントローラシス
テムに追加する準備ができたというメッセージを第１の
コントローラに送信するステップ ２７４ 第１のコントローラにより許可が与えられるま
で、第２のコントローラの共用メモリへの書き込みを禁
止するステップ ２９２ 第１のコントローラが再構成されるステップ ２９４ 第１のメモリを第２のメモリと比較するステッ
プ ２９６ メモリが一貫するか否かを判断するステップ ３００ 第２のコントローラを冗長コントローラシステ
ムに追加するように第１のコントローラおよび第２のコ
ントローラを再構成するステップ

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/16 ３３０ Ｇ０６Ｆ 12/16 ３３０Ｃ (72)発明者 バリー・ジェイ・オールドフィールド アメリカ合衆国アイダホ州83713，ボイジ ー，ウェスト・ダニエル・コート 11302 (72)発明者 クリストファー・ダブリュ・ジョハンソン アメリカ合衆国アイダホ州83629，ホース シュー・ベンド，リバー・ブラッフ・レー ン 32 Ｆターム(参考） 5B018 GA03 GA04 HA05 JA21 MA14 QA20 5B034 BB01 BB16 CC04 CC05 DD05 5B065 BA01 CA30 EA12

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１のメモリが第１のメモリイメージを
   含む第１のメモリとタスクプロセッサとシステム動作プ
   ロセッサとを含むように第１のコントローラを構成する
   ステップと、 前記第１のコントローラを介して、冗長コントローラシ
   ステムを動作させるステップと、 前記システム動作プロセッサを介して、システム動作コ
   マンドを処理するステップと、 第２のメモリを含む第２のコントローラを前記冗長コン
   トローラシステムへと挿入するステップと、 前記第１のコントローラを介して前記システム動作コマ
   ンドを処理している間に、前記第１のメモリイメージを
   前記第２のメモリにコピーすることを含むバックグラウ
   ンドタスクを、前記タスクプロセッサを用いて処理する
   ステップとを含んでなる、冗長コントローラシステムに
   コントローラを活線挿入する方法。
2. 【請求項２】 前記第１のメモリイメージをいくつかの
   メモリブロックへと分割するステップと、該メモリブロ
   ックを前記第２のメモリにコピーするステップとをさら
   に含んでいる請求項１に記載の方法。
3. 【請求項３】 前記第２のメモリへのミラーリングされ
   た書き込みおよび局所的な読み出し専用に前記第１のメ
   モリを構成するステップを含んでいる請求項１に記載の
   方法。
4. 【請求項４】 前記システム動作コマンドを処理するス
   テップが、前記システム動作プロセッサを介して前記第
   １のメモリにアクセスすることを含むシステム動作コマ
   ンドを処理するステップと、前記システム動作プロセッ
   サおよび前記タスクプロセッサによる前記第１のメモリ
   のアクセスに優先度を割り当てるステップと、前記タス
   クプロセッサよりも高い前記第１のメモリへのアクセス
   優先度を前記システム動作プロセッサに割り当てるステ
   ップとを含んでいる請求項１または３に記載の方法。
5. 【請求項５】 前記第１のコントローラと前記第２のコ
   ントローラとの間にメモリイメージバスを構成するステ
   ップであって、前記第１のメモリイメージが、前記メモ
   リイメージバスを介して前記第２のメモリにコピーされ
   るステップと、前記メモリイメージバスとは別に、前記
   第１のコントローラを前記第２のコントローラに通信バ
   スを介してリンクするステップと、前記第１のコントロ
   ーラと前記第２のコントローラとの間で前記通信バスを
   介して通信するステップとを含んでいる請求項１、３、
   または４のいずれかに記載の方法。
6. 【請求項６】 前記第１のコントローラは、二重コント
   ローラシステムを実行している間に前記第２のコントロ
   ーラが挿入されたことを検出するステップをさらに含ん
   でおり、前記第２のコントローラを挿入する前記ステッ
   プは、前記第１のコントローラが前記冗長コントローラ
   システムを実行している間に前記第２のメモリに対して
   自己試験を実行することを含む自己試験を含み、すべて
   の前記自己試験が成功した場合には、前記第２のコント
   ローラが、前記第１のコントローラにメッセージを送信
   し、前記二重コントローラシステムに追加可能であるこ
   とを示すステップを含んでいる請求項１に記載の方法。
7. 【請求項７】 前記第２のコントローラが前記第１のコ
   ントローラから許可を受けるまで前記第２のコントロー
   ラによる前記第１のメモリへのミラーリングされた書き
   込みを禁止するステップと、前記第１のコントローラの
   前記第１のメモリと前記第２のコントローラの前記第２
   のメモリとのミラーリングされた書き込みおよびミラー
   リングされた読み出しのために、前記第１のメモリイメ
   ージを前記第２のメモリにコピー完了した後に、前記第
   １のコントローラを構成するステップとを含んでいる請
   求項１または３に記載の方法。
8. 【請求項８】 前記第１のコントローラまたは前記第２
   のコントローラによってそれぞれミラーリングされた読
   み出しの後に、前記第１のメモリと前記第２のメモリと
   を比較するステップを含んでいる請求項７に記載の方
   法。
9. 【請求項９】 前記第２のメモリのメモリロケーション
   を検証して、前記コピーが成功したことを確認するステ
   ップをさらに含んでおり、前記コピーが成功したと検証
   された場合には、前記第２のコントローラが冗長コント
   ローラとして前記冗長コントローラシステムに追加され
   る請求項７に記載の方法。
10. 【請求項１０】 前記第１のコントローラおよび前記第
    ２のコントローラを含み、請求項１から９のいずれかに
    記載の方法を実行するように構成された冗長コントロー
    ラシステム。