JP2002330029A

JP2002330029A - 周波数変換器

Info

Publication number: JP2002330029A
Application number: JP2002054850A
Authority: JP
Inventors: Takahiko Kishi; 孝彦岸
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-03-02
Filing date: 2002-02-28
Publication date: 2002-11-15

Abstract

(57)【要約】【課題】良好な周波数特性を持ち、かつ乗算器を極力
削減した形の周波数変換器を提供する。【解決手段】ＤＤＣ１は、入力されたＲＦ／ＩＦ信号
Ｓ（ｉ）を、ＡＤ変換器５２によりサンプリングした信
号に、（Ｍ×Ｉ）分割したポリフェーズ構成によるデシ
メータ／ミキサ２により、実数信号から複素数信号への
直交変換と、周波数Ｋωによる周波数ステップをＩ倍に
細かくした周波数変換、及び１／（Ｍ×Ｉ）倍のデシメ
ーションを行い、Ｉ倍アップサンプラ１６とローパスフ
ィルタ１７を設けたインタポレータ３においてＩ倍のイ
ンタポレーションをした後、通信チャネルに与えられた
帯域特性を持つローパスフィルタ４５を設けたチャネル
フィルタ５６により帯域制限され、サンプリング周波数
を入力の１／Ｍ倍に変換されたベースバンド信号ｉ
（ｊ）、ｑ（ｊ）として出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル信号
処理により入力信号の周波数を変換する周波数変換器に
関し、特に良好な周波数特性を実現しながらサンプリン
グ周波数の変換が可能な周波数変換器に関する。

【０００２】

【従来の技術】従来、周波数変換器には、例えば受信Ｒ
Ｆ／ＩＦ信号をＡＤ変換した後に、ベースバンド、また
は復調処理ＩＦ信号へデジタル信号処理により周波数変
換を行うデジタルダウンコンバータ（DDC:Digital Down
Converter）や、ベースバンド、または変調ＩＦ信号を
ＤＡ変換した後に、送信ＲＦ／ＩＦ信号を得るために、
デジタル信号処理により周波数変換を行うデジタルアッ
プコンバータ(DUC:Digital Up Converter ）がある。こ
れらの周波数変換器では、ＲＦ／ＩＦ信号処理とベース
バンド／変復調ＩＦ処理に要求されるサンプリング周波
数の違いから、信号自体の周波数変換だけでなく、信号
のサンプリング周波数変換も同時に行われる。信号自体
の周波数変換のミキサには、乗算器が用いられるが、サ
ンプリング周波数を変換する際にエイリアシングを抑圧
するデシメーションフィルタおよびインターポレーショ
ンフィルタは、乗算器を用いる一般的な構成のフィルタ
では複数の乗算器が必要になり、回路規模と消費電力が
大きくなるので、サンプリング周波数と信号周波数帯域
の比が大きいときには、ＣＩＣフィルタ（Cascade Inte
grated Comb Filter）と呼ばれるコムフィルタと積分器
を縦列接続したフィルタが用いられてきた。

【０００３】図１１は、ＣＩＣフィルタを用いて実現し
た従来例のデジタルダウンコンバータ（ＤＤＣ）であっ
て、ＤＤＣ５１は、ＲＦ／ＩＦ信号Ｓ（ｉ）をＡＤ変換
器５２によりサンプリングした信号に、ｃｏｓ（ｉ）と
−ｓｉｎ（ｉ）の各信号を乗算する乗算器４１を設けた
乗算器直交変換器５３により、ベースバンド周波数に周
波数変換した後、ＣＩＣフィルタ４２による１／Ｎ倍の
デシメータＡ５４と、更に、ローパスフィルタ（ＦＩＲ
フィルタ）４３と１／Ｄ倍ダウンサンプラ４４による１
／Ｄ倍のデシメータＢ５５により、低いサンプリング周
波数にサンプリング周波数変換を行う。

【０００４】図１２は、ダウンサンプリングを行うＣＩ
Ｃフィルタの構成を示す図であって、ＣＩＣフィルタ
は、Ｍセクションのローパスフィルタを形成する加算器
６１と遅延器６２、及びＭセクションのくし形フィルタ
を形成する減算器６３と遅延器６４、更にローパスフィ
ルタとくし形フィルタの間に設けられた１／Ｎ倍のダウ
ンサンプラ６５とから構成されている。また、その入出
力信号の周波数特性は、Ｈ（Ｚ）＝（１−Ｚ^-MN）／（１−Ｚ^-1）で表され、図１３に示すように、通過域がフラットでは
ないフィルタ特性となる。なお、図１３の特性波形Ｂ
は、特性波形Ａの周波数軸を拡大して表示したグラフで
ある。

【０００５】

【発明が解決しようとする課題】しかし、上述のＣＩＣ
フィルタを用いたＤＤＣでは、乗算器を用いることなく
エイリアシングの抑圧が可能であったが、フィルタの通
過域特性がフラットではないため、入力する信号の周波
数帯域幅が広くなると、信号がＣＩＣフィルタで受けた
振幅の周波数特性歪みを補正する必要があり、また逆に
通過帯域を広くしようとすると、フィルタの阻止帯域特
性が悪化するために、思うようにエイリアシングが抑圧
できないという問題があった。

【０００６】本発明は、上記問題点に鑑みてなされたも
ので、良好な周波数特性を持ち、かつ乗算器を極力削減
した形の周波数変換器を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、入力信号の周波数を任
意の周波数に変換する周波数変換器であって、Ｌ個（Ｌ
は正の整数）の係数をＭ分割（Ｍは正の整数）したＮ
（＝Ｌ／Ｍ）個の係数を持つＭ個の各ポリフェーズフィ
ルタに、長さＭ／Ｋを周期とする正弦波のＫ周期分の信
号がサンプリング周期１でサンプリングされたＭ個の各
信号を、１対１で対応させて乗算したポリフェーズ構成
のフィルタ（例えば実施の形態の乗算器１１、加算器１
２、遅延器１３、マルチプレクサ１４から構成されるフ
ィルタ、または乗算器２４、遅延器２５、乗算器２６、
加算器２７、加算器２８から構成されるフィルタ）と、
変換率Ｍのサンプリング周波数変換器（例えば実施の形
態のラッチ回路１５、またはホールド回路２３やホール
ド回路３１）とから構成されることを特徴とする。以上
の構成により、ポリフェーズ構成を利用して、周波数変
換とフィルタに用いられる乗算器を共有することで乗算
器を削減し、フィルタ機能と周波数変換機能、更にはサ
ンプリング周波数変換機能を持つ周波数変換器を実現す
ることを可能とする。

【０００８】請求項２に記載の発明は、請求項１に記載
の周波数変換器において、ポリフェーズ構成のフィルタ
の代わりに、Ｍ１個の各ポリフェーズフィルタに、長さ
Ｍ１／Ｋを周期とする正弦波のＫ周期分の信号がサンプ
リング周期１でサンプリングされたＭ１個の各信号を、
１対１で対応させて乗算したポリフェーズ構成のフィル
タないしは変換率Ｍ１のサンプリング周波数変換器（例
えば実施の形態のインタポレータ５）と、Ｍ２＝Ｍ−Ｍ
１なる関係を持つＭ２個の各ポリフェーズフィルタに、
長さＭ２／Ｋを周期とする正弦波のＫ周期分の信号がサ
ンプリング周期１でサンプリングされたＭ２個の各信号
を、１対１で対応させて乗算したポリフェーズ構成のフ
ィルタないしは変換率Ｍ２のサンプリング周波数変換器
（例えば実施の形態のインタポレータ／ミキサ６）とを
設けたことを特徴とする。以上の構成により、更にポリ
フェーズ構成を分割して、自由な周波数変換とサンプリ
ング周波数変換を可能とする。

【０００９】請求項３に記載の発明は、請求項１に記載
の周波数変換器において、Ｉ倍（Ｉは正の整数）のイン
タポレータ（例えば実施の形態のインタポレータ３）を
ポリフェーズ構成のフィルタの後段に設け、ポリフェー
ズ構成のフィルタは、Ｌ個（Ｌは正の整数）の係数を
（Ｍ×Ｉ）分割（Ｍは正の整数）したＰ（＝Ｌ／（Ｍ×
Ｉ））個の係数を持つ（Ｍ×Ｉ）個の各ポリフェーズフ
ィルタに、長さ（Ｍ×Ｉ）／Ｋを周期とする正弦波のＫ
周期分の信号がサンプリング周期１でサンプリングされ
た（Ｍ×Ｉ）個の各信号を、１対１で対応させて乗算し
たポリフェーズ構成のフィルタ（例えば実施の形態のデ
シメータ／ミキサ２）とし、サンプリング周波数変換器
は、１／（Ｍ×Ｉ）倍のデシメーションを行うことを特
徴とする。以上の構成により、マルチレート変換が可能
で、かつ周波数変換ステップを更にＩ倍に細かくできる
周波数変換器を実現することを可能とする。

【００１０】請求項４に記載の発明は、請求項１に記載
の周波数変換器において、１／Ｄ倍（Ｄは正の整数）の
デシメータ（例えば実施の形態のデシメータ８）をポリ
フェーズ構成のフィルタの前段に設け、ポリフェーズ構
成のフィルタは、Ｌ個（Ｌは正の整数）の係数を（Ｍ×
Ｄ）分割（Ｍは正の整数）したＱ（＝Ｌ／（Ｍ×Ｄ））
個の係数を持つ（Ｍ×Ｄ）個の各ポリフェーズフィルタ
に、長さ（Ｍ×Ｄ）／Ｋを周期とする正弦波のＫ周期分
の信号がサンプリング周期１でサンプリングされた（Ｍ
×Ｄ）個の各信号を、１対１で対応させて乗算したポリ
フェーズ構成のフィルタ（例えば実施の形態のインタポ
レータ／ミキサ９）とし、サンプリング周波数変換器
は、（Ｍ×Ｄ）倍のインタポレーションを行うことを特
徴とする。以上の構成により、マルチレート処理を用い
て、周波数変換ステップを更にＤ倍に細かくできる周波
数変換器を実現することを可能とする。

【００１１】請求項５に記載の発明は、入力信号の周波
数を任意の周波数に変換する周波数変換器であって、Ｍ
個（Ｍは正の整数）の符号をＭ分割した１個の符号を係
数とするＭ個の各ポリフェーズフィルタに、長さＭ／Ｋ
を周期とする正弦波のＫ周期分の信号がサンプリング周
期１でサンプリングされたＭ個の各信号を、１対１で対
応させて乗算したポリフェーズ構成のフィルタと、変換
率Ｍのサンプリング周波数変換器とから構成され、入力
信号と符号との相互相関機能を有することを特徴とす
る。以上の構成により、拡散信号が入力信号とされた場
合、該信号の逆拡散と周波数変換を行うことを可能とす
る。

【００１２】請求項６に記載の発明は、Ｌ個（Ｌは正の
整数）の係数をＭ分割（Ｍは正の整数）したＮ（＝Ｌ／
Ｍ）個の係数を持つＭ相のポリフェーズフィルタを配置
したポリフェーズ構成のフィルタと、変換率Ｍのサンプ
リング周波数変換器とを備え、入力信号の周波数を任意
の周波数に変換する周波数変換器であって、前記ポリフ
ェーズフィルタは、入力の離散時間数列がＭ個入力され
る毎にバンクを１つ切り換えて、Ｐ（Ｐは２以上の正の
整数）種類のフィルタ係数列を１種類ずつ前記ポリフェ
ーズフィルタの乗算器に設定可能な係数バンクを備え、
Ｍ相目の前記ポリフェーズフィルタの前記係数バンク
は、前記ポリフェーズフィルタの元のＭ相の係数列を位
相方向へＰ回繰り返し、Ｍ相ずつＰ回繰り返された係数
列に、長さＰ×Ｍ／Ｋを周期とする正弦波のＫ周期分の
信号がサンプリング周期１でサンプリングされたＰ×Ｍ
個の各信号を１対１で対応させて乗算した総計Ｍ相Ｐ種
類の係数列の中から、Ｍ相目のポリフェーズフィルタに
対応したＰ種類の係数列が設定されることを特徴とす
る。以上の構成により、サンプリング数や演算処理量、
更には消費電力を変更することなく、周波数変換器の周
波数ステップ（周波数分解度）だけをＰ倍に向上させる
ことができる。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。まず、図７と図８を用い
て、本発明の第１から第３の実施の形態による周波数変
換器に用いるデシメータ／ミキサ、及びインタポレータ
／ミキサの基本構成について説明する。本発明の第１か
ら第３の実施の形態では、入力信号をサンプリング変換
するポリフェーズ構成のデシメータ、またはインタポレ
ータにおいて、デシメータ、またはインタポレータをＭ
分割した各Ｎ個の係数を持つポリフェーズフィルタのｍ
相、ｎ番目の係数Ｃ_mnに、ｃｏｓないしはｓｉｎのｍ番
目の値、ｃｏｓ（ｍω)ないしはｓｉｎ(ｍω)を乗じる
ことで、ポリフェーズ構成のデシメータ、またはインタ
ポレータに、デシメーション、またはインタポレーショ
ンの機能とミキサの機能を持たせる。従って、構成上は
ミキサの無いポリフェーズフィルタのみの周波数変換器
が構成出来ることになる。

【００１４】すなわち、Ｈ＝Ｃ₀、Ｃ₁、Ｃ₂、・・・Ｃ_L-1 のＬ個のフィルタ係数にＭ分割のポリフェーズ分解を行
い、元のフィルタ係数とポリフェーズフィルタの係数の
対応がＬ＝Ｍ×ＮとなるＭ相毎にＮ個の係数を持つ以下
のフィルタ係数を得る。Ｈ₀＝Ｃ₀₀、Ｃ₀₁、Ｃ₀₂・・・Ｃ_0N-1 Ｈ₁＝Ｃ₁₀、Ｃ₁₁、Ｃ₁₂・・・Ｃ_1N-1 Ｈ₂＝Ｃ₂₀、Ｃ₂₁、Ｃ₂₂・・・Ｃ_2N-1 ・・・Ｈ_M-1＝Ｃ_M-10、Ｃ_M-11、Ｃ_M-12・・・Ｃ_M-1N-1

【００１５】更に、このポリフェーズフィルタと、Ｋは
Ｍの因数である長さＭ／Ｋを周期とする正弦波Ｓ_mを乗
算する乗算器（ミキサ）とをカスケードに接続したと
き、その処理は、Ｓ₀Ｈ₀＝Ｓ₀Ｃ₀₀、Ｓ₀Ｃ₀₁、Ｓ₀Ｃ₀₂・・・Ｓ₀Ｃ_0N-1＝Ｈ’₀ Ｓ₁Ｈ₁＝Ｓ₁Ｃ₁₀、Ｓ₁Ｃ₁₁、Ｓ₁Ｃ₁₂・・・Ｓ₁Ｃ_1N-1＝Ｈ’₁ Ｓ₂Ｈ₂＝Ｓ₂Ｃ₂₀、Ｓ₂Ｃ₂₁、Ｓ₂Ｃ₂₂・・・Ｓ₂Ｃ_2N-1＝Ｈ’₂ ・・・Ｓ_M-1Ｈ_M-1＝Ｓ_M-1Ｃ_M-10、Ｓ_M-1Ｃ_M-11、Ｓ_M-1Ｃ_M-12・・・・・・Ｓ_M-1Ｃ_M-1N-1 ＝Ｈ’_M-1 と等価である。

【００１６】ここで、フィルタ係数Ｃの添え字（係数Ｃ
_abの添え字ａとｂ）は、添え字ａが０からＭ−１までの
整数によって、Ｍ分割された各ポリフェーズフィルタの
位相方向の区別を示し、添え字ｂが０からＮ−１までの
整数によって、Ｎ個のポリフェーズフィルタの係数の時
間方向の区別を示す。また、正弦波Ｓ_mの添え字ｍは、
同様に０からＭ−１までの整数によって、Ｍ分割された
各ポリフェーズフィルタの位相方向の区別を示す。ま
た、Ｈ_M-1はＭ−１の位相を示す。

【００１７】すなわち、ミキサに用いるローカル信号の
信号周期の倍数とポリフェーズフィルタの分割数が同じ
であれば、Ｌ個（Ｌは正の整数）の係数をＭ分割（Ｍは
正の整数）したＮ（＝Ｌ／Ｍ）個の符号を係数とするＭ
個の各ポリフェーズフィルタに、長さＭ／Ｋを周期とす
るローカル信号（正弦波）のＫ周期分の信号がサンプリ
ング周期１でサンプリングされたＭ個の各位相に相当す
る信号を、１対１で対応させて乗じておくことで、ポリ
フェーズ構成のフィルタの積和演算処理でミキサとして
の乗算処理も同時に行えることになる。また、サンプリ
ング周波数変換比をＭとするサンプリング周波数変換も
同時に行われる。

【００１８】図７（ａ）は、従来のポリフェーズ構成の
デシメータの入力に、周期Ｍの信号を乗算する乗算器を
配置した構成を示しており、図７（ｂ）は、これを本発
明の実施の形態により構成したデシメータ／ミキサの基
本構成を示す。図７（ｂ）では、図７（ａ）の各ポリフ
ェーズフィルタＨ₀（ｚ）、Ｈ₁（ｚ）、Ｈ₂（ｚ）・・
・Ｈ_M-1（ｚ）に、周期Ｍの信号の各位相に相当する信
号Ｓ₀、Ｓ₁、Ｓ₂・・・Ｓ_M-1が乗算された新たなポリフ
ェーズフィルタを用いたフィルタが形成される。同様
に、図８（ａ）は、従来のポリフェーズ構成のインタポ
レータの出力に、周期Ｍの信号を乗算する乗算器を配置
した構成を示しており、図８（ｂ）は、これを本発明の
実施の形態により構成したインタポレータ／ミキサの基
本構成を示す。図８（ｂ）でも、図８（ａ）の各ポリフ
ェーズフィルタＨ₀（ｚ）、Ｈ₁（ｚ）、Ｈ₂（ｚ）・・
・Ｈ_M-1（ｚ）に、周期Ｍの信号の各位相に相当する信
号Ｓ₀、Ｓ₁、Ｓ₂・・・Ｓ_M-1が乗算された新たなポリフ
ェーズフィルタを用いたフィルタが形成される。

【００１９】（第１の実施の形態）次に、図１のＤＤＣ
の回路構成を示すブロック図と、図２のＤＤＣの入出力
の周波数特性を示す図を用いて、本発明の第１の実施の
形態による周波数変換器について説明する。本実施の形
態は、（Ｍ×Ｉ）個の係数を（Ｍ×Ｉ）分割した１個の
係数を持つポリフェーズフィルタによる構成であって、
ポリフェーズフィルタの乗算器をポリフェーズフィルタ
の各相で共通化し、フィルタ係数と正弦波データからな
るＲＯＭデータを各相毎に変更する実装を行った場合の
形態である。図１において、本発明の第１の実施の形態
によるＤＤＣ１は、ＲＦ／ＩＦ信号Ｓ（ｉ）を、ＡＤ変
換器５２によりサンプリングした信号に、デシメータ／
ミキサ２により実数信号から複素数信号への直交変換
（直交復調）と周波数Ｋωによる周波数変換、及び１／
（Ｍ×Ｉ）倍のデシメーションを行い、Ｉ倍アップサン
プラ１６とローパスフィルタ１７を設けたインタポレー
タ３においてＩ倍のインタポレーションをした後、通信
チャネルに与えられた帯域特性を持つローパスフィルタ
４５を設けたチャネルフィルタ５６により帯域制限され
たベースバンド信号ｉ（ｊ）、ｑ（ｊ）として出力す
る。

【００２０】デシメータ／ミキサ２は、ｎ＝０、１、・
・・（Ｍ×Ｉ−１）に従って、入力された実数信号にｃ
ｏｓ（ｎＫω）Ｃ_M×I-nと−ｓｉｎ（ｎＫω）Ｃ_M×I-n
の各信号を乗算する乗算器１１と、加算器１２と遅延器
１３とマルチプレクサ１４を備え、乗算器１１の出力信
号と先に遅延器１３により遅延されてマルチプレクサ１
４を通して帰還した信号とを加算器１２により加算し、
再度遅延器１３に入力することで累積加算する積分器と
が組み合わされている。これにより、フィルタ係数Ｃ
_M×I-nによる帯域制限と、入力されたサンプリング周波
数ｆｓ１の信号にｃｏｓ（ｎＫω）、−ｓｉｎ（ｎＫ
ω）によるｆｓ１／（Ｍ×Ｉ）×Ｋの周波数変換を同時
に行い、更に、累積加算した信号を（Ｍ×Ｉ）回に１
回、ｎ＝０の時にラッチ回路１５により出力することに
より、サンプリング周波数ｆｓ１の入力信号をサンプリ
ング周波数ｆｓ２へ１／（Ｍ×Ｉ）倍にデシメーション
する。なお、マルチプレクサ１４は、（Ｍ×Ｉ）回に１
回、ｎ＝０の時に信号”０”を加算器１２へ帰還するこ
とで、累積加算した信号をリセットする。また、フィル
タ係数がＣ_nではなくＣ_M×I-nとするのは、フィルタの
畳み込み演算を行うことを示す。また、フィルタ係数を
Ｃ_nとした場合は、相互相関器として動作する。

【００２１】従って、本実施の形態では、１／（Ｍ×
Ｉ）倍のデシメータ／ミキサの後でＩ倍のインタポレー
ションを行うことで、Ｉ／（Ｍ×Ｉ）＝１／Ｍ倍のデシ
メータを実現しつつ、Ｉ倍のインタポレーションを補正
するためにデシメータ／ミキサのポリフェーズ分割をＩ
倍にし、周波数変換を行う周波数ステップをＩ倍に細か
くしている。図２は、上述の本実施の形態によるＤＤＣ
において、デシメーション比（Ｍ×Ｉ）が１２８の時の
入出力の周波数特性を示した図であって、図２の特性波
形Ｂは、特性波形Ａの周波数軸を拡大して表示したグラ
フである。図２によると、本実施の形態によるＤＤＣの
入出力の周波数特性は、図１３に示すＣＩＣフィルタの
入出力の周波数特性と比較して、通過帯域、阻止帯域共
に大きく改善され、帯域幅の広い信号を処理する場合に
おいても、良好な周波数特性とエイリアシングの抑圧特
性が得られる。

【００２２】（第２の実施の形態）次に、図３のＤＵＣ
の回路構成を示すブロック図を用いて、本発明の第２の
実施の形態による周波数変換器について説明する。本実
施の形態は、２×（Ｍ２）個の係数を（Ｍ２）分割した
２個の係数を持つポリフェーズフィルタによる構成であ
って、ポリフェーズフィルタの乗算器と遅延器をポリフ
ェーズフィルタの各相で共通化し、フィルタ係数と正弦
波データからなるＲＯＭデータを各相毎に変更する実装
を行った場合の形態である。図３において、本発明の第
２の実施の形態によるＤＵＣ４は、複素数信号ｉ
（ｉ）、ｑ（ｉ）を、Ｍ１倍のアップサンプラ２１とロ
ーパスフィルタ２２を設けたインタポレータ５によりＭ
１倍のインタポレーションを行った後、インタポレータ
／ミキサ６により、周波数Ｋωによる周波数変換とＭ２
倍のインタポレーション、及び複素数信号から実数信号
への直交変換を行い、ＲＦ／ＩＦ信号Ｓ（ｊ）として出
力する。

【００２３】インタポレータ／ミキサ６は、入力された
複素数信号を、時間Ｍ２だけホールドするホールド回路
２３と、乗算器２４と遅延器２５、更に乗算器２６と加
算器２７を設け、ｎ＝０、１、・・・（Ｍ２−１）に従
って、ｃｏｓ（ｎＫω）Ｃ_(M _2-n)0と−ｓｉｎ（ｎＫ
ω）Ｃ_(M2-n)0、及びｃｏｓ（ｎＫω）Ｃ_(M2-n)1と−ｓ
ｉｎ（ｎＫω）Ｃ_(M2-n)1の各信号を入力信号と積和演
算する２タップのＦＩＲフィルタとが組み合わされてい
る。ホールド回路２３は、入力信号のサンプリング間隔
の間に、Ｍ２サンプルの同一の出力を行う（アップサン
プリングを行う）ホールド回路（マルチ出力回路）であ
って、ホールド回路２３によりホールドした信号に、フ
ィルタ係数Ｃ_(M2-n) ₀とＣ_(M2-n)1による帯域制限と、入
力されたサンプリング周波数ｆｓ１の信号にｃｏｓ（ｎ
Ｋω）、−ｓｉｎ（ｎＫω）によるｆｓ１／Ｍ２×Ｋの
周波数変換を同時に行い、更に１／Ｍ２回毎に出力する
ことにより、サンプリング周波数ｆｓ１の入力信号をサ
ンプリング周波数ｆｓ２へＭ２倍にインタポレーション
する。

【００２４】また、加算器２８は、入力された複素数信
号の実数軸側信号にｃｏｓが乗算された実数軸側信号
と、同様に虚数軸側信号に−ｓｉｎが乗算されて生成さ
れた新たな実数軸側信号とを加算し、複素数信号を実数
信号へ変換する直交変換（直交変調）を行う。なお、フ
ィルタ係数がＣ_nではなくＣ_(M2-n)とするのは、フィル
タの畳み込み演算を行うことを示す。従って、本実施の
形態では、Ｍ１倍のインタポレータとポリフェーズ構成
を適用したＭ２倍のインタポレータとにより、自由な周
波数変換とサンプリング周波数変換を実現している。

【００２５】（第３の実施の形態）次に、図４のＤＵＣ
の回路構成を示すブロック図を用いて、本発明の第３の
実施の形態による周波数変換器について説明する。本実
施の形態は、２×（Ｍ×Ｄ）個の係数を（Ｍ×Ｄ）分割
した２個の係数を持つポリフェーズフィルタによる構成
であって、ポリフェーズフィルタの乗算器と遅延器をポ
リフェーズフィルタの各相で共通化し、フィルタ係数と
正弦波データからなるＲＯＭデータを各相毎に変更する
実装を行った場合の形態である。図４において、本発明
の第３の実施の形態によるＤＵＣ７は、複素数信号ｉ
（ｉ）、ｑ（ｉ）を、ローパスフィルタ２９と１／Ｄ倍
のダウンサンプラ３０を設けたデシメータ８により１／
Ｄ倍のデシメーションを行った後、インタポレータ／ミ
キサ９により、周波数Ｋωによる周波数変換と（Ｍ×
Ｄ）倍のインタポレーション、及び複素数信号から実数
信号への直交変換を行い、ＲＦ／ＩＦ信号Ｓ（ｊ）とし
て出力する。

【００２６】インタポレータ／ミキサ９は、入力された
複素数信号を、時間（Ｍ×Ｄ）だけホールドするホール
ド回路３１と、乗算器２４と遅延器２５、更に乗算器２
６と加算器２７を設け、ｎ＝０、１、・・・（Ｍ×Ｄ−
１）に従って、ｃｏｓ（ｎＫω）Ｃ_(M×D-n)0と−ｓｉ
ｎ（ｎＫω）Ｃ_(M×D-n)0、及びｃｏｓ（ｎＫω）Ｃ_(M
_×D-n)1と−ｓｉｎ（ｎＫω）Ｃ_(M×D-n)1の各信号を入
力信号と積和演算する２タップのＦＩＲフィルタとが組
み合わされている。ホールド回路３１は、入力信号のサ
ンプリング間隔の間に、（Ｍ×Ｄ）サンプルの同一の出
力を行う（アップサンプリングを行う）ホールド回路
（マルチ出力回路）であって、ホールド回路３１により
ホールドした信号に、フィルタ係数Ｃ _(M×D-n)0とＣ
_(M×D-n)1による帯域制限と、入力されたサンプリング
周波数ｆｓ１の信号にｃｏｓ（ｎＫω）、−ｓｉｎ（ｎ
Ｋω）によるｆｓ１／（Ｍ×Ｄ）×Ｋの周波数変換を同
時に行い、更に１／（Ｍ×Ｄ）回毎に出力することによ
り、サンプリング周波数ｆｓ１の入力信号をサンプリン
グ周波数ｆｓ２へ（Ｍ×Ｄ）倍にデシメーションする。

【００２７】また、加算器２８は、入力された複素数信
号の実数軸側信号にｃｏｓが乗算された実数軸側信号
と、同様に虚数軸側信号に−ｓｉｎが乗算されて生成さ
れた新たな実数軸側信号とを加算し、複素数信号を実数
信号へ変換する直交変換（直交変調）を行う。なお、フ
ィルタ係数がＣ_nではなくＣ_(M×D-n)とするのは、フィ
ルタの畳み込み演算を行うことを示す。従って、本実施
の形態では、１／Ｄ倍のデシメーションの後で（Ｍ×
Ｄ）倍のインタポレータ／ミキサを行うことで、（Ｍ×
Ｄ）／Ｄ＝Ｍ倍のインタポレータを実現しつつ、１／Ｄ
倍のデシメーションを補正するためにインタポレータ／
ミキサのポリフェーズ分割をＤ倍にし、周波数変換を行
う周波数ステップをＤ倍に細かくしている。

【００２８】次に、図９と図１０を用いて、本発明の第
４、第５の実施の形態による周波数変換器に用いるデシ
メータ／ミキサ、及びインタポレータ／ミキサの基本構
成について説明する。本発明の第４、第５の実施の形態
では、入力信号をサンプリング変換するポリフェーズ構
成のデシメータ、またはインタポレータにおいて、デシ
メータ、またはインタポレータをＭ分割した各Ｎ個の係
数を持つＭ相のポリフェーズフィルタの係数を、位相方
向にＰ回繰り返すことでＰ×Ｍ個のフィルタ係数に変換
し、変換されたフィルタ係数のｍ相、ｎ番目の係数Ｃ_mn
に、ｃｏｓないしはｓｉｎのｍ番目の値、ｃｏｓ（ｍ
ω)ないしはｓｉｎ(ｍω)を乗じることで、ポリフェー
ズ構成のデシメータ、またはインタポレータに、デシメ
ーション、またはインタポレーションの機能とミキサの
機能を持たせると共に、更にミキサの機能における周波
数変換の周波数ステップ（周波数分解度）を向上させ
る。

【００２９】すなわち、前述のようにＨ＝Ｃ₀、Ｃ₁、Ｃ₂、・・・Ｃ_L-1 のＬ個のフィルタ係数にＭ分割のポリフェーズ分解を行
い、元のフィルタ係数とポリフェーズフィルタの係数の
対応がＬ＝Ｍ×ＮとなるＭ相毎にＮ個の係数を持つ以下
のフィルタ係数を得る。Ｈ₀＝Ｃ₀₀、Ｃ₀₁、Ｃ₀₂・・・Ｃ_0N-1 Ｈ₁＝Ｃ₁₀、Ｃ₁₁、Ｃ₁₂・・・Ｃ_1N-1 Ｈ₂＝Ｃ₂₀、Ｃ₂₁、Ｃ₂₂・・・Ｃ_2N-1 ・・・Ｈ_M-1＝Ｃ_M-10、Ｃ_M-11、Ｃ_M-12・・・Ｃ_M-1N-1

【００３０】次に、このポリフェーズフィルタの係数を
位相方向にＰ（Ｐは２以上の正の整数）回繰り返すこと
で、Ｐ×Ｍ個のフィルタ係数に変換し、更に、このフィ
ルタ係数と、ＫはＰ×Ｍの因数である長さＰ×Ｍ／Ｋを
周期とする正弦波Ｓ_m（ｍ＝０、１、２、・・・Ｐ×Ｍ
−１）を１対１で対応させて乗算するとき、その処理
は、Ｓ_(0×M)+0Ｈ₀₀＝Ｓ_(0×M)+0Ｃ₀₀、Ｓ_(0×M)+0Ｃ₀₁、Ｓ_(0×M)+0Ｃ₀₂・・・Ｓ₍₀ _×M)+0 Ｃ_0N-1＝Ｈ’₀₀ Ｓ_(0×M)+1Ｈ₀₁＝Ｓ_(0×M)+1Ｃ₁₀、Ｓ_(0×M)+1Ｃ₁₁、Ｓ_(0×M)+1Ｃ₁₂・・・Ｓ₍₀ _×M)+1 Ｃ_1N-1＝Ｈ’₀₁ Ｓ_(0×M)+2Ｈ₀₂＝Ｓ_(0×M)+2Ｃ₂₀、Ｓ_(0×M)+2Ｃ₂₁、Ｓ_(0×M)+2Ｃ₂₂・・・Ｓ₍₀ _×M)+2 Ｃ_2N-1＝Ｈ’₀₂ ・・・Ｓ_(1×M)+0Ｈ₁₀＝Ｓ_(1×M)+0Ｃ₀₀、Ｓ_(1×M)+0Ｃ₀₁、Ｓ_(1×M)+0Ｃ₀₂・・・Ｓ₍₁ _×M)+0 Ｃ_0N-1＝Ｈ’₁₀ Ｓ_(1×M)+1Ｈ₁₁＝Ｓ_(1×M)+1Ｃ₁₀、Ｓ_(1×M)+1Ｃ₁₁、Ｓ_(1×M)+1Ｃ₁₂・・・Ｓ₍₁ _×M)+1 Ｃ_1N-1＝Ｈ’₁₁ Ｓ_(1×M)+2Ｈ₁₂＝Ｓ_(1×M)+2Ｃ₂₀、Ｓ_(1×M)+2Ｃ₂₁、Ｓ_(1×M)+2Ｃ₂₂・・・Ｓ₍₁ _×M)+2 Ｃ_2N-1＝Ｈ’₁₂ ・・・Ｓ_(PM)-1Ｈ_P-1M-1＝Ｓ_(PM)-1Ｃ_M-10、Ｓ_(PM)-1Ｃ_M-11、Ｓ_(PM)-1Ｃ_M-12・・・・・・Ｓ_(PM)-1Ｃ_M-1N-1 ＝Ｈ’_P-1M-1 となる。

【００３１】ここで、フィルタ係数Ｃの添え字（係数Ｃ
_efの添え字ｅとｆ）は、添え字ｅが０からＭ−１までの
整数によって、Ｍ分割された各ポリフェーズフィルタの
位相方向の区別を示す。また、添え字ｆが０からＮ−１
までの整数によって、Ｎ個のポリフェーズフィルタの係
数の時間方向の区別を示す。また、正弦波Ｓ_mの添え字
は、Ｓ_(v×M)+wにおいて、添え字ｖが０からＰ−１まで
の整数によって、Ｐ回繰り返されるポリフェーズフィル
タの繰り返し数の区別を示し、添え字ｗが０からＭ−１
までの整数によって、Ｍ分割された各ポリフェーズフィ
ルタの位相方向の区別を示す。なお、ｖ＝Ｐ−１、ｗ＝
Ｍ−１の場合がＳ_(PM)-1である。また、Ｈ_P-1M-1はＰ番
目の繰り返しのＭ−１の位相を示す。

【００３２】すなわち、ミキサに用いるローカル信号の
信号周期の倍数とポリフェーズフィルタの分割数のＰ
（Ｐは２以上の正の整数）倍の数が同じであれば、Ｌ個
（Ｌは正の整数）の係数をＭ分割（Ｍは正の整数）した
Ｎ（＝Ｌ／Ｍ）個の符号を係数とするＭ相のポリフェー
ズフィルタを位相方向にＰ回繰り返すことでＰ×Ｍ組の
係数を作成し、作成された各係数組に、長さＰ×Ｍ／Ｋ
を周期とするローカル信号（正弦波）のＫ周期分の信号
がサンプリング周期１でサンプリングされたＰ×Ｍ個の
各位相に相当する信号を、１対１で対応させて乗じるこ
とで新たな係数組を作成することができる。

【００３３】そして、この係数組を先頭から１組ずつＭ
相のポリフェーズフィルタに順に割当て、各ポリフェー
ズフィルタに各ポリフェーズフィルタのＭ相に対応した
Ｍ個飛びのＰ種類の係数組を割り当てる。各ポリフェー
ズフィルタでは、このＰ種類の係数組をＰ種類の係数バ
ンクとして、入力の離散時間数列がＭ個入力される毎に
係数バンクを１つ切り替える。これにより、ポリフェー
ズ構成のフィルタの積和演算処理でＰ倍に周波数ステッ
プ（周波数分解度）を向上させたミキサとしての乗算処
理も同時に行えることになる。また、サンプリング周波
数変換比をＭとするサンプリング周波数変換も同時に行
われる。

【００３４】図９（ａ）は、従来のポリフェーズ構成の
デシメータの入力に、周期ＰＭの信号を乗算する乗算器
を配置した構成を示しており、図９（ｂ）は、これを本
発明の実施の形態により構成したデシメータ／ミキサの
基本構成を示す。図９（ｂ）では、図９（ａ）の各ポリ
フェーズフィルタＨ₀（ｚ）、Ｈ₁（ｚ）、Ｈ₂（ｚ）・
・・Ｈ_M-1（ｚ）を位相方向にＰ回繰り返した新たなフ
ィルタ係数に、周期ＰＭの信号の各位相に相当する信号
Ｓ₀、Ｓ₁、Ｓ₂・・・Ｓ_PM-1が乗算された新たなポリフ
ェーズフィルタを用いたフィルタが形成される。

【００３５】同様に、図１０（ａ）は、従来のポリフェ
ーズ構成のインタポレータの出力に、周期Ｍの信号を乗
算する乗算器を配置した構成を示しており、図１０
（ｂ）は、これを本発明の実施の形態により構成したイ
ンタポレータ／ミキサの基本構成を示す。図１０（ｂ）
でも、図１０（ａ）の各ポリフェーズフィルタＨ
₀（ｚ）、Ｈ₁（ｚ）、Ｈ₂（ｚ）・・・Ｈ_M-1（ｚ）を位
相方向にＰ回繰り返した新たなフィルタ係数に、周期Ｐ
Ｍの信号の各位相に相当する信号Ｓ₀、Ｓ₁、Ｓ₂・・・
Ｓ_PM-1が乗算された新たなポリフェーズフィルタを用い
たフィルタが形成される。

【００３６】それぞれのポリフェーズフィルタでは、上
述のＳ_(0×M)+0Ｈ₀₀からＳ_(PM)-1Ｈ _P-1M-1の係数組を、
先頭から１組ずつＭ相のポリフェーズフィルタに順に割
当て、各ポリフェーズフィルタの係数バンクに各ポリフ
ェーズフィルタの相に対応したＭ個飛びのＰ種類の係数
組を割り当てる。そして、上述のＳ_(0×M)+0Ｈ₀₀からＳ
_(PM)-1Ｈ_P-1M-1の係数組に対応してＳ_(pM)+(M-1)Ｈ
_p(M-1)で定義されるＭ相のポリフェーズフィルタに、入
力の離散時間数列のｉ番目から計算されるｐ＝［｛ｆｌ
ｏｏｒ（ｉ／Ｍ）｝ｍｏｄＰ］で定義されるｐに対応
した係数を係数バンクから読み出して畳み込みを行う。

【００３７】なお、上述の周波数ステップ（周波数分解
度）をＰ倍に向上させたミキサ（周波数変換器）の構成
は、ポリフェーズ構成の位相方向の演算処理回数がＰ倍
に増えるのに対して、各ポリフェーズフィルタの時間方
向の演算の動作時間が１／Ｐに減り、単位時間あたりの
総演算量が周波数ステップ（周波数分解度）を向上させ
る前と変わらない（Ｐ×１／Ｐ＝１）ので、ソフトウェ
ア信号処理（ディジタル信号処理）によりミキサを構成
する場合は単位時間あたりの消費電力の上昇は全くな
い。また、ハードウェア信号処理によりミキサを構成す
る場合も、ポリフェーズフィルタを１周期毎に切り替え
る動作がＭ回のサンプリング毎に発生するだけで、単位
時間あたりの消費電力の上昇がほとんどないという利点
がある。

【００３８】（第４の実施の形態）次に、図５のＤＤＣ
の回路構成を示すブロック図を用いて、上述のように周
波数ステップ（周波数分解度）を向上させた本発明の第
４の実施の形態による周波数変換器について説明する。
第１の実施の形態では、Ｉ／（Ｍ×Ｉ）＝１／Ｍ倍のデ
シメータを実現しつつ、Ｉ倍のインタポレーションを補
正するためにデシメータ／ミキサのポリフェーズ分割を
Ｉ倍にし、周波数変換を行う周波数ステップ（周波数分
解度）をＩ倍に細かくしていたが、本実施の形態では、
上述の方法によりＩ倍に周波数ステップ（周波数分解
度）を向上させたポリフェーズフィルタを用いること
で、図１に示した第１の実施の形態の周波数変換器（Ｄ
ＤＣ）から、Ｉ倍アップサンプラ１６とローパスフィル
タ１７を設けたインタポレータ３を削除する。

【００３９】図５において、本発明の第４の実施の形態
によるＤＤＣ７１は、ＲＦ／ＩＦ信号Ｓ（ｉ）を、ＡＤ
変換器５２によりサンプリングした信号に、デシメータ
／ミキサ７２により実数信号から複素数信号への直交変
換（直交復調）と周波数Ｋωによる周波数変換、及び１
／Ｍ倍のデシメーションを行い、通信チャネルに与えら
れた帯域特性を持つローパスフィルタ４５を設けたチャ
ネルフィルタ５６により帯域制限されたベースバンド信
号ｉ（ｊ）、ｑ（ｊ）として出力する。

【００４０】デシメータ／ミキサ７２は、ｎ＝０、１、
・・・（Ｍ×Ｉ−１）に従って、入力された実数信号に
ｃｏｓ（ｎＫω）Ｃ_M×I-nと−ｓｉｎ（ｎＫω）Ｃ
_M×I-nの各信号を乗算する乗算器１１と、加算器１２と
遅延器１３とマルチプレクサ１４を備え、乗算器１１の
出力信号と先に遅延器１３により遅延されてマルチプレ
クサ１４を通して帰還した信号とを加算器１２により加
算し、再度遅延器１３に入力することで累積加算する積
分器とが組み合わされている。

【００４１】これにより、フィルタ係数Ｃ_M×I-nによる
帯域制限と、入力されたサンプリング周波数ｆｓ１の信
号にｃｏｓ（ｎＫω）、−ｓｉｎ（ｎＫω）によるｆｓ
１／（Ｍ×Ｉ）×Ｋの周波数変換を同時に行い、更に、
累積加算した信号をＭ回に１回、ｎがＭの倍数｛（ｎ
ｍｏｄＭ）＝０｝の時にラッチ回路１５により出力す
ることにより、サンプリング周波数ｆｓ１の入力信号を
サンプリング周波数ｆｓ２へ１／Ｍ倍にデシメーション
する。なお、マルチプレクサ１４は、Ｍ回に１回、ｎが
Ｍの倍数｛（ｎｍｏｄＭ）＝０｝の時に信号”０”
を加算器１２へ帰還することで、累積加算した信号をリ
セットする。

【００４２】但し、フィルタ係数Ｃ_M×I-nは、Ｍ個（Ｍ
は正の整数）の係数をＭ分割した１個の符号を係数とす
るＭ相のポリフェーズフィルタを位相方向にＩ回繰り返
すことで作成したＩ×Ｍ個の係数組のポリフェーズフィ
ルタの係数とする。これにより、Ｍ個の係数をＭ分割し
た１個の係数を位相方向にＩ倍にしたポリフェーズフィ
ルタのＩ種類の係数バンクをＭ回毎に切り換える構成を
実現する。また、フィルタ係数がＣ_nではなくＣ_M×I-n
とするのは、フィルタの畳み込み演算を行うことを示
す。また、フィルタ係数をＣ_nとした場合は、相互相関
器として動作する。

【００４３】従って、本実施の形態では、第１の実施の
形態で説明したＤＤＣのようなＩ倍のインタポレーショ
ンを行うことなく、周波数変換を行う周波数ステップ
（周波数分解度）をＩ倍に細かくした１／Ｍ倍サンプリ
ングのデシメータ／ミキサを実現することができる。

【００４４】（第５の実施の形態）次に、図６のＤＵＣ
の回路構成を示すブロック図を用いて、上述のように周
波数分解度を向上させた本発明の第５の実施の形態によ
る周波数変換器について説明する。第２の実施の形態で
は、Ｍ１倍のインタポレータ５とポリフェーズ構成を適
用したＭ２倍のインタポレータ／ミキサ６とにより、自
由な周波数変換とＭ＝Ｍ１×Ｍ２のサンプリング周波数
変換を実現しているが、これではインタポレータ／ミキ
サ６に含まれるポリフェーズフィルタに要求されるフィ
ルタとしての特性は緩和されるが、周波数変換器として
の周波数ステップ（周波数分解度）が１／Ｍ１になって
しまう。そこで、本実施の形態では、インタポレータ／
ミキサ６に、上述の方法によりＭ１倍に周波数ステップ
（周波数分解度）を向上させたポリフェーズフィルタを
用いることで、図３に示した第２の実施の形態の周波数
変換器（ＤＵＣ）から、Ｍ１倍に周波数ステップ（周波
数分解度）を向上させる。

【００４５】図６において、本発明の第５の実施の形態
によるＤＵＣ７３は、複素数信号ｉ（ｉ）、ｑ（ｉ）
を、Ｍ１倍のアップサンプラ２１とローパスフィルタ２
２を設けたインタポレータ５によりＭ１倍のインタポレ
ーションを行った後、インタポレータ／ミキサ７４によ
り、周波数Ｋωによる周波数変換とＭ２倍のインタポレ
ーション、及び複素数信号から実数信号への直交変換を
行い、ＲＦ／ＩＦ信号Ｓ（ｊ）として出力する。

【００４６】インタポレータ／ミキサ７４は、入力され
た複素数信号を、時間Ｍ２だけホールドするホールド回
路２３と、乗算器２４と遅延器２５、更に乗算器２６と
加算器２７を設け、ｎ＝０、１、・・・（Ｍ１×Ｍ２−
１）に従って、ｃｏｓ（ｎＫω）Ｃ_(M1×M2-n)0と−ｓ
ｉｎ（ｎＫω）Ｃ_(M1×M2-n)0、及びｃｏｓ（ｎＫω）
Ｃ_(M1×M2-n)1と−ｓｉｎ（ｎＫω）Ｃ_(M1×M2-n)1の各
信号を入力信号と積和演算する２タップのＦＩＲフィル
タとが組み合わされている。

【００４７】ホールド回路２３は、入力信号のサンプリ
ング間隔の間に、Ｍ２サンプルの同一の出力を行う（ア
ップサンプリングを行う）ホールド回路（マルチ出力回
路）であって、ホールド回路２３によりホールドした信
号に、フィルタ係数Ｃ_(M1×M _2-n)0とＣ_(M1×M2-n)1によ
る帯域制限と、入力されたサンプリング周波数ｆｓ１の
信号にｃｏｓ（ｎＫω）、−ｓｉｎ（ｎＫω）によるｆ
ｓ１／Ｍ２×Ｋの周波数変換を同時に行い、更に１／Ｍ
２回毎に出力することにより、サンプリング周波数ｆｓ
１の入力信号をサンプリング周波数ｆｓ２へＭ２倍にイ
ンタポレーションする。

【００４８】但し、フィルタ係数Ｃ_(M1×M2-n)は、２×
Ｍ２個（Ｍ２は正の整数）の係数をＭ２分割した２個の
符号を係数とするＭ２相の各ポリフェーズフィルタを位
相方向にＭ１回繰り返すことで作成したＭ１×Ｍ２個の
係数組のポリフェーズフィルタの係数とする。これによ
り、２×Ｍ２個の係数をＭ２分割した２個の係数を位相
方向にＭ１倍にしたポリフェーズフィルタのＭ１種類の
係数バンクをＭ２回毎に切り換える構成を実現する。ま
た、フィルタ係数がＣ_nではなくＣ_(M1×M2-n)とするの
は、フィルタの畳み込み演算を行うことを示す。また、
フィルタ係数をＣ_nとした場合は、相互相関器として動
作する。

【００４９】また、加算器２８は、入力された複素数信
号の実数軸側信号にｃｏｓが乗算された実数軸側信号
と、同様に虚数軸側信号に−ｓｉｎが乗算されて生成さ
れた新たな実数軸側信号とを加算し、複素数信号を実数
信号へ変換する直交変換（直交変調）を行う。

【００５０】従って、本実施の形態では、第２の実施の
形態で説明したＤＵＣのように周波数変換を行う周波数
ステップ（周波数分解度）を１／Ｍ１倍に下げることな
く、Ｍ１倍のインタポレータと、Ｍ２倍のインタポレー
タ／ミキサにより、自由な周波数変換とサンプリング周
波数変換を実現することができる。

【００５１】

【発明の効果】以上の如く本発明によれば、ポリフェー
ズ構成のフィルタを利用し、周波数変換に用いるミキサ
の乗算器と、ＦＩＲフィルタの係数の乗算に用いる乗算
器とを共用することで、消費電力を増大させることな
く、従来より周波数特性が良好な周波数変換器を構成す
ることを可能とする。また、周波数変換器の前後にサン
プリング周波数変換器を設けることで、ポリフェーズ構
成のフィルタの分割数をサンプリング周波数の変換比率
に合わせて変更し、これにより周波数変換器の周波数変
換ステップを自由に変更することができるという効果が
得られる。

【００５２】更に、ポリフェーズフィルタを位相方向に
Ｐ回繰り返すポリフェーズ構成のフィルタを周波数変換
器に利用することで、周波数変換器の前後にサンプリン
グ周波数変換器を設けることなく、ポリフェーズ構成の
フィルタの分割数をサンプリング周波数の変換比率に合
わせて変更し、演算処理量や消費電力の増大なく周波数
変換器の周波数変換ステップを自由に変更することがで
きるという効果が得られる。従って、マルチレートに対
応した自由なサンプリング周波数変換と、周波数ステッ
プを自由に設定できる周波数変換器を、乗算器の利用を
必要最小限に押さえたポリフェーズ構成のフィルタによ
り構成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるＤＤＣの回
路構成を示すブロック図である。

【図２】同実施の形態によるＤＤＣの入出力の周波数
特性を示す図である。

【図３】本発明の第２の実施の形態によるＤＵＣの回
路構成を示すブロック図である。

【図４】本発明の第３の実施の形態によるＤＵＣの回
路構成を示すブロック図である。

【図５】本発明の第４の実施の形態によるＤＤＣの回
路構成を示すブロック図である。

【図６】本発明の第５の実施の形態によるＤＵＣの回
路構成を示すブロック図である。

【図７】本発明の第１の実施の形態によるデシメータ
／ミキサの基本構成を示す図である。

【図８】本発明の第２、第３の実施の形態によるイン
タポレータ／ミキサの基本構成を示す図である。

【図９】本発明の第４の実施の形態によるデシメータ
／ミキサの基本構成を示す図である。

【図１０】本発明の第５の実施の形態によるインタポ
レータ／ミキサの基本構成を示す図である。

【図１１】従来例のＤＤＣの回路構成を示す図であ
る。

【図１２】従来例に用いたＣＩＣフィルタの構成を示
すブロック図である。

【図１３】従来例のＤＤＣの入出力の周波数特性を示
す図である。

【符号の説明】

１ＤＤＣ２デシメータ／ミキサ３インタポレータ４ＤＵＣ５インタポレータ６インタポレータ／ミキサ７ＤＵＣ８デシメータ９インタポレータ／ミキサ１１、２４、２６乗算器１２、２７、２８加算器１３、２５遅延器１４マルチプレクサ１５ラッチ回路１６Ｉ倍アップサンプラ１７、２２、２９、４５ローパスフィルタ２１Ｍ１倍アップサンプラ２３、３１ホールド回路３０１／Ｄ倍ダウンサンプラ５６チャネルフィルタ７１ＤＤＣ７２デシメータ／ミキサ７３ＤＵＣ７４インタポレータ／ミキサ

Claims

【特許請求の範囲】

【請求項１】入力信号の周波数を任意の周波数に変換
する周波数変換器であって、Ｌ個（Ｌは正の整数）の係数をＭ分割（Ｍは正の整数）
したＮ（＝Ｌ／Ｍ）個の係数を持つＭ個の各ポリフェー
ズフィルタに、長さＭ／Ｋを周期とする正弦波のＫ周期
分の信号がサンプリング周期１でサンプリングされたＭ
個の各信号を、１対１で対応させて乗算したポリフェー
ズ構成のフィルタと、変換率Ｍのサンプリング周波数変換器と、から構成されることを特徴とする周波数変換器。
【請求項２】前記ポリフェーズ構成のフィルタの代わ
りに、Ｍ１個の各ポリフェーズフィルタに、長さＭ１／
Ｋを周期とする正弦波のＫ周期分の信号がサンプリング
周期１でサンプリングされたＭ１個の各信号を、１対１
で対応させて乗算したポリフェーズ構成のフィルタない
しは変換率Ｍ１のサンプリング周波数変換器と、Ｍ２＝Ｍ−Ｍ１なる関係を持つＭ２個の各ポリフェーズ
フィルタに、長さＭ２／Ｋを周期とする正弦波のＫ周期
分の信号がサンプリング周期１でサンプリングされたＭ
２個の各信号を、１対１で対応させて乗算したポリフェ
ーズ構成のフィルタないしは変換率Ｍ２のサンプリング
周波数変換器と、を設けたことを特徴とする請求項１に記載の周波数変換
器。
【請求項３】Ｉ倍（Ｉは正の整数）のインタポレータ
を前記ポリフェーズ構成のフィルタの後段に設け、前記ポリフェーズ構成のフィルタは、Ｌ個（Ｌは正の整
数）の係数を（Ｍ×Ｉ）分割（Ｍは正の整数）したＰ
（＝Ｌ／（Ｍ×Ｉ））個の係数を持つ（Ｍ×Ｉ）個の各
ポリフェーズフィルタに、長さ（Ｍ×Ｉ）／Ｋを周期と
する正弦波のＫ周期分の信号がサンプリング周期１でサ
ンプリングされた（Ｍ×Ｉ）個の各信号を、１対１で対
応させて乗算したポリフェーズ構成のフィルタとし、前記サンプリング周波数変換器は、１／（Ｍ×Ｉ）倍の
デシメーションを行うことを特徴とする請求項１に記載
の周波数変換器。
【請求項４】１／Ｄ倍（Ｄは正の整数）のデシメータ
を前記ポリフェーズ構成のフィルタの前段に設け、前記ポリフェーズ構成のフィルタは、Ｌ個（Ｌは正の整
数）の係数を（Ｍ×Ｄ）分割（Ｍは正の整数）したＱ
（＝Ｌ／（Ｍ×Ｄ））個の係数を持つ（Ｍ×Ｄ）個の各
ポリフェーズフィルタに、長さ（Ｍ×Ｄ）を周期とする
正弦波のＫ周期分の信号がサンプリング周期１でサンプ
リングされた（Ｍ×Ｄ）個の各信号を、１対１で対応さ
せて乗算したポリフェーズ構成のフィルタとし、前記サンプリング周波数変換器は、（Ｍ×Ｄ）倍のイン
タポレーションを行うことを特徴とする請求項１に記載
の周波数変換器。
【請求項５】入力信号の周波数を任意の周波数に変換
する周波数変換器であって、Ｍ個（Ｍは正の整数）の符
号をＭ分割した１個の符号を係数とするＭ個の各ポリフ
ェーズフィルタに、長さＭ／Ｋを周期とする正弦波のＫ
周期分の信号がサンプリング周期１でサンプリングされ
たＭ個の各信号を、１対１で対応させて乗算したポリフ
ェーズ構成のフィルタと、変換率Ｍのサンプリング周波数変換器と、から構成され、入力信号と前記符号との相互相関機能を有することを特
徴とする周波数変換器。
【請求項６】Ｌ個（Ｌは正の整数）の係数をＭ分割
（Ｍは正の整数）したＮ（＝Ｌ／Ｍ）個の係数を持つＭ
相のポリフェーズフィルタを配置したポリフェーズ構成
のフィルタと、変換率Ｍのサンプリング周波数変換器と
を備え、入力信号の周波数を任意の周波数に変換する周
波数変換器であって、前記ポリフェーズフィルタは、入力の離散時間数列がＭ個入力される毎にバンクを１つ
切り換えて、Ｐ（Ｐは２以上の正の整数）種類のフィル
タ係数列を１種類ずつ前記ポリフェーズフィルタの乗算
器に設定可能な係数バンクを備え、Ｍ相目の前記ポリフェーズフィルタの前記係数バンク
は、前記ポリフェーズフィルタの元のＭ相の係数列を位相方
向へＰ回繰り返し、Ｍ相ずつＰ回繰り返された係数列
に、長さＰ×Ｍ／Ｋを周期とする正弦波のＫ周期分の信
号がサンプリング周期１でサンプリングされたＰ×Ｍ個
の各信号を１対１で対応させて乗算した総計Ｍ相Ｐ種類
の係数列の中から、Ｍ相目のポリフェーズフィルタに対
応したＰ種類の係数列が設定されることを特徴とする周
波数変換器。