JP2002314402A - プログラマブル論理回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 論理回路の種類が大幅に変更されたり、変更
回数が多い場合、論理機能変更に係るＣＰＵの処理負荷
が高くなり、本来の演算処理機能に影響を与える可能性
があるという課題があった。 【解決手段】 定義用データに応じて論理要素間の接続
関係及び論理仕様を設定する論理回路部と、複数のメモ
リからなるメモリブロック部と、メモリブロック部を、
論理回路部に提供する定義用データを格納する定義用メ
モリ部と、論理回路部の処理に係るデータを入出力する
内部メモリ部とにそれぞれ割り当てるとともに、両メモ
リ部におけるデータ入出力を制御する選択制御手段とを
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＰＬＤ（Ｐｒｏｇ
ｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）やＦＰ
ＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔ
ｅ Ａｒｒａｙ）などの論理機能を動的に更新すること
ができるプログラマブル論理回路装置に関するものであ
る。

【０００２】

【従来の技術】プログラマブル論理回路装置は、定義用
データ（コンフィグレーションデータ）によってプログ
ラマブルに論理回路の論理要素の接続関係及び論理仕様
を特定することにより、定義用データに応じた所望の論
理回路を得ることができる。このような定義用データを
格納する定義用メモリ部には、不揮発性メモリを用いる
ものと、揮発性メモリを用いるものとがあり、これらは
用途に応じて適宜選択される。例えば、プログラマブル
論理回路装置を信号処理装置に使用する場合、別機能の
論理回路に内容変更を求められることがあり、このよう
な場合では揮発性メモリを搭載したプログラマブル論理
回路装置が適当である。しかしながら、定義用メモリ部
のデータ書き換えにはある程度の時間を要するため、書
き換え時に回路動作を停止するか、動作速度を低下させ
る必要がある。

【０００３】このような不具合を解消するものとして、
例えば特開平５−６３５５１号公報に定義用データを書
き換えることなく論理機能を瞬時に変更するプログラマ
ブル論理回路装置が開示されている。図５は特開平５−
６３５５１号公報に開示された従来のプログラマブル論
理回路装置の構成を概略的に示す図である。図におい
て、１００は従来のプログラマブル論理回路装置であっ
て、論理回路部１３０と定義用メモリ部１６０とを備え
る。１１０，１２０は定義用メモリ部１６０を構成する
揮発性メモリで、ＳＲＡＭなどから構成される。１３０
は論理回路部であって、定義用データによってプログラ
マブルな複数の論理ゲート回路やフリップフロップ回路
などから構成される単位ブロックを多数含むとともに、
これら単位ブロック間を接続し定義用データによってプ
ログラマブルな配線要素が含まれている。１４０，１５
０は定義用データを書き込み・読み出しする揮発性メモ
リ１１０，１２０を選択する選択制御回路であって、Ｃ
ＰＵ１９０からの選択信号に基づいて上記選択動作を行
う。１６０は定義用メモリ部であって、２セットの揮発
性メモリ１１０，１２０と、２セットの揮発性メモリ１
１０，１２０をそれぞれ選択する選択制御回路１４０，
１５０から構成される。１７０，１８０は外部からの信
号をプログラマブル論理回路装置１００内に入力する入
力端子で、入力端子１７０を介して定義用データが入力
され、入力端子１８０を介してＣＰＵ１９０からの選択
信号が入力される。１９０は定義用メモリ部１６０に対
する定義用データの書き込み・読み出し動作を制御する
ＣＰＵである。

【０００４】次に動作について説明する。先ず、入力端
子１７０を介して外部から定義用データが与えられる
と、選択制御回路１４０に入力される。この選択制御回
路１４０では、揮発性メモリ１１０，１２０のいずれか
を選択して上記定義用データを格納する。一方、選択制
御回路１５０では、定義用メモリ部１６０の揮発性メモ
リ１１０，１２０のいずれかを選択して定義用データを
読み出すとともに、論理回路部１３０にロードする。上
述した選択制御回路１４０，１５０による動作は、入力
端子１７０，１８０を介してＣＰＵ１９０などの外部制
御装置から与えられる選択信号に基づいて行われる。

【０００５】また、上記と同様に定義用データを書き換
えることなく論理機能を瞬時に変更するプログラマブル
論理回路装置としては、通信制御装置に適用された特開
２０００−１７４８４４号公報に開示される例がある。

【０００６】

【発明が解決しようとする課題】従来のプログラマブル
論理回路装置は以上のように構成されているので、論理
回路の種類が大幅に変更されたり、変更回数が多い場
合、論理機能変更に係るＣＰＵの処理負荷が高くなり、
本来の演算処理機能に影響を与える可能性があるという
課題があった。

【０００７】上記課題を具体的に説明する。従来のプロ
グラマブル論理回路装置において、定義用データを格納
する定義用メモリ部のセット数は固定されている。この
ため、論理仕様の変更などによって論理回路の種類が大
幅に変更になったり、多くの変更を行う必要がある場
合、ＣＰＵが定義用データを定義用メモリ部に格納する
処理負荷が高くなる。このようにＣＰＵの処理負荷が高
くなると、論理機能変更がＣＰＵ本来の演算処理などに
与える影響が大きくなり、高速処理に対応することが困
難になり、ひいては高速処理を維持するためにプログラ
マブル論理回路装置自身の変更・交換を余儀なくされる
ことになる。

【０００８】さらに、定義用メモリ部の揮発性メモリは
論理回路部をコンフィグレーションするためだけの用途
であり、例えば瞬時に論理機能を変更するデータ数が多
い場合、必然的に予め多くの揮発性メモリを備えた装置
を採用することになるが、論理回路部に定義用データを
ダウンロードし終えた揮発性メモリは未使用のままとな
り、メモリブロック部のメモリ使用効率が悪くなる。こ
の不具合は、各定義用データの使用頻度が低いほど顕著
になる。

【０００９】この発明は上記のような課題を解決するた
めになされたもので、定義用メモリ部又は内部メモリ部
のどちらにも割り当てることができる複数のメモリブロ
ックを備え、変更される論理回路の種類や変更回数に合
わせて上記メモリブロックを定義用メモリ部又は内部メ
モリ部として選択的に割り当てることによって、論理仕
様の変更に対して柔軟かつ瞬時に対応することができる
とともに、定義用メモリ部を構成するメモリ数を最適に
設定することで定義用データを定義用メモリ部に格納す
る際におけるＣＰＵの処理負荷を軽減することができ、
さらには、メモリブロック部の使用効率が向上すること
から大規模な論理機能に容易に対応することができるプ
ログラマブル論理回路装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係るプログラ
マブル論理回路装置は、複数の論理要素を有し、定義用
データに応じて論理要素間の接続関係及び論理仕様を設
定する論理回路部と、複数のメモリからなるメモリブロ
ック部と、メモリブロック部を構成する複数のメモリ
を、論理回路部に提供する定義用データを格納する定義
用メモリ部と、論理回路部の処理に係るデータを入出力
する内部メモリ部とにそれぞれ割り当てるとともに、両
メモリ部におけるデータ入出力を制御する選択制御手段
とを備えるものである。

【００１１】この発明に係るプログラマブル論理回路装
置は、電源投入後の論理回路部の初期化時に、選択制御
手段がメモリブロック部を構成する複数のメモリを定義
用メモリ部と内部メモリ部とにそれぞれ割り当てるもの
である。

【００１２】この発明に係るプログラマブル論理回路装
置は、選択制御手段が定義用メモリ部に対する定義用デ
ータ入出力をＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
Ｏｕｔ）方式で制御するものである。

【００１３】この発明に係るプログラマブル論理回路装
置は、選択制御手段が論理回路部の動作に合わせてメモ
リブロック部の複数のメモリに対する定義用メモリ部と
内部メモリ部との割り当てを変更するものである。

【００１４】この発明に係るプログラマブル論理回路装
置は、選択制御手段が定義用データを論理回路部に提供
した定義用メモリ部を内部メモリ部に割り当て変更する
ものである。

【００１５】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるプ
ログラマブル論理回路装置の構成を概略的に示す図であ
る。図において、１は実施の形態１によるプログラマブ
ル論理回路装置であって、論理回路部２とメモリブロッ
ク部６とからなる。２は論理回路部であって、多数の論
理ゲート回路やフリップフロップ回路などの論理要素か
らなり、定義用データによって各論理要素間がプログラ
マブルに接続される。３はメモリブロック部６内のメモ
リブロック群８からなる定義用メモリ部で、論理回路部
２内の論理要素の接続関係及び論理仕様を設定する定義
用データを格納する。４は定義用データ入力端子で、プ
ログラマブル論理回路装置１内にＣＰＵ１１からの定義
用データを入力する。５は制御信号入力端子で、プログ
ラマブル論理回路装置１内にＣＰＵ１１からの選択制御
信号を入力する。

【００１６】６はメモリブロック部であって、定義用メ
モリ部３と、内部メモリ部７、定義用データ入力端子
４、制御信号入力端子５、及び選択制御回路９，１０か
らなる。７はメモリブロック部６内のメモリブロック群
８からなる内部メモリ部で、論理回路部２との間で処理
に係るデータが入出力される。８はメモリブロック部６
を構成するメモリブロック群（複数のメモリ）であっ
て、ＳＲＡＭなどの揮発性メモリから構成される。９は
選択制御回路（選択制御手段）であって、定義用データ
入力端子４を介して入力した定義用データを定義用メモ
リ部３内のいずれのメモリブロック群８に格納するかを
選択する。この選択制御回路９は、セレクタ機能を有す
る回路構成によって定義用データ入力端子４から入力さ
れた定義用データを定義用メモリ部３内の各メモリブロ
ックを順次選択して書き込み処理を行う。１０は選択制
御回路（選択制御手段）であって、制御信号入力端子５
を介して入力した選択制御信号に基づいて定義用メモリ
部３のメモリブロック群８を選択し、これに格納された
定義用データを読み出して論理回路部２にダウンロード
するとともに、内部メモリ部７と論理回路部２との間に
おける処理に係るデータの入出力を制御する。この選択
制御回路１０は、マルチプレクス機能を有する回路構成
によって定義用メモリ部３内のある１つのメモリブロッ
クの定義用データを論理回路部２に出力する。１１はＣ
ＰＵであって、定義用メモリ部３や内部メモリ部７に対
するデータ書き込み・読み出し動作を制御する選択制御
信号を生成する。

【００１７】次に動作について説明する。プログラマブ
ル論理回路装置１を搭載した機器に電源を投入した際
に、ＣＰＵ１１が実行する論理回路部２の初期化を行う
プログラムに、制御信号入力端子５を介して本装置にて
実現する機能・処理の種類、機能の変更回数に応じて、
必要な定義用データを格納するメモリブロック数を定義
用メモリ部３として割り当てる動作を組み込んでおく。
これにより、プログラマブル論理回路装置１を搭載した
機器に電源を投入すると、ＣＰＵ１１からの制御に応じ
た数のメモリブロックが定義用メモリ部３に割り当てら
れ、残りのメモリブロックが内部メモリ部７に割り当て
られる。内部メモリ部７では、論理回路部２によって論
理回路部２の処理に係るデータであるアドレスや処理デ
ータなどの入出力が制御される。ここでは、例えばプロ
グラマブル論理回路装置１の搭載機器の初期化及びステ
ータスを確認するための定義用データを選択制御回路９
によって定義用メモリ部３として割り当てられたメモリ
ブロック１〜ｍに格納する。

【００１８】次に、ＣＰＵ１１から制御信号入力端子５
を介して入力される選択制御信号に基づいて、選択制御
回路１０によって定義用メモリ１〜ｍのいずれかを有効
にし、定義用データを論理回路部２にダウンロードし、
所望の処理を行う。このとき、選択制御回路１０は、定
義用メモリ部３から論理回路部２へは一方向（片方向）
パスとして機能し、内部メモリ部７のメモリブロックｍ
＋１〜Ｍと論理回路部２との間では双方向パスとして機
能する。

【００１９】このあと、選択制御回路１０によって選択
された定義用メモリ部３のあるメモリブロックに格納さ
れていた定義用データの処理モードが完了すると、直ち
に次に処理すべき機能を定義した定義用データを瞬時に
論理回路部２にダウンロードし、所望の処理を行う。以
下、このサイクルを機能変更の度に繰り返し実行するこ
ととなる。

【００２０】ここで、レーダシステムの信号処理部に実
施の形態１によるプログラマブル論理回路装置１を適用
した場合について説明する。先ず、プログラマブル論理
回路装置１によってパルス圧縮機能を実現することがで
きる。具体的には、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌ
ｓｅ Ｒｅｓｐｏｎｓｅ）ディジタルフィルタのフィル
タ係数をヒットごとにループを組んで繰り返すコンプリ
メンタリ符号の圧縮モードの場合、ループする回数に依
存してフィルタ係数を保持するために必要な内部メモリ
部のメモリブロック数が変動する。例えば、ループ回数
に言及すると、８ビットＳＰＡＮＯコンプリメンタリ符
号圧縮モードでは１６回、４ビットＳＰＡＮＯコンプリ
メンタリ符号圧縮モードでは８回、シングルモードでは
１回のループ回数となり、内部メモリ部７としてそれぞ
れ１６セット（１６種類）、８セット、１セットのメモ
リブロックが必要になる。また、定義用メモリ部３で
は、上記３つのモードに対応する定義用データを格納す
るための３セット（３種類）のメモリブロックが必要に
なる。上述したように、プログラマブル論理回路装置１
では、選択制御回路９，１０によってメモリブロック部
６内の任意のメモリブロックを定義用メモリ部３及び内
部メモリ部７に割り当てることができることから、上記
のように定義用メモリ部３及び内部メモリ部７として多
数のセットを必要とする場合においても十分に対応する
ことができる。

【００２１】また、上記の他に、例えばプログラマブル
論理回路装置１によってコヒーレント積分機能を実現す
ることができる。レーダシステムから発射したビーム、
例えば同一方位に連続発射したビームに対してヒットご
との積分を行うモードの場合、１ビーム分に対応した積
分結果を格納する内部メモリ部７のメモリブロックを用
意することができる。一方、予め決められたいくつかの
方位にランダムに発射したビームに対するヒットごとの
積分を行うモードの場合、各ランダム方位分の内部メモ
リ部７のメモリブロックを用意する必要がある。また、
定義用メモリ部３では、上記２つのモードに対応する定
義用データを格納するための２セットのメモリブロック
が必要になる。この場合においても、選択制御回路９，
１０によってメモリブロック部６内の任意のメモリブロ
ックを定義用メモリ部３及び内部メモリ部７に割り当て
ることができることから、上記のように内部メモリ部７
として多数のセットを必要とする場合においても十分に
対応することができる。

【００２２】さらに、実際には、上述したパルス圧縮機
能やコヒーレント積分機能を組み合わせて使用する場合
もあり、その分必要な内部メモリ部７のメモリブロック
数のセット数も増加するが、プログラマブル論理回路装
置１では選択制御回路９，１０によってメモリブロック
部６内の任意のメモリブロックを定義用メモリ部３及び
内部メモリ部７に割り当てることができることから、上
記の場合においても十分に対応することができる。

【００２３】以上のように、この実施の形態１によれ
ば、複数の論理要素を有し、定義用データに応じて論理
要素間の接続関係及び論理仕様を設定する論理回路部２
と、複数のメモリブロックからなるメモリブロック部６
と、メモリブロック部６を構成する複数のメモリブロッ
クを、論理回路部２に提供する定義用データを格納する
定義用メモリ部３と、論理回路部２の処理に係るデータ
を入出力する内部メモリ部７とにそれぞれ割り当てると
ともに、両メモリ部３，７におけるデータ入出力を制御
する選択制御回路９，１０とを備えるので、論理回路部
２に対する論理仕様の変更に対して柔軟かつ瞬時に対応
することができる。また、定義用メモリ部３を構成する
メモリブロック数を最適に設定することで、定義用デー
タを定義用メモリ部３に格納する際におけるＣＰＵ１１
の処理負荷を軽減することができる。さらに、定義用メ
モリ部３内の任意のメモリブロックに定義用データを格
納することができることから、既に論理回路部２へ定義
用データをダウンロードしてしまった定義用メモリ部３
のメモリブロックに対して、別の定義用データ（場合に
よっては以前と同じ定義用データ）を格納することが可
能であり、容易に多機能回路を実現することができる。

【００２４】また、この実施の形態１によれば、電源投
入後の論理回路部２の初期化時に、選択制御回路９，１
０がメモリブロック部６を構成する複数のメモリブロッ
クを定義用メモリ部３と内部メモリ部７とにそれぞれ割
り当てるので、論理回路部２に対する論理仕様の変更に
対して柔軟かつ瞬時に対応することができる。

【００２５】実施の形態２．この実施の形態２は、メモ
リブロック部６ａの定義用メモリ部３ａ及び内部メモリ
部７ａの割り当ての変更処理を機器の電源投入後におけ
る論理回路部２の初期化時は勿論のこと、論理回路部２
内の論理回路が動作中の状況下においても選択、再割り
当てを行うことができるように構成・処理することによ
り、さらに多くの機能実現を可能としたものである。

【００２６】図２はこの発明の実施の形態２によるプロ
グラマブル論理回路装置の構成を概略的に示す図であ
る。図において、１Ａは実施の形態２によるプログラマ
ブル論理回路装置であって、論理回路部２とメモリブロ
ック部６ａとからなる。３ａはメモリブロック部６ａ内
のメモリブロック群８からなる定義用メモリ部で、論理
回路部２内の論理要素の接続関係及び論理仕様を設定す
る定義用データを格納する。また、この定義用メモリ部
３ａは、論理回路部２に定義用データをダウンロードし
終えたメモリブロックを内部メモリ部７に解放される。
６ａはメモリブロック部であって、定義用メモリ部３ａ
と、内部メモリ部７ａ、定義用データ入力端子４、制御
信号入力端子５、及び選択制御回路９ａ，１０ａからな
る。

【００２７】７ａはメモリブロック部６ａ内のメモリブ
ロック群８からなる内部メモリ部で、論理回路部２との
間で処理に係るデータが入出力される。また、論理回路
部２に定義用データをダウンロードし終えた定義用メモ
リ部３ａのメモリブロックが内部メモリ部７ａとして適
宜使用される。９ａは選択制御回路（選択制御手段）で
あって、上記実施の形態１の選択制御回路９と同様の動
作をするとともに、論理回路部２の動作に合わせてメモ
リブロック部６ａの複数のメモリブロックに対する定義
用メモリ部３ａと内部メモリ部７ａとの割り当てを変更
する。１０ａは選択制御回路（選択制御手段）であっ
て、制御信号入力端子５を介して取得したＣＰＵ１１か
らの選択制御信号に基づいて選択制御回路９ａが割り当
てた定義用メモリ部３ａや内部メモリ部７ａに対するデ
ータ入出力を制御する。なお、図１と同一構成要素には
同一符号を付して重複する説明を省略する。

【００２８】次に動作について説明する。電源投入時に
おけるメモリブロック部６ａの複数のメモリブロックに
対する定義用メモリ部３ａと内部メモリ部７ａとの割り
当て動作については、上記実施の形態１と同様であるの
で重複する説明を省略し、ここでは、上記実施の形態１
と異なる箇所である論理回路部２の動作中における定義
用メモリ部３ａと内部メモリ部７ａとの割り当て動作に
ついて説明する。

【００２９】先ず、上記実施の形態１で説明したような
定義用データの論理回路部２へのダウンロード、これに
続く論理回路部２による定義用データに係る処理の実行
のサイクルを繰り返す間、選択制御回路１０ａが論理回
路部２に定義用データをダウンロードする定義用メモリ
部３ａ内のメモリブロックを監視する。

【００３０】具体的には、選択制御回路１０ａが定義用
データのダウンロードするメモリブロックを選択（有
効）する際に、該メモリブロックを特定する制御信号
（ビジー信号）をオン状態とする。上記制御信号は、制
御信号入力端子５を介してＣＰＵ１１に常時検出されて
いる。このあと、上記メモリブロックからの定義用デー
タのダウンロードが完了すると、選択制御回路１０ａは
制御信号をオフ状態にする。

【００３１】このとき、ＣＰＵ１１は、制御信号のオン
状態からオフ状態への変化を検出して定義用データのダ
ウンロード完了を認識すると、ダウンロード済みのメモ
リブロックを内部メモリ部７ａに割り当てる選択制御信
号を装置１Ａに出力する。選択制御回路１０ａは、上記
選択制御信号を受けるとダウンロード済みのメモリブロ
ックを内部メモリ部７ａに割り当てる。

【００３２】一方、例えば論理回路部２の論理回路動作
中に発生したエラーに対するエラー処理などの追加機能
を実現する必要がある場合を考える。このとき、ＣＰＵ
１１は、上記エラー処理に係る定義用データとともに、
今まで内部メモリ部７ａに割り当てられていたメモリブ
ロックを選択的に定義用メモリ部３に変更する選択制御
信号を選択制御回路９ａに出力する。

【００３３】具体的には、選択制御回路１０ａは、定義
用メモリ部２ａと同様に論理回路部２の現行動作に関与
するか否かによって内部メモリ部７ａのメモリブロック
を特定する制御信号（ビジー信号）のオン・オフ状態を
制御する。この制御信号は、上記と同様に制御信号入力
端子５を介してＣＰＵ１１に常時検出されている。上記
メモリブロックが論理回路部２の現行動作に関与してい
ないと、選択制御回路１０ａは該メモリブロックに係る
制御信号をオフ状態にする。

【００３４】このとき、ＣＰＵ１１は、制御信号のオン
状態からオフ状態への変化を検出して内部メモリ部７ａ
内の上記メモリブロックが論理回路部２の現行動作に関
与していないことを認識すると、上記エラー処理に係る
定義用データを格納する定義用メモリ部３ａとして上記
メモリブロックを割り当てる選択制御信号を装置１Ａに
出力する。選択制御回路９ａは、上記選択制御信号を受
けると論理回路部２の現行動作に関与していないメモリ
ブロックを定義用メモリ部３ａに割り当てて、上記エラ
ー処理に係る定義用データを格納する。

【００３５】以上のように、この実施の形態２によれ
ば、選択制御回路９ａ，１０ａが論理回路部２の動作に
合わせてメモリブロック部６ａの複数のメモリブロック
に対する定義用メモリ部３と内部メモリ部７ａとの割り
当てを変更するので、上記実施の形態１による効果を奏
するとともに、論理回路部２の動作中においてもメモリ
ブロック部６ａ内のメモリブロック数の割り当ての最適
化を図ることができることから、メモリブロック部６ａ
の使用効率を向上させることができる。これにより、大
規模機能に容易に対応することができる。また、ＣＰＵ
１１から定義用メモリ部３ａに定義用データを格納する
処理負荷を軽減でき、装置１Ａ全体としての性能向上も
期待することができる。

【００３６】また、この実施の形態２によれば、選択制
御回路９ａ，１０ａが定義用データを論理回路部２に提
供した定義用メモリ部３ａを内部メモリ部７ａに割り当
て変更するので、メモリブロック部６ａの使用効率を向
上させることができる。

【００３７】実施の形態３．この実施の形態３は、論理
回路部２にて予め設定された論理機能を順次実現するよ
うな場合、定義用データの論理回路部２へのダウンロー
ドなどのデータ入出力制御についてＦＩＦＯ（Ｆｉｒｓ
ｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で動作させるよう
にしたものである。

【００３８】図３はこの発明の実施の形態３によるプロ
グラマブル論理回路装置の構成を概略的に示す図であ
る。図において、１Ｂは実施の形態３によるプログラマ
ブル論理回路装置であって、論理回路部２とメモリブロ
ック部６ｂとからなる。３ｂはメモリブロック部６ｂ内
のメモリブロック群８からなる定義用メモリ部で、論理
回路部２内の論理要素の接続関係及び論理仕様を設定す
る定義用データを格納する。また、この定義用メモリ部
３ｂは、ＣＰＵ１１からの定義用データの格納、及び、
論理回路部２への定義用データのダウンロードがＦＩＦ
Ｏ方式で行われる。

【００３９】６ｂはメモリブロック部であって、定義用
メモリ部３ｂと、内部メモリ部７、定義用データ入力端
子４、制御信号入力端子５、及び選択制御回路９ｂ，１
０ｂからなる。９ｂは選択制御回路（選択制御手段）で
あって、上記実施の形態１の選択制御回路９と同様の動
作をするとともに、定義用メモリ部３ｂへの定義用デー
タの格納動作をＦＩＦＯ方式で制御する。１０ｂは選択
制御回路（選択制御手段）であって、制御信号入力端子
５を介して取得したＣＰＵ１１からの選択制御信号に基
づいて定義用メモリ部３ｂから論理回路部２への定義用
データのダウンロードをＦＩＦＯ方式で制御する。な
お、図１と同一構成要素には同一符号を付して重複する
説明を省略する。

【００４０】次に動作について説明する。電源投入時に
おけるメモリブロック部６ｂの複数のメモリブロックに
対する定義用メモリ部３ｂと内部メモリ部７との割り当
て動作については、上記実施の形態１と同様であるので
重複する説明を省略し、ここでは、上記実施の形態１と
異なる箇所である定義用メモリ部３ｂのデータ入出力制
御動作について説明する。

【００４１】先ず、選択制御回路９ｂは、定義用メモリ
部３ｂへの定義用データの格納動作をＦＩＦＯ方式で制
御する。図示の例では、選択制御回路９ｂがＣＰＵ１１
からの定義用データを定義用メモリ部３ｂ内のメモリブ
ロック１〜ｍに順次格納してゆく。このとき、メモリブ
ロック１〜ｍに順次格納される定義用データは、論理回
路部２が順次実行することができる複数の論理機能に対
応している。上記定義用データによる動作を開始する場
合、ＣＰＵ１１からＦＩＦＯ方式で定義用データを読み
出す旨の選択制御信号に基づいて、選択制御回路１０ｂ
が最初に定義用データが格納されたメモリブロック１か
ら論理回路部２にダウンロードし始め、メモリブロック
ｍまで順次ダウンロードが行われる。これによって、論
理回路部２は、予め設定された論理機能を順次実行する
ことができる。

【００４２】以上のように、この実施の形態３によれ
ば、選択制御回路９ｂ，１０ｂが定義用メモリ部３ｂに
対する定義用データ入出力をＦＩＦＯ（Ｆｉｒｓｔ Ｉ
ｎ Ｆｉｒｓｔ Ｏｕｔ）方式で制御するので、予め実
現すべき論理機能が特定されている場合におけるデータ
入出力を簡易に行うことができることから、定義用メモ
リ部３ｂに定義用データを格納する際のＣＰＵ１１の処
理負荷を軽減することができる。

【００４３】実施の形態４．この実施の形態４は、論理
回路部２にて予め設定された論理機能を順次実現するよ
うな場合、定義用データの論理回路部２へのダウンロー
ドなどのデータ入出力制御についてＦＩＦＯ（Ｆｉｒｓ
ｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で動作させるとと
もに、定義用データをダウンロードした後の使用済みメ
モリブロックを内部メモリ部に解放するようにしたもの
である。

【００４４】図４はこの発明の実施の形態４によるプロ
グラマブル論理回路装置の構成を概略的に示す図であ
る。図において、１Ｃは実施の形態４によるプログラマ
ブル論理回路装置であって、論理回路部２とメモリブロ
ック部６ｃとからなる。３ｃはメモリブロック部６ｃ内
のメモリブロック群８からなる定義用メモリ部で、論理
回路部２内の論理要素の接続関係及び論理仕様を設定す
る定義用データを格納する。また、この定義用メモリ部
３ｃは、ＣＰＵ１１からの定義用データの格納、及び、
論理回路部２への定義用データのダウンロードがＦＩＦ
Ｏ方式で行われるとともに、論理回路部２に定義用デー
タをダウンロードし終えたメモリブロックは内部メモリ
部７ｂに解放される。６ｃはメモリブロック部であっ
て、定義用メモリ部３ｃと、内部メモリ部７ｂ、定義用
データ入力端子４、制御信号入力端子５、及び選択制御
回路９ｃ，１０ｃからなる。

【００４５】７ｂはメモリブロック部６ｃ内のメモリブ
ロック群８からなる内部メモリ部で、論理回路部２との
間で処理に係るデータが入出力される。また、論理回路
部２に定義用データをダウンロードし終えた定義用メモ
リ部３ｃのメモリブロックが内部メモリ部７ｂとして適
宜使用される。９ｃは選択制御回路（選択制御手段）で
あって、定義用メモリ部３ｃへの定義用データの格納動
作をＦＩＦＯ方式で制御するとともに、論理回路部２の
動作に合わせてメモリブロック部６ｃの複数のメモリブ
ロックに対する定義用メモリ部３ｃと内部メモリ部７ｂ
との割り当てを変更する。１０ｃは選択制御回路（選択
制御手段）であって、制御信号入力端子５を介して取得
したＣＰＵ１１からの選択制御信号に基づいて定義用メ
モリ部３ｃから論理回路部２への定義用データのダウン
ロードをＦＩＦＯ方式で制御する。なお、図１と同一構
成要素には同一符号を付して重複する説明を省略する。

【００４６】次に動作について説明する。電源投入時に
おけるメモリブロック部６ｃの複数のメモリブロックに
対する定義用メモリ部３ｃと内部メモリ部７ｂとの割り
当て動作については、上記実施の形態３と同様であるの
で重複する説明を省略し、ここでは、上記実施の形態３
と異なる箇所である論理回路部２の動作中における定義
用メモリ部３ｃと内部メモリ部７ｂとの割り当て動作に
ついて説明する。

【００４７】先ず、選択制御回路９ｃは、定義用メモリ
部３ｃへの定義用データの格納動作をＦＩＦＯ方式で制
御する。図示の例では、選択制御回路９ｃがＣＰＵ１１
からの定義用データを定義用メモリ部３ｃ内のメモリブ
ロック１〜ｍに順次格納してゆく。このとき、メモリブ
ロック１〜ｍに順次格納される定義用データは、論理回
路部２が順次実行することができる複数の論理機能に対
応している。

【００４８】上記定義用データによる動作を開始する場
合、ＣＰＵ１１からＦＩＦＯ方式で定義用データを読み
出す旨の選択制御信号に基づいて、選択制御回路１０ｃ
が最初に定義用データが格納されたメモリブロック１か
ら順次定義用データを論理回路部２へダウンロードする
とともに、該メモリブロックに対応する制御信号をオフ
状態にする。

【００４９】制御信号入力端子５を介してＣＰＵ１１が
オフ状態の制御信号を検出すると、該制御信号に対応す
る定義用メモリ部３ｃ内のダウンロード済みのメモリブ
ロックを内部メモリ部７ｂに割り当てる選択制御信号を
装置１Ｃに出力する。装置１Ｃが上記選択制御信号を受
けると、選択制御回路１０ｃによってダウンロード済み
のメモリブロックが内部メモリ部７ｂに順次割り当てら
れる。

【００５０】また、最終の定義用データをダウンロード
した時点で、それまで定義用メモリ部３ｃに割り当てて
いたメモリブロックを内部メモリ部７ｂに解放するよう
にしてもよい。ただし、いずれの場合も、定義用メモリ
部３ｃ内の最後に定義用データが格納されたメモリブロ
ックは内部メモリ部７ｂへの解放対象から除くようにす
る。

【００５１】以上のように、この実施の形態４によれ
ば、選択制御回路９ｃ，１０ｃが定義用メモリ部３ｃに
対する定義用データ入出力をＦＩＦＯ（Ｆｉｒｓｔ Ｉ
ｎ Ｆｉｒｓｔ Ｏｕｔ）方式で制御するとともに、論
理回路部２の動作に合わせてメモリブロック部６ｃの複
数のメモリブロックに対する定義用メモリ部３ｃと内部
メモリ部７ｂとの割り当てを変更するので、上記実施の
形態３と同様の効果が得られるとともに、メモリブロッ
ク部６ｃ内のメモリブロックの使用効率を向上させるこ
とができる。

【００５２】

【発明の効果】以上のように、この発明によれば、複数
の論理要素を有し、定義用データに応じて論理要素間の
接続関係及び論理仕様を設定する論理回路部と、複数の
メモリからなるメモリブロック部と、メモリブロック部
を構成する複数のメモリを、論理回路部に提供する定義
用データを格納する定義用メモリ部と、論理回路部の処
理に係るデータを入出力する内部メモリ部とにそれぞれ
割り当てるとともに、両メモリ部におけるデータ入出力
を制御する選択制御手段とを備えるので、論理回路部に
対する論理仕様の変更に対して柔軟かつ瞬時に対応する
ことができるという効果がある。また、定義用メモリ部
を構成するメモリ数を最適に設定することで、定義用デ
ータを定義用メモリ部に格納する際におけるＣＰＵの処
理負荷を軽減することができるという効果がある。さら
に、定義用メモリ部内の任意のメモリに定義用データを
格納することができることから、既に論理回路部へ定義
用データをダウンロードしてしまった定義用メモリ部の
メモリに対して、別の定義用データ（場合によっては以
前と同じ定義用データ）を格納することが可能であり、
容易に多機能回路を実現することができるという効果が
ある。

【００５３】この発明によれば、電源投入後の論理回路
部の初期化時に、選択制御手段がメモリブロック部を構
成する複数のメモリを、定義用メモリ部と内部メモリ部
とにそれぞれ割り当てるので、論理回路部に対する論理
仕様の変更に対して柔軟かつ瞬時に対応することができ
るという効果がある。

【００５４】この発明によれば、選択制御手段が定義用
メモリ部に対する定義用データ入出力をＦＩＦＯ（Ｆｉ
ｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で制御するの
で、予め実現すべき論理機能が特定されている場合にお
けるデータ入出力を簡易に行うことができることから、
定義用メモリ部への定義用データ格納におけるＣＰＵの
処理負荷を軽減することができるという効果がある。

【００５５】この発明によれば、論理回路部の動作に合
わせて、選択制御手段がメモリブロック部の複数のメモ
リに対する定義用メモリ部と内部メモリ部との割り当て
を変更するので、論理回路部の動作中においてもメモリ
ブロック部内のメモリ数の割り当ての最適化を図ること
ができることから、メモリブロック部の使用効率を向上
させることができるという効果がある。これにより、大
規模機能に容易に対応することができる。また、ＣＰＵ
から定義用メモリ部に定義用データを格納する処理負荷
を軽減することができるという効果がある。

【００５６】この発明によれば、選択制御手段が定義用
データを論理回路部に提供した定義用メモリ部を内部メ
モリ部に割り当て変更するので、メモリブロック部の使
用効率を向上させることができるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるプログラマブ
ル論理回路装置の構成を概略的に示す図である。

【図２】 この発明の実施の形態２によるプログラマブ
ル論理回路装置の構成を概略的に示す図である。

【図３】 この発明の実施の形態３によるプログラマブ
ル論理回路装置の構成を概略的に示す図である。

【図４】 この発明の実施の形態４によるプログラマブ
ル論理回路装置の構成を概略的に示す図である。

【図５】 従来のプログラマブル論理回路装置の構成を
概略的に示す図である。

【符号の説明】

１，１Ａ，１Ｂ，１Ｃ プログラマブル論理回路装置、
２ 論理回路部、３，３ａ，３ｂ，３ｃ 定義用メモリ
部、４ 定義用データ入力端子、５ 制御信号入力端
子、６，６ａ，６ｂ，６ｃ メモリブロック部、７，７
ａ，７ｂ 内部メモリ部、８ メモリブロック群（複数
のメモリ）、９，９ａ，９ｂ，９ｃ 選択制御回路（選
択制御手段）、１０，１０ａ，１０ｂ，１０ｃ 選択制
御回路（選択制御手段）、１１ ＣＰＵ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の論理要素を有し、定義用データに
   応じて上記論理要素間の接続関係及び論理仕様を設定す
   る論理回路部と、 複数のメモリからなるメモリブロック部と、 上記メモリブロック部を構成する複数のメモリを、上記
   論理回路部に提供する定義用データを格納する定義用メ
   モリ部と、上記論理回路部の処理に係るデータを入出力
   する内部メモリ部とにそれぞれ割り当てるとともに、両
   メモリ部におけるデータ入出力を制御する選択制御手段
   とを備えたプログラマブル論理回路装置。
2. 【請求項２】 選択制御手段は、電源投入後の論理回路
   部の初期化時に、メモリブロック部を構成する複数のメ
   モリを、定義用メモリ部と内部メモリ部とにそれぞれ割
   り当てることを特徴とする請求項１記載のプログラマブ
   ル論理回路装置。
3. 【請求項３】 選択制御手段は、定義用メモリ部に対す
   る定義用データ入出力をＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ
   Ｆｉｒｓｔ Ｏｕｔ）方式で制御することを特徴とする
   請求項１又は請求項２記載のプログラマブル論理回路装
   置。
4. 【請求項４】 選択制御手段は、論理回路部の動作に合
   わせて、メモリブロック部の複数のメモリに対する定義
   用メモリ部と内部メモリ部との割り当てを変更すること
   を特徴とする請求項１から請求項３のうちのいずれか１
   項記載のプログラマブル論理回路装置。
5. 【請求項５】 選択制御手段は、定義用データを論理回
   路部に提供した定義用メモリ部を内部メモリ部に割り当
   て変更することを特徴とする請求項１から請求項４のう
   ちのいずれか１項記載のプログラマブル論理回路装置。