JP4005979B2 - プログラマブルゲートアレイおよび回路機能変更制御方法 - Google Patents
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Description
図1は、実施の形態1にかかるFPGA(Field Programmable Gate Array)の概略構成図である。本実施の形態は、本発明にかかるプログラマブルゲートアレイをFPGAに適用したものである。
実施の形態1にかかるFPGAでは、プログラム可能アレイ101の全ての出力が直接、出力信号記憶部102に接続された構成となっていたが、本実施の形態のFPGAは、プログラム可能アレイ101の出力がプログラム可能配線回路104を介して出力信号記憶部601に接続されたものである。
実施の形態1および2にかかるFPGAは、非同期回路による処理の切替時における出力信号を出力信号記憶部に保存して、処理の切替を確実に行うものであったが、この実施の形態3にかかるFPGAは、さらに非同期回路の任意の処理における出力信号記憶部内部のレジスタの内容を読み出しまたは書き込みを行うことができるものである。
102,601 出力信号記憶部
103 処理切替制御回路
104 プログラム可能配線回路
201 出力信号保存回路
301 保存選択制御回路
302 レジスタ
602 レジスタ群
604 プログラム可能配線回路
701 出力信号記憶部
704 プログラム可能配線回路
801 出力信号保存回路
901 保存選択制御回路
902 レジスタ
903 仮レジスタ
Claims (8)
- 種々の回路機能を実現可能なプログラマブルゲートアレイであって、
外部から入力される入力値に対して、実現する前記回路機能に応じた回路情報に基づいて演算処理を行って演算処理の出力値を出力する複数の論理ブロックを有するプログラム可能アレイと、
実現する前記回路機能に応じた前記論理ブロックの出力と入力との接続関係を示す接続情報に基づいて、前記各論理ブロックの出入力間を接続する接続部と、
前記プログラム可能アレイに前記回路情報の変更を指令するとともに、前記接続部に前記接続情報の変更を指令することにより、前記回路機能の変更制御を行う変更制御部と、
前記変更制御部による回路機能の変更制御時に、予め定められた第1の時間の間に、実現中の回路機能に関する前記論理ブロックの出力値を保存し、前記第1の時間の経過後であって予め定められた第2の時間の間、変更後に実現される回路機能に関して保存した当該論理ブロックの出力値を当該論理ブロックの出力値として出力し、前記第2の時間だけ入力を無効にする出力値記憶部と、
を備えたことを特徴とするプログラマブルゲートアレイ。 - 前記プログラム可能アレイと前記出力値記憶部は直結されており、前記出力値記憶部は前記プログラム可能アレイの前記複数の論理ブロックからの全ての出力値を保持することを特徴とする請求項1に記載のプログラマブルゲートアレイ。
- 前記プログラム可能アレイは、前記出力値を記憶すべき出力のみに対して前記接続部を介して前記出力値記憶部と接続されており、
前記出力値記憶部は、前記プログラム可能アレイからの保持すべき前記出力値を前記接続部を介して保持することを特徴とする請求項1に記載のプログラマブルゲートアレイ。 - 前記出力値記憶部は、前記プログラム可能アレイの複数の論理ブロックのそれぞれに対応して前記論理ブロックからの出力値を保持する複数の出力値保存回路を備え、
前記出力値保存回路のそれぞれは、
シングルラッチ回路である複数のレジスタと、
前記変更制御部からの指令により、前記出力値を前記レジスタを介さずに出力する通過モードと、前記出力値を前記レジスタにに保持させる保存モードと、前記出力値にかかわらず、前記レジスタに保持されている前記出力値を出力する出力モードとを切り替える保存選択回路とを備えたことを特徴とする請求項1〜3のいずれか一つに記載のプログラマブルゲートアレイ。 - 前記保存選択回路は、さらに、前記保存モードの場合に、現在の処理に関する前記論理ブロックから出力される前記出力値を保持するレジスタを前記複数のレジスタの中から選択し、かつ前記出力モードの場合に、次の処理に関する前記論理ブロックの出力信号を保持している前記レジスタを前記複数のレジスタの中から選択することを特徴とする請求項4に記載のプログラマブルゲートアレイ。
- 前記出力値記憶部は、前記プログラム可能アレイからの出力値を保持して外部に出力する複数の第1のシングルラッチ回路を有する出力値保存回路と、外部から入力された状態を一時的に保持し、前記第1のシングルラッチ回路に出力する第2のシングルラッチ回路と、を備え、
前記第1のシングルラッチ回路に保持すべき出力値が外部から前記出力値記憶部に入力された場合に、前記第1のシングルラッチ回路と前記第2のシングルラッチ回路とで構成されるダブルラッチ回路により、外部から入力された出力値を前記第2のシングルラッチ回路から前記第1のシングルラッチ回路へ移動しながら前記第1のシングルラッチ回路に保持するとともに、既に前記第1のシングルラッチ回路に保持されていた出力値を前記第2のシングルラッチ回路を介して外部に出力することを特徴とする請求項1に記載のプログラマブルゲートアレイ。 - 前記出力値記憶部は、前記プログラム可能アレイからの出力値を前記第1のシングルラッチ回路を介さずに通過して出力するモードと、前記プログラム可能アレイからの出力値を前記第1のシングルラッチ回路に保持させるモードとを切り替える保存選択制御回路をさらに備えたことを特徴とする請求項6に記載のプログラマブルゲートアレイ。
- 外部から入力される入力値に対して実現する回路機能に応じた回路情報に基づいて演算処理を行って演算処理の出力値を出力する複数の論理ブロックを有するプログラム可能アレイに対して前記回路情報の変更を指令するとともに、実現する前記回路機能に応じた前記論理ブロックの出力と入力との接続関係を示す接続情報に基づいて前記各論理ブロックの出入力間を接続する接続部に対して前記接続情報の変更を指令することにより、前記回路機能の変更制御を行う変更制御工程と、
前記変更制御工程による回路機能の変更制御時に、予め定められた第1の時間の間に、実現中の回路機能に関する前記論理ブロックの出力値を出力値記憶部に保存する保存工程と、
前記第1の時間の経過後であって予め定められた第2の時間の間、変更後に実現される回路機能に関して前記出力記憶部に保存した当該論理ブロックの出力値を当該論理ブロックの出力値として出力し、前記第2の時間だけ入力を無効にする出力工程と、
を含むことを特徴とする回路機能変更制御方法。
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JP2004132988A JP4005979B2 (ja) | 2004-04-28 | 2004-04-28 | プログラマブルゲートアレイおよび回路機能変更制御方法 |
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