JP3553519B2 - プログラマブル論理回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）やＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などの論理機能を動的に更新することができるプログラマブル論理回路装置に関するものである。
【０００２】
【従来の技術】
プログラマブル論理回路装置は、定義用データ（コンフィグレーションデータ）によってプログラマブルに論理回路の論理要素の接続関係及び論理仕様を特定することにより、定義用データに応じた所望の論理回路を得ることができる。このような定義用データを格納する定義用メモリ部には、不揮発性メモリを用いるものと、揮発性メモリを用いるものとがあり、これらは用途に応じて適宜選択される。例えば、プログラマブル論理回路装置を信号処理装置に使用する場合、別機能の論理回路に内容変更を求められることがあり、このような場合では揮発性メモリを搭載したプログラマブル論理回路装置が適当である。
しかしながら、定義用メモリ部のデータ書き換えにはある程度の時間を要するため、書き換え時に回路動作を停止するか、動作速度を低下させる必要がある。
【０００３】
このような不具合を解消するものとして、例えば特開平５−６３５５１号公報に定義用データを書き換えることなく論理機能を瞬時に変更するプログラマブル論理回路装置が開示されている。
図５は特開平５−６３５５１号公報に開示された従来のプログラマブル論理回路装置の構成を概略的に示す図である。図において、１００は従来のプログラマブル論理回路装置であって、論理回路部１３０と定義用メモリ部１６０とを備える。１１０，１２０は定義用メモリ部１６０を構成する揮発性メモリで、ＳＲＡＭなどから構成される。１３０は論理回路部であって、定義用データによってプログラマブルな複数の論理ゲート回路やフリップフロップ回路などから構成される単位ブロックを多数含むとともに、これら単位ブロック間を接続し定義用データによってプログラマブルな配線要素が含まれている。１４０，１５０は定義用データを書き込み・読み出しする揮発性メモリ１１０，１２０を選択する選択制御回路であって、ＣＰＵ１９０からの選択信号に基づいて上記選択動作を行う。１６０は定義用メモリ部であって、２セットの揮発性メモリ１１０，１２０と、２セットの揮発性メモリ１１０，１２０をそれぞれ選択する選択制御回路１４０，１５０から構成される。１７０，１８０は外部からの信号をプログラマブル論理回路装置１００内に入力する入力端子で、入力端子１７０を介して定義用データが入力され、入力端子１８０を介してＣＰＵ１９０からの選択信号が入力される。１９０は定義用メモリ部１６０に対する定義用データの書き込み・読み出し動作を制御するＣＰＵである。
【０００４】
次に動作について説明する。
先ず、入力端子１７０を介して外部から定義用データが与えられると、選択制御回路１４０に入力される。この選択制御回路１４０では、揮発性メモリ１１０，１２０のいずれかを選択して上記定義用データを格納する。一方、選択制御回路１５０では、定義用メモリ部１６０の揮発性メモリ１１０，１２０のいずれかを選択して定義用データを読み出すとともに、論理回路部１３０にロードする。上述した選択制御回路１４０，１５０による動作は、入力端子１７０，１８０を介してＣＰＵ１９０などの外部制御装置から与えられる選択信号に基づいて行われる。
【０００５】
また、上記と同様に定義用データを書き換えることなく論理機能を瞬時に変更するプログラマブル論理回路装置としては、通信制御装置に適用された特開２０００−１７４８４４号公報に開示される例がある。
【０００６】
【発明が解決しようとする課題】
従来のプログラマブル論理回路装置は以上のように構成されているので、論理回路の種類が大幅に変更されたり、変更回数が多い場合、論理機能変更に係るＣＰＵの処理負荷が高くなり、本来の演算処理機能に影響を与える可能性があるという課題があった。
【０００７】
上記課題を具体的に説明する。
従来のプログラマブル論理回路装置において、定義用データを格納する定義用メモリ部のセット数は固定されている。このため、論理仕様の変更などによって論理回路の種類が大幅に変更になったり、多くの変更を行う必要がある場合、ＣＰＵが定義用データを定義用メモリ部に格納する処理負荷が高くなる。このようにＣＰＵの処理負荷が高くなると、論理機能変更がＣＰＵ本来の演算処理などに与える影響が大きくなり、高速処理に対応することが困難になり、ひいては高速処理を維持するためにプログラマブル論理回路装置自身の変更・交換を余儀なくされることになる。
【０００８】
さらに、定義用メモリ部の揮発性メモリは論理回路部をコンフィグレーションするためだけの用途であり、例えば瞬時に論理機能を変更するデータ数が多い場合、必然的に予め多くの揮発性メモリを備えた装置を採用することになるが、論理回路部に定義用データをダウンロードし終えた揮発性メモリは未使用のままとなり、メモリブロック部のメモリ使用効率が悪くなる。この不具合は、各定義用データの使用頻度が低いほど顕著になる。
【０００９】
この発明は上記のような課題を解決するためになされたもので、定義用メモリ部又は内部メモリ部のどちらにも割り当てることができる複数のメモリブロックを備え、変更される論理回路の種類や変更回数に合わせて上記メモリブロックを定義用メモリ部又は内部メモリ部として選択的に割り当てることによって、論理仕様の変更に対して柔軟かつ瞬時に対応することができるとともに、定義用メモリ部を構成するメモリ数を最適に設定することで定義用データを定義用メモリ部に格納する際におけるＣＰＵの処理負荷を軽減することができ、さらには、メモリブロック部の使用効率が向上することから大規模な論理機能に容易に対応することができるプログラマブル論理回路装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るプログラマブル論理回路装置は、複数の論理要素を有し、定義用データに応じて論理要素間の接続関係及び論理仕様を設定する論理回路部と、複数のメモリからなるメモリブロック部と、メモリブロック部を構成する複数のメモリを、論理回路部に提供する定義用データを格納する定義用メモリ部と、論理回路部の処理に係るデータを入出力する内部メモリ部とにそれぞれ割り当てるとともに、両メモリ部におけるデータ入出力を制御する選択制御手段とを備えるものである。
【００１１】
この発明に係るプログラマブル論理回路装置は、電源投入後の論理回路部の初期化時に、選択制御手段がメモリブロック部を構成する複数のメモリを定義用メモリ部と内部メモリ部とにそれぞれ割り当てるものである。
【００１２】
この発明に係るプログラマブル論理回路装置は、選択制御手段が定義用メモリ部に対する定義用データ入出力をＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で制御するものである。
【００１３】
この発明に係るプログラマブル論理回路装置は、選択制御手段が論理回路部の動作に合わせてメモリブロック部の複数のメモリに対する定義用メモリ部と内部メモリ部との割り当てを変更するものである。
【００１４】
この発明に係るプログラマブル論理回路装置は、選択制御手段が定義用データを論理回路部に提供した定義用メモリ部を内部メモリ部に割り当て変更するものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるプログラマブル論理回路装置の構成を概略的に示す図である。図において、１は実施の形態１によるプログラマブル論理回路装置であって、論理回路部２とメモリブロック部６とからなる。２は論理回路部であって、多数の論理ゲート回路やフリップフロップ回路などの論理要素からなり、定義用データによって各論理要素間がプログラマブルに接続される。３はメモリブロック部６内のメモリブロック群８からなる定義用メモリ部で、論理回路部２内の論理要素の接続関係及び論理仕様を設定する定義用データを格納する。４は定義用データ入力端子で、プログラマブル論理回路装置１内にＣＰＵ１１からの定義用データを入力する。５は制御信号入力端子で、プログラマブル論理回路装置１内にＣＰＵ１１からの選択制御信号を入力する。
【００１６】
６はメモリブロック部であって、定義用メモリ部３と、内部メモリ部７、定義用データ入力端子４、制御信号入力端子５、及び選択制御回路９，１０からなる。７はメモリブロック部６内のメモリブロック群８からなる内部メモリ部で、論理回路部２との間で処理に係るデータが入出力される。８はメモリブロック部６を構成するメモリブロック群（複数のメモリ）であって、ＳＲＡＭなどの揮発性メモリから構成される。９は選択制御回路（選択制御手段）であって、定義用データ入力端子４を介して入力した定義用データを定義用メモリ部３内のいずれのメモリブロック群８に格納するかを選択する。この選択制御回路９は、セレクタ機能を有する回路構成によって定義用データ入力端子４から入力された定義用データを定義用メモリ部３内の各メモリブロックを順次選択して書き込み処理を行う。１０は選択制御回路（選択制御手段）であって、制御信号入力端子５を介して入力した選択制御信号に基づいて定義用メモリ部３のメモリブロック群８を選択し、これに格納された定義用データを読み出して論理回路部２にダウンロードするとともに、内部メモリ部７と論理回路部２との間における処理に係るデータの入出力を制御する。この選択制御回路１０は、マルチプレクス機能を有する回路構成によって定義用メモリ部３内のある１つのメモリブロックの定義用データを論理回路部２に出力する。１１はＣＰＵであって、定義用メモリ部３や内部メモリ部７に対するデータ書き込み・読み出し動作を制御する選択制御信号を生成する。
【００１７】
次に動作について説明する。
プログラマブル論理回路装置１を搭載した機器に電源を投入した際に、ＣＰＵ１１が実行する論理回路部２の初期化を行うプログラムに、制御信号入力端子５を介して本装置にて実現する機能・処理の種類、機能の変更回数に応じて、必要な定義用データを格納するメモリブロック数を定義用メモリ部３として割り当てる動作を組み込んでおく。
これにより、プログラマブル論理回路装置１を搭載した機器に電源を投入すると、ＣＰＵ１１からの制御に応じた数のメモリブロックが定義用メモリ部３に割り当てられ、残りのメモリブロックが内部メモリ部７に割り当てられる。内部メモリ部７では、論理回路部２によって論理回路部２の処理に係るデータであるアドレスや処理データなどの入出力が制御される。
ここでは、例えばプログラマブル論理回路装置１の搭載機器の初期化及びステータスを確認するための定義用データを選択制御回路９によって定義用メモリ部３として割り当てられたメモリブロック１〜ｍに格納する。
【００１８】
次に、ＣＰＵ１１から制御信号入力端子５を介して入力される選択制御信号に基づいて、選択制御回路１０によって定義用メモリ１〜ｍのいずれかを有効にし、定義用データを論理回路部２にダウンロードし、所望の処理を行う。
このとき、選択制御回路１０は、定義用メモリ部３から論理回路部２へは一方向（片方向）パスとして機能し、内部メモリ部７のメモリブロックｍ＋１〜Ｍと論理回路部２との間では双方向パスとして機能する。
【００１９】
このあと、選択制御回路１０によって選択された定義用メモリ部３のあるメモリブロックに格納されていた定義用データの処理モードが完了すると、直ちに次に処理すべき機能を定義した定義用データを瞬時に論理回路部２にダウンロードし、所望の処理を行う。
以下、このサイクルを機能変更の度に繰り返し実行することとなる。
【００２０】
ここで、レーダシステムの信号処理部に実施の形態１によるプログラマブル論理回路装置１を適用した場合について説明する。
先ず、プログラマブル論理回路装置１によってパルス圧縮機能を実現することができる。具体的には、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）ディジタルフィルタのフィルタ係数をヒットごとにループを組んで繰り返すコンプリメンタリ符号の圧縮モードの場合、ループする回数に依存してフィルタ係数を保持するために必要な内部メモリ部のメモリブロック数が変動する。例えば、ループ回数に言及すると、８ビットＳＰＡＮＯコンプリメンタリ符号圧縮モードでは１６回、４ビットＳＰＡＮＯコンプリメンタリ符号圧縮モードでは８回、シングルモードでは１回のループ回数となり、内部メモリ部７としてそれぞれ１６セット（１６種類）、８セット、１セットのメモリブロックが必要になる。また、定義用メモリ部３では、上記３つのモードに対応する定義用データを格納するための３セット（３種類）のメモリブロックが必要になる。
上述したように、プログラマブル論理回路装置１では、選択制御回路９，１０によってメモリブロック部６内の任意のメモリブロックを定義用メモリ部３及び内部メモリ部７に割り当てることができることから、上記のように定義用メモリ部３及び内部メモリ部７として多数のセットを必要とする場合においても十分に対応することができる。
【００２１】
また、上記の他に、例えばプログラマブル論理回路装置１によってコヒーレント積分機能を実現することができる。
レーダシステムから発射したビーム、例えば同一方位に連続発射したビームに対してヒットごとの積分を行うモードの場合、１ビーム分に対応した積分結果を格納する内部メモリ部７のメモリブロックを用意することができる。
一方、予め決められたいくつかの方位にランダムに発射したビームに対するヒットごとの積分を行うモードの場合、各ランダム方位分の内部メモリ部７のメモリブロックを用意する必要がある。また、定義用メモリ部３では、上記２つのモードに対応する定義用データを格納するための２セットのメモリブロックが必要になる。
この場合においても、選択制御回路９，１０によってメモリブロック部６内の任意のメモリブロックを定義用メモリ部３及び内部メモリ部７に割り当てることができることから、上記のように内部メモリ部７として多数のセットを必要とする場合においても十分に対応することができる。
【００２２】
さらに、実際には、上述したパルス圧縮機能やコヒーレント積分機能を組み合わせて使用する場合もあり、その分必要な内部メモリ部７のメモリブロック数のセット数も増加するが、プログラマブル論理回路装置１では選択制御回路９，１０によってメモリブロック部６内の任意のメモリブロックを定義用メモリ部３及び内部メモリ部７に割り当てることができることから、上記の場合においても十分に対応することができる。
【００２３】
以上のように、この実施の形態１によれば、複数の論理要素を有し、定義用データに応じて論理要素間の接続関係及び論理仕様を設定する論理回路部２と、複数のメモリブロックからなるメモリブロック部６と、メモリブロック部６を構成する複数のメモリブロックを、論理回路部２に提供する定義用データを格納する定義用メモリ部３と、論理回路部２の処理に係るデータを入出力する内部メモリ部７とにそれぞれ割り当てるとともに、両メモリ部３，７におけるデータ入出力を制御する選択制御回路９，１０とを備えるので、論理回路部２に対する論理仕様の変更に対して柔軟かつ瞬時に対応することができる。また、定義用メモリ部３を構成するメモリブロック数を最適に設定することで、定義用データを定義用メモリ部３に格納する際におけるＣＰＵ１１の処理負荷を軽減することができる。さらに、定義用メモリ部３内の任意のメモリブロックに定義用データを格納することができることから、既に論理回路部２へ定義用データをダウンロードしてしまった定義用メモリ部３のメモリブロックに対して、別の定義用データ（場合によっては以前と同じ定義用データ）を格納することが可能であり、容易に多機能回路を実現することができる。
【００２４】
また、この実施の形態１によれば、電源投入後の論理回路部２の初期化時に、選択制御回路９，１０がメモリブロック部６を構成する複数のメモリブロックを定義用メモリ部３と内部メモリ部７とにそれぞれ割り当てるので、論理回路部２に対する論理仕様の変更に対して柔軟かつ瞬時に対応することができる。
【００２５】
実施の形態２．
この実施の形態２は、メモリブロック部６ａの定義用メモリ部３ａ及び内部メモリ部７ａの割り当ての変更処理を機器の電源投入後における論理回路部２の初期化時は勿論のこと、論理回路部２内の論理回路が動作中の状況下においても選択、再割り当てを行うことができるように構成・処理することにより、さらに多くの機能実現を可能としたものである。
【００２６】
図２はこの発明の実施の形態２によるプログラマブル論理回路装置の構成を概略的に示す図である。図において、１Ａは実施の形態２によるプログラマブル論理回路装置であって、論理回路部２とメモリブロック部６ａとからなる。３ａはメモリブロック部６ａ内のメモリブロック群８からなる定義用メモリ部で、論理回路部２内の論理要素の接続関係及び論理仕様を設定する定義用データを格納する。また、この定義用メモリ部３ａは、論理回路部２に定義用データをダウンロードし終えたメモリブロックを内部メモリ部７に解放される。６ａはメモリブロック部であって、定義用メモリ部３ａと、内部メモリ部７ａ、定義用データ入力端子４、制御信号入力端子５、及び選択制御回路９ａ，１０ａからなる。
【００２７】
７ａはメモリブロック部６ａ内のメモリブロック群８からなる内部メモリ部で、論理回路部２との間で処理に係るデータが入出力される。また、論理回路部２に定義用データをダウンロードし終えた定義用メモリ部３ａのメモリブロックが内部メモリ部７ａとして適宜使用される。９ａは選択制御回路（選択制御手段）であって、上記実施の形態１の選択制御回路９と同様の動作をするとともに、論理回路部２の動作に合わせてメモリブロック部６ａの複数のメモリブロックに対する定義用メモリ部３ａと内部メモリ部７ａとの割り当てを変更する。１０ａは選択制御回路（選択制御手段）であって、制御信号入力端子５を介して取得したＣＰＵ１１からの選択制御信号に基づいて選択制御回路９ａが割り当てた定義用メモリ部３ａや内部メモリ部７ａに対するデータ入出力を制御する。なお、図１と同一構成要素には同一符号を付して重複する説明を省略する。
【００２８】
次に動作について説明する。
電源投入時におけるメモリブロック部６ａの複数のメモリブロックに対する定義用メモリ部３ａと内部メモリ部７ａとの割り当て動作については、上記実施の形態１と同様であるので重複する説明を省略し、ここでは、上記実施の形態１と異なる箇所である論理回路部２の動作中における定義用メモリ部３ａと内部メモリ部７ａとの割り当て動作について説明する。
【００２９】
先ず、上記実施の形態１で説明したような定義用データの論理回路部２へのダウンロード、これに続く論理回路部２による定義用データに係る処理の実行のサイクルを繰り返す間、選択制御回路１０ａが論理回路部２に定義用データをダウンロードする定義用メモリ部３ａ内のメモリブロックを監視する。
【００３０】
具体的には、選択制御回路１０ａが定義用データのダウンロードするメモリブロックを選択（有効）する際に、該メモリブロックを特定する制御信号（ビジー信号）をオン状態とする。上記制御信号は、制御信号入力端子５を介してＣＰＵ１１に常時検出されている。このあと、上記メモリブロックからの定義用データのダウンロードが完了すると、選択制御回路１０ａは制御信号をオフ状態にする。
【００３１】
このとき、ＣＰＵ１１は、制御信号のオン状態からオフ状態への変化を検出して定義用データのダウンロード完了を認識すると、ダウンロード済みのメモリブロックを内部メモリ部７ａに割り当てる選択制御信号を装置１Ａに出力する。
選択制御回路１０ａは、上記選択制御信号を受けるとダウンロード済みのメモリブロックを内部メモリ部７ａに割り当てる。
【００３２】
一方、例えば論理回路部２の論理回路動作中に発生したエラーに対するエラー処理などの追加機能を実現する必要がある場合を考える。
このとき、ＣＰＵ１１は、上記エラー処理に係る定義用データとともに、今まで内部メモリ部７ａに割り当てられていたメモリブロックを選択的に定義用メモリ部３に変更する選択制御信号を選択制御回路９ａに出力する。
【００３３】
具体的には、選択制御回路１０ａは、定義用メモリ部２ａと同様に論理回路部２の現行動作に関与するか否かによって内部メモリ部７ａのメモリブロックを特定する制御信号（ビジー信号）のオン・オフ状態を制御する。この制御信号は、上記と同様に制御信号入力端子５を介してＣＰＵ１１に常時検出されている。上記メモリブロックが論理回路部２の現行動作に関与していないと、選択制御回路１０ａは該メモリブロックに係る制御信号をオフ状態にする。
【００３４】
このとき、ＣＰＵ１１は、制御信号のオン状態からオフ状態への変化を検出して内部メモリ部７ａ内の上記メモリブロックが論理回路部２の現行動作に関与していないことを認識すると、上記エラー処理に係る定義用データを格納する定義用メモリ部３ａとして上記メモリブロックを割り当てる選択制御信号を装置１Ａに出力する。
選択制御回路９ａは、上記選択制御信号を受けると論理回路部２の現行動作に関与していないメモリブロックを定義用メモリ部３ａに割り当てて、上記エラー処理に係る定義用データを格納する。
【００３５】
以上のように、この実施の形態２によれば、選択制御回路９ａ，１０ａが論理回路部２の動作に合わせてメモリブロック部６ａの複数のメモリブロックに対する定義用メモリ部３と内部メモリ部７ａとの割り当てを変更するので、上記実施の形態１による効果を奏するとともに、論理回路部２の動作中においてもメモリブロック部６ａ内のメモリブロック数の割り当ての最適化を図ることができることから、メモリブロック部６ａの使用効率を向上させることができる。これにより、大規模機能に容易に対応することができる。また、ＣＰＵ１１から定義用メモリ部３ａに定義用データを格納する処理負荷を軽減でき、装置１Ａ全体としての性能向上も期待することができる。
【００３６】
また、この実施の形態２によれば、選択制御回路９ａ，１０ａが定義用データを論理回路部２に提供した定義用メモリ部３ａを内部メモリ部７ａに割り当て変更するので、メモリブロック部６ａの使用効率を向上させることができる。
【００３７】
実施の形態３．
この実施の形態３は、論理回路部２にて予め設定された論理機能を順次実現するような場合、定義用データの論理回路部２へのダウンロードなどのデータ入出力制御についてＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で動作させるようにしたものである。
【００３８】
図３はこの発明の実施の形態３によるプログラマブル論理回路装置の構成を概略的に示す図である。図において、１Ｂは実施の形態３によるプログラマブル論理回路装置であって、論理回路部２とメモリブロック部６ｂとからなる。３ｂはメモリブロック部６ｂ内のメモリブロック群８からなる定義用メモリ部で、論理回路部２内の論理要素の接続関係及び論理仕様を設定する定義用データを格納する。また、この定義用メモリ部３ｂは、ＣＰＵ１１からの定義用データの格納、及び、論理回路部２への定義用データのダウンロードがＦＩＦＯ方式で行われる。
【００３９】
６ｂはメモリブロック部であって、定義用メモリ部３ｂと、内部メモリ部７、定義用データ入力端子４、制御信号入力端子５、及び選択制御回路９ｂ，１０ｂからなる。９ｂは選択制御回路（選択制御手段）であって、上記実施の形態１の選択制御回路９と同様の動作をするとともに、定義用メモリ部３ｂへの定義用データの格納動作をＦＩＦＯ方式で制御する。１０ｂは選択制御回路（選択制御手段）であって、制御信号入力端子５を介して取得したＣＰＵ１１からの選択制御信号に基づいて定義用メモリ部３ｂから論理回路部２への定義用データのダウンロードをＦＩＦＯ方式で制御する。なお、図１と同一構成要素には同一符号を付して重複する説明を省略する。
【００４０】
次に動作について説明する。
電源投入時におけるメモリブロック部６ｂの複数のメモリブロックに対する定義用メモリ部３ｂと内部メモリ部７との割り当て動作については、上記実施の形態１と同様であるので重複する説明を省略し、ここでは、上記実施の形態１と異なる箇所である定義用メモリ部３ｂのデータ入出力制御動作について説明する。
【００４１】
先ず、選択制御回路９ｂは、定義用メモリ部３ｂへの定義用データの格納動作をＦＩＦＯ方式で制御する。図示の例では、選択制御回路９ｂがＣＰＵ１１からの定義用データを定義用メモリ部３ｂ内のメモリブロック１〜ｍに順次格納してゆく。このとき、メモリブロック１〜ｍに順次格納される定義用データは、論理回路部２が順次実行することができる複数の論理機能に対応している。
上記定義用データによる動作を開始する場合、ＣＰＵ１１からＦＩＦＯ方式で定義用データを読み出す旨の選択制御信号に基づいて、選択制御回路１０ｂが最初に定義用データが格納されたメモリブロック１から論理回路部２にダウンロードし始め、メモリブロックｍまで順次ダウンロードが行われる。これによって、論理回路部２は、予め設定された論理機能を順次実行することができる。
【００４２】
以上のように、この実施の形態３によれば、選択制御回路９ｂ，１０ｂが定義用メモリ部３ｂに対する定義用データ入出力をＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で制御するので、予め実現すべき論理機能が特定されている場合におけるデータ入出力を簡易に行うことができることから、定義用メモリ部３ｂに定義用データを格納する際のＣＰＵ１１の処理負荷を軽減することができる。
【００４３】
実施の形態４．
この実施の形態４は、論理回路部２にて予め設定された論理機能を順次実現するような場合、定義用データの論理回路部２へのダウンロードなどのデータ入出力制御についてＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で動作させるとともに、定義用データをダウンロードした後の使用済みメモリブロックを内部メモリ部に解放するようにしたものである。
【００４４】
図４はこの発明の実施の形態４によるプログラマブル論理回路装置の構成を概略的に示す図である。図において、１Ｃは実施の形態４によるプログラマブル論理回路装置であって、論理回路部２とメモリブロック部６ｃとからなる。３ｃはメモリブロック部６ｃ内のメモリブロック群８からなる定義用メモリ部で、論理回路部２内の論理要素の接続関係及び論理仕様を設定する定義用データを格納する。また、この定義用メモリ部３ｃは、ＣＰＵ１１からの定義用データの格納、及び、論理回路部２への定義用データのダウンロードがＦＩＦＯ方式で行われるとともに、論理回路部２に定義用データをダウンロードし終えたメモリブロックは内部メモリ部７ｂに解放される。６ｃはメモリブロック部であって、定義用メモリ部３ｃと、内部メモリ部７ｂ、定義用データ入力端子４、制御信号入力端子５、及び選択制御回路９ｃ，１０ｃからなる。
【００４５】
７ｂはメモリブロック部６ｃ内のメモリブロック群８からなる内部メモリ部で、論理回路部２との間で処理に係るデータが入出力される。また、論理回路部２に定義用データをダウンロードし終えた定義用メモリ部３ｃのメモリブロックが内部メモリ部７ｂとして適宜使用される。９ｃは選択制御回路（選択制御手段）であって、定義用メモリ部３ｃへの定義用データの格納動作をＦＩＦＯ方式で制御するとともに、論理回路部２の動作に合わせてメモリブロック部６ｃの複数のメモリブロックに対する定義用メモリ部３ｃと内部メモリ部７ｂとの割り当てを変更する。１０ｃは選択制御回路（選択制御手段）であって、制御信号入力端子５を介して取得したＣＰＵ１１からの選択制御信号に基づいて定義用メモリ部３ｃから論理回路部２への定義用データのダウンロードをＦＩＦＯ方式で制御する。なお、図１と同一構成要素には同一符号を付して重複する説明を省略する。
【００４６】
次に動作について説明する。
電源投入時におけるメモリブロック部６ｃの複数のメモリブロックに対する定義用メモリ部３ｃと内部メモリ部７ｂとの割り当て動作については、上記実施の形態３と同様であるので重複する説明を省略し、ここでは、上記実施の形態３と異なる箇所である論理回路部２の動作中における定義用メモリ部３ｃと内部メモリ部７ｂとの割り当て動作について説明する。
【００４７】
先ず、選択制御回路９ｃは、定義用メモリ部３ｃへの定義用データの格納動作をＦＩＦＯ方式で制御する。図示の例では、選択制御回路９ｃがＣＰＵ１１からの定義用データを定義用メモリ部３ｃ内のメモリブロック１〜ｍに順次格納してゆく。このとき、メモリブロック１〜ｍに順次格納される定義用データは、論理回路部２が順次実行することができる複数の論理機能に対応している。
【００４８】
上記定義用データによる動作を開始する場合、ＣＰＵ１１からＦＩＦＯ方式で定義用データを読み出す旨の選択制御信号に基づいて、選択制御回路１０ｃが最初に定義用データが格納されたメモリブロック１から順次定義用データを論理回路部２へダウンロードするとともに、該メモリブロックに対応する制御信号をオフ状態にする。
【００４９】
制御信号入力端子５を介してＣＰＵ１１がオフ状態の制御信号を検出すると、該制御信号に対応する定義用メモリ部３ｃ内のダウンロード済みのメモリブロックを内部メモリ部７ｂに割り当てる選択制御信号を装置１Ｃに出力する。
装置１Ｃが上記選択制御信号を受けると、選択制御回路１０ｃによってダウンロード済みのメモリブロックが内部メモリ部７ｂに順次割り当てられる。
【００５０】
また、最終の定義用データをダウンロードした時点で、それまで定義用メモリ部３ｃに割り当てていたメモリブロックを内部メモリ部７ｂに解放するようにしてもよい。
ただし、いずれの場合も、定義用メモリ部３ｃ内の最後に定義用データが格納されたメモリブロックは内部メモリ部７ｂへの解放対象から除くようにする。
【００５１】
以上のように、この実施の形態４によれば、選択制御回路９ｃ，１０ｃが定義用メモリ部３ｃに対する定義用データ入出力をＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で制御するとともに、論理回路部２の動作に合わせてメモリブロック部６ｃの複数のメモリブロックに対する定義用メモリ部３ｃと内部メモリ部７ｂとの割り当てを変更するので、上記実施の形態３と同様の効果が得られるとともに、メモリブロック部６ｃ内のメモリブロックの使用効率を向上させることができる。
【００５２】
【発明の効果】
以上のように、この発明によれば、複数の論理要素を有し、定義用データに応じて論理要素間の接続関係及び論理仕様を設定する論理回路部と、複数のメモリからなるメモリブロック部と、メモリブロック部を構成する複数のメモリを、論理回路部に提供する定義用データを格納する定義用メモリ部と、論理回路部の処理に係るデータを入出力する内部メモリ部とにそれぞれ割り当てるとともに、両メモリ部におけるデータ入出力を制御する選択制御手段とを備えるので、論理回路部に対する論理仕様の変更に対して柔軟かつ瞬時に対応することができるという効果がある。
また、定義用メモリ部を構成するメモリ数を最適に設定することで、定義用データを定義用メモリ部に格納する際におけるＣＰＵの処理負荷を軽減することができるという効果がある。
さらに、定義用メモリ部内の任意のメモリに定義用データを格納することができることから、既に論理回路部へ定義用データをダウンロードしてしまった定義用メモリ部のメモリに対して、別の定義用データ（場合によっては以前と同じ定義用データ）を格納することが可能であり、容易に多機能回路を実現することができるという効果がある。
【００５３】
この発明によれば、電源投入後の論理回路部の初期化時に、選択制御手段がメモリブロック部を構成する複数のメモリを、定義用メモリ部と内部メモリ部とにそれぞれ割り当てるので、論理回路部に対する論理仕様の変更に対して柔軟かつ瞬時に対応することができるという効果がある。
【００５４】
この発明によれば、選択制御手段が定義用メモリ部に対する定義用データ入出力をＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で制御するので、予め実現すべき論理機能が特定されている場合におけるデータ入出力を簡易に行うことができることから、定義用メモリ部への定義用データ格納におけるＣＰＵの処理負荷を軽減することができるという効果がある。
【００５５】
この発明によれば、論理回路部の動作に合わせて、選択制御手段がメモリブロック部の複数のメモリに対する定義用メモリ部と内部メモリ部との割り当てを変更するので、論理回路部の動作中においてもメモリブロック部内のメモリ数の割り当ての最適化を図ることができることから、メモリブロック部の使用効率を向上させることができるという効果がある。これにより、大規模機能に容易に対応することができる。
また、ＣＰＵから定義用メモリ部に定義用データを格納する処理負荷を軽減することができるという効果がある。
【００５６】
この発明によれば、選択制御手段が定義用データを論理回路部に提供した定義用メモリ部を内部メモリ部に割り当て変更するので、メモリブロック部の使用効率を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるプログラマブル論理回路装置の構成を概略的に示す図である。
【図２】この発明の実施の形態２によるプログラマブル論理回路装置の構成を概略的に示す図である。
【図３】この発明の実施の形態３によるプログラマブル論理回路装置の構成を概略的に示す図である。
【図４】この発明の実施の形態４によるプログラマブル論理回路装置の構成を概略的に示す図である。
【図５】従来のプログラマブル論理回路装置の構成を概略的に示す図である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ プログラマブル論理回路装置、２ 論理回路部、３，３ａ，３ｂ，３ｃ 定義用メモリ部、４ 定義用データ入力端子、５ 制御信号入力端子、６，６ａ，６ｂ，６ｃ メモリブロック部、７，７ａ，７ｂ 内部メモリ部、８ メモリブロック群（複数のメモリ）、９，９ａ，９ｂ，９ｃ 選択制御回路（選択制御手段）、１０，１０ａ，１０ｂ，１０ｃ 選択制御回路（選択制御手段）、１１ ＣＰＵ。
【発明の属する技術分野】
この発明はＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）やＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などの論理機能を動的に更新することができるプログラマブル論理回路装置に関するものである。
【０００２】
【従来の技術】
プログラマブル論理回路装置は、定義用データ（コンフィグレーションデータ）によってプログラマブルに論理回路の論理要素の接続関係及び論理仕様を特定することにより、定義用データに応じた所望の論理回路を得ることができる。このような定義用データを格納する定義用メモリ部には、不揮発性メモリを用いるものと、揮発性メモリを用いるものとがあり、これらは用途に応じて適宜選択される。例えば、プログラマブル論理回路装置を信号処理装置に使用する場合、別機能の論理回路に内容変更を求められることがあり、このような場合では揮発性メモリを搭載したプログラマブル論理回路装置が適当である。
しかしながら、定義用メモリ部のデータ書き換えにはある程度の時間を要するため、書き換え時に回路動作を停止するか、動作速度を低下させる必要がある。
【０００３】
このような不具合を解消するものとして、例えば特開平５−６３５５１号公報に定義用データを書き換えることなく論理機能を瞬時に変更するプログラマブル論理回路装置が開示されている。
図５は特開平５−６３５５１号公報に開示された従来のプログラマブル論理回路装置の構成を概略的に示す図である。図において、１００は従来のプログラマブル論理回路装置であって、論理回路部１３０と定義用メモリ部１６０とを備える。１１０，１２０は定義用メモリ部１６０を構成する揮発性メモリで、ＳＲＡＭなどから構成される。１３０は論理回路部であって、定義用データによってプログラマブルな複数の論理ゲート回路やフリップフロップ回路などから構成される単位ブロックを多数含むとともに、これら単位ブロック間を接続し定義用データによってプログラマブルな配線要素が含まれている。１４０，１５０は定義用データを書き込み・読み出しする揮発性メモリ１１０，１２０を選択する選択制御回路であって、ＣＰＵ１９０からの選択信号に基づいて上記選択動作を行う。１６０は定義用メモリ部であって、２セットの揮発性メモリ１１０，１２０と、２セットの揮発性メモリ１１０，１２０をそれぞれ選択する選択制御回路１４０，１５０から構成される。１７０，１８０は外部からの信号をプログラマブル論理回路装置１００内に入力する入力端子で、入力端子１７０を介して定義用データが入力され、入力端子１８０を介してＣＰＵ１９０からの選択信号が入力される。１９０は定義用メモリ部１６０に対する定義用データの書き込み・読み出し動作を制御するＣＰＵである。
【０００４】
次に動作について説明する。
先ず、入力端子１７０を介して外部から定義用データが与えられると、選択制御回路１４０に入力される。この選択制御回路１４０では、揮発性メモリ１１０，１２０のいずれかを選択して上記定義用データを格納する。一方、選択制御回路１５０では、定義用メモリ部１６０の揮発性メモリ１１０，１２０のいずれかを選択して定義用データを読み出すとともに、論理回路部１３０にロードする。上述した選択制御回路１４０，１５０による動作は、入力端子１７０，１８０を介してＣＰＵ１９０などの外部制御装置から与えられる選択信号に基づいて行われる。
【０００５】
また、上記と同様に定義用データを書き換えることなく論理機能を瞬時に変更するプログラマブル論理回路装置としては、通信制御装置に適用された特開２０００−１７４８４４号公報に開示される例がある。
【０００６】
【発明が解決しようとする課題】
従来のプログラマブル論理回路装置は以上のように構成されているので、論理回路の種類が大幅に変更されたり、変更回数が多い場合、論理機能変更に係るＣＰＵの処理負荷が高くなり、本来の演算処理機能に影響を与える可能性があるという課題があった。
【０００７】
上記課題を具体的に説明する。
従来のプログラマブル論理回路装置において、定義用データを格納する定義用メモリ部のセット数は固定されている。このため、論理仕様の変更などによって論理回路の種類が大幅に変更になったり、多くの変更を行う必要がある場合、ＣＰＵが定義用データを定義用メモリ部に格納する処理負荷が高くなる。このようにＣＰＵの処理負荷が高くなると、論理機能変更がＣＰＵ本来の演算処理などに与える影響が大きくなり、高速処理に対応することが困難になり、ひいては高速処理を維持するためにプログラマブル論理回路装置自身の変更・交換を余儀なくされることになる。
【０００８】
さらに、定義用メモリ部の揮発性メモリは論理回路部をコンフィグレーションするためだけの用途であり、例えば瞬時に論理機能を変更するデータ数が多い場合、必然的に予め多くの揮発性メモリを備えた装置を採用することになるが、論理回路部に定義用データをダウンロードし終えた揮発性メモリは未使用のままとなり、メモリブロック部のメモリ使用効率が悪くなる。この不具合は、各定義用データの使用頻度が低いほど顕著になる。
【０００９】
この発明は上記のような課題を解決するためになされたもので、定義用メモリ部又は内部メモリ部のどちらにも割り当てることができる複数のメモリブロックを備え、変更される論理回路の種類や変更回数に合わせて上記メモリブロックを定義用メモリ部又は内部メモリ部として選択的に割り当てることによって、論理仕様の変更に対して柔軟かつ瞬時に対応することができるとともに、定義用メモリ部を構成するメモリ数を最適に設定することで定義用データを定義用メモリ部に格納する際におけるＣＰＵの処理負荷を軽減することができ、さらには、メモリブロック部の使用効率が向上することから大規模な論理機能に容易に対応することができるプログラマブル論理回路装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るプログラマブル論理回路装置は、複数の論理要素を有し、定義用データに応じて論理要素間の接続関係及び論理仕様を設定する論理回路部と、複数のメモリからなるメモリブロック部と、メモリブロック部を構成する複数のメモリを、論理回路部に提供する定義用データを格納する定義用メモリ部と、論理回路部の処理に係るデータを入出力する内部メモリ部とにそれぞれ割り当てるとともに、両メモリ部におけるデータ入出力を制御する選択制御手段とを備えるものである。
【００１１】
この発明に係るプログラマブル論理回路装置は、電源投入後の論理回路部の初期化時に、選択制御手段がメモリブロック部を構成する複数のメモリを定義用メモリ部と内部メモリ部とにそれぞれ割り当てるものである。
【００１２】
この発明に係るプログラマブル論理回路装置は、選択制御手段が定義用メモリ部に対する定義用データ入出力をＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で制御するものである。
【００１３】
この発明に係るプログラマブル論理回路装置は、選択制御手段が論理回路部の動作に合わせてメモリブロック部の複数のメモリに対する定義用メモリ部と内部メモリ部との割り当てを変更するものである。
【００１４】
この発明に係るプログラマブル論理回路装置は、選択制御手段が定義用データを論理回路部に提供した定義用メモリ部を内部メモリ部に割り当て変更するものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるプログラマブル論理回路装置の構成を概略的に示す図である。図において、１は実施の形態１によるプログラマブル論理回路装置であって、論理回路部２とメモリブロック部６とからなる。２は論理回路部であって、多数の論理ゲート回路やフリップフロップ回路などの論理要素からなり、定義用データによって各論理要素間がプログラマブルに接続される。３はメモリブロック部６内のメモリブロック群８からなる定義用メモリ部で、論理回路部２内の論理要素の接続関係及び論理仕様を設定する定義用データを格納する。４は定義用データ入力端子で、プログラマブル論理回路装置１内にＣＰＵ１１からの定義用データを入力する。５は制御信号入力端子で、プログラマブル論理回路装置１内にＣＰＵ１１からの選択制御信号を入力する。
【００１６】
６はメモリブロック部であって、定義用メモリ部３と、内部メモリ部７、定義用データ入力端子４、制御信号入力端子５、及び選択制御回路９，１０からなる。７はメモリブロック部６内のメモリブロック群８からなる内部メモリ部で、論理回路部２との間で処理に係るデータが入出力される。８はメモリブロック部６を構成するメモリブロック群（複数のメモリ）であって、ＳＲＡＭなどの揮発性メモリから構成される。９は選択制御回路（選択制御手段）であって、定義用データ入力端子４を介して入力した定義用データを定義用メモリ部３内のいずれのメモリブロック群８に格納するかを選択する。この選択制御回路９は、セレクタ機能を有する回路構成によって定義用データ入力端子４から入力された定義用データを定義用メモリ部３内の各メモリブロックを順次選択して書き込み処理を行う。１０は選択制御回路（選択制御手段）であって、制御信号入力端子５を介して入力した選択制御信号に基づいて定義用メモリ部３のメモリブロック群８を選択し、これに格納された定義用データを読み出して論理回路部２にダウンロードするとともに、内部メモリ部７と論理回路部２との間における処理に係るデータの入出力を制御する。この選択制御回路１０は、マルチプレクス機能を有する回路構成によって定義用メモリ部３内のある１つのメモリブロックの定義用データを論理回路部２に出力する。１１はＣＰＵであって、定義用メモリ部３や内部メモリ部７に対するデータ書き込み・読み出し動作を制御する選択制御信号を生成する。
【００１７】
次に動作について説明する。
プログラマブル論理回路装置１を搭載した機器に電源を投入した際に、ＣＰＵ１１が実行する論理回路部２の初期化を行うプログラムに、制御信号入力端子５を介して本装置にて実現する機能・処理の種類、機能の変更回数に応じて、必要な定義用データを格納するメモリブロック数を定義用メモリ部３として割り当てる動作を組み込んでおく。
これにより、プログラマブル論理回路装置１を搭載した機器に電源を投入すると、ＣＰＵ１１からの制御に応じた数のメモリブロックが定義用メモリ部３に割り当てられ、残りのメモリブロックが内部メモリ部７に割り当てられる。内部メモリ部７では、論理回路部２によって論理回路部２の処理に係るデータであるアドレスや処理データなどの入出力が制御される。
ここでは、例えばプログラマブル論理回路装置１の搭載機器の初期化及びステータスを確認するための定義用データを選択制御回路９によって定義用メモリ部３として割り当てられたメモリブロック１〜ｍに格納する。
【００１８】
次に、ＣＰＵ１１から制御信号入力端子５を介して入力される選択制御信号に基づいて、選択制御回路１０によって定義用メモリ１〜ｍのいずれかを有効にし、定義用データを論理回路部２にダウンロードし、所望の処理を行う。
このとき、選択制御回路１０は、定義用メモリ部３から論理回路部２へは一方向（片方向）パスとして機能し、内部メモリ部７のメモリブロックｍ＋１〜Ｍと論理回路部２との間では双方向パスとして機能する。
【００１９】
このあと、選択制御回路１０によって選択された定義用メモリ部３のあるメモリブロックに格納されていた定義用データの処理モードが完了すると、直ちに次に処理すべき機能を定義した定義用データを瞬時に論理回路部２にダウンロードし、所望の処理を行う。
以下、このサイクルを機能変更の度に繰り返し実行することとなる。
【００２０】
ここで、レーダシステムの信号処理部に実施の形態１によるプログラマブル論理回路装置１を適用した場合について説明する。
先ず、プログラマブル論理回路装置１によってパルス圧縮機能を実現することができる。具体的には、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）ディジタルフィルタのフィルタ係数をヒットごとにループを組んで繰り返すコンプリメンタリ符号の圧縮モードの場合、ループする回数に依存してフィルタ係数を保持するために必要な内部メモリ部のメモリブロック数が変動する。例えば、ループ回数に言及すると、８ビットＳＰＡＮＯコンプリメンタリ符号圧縮モードでは１６回、４ビットＳＰＡＮＯコンプリメンタリ符号圧縮モードでは８回、シングルモードでは１回のループ回数となり、内部メモリ部７としてそれぞれ１６セット（１６種類）、８セット、１セットのメモリブロックが必要になる。また、定義用メモリ部３では、上記３つのモードに対応する定義用データを格納するための３セット（３種類）のメモリブロックが必要になる。
上述したように、プログラマブル論理回路装置１では、選択制御回路９，１０によってメモリブロック部６内の任意のメモリブロックを定義用メモリ部３及び内部メモリ部７に割り当てることができることから、上記のように定義用メモリ部３及び内部メモリ部７として多数のセットを必要とする場合においても十分に対応することができる。
【００２１】
また、上記の他に、例えばプログラマブル論理回路装置１によってコヒーレント積分機能を実現することができる。
レーダシステムから発射したビーム、例えば同一方位に連続発射したビームに対してヒットごとの積分を行うモードの場合、１ビーム分に対応した積分結果を格納する内部メモリ部７のメモリブロックを用意することができる。
一方、予め決められたいくつかの方位にランダムに発射したビームに対するヒットごとの積分を行うモードの場合、各ランダム方位分の内部メモリ部７のメモリブロックを用意する必要がある。また、定義用メモリ部３では、上記２つのモードに対応する定義用データを格納するための２セットのメモリブロックが必要になる。
この場合においても、選択制御回路９，１０によってメモリブロック部６内の任意のメモリブロックを定義用メモリ部３及び内部メモリ部７に割り当てることができることから、上記のように内部メモリ部７として多数のセットを必要とする場合においても十分に対応することができる。
【００２２】
さらに、実際には、上述したパルス圧縮機能やコヒーレント積分機能を組み合わせて使用する場合もあり、その分必要な内部メモリ部７のメモリブロック数のセット数も増加するが、プログラマブル論理回路装置１では選択制御回路９，１０によってメモリブロック部６内の任意のメモリブロックを定義用メモリ部３及び内部メモリ部７に割り当てることができることから、上記の場合においても十分に対応することができる。
【００２３】
以上のように、この実施の形態１によれば、複数の論理要素を有し、定義用データに応じて論理要素間の接続関係及び論理仕様を設定する論理回路部２と、複数のメモリブロックからなるメモリブロック部６と、メモリブロック部６を構成する複数のメモリブロックを、論理回路部２に提供する定義用データを格納する定義用メモリ部３と、論理回路部２の処理に係るデータを入出力する内部メモリ部７とにそれぞれ割り当てるとともに、両メモリ部３，７におけるデータ入出力を制御する選択制御回路９，１０とを備えるので、論理回路部２に対する論理仕様の変更に対して柔軟かつ瞬時に対応することができる。また、定義用メモリ部３を構成するメモリブロック数を最適に設定することで、定義用データを定義用メモリ部３に格納する際におけるＣＰＵ１１の処理負荷を軽減することができる。さらに、定義用メモリ部３内の任意のメモリブロックに定義用データを格納することができることから、既に論理回路部２へ定義用データをダウンロードしてしまった定義用メモリ部３のメモリブロックに対して、別の定義用データ（場合によっては以前と同じ定義用データ）を格納することが可能であり、容易に多機能回路を実現することができる。
【００２４】
また、この実施の形態１によれば、電源投入後の論理回路部２の初期化時に、選択制御回路９，１０がメモリブロック部６を構成する複数のメモリブロックを定義用メモリ部３と内部メモリ部７とにそれぞれ割り当てるので、論理回路部２に対する論理仕様の変更に対して柔軟かつ瞬時に対応することができる。
【００２５】
実施の形態２．
この実施の形態２は、メモリブロック部６ａの定義用メモリ部３ａ及び内部メモリ部７ａの割り当ての変更処理を機器の電源投入後における論理回路部２の初期化時は勿論のこと、論理回路部２内の論理回路が動作中の状況下においても選択、再割り当てを行うことができるように構成・処理することにより、さらに多くの機能実現を可能としたものである。
【００２６】
図２はこの発明の実施の形態２によるプログラマブル論理回路装置の構成を概略的に示す図である。図において、１Ａは実施の形態２によるプログラマブル論理回路装置であって、論理回路部２とメモリブロック部６ａとからなる。３ａはメモリブロック部６ａ内のメモリブロック群８からなる定義用メモリ部で、論理回路部２内の論理要素の接続関係及び論理仕様を設定する定義用データを格納する。また、この定義用メモリ部３ａは、論理回路部２に定義用データをダウンロードし終えたメモリブロックを内部メモリ部７に解放される。６ａはメモリブロック部であって、定義用メモリ部３ａと、内部メモリ部７ａ、定義用データ入力端子４、制御信号入力端子５、及び選択制御回路９ａ，１０ａからなる。
【００２７】
７ａはメモリブロック部６ａ内のメモリブロック群８からなる内部メモリ部で、論理回路部２との間で処理に係るデータが入出力される。また、論理回路部２に定義用データをダウンロードし終えた定義用メモリ部３ａのメモリブロックが内部メモリ部７ａとして適宜使用される。９ａは選択制御回路（選択制御手段）であって、上記実施の形態１の選択制御回路９と同様の動作をするとともに、論理回路部２の動作に合わせてメモリブロック部６ａの複数のメモリブロックに対する定義用メモリ部３ａと内部メモリ部７ａとの割り当てを変更する。１０ａは選択制御回路（選択制御手段）であって、制御信号入力端子５を介して取得したＣＰＵ１１からの選択制御信号に基づいて選択制御回路９ａが割り当てた定義用メモリ部３ａや内部メモリ部７ａに対するデータ入出力を制御する。なお、図１と同一構成要素には同一符号を付して重複する説明を省略する。
【００２８】
次に動作について説明する。
電源投入時におけるメモリブロック部６ａの複数のメモリブロックに対する定義用メモリ部３ａと内部メモリ部７ａとの割り当て動作については、上記実施の形態１と同様であるので重複する説明を省略し、ここでは、上記実施の形態１と異なる箇所である論理回路部２の動作中における定義用メモリ部３ａと内部メモリ部７ａとの割り当て動作について説明する。
【００２９】
先ず、上記実施の形態１で説明したような定義用データの論理回路部２へのダウンロード、これに続く論理回路部２による定義用データに係る処理の実行のサイクルを繰り返す間、選択制御回路１０ａが論理回路部２に定義用データをダウンロードする定義用メモリ部３ａ内のメモリブロックを監視する。
【００３０】
具体的には、選択制御回路１０ａが定義用データのダウンロードするメモリブロックを選択（有効）する際に、該メモリブロックを特定する制御信号（ビジー信号）をオン状態とする。上記制御信号は、制御信号入力端子５を介してＣＰＵ１１に常時検出されている。このあと、上記メモリブロックからの定義用データのダウンロードが完了すると、選択制御回路１０ａは制御信号をオフ状態にする。
【００３１】
このとき、ＣＰＵ１１は、制御信号のオン状態からオフ状態への変化を検出して定義用データのダウンロード完了を認識すると、ダウンロード済みのメモリブロックを内部メモリ部７ａに割り当てる選択制御信号を装置１Ａに出力する。
選択制御回路１０ａは、上記選択制御信号を受けるとダウンロード済みのメモリブロックを内部メモリ部７ａに割り当てる。
【００３２】
一方、例えば論理回路部２の論理回路動作中に発生したエラーに対するエラー処理などの追加機能を実現する必要がある場合を考える。
このとき、ＣＰＵ１１は、上記エラー処理に係る定義用データとともに、今まで内部メモリ部７ａに割り当てられていたメモリブロックを選択的に定義用メモリ部３に変更する選択制御信号を選択制御回路９ａに出力する。
【００３３】
具体的には、選択制御回路１０ａは、定義用メモリ部２ａと同様に論理回路部２の現行動作に関与するか否かによって内部メモリ部７ａのメモリブロックを特定する制御信号（ビジー信号）のオン・オフ状態を制御する。この制御信号は、上記と同様に制御信号入力端子５を介してＣＰＵ１１に常時検出されている。上記メモリブロックが論理回路部２の現行動作に関与していないと、選択制御回路１０ａは該メモリブロックに係る制御信号をオフ状態にする。
【００３４】
このとき、ＣＰＵ１１は、制御信号のオン状態からオフ状態への変化を検出して内部メモリ部７ａ内の上記メモリブロックが論理回路部２の現行動作に関与していないことを認識すると、上記エラー処理に係る定義用データを格納する定義用メモリ部３ａとして上記メモリブロックを割り当てる選択制御信号を装置１Ａに出力する。
選択制御回路９ａは、上記選択制御信号を受けると論理回路部２の現行動作に関与していないメモリブロックを定義用メモリ部３ａに割り当てて、上記エラー処理に係る定義用データを格納する。
【００３５】
以上のように、この実施の形態２によれば、選択制御回路９ａ，１０ａが論理回路部２の動作に合わせてメモリブロック部６ａの複数のメモリブロックに対する定義用メモリ部３と内部メモリ部７ａとの割り当てを変更するので、上記実施の形態１による効果を奏するとともに、論理回路部２の動作中においてもメモリブロック部６ａ内のメモリブロック数の割り当ての最適化を図ることができることから、メモリブロック部６ａの使用効率を向上させることができる。これにより、大規模機能に容易に対応することができる。また、ＣＰＵ１１から定義用メモリ部３ａに定義用データを格納する処理負荷を軽減でき、装置１Ａ全体としての性能向上も期待することができる。
【００３６】
また、この実施の形態２によれば、選択制御回路９ａ，１０ａが定義用データを論理回路部２に提供した定義用メモリ部３ａを内部メモリ部７ａに割り当て変更するので、メモリブロック部６ａの使用効率を向上させることができる。
【００３７】
実施の形態３．
この実施の形態３は、論理回路部２にて予め設定された論理機能を順次実現するような場合、定義用データの論理回路部２へのダウンロードなどのデータ入出力制御についてＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で動作させるようにしたものである。
【００３８】
図３はこの発明の実施の形態３によるプログラマブル論理回路装置の構成を概略的に示す図である。図において、１Ｂは実施の形態３によるプログラマブル論理回路装置であって、論理回路部２とメモリブロック部６ｂとからなる。３ｂはメモリブロック部６ｂ内のメモリブロック群８からなる定義用メモリ部で、論理回路部２内の論理要素の接続関係及び論理仕様を設定する定義用データを格納する。また、この定義用メモリ部３ｂは、ＣＰＵ１１からの定義用データの格納、及び、論理回路部２への定義用データのダウンロードがＦＩＦＯ方式で行われる。
【００３９】
６ｂはメモリブロック部であって、定義用メモリ部３ｂと、内部メモリ部７、定義用データ入力端子４、制御信号入力端子５、及び選択制御回路９ｂ，１０ｂからなる。９ｂは選択制御回路（選択制御手段）であって、上記実施の形態１の選択制御回路９と同様の動作をするとともに、定義用メモリ部３ｂへの定義用データの格納動作をＦＩＦＯ方式で制御する。１０ｂは選択制御回路（選択制御手段）であって、制御信号入力端子５を介して取得したＣＰＵ１１からの選択制御信号に基づいて定義用メモリ部３ｂから論理回路部２への定義用データのダウンロードをＦＩＦＯ方式で制御する。なお、図１と同一構成要素には同一符号を付して重複する説明を省略する。
【００４０】
次に動作について説明する。
電源投入時におけるメモリブロック部６ｂの複数のメモリブロックに対する定義用メモリ部３ｂと内部メモリ部７との割り当て動作については、上記実施の形態１と同様であるので重複する説明を省略し、ここでは、上記実施の形態１と異なる箇所である定義用メモリ部３ｂのデータ入出力制御動作について説明する。
【００４１】
先ず、選択制御回路９ｂは、定義用メモリ部３ｂへの定義用データの格納動作をＦＩＦＯ方式で制御する。図示の例では、選択制御回路９ｂがＣＰＵ１１からの定義用データを定義用メモリ部３ｂ内のメモリブロック１〜ｍに順次格納してゆく。このとき、メモリブロック１〜ｍに順次格納される定義用データは、論理回路部２が順次実行することができる複数の論理機能に対応している。
上記定義用データによる動作を開始する場合、ＣＰＵ１１からＦＩＦＯ方式で定義用データを読み出す旨の選択制御信号に基づいて、選択制御回路１０ｂが最初に定義用データが格納されたメモリブロック１から論理回路部２にダウンロードし始め、メモリブロックｍまで順次ダウンロードが行われる。これによって、論理回路部２は、予め設定された論理機能を順次実行することができる。
【００４２】
以上のように、この実施の形態３によれば、選択制御回路９ｂ，１０ｂが定義用メモリ部３ｂに対する定義用データ入出力をＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で制御するので、予め実現すべき論理機能が特定されている場合におけるデータ入出力を簡易に行うことができることから、定義用メモリ部３ｂに定義用データを格納する際のＣＰＵ１１の処理負荷を軽減することができる。
【００４３】
実施の形態４．
この実施の形態４は、論理回路部２にて予め設定された論理機能を順次実現するような場合、定義用データの論理回路部２へのダウンロードなどのデータ入出力制御についてＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で動作させるとともに、定義用データをダウンロードした後の使用済みメモリブロックを内部メモリ部に解放するようにしたものである。
【００４４】
図４はこの発明の実施の形態４によるプログラマブル論理回路装置の構成を概略的に示す図である。図において、１Ｃは実施の形態４によるプログラマブル論理回路装置であって、論理回路部２とメモリブロック部６ｃとからなる。３ｃはメモリブロック部６ｃ内のメモリブロック群８からなる定義用メモリ部で、論理回路部２内の論理要素の接続関係及び論理仕様を設定する定義用データを格納する。また、この定義用メモリ部３ｃは、ＣＰＵ１１からの定義用データの格納、及び、論理回路部２への定義用データのダウンロードがＦＩＦＯ方式で行われるとともに、論理回路部２に定義用データをダウンロードし終えたメモリブロックは内部メモリ部７ｂに解放される。６ｃはメモリブロック部であって、定義用メモリ部３ｃと、内部メモリ部７ｂ、定義用データ入力端子４、制御信号入力端子５、及び選択制御回路９ｃ，１０ｃからなる。
【００４５】
７ｂはメモリブロック部６ｃ内のメモリブロック群８からなる内部メモリ部で、論理回路部２との間で処理に係るデータが入出力される。また、論理回路部２に定義用データをダウンロードし終えた定義用メモリ部３ｃのメモリブロックが内部メモリ部７ｂとして適宜使用される。９ｃは選択制御回路（選択制御手段）であって、定義用メモリ部３ｃへの定義用データの格納動作をＦＩＦＯ方式で制御するとともに、論理回路部２の動作に合わせてメモリブロック部６ｃの複数のメモリブロックに対する定義用メモリ部３ｃと内部メモリ部７ｂとの割り当てを変更する。１０ｃは選択制御回路（選択制御手段）であって、制御信号入力端子５を介して取得したＣＰＵ１１からの選択制御信号に基づいて定義用メモリ部３ｃから論理回路部２への定義用データのダウンロードをＦＩＦＯ方式で制御する。なお、図１と同一構成要素には同一符号を付して重複する説明を省略する。
【００４６】
次に動作について説明する。
電源投入時におけるメモリブロック部６ｃの複数のメモリブロックに対する定義用メモリ部３ｃと内部メモリ部７ｂとの割り当て動作については、上記実施の形態３と同様であるので重複する説明を省略し、ここでは、上記実施の形態３と異なる箇所である論理回路部２の動作中における定義用メモリ部３ｃと内部メモリ部７ｂとの割り当て動作について説明する。
【００４７】
先ず、選択制御回路９ｃは、定義用メモリ部３ｃへの定義用データの格納動作をＦＩＦＯ方式で制御する。図示の例では、選択制御回路９ｃがＣＰＵ１１からの定義用データを定義用メモリ部３ｃ内のメモリブロック１〜ｍに順次格納してゆく。このとき、メモリブロック１〜ｍに順次格納される定義用データは、論理回路部２が順次実行することができる複数の論理機能に対応している。
【００４８】
上記定義用データによる動作を開始する場合、ＣＰＵ１１からＦＩＦＯ方式で定義用データを読み出す旨の選択制御信号に基づいて、選択制御回路１０ｃが最初に定義用データが格納されたメモリブロック１から順次定義用データを論理回路部２へダウンロードするとともに、該メモリブロックに対応する制御信号をオフ状態にする。
【００４９】
制御信号入力端子５を介してＣＰＵ１１がオフ状態の制御信号を検出すると、該制御信号に対応する定義用メモリ部３ｃ内のダウンロード済みのメモリブロックを内部メモリ部７ｂに割り当てる選択制御信号を装置１Ｃに出力する。
装置１Ｃが上記選択制御信号を受けると、選択制御回路１０ｃによってダウンロード済みのメモリブロックが内部メモリ部７ｂに順次割り当てられる。
【００５０】
また、最終の定義用データをダウンロードした時点で、それまで定義用メモリ部３ｃに割り当てていたメモリブロックを内部メモリ部７ｂに解放するようにしてもよい。
ただし、いずれの場合も、定義用メモリ部３ｃ内の最後に定義用データが格納されたメモリブロックは内部メモリ部７ｂへの解放対象から除くようにする。
【００５１】
以上のように、この実施の形態４によれば、選択制御回路９ｃ，１０ｃが定義用メモリ部３ｃに対する定義用データ入出力をＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で制御するとともに、論理回路部２の動作に合わせてメモリブロック部６ｃの複数のメモリブロックに対する定義用メモリ部３ｃと内部メモリ部７ｂとの割り当てを変更するので、上記実施の形態３と同様の効果が得られるとともに、メモリブロック部６ｃ内のメモリブロックの使用効率を向上させることができる。
【００５２】
【発明の効果】
以上のように、この発明によれば、複数の論理要素を有し、定義用データに応じて論理要素間の接続関係及び論理仕様を設定する論理回路部と、複数のメモリからなるメモリブロック部と、メモリブロック部を構成する複数のメモリを、論理回路部に提供する定義用データを格納する定義用メモリ部と、論理回路部の処理に係るデータを入出力する内部メモリ部とにそれぞれ割り当てるとともに、両メモリ部におけるデータ入出力を制御する選択制御手段とを備えるので、論理回路部に対する論理仕様の変更に対して柔軟かつ瞬時に対応することができるという効果がある。
また、定義用メモリ部を構成するメモリ数を最適に設定することで、定義用データを定義用メモリ部に格納する際におけるＣＰＵの処理負荷を軽減することができるという効果がある。
さらに、定義用メモリ部内の任意のメモリに定義用データを格納することができることから、既に論理回路部へ定義用データをダウンロードしてしまった定義用メモリ部のメモリに対して、別の定義用データ（場合によっては以前と同じ定義用データ）を格納することが可能であり、容易に多機能回路を実現することができるという効果がある。
【００５３】
この発明によれば、電源投入後の論理回路部の初期化時に、選択制御手段がメモリブロック部を構成する複数のメモリを、定義用メモリ部と内部メモリ部とにそれぞれ割り当てるので、論理回路部に対する論理仕様の変更に対して柔軟かつ瞬時に対応することができるという効果がある。
【００５４】
この発明によれば、選択制御手段が定義用メモリ部に対する定義用データ入出力をＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で制御するので、予め実現すべき論理機能が特定されている場合におけるデータ入出力を簡易に行うことができることから、定義用メモリ部への定義用データ格納におけるＣＰＵの処理負荷を軽減することができるという効果がある。
【００５５】
この発明によれば、論理回路部の動作に合わせて、選択制御手段がメモリブロック部の複数のメモリに対する定義用メモリ部と内部メモリ部との割り当てを変更するので、論理回路部の動作中においてもメモリブロック部内のメモリ数の割り当ての最適化を図ることができることから、メモリブロック部の使用効率を向上させることができるという効果がある。これにより、大規模機能に容易に対応することができる。
また、ＣＰＵから定義用メモリ部に定義用データを格納する処理負荷を軽減することができるという効果がある。
【００５６】
この発明によれば、選択制御手段が定義用データを論理回路部に提供した定義用メモリ部を内部メモリ部に割り当て変更するので、メモリブロック部の使用効率を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるプログラマブル論理回路装置の構成を概略的に示す図である。
【図２】この発明の実施の形態２によるプログラマブル論理回路装置の構成を概略的に示す図である。
【図３】この発明の実施の形態３によるプログラマブル論理回路装置の構成を概略的に示す図である。
【図４】この発明の実施の形態４によるプログラマブル論理回路装置の構成を概略的に示す図である。
【図５】従来のプログラマブル論理回路装置の構成を概略的に示す図である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ プログラマブル論理回路装置、２ 論理回路部、３，３ａ，３ｂ，３ｃ 定義用メモリ部、４ 定義用データ入力端子、５ 制御信号入力端子、６，６ａ，６ｂ，６ｃ メモリブロック部、７，７ａ，７ｂ 内部メモリ部、８ メモリブロック群（複数のメモリ）、９，９ａ，９ｂ，９ｃ 選択制御回路（選択制御手段）、１０，１０ａ，１０ｂ，１０ｃ 選択制御回路（選択制御手段）、１１ ＣＰＵ。
Claims (5)
- 複数の論理要素を有し、定義用データに応じて上記論理要素間の接続関係及び論理仕様を設定する論理回路部と、
複数のメモリからなるメモリブロック部と、
上記メモリブロック部を構成する複数のメモリを、上記論理回路部に提供する定義用データを格納する定義用メモリ部と、上記論理回路部の処理に係るデータを入出力する内部メモリ部とにそれぞれ割り当てるとともに、両メモリ部におけるデータ入出力を制御する選択制御手段と
を備えたプログラマブル論理回路装置。 - 選択制御手段は、電源投入後の論理回路部の初期化時に、メモリブロック部を構成する複数のメモリを、定義用メモリ部と内部メモリ部とにそれぞれ割り当てることを特徴とする請求項１記載のプログラマブル論理回路装置。
- 選択制御手段は、定義用メモリ部に対する定義用データ入出力をＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式で制御することを特徴とする請求項１又は請求項２記載のプログラマブル論理回路装置。
- 選択制御手段は、論理回路部の動作に合わせて、メモリブロック部の複数のメモリに対する定義用メモリ部と内部メモリ部との割り当てを変更することを特徴とする請求項１から請求項３のうちのいずれか１項記載のプログラマブル論理回路装置。
- 選択制御手段は、定義用データを論理回路部に提供した定義用メモリ部を内部メモリ部に割り当て変更することを特徴とする請求項１から請求項４のうちのいずれか１項記載のプログラマブル論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001117248A JP3553519B2 (ja) | 2001-04-16 | 2001-04-16 | プログラマブル論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001117248A JP3553519B2 (ja) | 2001-04-16 | 2001-04-16 | プログラマブル論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002314402A JP2002314402A (ja) | 2002-10-25 |
| JP3553519B2 true JP3553519B2 (ja) | 2004-08-11 |
Family
ID=18967846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001117248A Expired - Fee Related JP3553519B2 (ja) | 2001-04-16 | 2001-04-16 | プログラマブル論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3553519B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005034353A1 (ja) * | 2003-10-03 | 2005-04-14 | Fujitsu Limited | フィールドプログラマブルゲートアレイの書き換えシステム |
| US9153292B2 (en) * | 2013-03-07 | 2015-10-06 | Xilinx, Inc. | Integrated circuit devices having memory and methods of implementing memory in an integrated circuit device |
-
2001
- 2001-04-16 JP JP2001117248A patent/JP3553519B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002314402A (ja) | 2002-10-25 |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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