JP2002305181A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JP2002305181A
JP2002305181A JP2001107950A JP2001107950A JP2002305181A JP 2002305181 A JP2002305181 A JP 2002305181A JP 2001107950 A JP2001107950 A JP 2001107950A JP 2001107950 A JP2001107950 A JP 2001107950A JP 2002305181 A JP2002305181 A JP 2002305181A
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JP
Japan
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resist
film
etching
gas
resist pattern
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Masayuki Ikegami
昌之 池上
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Seiko Epson Corp
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Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device, improving the controllability of a dimension and a shape of a workpiece, after etching by suppressing a cutting amount of a resist pattern at the time of etching. SOLUTION: The method for manufacturing a semiconductor device comprises a step of coating a resist film on a metal film 2, a step of forming resist patterns 3a, 3b on the metal film by exposing and developing the resist films, a step of forming cured layers 4 on the surfaces and side faces of the resist patterns by plasma processing by a gas containing a fluorine in the patterns, and a step of dry etching the film 2 with the patterns 3a, 3b as masks.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、パターニングする
工程を有する半導体装置の製造方法に関する。特には、
エッチング加工後における被加工物の寸法及び形状の制
御性を向上させた半導体装置の製造方法に関する。
The present invention relates to a method for manufacturing a semiconductor device having a patterning step. in particular,
The present invention relates to a method for manufacturing a semiconductor device having improved controllability of the size and shape of a workpiece after etching.

【0002】[0002]

【従来の技術】図2(a),(b)は、従来の半導体装
置の製造方法を示す断面図である。この半導体装置の製
造方法は、金属膜などをパターニングする工程を有する
ものである。
2. Description of the Related Art FIGS. 2A and 2B are cross-sectional views showing a conventional method for manufacturing a semiconductor device. This method of manufacturing a semiconductor device includes a step of patterning a metal film or the like.

【0003】まず、図2(a)に示すように、絶縁膜1
1上にスパッタ法によりAl合金膜又はMoSi膜など
の金属膜12を堆積する。次に、この金属膜12上にレ
ジスト膜を塗布し、このレジスト膜を露光、現像するこ
とにより、金属膜12上にはレジストパターン13a,
13bが形成される。この後、図2(b)に示すよう
に、レジストパターン13a,13bをマスクとして塩
素系のガスで金属膜12をドライエッチングする。これ
により、絶縁膜11上には金属膜からなる配線パターン
12a,12bが形成される。
[0003] First, as shown in FIG.
A metal film 12 such as an Al alloy film or a MoSi film is deposited on 1 by a sputtering method. Next, a resist film is applied on the metal film 12, and the resist film is exposed and developed to form a resist pattern 13a on the metal film 12.
13b is formed. Thereafter, as shown in FIG. 2B, the metal film 12 is dry-etched with a chlorine-based gas using the resist patterns 13a and 13b as a mask. Thus, the wiring patterns 12a and 12b made of a metal film are formed on the insulating film 11.

【0004】[0004]

【発明が解決しようとする課題】上述したように、従来
の半導体装置の製造方法では、被加工物であるAl合金
膜又はMoSi膜などの金属膜を塩素系のガスでエッチ
ングするため、図2(b)に示すようにレジストパター
ン13a,13bの削れ量が比較的に大きくなる。従っ
て、図2(a)に示すようにレジスト残膜のマージンを
確保するためにレジストパターンの膜厚を厚くする必要
がある。即ち、エッチング時のレジストパターンの削れ
量を考慮してレジストパターンの膜厚を厚く形成してお
く必要がある。
As described above, in the conventional method for manufacturing a semiconductor device, a metal film such as an Al alloy film or a MoSi film, which is a workpiece, is etched with a chlorine-based gas. As shown in (b), the amount of scraping of the resist patterns 13a and 13b becomes relatively large. Therefore, as shown in FIG. 2A, it is necessary to increase the thickness of the resist pattern in order to secure a margin for the remaining resist film. That is, it is necessary to form the resist pattern thicker in consideration of the amount of the resist pattern removed during etching.

【0005】しかしながら、レジストパターンの膜厚を
厚くするほど、レジストパターンの寸法及び形状の制御
性が悪化する。このため、金属膜を微細にエッチング加
工する場合にレジストパターンの膜厚を厚くすると不利
になる。言い換えると、レジストパターンの膜厚を厚く
すると、金属膜を微細にエッチング加工することが困難
になる。
However, as the thickness of the resist pattern increases, the controllability of the size and shape of the resist pattern deteriorates. Therefore, when the metal film is finely etched, it is disadvantageous to increase the thickness of the resist pattern. In other words, if the thickness of the resist pattern is increased, it becomes difficult to finely etch the metal film.

【0006】また、レジストパターンをマスクとしてド
ライエッチングとウエットエッチングの両方を行う場
合、ウエットエッチングの前にO2プラズマによるディ
スカム処理を施すことがある。これは、レジストパター
ンを細くしてエッチング寸法を制御したり、ウエットエ
ッチングの液のつきまわりを良くするためである。この
ディスカム処理を施すと、レジストの膜厚が薄くなるの
で、この点においてもレジストパターンの膜厚を厚くす
る傾向にある。
[0006] When both dry etching and wet etching are performed using a resist pattern as a mask, a descum treatment using O 2 plasma may be performed before the wet etching. This is to make the resist pattern thinner to control the etching dimension and to improve the wet etching solution. When the Descam process is performed, the thickness of the resist becomes thinner. In this respect, the resist pattern also tends to be thicker.

【0007】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、エッチング時にレジスト
パターンの削れ量を抑えることにより、エッチング加工
後における被加工物の寸法及び形状の制御性を向上させ
た半導体装置の製造方法を提供することにある。
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to control the size and shape of a workpiece after etching by suppressing the amount of removal of a resist pattern during etching. It is an object of the present invention to provide a method for manufacturing a semiconductor device with improved reliability.

【0008】[0008]

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、エッチング
膜上にレジスト膜を塗布する工程と、このレジスト膜を
露光、現像することにより、上記エッチング膜上にレジ
ストパターンを形成する工程と、このレジストパターン
にフッ素を含むガスによってプラズマ処理を施すことに
より、該レジストパターンの表面及び側面に硬化層を形
成する工程と、レジストパターンをマスクとしてエッチ
ング膜をドライエッチングする工程と、を具備すること
を特徴とする。
In order to solve the above-mentioned problems, a method for manufacturing a semiconductor device according to the present invention comprises a step of applying a resist film on an etching film, and exposing and developing the resist film. A step of forming a resist pattern on the etching film, a step of forming a hardened layer on the surface and side surfaces of the resist pattern by subjecting the resist pattern to plasma treatment with a gas containing fluorine, and using the resist pattern as a mask Dry-etching the etching film.

【0009】上記半導体装置の製造方法によれば、フッ
素を含むガスによりレジストパターンにプラズマ処理を
施すことで表面及び側面に硬化層を形成することによ
り、レジストパターンのドライエッチング耐性を向上さ
せることができる。つまり、エッチング時にレジストを
削れにくくすることができ、その結果、レジスト残膜の
マージンを大きくすることができる。従って、レジスト
パターンの膜厚を薄くすることにより、エッチング膜を
ドライエッチングする工程で、エッチング加工後におけ
る被加工物の寸法及び形状の制御性を向上させることが
できる。
According to the method of manufacturing a semiconductor device, the resist pattern is subjected to plasma treatment with a gas containing fluorine to form a hardened layer on the surface and side surfaces, thereby improving the dry etching resistance of the resist pattern. it can. That is, the resist can be hardly removed at the time of etching, and as a result, the margin of the remaining resist film can be increased. Therefore, by reducing the thickness of the resist pattern, it is possible to improve the controllability of the size and shape of the workpiece after the etching in the step of dry-etching the etching film.

【0010】また、本発明に係る半導体装置の製造方法
において、上記フッ素を含むガスは、O2ガスに5%以
上30%以下のCHF3ガス又はCF4ガスを加えた混合
ガスであることが好ましい。
In the method for manufacturing a semiconductor device according to the present invention, the gas containing fluorine may be a mixed gas obtained by adding 5% to 30% of CHF 3 gas or CF 4 gas to O 2 gas. preferable.

【0011】[0011]

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図1(a)〜(c)は、本
発明に係る第1の実施の形態による半導体装置の製造方
法を示す断面図である。この半導体装置の製造方法は、
金属膜などをパターニングする工程を有するものであ
る。
Embodiments of the present invention will be described below with reference to the drawings. 1A to 1C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention. The method of manufacturing the semiconductor device is as follows.
It has a step of patterning a metal film or the like.

【0012】まず、図1(a)に示すように、絶縁膜1
上にスパッタ法によりAl合金膜又はMoSi膜などの
金属膜2を堆積する。次に、この金属膜2上にレジスト
膜を塗布し、このレジスト膜を露光、現像することによ
り、金属膜2上にはレジストパターン3a,3bが形成
される。
First, as shown in FIG.
A metal film 2 such as an Al alloy film or a MoSi film is deposited thereon by a sputtering method. Next, a resist film is applied on the metal film 2, and the resist film is exposed and developed, whereby resist patterns 3a and 3b are formed on the metal film 2.

【0013】この後、図1(b)に示すように、C
4、CHF3などのフッ素を含むガスによりレジストパ
ターン3a,3bにプラズマ処理を施すことにより、該
レジストパターン3a,3bの表面及び側面に硬化層4
が形成される。
Thereafter, as shown in FIG.
By subjecting the resist patterns 3a and 3b to plasma treatment with a fluorine-containing gas such as F 4 and CHF 3 , a cured layer 4 is formed on the surfaces and side surfaces of the resist patterns 3a and 3b.
Is formed.

【0014】すなわち、例えばO2ガスにCHF3ガスを
10%加えた混合ガスをレジストパターン3a,3bの
表面に100sccmの流量で流して10秒間のプラズ
マ処理を施す。これにより、レジストパターン3a,3
bの表面及び側面には硬化層4が形成される。この時、
レジストパターン3a,3bの寸法はO2ガスのみを流
した場合と比べて小さく、その形状は変化しないので、
後工程のエッチング加工される被加工物(配線パター
ン)の寸法及び形状にほとんど影響を与えない。なお、
硬化層とは、レジストに含まれる炭素、水素、酸素等の
成分とガス中のフッ素とが反応してできるものである。
That is, for example, a mixed gas obtained by adding 10% of CHF 3 gas to O 2 gas is flowed over the surfaces of the resist patterns 3a and 3b at a flow rate of 100 sccm to perform a plasma treatment for 10 seconds. Thereby, the resist patterns 3a, 3
A hardened layer 4 is formed on the surface and side surfaces of b. At this time,
Since the dimensions of the resist patterns 3a and 3b are smaller than those in the case where only O 2 gas is flown, and their shapes do not change,
It hardly affects the size and shape of the workpiece (wiring pattern) to be etched in the subsequent process. In addition,
The hardened layer is formed by reacting components such as carbon, hydrogen and oxygen contained in the resist with fluorine in the gas.

【0015】次に、図1(c)に示すように、レジスト
パターン3a,3bをマスクとして塩素系のガスで金属
膜2をドライエッチングすることにより、絶縁膜1上に
は金属膜からなる配線パターン2a,2bが形成され
る。この際、レジストパターン3a,3bの表面及び側
面には硬化層4が形成されているため、レジストの削れ
量は従来のレジストに比べておよそ半分である。
Next, as shown in FIG. 1C, the metal film 2 is dry-etched with a chlorine-based gas using the resist patterns 3a and 3b as a mask, so that a wiring made of the metal film is formed on the insulating film 1. Patterns 2a and 2b are formed. At this time, since the hardened layer 4 is formed on the surfaces and side surfaces of the resist patterns 3a and 3b, the amount of the resist removed is approximately half as compared with the conventional resist.

【0016】この後、レジストパターン3a,3bにプ
ラズマ剥離処理とウエット剥離処理を行うことでレジス
トパターンを除去する(図示せず)。
Thereafter, the resist patterns 3a and 3b are subjected to plasma stripping and wet stripping to remove the resist patterns (not shown).

【0017】上記第1の実施の形態によれば、フッ素を
含むガスによりレジストパターン3a,3bにプラズマ
処理を施すことで表面及び側面に硬化層4を形成するこ
とにより、レジストパターンのドライエッチング耐性を
向上させることができる。これにより、エッチング時に
レジストを削れにくくすることができ、その結果、レジ
スト残膜のマージンを大きくすることができる。つま
り、レジストパターン3a,3bの膜厚を従来のそれよ
り薄くしても十分なレジスト残膜のマージンを確保する
ことができる。従って、レジストパターンの膜厚を薄く
することにより、配線パターン2a,2bの寸法及び形
状の制御性を向上させることができる。また、レジスト
パターンの膜厚を薄くできるため、微細なエッチング加
工に有利となる。
According to the first embodiment, the resist pattern 3a, 3b is subjected to plasma treatment with a gas containing fluorine to form the hardened layer 4 on the surface and the side surface, so that the resist pattern has a dry etching resistance. Can be improved. This makes it difficult to remove the resist at the time of etching. As a result, the margin of the remaining resist film can be increased. In other words, a sufficient margin of the remaining resist film can be ensured even if the thickness of the resist patterns 3a and 3b is made thinner than the conventional one. Therefore, by reducing the thickness of the resist pattern, the controllability of the dimensions and shape of the wiring patterns 2a and 2b can be improved. Further, the thickness of the resist pattern can be reduced, which is advantageous for fine etching.

【0018】次に、本発明に係る第2の実施の形態によ
る半導体装置の製造方法について説明するが、第1の実
施の形態と同一部分の説明は省略し、異なる部分に重点
をおいて説明する。
Next, a method of manufacturing a semiconductor device according to a second embodiment of the present invention will be described. The description of the same parts as in the first embodiment is omitted, and the description focuses on the different parts. I do.

【0019】レジストパターン3a,3bにプラズマ処
理を施す際に用いる混合ガスを、O 2ガスにCHF3ガス
を30%加えた混合ガスとする。つまり、O2ガスにC
HF3ガスを30%加えた混合ガスをレジストパターン
3a,3bの表面に100sccmの流量で流して10
秒間のプラズマ処理を施す。これにより、レジストパタ
ーン3a,3bの表面及び側面には硬化層4が形成され
ると共に、レジストパターンの寸法を0.03μm程度
細くすることができる。
Plasma treatment is performed on the resist patterns 3a and 3b.
The mixed gas used for the treatment is TwoCHF for gasThreegas
Is added to 30% of the mixed gas. That is, OTwoC for gas
HFThree30% gas mixture and resist pattern
Flow at a flow rate of 100 sccm on the surfaces of 3a and 3b to 10
A plasma treatment is applied for a second. As a result, the resist pattern
Cured layers 4 are formed on the surfaces and side surfaces of the layers 3a and 3b.
And the size of the resist pattern is about 0.03 μm
Can be thin.

【0020】上記第2の実施の形態においても第1の実
施の形態と同様の効果を得ることができる。
In the second embodiment, the same effects as in the first embodiment can be obtained.

【0021】さらに、第2の実施の形態では、第1の実
施の形態に比べてCHF3ガスを加える量を多くしてい
るため、プラズマ処理を施す前のレジストパターンより
プラズマ処理後のレジストパターンの寸法を小さくする
ことができる。これは、O2ガスとCHF3ガスの混合割
合によるものである。従って、この混合割合を制御する
ことにより、レジストパターンの寸法を調整することが
でき、エッチング寸法の制御性をさらに向上させること
ができる。
Further, in the second embodiment, the amount of CHF 3 gas to be added is larger than that in the first embodiment, so that the resist pattern after the plasma processing is larger than the resist pattern before the plasma processing. Can be reduced in size. This is due to the mixing ratio of O 2 gas and CHF 3 gas. Therefore, by controlling the mixing ratio, the dimension of the resist pattern can be adjusted, and the controllability of the etching dimension can be further improved.

【0022】尚、本発明は上記実施の形態に限定され
ず、本発明の主旨を逸脱しない範囲内で種々変更して実
施することが可能である。例えば、上記第1及び第2の
実施の形態では、金属膜をパターニングする工程に本発
明を用いているが、他の材質からなる導電膜又は絶縁膜
をパターニングする工程に本発明を用いることも可能で
ある。
It should be noted that the present invention is not limited to the above embodiment, but can be implemented with various modifications without departing from the gist of the present invention. For example, in the first and second embodiments, the present invention is used in the step of patterning a metal film, but the present invention may be used in the step of patterning a conductive film or an insulating film made of another material. It is possible.

【0023】また、上記第1及び第2の実施の形態で
は、フッ素を含むガスとしてO2ガスにCHF3ガスを加
えた混合ガスを用いているが、フッ素を含むガスとして
2ガスにCF4ガスを加えた混合ガスを用いることも可
能である。
In the first and second embodiments, a mixed gas obtained by adding CHF 3 gas to O 2 gas is used as the gas containing fluorine. However, CF 2 is used as the gas containing fluorine. It is also possible to use a mixed gas to which four gases are added.

【0024】また、上記第1の実施の形態では、フッ素
を含むガスとしてO2ガスにCHF3ガスを10%加えた
混合ガスを用いているが、CHF3ガスを混合する割合
は5%〜30%であれば、他の割合に適宜変更すること
も可能である。
In the first embodiment, a mixed gas obtained by adding 10% of CHF 3 gas to O 2 gas is used as the gas containing fluorine. However, the mixing ratio of CHF 3 gas is 5% to 5%. If it is 30%, it can be changed to another ratio as appropriate.

【0025】[0025]

【発明の効果】以上説明したように本発明によれば、フ
ッ素を含むガスによりレジストパターンにプラズマ処理
を施すことで表面及び側面に硬化層を形成する。したが
って、エッチング時にレジストパターンの削れ量を抑え
ることができ、それにより、エッチング加工後における
被加工物の寸法及び形状の制御性を向上させることがで
きる。
As described above, according to the present invention, a hardened layer is formed on the surface and side surfaces by subjecting a resist pattern to plasma treatment with a gas containing fluorine. Therefore, the amount of removal of the resist pattern at the time of etching can be suppressed, whereby the controllability of the size and shape of the workpiece after the etching can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】(a)〜(c)は、本発明に係る第1の実施の
形態による半導体装置の製造方法を示す断面図である。
FIGS. 1A to 1C are cross-sectional views illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図2】(a),(b)は、従来の半導体装置の製造方
法を示す断面図である。
FIGS. 2A and 2B are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

1,11…絶縁膜 2,12…金属膜 2a,2b,12a,12b…配線パターン 3a,3b,13a,13b…レジストパターン 4…硬化層 1, 11: insulating film 2, 12: metal film 2a, 2b, 12a, 12b: wiring pattern 3a, 3b, 13a, 13b: resist pattern 4: cured layer

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F004 AA04 CA02 DA01 DA16 DA26 DA30 DB09 DB18 EA04 5F033 HH09 HH29 QQ00 QQ01 QQ08 QQ11 QQ26 XX00  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F004 AA04 CA02 DA01 DA16 DA26 DA30 DB09 DB18 EA04 5F033 HH09 HH29 QQ00 QQ01 QQ08 QQ11 QQ26 XX00

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 エッチング膜上にレジスト膜を塗布する
工程と、 このレジスト膜を露光、現像することにより、上記エッ
チング膜上にレジストパターンを形成する工程と、 このレジストパターンにフッ素を含むガスによってプラ
ズマ処理を施すことにより、該レジストパターンの表面
及び側面に硬化層を形成する工程と、 レジストパターンをマスクとしてエッチング膜をドライ
エッチングする工程と、 を具備することを特徴とする半導体装置の製造方法。
A step of applying a resist film on the etching film; a step of exposing and developing the resist film to form a resist pattern on the etching film; A method for manufacturing a semiconductor device, comprising: a step of forming a hardened layer on a surface and a side surface of a resist pattern by performing a plasma treatment; and a step of dry-etching an etching film using the resist pattern as a mask. .
【請求項2】 上記フッ素を含むガスは、O2ガスに5
%以上30%以下のCHF3ガス又はCF4ガスを加えた
混合ガスであることを特徴とする請求項1に記載の半導
体装置の製造方法。
2. A gas containing the fluorine may 5 O 2 gas
2. The method according to claim 1, wherein the mixed gas is a mixture of CHF 3 gas or CF 4 gas of not less than 30% and not more than 30%.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007522673A (en) * 2004-02-13 2007-08-09 フリースケール セミコンダクター インコーポレイテッド Method for forming a semiconductor device using a treated photoresist

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007522673A (en) * 2004-02-13 2007-08-09 フリースケール セミコンダクター インコーポレイテッド Method for forming a semiconductor device using a treated photoresist
KR101128260B1 (en) * 2004-02-13 2012-03-26 프리스케일 세미컨덕터, 인크. Method of making a semiconductor device using treated photoresist

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