JP2002304364A - Ｐｃｉ入出力スロットの論理分割を実施する方法および装置 - Google Patents
Ｐｃｉ入出力スロットの論理分割を実施する方法および装置Info
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- JP2002304364A JP2002304364A JP2002042190A JP2002042190A JP2002304364A JP 2002304364 A JP2002304364 A JP 2002304364A JP 2002042190 A JP2002042190 A JP 2002042190A JP 2002042190 A JP2002042190 A JP 2002042190A JP 2002304364 A JP2002304364 A JP 2002304364A
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- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Abstract
(57)【要約】
【課題】 データ処理システム内の入出力スロットの論
理分割を実施する方法、システム、およびコンピュータ
・プログラム製品を提供すること。 【解決手段】 一実施形態では、このシステムに、ハイ
パーバイザと、少なくとも１つのＤＭＡアドレス検査コ
ンポーネントが含まれる。ハイパーバイザは、入出力ス
ロットへのアクセスに関する非直接メモリ・アクセス要
求を受け取り、ある論理区画内のデバイスが異なる論理
区画に割り当てられた入出力スロットにアクセスするこ
とを禁止する。ＤＭＡアドレス検査コンポーネントは、
直接メモリ・アクセス要求を受け取り、要求元デバイス
と同一の論理区画内にないアドレスに関する要求が完了
されることを禁止する。要求元デバイスと同一の論理区
画に対応するアドレスに関する要求は、システム・メモ
リへの送達のために、ＤＭＡアドレス検査コンポーネン
トによってプライマリＰＣＩバスに置かれる。
理分割を実施する方法、システム、およびコンピュータ
・プログラム製品を提供すること。 【解決手段】 一実施形態では、このシステムに、ハイ
パーバイザと、少なくとも１つのＤＭＡアドレス検査コ
ンポーネントが含まれる。ハイパーバイザは、入出力ス
ロットへのアクセスに関する非直接メモリ・アクセス要
求を受け取り、ある論理区画内のデバイスが異なる論理
区画に割り当てられた入出力スロットにアクセスするこ
とを禁止する。ＤＭＡアドレス検査コンポーネントは、
直接メモリ・アクセス要求を受け取り、要求元デバイス
と同一の論理区画内にないアドレスに関する要求が完了
されることを禁止する。要求元デバイスと同一の論理区
画に対応するアドレスに関する要求は、システム・メモ
リへの送達のために、ＤＭＡアドレス検査コンポーネン
トによってプライマリＰＣＩバスに置かれる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に改良された
データ処理システムに関し、具体的には、改良された論
理分割されたデータ処理システムに関する。さらに具体
的には、本発明は、ＰＣＩ入出力スロットの論理分割に
関する。
データ処理システムに関し、具体的には、改良された論
理分割されたデータ処理システムに関する。さらに具体
的には、本発明は、ＰＣＩ入出力スロットの論理分割に
関する。
【０００２】
【従来の技術】データ処理システム（プラットフォー
ム）内で論理分割（ＬＰＡＲ）機能を用いると、単一の
オペレーティング・システム（ＯＳ）の複数のコピーま
たは複数の異種オペレーティング・システムを、単一の
データ処理システム・プラットフォーム上で同時に実行
できるようになる。その中でオペレーティング・システ
ム・イメージが稼動する区画には、プラットフォームの
リソースのオーバーラップしないサブセットが割り当て
られる。これらのプラットフォーム割当可能リソースに
は、割込み管理区域、システム・メモリの領域、および
入出力アダプタ・バス・スロットを有する１つまたは複
数のアーキテクチャ上別個のプロセッサが含まれる。区
画のリソースは、ＯＳイメージに対して、プラットフォ
ームのファームウェアによって表現される。
ム）内で論理分割（ＬＰＡＲ）機能を用いると、単一の
オペレーティング・システム（ＯＳ）の複数のコピーま
たは複数の異種オペレーティング・システムを、単一の
データ処理システム・プラットフォーム上で同時に実行
できるようになる。その中でオペレーティング・システ
ム・イメージが稼動する区画には、プラットフォームの
リソースのオーバーラップしないサブセットが割り当て
られる。これらのプラットフォーム割当可能リソースに
は、割込み管理区域、システム・メモリの領域、および
入出力アダプタ・バス・スロットを有する１つまたは複
数のアーキテクチャ上別個のプロセッサが含まれる。区
画のリソースは、ＯＳイメージに対して、プラットフォ
ームのファームウェアによって表現される。
【０００３】プラットフォーム内で稼動する別個のＯＳ
またはＯＳのイメージのそれぞれは、互いから保護さ
れ、ある論理区画のソフトウェア・エラーが他のどの区
画の正しい動作にも影響しないようになっている。これ
は、各ＯＳイメージによって直接に管理される、プラッ
トフォーム・リソースの互いに素な集合を割り振ること
と、さまざまなイメージがそれに割り振られていないリ
ソースを制御できないことを保証するための機構を設け
ることによって実現される。さらに、ＯＳの割り振られ
たリソースの制御におけるソフトウェア・エラーが、他
のイメージのリソースに影響しないようにされる。した
がって、ＯＳの各イメージ（または各異なるＯＳ）が、
プラットフォーム内で割振り可能なリソースの互いに素
な集合を直接に制御する。
またはＯＳのイメージのそれぞれは、互いから保護さ
れ、ある論理区画のソフトウェア・エラーが他のどの区
画の正しい動作にも影響しないようになっている。これ
は、各ＯＳイメージによって直接に管理される、プラッ
トフォーム・リソースの互いに素な集合を割り振ること
と、さまざまなイメージがそれに割り振られていないリ
ソースを制御できないことを保証するための機構を設け
ることによって実現される。さらに、ＯＳの割り振られ
たリソースの制御におけるソフトウェア・エラーが、他
のイメージのリソースに影響しないようにされる。した
がって、ＯＳの各イメージ（または各異なるＯＳ）が、
プラットフォーム内で割振り可能なリソースの互いに素
な集合を直接に制御する。
【０００４】現在、直接メモリ・アクセス（ＤＭＡ）ア
ドレスならびにＰＣＩ入出力スロットを用いる他のアク
セスの論理分割を実施する機構はない。したがって、Ｄ
ＭＡアドレス範囲の実施を含むＰＣＩ入出力スロット間
の論理分割を実施する改良された方法および装置を有す
ることが有利である。
ドレスならびにＰＣＩ入出力スロットを用いる他のアク
セスの論理分割を実施する機構はない。したがって、Ｄ
ＭＡアドレス範囲の実施を含むＰＣＩ入出力スロット間
の論理分割を実施する改良された方法および装置を有す
ることが有利である。
【０００５】
【課題を解決するための手段】本発明は、データ処理シ
ステム内の入出力スロットの論理分割を実施する方法、
システム、およびコンピュータ・プログラム製品を提供
する。一実施形態では、このシステムに、ハイパーバイ
ザ（hypervisor）と、少なくとも１つのＤＭＡアドレス
検査コンポーネントが含まれる。ハイパーバイザは、入
出力スロットへのアクセスに関する非直接メモリ・アク
セス要求を受け取り、ある論理区画内のデバイスが異な
る論理区画に割り当てられた入出力スロットにアクセス
することを禁止する。ＤＭＡアドレス検査コンポーネン
トは、直接メモリ・アクセス要求を受け取り、要求元デ
バイスと同一の論理区画内にないアドレスに関する要求
が完了されることを禁止する。要求元デバイスと同一の
論理区画に対応するアドレスに関する要求は、システム
・メモリへの送達のために、ＤＭＡアドレス検査コンポ
ーネントによってプライマリＰＣＩバスに置かれる。
ステム内の入出力スロットの論理分割を実施する方法、
システム、およびコンピュータ・プログラム製品を提供
する。一実施形態では、このシステムに、ハイパーバイ
ザ（hypervisor）と、少なくとも１つのＤＭＡアドレス
検査コンポーネントが含まれる。ハイパーバイザは、入
出力スロットへのアクセスに関する非直接メモリ・アク
セス要求を受け取り、ある論理区画内のデバイスが異な
る論理区画に割り当てられた入出力スロットにアクセス
することを禁止する。ＤＭＡアドレス検査コンポーネン
トは、直接メモリ・アクセス要求を受け取り、要求元デ
バイスと同一の論理区画内にないアドレスに関する要求
が完了されることを禁止する。要求元デバイスと同一の
論理区画に対応するアドレスに関する要求は、システム
・メモリへの送達のために、ＤＭＡアドレス検査コンポ
ーネントによってプライマリＰＣＩバスに置かれる。
【０００６】本発明に特有と思われる新規の特徴を、添
付の請求項に示す。しかし、本発明自体、ならびに本発
明の好ましい形態、さらなる目的、および長所は、以下
の例示的実施形態の詳細な説明を添付図面と共に併せ読
めば最もよく理解されよう。
付の請求項に示す。しかし、本発明自体、ならびに本発
明の好ましい形態、さらなる目的、および長所は、以下
の例示的実施形態の詳細な説明を添付図面と共に併せ読
めば最もよく理解されよう。
【０００７】
【発明の実施の形態】ここで図面、具体的には図１を参
照すると、本発明を実施することができるデータ処理シ
ステムのブロック図が示されている。データ処理システ
ム１００は、システム・バス１０６に接続された複数の
プロセッサ１０１、１０２、１０３、および１０４を含
む対称マルチプロセッサ（ＳＭＰ）システムとすること
ができる。たとえば、データ処理システム１００は、ネ
ットワーク内のサーバとして実施された、米国ニューヨ
ーク州アーモンクのInternational Business MachinesC
orporation社の製品であるＩＢＭ ＲＳ／６０００とす
ることができる。その代わりに、単一プロセッサ・シス
テムを使用することができる。システム・バス１０６に
は、メモリ・コントローラ／キャッシュ１０８も接続さ
れ、このメモリ・コントローラ／キャッシュ１０８が、
複数のローカル・メモリ１６０ないし１６３へのインタ
ーフェースを提供する。入出力バス・ブリッジ１１０
が、システム・バス１０６に接続され、入出力バス１１
２へのインターフェースを提供する。メモリ・コントロ
ーラ／キャッシュ１０８および入出力バス・ブリッジ１
１０を、図示のように統合することができる。
照すると、本発明を実施することができるデータ処理シ
ステムのブロック図が示されている。データ処理システ
ム１００は、システム・バス１０６に接続された複数の
プロセッサ１０１、１０２、１０３、および１０４を含
む対称マルチプロセッサ（ＳＭＰ）システムとすること
ができる。たとえば、データ処理システム１００は、ネ
ットワーク内のサーバとして実施された、米国ニューヨ
ーク州アーモンクのInternational Business MachinesC
orporation社の製品であるＩＢＭ ＲＳ／６０００とす
ることができる。その代わりに、単一プロセッサ・シス
テムを使用することができる。システム・バス１０６に
は、メモリ・コントローラ／キャッシュ１０８も接続さ
れ、このメモリ・コントローラ／キャッシュ１０８が、
複数のローカル・メモリ１６０ないし１６３へのインタ
ーフェースを提供する。入出力バス・ブリッジ１１０
が、システム・バス１０６に接続され、入出力バス１１
２へのインターフェースを提供する。メモリ・コントロ
ーラ／キャッシュ１０８および入出力バス・ブリッジ１
１０を、図示のように統合することができる。
【０００８】データ処理システム１００は、論理分割さ
れたデータ処理システムである。したがって、データ処
理システム１００は、複数の異種オペレーティング・シ
ステム（または単一のオペレーティング・システムの複
数のインスタンス）を同時に稼動させることができる。
これらの複数のオペレーティング・システムのそれぞれ
が、任意の個数のソフトウェア・プログラムをその中で
実行させることができる。データ処理システム１００
は、異なる入出力アダプタ１２８、１２９、１３６、１
４８、および１４９を異なる論理区画に割り当てること
ができるように論理分割される。
れたデータ処理システムである。したがって、データ処
理システム１００は、複数の異種オペレーティング・シ
ステム（または単一のオペレーティング・システムの複
数のインスタンス）を同時に稼動させることができる。
これらの複数のオペレーティング・システムのそれぞれ
が、任意の個数のソフトウェア・プログラムをその中で
実行させることができる。データ処理システム１００
は、異なる入出力アダプタ１２８、１２９、１３６、１
４８、および１４９を異なる論理区画に割り当てること
ができるように論理分割される。
【０００９】したがって、たとえば、データ処理システ
ム１００が、３つの論理区画Ｐ１、Ｐ２、およびＰ３に
分割されると想定されたい。入出力アダプタ１２８、１
２９、１３６、１４８、および１４９のそれぞれと、プ
ロセッサ１０１ないし１０４のそれぞれと、ローカル・
メモリ１６０ないし１６３のそれぞれが、３つの区画の
１つに割り当てられる。たとえば、プロセッサ１０１
と、ローカル・メモリ１６０と、入出力アダプタ１２８
および１２９を、論理区画Ｐ１に割り当てることがで
き、プロセッサ１０２および１０３と、ローカル・メモ
リ１６１と、入出力アダプタ１３６を、区画Ｐ２に割り
当てることができ、プロセッサ１０４と、ローカル・メ
モリ１６２および１６３と、入出力アダプタ１４８およ
び１４９を、論理区画Ｐ３に割り当てることができる。
ム１００が、３つの論理区画Ｐ１、Ｐ２、およびＰ３に
分割されると想定されたい。入出力アダプタ１２８、１
２９、１３６、１４８、および１４９のそれぞれと、プ
ロセッサ１０１ないし１０４のそれぞれと、ローカル・
メモリ１６０ないし１６３のそれぞれが、３つの区画の
１つに割り当てられる。たとえば、プロセッサ１０１
と、ローカル・メモリ１６０と、入出力アダプタ１２８
および１２９を、論理区画Ｐ１に割り当てることがで
き、プロセッサ１０２および１０３と、ローカル・メモ
リ１６１と、入出力アダプタ１３６を、区画Ｐ２に割り
当てることができ、プロセッサ１０４と、ローカル・メ
モリ１６２および１６３と、入出力アダプタ１４８およ
び１４９を、論理区画Ｐ３に割り当てることができる。
【００１０】データ処理システム１００内で実行される
各オペレーティング・システムは、異なる論理区画に割
り当てられる。したがって、データ処理システム１００
内で実行される各オペレーティング・システムは、その
論理区画内にある入出力ユニットだけにアクセスするこ
とができる。したがって、たとえば、拡張対話式エグゼ
クティブ（ＡＩＸ）オペレーティング・システムの１つ
のインスタンスを、区画Ｐ１内で実行されているものと
することができ、ＡＩＸオペレーティング・システムの
第２のインスタンス（イメージ）を、区画Ｐ２内で実行
されているものとすることができ、Windows（登録商
標） 2000オペレーティング・システムを、論理区画Ｐ
３内で動作しているものとすることができる。Windows
（登録商標）2000は、米国ワシントン州レッドモンドの
Microsoft Corporation社の製品であり、商標である。
各オペレーティング・システムは、異なる論理区画に割
り当てられる。したがって、データ処理システム１００
内で実行される各オペレーティング・システムは、その
論理区画内にある入出力ユニットだけにアクセスするこ
とができる。したがって、たとえば、拡張対話式エグゼ
クティブ（ＡＩＸ）オペレーティング・システムの１つ
のインスタンスを、区画Ｐ１内で実行されているものと
することができ、ＡＩＸオペレーティング・システムの
第２のインスタンス（イメージ）を、区画Ｐ２内で実行
されているものとすることができ、Windows（登録商
標） 2000オペレーティング・システムを、論理区画Ｐ
３内で動作しているものとすることができる。Windows
（登録商標）2000は、米国ワシントン州レッドモンドの
Microsoft Corporation社の製品であり、商標である。
【００１１】入出力バス１１２に接続されたＰＣＩ（pe
ripheral component interconnect）ホスト・ブリッジ
１１４が、ＰＣＩローカル・バス１１８および１１９へ
のインターフェースを提供する。イーサネット（登録商
標）・コントローラ１２０が、ＰＣＩローカル・バス１
１８を介して接続され、ＳＣＳＩ ３コントローラ１２
１が、ＰＣＩローカル・バス１１９を介して接続され
る。
ripheral component interconnect）ホスト・ブリッジ
１１４が、ＰＣＩローカル・バス１１８および１１９へ
のインターフェースを提供する。イーサネット（登録商
標）・コントローラ１２０が、ＰＣＩローカル・バス１
１８を介して接続され、ＳＣＳＩ ３コントローラ１２
１が、ＰＣＩローカル・バス１１９を介して接続され
る。
【００１２】追加のＰＣＩホスト・ブリッジ１２２が、
追加のＰＣＩバス１２３のインターフェースを提供す
る。ＰＣＩバス１２３は、ＰＣＩバス１２６および１２
７によって複数の入出力アダプタ１２８および１２９に
接続される。したがって、たとえばモデムまたはネット
ワーク・アダプタなどの追加の入出力デバイスを、入出
力アダプタ１２８および１２９のそれぞれを介してサポ
ートすることができる。通常のＰＣＩバス実施形態で
は、４つと８つの間の入出力アダプタ（すなわち、アド
イン・コネクタ用の拡張スロット）がサポートされる。
各入出力アダプタ１２８および１２９は、データ処理シ
ステム１００と、たとえば、データ処理システム１００
に対するクライアントである他のネットワーク・コンピ
ュータなどの入出力デバイスの間のインターフェースを
提供する。この形で、データ処理システム１００によっ
て、複数のネットワーク・コンピュータへの接続が可能
になる。
追加のＰＣＩバス１２３のインターフェースを提供す
る。ＰＣＩバス１２３は、ＰＣＩバス１２６および１２
７によって複数の入出力アダプタ１２８および１２９に
接続される。したがって、たとえばモデムまたはネット
ワーク・アダプタなどの追加の入出力デバイスを、入出
力アダプタ１２８および１２９のそれぞれを介してサポ
ートすることができる。通常のＰＣＩバス実施形態で
は、４つと８つの間の入出力アダプタ（すなわち、アド
イン・コネクタ用の拡張スロット）がサポートされる。
各入出力アダプタ１２８および１２９は、データ処理シ
ステム１００と、たとえば、データ処理システム１００
に対するクライアントである他のネットワーク・コンピ
ュータなどの入出力デバイスの間のインターフェースを
提供する。この形で、データ処理システム１００によっ
て、複数のネットワーク・コンピュータへの接続が可能
になる。
【００１３】メモリ・マップ・グラフィックス・アダプ
タである入出力アダプタ１４８を、図示のように、ＰＣ
Ｉホスト・ブリッジ１４０およびブリッジ・チップ１４
２（ＰＣＩ−ＰＣＩブリッジ）を介し、ＰＣＩバス１４
１および１４４を介して、入出力バス１１２に接続する
ことができる。また、ハード・ディスク１５０も、図示
のように、ＰＣＩホスト・ブリッジ１４０およびブリッ
ジ・チップ１４２を介し、ＰＣＩバス１４１および１４
５を介して、入出力バス１１２に接続することができ
る。
タである入出力アダプタ１４８を、図示のように、ＰＣ
Ｉホスト・ブリッジ１４０およびブリッジ・チップ１４
２（ＰＣＩ−ＰＣＩブリッジ）を介し、ＰＣＩバス１４
１および１４４を介して、入出力バス１１２に接続する
ことができる。また、ハード・ディスク１５０も、図示
のように、ＰＣＩホスト・ブリッジ１４０およびブリッ
ジ・チップ１４２を介し、ＰＣＩバス１４１および１４
５を介して、入出力バス１１２に接続することができ
る。
【００１４】ＰＣＩホスト・ブリッジ１３０は、ＰＣＩ
バス１３１を入出力バス１１２に接続するインターフェ
ースを提供する。ＰＣＩバス１３１は、ＰＣＩホスト・
ブリッジ１３０を、サービス・プロセッサ・メールボッ
クス・インターフェースおよびＩＳＡバス・アクセス・
パススルー論理１９４およびブリッジ・チップ１３２に
接続する。サービス・プロセッサ・メールボックス・イ
ンターフェースおよびＩＳＡバス・アクセス・パススル
ー論理１９４は、ＰＣＩ／ＩＳＡブリッジ１９３に宛て
られたＰＣＩアクセスを転送する。ＮＶ−ＲＡＭストレ
ージが、ＩＳＡバス１９６に接続される。サービス・プ
ロセッサ１３５は、そのローカルＰＣＩバス１９５を介
してサービス・プロセッサ・メールボックス・インター
フェースおよびＩＳＡバス・アクセス・パススルー論理
１９４に結合される。サービス・プロセッサ１３５は、
複数のＪＴＡＧ／Ｉ2Ｃバス１３４を介してプロセッサ
１０１ないし１０４にも接続される。ＪＴＡＧ／Ｉ2Ｃ
バス１３４は、ＪＴＡＧ／ｓｃａｎバス（ＩＥＥＥ １
１４９．１を参照されたい）とＰｈｉｌｌｉｐｓＩ2Ｃ
バスの組合せである。しかし、その代わりに、ＪＴＡＧ
／Ｉ2Ｃバス１３４を、Ｐｈｉｌｌｉｐｓ Ｉ2Ｃバスの
みまたはＪＴＡＧ／ｓｃａｎバスのみによって置換する
ことができる。プロセッサ１０１、１０２、１０３、お
よび１０４のすべてのＳＰ−ＡＴＴＮ信号が、一緒に、
サービス・プロセッサの割込み入力信号に接続される。
サービス・プロセッサ１３５は、それ自体のローカル・
メモリ１９１を有し、ハードウェア・オペレータ・パネ
ル１９０へのアクセスを有する。
バス１３１を入出力バス１１２に接続するインターフェ
ースを提供する。ＰＣＩバス１３１は、ＰＣＩホスト・
ブリッジ１３０を、サービス・プロセッサ・メールボッ
クス・インターフェースおよびＩＳＡバス・アクセス・
パススルー論理１９４およびブリッジ・チップ１３２に
接続する。サービス・プロセッサ・メールボックス・イ
ンターフェースおよびＩＳＡバス・アクセス・パススル
ー論理１９４は、ＰＣＩ／ＩＳＡブリッジ１９３に宛て
られたＰＣＩアクセスを転送する。ＮＶ−ＲＡＭストレ
ージが、ＩＳＡバス１９６に接続される。サービス・プ
ロセッサ１３５は、そのローカルＰＣＩバス１９５を介
してサービス・プロセッサ・メールボックス・インター
フェースおよびＩＳＡバス・アクセス・パススルー論理
１９４に結合される。サービス・プロセッサ１３５は、
複数のＪＴＡＧ／Ｉ2Ｃバス１３４を介してプロセッサ
１０１ないし１０４にも接続される。ＪＴＡＧ／Ｉ2Ｃ
バス１３４は、ＪＴＡＧ／ｓｃａｎバス（ＩＥＥＥ １
１４９．１を参照されたい）とＰｈｉｌｌｉｐｓＩ2Ｃ
バスの組合せである。しかし、その代わりに、ＪＴＡＧ
／Ｉ2Ｃバス１３４を、Ｐｈｉｌｌｉｐｓ Ｉ2Ｃバスの
みまたはＪＴＡＧ／ｓｃａｎバスのみによって置換する
ことができる。プロセッサ１０１、１０２、１０３、お
よび１０４のすべてのＳＰ−ＡＴＴＮ信号が、一緒に、
サービス・プロセッサの割込み入力信号に接続される。
サービス・プロセッサ１３５は、それ自体のローカル・
メモリ１９１を有し、ハードウェア・オペレータ・パネ
ル１９０へのアクセスを有する。
【００１５】データ処理システム１００が、最初に電源
投入される時に、サービス・プロセッサ１３５が、ＪＴ
ＡＧ／Ｉ2Ｃバス１３４を使用して、システム（ホス
ト）プロセッサであるプロセッサ１０１ないし１０４、
メモリ・コントローラ／キャッシュ１０８、および入出
力バス・ブリッジ１１０に問い合わせる。このステップ
の完了時に、サービス・プロセッサ１３５が、データ処
理システム１００のインベントリおよびトポロジの理解
を有する。サービス・プロセッサ１３５は、プロセッサ
１０１ないし１０４、メモリ・コントローラ／キャッシ
ュ１０８、および入出力バス・ブリッジ１１０に問い合
わせることによって見つかったすべての要素に対して、
組込み自己試験（ＢＩＳＴ）、基本検証テスト（ＢＡ
Ｔ）、およびメモリ・テストも実行する。ＢＩＳＴ、Ｂ
ＡＴ、およびメモリ・テスト中に検出された障害に関す
るエラー情報のすべてが、サービス・プロセッサ１３５
によって集められ、報告される。
投入される時に、サービス・プロセッサ１３５が、ＪＴ
ＡＧ／Ｉ2Ｃバス１３４を使用して、システム（ホス
ト）プロセッサであるプロセッサ１０１ないし１０４、
メモリ・コントローラ／キャッシュ１０８、および入出
力バス・ブリッジ１１０に問い合わせる。このステップ
の完了時に、サービス・プロセッサ１３５が、データ処
理システム１００のインベントリおよびトポロジの理解
を有する。サービス・プロセッサ１３５は、プロセッサ
１０１ないし１０４、メモリ・コントローラ／キャッシ
ュ１０８、および入出力バス・ブリッジ１１０に問い合
わせることによって見つかったすべての要素に対して、
組込み自己試験（ＢＩＳＴ）、基本検証テスト（ＢＡ
Ｔ）、およびメモリ・テストも実行する。ＢＩＳＴ、Ｂ
ＡＴ、およびメモリ・テスト中に検出された障害に関す
るエラー情報のすべてが、サービス・プロセッサ１３５
によって集められ、報告される。
【００１６】ＢＩＳＴ、ＢＡＴ、およびメモリ・テスト
中に故障していることがわかった要素を除外した後に、
システム・リソースの意味のある／有効な構成がまだ可
能である場合には、データ処理システム１００が、ロー
カル・メモリ１６０ないし１６３への実行可能コードの
ロードに移ることが許可される。サービス・プロセッサ
１３５は、その後、ローカル・メモリ１６０ないし１６
３にロードされたコードの実行のためにプロセッサ１０
１ないし１０４を解放する。プロセッサ１０１ないし１
０４が、データ処理システム１００内のそれぞれのオペ
レーティング・システムからのコードを実行している間
に、サービス・プロセッサ１３５は、エラーの監視およ
び報告のモードに入る。サービス・プロセッサによって
監視されるタイプの項目には、たとえば、冷却ファンの
速度および動作と、温度センサと、電源レギュレータ
と、プロセッサ１０１ないし１０４、ローカル・メモリ
１６０ないし１６３、および入出力バス・ブリッジ１１
０によって報告される回復可能エラーおよび回復不能エ
ラーが含まれる。
中に故障していることがわかった要素を除外した後に、
システム・リソースの意味のある／有効な構成がまだ可
能である場合には、データ処理システム１００が、ロー
カル・メモリ１６０ないし１６３への実行可能コードの
ロードに移ることが許可される。サービス・プロセッサ
１３５は、その後、ローカル・メモリ１６０ないし１６
３にロードされたコードの実行のためにプロセッサ１０
１ないし１０４を解放する。プロセッサ１０１ないし１
０４が、データ処理システム１００内のそれぞれのオペ
レーティング・システムからのコードを実行している間
に、サービス・プロセッサ１３５は、エラーの監視およ
び報告のモードに入る。サービス・プロセッサによって
監視されるタイプの項目には、たとえば、冷却ファンの
速度および動作と、温度センサと、電源レギュレータ
と、プロセッサ１０１ないし１０４、ローカル・メモリ
１６０ないし１６３、および入出力バス・ブリッジ１１
０によって報告される回復可能エラーおよび回復不能エ
ラーが含まれる。
【００１７】サービス・プロセッサ１３５は、データ処
理システム１００内の監視されるすべての項目に関する
エラー情報を保管し、報告する責任を負う。サービス・
プロセッサ１３５は、エラーのタイプおよび定義された
閾値に基づいて処置も講じる。たとえば、サービス・プ
ロセッサ１３５は、プロセッサのキャッシュ・メモリで
の過剰な回復可能エラーに注目し、これがハード障害の
前兆であると判断することができる。この判定に基づい
て、サービス・プロセッサ１３５は、現在稼働中のセッ
ションおよび将来の初期プログラム・ロード（ＩＰＬ）
中の構成解除に関してそのリソースをマークすることが
できる。ＩＰＬは、「ブート」、または「ブートストラ
ップ」と呼ばれる場合もある。
理システム１００内の監視されるすべての項目に関する
エラー情報を保管し、報告する責任を負う。サービス・
プロセッサ１３５は、エラーのタイプおよび定義された
閾値に基づいて処置も講じる。たとえば、サービス・プ
ロセッサ１３５は、プロセッサのキャッシュ・メモリで
の過剰な回復可能エラーに注目し、これがハード障害の
前兆であると判断することができる。この判定に基づい
て、サービス・プロセッサ１３５は、現在稼働中のセッ
ションおよび将来の初期プログラム・ロード（ＩＰＬ）
中の構成解除に関してそのリソースをマークすることが
できる。ＩＰＬは、「ブート」、または「ブートストラ
ップ」と呼ばれる場合もある。
【００１８】当業者は、図１に示されたハードウェアを
変更できることを理解するであろう。たとえば、光ディ
スク・ドライブおよび類似物などの他の周辺デバイス
も、図示のハードウェアに加えてまたはその代わりに使
用することができる。図示の例は、本発明に関するアー
キテクチャ上の制限を暗示するものではない。
変更できることを理解するであろう。たとえば、光ディ
スク・ドライブおよび類似物などの他の周辺デバイス
も、図示のハードウェアに加えてまたはその代わりに使
用することができる。図示の例は、本発明に関するアー
キテクチャ上の制限を暗示するものではない。
【００１９】ここで図２を参照すると、本発明を実施す
ることができる例示的な論理分割されたプラットフォー
ムのブロック図が示されている。論理分割されたプラッ
トフォーム２００のハードウェアは、たとえば、図１の
データ処理システム１００として実施することができ
る。論理分割されたプラットフォーム２００には、分割
されたハードウェア２３０、オープン・ファームウェア
（ＯＦ）２１０、およびオペレーティング・システム２
０２ないし２０８が含まれる。オペレーティング・シス
テム２０２ないし２０８は、論理分割されたプラットフ
ォーム２００上で同時に稼動する、単一のオペレーティ
ング・システムの複数のコピーまたは複数の異種オペレ
ーティング・システムとすることができる。
ることができる例示的な論理分割されたプラットフォー
ムのブロック図が示されている。論理分割されたプラッ
トフォーム２００のハードウェアは、たとえば、図１の
データ処理システム１００として実施することができ
る。論理分割されたプラットフォーム２００には、分割
されたハードウェア２３０、オープン・ファームウェア
（ＯＦ）２１０、およびオペレーティング・システム２
０２ないし２０８が含まれる。オペレーティング・シス
テム２０２ないし２０８は、論理分割されたプラットフ
ォーム２００上で同時に稼動する、単一のオペレーティ
ング・システムの複数のコピーまたは複数の異種オペレ
ーティング・システムとすることができる。
【００２０】分割されたハードウェア２３０には、複数
のプロセッサ２３２ないし２３８、複数のシステム・メ
モリ・ユニット２４０ないし２４６、複数の入出力アダ
プタ２４８ないし２６２、および記憶装置２７０が含ま
れる。プロセッサ２３２ないし２３８、システム・メモ
リ・ユニット２４０ないし２４６、ＮＶＲＡＭ２９８、
および入出力アダプタ２４８ないし２６２のそれぞれ
を、論理分割されたプラットフォーム２００内の、それ
ぞれがオペレーティング・システム２０２ないし２０８
の１つに対応する複数の区画の１つに割り当てることが
できる。
のプロセッサ２３２ないし２３８、複数のシステム・メ
モリ・ユニット２４０ないし２４６、複数の入出力アダ
プタ２４８ないし２６２、および記憶装置２７０が含ま
れる。プロセッサ２３２ないし２３８、システム・メモ
リ・ユニット２４０ないし２４６、ＮＶＲＡＭ２９８、
および入出力アダプタ２４８ないし２６２のそれぞれ
を、論理分割されたプラットフォーム２００内の、それ
ぞれがオペレーティング・システム２０２ないし２０８
の１つに対応する複数の区画の１つに割り当てることが
できる。
【００２１】ＯＦ２１０は、オペレーティング・システ
ム２０２ないし２０８の複数の機能およびサービスを実
行して、論理分割されたプラットフォーム２００の分割
を作成し、実施する。ファームウェアとは、たとえば読
取専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲ
ＯＭ）、消去・プログラマブルＲＯＭ（ＥＰＲＯＭ）、
電気消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、
および不揮発性ランダム・アクセス・メモリ（不揮発性
ＲＡＭ）などの、電力なしで内容を保持するメモリ・チ
ップに保管された「ソフトウェア」である。
ム２０２ないし２０８の複数の機能およびサービスを実
行して、論理分割されたプラットフォーム２００の分割
を作成し、実施する。ファームウェアとは、たとえば読
取専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲ
ＯＭ）、消去・プログラマブルＲＯＭ（ＥＰＲＯＭ）、
電気消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、
および不揮発性ランダム・アクセス・メモリ（不揮発性
ＲＡＭ）などの、電力なしで内容を保持するメモリ・チ
ップに保管された「ソフトウェア」である。
【００２２】ＯＦ２１０は、基礎となるハードウェアと
同一の、ファームウェアによって実施される仮想計算機
である。したがって、ＯＦ２１０を用いると、論理分割
されたプラットフォーム２００のすべてのハードウェア
・リソースを仮想化することによって、オペレーティン
グ・システム２０２ないし２０８の独立のイメージの同
時実行が可能になる。ＯＦ２１０は、オペレーティング
・システム２０２ないし２０８の１つによる使用のため
に、排他モードで、入出力アダプタ２４８ないし２６２
を介して単一の仮想計算機に入出力デバイスを接続する
ことができる。
同一の、ファームウェアによって実施される仮想計算機
である。したがって、ＯＦ２１０を用いると、論理分割
されたプラットフォーム２００のすべてのハードウェア
・リソースを仮想化することによって、オペレーティン
グ・システム２０２ないし２０８の独立のイメージの同
時実行が可能になる。ＯＦ２１０は、オペレーティング
・システム２０２ないし２０８の１つによる使用のため
に、排他モードで、入出力アダプタ２４８ないし２６２
を介して単一の仮想計算機に入出力デバイスを接続する
ことができる。
【００２３】通常の入出力発見および構成の後に、たと
えば図１のＰＣＩホスト・ブリッジ１１４、１２２、ま
たは１４０などのＰＣＩホスト・ブリッジのそれぞれ
に、システム・メモリ・マップに基づいて、ＰＣＩメモ
リ・アドレス範囲およびＰＣＩ入出力アドレス範囲が割
り当てられる。システム２００が、図２に示されたＬＰ
ＡＲモードになるようにセット・アップされる場合に
は、ＯＦ２１０が、各ＰＣＩホスト・ブリッジに、追加
のＰＣＩメモリ・アドレス範囲を割り当てた。この追加
のＰＣＩメモリ・アドレス範囲は、セカンダリＰＣＩバ
ス上のマスタ・エージェントによって、システム・メモ
リにアクセスするのに使用される。この範囲を、伝統的
に、直接メモリ・アクセス（ＤＭＡ）アドレスと称す
る。たとえば図１のブリッジ・チップ１２４、１３２、
または１４２の１つなどのブリッジ・チップの高機能ル
ーティング・テーブルが、このＰＣＩメモリ・アドレス
範囲だけをプライマリＰＣＩバスにルーティングするよ
うにセットされる。
えば図１のＰＣＩホスト・ブリッジ１１４、１２２、ま
たは１４０などのＰＣＩホスト・ブリッジのそれぞれ
に、システム・メモリ・マップに基づいて、ＰＣＩメモ
リ・アドレス範囲およびＰＣＩ入出力アドレス範囲が割
り当てられる。システム２００が、図２に示されたＬＰ
ＡＲモードになるようにセット・アップされる場合に
は、ＯＦ２１０が、各ＰＣＩホスト・ブリッジに、追加
のＰＣＩメモリ・アドレス範囲を割り当てた。この追加
のＰＣＩメモリ・アドレス範囲は、セカンダリＰＣＩバ
ス上のマスタ・エージェントによって、システム・メモ
リにアクセスするのに使用される。この範囲を、伝統的
に、直接メモリ・アクセス（ＤＭＡ）アドレスと称す
る。たとえば図１のブリッジ・チップ１２４、１３２、
または１４２の１つなどのブリッジ・チップの高機能ル
ーティング・テーブルが、このＰＣＩメモリ・アドレス
範囲だけをプライマリＰＣＩバスにルーティングするよ
うにセットされる。
【００２４】ＯＦ２１０が、アドレス検査方法を提供す
る状態で、論理区画は、下記のいずれかだけを実行する
ことができる。 ａ．それに割り当てられたＰＣＩスロットに関するＰＣ
Ｉ構成アドレスのアクセスか、 ｂ．それに割り当てられたＰＣＩスロットに関するＰＣ
Ｉメモリ・アドレス範囲およびＰＣＩ入出力アドレス範
囲のアクセスか、 ｃ．割り当てられたＰＣＩスロットが所有するＤＭＡア
ドレスの生成。これは、ＰＣＩホスト・ブリッジの変換
制御エントリ（ＴＣＥ）（Translation Control Entr
y）テーブルを介してシステム・メモリ・アドレスにマ
ッピングされる。
る状態で、論理区画は、下記のいずれかだけを実行する
ことができる。 ａ．それに割り当てられたＰＣＩスロットに関するＰＣ
Ｉ構成アドレスのアクセスか、 ｂ．それに割り当てられたＰＣＩスロットに関するＰＣ
Ｉメモリ・アドレス範囲およびＰＣＩ入出力アドレス範
囲のアクセスか、 ｃ．割り当てられたＰＣＩスロットが所有するＤＭＡア
ドレスの生成。これは、ＰＣＩホスト・ブリッジの変換
制御エントリ（ＴＣＥ）（Translation Control Entr
y）テーブルを介してシステム・メモリ・アドレスにマ
ッピングされる。
【００２５】ＴＣＥ機構は、ほとんどのプロセッサが現
在備えている仮想メモリ・アドレス変換機構に類似す
る、ＰＣＩホスト・ブリッジ（ＰＨＢ）用の機構であ
る。すなわち、ＴＣＥ機構は、ＰＣＩ入出力バス上の連
続するアドレス・スペースを、異なる、おそらくは不連
続な、システム・メモリ内のアドレス・スペースに変換
する機構を提供する。ＴＣＥ機構は、これを、プロセッ
サの変換機構に類似する形で行い、したがって、システ
ム・メモリのアドレス・スペースおよび入出力バスのア
ドレス・スペースを、ページと称する小さいチャンクに
分解する。IBM PowerPCプロセッサ・ベースのプラット
フォームの場合、このサイズが、一般に４Ｋバイト毎ペ
ージである。各ページには、変換制御エントリが関連す
る。この変換制御エントリは、この入出力変換機構に関
してＴＣＥと呼ばれ、時には、対応するプロセッサ仮想
変換機構のページ・テーブル・エントリと呼ばれる。こ
の変換エントリは、プロセッサと入出力について異なる
テーブル内にある。
在備えている仮想メモリ・アドレス変換機構に類似す
る、ＰＣＩホスト・ブリッジ（ＰＨＢ）用の機構であ
る。すなわち、ＴＣＥ機構は、ＰＣＩ入出力バス上の連
続するアドレス・スペースを、異なる、おそらくは不連
続な、システム・メモリ内のアドレス・スペースに変換
する機構を提供する。ＴＣＥ機構は、これを、プロセッ
サの変換機構に類似する形で行い、したがって、システ
ム・メモリのアドレス・スペースおよび入出力バスのア
ドレス・スペースを、ページと称する小さいチャンクに
分解する。IBM PowerPCプロセッサ・ベースのプラット
フォームの場合、このサイズが、一般に４Ｋバイト毎ペ
ージである。各ページには、変換制御エントリが関連す
る。この変換制御エントリは、この入出力変換機構に関
してＴＣＥと呼ばれ、時には、対応するプロセッサ仮想
変換機構のページ・テーブル・エントリと呼ばれる。こ
の変換エントリは、プロセッサと入出力について異なる
テーブル内にある。
【００２６】ＰＣＩメモリ・サイクル入出力動作が、Ｐ
ＨＢのＰＣＩバス上のマスタ・エージェントによって開
始される時に、ＴＣＥ機構が、バス上のＰＣＩサイクル
のアドレスに対応するＴＣＥテーブル内のページのエン
トリにアクセスし、そのエントリ内のデータを、システ
ム・メモリにアクセスするためのアドレスの上位ビット
として使用し、下位ビットは、バス上の入出力アドレス
からとる。バスから使用されるビットの数は、ページの
サイズに依存し、ページ内のバイト・レベルまでアドレ
ッシングするのに必要なビット数である（たとえば、４
Ｋバイト・ページ・サイズの例では、バスからとられる
ビット数が１２になる。というのは、これが、４Ｋバイ
ト・ページ内でバイト・レベルまでアドレッシングする
のに必要なビット数であるからである）。したがって、
ＴＣＥは、システム・メモリ内のどのページがアドレッ
シングされるかを決定するビットを提供し、入出力バス
からとられるアドレス・ビットによって、ページ内のア
ドレスが決定される。
ＨＢのＰＣＩバス上のマスタ・エージェントによって開
始される時に、ＴＣＥ機構が、バス上のＰＣＩサイクル
のアドレスに対応するＴＣＥテーブル内のページのエン
トリにアクセスし、そのエントリ内のデータを、システ
ム・メモリにアクセスするためのアドレスの上位ビット
として使用し、下位ビットは、バス上の入出力アドレス
からとる。バスから使用されるビットの数は、ページの
サイズに依存し、ページ内のバイト・レベルまでアドレ
ッシングするのに必要なビット数である（たとえば、４
Ｋバイト・ページ・サイズの例では、バスからとられる
ビット数が１２になる。というのは、これが、４Ｋバイ
ト・ページ内でバイト・レベルまでアドレッシングする
のに必要なビット数であるからである）。したがって、
ＴＣＥは、システム・メモリ内のどのページがアドレッ
シングされるかを決定するビットを提供し、入出力バス
からとられるアドレス・ビットによって、ページ内のア
ドレスが決定される。
【００２７】論理区画から生成される不正なＰＣＩ構成
アドレス、ＰＣＩメモリ・アドレス、およびＰＣＩ入出
力アドレスのすべてが、区画がそれに割り当てられてい
ない入出力リソースにアクセスできなくするために、Ｏ
Ｆ２１０のコードによって拒否され、禁止される。同様
に、ブリッジ・チップ・ハードウェアは、スロットに割
り当てられていないＰＣＩマスタ・エージェントによっ
て生成されるＤＭＡアドレスを拒否し、禁止する。した
がって、これらのファームウェアおよびハードウェアを
組み合わせた方法によって、プラグインＰＣＩ入出力ス
ロットの論理分割が達成される。
アドレス、ＰＣＩメモリ・アドレス、およびＰＣＩ入出
力アドレスのすべてが、区画がそれに割り当てられてい
ない入出力リソースにアクセスできなくするために、Ｏ
Ｆ２１０のコードによって拒否され、禁止される。同様
に、ブリッジ・チップ・ハードウェアは、スロットに割
り当てられていないＰＣＩマスタ・エージェントによっ
て生成されるＤＭＡアドレスを拒否し、禁止する。した
がって、これらのファームウェアおよびハードウェアを
組み合わせた方法によって、プラグインＰＣＩ入出力ス
ロットの論理分割が達成される。
【００２８】図３を参照すると、本発明による、データ
処理システムでＰＣＩ入出力スロットの論理分割を実施
するシステムを示すブロック図が示されている。たとえ
ば図２のＯＦ２１０として実施することができる、オー
プン・ファームウェア（ＯＦ）３０２が、ＤＭＡ要求を
除くすべての要求されたアクセスに関してＰＣＩ入出力
スロットの論理分割を実施する。したがって、プロセッ
サ３０４ないし３０６が、ＰＣＩ入出力アダプタ３０８
ないし３１２の１つのＰＣＩ構成アドレス、ＰＣＩメモ
リ・アドレス、またはＰＣＩ入出力アドレスへのアクセ
スを望む場合に、その要求は、ＯＦ３０２によって処理
されて、要求されたアドレスが、要求元のプロセッサ３
０４ないし３０６と同一の区画に割り当てられているか
どうかが判定される。論理区画から生成された不正なＰ
ＣＩ構成アドレス要求、ＰＣＩメモリ・アドレス要求、
またはＰＣＩ入出力アドレス要求は、区画がそれに割り
当てられていない入出力リソースにアクセスできないよ
うにするために、ＯＦ３０２によって拒否され、禁止さ
れる。ＯＦ３０２は、ＰＣＩ入出力アダプタ３０８ない
し３１２のいずれかによって所有されるＤＭＡアドレス
も生成し、このＤＭＡアドレスをシステム・メモリ３２
０にマッピングする。
処理システムでＰＣＩ入出力スロットの論理分割を実施
するシステムを示すブロック図が示されている。たとえ
ば図２のＯＦ２１０として実施することができる、オー
プン・ファームウェア（ＯＦ）３０２が、ＤＭＡ要求を
除くすべての要求されたアクセスに関してＰＣＩ入出力
スロットの論理分割を実施する。したがって、プロセッ
サ３０４ないし３０６が、ＰＣＩ入出力アダプタ３０８
ないし３１２の１つのＰＣＩ構成アドレス、ＰＣＩメモ
リ・アドレス、またはＰＣＩ入出力アドレスへのアクセ
スを望む場合に、その要求は、ＯＦ３０２によって処理
されて、要求されたアドレスが、要求元のプロセッサ３
０４ないし３０６と同一の区画に割り当てられているか
どうかが判定される。論理区画から生成された不正なＰ
ＣＩ構成アドレス要求、ＰＣＩメモリ・アドレス要求、
またはＰＣＩ入出力アドレス要求は、区画がそれに割り
当てられていない入出力リソースにアクセスできないよ
うにするために、ＯＦ３０２によって拒否され、禁止さ
れる。ＯＦ３０２は、ＰＣＩ入出力アダプタ３０８ない
し３１２のいずれかによって所有されるＤＭＡアドレス
も生成し、このＤＭＡアドレスをシステム・メモリ３２
０にマッピングする。
【００２９】たとえばＰＣＩ入出力アダプタ３０８ない
し３１２の１つを介して、ＤＭＡアクセスを開始する、
ＰＣＩマスタ・エージェントによる試みのすべてが、ブ
リッジ・チップ３１４ないし３１８を介して処理され
る。要求元のＰＣＩマスタ・エージェントが属する論理
区画に割り当てられたアドレス範囲内のＤＭＡアドレス
だけが、プライマリＰＣＩバス３２２上でブリッジ・チ
ップ３１４ないし３１８によってシステム・メモリ３２
０にルーティングされる。他のすべてのＤＭＡ要求は、
ブリッジ・チップ３１４ないし３１８によって拒否され
る。
し３１２の１つを介して、ＤＭＡアクセスを開始する、
ＰＣＩマスタ・エージェントによる試みのすべてが、ブ
リッジ・チップ３１４ないし３１８を介して処理され
る。要求元のＰＣＩマスタ・エージェントが属する論理
区画に割り当てられたアドレス範囲内のＤＭＡアドレス
だけが、プライマリＰＣＩバス３２２上でブリッジ・チ
ップ３１４ないし３１８によってシステム・メモリ３２
０にルーティングされる。他のすべてのＤＭＡ要求は、
ブリッジ・チップ３１４ないし３１８によって拒否され
る。
【００３０】追加のまたは異なるコンポーネントを、本
発明の範囲および趣旨から逸脱せずに、図３に示された
コンポーネントの代わりに使用することができることに
留意されたい。たとえば、このシステムに、複数のプロ
セッサを含めることができる。さらに、図をわかりやす
くするために、ＰＣＩホスト・ブリッジなどのいくつか
のコンポーネントが図示されていないことに留意された
い。
発明の範囲および趣旨から逸脱せずに、図３に示された
コンポーネントの代わりに使用することができることに
留意されたい。たとえば、このシステムに、複数のプロ
セッサを含めることができる。さらに、図をわかりやす
くするために、ＰＣＩホスト・ブリッジなどのいくつか
のコンポーネントが図示されていないことに留意された
い。
【００３１】図４を参照すると、本発明による、非ＤＭ
Ａ要求についてデータ処理システム内で論理分割を実施
する例示的な方法を示す流れ図が示されている。図示の
論理分割実施方法は、たとえば、図３のＯＦ３０２内で
実施することができる。まず、ファームウェアが、ＰＣ
Ｉスロットに関する、ＰＣＩ構成アドレス、ＰＣＩメモ
リ・アドレス、またはＰＣＩ入出力アドレスにアクセス
する要求を受け取る（ステップ４０２）。ファームウェ
アが、要求元デバイスの区画ＩＤを判定し（ステップ４
０４）、要求されたアドレスが、要求元デバイスがアク
セスを許可されるアドレスの範囲内であるかどうかを判
定する（ステップ４０６）。アドレスが許容可能な範囲
内でない場合には、ＰＣＩスロットの要求されたアクセ
スを拒否する（ステップ４１０）。アドレスが許容可能
な範囲内にある場合には、要求されたアクセスの進行を
許可する（ステップ４０８）。
Ａ要求についてデータ処理システム内で論理分割を実施
する例示的な方法を示す流れ図が示されている。図示の
論理分割実施方法は、たとえば、図３のＯＦ３０２内で
実施することができる。まず、ファームウェアが、ＰＣ
Ｉスロットに関する、ＰＣＩ構成アドレス、ＰＣＩメモ
リ・アドレス、またはＰＣＩ入出力アドレスにアクセス
する要求を受け取る（ステップ４０２）。ファームウェ
アが、要求元デバイスの区画ＩＤを判定し（ステップ４
０４）、要求されたアドレスが、要求元デバイスがアク
セスを許可されるアドレスの範囲内であるかどうかを判
定する（ステップ４０６）。アドレスが許容可能な範囲
内でない場合には、ＰＣＩスロットの要求されたアクセ
スを拒否する（ステップ４１０）。アドレスが許容可能
な範囲内にある場合には、要求されたアクセスの進行を
許可する（ステップ４０８）。
【００３２】図５を参照すると、本発明による、ＤＭＡ
処理について論理分割を実施するブリッジ・チップ内の
例示的な方法を示す流れ図が示されている。まず、たと
えば図３のブリッジ・チップ３１４ないし３１８の１つ
などの、ブリッジ・チップが、ＰＣＩマスタ・エージェ
ントからＰＣＩ入出力スロットにアクセスする要求を受
け取る（ステップ５０２）。ブリッジ・チップが、その
要求がＤＭＡ動作であるかどうかを判定する（ステップ
５０４）。要求がＤＭＡ動作でない場合には、ＰＣＩ非
ＤＭＡ動作すなわちＰＣＩ入出力サイクルに関する高機
能ルーティング・テーブルが使用不可にされているの
で、要求はプライマリＰＣＩバスに転送されず、ブリッ
ジ・チップは、そのバス範囲の外部のすべての構成サイ
クルをプライマリ・バスに転送しない。これらの非ＤＭ
Ａ要求は、ホスト・プロセッサからＰＣＩエージェント
のデバイス・ドライバによって開始されなければなら
ず、たとえば図３のＯＦ３０２などのハイパーバイザ
が、その時にアドレス検査および論理区分の実施を実行
する。
処理について論理分割を実施するブリッジ・チップ内の
例示的な方法を示す流れ図が示されている。まず、たと
えば図３のブリッジ・チップ３１４ないし３１８の１つ
などの、ブリッジ・チップが、ＰＣＩマスタ・エージェ
ントからＰＣＩ入出力スロットにアクセスする要求を受
け取る（ステップ５０２）。ブリッジ・チップが、その
要求がＤＭＡ動作であるかどうかを判定する（ステップ
５０４）。要求がＤＭＡ動作でない場合には、ＰＣＩ非
ＤＭＡ動作すなわちＰＣＩ入出力サイクルに関する高機
能ルーティング・テーブルが使用不可にされているの
で、要求はプライマリＰＣＩバスに転送されず、ブリッ
ジ・チップは、そのバス範囲の外部のすべての構成サイ
クルをプライマリ・バスに転送しない。これらの非ＤＭ
Ａ要求は、ホスト・プロセッサからＰＣＩエージェント
のデバイス・ドライバによって開始されなければなら
ず、たとえば図３のＯＦ３０２などのハイパーバイザ
が、その時にアドレス検査および論理区分の実施を実行
する。
【００３３】要求がＤＭＡ動作である場合には、ブリッ
ジ・チップは、要求されたアドレスが要求元ＰＣＩマス
タ・エージェントの属する区画に割り当てられているか
どうかを判定する（ステップ５０８）。アドレスが、Ｐ
ＣＩマスタ・エージェントと同一の区画に割り当てられ
ていない場合には、要求を拒否し、プライマリＰＣＩバ
スに達することを禁止する（ステップ５１２）。アドレ
スが、要求を行っているＰＣＩマスタ・エージェントと
同一の区画に割り当てられている場合には、ＤＭＡ要求
の進行を許可し、プライマリＰＣＩバスにルーティング
する（ステップ５１０）。
ジ・チップは、要求されたアドレスが要求元ＰＣＩマス
タ・エージェントの属する区画に割り当てられているか
どうかを判定する（ステップ５０８）。アドレスが、Ｐ
ＣＩマスタ・エージェントと同一の区画に割り当てられ
ていない場合には、要求を拒否し、プライマリＰＣＩバ
スに達することを禁止する（ステップ５１２）。アドレ
スが、要求を行っているＰＣＩマスタ・エージェントと
同一の区画に割り当てられている場合には、ＤＭＡ要求
の進行を許可し、プライマリＰＣＩバスにルーティング
する（ステップ５１０）。
【００３４】完全に機能するデータ処理システムに関し
て本発明を説明してきたが、本発明の処理を、命令のコ
ンピュータ可読媒体の形およびさまざまな形で配布する
ことができること、および本発明が、配布の実行に実際
に使用される信号担持媒体の特定の種類に無関係に同等
にあてはまることを、当業者なら理解するであろうこと
に留意することが重要である。コンピュータ可読媒体の
例には、フロッピ（登録商標）・ディスク、ハード・デ
ィスク、ＲＡＭ、およびＣＤ−ＲＯＭなどの記録可能型
媒体と、ディジタル通信リンクおよびアナログ通信リン
クなどの伝送型媒体が含まれる。
て本発明を説明してきたが、本発明の処理を、命令のコ
ンピュータ可読媒体の形およびさまざまな形で配布する
ことができること、および本発明が、配布の実行に実際
に使用される信号担持媒体の特定の種類に無関係に同等
にあてはまることを、当業者なら理解するであろうこと
に留意することが重要である。コンピュータ可読媒体の
例には、フロッピ（登録商標）・ディスク、ハード・デ
ィスク、ＲＡＭ、およびＣＤ−ＲＯＭなどの記録可能型
媒体と、ディジタル通信リンクおよびアナログ通信リン
クなどの伝送型媒体が含まれる。
【００３５】本発明の説明は、例示および説明のために
提示されたものであって、網羅的であることまたは開示
された形態だけに本発明を制限するものではない。多数
の修正形態および変形形態が、当業者には明らかであろ
う。この実施形態は、本発明の原理および実用的応用例
を最もよく説明し、企図される特定の用途に適するさま
ざまな修正を有するさまざまな実施形態のために当業者
が本発明を理解できるようにするために、選択して述べ
た。
提示されたものであって、網羅的であることまたは開示
された形態だけに本発明を制限するものではない。多数
の修正形態および変形形態が、当業者には明らかであろ
う。この実施形態は、本発明の原理および実用的応用例
を最もよく説明し、企図される特定の用途に適するさま
ざまな修正を有するさまざまな実施形態のために当業者
が本発明を理解できるようにするために、選択して述べ
た。
【００３６】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３７】（１）データ処理システム内で入出力スロ
ットの論理分割を実施するシステムであって、入出力ス
ロットへのアクセスに関する非直接メモリ・アクセス要
求を受け取り、ある論理区画内のデバイスが異なる論理
区画に割り当てられた入出力スロットにアクセスするこ
とを禁止する、ハイパーバイザと、直接メモリ・アクセ
ス要求を受け取り、要求元デバイスと同一の論理区画内
でないアドレスに関する要求が完了することを禁止す
る、少なくとも１つのＤＭＡアドレス検査コンポーネン
トとを含むシステム。 （２）前記ハイパーバイザが、ファームウェアとして実
施される、上記（１）に記載のシステム。 （３）前記ＤＭＡアドレス検査コンポーネントが、ハー
ドウェアとして実施される、上記（１）に記載のシステ
ム。 （４）前記ＤＭＡアドレス検査コンポーネントによって
受け取られる非直接メモリ・アクセス要求が拒否され
る、上記（１）に記載のシステム。 （５）前記ＤＭＡアドレス検査コンポーネントが、前記
要求元デバイスと同一の論理区画に属するアドレスを有
する直接メモリ・アクセス要求を、システム・メモリへ
の送達のためにプライマリ・バスに転送する、上記
（１）に記載のシステム。 （６）前記入出力スロットが、ＰＣＩ（peripheral com
ponent interconnect）入出力スロットである、上記
（１）に記載のシステム。 （７）前記プライマリ・バスが、プライマリＰＣＩ（pe
ripheral component interconnect）バスである、上記
（５）に記載のシステム。 （８）データ処理システム内で直接メモリ・アクセス・
アドレスの論理分割を実施する方法であって、要求元デ
バイスからアドレスにアクセスする要求を受け取るステ
ップと、前記要求が直接メモリ・アクセス動作であると
の判定に応答して、前記アドレスが前記要求元デバイス
と同一の区画に割り当てられているかどうかを判定する
ステップと、前記アドレスが前記要求元デバイスと異な
る区画に割り当てられているとの判定に応答して、前記
アドレスへのアクセスを拒否するステップとを含む方
法。 （９）前記アドレスが前記要求元デバイスと同一の区画
に属するとの判定に応答して、前記要求をシステム・メ
モリに転送するステップをさらに含む、上記（８）に記
載の方法。 （１０）前記要求が直接メモリ・アクセス動作でないと
の判定に応答して、前記動作を拒否するステップをさら
に含む、上記（８）に記載の方法。 （１１）前記要求元デバイスが、ＰＣＩ（peripheral c
omponent interconnect）マスタ・エージェントであ
る、上記（８）に記載の方法。 （１２）前記アドレスが、前記要求元デバイスが割り当
てられている区画と異なる区画に割り当てられていると
の前記ハイパーバイザによる判定に応答して、前記要求
を拒否するステップをさらに含む、上記（１０）に記載
の方法。 （１３）前記アドレスが、前記要求元デバイスが割り当
てられている区画と同一の区画に割り当てられていると
の前記ハイパーバイザによる判定に応答して、前記要求
の進行を許可するステップをさらに含む、上記（１０）
に記載の方法。 （１４）データ処理システム内で直接メモリ・アクセス
・アドレスの論理分割を実施する、データ処理システム
内で使用されるコンピュータ可読媒体内のコンピュータ
・プログラム製品であって、要求元デバイスからアドレ
スにアクセスする要求を受け取る第１命令と、前記要求
が直接メモリ・アクセス動作であるとの判定に応答し
て、前記アドレスが前記要求元デバイスと同一の区画に
割り当てられているかどうかを判定する第２命令と、前
記アドレスが前記要求元デバイスと異なる区画に割り当
てられているとの判定に応答して、前記アドレスへのア
クセスを拒否する第３命令とを含むコンピュータ・プロ
グラム製品。 （１５）前記アドレスが前記要求元デバイスと同一の区
画に属するとの判定に応答して、前記要求をシステム・
メモリに転送する第４命令をさらに含む、上記（１４）
に記載のコンピュータ・プログラム製品。 （１６）前記要求が直接メモリ・アクセス動作でないと
の判定に応答して、前記要求を拒否する第４命令をさら
に含む、上記（１４）に記載のコンピュータ・プログラ
ム製品。 （１７）前記要求元デバイスが、ＰＣＩ（peripheral c
omponent interconnect）マスタ・エージェントであ
る、上記（１４）に記載のコンピュータ・プログラム製
品。 （１８）前記アドレスが、前記要求元デバイスが割り当
てられている区画と異なる区画に割り当てられていると
のハイパーバイザによる判定に応答して、前記要求を拒
否する第５命令をさらに含む、上記（１６）に記載のコ
ンピュータ・プログラム製品。 （１９）前記アドレスが、前記要求元デバイスが割り当
てられている区画と同一の区画に割り当てられていると
のハイパーバイザによる判定に応答して、前記要求の進
行を許可する第５命令をさらに含む、上記（１６）に記
載のコンピュータ・プログラム製品。
ットの論理分割を実施するシステムであって、入出力ス
ロットへのアクセスに関する非直接メモリ・アクセス要
求を受け取り、ある論理区画内のデバイスが異なる論理
区画に割り当てられた入出力スロットにアクセスするこ
とを禁止する、ハイパーバイザと、直接メモリ・アクセ
ス要求を受け取り、要求元デバイスと同一の論理区画内
でないアドレスに関する要求が完了することを禁止す
る、少なくとも１つのＤＭＡアドレス検査コンポーネン
トとを含むシステム。 （２）前記ハイパーバイザが、ファームウェアとして実
施される、上記（１）に記載のシステム。 （３）前記ＤＭＡアドレス検査コンポーネントが、ハー
ドウェアとして実施される、上記（１）に記載のシステ
ム。 （４）前記ＤＭＡアドレス検査コンポーネントによって
受け取られる非直接メモリ・アクセス要求が拒否され
る、上記（１）に記載のシステム。 （５）前記ＤＭＡアドレス検査コンポーネントが、前記
要求元デバイスと同一の論理区画に属するアドレスを有
する直接メモリ・アクセス要求を、システム・メモリへ
の送達のためにプライマリ・バスに転送する、上記
（１）に記載のシステム。 （６）前記入出力スロットが、ＰＣＩ（peripheral com
ponent interconnect）入出力スロットである、上記
（１）に記載のシステム。 （７）前記プライマリ・バスが、プライマリＰＣＩ（pe
ripheral component interconnect）バスである、上記
（５）に記載のシステム。 （８）データ処理システム内で直接メモリ・アクセス・
アドレスの論理分割を実施する方法であって、要求元デ
バイスからアドレスにアクセスする要求を受け取るステ
ップと、前記要求が直接メモリ・アクセス動作であると
の判定に応答して、前記アドレスが前記要求元デバイス
と同一の区画に割り当てられているかどうかを判定する
ステップと、前記アドレスが前記要求元デバイスと異な
る区画に割り当てられているとの判定に応答して、前記
アドレスへのアクセスを拒否するステップとを含む方
法。 （９）前記アドレスが前記要求元デバイスと同一の区画
に属するとの判定に応答して、前記要求をシステム・メ
モリに転送するステップをさらに含む、上記（８）に記
載の方法。 （１０）前記要求が直接メモリ・アクセス動作でないと
の判定に応答して、前記動作を拒否するステップをさら
に含む、上記（８）に記載の方法。 （１１）前記要求元デバイスが、ＰＣＩ（peripheral c
omponent interconnect）マスタ・エージェントであ
る、上記（８）に記載の方法。 （１２）前記アドレスが、前記要求元デバイスが割り当
てられている区画と異なる区画に割り当てられていると
の前記ハイパーバイザによる判定に応答して、前記要求
を拒否するステップをさらに含む、上記（１０）に記載
の方法。 （１３）前記アドレスが、前記要求元デバイスが割り当
てられている区画と同一の区画に割り当てられていると
の前記ハイパーバイザによる判定に応答して、前記要求
の進行を許可するステップをさらに含む、上記（１０）
に記載の方法。 （１４）データ処理システム内で直接メモリ・アクセス
・アドレスの論理分割を実施する、データ処理システム
内で使用されるコンピュータ可読媒体内のコンピュータ
・プログラム製品であって、要求元デバイスからアドレ
スにアクセスする要求を受け取る第１命令と、前記要求
が直接メモリ・アクセス動作であるとの判定に応答し
て、前記アドレスが前記要求元デバイスと同一の区画に
割り当てられているかどうかを判定する第２命令と、前
記アドレスが前記要求元デバイスと異なる区画に割り当
てられているとの判定に応答して、前記アドレスへのア
クセスを拒否する第３命令とを含むコンピュータ・プロ
グラム製品。 （１５）前記アドレスが前記要求元デバイスと同一の区
画に属するとの判定に応答して、前記要求をシステム・
メモリに転送する第４命令をさらに含む、上記（１４）
に記載のコンピュータ・プログラム製品。 （１６）前記要求が直接メモリ・アクセス動作でないと
の判定に応答して、前記要求を拒否する第４命令をさら
に含む、上記（１４）に記載のコンピュータ・プログラ
ム製品。 （１７）前記要求元デバイスが、ＰＣＩ（peripheral c
omponent interconnect）マスタ・エージェントであ
る、上記（１４）に記載のコンピュータ・プログラム製
品。 （１８）前記アドレスが、前記要求元デバイスが割り当
てられている区画と異なる区画に割り当てられていると
のハイパーバイザによる判定に応答して、前記要求を拒
否する第５命令をさらに含む、上記（１６）に記載のコ
ンピュータ・プログラム製品。 （１９）前記アドレスが、前記要求元デバイスが割り当
てられている区画と同一の区画に割り当てられていると
のハイパーバイザによる判定に応答して、前記要求の進
行を許可する第５命令をさらに含む、上記（１６）に記
載のコンピュータ・プログラム製品。
【図１】本発明を実施することができるデータ処理シス
テムのブロック図である。
テムのブロック図である。
【図２】本発明を実施することができる、例示的な論理
分割されたプラットフォームのブロック図である。
分割されたプラットフォームのブロック図である。
【図３】本発明による、データ処理システム内のＰＣＩ
入出力スロットの論理分割を実施するシステムを示すブ
ロック図である。
入出力スロットの論理分割を実施するシステムを示すブ
ロック図である。
【図４】本発明による、非ＤＭＡ要求についてデータ処
理システム内で論理分割を実施する例示的な方法を示す
流れ図である。
理システム内で論理分割を実施する例示的な方法を示す
流れ図である。
【図５】本発明による、ＤＭＡ処理について論理分割を
実施するブリッジ・チップ内の例示的な方法を示す流れ
図である。
実施するブリッジ・チップ内の例示的な方法を示す流れ
図である。
４０２ ＰＣＩスロットに関する、ＰＣＩ構成アドレ
ス、ＰＣＩメモリ・アドレス、またはＰＣＩ入出力アド
レスにアクセスする要求を受け取るステップ ４０４ 要求元デバイスの区画ＩＤを判定するステップ ４０６ アドレスが、要求元デバイスがアクセスを許可
されるアドレスの範囲内であるかどうかを判定するステ
ップ ４０８ 要求されたアクセスの進行を許可するステップ ４１０ 要求を拒否するステップ ５０２ ＰＣＩ入出力スロットにアクセスする要求を受
け取るステップ ５０４ 要求がＤＭＡ動作であるかどうかを判定するス
テップ ５０８ ＤＭＡアドレスが、要求元ＰＣＩマスタ・エー
ジェントが属する区画に割り当てられているかどうかを
判定するステップ ５１２ 要求がＰＣＩバスに達することを禁止するステ
ップ ５１０ ＤＭＡ要求をプライマリＰＣＩバスにルーティ
ングするステップ
ス、ＰＣＩメモリ・アドレス、またはＰＣＩ入出力アド
レスにアクセスする要求を受け取るステップ ４０４ 要求元デバイスの区画ＩＤを判定するステップ ４０６ アドレスが、要求元デバイスがアクセスを許可
されるアドレスの範囲内であるかどうかを判定するステ
ップ ４０８ 要求されたアクセスの進行を許可するステップ ４１０ 要求を拒否するステップ ５０２ ＰＣＩ入出力スロットにアクセスする要求を受
け取るステップ ５０４ 要求がＤＭＡ動作であるかどうかを判定するス
テップ ５０８ ＤＭＡアドレスが、要求元ＰＣＩマスタ・エー
ジェントが属する区画に割り当てられているかどうかを
判定するステップ ５１２ 要求がＰＣＩバスに達することを禁止するステ
ップ ５１０ ＤＭＡ要求をプライマリＰＣＩバスにルーティ
ングするステップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ・ジョン・ドーキンス アメリカ合衆国78759 テキサス州オース チン ブラックホーク・ドライブ 11601 (72)発明者 バン・ホア・リー アメリカ合衆国78613 テキサス州セダ ー・パーク ペブル・ブルック・ロード 1103 (72)発明者 デービッド・リー・ランドール アメリカ合衆国78641−3303 テキサス州 レアンダー ブラック・ケトル・ドライブ 16906 (72)発明者 キエット・アン・トラン アメリカ合衆国78613 テキサス州セダ ー・パーク ハンター・エース・ウェイ 1402 Ｆターム(参考） 5B014 EB03 FA04 FB03 GA13 GA36 GC07 GD05 GD32 GD33 HB13 5B061 BA01 BA03 BB03 DD01 DD11 GG15 QQ02
Claims (19)
- 【請求項１】データ処理システム内で入出力スロットの
論理分割を実施するシステムであって、 入出力スロットへのアクセスに関する非直接メモリ・ア
クセス要求を受け取り、ある論理区画内のデバイスが異
なる論理区画に割り当てられた入出力スロットにアクセ
スすることを禁止する、ハイパーバイザと、 直接メモリ・アクセス要求を受け取り、要求元デバイス
と同一の論理区画内でないアドレスに関する要求が完了
することを禁止する、少なくとも１つのＤＭＡアドレス
検査コンポーネントとを含むシステム。 - 【請求項２】前記ハイパーバイザが、ファームウェアと
して実施される、請求項１に記載のシステム。 - 【請求項３】前記ＤＭＡアドレス検査コンポーネント
が、ハードウェアとして実施される、請求項１に記載の
システム。 - 【請求項４】前記ＤＭＡアドレス検査コンポーネントに
よって受け取られる非直接メモリ・アクセス要求が拒否
される、請求項１に記載のシステム。 - 【請求項５】前記ＤＭＡアドレス検査コンポーネント
が、前記要求元デバイスと同一の論理区画に属するアド
レスを有する直接メモリ・アクセス要求を、システム・
メモリへの送達のためにプライマリ・バスに転送する、
請求項１に記載のシステム。 - 【請求項６】前記入出力スロットが、ＰＣＩ（peripher
al component interconnect）入出力スロットである、
請求項１に記載のシステム。 - 【請求項７】前記プライマリ・バスが、プライマリＰＣ
Ｉ（peripheral component interconnect）バスであ
る、請求項５に記載のシステム。 - 【請求項８】データ処理システム内で直接メモリ・アク
セス・アドレスの論理分割を実施する方法であって、 要求元デバイスからアドレスにアクセスする要求を受け
取るステップと、 前記要求が直接メモリ・アクセス動作であるとの判定に
応答して、前記アドレスが前記要求元デバイスと同一の
区画に割り当てられているかどうかを判定するステップ
と、 前記アドレスが前記要求元デバイスと異なる区画に割り
当てられているとの判定に応答して、前記アドレスへの
アクセスを拒否するステップとを含む方法。 - 【請求項９】前記アドレスが前記要求元デバイスと同一
の区画に属するとの判定に応答して、前記要求をシステ
ム・メモリに転送するステップをさらに含む、請求項８
に記載の方法。 - 【請求項１０】前記要求が直接メモリ・アクセス動作で
ないとの判定に応答して、前記動作を拒否するステップ
をさらに含む、請求項８に記載の方法。 - 【請求項１１】前記要求元デバイスが、ＰＣＩ（periph
eral component interconnect）マスタ・エージェント
である、請求項８に記載の方法。 - 【請求項１２】前記アドレスが、前記要求元デバイスが
割り当てられている区画と異なる区画に割り当てられて
いるとの前記ハイパーバイザによる判定に応答して、前
記要求を拒否するステップをさらに含む、請求項１０に
記載の方法。 - 【請求項１３】前記アドレスが、前記要求元デバイスが
割り当てられている区画と同一の区画に割り当てられて
いるとの前記ハイパーバイザによる判定に応答して、前
記要求の進行を許可するステップをさらに含む、請求項
１０に記載の方法。 - 【請求項１４】データ処理システム内で直接メモリ・ア
クセス・アドレスの論理分割を実施する、データ処理シ
ステム内で使用されるコンピュータ可読媒体内のコンピ
ュータ・プログラム製品であって、 要求元デバイスからアドレスにアクセスする要求を受け
取る第１命令と、 前記要求が直接メモリ・アクセス動作であるとの判定に
応答して、前記アドレスが前記要求元デバイスと同一の
区画に割り当てられているかどうかを判定する第２命令
と、 前記アドレスが前記要求元デバイスと異なる区画に割り
当てられているとの判定に応答して、前記アドレスへの
アクセスを拒否する第３命令とを含むコンピュータ・プ
ログラム製品。 - 【請求項１５】前記アドレスが前記要求元デバイスと同
一の区画に属するとの判定に応答して、前記要求をシス
テム・メモリに転送する第４命令をさらに含む、請求項
１４に記載のコンピュータ・プログラム製品。 - 【請求項１６】前記要求が直接メモリ・アクセス動作で
ないとの判定に応答して、前記要求を拒否する第４命令
をさらに含む、請求項１４に記載のコンピュータ・プロ
グラム製品。 - 【請求項１７】前記要求元デバイスが、ＰＣＩ（periph
eral component interconnect）マスタ・エージェント
である、請求項１４に記載のコンピュータ・プログラム
製品。 - 【請求項１８】前記アドレスが、前記要求元デバイスが
割り当てられている区画と異なる区画に割り当てられて
いるとのハイパーバイザによる判定に応答して、前記要
求を拒否する第５命令をさらに含む、請求項１６に記載
のコンピュータ・プログラム製品。 - 【請求項１９】前記アドレスが、前記要求元デバイスが
割り当てられている区画と同一の区画に割り当てられて
いるとのハイパーバイザによる判定に応答して、前記要
求の進行を許可する第５命令をさらに含む、請求項１６
に記載のコンピュータ・プログラム製品。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/798294 | 2001-03-01 | ||
| US09/798,294 US6665759B2 (en) | 2001-03-01 | 2001-03-01 | Method and apparatus to implement logical partitioning of PCI I/O slots |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002304364A true JP2002304364A (ja) | 2002-10-18 |
| JP4157710B2 JP4157710B2 (ja) | 2008-10-01 |
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ID=25173030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002042190A Expired - Lifetime JP4157710B2 (ja) | 2001-03-01 | 2002-02-19 | Ｐｃｉ入出力スロットの論理分割を実施する方法および装置 |
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| Country | Link |
|---|---|
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