JP2002299464A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
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- G06F2221/21—Indexing scheme relating to G06F21/00 and subgroups addressing additional information or applications relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F2221/2149—Restricted operating environment
Abstract
(57)【要約】
【課題】 外部機能ブロックがシステムで不要になった
場合、別のシステムＬＳＩを開発、生産するか、外部機
能ブロックを内蔵したシステムＬＳＩを生産し、これに
対してロイヤリティを課する必要があり、半導体集積回
路の汎用性の確保とロイヤリティ支払いの最適化をとも
に充分満たすことがむずかしい。 【解決手段】 システムＬＳＩ７に内蔵した複数の外部
機能ブロック５，６の入力、出力を有効または無効にす
る有効無効化手段（ＡＮＤゲート５４，５３，６４，６
３）をもち、不揮発性メモリ８を切替手段として、その
論理内容８１，８２に応じて有効無効化手段を制御し、
外部機能ブロック５，６有効または無効にする。
場合、別のシステムＬＳＩを開発、生産するか、外部機
能ブロックを内蔵したシステムＬＳＩを生産し、これに
対してロイヤリティを課する必要があり、半導体集積回
路の汎用性の確保とロイヤリティ支払いの最適化をとも
に充分満たすことがむずかしい。 【解決手段】 システムＬＳＩ７に内蔵した複数の外部
機能ブロック５，６の入力、出力を有効または無効にす
る有効無効化手段（ＡＮＤゲート５４，５３，６４，６
３）をもち、不揮発性メモリ８を切替手段として、その
論理内容８１，８２に応じて有効無効化手段を制御し、
外部機能ブロック５，６有効または無効にする。
Description
【０００１】
【発明の属する技術分野】本発明は、１または複数の外
部機能ブロックを内蔵した半導体集積回路（システムＬ
ＳＩ）にかかわり、より詳しくは、前記各外部機能ブロ
ックを有効化または無効化する技術に関する。
部機能ブロックを内蔵した半導体集積回路（システムＬ
ＳＩ）にかかわり、より詳しくは、前記各外部機能ブロ
ックを有効化または無効化する技術に関する。
【０００２】
【従来の技術】近年、半導体集積回路（システムＬＳ
Ｉ）の分野においては、回路の微細化や大規模化が進
み、機能ブロックを用いた設計が主流になってきてい
る。また、機能ブロックについては、メーカ側で自由に
使用できる内部機能ブロックだけでなく、ロイヤリティ
を必要とする外部機能ブロックを導入して半導体集積回
路を開発する場合が増えてきている。
Ｉ）の分野においては、回路の微細化や大規模化が進
み、機能ブロックを用いた設計が主流になってきてい
る。また、機能ブロックについては、メーカ側で自由に
使用できる内部機能ブロックだけでなく、ロイヤリティ
を必要とする外部機能ブロックを導入して半導体集積回
路を開発する場合が増えてきている。
【０００３】図８を参照して、従来の機能ブロックを用
いた半導体集積回路を説明する。符号の７は半導体集積
回路を示す。この半導体集積回路７は、中央演算処理装
置（ＣＰＵ）１、プログラムを格納するメモリ２、周辺
回路３、メーカ内部で保有する自由使用可能な内部機能
ブロック４、および外部より導入したロイヤリティを必
要とする外部機能ブロック５，６を備える。
いた半導体集積回路を説明する。符号の７は半導体集積
回路を示す。この半導体集積回路７は、中央演算処理装
置（ＣＰＵ）１、プログラムを格納するメモリ２、周辺
回路３、メーカ内部で保有する自由使用可能な内部機能
ブロック４、および外部より導入したロイヤリティを必
要とする外部機能ブロック５，６を備える。
【０００４】半導体集積回路７の仕様はあらかじめ決め
られている。半導体集積回路７は、その仕様に応じて必
要な外部機能ブロック５，６を内蔵している。必要とす
る外部機能ブロックはユーザごとに異なる。したがっ
て、そのような個別の外部機能ブロックを内蔵する半導
体集積回路７が、それぞれ開発され、生産されることに
なる。
られている。半導体集積回路７は、その仕様に応じて必
要な外部機能ブロック５，６を内蔵している。必要とす
る外部機能ブロックはユーザごとに異なる。したがっ
て、そのような個別の外部機能ブロックを内蔵する半導
体集積回路７が、それぞれ開発され、生産されることに
なる。
【０００５】すなわち、一方で、外部機能ブロック５の
みを内蔵する半導体集積回路が単独に開発・生産され
る。他方で、上記とは別の外部機能ブロック６のみを内
蔵する半導体集積回路が上記とは独立して開発・生産さ
れる。場合によっては、２つの外部機能ブロック５，６
をともに内蔵する半導体集積回路もある。つまりは、数
多くの種類の半導体集積回路が並行的に開発・生産され
る。
みを内蔵する半導体集積回路が単独に開発・生産され
る。他方で、上記とは別の外部機能ブロック６のみを内
蔵する半導体集積回路が上記とは独立して開発・生産さ
れる。場合によっては、２つの外部機能ブロック５，６
をともに内蔵する半導体集積回路もある。つまりは、数
多くの種類の半導体集積回路が並行的に開発・生産され
る。
【０００６】
【発明が解決しようとする課題】このような従来の半導
体集積回路では、そのような外部機能ブロックの種類が
異なる複数仕様の半導体集積回路がそれぞれ別個に開発
され、生産されなければならない。
体集積回路では、そのような外部機能ブロックの種類が
異なる複数仕様の半導体集積回路がそれぞれ別個に開発
され、生産されなければならない。
【０００７】例えば、２つの外部機能ブロック５，６を
備えた仕様が標準とされている状況で、いずれか一方の
外部機能ブロックが不要の場合には、別の半導体集積回
路を開発・生産するか、あるいは、その不要な外部機能
ブロックを内蔵したままの半導体集積回路を生産し、こ
れに対してロイヤリティを課する必要がある。
備えた仕様が標準とされている状況で、いずれか一方の
外部機能ブロックが不要の場合には、別の半導体集積回
路を開発・生産するか、あるいは、その不要な外部機能
ブロックを内蔵したままの半導体集積回路を生産し、こ
れに対してロイヤリティを課する必要がある。
【０００８】このように、従来にあっては、半導体集積
回路の汎用性の確保とロイヤリティの支払いの最適化と
をともに充分に満たすことが難しい状況となっている。
回路の汎用性の確保とロイヤリティの支払いの最適化と
をともに充分に満たすことが難しい状況となっている。
【０００９】本発明は上記した課題の解決を図るべく創
作したものであって、汎用性の向上とロイヤリティの支
払いの最適化とをともに満足することができる半導体集
積回路を提供することを目的としている。
作したものであって、汎用性の向上とロイヤリティの支
払いの最適化とをともに満足することができる半導体集
積回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明は、次のような手
段を講じることにより、上記の課題を解決する。すなわ
ち、１または複数の外部機能ブロックと、前記外部機能
ブロックを無効にするか有効にするかの論理内容を有す
る切替手段と、前記切替手段の論理内容に従って前記外
部機能ブロックを無効または有効にする有効無効化手段
とを備えている。
段を講じることにより、上記の課題を解決する。すなわ
ち、１または複数の外部機能ブロックと、前記外部機能
ブロックを無効にするか有効にするかの論理内容を有す
る切替手段と、前記切替手段の論理内容に従って前記外
部機能ブロックを無効または有効にする有効無効化手段
とを備えている。
【００１１】当該の半導体集積回路には、メーカ側で必
要性があると想定される１または複数の外部機能ブロッ
クがあらかじめ内蔵されている。有効無効化手段は、切
替手段からの論理内容に応じて、外部機能ブロックを無
効または有効にする。したがって、半導体集積回路に１
または複数の外部機能ブロックが内蔵されている場合に
おいて、ユーザは、必要とする外部機能ブロックに限っ
て有効とし、必要としない外部機能ブロックについては
無効とするというように対処できる。
要性があると想定される１または複数の外部機能ブロッ
クがあらかじめ内蔵されている。有効無効化手段は、切
替手段からの論理内容に応じて、外部機能ブロックを無
効または有効にする。したがって、半導体集積回路に１
または複数の外部機能ブロックが内蔵されている場合に
おいて、ユーザは、必要とする外部機能ブロックに限っ
て有効とし、必要としない外部機能ブロックについては
無効とするというように対処できる。
【００１２】そして、ロイヤリティについては、運用に
より、有効とした外部機能ブロックの分のロイヤリティ
を該当のユーザに課し、無効とした外部機能ブロックの
分のロイヤリティは課さないようにすればよい。外部機
能ブロックの使用に対してロイヤリティが課される場
合、ユーザは、有効とした外部機能ブロックに対するロ
イヤリティは課されるが、無効とした外部機能ブロック
に対するロイヤリティは課されずに済む。
より、有効とした外部機能ブロックの分のロイヤリティ
を該当のユーザに課し、無効とした外部機能ブロックの
分のロイヤリティは課さないようにすればよい。外部機
能ブロックの使用に対してロイヤリティが課される場
合、ユーザは、有効とした外部機能ブロックに対するロ
イヤリティは課されるが、無効とした外部機能ブロック
に対するロイヤリティは課されずに済む。
【００１３】上記の結果、本発明では、ユーザごとの様
々なニーズに対して、汎用性の向上とロイヤリティの支
払いの最適化とをともに満足する半導体集積回路を提供
することができる。
々なニーズに対して、汎用性の向上とロイヤリティの支
払いの最適化とをともに満足する半導体集積回路を提供
することができる。
【００１４】なお、本発明にあっては、ロイヤリティの
有無は必ずしも必須ではない。ロイヤリティの支払いの
義務があるときには、それに的確に対応できる。
有無は必ずしも必須ではない。ロイヤリティの支払いの
義務があるときには、それに的確に対応できる。
【００１５】上記において好ましい態様は、前記の切替
手段が、外部機能ブロックを無効にするか有効にするか
の論理内容が記憶されているメモリで構成されているこ
とである。そして、前記のメモリとしては不揮発性メモ
リが好ましい。論理内容をメモリに記憶しておくことに
より、個々の外部機能ブロックに対する有効／無効の設
定を持続化することができる。
手段が、外部機能ブロックを無効にするか有効にするか
の論理内容が記憶されているメモリで構成されているこ
とである。そして、前記のメモリとしては不揮発性メモ
リが好ましい。論理内容をメモリに記憶しておくことに
より、個々の外部機能ブロックに対する有効／無効の設
定を持続化することができる。
【００１６】上記において、別の好ましい態様は、前記
の切替手段が、外部機能ブロックを無効にするか有効に
するかの論理内容に応じた状態のヒューズで構成されて
いることである。構成を簡単化することができる。
の切替手段が、外部機能ブロックを無効にするか有効に
するかの論理内容に応じた状態のヒューズで構成されて
いることである。構成を簡単化することができる。
【００１７】また、別の好ましい態様は、前記の切替手
段が、マスクによって外部機能ブロックを無効にするか
有効にするかの論理内容を設定することが可能なマスク
オプションで構成されていることである。論理内容の不
当書き替えによる不正使用を予防し、セキュリティ性を
確保できる。
段が、マスクによって外部機能ブロックを無効にするか
有効にするかの論理内容を設定することが可能なマスク
オプションで構成されていることである。論理内容の不
当書き替えによる不正使用を予防し、セキュリティ性を
確保できる。
【００１８】さらに、別の好ましい態様は、前記の切替
手段が、暗号解除プログラムを記憶するメモリと、前記
暗号解除プログラムを実行する演算処理装置と、前記演
算処理装置による前記暗号解除プログラムの実行に伴っ
て暗号解読を行う暗号解読手段と、前記暗号解読手段に
よる暗号解読結果を前記論理内容として保持するととも
に前記有効無効化手段に出力するレジスタとを含む状態
で構成されていることである。暗号化の方式を採用する
ことにより、セキュリティ性を確保し、もってロイヤリ
ティ課金の信頼性をもたらすことが可能となる。
手段が、暗号解除プログラムを記憶するメモリと、前記
暗号解除プログラムを実行する演算処理装置と、前記演
算処理装置による前記暗号解除プログラムの実行に伴っ
て暗号解読を行う暗号解読手段と、前記暗号解読手段に
よる暗号解読結果を前記論理内容として保持するととも
に前記有効無効化手段に出力するレジスタとを含む状態
で構成されていることである。暗号化の方式を採用する
ことにより、セキュリティ性を確保し、もってロイヤリ
ティ課金の信頼性をもたらすことが可能となる。
【００１９】上記において好ましい態様は、前記の暗号
解除プログラムを記憶するメモリをマスクＲＯＭとする
ことである。暗号解除プログラムの不当書き替えによる
不正使用を予防し、セキュリティ性を確保できる。な
お、不揮発性メモリとしてもよい。
解除プログラムを記憶するメモリをマスクＲＯＭとする
ことである。暗号解除プログラムの不当書き替えによる
不正使用を予防し、セキュリティ性を確保できる。な
お、不揮発性メモリとしてもよい。
【００２０】また、別の好ましい態様は、前記の暗号解
読手段が、前記演算処理装置から送られてくる値を格納
するレジスタの値と基準の値とを比較する比較器と、前
記比較器による比較結果が一致するときに前記論理内容
を出力する前記レジスタに対してセット信号を出力する
ＡＮＤゲートを含む構成とされていることである。この
場合、前記の演算処理装置は、前記暗号解除プログラム
の実行により前記レジスタに対して送出する暗号解除の
ための値を生成するものとする。ハードウェア構成にて
暗号解読を行わせることができる。また、比較器の個数
を多くするほど、セキュリティ性が高くなる。なお、前
記のレジスタをシフトレジスタとするのが好ましい。
読手段が、前記演算処理装置から送られてくる値を格納
するレジスタの値と基準の値とを比較する比較器と、前
記比較器による比較結果が一致するときに前記論理内容
を出力する前記レジスタに対してセット信号を出力する
ＡＮＤゲートを含む構成とされていることである。この
場合、前記の演算処理装置は、前記暗号解除プログラム
の実行により前記レジスタに対して送出する暗号解除の
ための値を生成するものとする。ハードウェア構成にて
暗号解読を行わせることができる。また、比較器の個数
を多くするほど、セキュリティ性が高くなる。なお、前
記のレジスタをシフトレジスタとするのが好ましい。
【００２１】さらに、上記において好ましい態様は、前
記の暗号解除プログラムが、前記外部機能ブロックを有
効とする暗号解除のためのプログラムに加えて、その暗
号解除には無関係な冗長なプログラムを含んだ構造に構
成されていることである。暗号解除プログラムにおける
規則性を崩し、第三者による暗号解除プログラムの不正
解読を困難にする。
記の暗号解除プログラムが、前記外部機能ブロックを有
効とする暗号解除のためのプログラムに加えて、その暗
号解除には無関係な冗長なプログラムを含んだ構造に構
成されていることである。暗号解除プログラムにおける
規則性を崩し、第三者による暗号解除プログラムの不正
解読を困難にする。
【００２２】また、別の好ましい態様は、前記の暗号解
除プログラムが、前記外部機能ブロックを有効とする暗
号解除のためのプログラムにおいて、そのプログラムの
一部が論理的に複数のステップに分解された構造に構成
されていることである。この場合も、暗号解除プログラ
ムにおける規則性を崩し、第三者による暗号解除プログ
ラムの不正解読を困難にする。
除プログラムが、前記外部機能ブロックを有効とする暗
号解除のためのプログラムにおいて、そのプログラムの
一部が論理的に複数のステップに分解された構造に構成
されていることである。この場合も、暗号解除プログラ
ムにおける規則性を崩し、第三者による暗号解除プログ
ラムの不正解読を困難にする。
【００２３】さらに、前記の切替手段についての別の好
ましい態様は、当該半導体集積回路を特定する識別情報
を記憶する識別情報記憶手段と、専用端末から前記外部
機能ブロックを有効にする有効化プログラムを受信する
通信手段と、前記通信手段が受信した前記有効化プログ
ラムを格納するメモリと、前記識別情報記憶手段に記憶
されている識別情報が前記メモリの有効化プログラムに
含まれる識別情報の少なくとも一部に一致するときに、
前記有効化プログラムに基づいて前記外部機能ブロック
を有効化する前記論理内容を生成し、不一致のときには
前記外部機能ブロックを無効化する論理内容を生成する
制御手段とを含んで構成されていることである。有効化
プログラムをユーザに提供するに際して通信回線を介し
て行うので、メーカにとってユーザのロイヤリティ管理
が容易となる。また、有効にすべき外部機能ブロックの
切り替えを容易に行うことができる。
ましい態様は、当該半導体集積回路を特定する識別情報
を記憶する識別情報記憶手段と、専用端末から前記外部
機能ブロックを有効にする有効化プログラムを受信する
通信手段と、前記通信手段が受信した前記有効化プログ
ラムを格納するメモリと、前記識別情報記憶手段に記憶
されている識別情報が前記メモリの有効化プログラムに
含まれる識別情報の少なくとも一部に一致するときに、
前記有効化プログラムに基づいて前記外部機能ブロック
を有効化する前記論理内容を生成し、不一致のときには
前記外部機能ブロックを無効化する論理内容を生成する
制御手段とを含んで構成されていることである。有効化
プログラムをユーザに提供するに際して通信回線を介し
て行うので、メーカにとってユーザのロイヤリティ管理
が容易となる。また、有効にすべき外部機能ブロックの
切り替えを容易に行うことができる。
【００２４】上記において好ましい態様は、前記有効無
効化手段が、前記切替手段からの論理内容が前記外部機
能ブロックを無効にするものであるとき、前記外部機能
ブロックに対する入出力を無効化する論理回路を含むよ
うに構成されていることである。この場合、好ましく
は、前記の論理回路が、前記論理内容と入力信号との論
理積をとって前記外部機能ブロックに入力するＡＮＤゲ
ートを含むことである。あるいは、前記の論理回路が、
前記論理内容と前記外部機能ブロックの出力との論理積
をとって出力信号とするＡＮＤゲートを含むことであ
る。論理内容を“１”としてＡＮＤゲートを導通状態と
することで外部機能ブロックを有効化し、論理内容を
“０”としてＡＮＤゲートを非導通状態とすることで外
部機能ブロックを無効化する。構成が簡単である。
効化手段が、前記切替手段からの論理内容が前記外部機
能ブロックを無効にするものであるとき、前記外部機能
ブロックに対する入出力を無効化する論理回路を含むよ
うに構成されていることである。この場合、好ましく
は、前記の論理回路が、前記論理内容と入力信号との論
理積をとって前記外部機能ブロックに入力するＡＮＤゲ
ートを含むことである。あるいは、前記の論理回路が、
前記論理内容と前記外部機能ブロックの出力との論理積
をとって出力信号とするＡＮＤゲートを含むことであ
る。論理内容を“１”としてＡＮＤゲートを導通状態と
することで外部機能ブロックを有効化し、論理内容を
“０”としてＡＮＤゲートを非導通状態とすることで外
部機能ブロックを無効化する。構成が簡単である。
【００２５】別の好ましい態様は、前記有効無効化手段
が、前記外部機能ブロックの入力と出力との間にリセッ
ト端子付きのラッチ手段を介在させたものであり、前記
ラッチ手段のリセット端子に対して恒常的にリセット信
号を印加して、前記外部機能ブロックへの入力が変化し
ても前記外部機能ブロックの出力を不変化することによ
り前記外部機能ブロックを無効化するように構成されて
いることである。なお、ラッチ手段については、通常の
ラッチのほかフリップフロップでもよい。
が、前記外部機能ブロックの入力と出力との間にリセッ
ト端子付きのラッチ手段を介在させたものであり、前記
ラッチ手段のリセット端子に対して恒常的にリセット信
号を印加して、前記外部機能ブロックへの入力が変化し
ても前記外部機能ブロックの出力を不変化することによ
り前記外部機能ブロックを無効化するように構成されて
いることである。なお、ラッチ手段については、通常の
ラッチのほかフリップフロップでもよい。
【００２６】さらに、上記において好ましい態様は、前
記有効化プログラムが前記外部機能ブロックを有効にす
るときにＯＮとなり、前記外部機能ブロックを無効にす
るときにＯＦＦとなる電源用のスイッチを前記外部機能
ブロックが備えていることである。無効化時に貫通電流
を防止するとともに、無駄な電力消費を抑制することが
できる。
記有効化プログラムが前記外部機能ブロックを有効にす
るときにＯＮとなり、前記外部機能ブロックを無効にす
るときにＯＦＦとなる電源用のスイッチを前記外部機能
ブロックが備えていることである。無効化時に貫通電流
を防止するとともに、無駄な電力消費を抑制することが
できる。
【００２７】上記において、前記外部機能ブロックは、
ロイヤリティを必要とするものとするのが一般的な態様
となる。ロイヤリティ管理を有利に展開することができ
る。
ロイヤリティを必要とするものとするのが一般的な態様
となる。ロイヤリティ管理を有利に展開することができ
る。
【００２８】
【発明の実施の形態】以下、本発明にかかわる半導体集
積回路の具体的な実施の形態を図面に基づいて説明す
る。
積回路の具体的な実施の形態を図面に基づいて説明す
る。
【００２９】（実施の形態１）図１は本発明の実施の形
態１の半導体集積回路の構成を示すブロック図である。
態１の半導体集積回路の構成を示すブロック図である。
【００３０】半導体集積回路（システムＬＳＩ）７は、
２つの外部機能ブロック５，６と、切替手段の一例とし
ての不揮発性メモリ８と、有効無効化手段の一例として
のＡＮＤゲート５３，５４とを有している。切替手段
は、不揮発性メモリ８以外の他のメモリでも代替可能で
ある。
２つの外部機能ブロック５，６と、切替手段の一例とし
ての不揮発性メモリ８と、有効無効化手段の一例として
のＡＮＤゲート５３，５４とを有している。切替手段
は、不揮発性メモリ８以外の他のメモリでも代替可能で
ある。
【００３１】不揮発性メモリ８の論理内容８１の出力端
子はＡＮＤゲート５３，５４の１入力端子に接続されて
いる。外部機能ブロック５に対する入力信号５２はＡＮ
Ｄゲート５４の別の入力端子に入力され、ＡＮＤゲート
５４の出力端子は外部機能ブロック５の入力５６に接続
されている。外部機能ブロック５の出力５５はＡＮＤゲ
ート５３の別の入力端子に接続され、ＡＮＤゲート５３
の出力端子が出力信号５１を出力する。
子はＡＮＤゲート５３，５４の１入力端子に接続されて
いる。外部機能ブロック５に対する入力信号５２はＡＮ
Ｄゲート５４の別の入力端子に入力され、ＡＮＤゲート
５４の出力端子は外部機能ブロック５の入力５６に接続
されている。外部機能ブロック５の出力５５はＡＮＤゲ
ート５３の別の入力端子に接続され、ＡＮＤゲート５３
の出力端子が出力信号５１を出力する。
【００３２】上記同様に、不揮発性メモリ８の論理内容
８２の出力端子はＡＮＤゲート６３，６４の１入力端子
に接続されている。外部機能ブロック６に対する入力信
号６２はＡＮＤゲート６４の別の入力端子に入力され、
ＡＮＤゲート６４の出力端子は外部機能ブロック６の入
力６６に接続されている。外部機能ブロック６の出力６
５はＡＮＤゲート６３の別の入力端子に接続され、ＡＮ
Ｄゲート６３の出力端子が出力信号６１を出力する。
８２の出力端子はＡＮＤゲート６３，６４の１入力端子
に接続されている。外部機能ブロック６に対する入力信
号６２はＡＮＤゲート６４の別の入力端子に入力され、
ＡＮＤゲート６４の出力端子は外部機能ブロック６の入
力６６に接続されている。外部機能ブロック６の出力６
５はＡＮＤゲート６３の別の入力端子に接続され、ＡＮ
Ｄゲート６３の出力端子が出力信号６１を出力する。
【００３３】外部機能ブロック５に対する入力信号５２
は、不揮発性メモリ８の論理内容８１によって、論理回
路としてのＡＮＤゲート５４を介して制御される。
は、不揮発性メモリ８の論理内容８１によって、論理回
路としてのＡＮＤゲート５４を介して制御される。
【００３４】不揮発性メモリ８の論理内容８１が例えば
“０”のときは、ＡＮＤゲート５４が非導通状態とな
り、外部機能ブロック５の入力５６は、入力信号５２の
値に無関係に“０”に固定される。つまり、外部機能ブ
ロック５に対する入力は、無効化される。
“０”のときは、ＡＮＤゲート５４が非導通状態とな
り、外部機能ブロック５の入力５６は、入力信号５２の
値に無関係に“０”に固定される。つまり、外部機能ブ
ロック５に対する入力は、無効化される。
【００３５】不揮発性メモリ８の論理内容８１が例えば
“１”のときは、ＡＮＤゲート５４が導通状態となり、
入力信号５２の値がそのまま外部機能ブロック５の入力
５６に入る。つまり、外部機能ブロック５に対する入力
は、有効とされる。
“１”のときは、ＡＮＤゲート５４が導通状態となり、
入力信号５２の値がそのまま外部機能ブロック５の入力
５６に入る。つまり、外部機能ブロック５に対する入力
は、有効とされる。
【００３６】外部機能ブロック５からの出力信号５１
は、不揮発性メモリ８の論理内容８１によって、論理回
路としてのＡＮＤゲート５３を介して制御される。
は、不揮発性メモリ８の論理内容８１によって、論理回
路としてのＡＮＤゲート５３を介して制御される。
【００３７】不揮発性メモリ８の論理内容８１が例えば
“０”のときは、ＡＮＤゲート５３が非導通状態とな
り、出力信号５１は、“０”に固定される。つまり、外
部機能ブロック５の出力は、無効化される。
“０”のときは、ＡＮＤゲート５３が非導通状態とな
り、出力信号５１は、“０”に固定される。つまり、外
部機能ブロック５の出力は、無効化される。
【００３８】不揮発性メモリ８の論理内容８１が例えば
“１”のときは、ＡＮＤゲート５３が導通状態となり、
外部機能ブロック５の出力５５の値がそのまま出力信号
５１に出る。つまり、外部機能ブロック５の出力は、有
効とされる。
“１”のときは、ＡＮＤゲート５３が導通状態となり、
外部機能ブロック５の出力５５の値がそのまま出力信号
５１に出る。つまり、外部機能ブロック５の出力は、有
効とされる。
【００３９】以上のように、不揮発性メモリ８の論理内
容８１によって、外部機能ブロック５に対する入出力を
ハードウエア上で有効または無効にすることができる。
容８１によって、外部機能ブロック５に対する入出力を
ハードウエア上で有効または無効にすることができる。
【００４０】外部機能ブロック５の電源については、Ｇ
ＮＤは接地電位に、ＶＤＤはスイッチ５７を介して電源
電位に接続されている。スイッチ５７は不揮発性メモリ
８の論理内容８１によってＯＮ／ＯＦＦ制御されるよう
になっている。同様に、外部機能ブロック６の電源につ
いては、ＧＮＤは接地電位に、ＶＤＤはスイッチ６７を
介して電源電位に接続されている。スイッチ６７は不揮
発性メモリ８の論理内容８２によってＯＮ／ＯＦＦ制御
されるようになっている。
ＮＤは接地電位に、ＶＤＤはスイッチ５７を介して電源
電位に接続されている。スイッチ５７は不揮発性メモリ
８の論理内容８１によってＯＮ／ＯＦＦ制御されるよう
になっている。同様に、外部機能ブロック６の電源につ
いては、ＧＮＤは接地電位に、ＶＤＤはスイッチ６７を
介して電源電位に接続されている。スイッチ６７は不揮
発性メモリ８の論理内容８２によってＯＮ／ＯＦＦ制御
されるようになっている。
【００４１】不揮発性メモリ８の論理内容８１が“１”
のときは、スイッチ５７がＯＮとなり、外部機能ブロッ
ク５は、電源を供給されて動作する。
のときは、スイッチ５７がＯＮとなり、外部機能ブロッ
ク５は、電源を供給されて動作する。
【００４２】不揮発性メモリ８の論理内容８１が“０”
のときは、スイッチ５７がＯＦＦとなり、外部機能ブロ
ック５には電源が供給されなくなる。外部機能ブロック
５の出力５５はフローティング電位となるが、不揮発性
メモリ８の論理内容８１が“０”になっているため、Ａ
ＮＤゲート５３で不要な貫通電流が流れることはない。
のときは、スイッチ５７がＯＦＦとなり、外部機能ブロ
ック５には電源が供給されなくなる。外部機能ブロック
５の出力５５はフローティング電位となるが、不揮発性
メモリ８の論理内容８１が“０”になっているため、Ａ
ＮＤゲート５３で不要な貫通電流が流れることはない。
【００４３】なお、スイッチ５７がＯＦＦとなるとき、
外部機能ブロック５の出力がフローティング電位になら
ない構成の場合、ＡＮＤゲート５３はなくても外部機能
ブロック５は無効化できる。
外部機能ブロック５の出力がフローティング電位になら
ない構成の場合、ＡＮＤゲート５３はなくても外部機能
ブロック５は無効化できる。
【００４４】外部機能ブロック５の入力５６は論理回路
としてのＡＮＤゲート５４によって“０”のため、接地
電位が出力され、外部機能ブロック５の内部も接地電位
に固定されるため、外部機能ブロック５において不要な
貫通電流が流れることはない。
としてのＡＮＤゲート５４によって“０”のため、接地
電位が出力され、外部機能ブロック５の内部も接地電位
に固定されるため、外部機能ブロック５において不要な
貫通電流が流れることはない。
【００４５】したがって、外部機能ブロック５の消費電
力はゼロとなり、半導体集積回路７の消費電力を抑える
ことができる。
力はゼロとなり、半導体集積回路７の消費電力を抑える
ことができる。
【００４６】外部機能ブロック６に関しても同様であ
り、不揮発性メモリ８の論理内容８２によって、外部機
能ブロック６は動作状態と非動作状態とに切り替えら
れ、非動作状態にしたときは、消費電力を抑えることが
できる。
り、不揮発性メモリ８の論理内容８２によって、外部機
能ブロック６は動作状態と非動作状態とに切り替えら
れ、非動作状態にしたときは、消費電力を抑えることが
できる。
【００４７】このことにより、半導体集積回路７の生産
後に外部機能ブロック５，６をそれぞれ有効にするか、
無効にするかを決定することができるため、汎用的に複
数の外部機能ブロックを内蔵して製造した後で、ユーザ
が必要とする外部機能ブロックのみを有効にすることが
できる。すなわち、工場出荷時に、不揮発性メモリ８に
外部機能ブロック５，６を有効化するか否かの論理内容
を書き込んでおく。また、その出荷先のユーザ情報と、
出荷数量、有効化した外部機能ブロックなどを記録した
上で出荷する。このようにすることにより、どこのユー
ザにどれだけの数量で、どの外部機能ブロックを有効に
して出荷したかをメーカ側が管理できるため、各ユーザ
におけるロイヤリティを管理できる。
後に外部機能ブロック５，６をそれぞれ有効にするか、
無効にするかを決定することができるため、汎用的に複
数の外部機能ブロックを内蔵して製造した後で、ユーザ
が必要とする外部機能ブロックのみを有効にすることが
できる。すなわち、工場出荷時に、不揮発性メモリ８に
外部機能ブロック５，６を有効化するか否かの論理内容
を書き込んでおく。また、その出荷先のユーザ情報と、
出荷数量、有効化した外部機能ブロックなどを記録した
上で出荷する。このようにすることにより、どこのユー
ザにどれだけの数量で、どの外部機能ブロックを有効に
して出荷したかをメーカ側が管理できるため、各ユーザ
におけるロイヤリティを管理できる。
【００４８】したがって、メーカにとっては汎用で大量
生産可能でありながら、ユーザにとっては、未使用であ
る外部機能ブロックについては、そのロイヤリティは支
払わずに済ませることが可能となる。
生産可能でありながら、ユーザにとっては、未使用であ
る外部機能ブロックについては、そのロイヤリティは支
払わずに済ませることが可能となる。
【００４９】なお、切替手段については、不揮発性メモ
リ８に代えて、半導体集積回路７の内部に組み込まれた
ヒューズを用いてもかまわない。このヒューズは、切替
手段として、外部機能ブロックに対する入出力を無効に
するか有効にするかに応じて溶断状態とされたり、溶断
せずにそのまま接続状態とされる。
リ８に代えて、半導体集積回路７の内部に組み込まれた
ヒューズを用いてもかまわない。このヒューズは、切替
手段として、外部機能ブロックに対する入出力を無効に
するか有効にするかに応じて溶断状態とされたり、溶断
せずにそのまま接続状態とされる。
【００５０】また、製造中にはなるが、マスクＲＯＭの
ように、マスクによって外部機能ブロックを無効にする
か有効にするかの論理内容を設定することが可能なマス
クオプションでもって切替手段を構成してもかまわな
い。
ように、マスクによって外部機能ブロックを無効にする
か有効にするかの論理内容を設定することが可能なマス
クオプションでもって切替手段を構成してもかまわな
い。
【００５１】不揮発性メモリでは論理内容を不当に書き
替えられ、外部機能ブロックの不正使用の可能性がまっ
たくないとはいえない。これに対して、マスクオプショ
ンとする場合には、不正使用を完全に阻止できる。
替えられ、外部機能ブロックの不正使用の可能性がまっ
たくないとはいえない。これに対して、マスクオプショ
ンとする場合には、不正使用を完全に阻止できる。
【００５２】（実施の形態２）図２は本発明の実施の形
態２の半導体集積回路における外部機能ブロックの回路
構成図であり、有効無効化手段の別の態様を示してい
る。
態２の半導体集積回路における外部機能ブロックの回路
構成図であり、有効無効化手段の別の態様を示してい
る。
【００５３】図２において、７９は外部機能ブロックを
示している。この外部機能ブロック７９の内部は回路的
にゲートとリセット端子付きのフリップフロップで構成
されている。フリップフロップの代わりにラッチを用い
てもよい。このフリップフロップおよびラッチなどを含
めてラッチ手段という。この広い意味でのラッチ手段が
有効無効化手段を構成している。論理回路としてのゲー
トについては、ここでは、ＡＮＤゲート７５、ＮＯＲゲ
ート７６、ＮＯＴゲート７８で構成している。
示している。この外部機能ブロック７９の内部は回路的
にゲートとリセット端子付きのフリップフロップで構成
されている。フリップフロップの代わりにラッチを用い
てもよい。このフリップフロップおよびラッチなどを含
めてラッチ手段という。この広い意味でのラッチ手段が
有効無効化手段を構成している。論理回路としてのゲー
トについては、ここでは、ＡＮＤゲート７５、ＮＯＲゲ
ート７６、ＮＯＴゲート７８で構成している。
【００５４】フリップフロップ７７は、そのリセット端
子に対する制御信号７４の論理内容が“１”であると
き、アクティブとされ、入力信号７２によってクロック
（ＣＫ）を供給され、また、入力信号７０，７１に応
じ、ＡＮＤゲート７５、ＮＯＲゲート７６を介してデー
タ（Ｄ）を供給される。
子に対する制御信号７４の論理内容が“１”であると
き、アクティブとされ、入力信号７２によってクロック
（ＣＫ）を供給され、また、入力信号７０，７１に応
じ、ＡＮＤゲート７５、ＮＯＲゲート７６を介してデー
タ（Ｄ）を供給される。
【００５５】フリップフロップ７７はまた、出力（Ｑ）
からＮＯＴゲート７８を介して出力信号７３を出力す
る。
からＮＯＴゲート７８を介して出力信号７３を出力す
る。
【００５６】すなわち、フリップフロップ７７は、入力
信号７０，７１，７２によって動作して出力信号７３を
得る。
信号７０，７１，７２によって動作して出力信号７３を
得る。
【００５７】ここで、リセット端子に対する制御信号７
４の論理内容が“０”の場合、フリップフロップ７７は
リセットされ、その出力（Ｑ）が“０”に固定される。
出力（Ｑ）の値“０”はＮＯＴゲート７８を介して出力
信号７３に値“１”で固定値として出力される。すなわ
ち、入力信号７０，７１，７２のいかんによらずに出力
信号７３に固定値“１”を得る。結果として、外部機能
ブロック７９は無効化されている。
４の論理内容が“０”の場合、フリップフロップ７７は
リセットされ、その出力（Ｑ）が“０”に固定される。
出力（Ｑ）の値“０”はＮＯＴゲート７８を介して出力
信号７３に値“１”で固定値として出力される。すなわ
ち、入力信号７０，７１，７２のいかんによらずに出力
信号７３に固定値“１”を得る。結果として、外部機能
ブロック７９は無効化されている。
【００５８】この実施の形態の外部機能ブロックは、例
えば、図１における外部機能ブロック５，６のいずれに
も適用でき、その場合は、制御信号７４は不揮発性メモ
リ８の論理内容８１，８２に接続されることになる。ま
た、後述する別の実施の形態における図３、図７の外部
機能ブロック５にも適用できる。いずれの場合も、ＡＮ
Ｄゲート５３，５４は省略される。
えば、図１における外部機能ブロック５，６のいずれに
も適用でき、その場合は、制御信号７４は不揮発性メモ
リ８の論理内容８１，８２に接続されることになる。ま
た、後述する別の実施の形態における図３、図７の外部
機能ブロック５にも適用できる。いずれの場合も、ＡＮ
Ｄゲート５３，５４は省略される。
【００５９】以上のように、有効無効化手段を外部機能
ブロックの内部に構成することもできる。
ブロックの内部に構成することもできる。
【００６０】（実施の形態３）図３は本実施の形態３の
半導体集積回路の構成を示すブロック図である。
半導体集積回路の構成を示すブロック図である。
【００６１】この半導体集積回路（システムＬＳＩ）１
５は、メモリ１０、ＣＰＵ１１、暗号解読回路１２、レ
ジスタ１３、外部機能ブロック５を有するとともに、レ
ジスタ１３の論理内容によって外部機能ブロック５を有
効または無効に切り替える２つのＡＮＤゲート５３，５
４を有する。レジスタ１３の初期値はディスエーブル出
力状態の“０”であり、外部機能ブロック５は無効化さ
れている。
５は、メモリ１０、ＣＰＵ１１、暗号解読回路１２、レ
ジスタ１３、外部機能ブロック５を有するとともに、レ
ジスタ１３の論理内容によって外部機能ブロック５を有
効または無効に切り替える２つのＡＮＤゲート５３，５
４を有する。レジスタ１３の初期値はディスエーブル出
力状態の“０”であり、外部機能ブロック５は無効化さ
れている。
【００６２】半導体集積回路１５のリセット解除後、Ｃ
ＰＵ１１はバス１４を介してメモリ１０に記憶されてい
るプログラムを読み出して実行する。メモリ１０には図
５に示す暗号解除プログラムを含むプログラムが記憶さ
れており、ＣＰＵ１１により順次実行される。
ＰＵ１１はバス１４を介してメモリ１０に記憶されてい
るプログラムを読み出して実行する。メモリ１０には図
５に示す暗号解除プログラムを含むプログラムが記憶さ
れており、ＣＰＵ１１により順次実行される。
【００６３】暗号解読回路１２は、命令“＄５５”，
“＄２３”，“＄ＦＥ”，“＄３６”，“＄ＣＤ”を順
に受け取ると、レジスタ１３にイネーブル出力状態の
“１”を設定しにいくようになっている。
“＄２３”，“＄ＦＥ”，“＄３６”，“＄ＣＤ”を順
に受け取ると、レジスタ１３にイネーブル出力状態の
“１”を設定しにいくようになっている。
【００６４】暗号解読回路１２の内部構成を図４に示
す。シフトレジスタ１２１〜１２５は、レジスタのアド
レスである“＠ｓｅｃｕｒｉｔｙ_Ａｄｒ”に書き込み
がなされると、値を保存する。比較器１２６〜１３０は
それぞれのシフトレジスタと値を比較し、あらかじめ設
定してある固定値と一致した場合に“１”を出力する。
ＡＮＤゲート１３１はすべての比較器１２６〜１３０の
出力が“１”の場合、レジスタセット信号を介してレジ
スタ１３の論理内容を“１”にする。
す。シフトレジスタ１２１〜１２５は、レジスタのアド
レスである“＠ｓｅｃｕｒｉｔｙ_Ａｄｒ”に書き込み
がなされると、値を保存する。比較器１２６〜１３０は
それぞれのシフトレジスタと値を比較し、あらかじめ設
定してある固定値と一致した場合に“１”を出力する。
ＡＮＤゲート１３１はすべての比較器１２６〜１３０の
出力が“１”の場合、レジスタセット信号を介してレジ
スタ１３の論理内容を“１”にする。
【００６５】ＣＰＵ１１は、メモリ１０より、命令“ｍ
ｏｖ＃＄５５,＠ｓｅｃｕｒｉｔｙ_Ａｄｒ”を読み出し
て解読し、暗号解読回路１２に命令“＄５５”をバス１
４を介して送る。シフトレジスタ１２１に命令“＄５
５”が格納される。次に、ＣＰＵ１１は、メモリ１０よ
り、命令“ｍｏｖ＃＄２３,＠ｓｅｃｕｒｉｔｙ_Ａｄ
ｒ”を読み出して解読し、暗号解読回路１２に命令“＄
２３”をバス１４を介して送る。シフトレジスタ１２２
に命令“＄５５”が格納され、シフトレジスタ１２１に
命令“＄２３”が格納される。同様にして、暗号解読回
路１２に命令“＄ＦＥ”，“＄３６”，“＄ＣＤ”が送
られ、シフトレジスタ１２５は命令“＄５５”、シフト
レジスタ１２４は“＄２３”、シフトレジスタ１２３は
“＄ＦＥ”、シフトレジスタ１２２は“＄３６”、シフ
トレジスタ１２１は“＄ＣＤ”となる。
ｏｖ＃＄５５,＠ｓｅｃｕｒｉｔｙ_Ａｄｒ”を読み出し
て解読し、暗号解読回路１２に命令“＄５５”をバス１
４を介して送る。シフトレジスタ１２１に命令“＄５
５”が格納される。次に、ＣＰＵ１１は、メモリ１０よ
り、命令“ｍｏｖ＃＄２３,＠ｓｅｃｕｒｉｔｙ_Ａｄ
ｒ”を読み出して解読し、暗号解読回路１２に命令“＄
２３”をバス１４を介して送る。シフトレジスタ１２２
に命令“＄５５”が格納され、シフトレジスタ１２１に
命令“＄２３”が格納される。同様にして、暗号解読回
路１２に命令“＄ＦＥ”，“＄３６”，“＄ＣＤ”が送
られ、シフトレジスタ１２５は命令“＄５５”、シフト
レジスタ１２４は“＄２３”、シフトレジスタ１２３は
“＄ＦＥ”、シフトレジスタ１２２は“＄３６”、シフ
トレジスタ１２１は“＄ＣＤ”となる。
【００６６】ここで、あらかじめ固定値として、比較器
１３０には「＄５５」が格納されており、比較器１２９
には「＄２３」が、比較器１２８には「＄ＦＥ」が、比
較器１２７には「＄３６」が、比較器１２６には「＄Ｃ
Ｄ」がそれぞれ格納されているものとする。すると、比
較器１２６〜１３０における比較結果はすべて一致する
ため、ＡＮＤゲート１３１はレジスタセット信号を出力
し、レジスタ１３は論理内容を“１”に設定される。こ
れによって、外部機能ブロック５は有効化される。
１３０には「＄５５」が格納されており、比較器１２９
には「＄２３」が、比較器１２８には「＄ＦＥ」が、比
較器１２７には「＄３６」が、比較器１２６には「＄Ｃ
Ｄ」がそれぞれ格納されているものとする。すると、比
較器１２６〜１３０における比較結果はすべて一致する
ため、ＡＮＤゲート１３１はレジスタセット信号を出力
し、レジスタ１３は論理内容を“１”に設定される。こ
れによって、外部機能ブロック５は有効化される。
【００６７】このことにより、半導体集積回路１５の生
産後に外部機能ブロック５を有効にするか無効にするか
をメモリ１０における暗号解除プログラムで決定するこ
とができる。
産後に外部機能ブロック５を有効にするか無効にするか
をメモリ１０における暗号解除プログラムで決定するこ
とができる。
【００６８】なお、上記の複数のレジスタは、所定のレ
ジスタに該当する値を格納されればよく、レジスタ１２
１〜１２５のアドレスを各々異なるように構成してお
き、値を書き込んでもよい。
ジスタに該当する値を格納されればよく、レジスタ１２
１〜１２５のアドレスを各々異なるように構成してお
き、値を書き込んでもよい。
【００６９】図３では、外部機能ブロックが１つである
が、もちろん、複数の外部機能ブロックを内蔵する半導
体集積回路に対して本実施の形態を適用することができ
る。その場合、外部機能ブロック５、ＡＮＤゲート５
３，５４、レジスタ１３に相当する組み合わせ回路構成
が複数組設けられ、それぞれのレジスタが暗号解読回路
１２に接続される。したがって、メーカが汎用的に複数
の外部機能ブロックを内蔵して製造した後で、ユーザが
必要とする外部機能ブロックのみを有効にする暗号解除
プログラムをメモリ１０に書き込むことにより、必要と
される外部機能ブロックのみを有効にすることができ
る。
が、もちろん、複数の外部機能ブロックを内蔵する半導
体集積回路に対して本実施の形態を適用することができ
る。その場合、外部機能ブロック５、ＡＮＤゲート５
３，５４、レジスタ１３に相当する組み合わせ回路構成
が複数組設けられ、それぞれのレジスタが暗号解読回路
１２に接続される。したがって、メーカが汎用的に複数
の外部機能ブロックを内蔵して製造した後で、ユーザが
必要とする外部機能ブロックのみを有効にする暗号解除
プログラムをメモリ１０に書き込むことにより、必要と
される外部機能ブロックのみを有効にすることができ
る。
【００７０】暗号解除プログラムはメーカがそれぞれの
ユーザに対して発行、管理する。すなわち、メモリ１０
がマスクＲＯＭの場合には、ＲＯＭデータの受け取り前
において、また、メモリ１０が不揮発性メモリの場合は
販売後において、それぞれ、出荷先のユーザ情報と、出
荷数量、有効化した外部機能ブロックなどを記録した上
でプログラムを書き込む。これにより、どこのユーザに
どれだけの数量で、どの外部機能ブロックを有効にして
出荷したかをメーカ側が管理することができる。すなわ
ち、各ユーザにおけるロイヤリティを合理的に管理でき
る。結論として、メーカにとっては汎用で大量生産可能
でありながら、ユーザにとっては、未使用である外部機
能ブロックのロイヤリティは支払わずに済ませることが
可能となる。
ユーザに対して発行、管理する。すなわち、メモリ１０
がマスクＲＯＭの場合には、ＲＯＭデータの受け取り前
において、また、メモリ１０が不揮発性メモリの場合は
販売後において、それぞれ、出荷先のユーザ情報と、出
荷数量、有効化した外部機能ブロックなどを記録した上
でプログラムを書き込む。これにより、どこのユーザに
どれだけの数量で、どの外部機能ブロックを有効にして
出荷したかをメーカ側が管理することができる。すなわ
ち、各ユーザにおけるロイヤリティを合理的に管理でき
る。結論として、メーカにとっては汎用で大量生産可能
でありながら、ユーザにとっては、未使用である外部機
能ブロックのロイヤリティは支払わずに済ませることが
可能となる。
【００７１】（実施の形態４）本実施の形態４は、実施
の形態３における暗号解除プログラムのセキュリティを
高めたものである。実施の形態４を図６に基づいて説明
する。
の形態３における暗号解除プログラムのセキュリティを
高めたものである。実施の形態４を図６に基づいて説明
する。
【００７２】実施の形態３の場合の図５の暗号解除プロ
グラムは、通常のｍｏｖ命令を羅列しただけであり、
“＠ｓｅｃｕｒｉｔｙ_Ａｄｒ”も規則的に並ぶため、
第三者にとって本体プログラムの中から図５に示す暗号
解除プログラム部分を見つけ出し、解読することは比較
的容易である。
グラムは、通常のｍｏｖ命令を羅列しただけであり、
“＠ｓｅｃｕｒｉｔｙ_Ａｄｒ”も規則的に並ぶため、
第三者にとって本体プログラムの中から図５に示す暗号
解除プログラム部分を見つけ出し、解読することは比較
的容易である。
【００７３】そこで、第三者による解読を困難にするた
めに規則正しいプログラムにわざと暗号解除とは無関係
な命令を加えて、この規則を崩す。
めに規則正しいプログラムにわざと暗号解除とは無関係
な命令を加えて、この規則を崩す。
【００７４】図５に示す本来の暗号解除プログラムとは
無関係な命令２２すなわち“ｃｍｐｄ０，ｄ１”を加え
ている。また、命令２１すなわち“ｍｏｖ＃＄３６,＠
ｓｅｃｕｒｉｔｙ_Ａｄｒ”は複数の命令列２３に分解
している。“ｍｏｖ＃＄１２，ｄ０”と“ａｄｄ＃＄２
４，ｄ０”で“ｄ０”に“＄３６”を作成し、この値を
“ｍｏｖｄ０,＠ｓｅｃｕｒｉｔｙ_Ａｄｒ”で暗号解読
回路１２に入れる。ユーザが作成した本体プログラムの
中に図６に示した暗号解除プログラムが挿入されていて
も、どの部分が暗号解除の部分か分かりにくいものとな
っている。
無関係な命令２２すなわち“ｃｍｐｄ０，ｄ１”を加え
ている。また、命令２１すなわち“ｍｏｖ＃＄３６,＠
ｓｅｃｕｒｉｔｙ_Ａｄｒ”は複数の命令列２３に分解
している。“ｍｏｖ＃＄１２，ｄ０”と“ａｄｄ＃＄２
４，ｄ０”で“ｄ０”に“＄３６”を作成し、この値を
“ｍｏｖｄ０,＠ｓｅｃｕｒｉｔｙ_Ａｄｒ”で暗号解読
回路１２に入れる。ユーザが作成した本体プログラムの
中に図６に示した暗号解除プログラムが挿入されていて
も、どの部分が暗号解除の部分か分かりにくいものとな
っている。
【００７５】すなわち、暗号解読回路１２にとっては、
図５の規則的な並びの暗号解除プログラムと図６の解読
困難な不規則的な暗号解除プログラムとは等価な効果を
得られるが、図６の暗号解除プログラムに示した解読困
難さがセキュリティ効果を高めることができる。
図５の規則的な並びの暗号解除プログラムと図６の解読
困難な不規則的な暗号解除プログラムとは等価な効果を
得られるが、図６の暗号解除プログラムに示した解読困
難さがセキュリティ効果を高めることができる。
【００７６】（実施の形態５）図７は本発明の実施の形
態５の半導体集積回路の構成を示すブロック図である。
態５の半導体集積回路の構成を示すブロック図である。
【００７７】半導体集積回路３８は、外部機能ブロック
５と、フラッシュメモリ３１の論理内容によって外部機
能ブロック５を有効または無効に切り替えるＡＮＤゲー
ト５３，５４をもつ。フラッシュメモリ３１の初期値は
ディスエーブル出力状態の“０”となっており、外部機
能ブロック５は無効化されている。したがって、このま
までは半導体集積回路３８の外部機能ブロック５は使用
することができない。
５と、フラッシュメモリ３１の論理内容によって外部機
能ブロック５を有効または無効に切り替えるＡＮＤゲー
ト５３，５４をもつ。フラッシュメモリ３１の初期値は
ディスエーブル出力状態の“０”となっており、外部機
能ブロック５は無効化されている。したがって、このま
までは半導体集積回路３８の外部機能ブロック５は使用
することができない。
【００７８】ここで、半導体集積回路を特定する識別情
報を記憶する識別情報記憶手段としての記憶装置３６に
は当該の半導体集積回路を特定するためのシリアルナン
バーとして、例えば“０００９８２”が書き込まれてい
るとする。
報を記憶する識別情報記憶手段としての記憶装置３６に
は当該の半導体集積回路を特定するためのシリアルナン
バーとして、例えば“０００９８２”が書き込まれてい
るとする。
【００７９】ユーザは半導体集積回路３８を購入した
後、第１の専用端末４１を使って、この半導体集積回路
３８の外部機能ブロック５を有効にするための有効化プ
ログラムを買う。第１の専用端末４１は通信手段を介し
てマスターサーバー４２に接続でき、ユーザは入力情報
として、ユーザ情報、購入した例えば１００個の半導体
集積回路３８のシリアルナンバー情報の例えば“０００
９０１−００１０００”と、有効化を求める外部機能ブ
ロック５の識別情報とを入力する。マスターサーバー４
２は、入力されたシリアルナンバーによる半導体集積回
路の数量と有効化を求められた外部機能ブロック５の仕
様等に基づいて売価を算出し、第１の専用端末４１に表
示する。ユーザは売価を確認し、購入する場合、第１の
専用端末４１から購入する旨を入力する。マスターサー
バー４２は、ユーザ情報と売価を決済し、ユーザ情報と
シリアルナンバーおよび数量と外部機能ブロックの情報
を記録する。また、マスターサーバー４２は上記入力情
報に従った情報を暗号化したプログラムを含む有効化プ
ログラムを第１の専用端末４１に発行し、第１の専用端
末４１はその有効化プログラムをダウンロードする。
後、第１の専用端末４１を使って、この半導体集積回路
３８の外部機能ブロック５を有効にするための有効化プ
ログラムを買う。第１の専用端末４１は通信手段を介し
てマスターサーバー４２に接続でき、ユーザは入力情報
として、ユーザ情報、購入した例えば１００個の半導体
集積回路３８のシリアルナンバー情報の例えば“０００
９０１−００１０００”と、有効化を求める外部機能ブ
ロック５の識別情報とを入力する。マスターサーバー４
２は、入力されたシリアルナンバーによる半導体集積回
路の数量と有効化を求められた外部機能ブロック５の仕
様等に基づいて売価を算出し、第１の専用端末４１に表
示する。ユーザは売価を確認し、購入する場合、第１の
専用端末４１から購入する旨を入力する。マスターサー
バー４２は、ユーザ情報と売価を決済し、ユーザ情報と
シリアルナンバーおよび数量と外部機能ブロックの情報
を記録する。また、マスターサーバー４２は上記入力情
報に従った情報を暗号化したプログラムを含む有効化プ
ログラムを第１の専用端末４１に発行し、第１の専用端
末４１はその有効化プログラムをダウンロードする。
【００８０】ユーザはダウンロードした有効化プログラ
ムを第２の専用端末４３に移し、半導体集積回路３８と
接続する。
ムを第２の専用端末４３に移し、半導体集積回路３８と
接続する。
【００８１】半導体集積回路３８では、そのメモリ３５
に、第２の専用端末４３と通信を行い、外部機能ブロッ
ク５を有効にするためのプログラムが格納されている。
ＣＰＵ３３は、バス３４を介してメモリ３５からプログ
ラムを読み出し、実行する。
に、第２の専用端末４３と通信を行い、外部機能ブロッ
ク５を有効にするためのプログラムが格納されている。
ＣＰＵ３３は、バス３４を介してメモリ３５からプログ
ラムを読み出し、実行する。
【００８２】まず、ＣＰＵ３３は、通信手段としての通
信回路３７を介して第２の専用端末４３との間で通信を
行い、シリアルナンバー情報と有効にしたい外部機能ブ
ロックを解読し、シリアルナンバー情報“０００９０１
−００１０００”と、外部機能ブロック５の情報を得
る。この場合の通信は、ＳＳＬ（ＳｅｃｕｒｅＳｏｃｋ
ｅｔ Ｌａｙｅｒ）を用いて暗号化した上で行う。
信回路３７を介して第２の専用端末４３との間で通信を
行い、シリアルナンバー情報と有効にしたい外部機能ブ
ロックを解読し、シリアルナンバー情報“０００９０１
−００１０００”と、外部機能ブロック５の情報を得
る。この場合の通信は、ＳＳＬ（ＳｅｃｕｒｅＳｏｃｋ
ｅｔ Ｌａｙｅｒ）を用いて暗号化した上で行う。
【００８３】次いで、ＣＰＵ３３は、記憶装置３６にあ
らかじめ格納されているシリアルナンバー“０００９８
２”を読み出し、外部から取得したシリアルナンバー情
報と照合する。条件が不一致の場合はプログラムを終了
するが、条件が一致した場合は、外部機能ブロック情報
に従って制御回路３２を動作させる。
らかじめ格納されているシリアルナンバー“０００９８
２”を読み出し、外部から取得したシリアルナンバー情
報と照合する。条件が不一致の場合はプログラムを終了
するが、条件が一致した場合は、外部機能ブロック情報
に従って制御回路３２を動作させる。
【００８４】この場合、シリアルナンバー“０００９８
２”はシリアルナンバー情報“０００９０１−００１０
００”の条件に一致するため、外部機能ブロック５を有
効にする情報に従って、制御回路３２はフラッシュメモ
リ３１を“０”から“１”に書き替える。これにより、
外部機能ブロック５を有効にすることができる。
２”はシリアルナンバー情報“０００９０１−００１０
００”の条件に一致するため、外部機能ブロック５を有
効にする情報に従って、制御回路３２はフラッシュメモ
リ３１を“０”から“１”に書き替える。これにより、
外部機能ブロック５を有効にすることができる。
【００８５】このことにより、半導体集積回路３８の生
産の後に、外部機能ブロック５を有効にすることができ
るため、メーカは汎用的に複数の外部機能ブロックを内
蔵した状態で半導体集積回路を製造しておき、その後
で、ユーザが必要とする外部機能ブロックのみを有効な
状態に設定することができる。
産の後に、外部機能ブロック５を有効にすることができ
るため、メーカは汎用的に複数の外部機能ブロックを内
蔵した状態で半導体集積回路を製造しておき、その後
で、ユーザが必要とする外部機能ブロックのみを有効な
状態に設定することができる。
【００８６】有効化プログラムについては、メーカがそ
れぞれのユーザに対して発行し、マスターサーバー４２
で管理する。すなわち、販売後に、出荷先のユーザ情報
と、数量、有効化した外部機能ブロックを記録すること
により、メーカ側でロイヤリティを管理できる。したが
って、メーカにとって汎用で大量生産可能でありなが
ら、ユーザにとって未使用である外部機能ブロックのロ
イヤリティは支払わずに済ませることが可能となる。
れぞれのユーザに対して発行し、マスターサーバー４２
で管理する。すなわち、販売後に、出荷先のユーザ情報
と、数量、有効化した外部機能ブロックを記録すること
により、メーカ側でロイヤリティを管理できる。したが
って、メーカにとって汎用で大量生産可能でありなが
ら、ユーザにとって未使用である外部機能ブロックのロ
イヤリティは支払わずに済ませることが可能となる。
【００８７】本発明では、機能ブロックを設計する機能
ブロックプロバイダ、機能ブロックを用いて半導体集積
回路を設計するシリコンベンダー、半導体集積回路のユ
ーザそれぞれにメリットがある。例えば、機能ブロック
プロバイダのＡ社、Ｂ社、Ｃ社から提供されたそれぞれ
機能ブロックＡ、機能ブロックＢ、機能ブロックＣを内
蔵した半導体集積回路を作ることで、シリコンベンダー
は汎用性の高い半導体集積回路を開発でき、開発人員の
大幅な削減が可能となる。
ブロックプロバイダ、機能ブロックを用いて半導体集積
回路を設計するシリコンベンダー、半導体集積回路のユ
ーザそれぞれにメリットがある。例えば、機能ブロック
プロバイダのＡ社、Ｂ社、Ｃ社から提供されたそれぞれ
機能ブロックＡ、機能ブロックＢ、機能ブロックＣを内
蔵した半導体集積回路を作ることで、シリコンベンダー
は汎用性の高い半導体集積回路を開発でき、開発人員の
大幅な削減が可能となる。
【００８８】すなわち、機能ブロックＡ、機能ブロック
Ｂを内蔵した半導体集積回路を求めるユーザＵ１と、機
能ブロックＢ、機能ブロックＣを内蔵した半導体集積回
路を求めるユーザＵ２とがいる場合、従来の開発リソー
スでは、互いに別個の仕様の半導体集積回路しかできな
かったものが、本発明では両方の要求を満たす半導体集
積回路を開発できることになり、シリコンベンダーに収
益増をもたらす。そして、いずれのユーザにとっても、
ビジネスチャンスを得ることができる。
Ｂを内蔵した半導体集積回路を求めるユーザＵ１と、機
能ブロックＢ、機能ブロックＣを内蔵した半導体集積回
路を求めるユーザＵ２とがいる場合、従来の開発リソー
スでは、互いに別個の仕様の半導体集積回路しかできな
かったものが、本発明では両方の要求を満たす半導体集
積回路を開発できることになり、シリコンベンダーに収
益増をもたらす。そして、いずれのユーザにとっても、
ビジネスチャンスを得ることができる。
【００８９】また、機能ブロックプロバイダにおいて
は、従来であればユーザＵ１に対する機能ブロックＡ、
機能ブロックＢにロイヤリティが支払われるだけであっ
たが、本発明によれば、加えてユーザＵ２に対する機能
ブロックＢ、機能ブロックＣにもロイヤリティが支払わ
れることになり、その実用的効果はきわめて大きい。
は、従来であればユーザＵ１に対する機能ブロックＡ、
機能ブロックＢにロイヤリティが支払われるだけであっ
たが、本発明によれば、加えてユーザＵ２に対する機能
ブロックＢ、機能ブロックＣにもロイヤリティが支払わ
れることになり、その実用的効果はきわめて大きい。
【００９０】
【発明の効果】以上説明したように、本発明によれば、
必要があると想定される１または複数の外部機能ブロッ
クを内蔵する状態で半導体集積回路を製造し、ユーザが
必要とする外部機能ブロックについては、切替手段と有
効無効化手段により必要に応じて外部機能ブロックを有
効にしたり無効にする。このことにより、ユーザごとの
様々なニーズに対して、幅広い汎用性をもたせることが
できる。有効とした外部機能ブロックの分のロイヤリテ
ィを該当のユーザに課すればよい。結果として、半導体
集積回路の汎用性の向上とロイヤリティの支払いの最適
化とをともに満足することができる。
必要があると想定される１または複数の外部機能ブロッ
クを内蔵する状態で半導体集積回路を製造し、ユーザが
必要とする外部機能ブロックについては、切替手段と有
効無効化手段により必要に応じて外部機能ブロックを有
効にしたり無効にする。このことにより、ユーザごとの
様々なニーズに対して、幅広い汎用性をもたせることが
できる。有効とした外部機能ブロックの分のロイヤリテ
ィを該当のユーザに課すればよい。結果として、半導体
集積回路の汎用性の向上とロイヤリティの支払いの最適
化とをともに満足することができる。
【００９１】また、外部機能ブロックを有効化するため
の情報を暗号化処理することにより、使用許可を取得し
ていない者の不正使用を防止することが可能となり、セ
キュリティを確保することができる。
の情報を暗号化処理することにより、使用許可を取得し
ていない者の不正使用を防止することが可能となり、セ
キュリティを確保することができる。
【００９２】また、外部機能ブロックを有効化するため
の情報を通信手段を介して取得するように構成すること
により、多様なユーザに対する遠隔的で一元的なロイヤ
リティの管理を行うことができる。そして、遠方のマス
ターサーバーからのダウンロードも可能となる。
の情報を通信手段を介して取得するように構成すること
により、多様なユーザに対する遠隔的で一元的なロイヤ
リティの管理を行うことができる。そして、遠方のマス
ターサーバーからのダウンロードも可能となる。
【図１】 本発明の実施の形態１の半導体集積回路（シ
ステムＬＳＩ）の構成を示すブロック図
ステムＬＳＩ）の構成を示すブロック図
【図２】 本発明の実施の形態２の半導体集積回路（シ
ステムＬＳＩ）における外部機能ブロックの構成を示す
ブロック図
ステムＬＳＩ）における外部機能ブロックの構成を示す
ブロック図
【図３】 本発明の実施の形態３の半導体集積回路（シ
ステムＬＳＩ）の構成を示すブロック図
ステムＬＳＩ）の構成を示すブロック図
【図４】 本発明の実施の形態３における暗号解読回路
の構成を示すブロック図
の構成を示すブロック図
【図５】 本発明の実施の形態３における暗号解除プロ
グラムの説明図
グラムの説明図
【図６】 本発明の実施の形態４における暗号解除プロ
グラムの説明図
グラムの説明図
【図７】 本発明の実施の形態５の半導体集積回路（シ
ステムＬＳＩ）の構成を示すブロック図
ステムＬＳＩ）の構成を示すブロック図
【図８】 従来の技術の半導体集積回路の構成を示すブ
ロック図
ロック図
５，６，７９ 外部機能ブロック ７，１５，３８ 半導体集積回路（システムＬＳＩ） ８ 不揮発性メモリ １０ メモリ １１，３３ ＣＰＵ １２ 暗号解読回路 １３ レジスタ １４，３４ バス ３１ フラッシュメモリ ３２ 制御回路 ３５ メモリ ３６ 記憶装置 ３７ 通信回路 ４１，４３ 専用端末 ４２ マスターサーバー ７７ フリップフロップ １２１，１２２，１２３，１２４，１２５ シフトレジ
スタ １２６，１２７，１２８，１２９，１３０ 比較器
スタ １２６，１２７，１２８，１２９，１３０ 比較器
Claims (21)
- 【請求項１】 １または複数の外部機能ブロックと、 前記外部機能ブロックを無効にするか有効にするかの論
理内容を有する切替手段と、 前記切替手段の論理内容に従って前記外部機能ブロック
を無効または有効にする有効無効化手段とを含む半導体
集積回路。 - 【請求項２】 前記切替手段は、前記外部機能ブロック
を無効にするか有効にするかの論理内容が記憶されてい
るメモリを含む請求項１に記載の半導体集積回路。 - 【請求項３】 前記メモリが不揮発性メモリである請求
項２に記載の半導体集積回路。 - 【請求項４】 前記切替手段は、前記外部機能ブロック
を無効にするか有効にするかの論理内容に対応する状態
に設定されるヒューズである請求項１に記載の半導体集
積回路。 - 【請求項５】 前記切替手段は、マスクによって前記外
部機能ブロックを無効にするか有効にするかの論理内容
を設定可能なマスクオプションで構成されている請求項
１に記載の半導体集積回路。 - 【請求項６】 前記切替手段は、 暗号解除プログラムを記憶するメモリと、 前記暗号解除プログラムを実行する演算処理装置と、 前記演算処理装置による前記暗号解除プログラムの実行
に伴って暗号解読を行う暗号解読手段と、 前記暗号解読手段による暗号解読結果を前記論理内容と
して保持するとともに前記有効無効化手段に出力するレ
ジスタとを含む請求項１に記載の半導体集積回路。 - 【請求項７】 前記暗号解除プログラムを記憶するメモ
リがマスクＲＯＭである請求項６に記載の半導体集積回
路。 - 【請求項８】 前記暗号解除プログラムを記憶するメモ
リが不揮発性メモリである請求項６に記載の半導体集積
回路。 - 【請求項９】 前記暗号解読手段は、 前記演算処理装置から送られてくる値を格納するレジス
タの値と基準の値とを比較する比較器と、 前記比較器による比較結果が一致するときに前記論理内
容を出力する前記レジスタに対してセット信号を出力す
るＡＮＤゲートを含む請求項６から請求項８までのいず
れかに記載の半導体集積回路。 - 【請求項１０】 前記レジスタは、シフトレジスタであ
る請求項９に記載の半導体集積回路。 - 【請求項１１】 前記暗号解除プログラムは、前記外部
機能ブロックを有効とする暗号解除のためのプログラム
に加えて、その暗号解除には無関係な冗長なプログラム
を含んだ構造に構成されている請求項６から請求項１０
までのいずれかに記載の半導体集積回路。 - 【請求項１２】 前記暗号解除プログラムは、前記外部
機能ブロックを有効とする暗号解除のためのプログラム
において、そのプログラムの一部が論理的に複数のステ
ップに分解された構造に構成されている請求項６から請
求項１０までのいずれかに記載の半導体集積回路。 - 【請求項１３】 前記演算処理装置は、前記暗号解除プ
ログラムの実行により前記レジスタに対して送出する暗
号解除のための値を生成する請求項９から請求項１２ま
でのいずれかに記載の半導体集積回路。 - 【請求項１４】 前記レジスタは、シフトレジスタであ
る請求項１３に記載の半導体集積回路。 - 【請求項１５】 前記切替手段は、 当該半導体集積回路を特定する識別情報を記憶する識別
情報記憶手段と、 専用端末から前記外部機能ブロックを有効にする有効化
プログラムを受信する通信手段と、 前記通信手段が受信した前記有効化プログラムを格納す
るメモリと、 前記識別情報記憶手段に記憶されている識別情報が前記
メモリの有効化プログラムに含まれる識別情報の少なく
とも一部に一致するときに、前記有効化プログラムに基
づいて前記外部機能ブロックを有効化する前記論理内容
を生成し、不一致のときには前記外部機能ブロックを無
効化する論理内容を生成する制御手段とを含む請求項１
に記載の半導体集積回路。 - 【請求項１６】 前記有効無効化手段は、前記切替手段
からの論理内容が前記外部機能ブロックを無効にするも
のであるとき、前記外部機能ブロックに対する入出力を
無効化する論理回路を含む請求項１から請求項１５まで
のいずれかに記載の半導体集積回路。 - 【請求項１７】 前記論理回路は、前記論理内容と入力
信号との論理積をとって前記外部機能ブロックに入力す
るＡＮＤゲートを含む請求項１６に記載の半導体集積回
路。 - 【請求項１８】 前記論理回路は、前記論理内容と前記
外部機能ブロックの出力との論理積をとって出力信号と
するＡＮＤゲートを含む請求項１６記載の半導体集積回
路。 - 【請求項１９】 前記有効無効化手段は、前記外部機能
ブロックの入力と出力との間にリセット端子付きのラッ
チ手段を介在させたものであり、前記ラッチ手段のリセ
ット端子に対して恒常的にリセット信号を印加して、前
記外部機能ブロックへの入力が変化しても前記外部機能
ブロックの出力を不変化することにより前記外部機能ブ
ロックを無効化するように構成されている請求項１から
請求項１５でのいずれかに記載の半導体集積回路。 - 【請求項２０】 前記外部機能ブロックは、前記有効化
プログラムが前記外部機能ブロックを有効にするときに
ＯＮとなり、前記外部機能ブロックを無効にするときに
ＯＦＦとなる電源用のスイッチを備えている請求項１か
ら請求項１９でのいずれかに記載の半導体集積回路。 - 【請求項２１】 前記外部機能ブロックは、ロイヤリテ
ィを必要とするものである請求項１から請求項２０まで
のいずれかに記載の半導体集積回路。
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| JP2002015594A JP3516162B2 (ja) | 2001-01-24 | 2002-01-24 | 半導体集積回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP2001015555 | 2001-01-24 | ||
| JP2002015594A JP3516162B2 (ja) | 2001-01-24 | 2002-01-24 | 半導体集積回路 |
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|---|---|
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|---|---|---|---|
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|---|---|---|---|
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2003
- 2003-07-01 US US10/609,609 patent/US7257715B2/en not_active Expired - Fee Related
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