JP2002261430A - Wiring pattern for matching - Google Patents

Wiring pattern for matching

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JP2002261430A
JP2002261430A JP2001053498A JP2001053498A JP2002261430A JP 2002261430 A JP2002261430 A JP 2002261430A JP 2001053498 A JP2001053498 A JP 2001053498A JP 2001053498 A JP2001053498 A JP 2001053498A JP 2002261430 A JP2002261430 A JP 2002261430A
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JP
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pad
wiring
wiring pattern
matching
resistor
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JP2001053498A
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Akihito Nagamatsu
昭仁 永松
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To reduce the capacitance portion of a pad formed on an interconnection. SOLUTION: In the wiring pattern for matching, the pad 36 to which a chip component 8 is attached in a part is formed in the interconnection 35 on a wiring board 34, a deficient part 50 is formed in the pad 36, the area of the chip component 8 and that of the pad 36 are reduced, and the capacitance portion generated in the pad 36 is reduced.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、配線の容量成分を
減じることが可能なマッチング用配線パターンに関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a matching wiring pattern capable of reducing a capacitance component of a wiring.

【0002】[0002]

【従来の技術】現在のCATVアンプモジュールにおい
ては帰還回路部の配線容量は少ない方がよく、大きいと
高周波側の入出力リターンロスが75Ωから大きくずれ
てしまう。
2. Description of the Related Art In a current CATV amplifier module, the smaller the wiring capacitance of the feedback circuit, the better. If it is large, the input / output return loss on the high frequency side is greatly deviated from 75Ω.

【0003】図5は一般のCATVアンプモジュールの
ブロック図である。入力端子1に入力トランス2が接続
されており、前記入力トランス2には上側前段増幅回路
3aと下側前段増幅回路3bが接続されている。前記上
側前段増幅回路3aには上側後段増幅回路4aが接続さ
れ、また下側前段増幅回路3bには下側後段増幅回路4
bが接続されている。さらに上側後段増幅回路4aおよ
び下側後段増幅回路4bの出力側は出力トランス5を介
して出力端子6に接続されている。
FIG. 5 is a block diagram of a general CATV amplifier module. An input transformer 2 is connected to an input terminal 1, and an upper front-stage amplifier circuit 3a and a lower front-stage amplifier circuit 3b are connected to the input transformer 2. An upper rear-stage amplifier 4a is connected to the upper front-stage amplifier 3a, and a lower rear-stage amplifier 4a is connected to the lower front-stage amplifier 3b.
b is connected. Further, the output sides of the upper rear-stage amplifier circuit 4a and the lower rear-stage amplifier circuit 4b are connected to an output terminal 6 via an output transformer 5.

【0004】前記各増幅回路はMESFETと抵抗およ
びコンデンサ等で構成されている。例えば下側前段増幅
回路3bはMESFET7と抵抗8、抵抗9および抵抗
10およびコンデンサ11より構成される。前記MES
FET7のゲート電極は入力トランス2に接続され、ま
た抵抗8と抵抗9およびコンデンサ11はMESFET
7のゲートとドレイン間に接続され帰還回路を成してい
る。
Each of the amplifying circuits includes a MESFET, a resistor, a capacitor, and the like. For example, the lower preamplifier circuit 3b includes a MESFET 7, a resistor 8, a resistor 9, a resistor 10, and a capacitor 11. The MES
The gate electrode of the FET 7 is connected to the input transformer 2, and the resistors 8 and 9 and the capacitor 11 are MESFETs.
7 is connected between the gate and drain to form a feedback circuit.

【0005】前記CATVアンプはセラミック配線基板
上に配線パターンを施し、その配線パターンにMESF
ETと抵抗およびコンデンサ等のチップ部品を載せハン
ダ付けするハイブリッドモジュール方式が採用されてい
る。
In the CATV amplifier, a wiring pattern is formed on a ceramic wiring board, and a MESF
A hybrid module system in which chip components such as an ET and a resistor and a capacitor are mounted and soldered is adopted.

【0006】図6は前記下側前段増幅回路3b部分のセ
ラミック配線基板14に配線パターンを施した配線パタ
ーン図である。前記セラミック配線基板14に形成した
配線15の一部を膨らませてパッド16となし、又配線
17の先端を膨らませパッド18を形成し、前記パッド
16とパッド18にはチップ部品である前記抵抗8の電
極部分が乗せられてハンダ付けされている。
FIG. 6 is a wiring pattern diagram in which a wiring pattern is formed on the ceramic wiring substrate 14 in the lower preamplifier circuit 3b. A part of the wiring 15 formed on the ceramic wiring board 14 is expanded to form a pad 16, and a tip of the wiring 17 is expanded to form a pad 18. The pad 16 and the pad 18 are provided with the resistor 8 which is a chip component. The electrode portion is placed and soldered.

【0007】同様にして前記配線17の前記と異なる端
部を膨らませてパッド19を形成し、配線20の端部に
パッド21およびパッド22を形成している。前記パッ
ド19とパッド21上にはチップ部品である抵抗9の電
極部分が置かれハンダ付けされている。
Similarly, a pad 19 is formed by expanding an end of the wiring 17 different from the above, and a pad 21 and a pad 22 are formed at an end of the wiring 20. The electrode portion of the resistor 9 as a chip component is placed on the pad 19 and the pad 21 and soldered.

【0008】また、前記パッド22と前記セラミック配
線基板14に形成した配線23の一部を膨らませたパッ
ド24にはチップ部品であるコンデンサ11の電極が置
かれハンダ付けされている。
The electrodes of the capacitor 11, which is a chip component, are placed and soldered on the pads 22 and the pads 24 on which a part of the wiring 23 formed on the ceramic wiring board 14 is expanded.

【0009】尚、パッド25にはチップ状に作られたM
ESFET7が取付けられており、またセラミック配線
基板14に形成した配線26の一部を膨らませたパッド
27とパッド28には前記セラミック配線基板14に形
成された抵抗10の電極部分が接合されている。
The pad 25 has a chip-shaped M
The ESFET 7 is attached, and an electrode portion of the resistor 10 formed on the ceramic wiring board 14 is joined to a pad 27 and a pad 28 in which a part of a wiring 26 formed on the ceramic wiring board 14 is expanded.

【0010】図7は前記パッド16およびパッド18の
拡大した平面図で、パッドは前記チップ部品の電極に合
わせ膨らませて長方形をなしており、他のパッドも同様
に長方形をなしている。また前記配線は必要に応じて接
続されている。前記セラミック配線基板14は各信号を
加えあるいは取出すための端子(図示せず)、さらに電
源端子(図示せず)が設けられると共に、放熱体上に取
付けられている。
FIG. 7 is an enlarged plan view of the pad 16 and the pad 18. The pad is expanded in accordance with the electrode of the chip component to form a rectangle, and the other pads are also rectangular. The wiring is connected as necessary. The ceramic wiring board 14 is provided with a terminal (not shown) for adding or taking out each signal, a power supply terminal (not shown), and is mounted on a radiator.

【0011】[0011]

【発明が解決しようとする課題】前記CATVアンプモ
ジュール等の回路を構成する回路素子である抵抗および
コンデンサ等のチップ部品は配線に形成したパッドに置
かれハンダ付けされる。前記パッドはチップ部品の電極
に合わせ長方形に膨らませているのでCATVアンプ等
のように処理する信号が高周波になるにつれて前記パッ
ド部分に容量成分を持つようになり、低周波では現れな
かった特性の劣化等の悪影響を及ぼすことがある。
Chip components such as resistors and capacitors, which are circuit elements constituting a circuit such as the CATV amplifier module, are placed on pads formed on wiring and soldered. Since the pad expands in a rectangular shape in accordance with the electrode of the chip component, as the signal to be processed, such as a CATV amplifier, becomes higher in frequency, the pad portion has a capacitive component as the frequency increases, and the characteristic deterioration that did not appear at low frequency Etc. may be adversely affected.

【0012】[0012]

【課題を解決するための手段】本発明は配線基板の配線
の一部にチップ部品を取付けるパッドを形成し、前記パ
ッドに欠損部を設け、パッドの接触面積を減少し、前記
パッドに生じる容量成分を減少させたマッチング用配線
パターンを提供する。
According to the present invention, a pad for mounting a chip component is formed on a part of a wiring of a wiring board, a defective portion is provided in the pad, a contact area of the pad is reduced, and a capacitance generated in the pad is reduced. Provided is a matching wiring pattern with reduced components.

【0013】また前記パッドに窪みを形成し欠損部とし
たマッチング用配線パターンあるいは前記パッドは中を
欠損部としドーナツ状に形成したマッチング用配線パタ
ーンを提供するものである。さらに前記パッドの欠損部
を複数個形成したマッチング用配線パターンを提供する
ものである。
[0013] Further, the present invention provides a matching wiring pattern in which a recess is formed in the pad to form a missing portion, or a matching doping pattern in which the pad is formed in a donut shape with the inside being a missing portion. It is another object of the present invention to provide a matching wiring pattern in which a plurality of defective portions of the pad are formed.

【0014】[0014]

【発明の実施の形態】本発明のマッチング用配線パター
ンを図1から図5に従って説明する。尚従来と同一構成
部分は同一番号を付す。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A matching wiring pattern according to the present invention will be described with reference to FIGS. Note that the same components as those in the related art are denoted by the same reference numerals.

【0015】図5はCATVアンプモジュールの一実施
例を示すブロック図である。前述したように、入力端子
1に入力トランス2の一次巻線が接続されており、前記
入力トランス2の二次巻線には上側前段増幅回路3aと
下側前段増幅回路3bが接続されている。前記上側前段
増幅回路3aには上側後段増幅回路4aが接続され、また
下側前段増幅回路3bには下側後段増幅回路4bが接続
されている。さらに上側後段増幅回路4aおよび下側後
段増幅回路4bの出力側は出力トランス5を介して出力
端子6に接続されている。
FIG. 5 is a block diagram showing one embodiment of the CATV amplifier module. As described above, the primary winding of the input transformer 2 is connected to the input terminal 1, and the upper preamplifier circuit 3 a and the lower preamplifier circuit 3 b are connected to the secondary winding of the input transformer 2. . An upper rear amplifier circuit 4a is connected to the upper front amplifier circuit 3a, and a lower rear amplifier circuit 4b is connected to the lower front amplifier circuit 3b. Further, the output sides of the upper rear-stage amplifier circuit 4a and the lower rear-stage amplifier circuit 4b are connected to an output terminal 6 via an output transformer 5.

【0016】前記各増幅回路はMESFETと抵抗およ
びコンデンサ等で構成されている。例えば下側前段増幅
回路3bはMESFET7と抵抗8、抵抗9および抵抗
10およびコンデンサ11より構成される。前記MES
FET7のゲート電極は入力トランス2に接続され、ま
た抵抗8と抵抗9およびコンデンサ11はMESFET
7のゲートとドレイン間に接続され帰還回路となしてい
る。
Each of the amplifying circuits includes a MESFET, a resistor, a capacitor, and the like. For example, the lower preamplifier circuit 3b includes a MESFET 7, a resistor 8, a resistor 9, a resistor 10, and a capacitor 11. The MES
The gate electrode of the FET 7 is connected to the input transformer 2, and the resistors 8 and 9 and the capacitor 11 are MESFETs.
7 is connected between the gate and drain to form a feedback circuit.

【0017】前記CATVアンプモジュールはセラミッ
ク配線基板上に配線パターンを施し、その配線パターン
にMESFETと抵抗およびコンデンサ等のチップ部品
を載せハンダ付けするハイブリットモジュール方式が採
用されている。
The CATV amplifier module employs a hybrid module system in which a wiring pattern is formed on a ceramic wiring substrate, and MESFETs and chip components such as resistors and capacitors are mounted on the wiring pattern and soldered.

【0018】図1は前記下側前段増幅回路3b部分のセ
ラミック配線基板34に配線パターンを施した配線パタ
ーン図である。前記セラミック基板34に形成した配線
35の一部をチップ部品の電極に合わせ長方形に膨らま
せてパッド36となし、又配線37の先端を長方形に膨
らませパッド38を形成する。そして前記パッド36と
パッド38にはチップ部品である前記抵抗8の電極部分
が置かれてハンダ付けされている。
FIG. 1 is a wiring pattern diagram in which a wiring pattern is formed on the ceramic wiring board 34 in the lower preamplifier circuit 3b. A part of the wiring 35 formed on the ceramic substrate 34 is swelled in a rectangular shape according to the electrode of the chip component to form a pad 36, and the tip of the wiring 37 is swelled in a rectangular shape to form a pad 38. The electrode portion of the resistor 8 as a chip component is placed on the pad 36 and the pad 38 and soldered.

【0019】同様にして前記配線37の前記と異なる端
部を長方形に膨らませてパッド39を形成し、配線40
の端部にパッド41およびパッド42を形成している。
前記パッド39とパッド41上にはチップ部品である抵
抗9の電極部分が置かれハンダ付けされている。
Similarly, a pad 39 is formed by swelling a different end of the wiring 37 into a rectangular shape.
Pads 41 and pads 42 are formed at the ends of the.
The electrode portions of the resistor 9 as a chip component are placed on the pads 39 and 41 and soldered.

【0020】また、前記パッド42と前記セラミック配
線基板34に形成した配線43の一部を長方形に膨らま
せたパッド44にはチップ部品であるコンデンサ11の
電極が置かれハンダ付けされている。
The electrodes of the capacitor 11, which is a chip component, are placed and soldered on the pad 44, which is a part of the pad 42 and the wiring 43 formed on the ceramic wiring board 34, which are expanded in a rectangular shape.

【0021】尚、パッド45にはチップ状に作られたM
ESFET7が取付けられており、またセラミック配線
基板34に形成した配線46の一部を長方形に膨らませ
たパッド47とパッド48には前記セラミック配線基板
34に形成された抵抗10の電極部分が接合されてい
る。
The pad 45 has a chip-shaped M
The ESFET 7 is mounted, and an electrode portion of the resistor 10 formed on the ceramic wiring board 34 is joined to a pad 47 and a pad 48 in which a part of a wiring 46 formed on the ceramic wiring board 34 is expanded in a rectangular shape. I have.

【0022】図2は前記パッド36およびパッド38の
拡大した平面図で、パッド36およびパッド38は前述
したように長方形をなしている。前記パッド36および
パッド38のチップ部品である抵抗8の電極が置かれる
部分に窪ませて欠損部50および欠損部51を形成して
いる。
FIG. 2 is an enlarged plan view of the pad 36 and the pad 38. The pad 36 and the pad 38 are rectangular as described above. Defective portions 50 and 51 are formed by recessing portions of the pads 36 and 38 where the electrodes of the resistor 8 as chip components are placed.

【0023】前記パッド36およびパッド38の抵抗8
の電極が置かれる部分に窪ませて欠損部50および欠損
部51を形成することにより、パッド36およびパッド
38の面積を減らし、前記パッド36およびパッド38
の容量成分を減少させている。
The resistance 8 of the pad 36 and the pad 38
By forming a deficient portion 50 and a deficient portion 51 by depressing in a portion where the electrode is placed, the area of the pad 36 and the pad 38 is reduced, and the pad 36 and the pad 38 are reduced.
Has been reduced.

【0024】図3は本発明のマッチング用パターンの他
の実施例である。前記パッド36およびパッド38の抵
抗8の電極が置かれる部分の複数個所を窪ませて複数個
の欠損部52、53および欠損部54、55を形成する
ことにより、パッド36および電極とパッド38との接
触面積を減らし、前記パッド36およびとパッド38の
容量成分を減少させている。
FIG. 3 shows another embodiment of the matching pattern of the present invention. By forming a plurality of defective portions 52, 53 and defective portions 54, 55 by recessing a plurality of portions of the pad 36 and the pad 38 where the electrode of the resistor 8 is placed, the pad 36, the electrode, the pad 38 Is reduced, and the capacitance components of the pad 36 and the pad 38 are reduced.

【0025】図4も本発明のマッチング用パターンの実
施例である。前記パッド36およびパッド38の内を刳
り貫いて欠損部56および欠損部57を形成し、前記パ
ッド36およびパッド38をドーナツ状となしている。
パッド36およびパッド38をドーナツ状となすことに
より、パッド36およびパッド38との接触面積を減ら
し、前記同様にパッド36およびパッド38間の容量成
分を減少させている。
FIG. 4 also shows an embodiment of the matching pattern of the present invention. The missing portions 56 and 57 are formed by hollowing out the insides of the pads 36 and 38, and the pads 36 and 38 are formed in a donut shape.
By forming the pad 36 and the pad 38 in a donut shape, the contact area between the pad 36 and the pad 38 is reduced, and the capacitance component between the pad 36 and the pad 38 is reduced as described above.

【0026】前記パッド36およびパッド38以外の他
のパッド39、パッド41、パッド42およびパッド4
4等も同様に長方形をなしており、前記パッド36およ
びパッド38と同様にチップ部品の電極が載置される部
分に窪ませる等して欠損部を形成している。
Pads 39, 41, 42 and 4 other than the pads 36 and 38
Similarly, the pads 4 and the like have a rectangular shape, and similarly to the pads 36 and the pads 38, the deficient portions are formed by, for example, recessing the portions where the electrodes of the chip components are mounted.

【0027】また前記配線は必要に応じて接続されてい
る。前記セラミック配線基板34は各信号を加えあるい
は取出すための端子(図示せず)、さらに電源端子(図
示せず)が設けられると共に、放熱体上に取付けられて
いる。
The wires are connected as necessary. The ceramic wiring board 34 is provided with terminals (not shown) for adding or taking out signals, a power supply terminal (not shown), and is mounted on a radiator.

【0028】[0028]

【発明の効果】本発明のマッチング用配線パターンは配
線基板の配線に一部にチップ部品を取付けるパッドを形
成し、前記パッドに欠損部を設け、パッドの面積を減少
し、前記パッドに生じる容量成分を減少できる。従って
CATVアンプモジュール等の帰還回路部分の高周波側
での配線容量は減少し、高周波側の入出力リターンロス
のずれを少なくでき、高周波帯域での特性劣化を抑える
ことができる。
According to the wiring pattern for matching of the present invention, a pad for attaching a chip component is formed in a part of the wiring of the wiring board, a defective portion is provided in the pad, the area of the pad is reduced, and the capacitance generated in the pad is reduced. Ingredients can be reduced. Therefore, the wiring capacitance on the high frequency side of the feedback circuit portion such as the CATV amplifier module is reduced, the deviation of the input / output return loss on the high frequency side can be reduced, and the characteristic deterioration in the high frequency band can be suppressed.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明のマッチング用配線パターンの実施例を
示す平面図である。
FIG. 1 is a plan view showing an embodiment of a matching wiring pattern of the present invention.

【図2】本発明のマッチング用配線パターンの実施例を
示す一部分を拡大した平面図である。
FIG. 2 is a partially enlarged plan view showing an embodiment of a matching wiring pattern of the present invention.

【図3】本発明のマッチング用配線パターンの実施例を
示す一部分を拡大した他の平面図である。
FIG. 3 is another enlarged plan view showing a part of the embodiment of the matching wiring pattern of the present invention.

【図4】同じく本発明のマッチング用配線パターンの実
施例を示す一部分を拡大した他の平面図である。
FIG. 4 is another partially enlarged plan view showing an embodiment of the matching wiring pattern of the present invention.

【図5】本発明及び従来のマッチング用配線パターンを
説明するために用いられたCATVアンプモジュールの
ブロック図である。
FIG. 5 is a block diagram of a CATV amplifier module used to explain the present invention and a conventional wiring pattern for matching.

【図6】従来のマッチング用配線パターンの実施例を示
す平面図である。
FIG. 6 is a plan view showing an example of a conventional matching wiring pattern.

【図7】従来のマッチング用配線パターンの実施例を示
す一部分を拡大した平面図である。
FIG. 7 is a partially enlarged plan view showing an embodiment of a conventional matching wiring pattern.

【符号の説明】[Explanation of symbols]

8 抵抗 9 抵抗 10 プリント抵抗 11 抵抗 34 セラミック配線基板 35 配線 36 パッド 37 配線 38 パッド 50 欠損部 51 欠損部 52 欠損部 53 欠損部 54 欠損部 55 欠損部 Reference Signs List 8 resistance 9 resistance 10 print resistance 11 resistance 34 ceramic wiring board 35 wiring 36 pad 37 wiring 38 pad 50 defective part 51 defective part 52 defective part 53 defective part 54 defective part 55 defective part

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4E351 AA00 BB01 BB29 BB41 DD01 GG06 5E319 AA03 AB06 AC12 BB01 CC22 GG20 5E336 AA04 BB00 BC34 CC33 CC43 CC51 EE01 GG11 5E338 AA00 BB75 CC01 CD33 EE11 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 4E351 AA00 BB01 BB29 BB41 DD01 GG06 5E319 AA03 AB06 AC12 BB01 CC22 GG20 5E336 AA04 BB00 BC34 CC33 CC43 CC51 EE01 GG11 5E338 AA00 BB75 CC01 CD33 EE11

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 配線基板の配線の一部を膨らませチップ
部品を取付けるパッドを形成し、 前記パッドに欠損部を設け、パッドに生じる容量成分を
減少させたことを特徴とするマッチング用配線パター
ン。
1. A matching wiring pattern, wherein a part of wiring of a wiring board is expanded to form a pad for mounting a chip component, and a defective portion is provided in the pad to reduce a capacitance component generated in the pad.
【請求項2】 前記パッドに窪みを形成し欠損部とした
ことを特徴とする請求項1記載のマッチング用配線パタ
ーン。
2. The matching wiring pattern according to claim 1, wherein a recess is formed in the pad to form a defective portion.
【請求項3】 前記パッドの中に欠損部を形成しドーナ
ツ状に形成したことを特徴とする請求項1記載のマッチ
ング用配線パターン。
3. The matching wiring pattern according to claim 1, wherein a deficient portion is formed in the pad to form a donut.
【請求項4】 前記パッドの欠損部を複数個形成したこ
とを特徴とする請求項1記載のマッチング用配線パター
ン。
4. The matching wiring pattern according to claim 1, wherein a plurality of defective portions of said pad are formed.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006228997A (en) * 2005-02-18 2006-08-31 Fujitsu Ltd Printed circuit board
US9099630B2 (en) 2013-02-05 2015-08-04 Samsung Electronics Co., Ltd. Electronic apparatus

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