JP2002252172A

JP2002252172A - 薄膜トランジスタ装置およびその製造方法

Info

Publication number: JP2002252172A
Application number: JP2001047544A
Authority: JP
Inventors: Nobuyuki Sugii; 信之杉井; Shinya Yamaguchi; 伸也山口; Narimoto Boku; 成基朴
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-02-23
Filing date: 2001-02-23
Publication date: 2002-09-06

Abstract

(57)【要約】【課題】電気特性の優れた多結晶ＴＦＴを提供する。【解決手段】多結晶膜３を堆積させる工程、堆積した多
結晶膜のうち所望の位置４のみを残すようにエッチング
する工程、残された部分的な多結晶膜の中で所望の結晶
方位の結晶粒５だけを、しかも所望の結晶面（ファセッ
ト）６を出した状態になるように異方性エッチングする
工程、さらに、こうして得られた結晶核の上に膜を堆積
し結晶化させる工程を用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置、表示装
置およびその製造方法に関し、特に薄膜トランジスタを
含む半導体装置、表示装置に関する。

【０００２】

【従来の技術】主として液晶表示装置に用いられてき
た、薄膜トランジスタ（ＴＦＴ）は、表示密度の上昇に
伴い非晶質シリコンＴＦＴから多結晶シリコンＴＦＴへ
と変わりつつある。さらに、液晶表示素子に用いるパネ
ル状のＴＦＴは単に画像素子の駆動に用いるだけでな
く、表示素子周辺回路にも用いて一つの基板上に一体化
させる傾向にある。しかしながら、周辺回路の小型高密
度化および高速化を図るためには、ＴＦＴの活性領域に
用いる材料物性（移動度など）を向上させる必要があ
る。また、この種のＴＦＴは低融点のガラスを基板に用
いることが低コスト化の点で望ましいため、ＴＦＴ製造
プロセスは可能な限り低温化する必要がある。従来よ
り、ＴＦＴ用の多結晶シリコン薄膜製造工程にはレーザ
ーアニールと称する、レーザーによる瞬間的溶融固化法
を用いて基板温度を低く抑える手法が主流であった。し
かしながら、従来のレーザーアニールは結晶粒径の均一
性、結晶粒の方位制御、さらに表面平坦性の維持という
点ではなはだ不十分なものであった。一方で、レーザア
ニールに限らず通常の熱処理によっても低温での結晶化
を行うことを目的として、溶融温度あるいは結晶成長温
度を低くするためにシリコンより融点の低いシリコンゲ
ルマニウムあるいはゲルマニウムを用いる方法が検討さ
れてきた。特開昭６３−８６７６１号公報，特開平４−
２６７３２４号公報，特開平９−８２６３９号公報など
には、始めに低融点のシリコンゲルマニウムを結晶化さ
せ、しかる後にこれを種として、シリコンを結晶化させ
る方法が開示されている。

【０００３】

【発明が解決しようとする課題】しかしながら、本発明
者らがシリコンゲルマニウムの結晶化温度、結晶化速
度、多結晶シリコンゲルマニウムの微細結晶構造を詳細
に検討した結果、シリコンに比べてシリコンゲルマニウ
ム、あるいはゲルマニウムは、結晶化温度は低く結晶加
速度も速いが、結晶粒径が小さくなってしまうことを明
らかにした。さらにこのように微細化した多結晶シリコ
ンゲルマニウムの上に非晶質シリコンを積層し、さらに
熱処理結晶化した場合、あるいは、非晶質シリコンと非
晶質シリコンゲルマニウムをこの順に、逆順に、あるい
は交互に積層してから先に非晶質シリコンゲルマニウム
を結晶化させ、次に温度を上げて非晶質シリコンを結晶
化させた場合、いずれにおいても多結晶シリコンゲルマ
ニウムの粒径が小さいためにその後に結晶化する多結晶
シリコンの粒径も大きくすることは出来ない。すなわ
ち、粒界が多いために電気特性が悪化してしまうことが
わかった。このように、従来から開示されているシリコ
ンゲルマニウムを利用した多結晶シリコン（シリコンゲ
ルマニウム）の製造方法では電気特性改善効果がないこ
とが明らかになった。本発明の目的は、電気特性の優れ
た多結晶ＴＦＴを提供することにある。

【０００４】

【課題を解決するための手段】上記目的は、結晶核を制
御された位置にのみ配置し、しかる後に膜を堆積し結晶
化させることにより達成される。具体的には、多結晶膜
を堆積させる工程、堆積した多結晶膜のうち所望の位置
のみを残すようにエッチングする工程、残された部分的
な多結晶膜の中で所望の結晶方位の結晶粒だけを、しか
も所望の結晶面（ファセット）を出した状態になるよう
に異方性エッチングする工程、さらに、こうして得られ
た結晶核の上に膜を堆積し結晶化させる工程、によって
達成される。上記多結晶膜を堆積させる工程は、基板上
に気相成長法により堆積と同時に結晶化させる方法でも
良いし、始めに基板上に非晶質膜を堆積し、しかる後に
レーザーアニールなどの方法で結晶化させても良い。上
記多結晶膜は、IV族半導体物質である、シリコン、ゲル
マニウム、あるいはシリコンとゲルマニウムの混晶であ
ることが望ましい。各々の物質の融点、結晶化温度や結
晶化速度が異なるため、形成される多結晶膜の粒径に変
化が生じる。この後のエッチング等の工程で残される結
晶粒の寸法により適宜材料の組成を選択すればよい。ま
た、なるべく大きな結晶粒径の種を得るという目的で
は、純粋なシリコンを用いることが特に望ましい。上記
多結晶膜のうち、所望の領域のみを残すようにエッチン
グする工程は、通常用いられるフォトレジストによるパ
ターニング工程と、通常のドライエッチングあるいはウ
ェットエッチングの工程を組み合わせて実施可能であ
る。また、本エッチング工程を実施する順番は、上記多
結晶膜を堆積した後でも良いし、上記多結晶膜を形成す
る工程が非晶質膜を堆積した後に結晶化する工程の場合
には、非晶質を堆積した工程の後で結晶化する工程の前
に実施しても良い。後者の場合、エッチング工程後に残
された、限定された領域内での結晶化工程となるため
に、結晶粒の配向性や結晶粒内の残留歪の点で利点とな
る場合もある。上記エッチング工程により残される領域
の間隔は、後の結晶核に膜を堆積して結晶化する工程に
おいて、結晶核から結晶が面内方向に成長して広がって
行く長さ（すなわち成長距離）の２倍程度の距離以下と
しておくことが望ましい。このような場合には、隣り合
う結晶核から成長した結晶が衝突して粒界を形成する位
置が、丁度両結晶核の中間位置となってそれ以外の余計
な結晶粒界が生じないため望ましく、特に成長距離の２
倍程度の時には結晶粒の大きさが最大となるので理想的
である。ここで、前記間隔を以下のごとく定義する。す
なわち、残される領域外周の境界線と、これに隣り合う
別の残された領域外周の境界線との最短距離を領域の間
隔とする。シリコン、ゲルマニウムあるいは両者の混合
物の結晶成長距離を考慮すると、上記領域間の間隔は50
0ナノメートル以上20マイクロメートル以下であること
が望ましい。また、上記領域は必ずしも正方格子の格子
点上に並べる必要はなく、直交する一方向の間隔を短く
することにより、それと直交する方向にストライプ上の
結晶を成長させることも可能であるし、その上に形成す
る素子の形状等によっては、三角格子状に並べる方がよ
い場合もある。前記工程で残された領域の各々の大きさ
は、その内部に数個以内の結晶粒が含まれる状態にする
ことが望ましい。これは次の所望の結晶方位の結晶粒だ
けを残すように異方性エッチングする工程で所望の結晶
方位をもつ結晶粒の個数が１つの領域内でたかだか１個
程度とするための要請である。ここで、前記残された領
域に内接する最大の円の直径を領域の大きさと定義す
る。具体的に、シリコン、ゲルマニウムあるいはシリコ
ンゲルマニウム多結晶の粒径を考慮すると、上記領域の
大きさは1ナノメートル以上500ナノメートル以下である
ことが望ましい。さらに前記工程で残された領域から、
特定の面方位を持つ結晶のみを選択的に残し、それ以外
を除去する。前記残された領域中には、前項で記したよ
うに、数個以内の結晶粒が含まれるが、シリコン、ゲル
マニウム、或いはシリコンゲルマニウム混晶の多結晶膜
では通常基板面に対して<110>軸が80〜100度の角度をな
している、つまり垂直に近い状態にある、結晶粒が最も
大きく、体積分率が大きい。従って、前記領域の数個以
内の結晶粒のうち最大のものは上記<110>配向のもので
あり、残りの結晶粒はサイズが小さく配向も異なるもの
が殆どとなる。異方性エッチングとは、シリコン等の半
導体に対して水酸化カリウム水溶液あるいはエチレンジ
アミンとピロカテコールの混合水溶液などを作用させた
ときに、結晶面方位に対して異なるエッチング速度を有
することを利用したものである。{111}面のエッチング
速度が他の面よりも極端に遅いためにこの面（ファセッ
ト）を残すことが可能になる。上記多結晶膜にこのエッ
チング液を作用させたときには、最も大きい<110>配向
の粒子は{111}ファセットを出しながら他の面がエッチ
ングされてゆき、最終的には４面体状の結晶粒子が残
る。エッチングの進行とともに粒子の寸法は小さくなっ
てゆくが、エッチングの時間を適当に設定すれば、他の
これより小さい粒子がすべてエッチングで消滅して<110
>配向粒子ほぼ１個が残る状態に出来る。すなわち、多
結晶膜を部分的に除去して残された領域に異方性エッチ
ングを施すことにより、各領域に<110>結晶粒が各々ほ
ぼ１ヶづつ、{111}ファセットを出した状態で残すこと
が出来る。但し異方性エッチングを十分に行った場合、
残された結晶の寸法は膜厚と同程度になる。膜厚より大
きい寸法の結晶を残したい場合には、上記所望の領域を
残すエッチング工程で用いたレジストをそのまま残して
おくか、あるいは多結晶膜表面に酸化膜をあらかじめ堆
積させておくことにより、異方性エッチングが側方のみ
から進行させて結晶方位の異なる目的外粒子を除去する
ことが出来て、目的の粒子の{111}ファセットが現れた
時点でエッチングが停止する。これより寸法の小さな粒
子を作製したいときは、レジスト或いは酸化膜を剥離し
た後にさらに異方性エッチングを行えばよい。膜厚をさ
らに減らしたいときは、上記所望の領域を残すエッチン
グ工程後にレジストを剥離してさらにエッチングを行っ
て所望の膜厚にすることが可能で、膜厚よりさらに小さ
い粒子を作製したいときは、さらに異方性エッチングを
行えばよい。つまり、エッチングプロセスの組み合わせ
で任意の寸法の粒子を残すことが可能である。上記工程
により残される結晶核の高さは十分に小さい方が、後の
工程で形成される膜表面の結晶核の位置における凹凸を
小さく出来るために望ましい。しかしながら高さを低く
するために結晶核を小さくしすぎると、次の工程での結
晶成長が効果的に行われなくなるため、結晶核の寸法は
1ナノメートル以上であることが望ましい。前記異方性
エッチング工程により残された結晶粒を種として結晶成
長を行うことが出来る。この場合、通常の非晶質基板上
の多結晶膜の成長とは異なり、前記{111}ファセットを
出した結晶からのエピタキシャル成長が起こるため、低
温で自発的核発生が起こらない状態で結晶成長が出来
る。シリコン、ゲルマニウムあるいは両者の混合物の結
晶成長距離は500ナノメートル以上で、最大20マイクロ
メートルにも達する。これより成長距離が長くなると、
自発的核発生が生じて微少結晶粒が大量に出来てしま
う。上記結晶成長は、気相成長法等により膜堆積と同時
に結晶化させる方法を採っても良いし、はじめに非晶質
膜を堆積して、しかる後に光ないしは熱によるエネルギ
ーを加えて結晶化させる方法を採っても良い。後者の結
晶化工程は電気炉による熱処理や、ランプ加熱、あるい
はレーザーアニールといった方法が使用可能である。上
記結晶成長させる膜は、シリコン、ゲルマニウム、ある
いはシリコンとゲルマニウムの混晶であれば上記いずれ
の結晶核を種としても結晶成長が可能である。なかでも
特に、結晶成長温度を低く抑えるためにはシリコンとゲ
ルマニウムの混晶とすることが望ましい。nチャネルト
ランジスタの性能を上げるには、シリコンを用いること
が望ましいが、結晶成長温度低下との両立を考慮した場
合、下層にシリコンゲルマニウム、上層にシリコンの積
層膜とすることも有効である。移動度が低いため動作電
流を高くしにくいpチャネルトランジスタの性能を向上
させるためには、シリコンよりもシリコンゲルマニウム
を用いる方が移動度が上昇するため望ましい。特に相補
的MOSトランジスタ回路を構成する場合は、nチャネル素
子とpチャネル素子両者の移動度の差を減らすために、p
チャネルの性能向上が期待できるシリコンゲルマニウム
を用いることが望ましい。上記工程により作製された半
導体膜は、結晶核の結晶方位情報を保ったままエピタキ
シャル成長しており、各々の核の中間位置付近に各々の
核から成長した結晶が互いに衝突することによる結晶粒
界が形成される。すなわち各々の結晶粒は基板面に対し
て<110>軸が80〜100度の範囲でほぼ垂直な状態になって
いる。このような結晶方位と結晶粒界をもった半導体膜
にトランジスタを形成する場合、該半導体膜の各結晶粒
の中心位置すなわち種結晶が存在した位置と、この結晶
が隣り合う結晶との間で形成する結晶粒界との中間位置
に活性領域を配置させることによりトランジスタを流れ
る電流が結晶粒界の影響を受けにくくなるため望まし
い。さらに、トランジスタ相互の電気的絶縁を図るため
に設ける素子分離領域は、前記結晶粒界を含む位置に置
くことが望ましい。通常、素子分離は半導体膜をエッチ
ングして溝を形成し、ここに絶縁体膜を埋め込むことに
よって行うが、この工程を経ることにより電気特性に劣
る結晶粒界を含む領域を除去する事が可能になる。以上
に記述したように、多結晶半導体膜を堆積し、そのうち
所望の部分のみを残してエッチング除去し、さらに所望
の結晶方位の結晶粒のみを特定のファセットを出すよう
に異方性エッチングし、これを種として膜を堆積し結晶
成長させること、さらに結晶粒界を含まない位置に活性
領域を設け、結晶粒界の位置を含むように素子分離領域
を設けることによって、従来に比べ粒界散乱による駆動
電流低下やリーク電流の少ない薄膜トランジスタを製造
することが可能になる。この薄膜トランジスタを駆動回
路および制御回路に用いることにより表示速度が高速で
高精細な画像表示素子を従来より小さい寸法で製造可能
になる。さらに、この薄膜トランジスタは従来の多結晶
半導体素子に比べて特性の均一化を図りやすいため、論
理回路等を含む集積回路をも画像素子と一体化させて製
造することが可能になる。また、絶縁体膜上に高品位な
薄膜トランジスタを形成できるために、複数層にわたっ
て薄膜トランジスタを内蔵させた集積回路を製造するこ
とも可能になる。

【０００５】

【発明の実施の形態】以下、実施例により本発明を詳細
に説明する。実施例１多結晶半導体膜を形成し、エッチングにより部分的に膜
を残し、さらに異方性エッチングにより特定の配向粒子
を残す方法について、図１を用いて例示する。はじめ
に、(a)に示すように、表面へのアルカリイオン等の拡
散を防止するために二酸化シリコン膜をコーティングし
たガラス基板１に、(b)のようにジシラン原料を用いた
低圧化学的気相成長法(LPCVD)により非晶質シリコン膜
２を50ナノメートル堆積する。これを通常のエキシマレ
ーザーアニール(ELA)により結晶化する。こうして(c)の
ように作製された多結晶シリコン膜３は主要な粒子が{1
10}配向しており、この粒子の平均粒径は700ナノメート
ルであった。次に、(d)に示すごとく、上記多結晶シリ
コン膜にフォトレジストプロセスにより直径500ナノメ
ートルの円形パターン４を5ミクロン間隔で格子点位置
に形成した。ドライエッチングにより円形パターンを残
して多結晶シリコンを除去した。エッチングで残された
各領域を電子顕微鏡観察すると、{110}配向した一番大
きな粒子の周囲に粒径100ナノメートル以下と小さな配
向の異なる粒子が数個含まれることがわかった。水酸化
カリウム水溶液でエッチング処理を行うと、(e)に示す
ように、上記{110}配向粒子５に{111}ファセット６が現
れ、かつそれ以外の粒子は消滅した。この状態で残され
た{110}配向粒子の模式図を図２に示す。粒子の形状は
菱形状で各辺の長さは200〜300ナノメートルの範囲であ
った。粒子の高さははじめに形成した多結晶膜の膜厚と
同じ50ナノメートルであった。最後にフォトレジストを
アッシングで除去した後、化学洗浄した。実施例２実施例１と同様の方法で{111}ファセットを出した{110}
配向のシリコン粒子（結晶核）を並べた試料を用意し
た。粒子の形状は実施例１と同様に菱形状で各辺の長さ
は200〜300ナノメートルの範囲とし、粒子の高さは10ナ
ノメートルとした。各領域の間隔は20、40、60マイクロ
メートルの正方格子状、および一辺が1マイクロメート
ルと20、40、60マイクロメートルの長方形状とした。こ
の試料の上にLPCVDにより膜厚50ナノメートルの非晶質
シリコンゲルマニウム膜を堆積し、レーザーアニールを
行った。ゲルマニウムの含有率は20%とした。アニール
後の試料は結晶核の配置に対応して、上記正方格子状の
場合には図３(a)に示すような結晶核を中心とするほぼ
正方形状の結晶７、あるいは上記長方形状の場合には図
3(b)に示すようなストライプ状の結晶８となった。これ
らの結晶は<110>軸がほぼ基板に垂直（プラスマイナス
５度）に配向していることがわかった。各領域の長い方
の間隔が40マイクロメートル以下の試料では、粒界９が
各領域の中間に形成されて、結晶の大きさ（正方形状の
場合は一辺の長さで、ストライプ状の場合は長手方向の
長さ）はほぼ各領域の長い方の間隔の半分であった。各
領域の長い方の間隔が60マイクロメートルの試料では、
結晶の大きさ（正方形状の場合は一辺の長さで、ストラ
イプ状の場合は長手方向の長さ）はほぼ20マイクロメー
トルであった。各結晶核の間で各結晶核から20マイクロ
メートル以上離れた領域は、自発的核発生により平均粒
径200ナノメートル程度の多結晶膜１０となった。これ
より、このレーザーアニール条件での結晶成長距離は約
20マイクロメートルであることがわかった。堆積する膜
の組成やレーザーアニールの条件を変えれば、勿論、成
長距離を変えることが出来る。実施例３実施例１・２で述べた方法で作製した粒界制御多結晶膜
を用いたＴＦＴの製造プロセスの例を図４を用いて説明
する。まず、(a)のごとく実施例１と同様の方法で{111}
ファセット６を出した{110}配向のシリコン粒子５（結
晶核）を並べた試料を用意した。粒子の形状は実施例１
と同様に菱形状で各辺の長さは200〜300ナノメートルの
範囲とし、粒子の高さは10ナノメートルとした。各領域
の間隔は30マイクロメートルの正方格子状、および一辺
が1マイクロメートルと30マイクロメートルの長方形状
とした。これに実施例２の方法で結晶成長を行った。そ
の結果、(b)に示すように結晶核を中心とする一辺が15
マイクロメートル程度のほぼ正方形状の、あるいは長手
方向の長さが15マイクロメートル程度のストライプ状の
結晶となった。膜厚は50ナノメートルであった。こうし
て作製された粒界制御多結晶シリコンゲルマニウム膜１
１の上にＴＦＴを作製した。まず素子分離領域１２を形
成するために、フォトリソグラフィーで素子分離領域の
レジストパターンを形成し、(c)に示すようにドライエ
ッチングにより基板の二酸化シリコンが露出するまで溝
１３を掘った。フォトレジストをアッシングにより除去
し、洗浄した後、(d)に示すようにLPCVDにより二酸化シ
リコン膜１４を埋め込み、さらにエッチングを行い素子
分離領域以外（活性領域）１５の二酸化シリコン膜を除
去して素子分離領域形成を完了した。なお、素子分離領
域は以上述べたような分離法によらずに、たとえば、素
子分離領域にトランジスタの極性と逆の極性となるよう
なイオンを注入してpn接合逆バイアスによる分離を行う
など、他の方法を用いても構わない。所望の位置にフォ
トリソグラフィーでレジストパターンを形成した後にし
きい値電圧調整用のイオン注入を行い、レジストパター
ンを除去した。次にゲート酸化膜１６、ゲートポリシリ
コン膜１７の順にLPCVDにより堆積し、(e)に示すように
フォトリソグラフィーとドライエッチングでゲート加工
を行い、ソースドレインエクステンション領域１８のイ
オン注入を自己整合的に行い、(f)に示すようにゲート
側壁酸化膜のLPCVD、ゲート側壁１９のドライエッチン
グ加工、ソースドレイン領域２０への自己整合的イオン
注入を行い、レーザーアニールによりイオン注入部分の
活性化アニールを行った。なお、ゲート酸化膜は低温熱
酸化法あるいはラジカル酸化法などの方法を採っても良
いし、基板の耐熱性が許せばより高温の熱酸化プロセス
が使用できることは言うまでもない。ゲートポリシリコ
ンや側壁酸化膜についても特に方法は問わない。本実施
例ではフロントゲート型の電界効果トランジスタ（MOSF
ET）の作製法を示したが、バックゲート型のMOSFETにつ
いても本実施例のプロセス最初の多結晶シリコン膜形成
工程前にあらかじめゲート電極とゲート酸化膜を形成し
ておくことで同様のプロセスで素子を作製でき、さらに
はフロントゲート素子とバックゲート素子を同一基板上
に製造する事も可能である。さらに、(g)に示すように
層間絶縁膜２１の堆積、コンタクトホール２２の形成、
配線用金属膜の堆積、配線２３の形成を行ってＴＦＴが
完成する。実施例４実施例３のプロセスを使い、ＴＦＴを作製した。但し、
実施例２に示した方法で結晶成長を行う膜の組成はシリ
コンとした。その際に、図５(a)に示すように結晶核の
配置により決まる粒界９を横切るように上部にチャネル
２４を配置した場合（Ａ）、図５(b)に示すようなスト
ライプ状の粒界２５と平行にチャネルを配置した場合
（Ｂ）、および図５(a),(b)両方の場合においてチャネ
ルが粒界上にない場合（Ｃ）のそれぞれについてnチャ
ネルMOSFETを作製した。これらの素子の特性から低電界
（0.2 MV/cm）時の実効移動度を求めると、ＡＢＣの順
に、250、400、450 cm²/Vsとなり、ＢＣに関しては単結
晶シリコンに対しても遜色のない程度の値が得られた。
また、MOSFETのオフ状態のリーク電流はＢＣがドレイン
電圧1.5Vの時に0.1pA/μmであったのに対し、Ａではこ
れより二桁増大した。Ａのように粒界をまたぐと移動度
が低下し、リーク特性が悪化することも明らかになっ
た。実施例５実施例２に示した方法で結晶成長を行う膜の組成をシリ
コンとし、膜厚を50ナノメートルとした試料Ａ、膜の組
成をゲルマニウム含有率20%のシリコンゲルマニウム混
晶とし、膜厚を50ナノメートルとした試料Ｂ、およびゲ
ルマニウム含有率20%のシリコンゲルマニウム混晶30ナ
ノメートルにシリコン20ナノメートルを積層した試料Ｃ
の３種類の粒界制御多結晶膜を作製した。これらを用い
て、実施例３と同様の方法でnチャネルMOSFETとpチャネ
ルMOSFETを作製した。なお、実施例１に示した領域間の
間隔は30マイクロメートルの正方格子状とし、素子の活
性領域は実施例４のＣの場合と同様、粒界位置をさける
ように配置した。作製された素子の特性から低電界（0.
2 MV/cm）時の実効移動度を求めると、nチャネルの場
合、試料ＡＢＣの順に450、380、410 cm²/Vsとなり、p
チャネルの場合、同じ順に120、210、180 cm²/Vsとなっ
た。つまり、nチャネルのみを作製する場合はシリコン
の方が望ましいが、pチャネルnチャネル両方を同時に作
製する場合にはシリコンゲルマニウム、あるいはシリコ
ンとシリコンゲルマニウムの積層膜の方が適しているこ
とがわかる。実施例６実施例３と同様なプロセスを用いてCMOS論理集積回路を
製造した。なお、実施例１に示した領域間の間隔は30マ
イクロメートルの正方格子状とし、素子の活性領域は粒
界位置をさけるように配置した。粒界制御多結晶膜はゲ
ルマニウム含有率20%のシリコンゲルマニウムとした。
素子分離工程までは実施例３と完全に同一な工程とし
た。しきい値電圧調整用のイオン注入工程では、pチャ
ネル領域にはリン、nチャネル領域にはホウ素を注入し
た。ゲートポリシリコン膜は、pチャネル領域にはホウ
素ドーピングをnチャネル領域にはリンドーピングを行
った。ソースドレインエクステンション領域およびソー
スドレイン領域へのイオン注入工程では、pチャネル領
域にはホウ素、nチャネル領域にはヒ素を注入した。こ
れ以外の製造条件は実施例３と同様とした。以上の製造
工程で製造したCMOS集積回路はゲート長0.25マイクロメ
ートルでも正常動作し、単結晶シリコンを用いた集積回
路に対しても遜色のない回路が製造できた。

【０００６】

【発明の効果】本発明によれば、電気特性の優れた多結
晶シリコンあるいはシリコンゲルマニウムＴＦＴの提供
が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例１の多結晶半導体膜を形成し、
エッチングにより部分的に膜を残し、さらに異方性エッ
チングにより特定の配向粒子を残す方法を示すフロー図
である。

【図２】本発明の実施例１に示す、{110}配向粒子の模
式図である。

【図３】実施例２に示す、実施例１の方法で作製した結
晶粒を種として成長した粒界制御多結晶シリコンゲルマ
ニウム膜の結晶粒形状の平面模式図である。

【図４】実施例３に示す、ＴＦＴ製造プロセスのフロー
図である。

【図５】実施例４の結晶粒界とチャネルの位置関係を示
す模式図である。

【符号の説明】

1…二酸化シリコン膜をコーティングしたガラス基板、
２…非晶質シリコン膜、3…多結晶シリコン膜、４…円
形パターン、５…{110}配向粒子、６…{111}ファセッ
ト、７…正方形状の結晶、８…ストライプ状の結晶、９
…粒界、１０…多結晶膜、１１…粒界制御多結晶シリコ
ンゲルマニウム膜、１２…素子分離領域、１３…素子分
離領域用の溝、１４…二酸化シリコン膜、１５…活性領
域、１６…ゲート酸化膜、１７…ゲートポリシリコン
膜、１８…ソースドレインエクステンション領域、１９
…ゲート側壁、２０…ソースドレイン領域、２１…層間
絶縁膜、２２…コンタクトホール、２３…配線、２４…
チャネル、２５…ストライプ状の粒界

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１８Ｚ６２０６２１６２７Ｇ (72)発明者朴成基東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 2H092 KA04 MA17 MA29 MA30 NA21 5C094 AA13 AA25 AA43 AA53 BA03 CA19 DA09 DA13 DB04 FA01 FB14 GB10 JA08 JA09 JA20 5F052 AA02 BB07 DA02 DB02 FA01 FA19 JA01 5F110 AA01 BB02 BB04 CC02 CC03 CC07 DD02 DD13 EE09 EE32 EE45 FF02 FF21 FF23 FF32 GG01 GG02 GG03 GG13 GG16 GG17 GG19 GG25 GG28 GG32 GG47 GG52 HJ01 HJ13 HJ23 HM15 NN02 NN62 NN63 NN65 PP03 PP36 QQ05 QQ11

Claims

【特許請求の範囲】

【請求項１】多結晶半導体膜を形成する工程と、前記多
結晶半導体膜を部分的に除去する工程と、該部分的除去
工程で残された前記多結晶半導体膜の領域から特定の面
方位を露出するための結晶面異方性を有する除去工程
と、該結晶面異方性を有する結晶を種として結晶成長さ
せる工程を有することを特徴とする薄膜トランジスタ装
置の製造方法。
【請求項２】非晶質半導体膜を基板上に堆積する工程
と、該非晶質半導体膜を部分的に除去する工程と、該部
分的除去工程で残された前記非晶質半導体膜の領域に熱
または光のエネルギーを与えて結晶化させる工程と、該
結晶化により形成された多結晶半導体膜の領域から特定
の面方位を露出するための結晶面異方性を有する除去工
程と、該結晶面異方性を有する結晶を種として結晶成長
させる工程を有することを特徴とする薄膜トランジスタ
装置の製造方法。
【請求項３】前記結晶面異方性を有する除去工程は、前
記特定の面方位が{111}、前記結晶面異方性を有す結晶
の<110>軸が基板面に対し80〜100度の角度をもつように
なされ、かつ前記結晶面異方性を有する結晶を種として
結晶成長させる結晶の<110>軸が基板面に対し80〜100度
の角度をなしていることを特徴とする請求項１又は２に
記載の薄膜トランジスタ装置の製造方法。
【請求項４】前記多結晶半導体膜はシリコン、ゲルマニ
ウムおよびシリコンとゲルマニウムの混晶からなる群の
中から選ばれた１種であることを特徴とする請求項１乃
至３のいずれか一項に記載の薄膜トランジスタ装置の製
造方法。
【請求項５】前記多結晶半導体膜はシリコンであり、前
記結晶面異方性を有する結晶を種として結晶成長させる
工程によって成長される結晶がシリコンとゲルマニウム
の混晶であることを特徴とする請求項４記載の薄膜トラ
ンジスタ装置の製造方法。
【請求項６】<110>軸が基板面に対し80〜100度の角度を
なしており、粒径が250ナノメートル以上10マイクロメ
ートル以下であり、粒の中心位置同士の間隔が前記粒径
の1.5〜2.5倍の範囲にある結晶粒子により構成されてい
る多結晶半導体膜が活性領域に用いられていることを特
徴とする薄膜トランジスタ装置。
【請求項７】前記活性領域は前記多結晶半導体膜の粒界
と粒界の間に形成されていることを特徴とする請求項６
記載の薄膜トランジスタ装置。
【請求項８】前記粒界を含む領域に素子分離領域が形成
されていることを特徴とする請求項７記載の薄膜トラン
ジスタ装置。
【請求項９】前記多結晶半導体膜は、シリコン層、ゲル
マニウム層、シリコンとゲルマニウムの混晶層、シリコ
ン層の下にシリコンゲルマニウム混晶層が存在するの積
層物およびシリコン層の下にゲルマニウム層が存在する
積層物からなる群の中から選ばれた１種であることを特
徴とする請求項６乃至８のいずれか一項に記載の薄膜ト
ランジスタ装置。
【請求項１０】表示素子部と周辺回路を有する画像表示
装置において、上記表示素子を駆動する駆動回路および
上記周辺回路に請求項６乃至９のいずれかに記載の薄膜
トランジスタ装置が用いられていることを特徴とする画
像表示装置。