JP2002246608A5 - - Google Patents
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Claims (15)
前記差動回路は、第１の薄膜トランジスタ乃至第４の薄膜トランジスタを有し、
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタは、ゲート電極電位が等しく、且つ互いに並列に接続され、
前記第３の薄膜トランジスタと前記第４の薄膜トランジスタは、ゲート電極電位が等しく、且つ互いに並列に接続され、
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタのチャネル領域は多結晶半導体層によって形成され、
前記第１の薄膜トランジスタのチャネル領域と前記第２の薄膜トランジスタのチャネル領域とをむすぶ線分は、前記第３の薄膜トランジスタのチャネル領域と前記第４の薄膜トランジスタのチャネル領域をむすぶ線分と交差するように、前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタが配置されていることを特徴とする半導体装置。An analog buffer having a Sadokai path,
The differential circuits includes a first thin film transistor to the fourth thin film transistor,
The first thin film transistor and the second thin film transistor have the same gate electrode potential and are connected in parallel to each other ,
The third thin film transistor and the fourth thin film transistor have the same gate electrode potential and are connected in parallel to each other,
The channel region of the first thin film transistor to the fourth thin film transistor is formed of a polycrystalline semiconductor layer,
The line segment connecting the channel region of the first thin film transistor and the channel region of the second thin film transistor intersects the line segment connecting the channel region of the third thin film transistor and the channel region of the fourth thin film transistor. A semiconductor device , wherein the first thin film transistor to the fourth thin film transistor are arranged.
前記カレントミラー回路は、第１の薄膜トランジスタ乃至第４の薄膜トランジスタを有し、The current mirror circuit includes first to fourth thin film transistors,
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタは、ゲート電極電位が等しく、且つ互いに並列に接続され、The first thin film transistor and the second thin film transistor have the same gate electrode potential and are connected in parallel to each other,
前記第３の薄膜トランジスタと前記第４の薄膜トランジスタは、ゲート電極電位が等しく、且つ互いに並列に接続され、The third thin film transistor and the fourth thin film transistor have the same gate electrode potential and are connected in parallel to each other,
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタのチャネル領域は多結晶半導体層によって形成され、The channel region of the first thin film transistor to the fourth thin film transistor is formed of a polycrystalline semiconductor layer,
前記第１の薄膜トランジスタのチャネル領域と前記第２の薄膜トランジスタのチャネル領域とをむすぶ線分は、前記第３の薄膜トランジスタのチャネル領域と前記第４の薄膜トランジスタのチャネル領域をむすぶ線分と交差するように、前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタが配置されていることを特徴とする半導体装置。The line segment connecting the channel region of the first thin film transistor and the channel region of the second thin film transistor intersects the line segment connecting the channel region of the third thin film transistor and the channel region of the fourth thin film transistor. A semiconductor device, wherein the first thin film transistor to the fourth thin film transistor are arranged.
前記差動回路及び前記カレントミラー回路それぞれは、第１の薄膜トランジスタ乃至第４の薄膜トランジスタを有し、Each of the differential circuit and the current mirror circuit includes a first thin film transistor to a fourth thin film transistor,
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタは、ゲート電極電位が等しく、且つ互いに並列に接続され、The first thin film transistor and the second thin film transistor have the same gate electrode potential and are connected in parallel to each other,
前記第３の薄膜トランジスタと前記第４の薄膜トランジスタは、ゲート電極電位が等しく、且つ互いに並列に接続され、The third thin film transistor and the fourth thin film transistor have the same gate electrode potential and are connected in parallel to each other,
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタのチャネル領域は多結晶半導体層によって形成され、The channel region of the first thin film transistor to the fourth thin film transistor is formed of a polycrystalline semiconductor layer,
前記第１の薄膜トランジスタのチャネル領域と前記第２の薄膜トランジスタのチャネル領域とをむすぶ線分は、前記第３の薄膜トランジスタのチャネル領域と前記第４の薄膜トランジスタのチャネル領域をむすぶ線分と交差するように、前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタが配置されていることを特徴とする半導体装置。The line segment connecting the channel region of the first thin film transistor and the channel region of the second thin film transistor intersects the line segment connecting the channel region of the third thin film transistor and the channel region of the fourth thin film transistor. A semiconductor device, wherein the first thin film transistor to the fourth thin film transistor are arranged.
前記多結晶半導体層は、非晶質半導体層に選択的に結晶化を助長する金属元素を添加した後、加熱することによって形成され、The polycrystalline semiconductor layer is formed by heating after adding a metal element that selectively promotes crystallization to the amorphous semiconductor layer,
前記金属元素が選択的に添加された領域と、前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタのチャネル領域それぞれとの距離が等しくなるように、前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタが配置されていることを特徴とする半導体装置。The first thin film transistor to the fourth thin film transistor are arranged so that distances between the region to which the metal element is selectively added and the channel regions of the first thin film transistor to the fourth thin film transistor are equal to each other. A semiconductor device which is characterized by being made.
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタそれぞれのゲート長が７μｍ以上であることを特徴とする半導体装置。In any one of Claims 1 thru | or 4 ,
A gate length of each of the first thin film transistor to the fourth thin film transistor is 7 μm or more.
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタそれぞれのゲート幅が５０μｍ以上であることを特徴とする半導体装置。In any one of Claims 1 thru | or 4 ,
A gate width of each of the first thin film transistor to the fourth thin film transistor is 50 μm or more.
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタそれぞれのゲート長が７μｍ以上であり、ゲート幅が５０μｍ以上であることを特徴とする半導体装置。In any one of Claims 1 thru | or 4 ,
Each of the first thin film transistor to the fourth thin film transistor has a gate length of 7 μm or more and a gate width of 50 μm or more.
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタそれぞれはマルチゲート型構造であることを特徴とする半導体装置。Each of the first to fourth thin film transistors has a multi-gate structure.
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタそれぞれはマルチゲート型構造であり、
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタそれぞれの複数のゲート電極それぞれに対応するゲート長が７μｍ以上であることを特徴とする半導体装置。In any one of Claims 1 thru | or 4 ,
Each of the first to fourth thin film transistors has a multi-gate structure,
Wherein a Ruge over preparative length to correspond to each of the first thin film transistor to the fourth thin film transistor each of the plurality of gate electrodes is 7μm or more.
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタそれぞれはマルチゲート型構造であり、
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタそれぞれの複数のゲート電極それぞれに対応するゲート幅が５０μｍ以上であることを特徴とする半導体装置。In any one of Claims 1 thru | or 4 ,
Each of the first to fourth thin film transistors has a multi-gate structure,
Wherein a first thin film transistor to the fourth TFT Ruge over-wide to correspond to respective plurality of gate electrodes is 50μm or more.
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタそれぞれはマルチゲート型構造であり、
前記第１の薄膜トランジスタ乃至前記第４の薄膜トランジスタそれぞれの複数のゲート電極それぞれに対応するゲート長が７μｍ以上であり、ゲート幅が５０μｍ以上であることを特徴とする半導体装置。In any one of Claims 1 thru | or 4 ,
Each of the first to fourth thin film transistors has a multi-gate structure,
The first is a thin film transistor to the fourth thin film transistor each Ruge over preparative length to correspond to the plurality of gate electrodes is 7μm or more, and wherein a gate width is 50μm or more.
前記半導体装置は、画像表示装置であることを特徴とする。The semiconductor device is an image display device.
前記半導体装置は、液晶表示装置であることを特徴とする。The semiconductor device is a liquid crystal display device.
前記半導体装置は、エレクトロルミネッセンス表示装置であることを特徴とする。The semiconductor device is an electroluminescence display device.
前記半導体装置を用いたビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置、パーソナルコンピュータ、ゲーム機器、モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍、または記録媒体を備えた画像再生装置。Video camera, digital camera, projector, projection TV, head mounted display, navigation system, sound playback device, personal computer, game machine, mobile computer, mobile phone, portable game machine, electronic book, or recording using the semiconductor device An image reproducing apparatus provided with a medium.
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