JP2002232498A

JP2002232498A - 半導体集積回路

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Publication number: JP2002232498A
Application number: JP2001030209A
Authority: JP
Inventors: Hiroki Yoneu; 祐己米生
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-02-06
Filing date: 2001-02-06
Publication date: 2002-08-16
Anticipated expiration: 2021-02-06
Also published as: JP3647756B2

Abstract

(57)【要約】【課題】ＲＦ部２と復調部３とが１パッケージで構成
される場合に、ＲＦ部２を大型化させることなくＲＦ部
２の検査を行う。製品コストを低減する。【解決手段】復調部３にＲＦ部検査手段５１を設け
る。ＲＦ部検査手段５１は、Ａ／Ｄ変換回路１４・１５
から出力されるＩＱデジタル信号に基づいて、ＲＦ部２
の動作検査を行うものであり、増幅率制御回路１６と、
ＩＱ直交誤差検査回路６１と、ＩＱレベル差検査回路７
１と、利得特性検査回路８１と、ローパスフィルタ特性
検査回路９１とで構成されている。ＲＦ部２の検査機能
を復調部３に持たせることにより、ＲＦ部２の検査にお
いて高価なテスターを用いることは不要となり、また、
ＲＦ部２からの出力を取り出すための検査用のピンをＲ
Ｆ部２に設ける必要がなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルテレビジ
ョン放送などのＲＦ（高周波）信号を受信するための半
導体集積回路（デジタル放送受信装置）に関するもので
あり、特に、ＲＦ部と復調部とを１パッケージで構成し
た半導体集積回路に関するものである。

【０００２】

【従来の技術】放送通信分野においては、高密度のデー
タを送受信するためにデジタル信号処理技術を用いた方
式が採られている。例えば、衛星放送分野では、ＱＰＳ
Ｋ（quadrature phase shift keying ）と呼ばれる変復
調方式が用いられる。ＱＰＳＫ信号は、図１２に示す通
り、（ｎ×π／４）の位相を持つ信号（ｎは整数）であ
り、送信データに応じて、ＩＱ平面上の４点（００），
（０１），（１１），（１０）のいずれか１点に置き換
えられる。これをマッピングと言い、ＩＱ平面上の信号
をベースバンド信号と呼ぶ。マッピング後、フィルタで
信号が波形整形される。波形整形されたＩ軸上、Ｑ軸上
の信号をそれぞれＩ（ｔ）、Ｑ（ｔ）とおく。

【０００３】送信器は、ＩＱ平面上にあるベースバンド
信号を、以下の式Ｆ（ｔ）＝Ｉ（ｔ）ｃｏｓ（２πｆｔ）−Ｑ（ｔ）ｓｉ
ｎ（２πｆｔ）を用い、ｃｏｓ（２πｆｔ）、ｓｉｎ（２πｆｔ）でＲ
Ｆ信号に変換して送信する。

【０００４】ここで、図１３は、上記ＲＦ信号を受信す
る、デジタル衛星放送における一般的なデジタル放送受
信装置の構成を示している。従来のデジタル放送受信装
置１’は、ＲＦ部２と復調部３とで構成されている。従
来、ＲＦ部２と復調部３とは別々のチップ（デバイス）
で形成されていたが、近年では、同図のように、これら
を一体化したワンチップＩＣも開発されている。

【０００５】ＲＦ部２は、入力端子４、可変利得型増幅
器５、局部発振器６、９０°移相器７、ミキサー８・
９、ローパスフィルタ１０・１１、可変利得型増幅器１
２・１３を備えている。一方、復調部３は、Ａ／Ｄ（ア
ナログ／デジタル）変換回路１４・１５、増幅率制御回
路１６、複素演算器１７、ＦＩＲフィルタ１８・１９、
位相・周波数検出器２０、ループフィルタ２１、数値制
御発振器（ＮＣＯ）２２、タイミング検出器２３、ルー
プフィルタ２４、Ｄ／Ａ（デジタル／アナログ）変換回
路２５および電圧制御発振器（ＶＣＯ）２６を備えてい
る。

【０００６】ＲＦ部２では、ＲＦ信号をベースバンド信
号に直交変調する他、伝送路で減衰した信号レベルを所
定レベルまで増幅して出力する。復調部３では、ＲＦ部
２における増幅率を制御する他、周波数変換の誤差、Ａ
／Ｄ変換回路１４・１５のサンプリングタイミング誤差
を除去し、送信データの復調を行う。より詳細に説明す
ると、以下の通りである。

【０００７】ＲＦ部２では、ＲＦ信号が入力端子４に入
力され、アナログＡＧＣ信号により利得を変化させる可
変利得型増幅器５で増幅される。増幅されたＲＦ信号
は、局部発振器６、９０°移相器７、ミキサー８・９で
構成される直交変調器に入力される。局部発振器６、９
０°移相器７は、ＲＦ信号をベースバンド信号に変換す
るための信号ｃｏｓ（−２πｆｔ）、ｓｉｎ（−２πｆ
ｔ）をそれぞれ出力する。可変利得型増幅器５にて増幅
後のＲＦ信号と、局部発振器６、９０°移相器７からの
信号ｃｏｓ（−２πｆｔ）、ｓｉｎ（−２πｆｔ）と
は、ミキサー８・９にてミキシングされ、ミキサー８・
９から次の式で表される信号が出力される。なお、ミキ
サー８の出力をＩ’（ｔ）、ミキサー９の出力をＱ’
（ｔ）とする。

【０００８】Ｉ’（ｔ）＝αβ／２×（Ｉ（ｔ）＋Ｉ
（ｔ）×ｃｏｓ（４πｆｔ）−Ｑ（ｔ）×ｓｉｎ（４π
ｆｔ））Ｑ’（ｔ）＝αβ／２×（Ｉ（ｔ）×ｓｉｎ（４πｆ
ｔ）＋Ｑ（ｔ）−Ｑ（ｔ）×ｃｏｓ（４πｆｔ））ただし、αは伝送路での減衰率、βは可変利得増幅器５
の増幅率とする。

【０００９】これらの信号は、ローパスフィルタ１０・
１１を通過することで高周波成分が除去されてベースバ
ンド信号αβ／２×Ｉ（ｔ）、αβ／２×Ｑ（ｔ）とな
る。これらベースバンド信号は、可変利得形増幅器１２
・１３で増幅されてＲＦ部２から出力される。

【００１０】復調部３では、ＲＦ部２から受けた上記ベ
ースバンド信号を、Ａ／Ｄ変換回路１４・１５でアナロ
グ信号からデジタル信号に変換し、デジタル信号処理を
行う。Ａ／Ｄ変換回路１４・１５でのサンプリングは、
電圧制御発振器（ＶＣＯ）２６から出力されるクロック
で行われる。

【００１１】復調部３は、Ａ／Ｄ変換回路１４・１５へ
の入力信号のレベルを一定にするＡＧＣループ（Auto G
ain Control Loop）、位相・周波数同期を取るＡＦＣル
ープ（Auto Frequency Control Loop ）、シンボルのタ
イミング同期を取るタイミング再生ループ（Timming Re
covery Loop ）の３つのフィードバックループで構成さ
れている。

【００１２】ＡＧＣループは、Ａ／Ｄ変換回路１４・１
５、増幅率制御回路１６、ＲＦ部２の可変利得型増幅器
５・１２・１３で構成されている。Ａ／Ｄ変換回路１４
・１５への入力レベルが一定になるように、増幅率制御
回路１６からアナログＡＧＣ信号が利得制御型増幅器５
・１２・１３に出力され、利得制御型増幅器５・１２・
１３の増幅率が制御される。

【００１３】ＡＦＣループは、複素演算器１７、ＦＩＲ
フィルタ１８・１９、位相・周波数検出器２０、ループ
フィルタ２１、数値制御発振器（ＮＣＯ）２２で構成さ
れる。

【００１４】ミキサー８・９でＲＦ信号からベースバン
ド信号に変換する時に位相誤差Δθがある場合、Ａ／Ｄ
変換回路１４・１５からの出力信号は次の式で表され
る。なお、Ａ／Ｄ変換回路１４の出力をＩ”（ｔ）、Ａ
／Ｄ変換回路１５の出力をＱ”（ｔ）とする。

【００１５】Ｉ”（ｔ）＝αβγ／２×（Ｉ（ｔ）×ｃ
ｏｓ（Δθ）−Ｑ（ｔ）×ｓｉｎ（Δθ））Ｑ”（ｔ）＝αβγ／２×（Ｉ（ｔ）×ｓｉｎ（Δθ）
＋Ｑ（ｔ）×ｃｏｓ（Δθ））ただし、γは可変利得型増幅器１２・１３の増幅率とす
る。

【００１６】ＦＩＲフィルタ１８・１９を通過して波形
整形されたベースバンド信号の位相誤差Δθは、位相・
周波数検出器２０で検出される。検出信号は、ループフ
ィルタ２１にて高周波成分が除去され、数値制御発振器
（ＮＣＯ）２２に制御信号として入力される。数値制御
発振器２２は、制御信号に応じて位相・周波数誤差を除
去するための信号ｃｏｓ（−Δθ）、ｓｉｎ（−Δθ）
を出力する。Ａ／Ｄ変換回路１４・１５のベースバンド
信号出力と数値制御発振器２２の出力とは、次の演算を
行う複素演算器１７に入力される。なお、複素演算器１
７の出力をそれぞれＩ''' （ｔ）、Ｑ''' （ｔ）とす
る。

【００１７】つまり、複素演算器１７の出力は、位相誤差成分が除去
され、αβγ／２×Ｉ（ｔ）、αβγ／２×Ｑ（ｔ）と
なる。

【００１８】タイミング再生ループは、Ａ／Ｄ変換回路
１４・１５、タイミング検出器２３、ループフィルタ２
４、Ｄ／Ａ変換回路２５、電圧制御発振器（ＶＣＯ）２
６で構成される。

【００１９】Ａ／Ｄ変換回路１４・１５の入力信号は、
制御電圧に応じて周波数を変える電圧制御発振器２６の
当該周波数でサンプリングされ、デジタル信号として出
力される。タイミング検出器２３は、Ａ／Ｄ変換回路１
４・１５の出力信号から、Ａ／Ｄ変換回路１４・１５の
入力信号のシンボルタイミングとそれをサンプリングす
るための電圧制御発信器２３の出力とのタイミング誤差
Δｔを検出する。検出された誤差Δｔは、ループフィル
タ２４で高周波成分が除去された後、Ｄ／Ａ変換回路２
５を通じて電圧制御発振器２６に制御信号として入力さ
れる。

【００２０】ここで、図１４および図１５は、シンボル
タイミングとサンプリングタイミングとの差がプラスの
場合とマイナスの場合とを示している。電圧制御発振器
２６からの出力は、図１４のように検出誤差Δｔがプラ
スの時は、周波数が低くなる方向に制御され、図１５の
ように検出誤差Δｔがマイナスの時は、周波数が高くな
る方向に制御される。検出誤差Δｔ＝０の時、周波数変
化が０となり、一定の周波数信号が電圧制御発振器２３
から出力され、入力信号のシンボルタイミングとＡ／Ｄ
変換回路１４・１５のサンプリングタイミングとが一致
するようになる。

【００２１】以上が一般的なデジタル放送デジタル放送
受信装置の構成と動作である。

【００２２】次に、上記したデジタル放送受信装置の検
査について説明する。

【００２３】デジタル放送受信装置の製品化について考
えた場合、例えばＲＦ部２が所望の機能を発揮するか否
かの検査を行う必要がある。ＲＦ部２の一般的な検査項
目としては、例えば以下のものが挙げられる。

【００２４】・ＩＱ信号の直交性検査・ＩＱ信号のレベル差検査・利得特性検査・ローパスフィルタ特性検査例えば、ＲＦ部２と復調部３とが別々のチップの時は、
図１６で示すように、ＲＦテスター４０を使用し、ＲＦ
部２からの出力（可変利得型増幅器１２・１３からの出
力）をＲＦテスター４０で測定することにより、ＲＦ部
２の検査を行うことが可能である。このとき、ＲＦ部２
の入力には、例えばｓｉｎ波が用いられる。なお、図１
６に示すＲＦ部２と、図１３に示す従来型デジタル放送
受信装置１’のＲＦ部２とで共通の構成には共通の番号
を付している。以下、上記各検査について簡単に説明す
れば以下の通りである。

【００２５】ＩＱ信号の直交性検査は、９０°移相器７
の誤差検査である。ＲＦ部２にｓｉｎ波を入力した時、
ＲＦ部２は、理想的には、ｃｏｓ波、ｓｉｎ波を出力す
る。この場合、ＲＦ部２の出力波形同士には、９０°の
位相差があることになる。ところが、９０°移相器７に
誤差があった場合、ＲＦ部２の出力波形同士の位相差は
９０°から幾分ずれる。ＩＱ信号の直交性検査では、Ｒ
Ｆ部２の出力波形同士の位相差が９０°に対してどの程
度誤差があるかを測定し、誤差が規定範囲内にあるか否
かを検査する。

【００２６】ＩＱ信号のレベル差の検査は、可変利得制
御型増幅器１２・１３の利得差の検査であり、外部電極
から可変利得制御型増幅器１２・１３に同じ制御電圧を
与えた時に、ＩＱ信号の出力レベル差が規定範囲内にあ
るか否かを検査するものである。

【００２７】利得特性検査は、可変利得型増幅器５・１
２・１３の利得範囲の検査であり、利得特性が規定範囲
内にあるか否かを検査するものである。

【００２８】ローパスフィルタ特性検査は、ローパスフ
ィルタ１０・１１の振幅特性の検査であり、ローパスフ
ィルタ１０・１１の通過領域、遮断領域の特性が規定範
囲内に入っているか否かを検査するものである。

【００２９】

【発明が解決しようとする課題】ところで、ＲＦ部２と
復調部３とが別々のチップの時は、ＲＦ部２の出力を直
接取り出すことができるので、ＲＦテスター４０を用い
ることで上述のようにＲＦ部２の検査が可能である。

【００３０】しかし、ＲＦ部２と復調部３とが一体とな
ったワンチップＩＣの場合は、ＲＦ部２の出力をそのま
ま外部に取り出すことができないため、例えば、検査用
のピンをＲＦ部２の出力に接続して設け、この検査用の
ピンを介してＲＦ部２の検査を行う必要がある。したが
って、検査用ピンを設けることで、部品点数が増え、パ
ッケージも大きくなるおそれがあり、また、チップコス
トが上がることも懸念される。

【００３１】また、従来のＲＦ部２の検査方式では、高
価なＲＦテスター４０が必要であり、チップコストを上
げる要因となっている。

【００３２】本発明は、上記の問題点を解決するために
なされたもので、その目的は、ＲＦ部と復調部とが１パ
ッケージ（ワンチップＩＣ）で構成される場合に、ＲＦ
部を大型化させることなくＲＦ部の検査を行うことがで
き、しかも、製品コストを低減できる半導体集積回路を
提供することにある。

【００３３】

【課題を解決するための手段】本発明に係る半導体集積
回路は、上記の課題を解決するために、入力される高周
波信号をＩＱベースバンド信号に直交変調する変調部
と、上記ＩＱベースバンド信号を増幅するための増幅部
とを有するＲＦ部と、上記ＩＱベースバンド信号をＩＱ
デジタル信号に変換するアナログ／デジタル変換回路
と、上記ＩＱデジタル信号を復調するデジタル復調回路
とを有する復調部とを１パッケージ化した半導体集積回
路であって、上記復調部は、上記アナログ／デジタル変
換回路から出力されるＩＱデジタル信号に基づいて、上
記ＲＦ部の動作検査を行うＲＦ部検査手段を備えている
ことを特徴としている。

【００３４】上記の構成によれば、ＲＦ部に入力された
高周波信号は変調部にてＩＱベースバンド信号に直交変
調され、増幅部にて増幅される。そして、増幅されたＩ
Ｑベースバンド信号は、復調部のアナログ／デジタル変
換回路にてＩＱデジタル信号に変換され、デジタル復調
回路により復調される。

【００３５】ここで、復調部は、アナログ／デジタル変
換回路から出力されるＩＱデジタル信号に基づいてＲＦ
部の動作検査を行うＲＦ部検査手段を備えており、アナ
ログ／デジタル変換回路という既存の構成を利用して、
ＲＦ部検査手段がＲＦ部の検査を行うようになってい
る。

【００３６】このようにＲＦ部の検査機能を復調部に持
たせることにより、ＲＦ部と復調部とが１パッケージ化
された半導体集積回路が構成された場合でも、ＲＦ部の
検査において高価なテスターを用いることは不要とな
り、また、ＲＦ部からの出力を取り出すための検査用の
ピンをＲＦ部に設ける必要がなくなる。これにより、Ｒ
Ｆ部の大型化によるパッケージ自体の大型化を回避する
ことができると共に、半導体集積回路の製品としてのコ
ストを低減することができる。

【００３７】本発明に係る半導体集積回路は、上記の課
題を解決するために、上記ＲＦ部検査手段は、上記ＩＱ
デジタル信号に基づいて、上記ＲＦ部から出力されるＩ
Ｑベースバンド信号のＩ信号とＱ信号との直交誤差を検
査するＩＱ直交誤差検査手段を備えていることを特徴と
している。

【００３８】上記の構成によれば、ＲＦ部検査手段がＩ
Ｑ直交誤差検査手段を備えているので、既存のアナログ
／デジタル変換回路を利用して、ＲＦ部から出力される
ＩＱベースバンド信号のＩ信号とＱ信号との直交誤差を
検査することができる。

【００３９】本発明に係る半導体集積回路は、上記の課
題を解決するために、上記ＩＱ直交誤差検査手段は、上
記ＩＱデジタル信号の符号をそれぞれ検出する符号判定
回路と、所定時間内で上記ＩＱデジタル信号の符号が同
符号となる時間を測定する時間測定回路と、上記時間測
定回路にて測定された時間が規定範囲内にあるか否かを
判定する判定回路とを備えていることを特徴としてい
る。

【００４０】上記の構成によれば、符号判定回路にて判
定されたＩＱデジタル信号の符号が所定時間内で同符号
となる時間を時間測定回路が測定し、上記時間が規定範
囲内か否かを判定回路が判定することにより、上記ＩＱ
デジタル信号に対応するＲＦ部からの出力（ＩＱベース
バンド信号）が同符号となる時間が規定範囲内か否かを
判断することができる。これにより、上記ＩＱベースバ
ンド信号のＩ信号とＱ信号との直交誤差を検査すること
ができる。

【００４１】本発明に係る半導体集積回路は、上記の課
題を解決するために、上記ＲＦ部検査手段は、上記ＩＱ
デジタル信号のレベルを示すＩレベル検出信号およびＱ
レベル検出信号を生成し、Ｉレベル検出信号およびＱレ
ベル検出信号に基づいて、上記ＲＦ部の上記増幅部にお
ける増幅利得を制御する増幅率制御回路と、上記Ｉレベ
ル検出信号および上記Ｑレベル検出信号に基づいて、上
記ＲＦ部から出力されるＩＱベースバンド信号のＩ信号
とＱ信号とのレベル差を検査するＩＱレベル差検査手段
とを備えていることを特徴としている。

【００４２】上記の構成によれば、ＲＦ部検査手段は、
増幅率制御回路にて生成されるＩレベル検出信号および
Ｑレベル検出信号に基づいて、ＩＱベースバンド信号の
レベル差を検査するＩＱレベル差検査手段を備えてい
る。これにより、既存のアナログ／デジタル変換回路を
利用して、ＲＦ部から出力されるＩＱベースバンド信号
のレベル差を検査することができる。

【００４３】本発明に係る半導体集積回路は、上記の課
題を解決するために、上記ＩＱレベル差検査手段は、上
記Ｉレベル検出信号と上記Ｑレベル検出信号とのレベル
差に対応する値をＩＱレベル差として検出するレベル差
検出手段と、上記ＩＱレベル差とレベル差判定用基準値
とに基づいて、ＩＱベースバンド信号のＩ信号とＱ信号
とのレベル差が規定範囲内であるか否かを判断するレベ
ル差比較手段とを備えていることを特徴としている。

【００４４】Ｉレベル検出信号と上記Ｑレベル検出信号
とのレベル差は、アナログ／デジタル変換回路の出力差
であり、それゆえ、ＩＱレベル差は、上記出力差に対応
している。レベル差検出手段にて検出されたＩＱレベル
差と、レベル差判定用基準値とに基づいて、レベル差比
較手段がＩＱベースバンド信号のＩ信号とＱ信号とのレ
ベル差が規定範囲内であるか否かを判断する。

【００４５】ここで、ＲＦ部の増幅部に利得差がある
と、その差に応じて、復調部のアナログ／デジタル変換
回路に出力差が現れる。したがって、アナログ／デジタ
ル変換回路の出力差を増幅率制御回路を介してＩＱレベ
ル差として検出し、そのＩＱレベル差とレベル差判定用
基準値とを比較することで、上記増幅部の利得差、つま
り、ＲＦ部から出力されるＩＱベースバンド信号のＩ信
号とＱ信号とのレベル差の検査を行うことができる。

【００４６】本発明に係る半導体集積回路は、上記の課
題を解決するために、上記ＲＦ部検査手段は、上記アナ
ログ／デジタル変換回路から出力されるＩＱデジタル信
号に基づいて、上記ＲＦ部の上記増幅部における増幅利
得を制御するためのアナログ制御信号に対応するデジタ
ル制御信号を生成する増幅率制御回路と、上記ＲＦ部に
入力される信号の変化に伴う上記デジタル制御信号の変
化に基づいて、上記増幅利得の特性を検査する利得特性
検査手段とを備えていることを特徴としている。

【００４７】ＲＦ部に入力される信号の例えば振幅値を
変化させることで上記入力信号を変化させた場合、その
変化に対応して、ＲＦ部の上記増幅部における増幅率が
変化し、その結果、増幅率制御回路からのデジタル制御
信号も変化する。上記デジタル制御信号は、ＲＦ部の増
幅部の増幅利得を制御するためのアナログ制御信号に対
応しているので、利得特性検査手段が上記デジタル制御
信号の変化を検出することにより、上記アナログ制御信
号の変化を検出できる。これにより、上記アナログ制御
信号により制御される上記増幅利得の特性を、復調部側
で的確に検査することができる。

【００４８】本発明に係る半導体集積回路は、上記の課
題を解決するために、上記ＲＦ部検査手段は、上記ＲＦ
部に入力される信号の変化に対応して変化する上記デジ
タル制御信号の上限値と最小利得検査用基準値とを比較
し、その比較結果に応じた値を出力する第１の比較回路
を備えていることを特徴としている。

【００４９】上記の構成によれば、第１の比較回路によ
り、最小利得の検査を行うことができる。

【００５０】本発明に係る半導体集積回路は、上記の課
題を解決するために、上記ＲＦ部検査手段は、上記ＲＦ
部に入力される信号の変化に対応して変化する上記デジ
タル制御信号の下限値と最大利得検査用基準値とを比較
し、その比較結果に応じた値を出力する第２の比較回路
を備えていることを特徴としている。

【００５１】上記の構成によれば、第２の比較回路によ
り、最大利得の検査を行うことができる。

【００５２】本発明に係る半導体集積回路は、上記の課
題を解決するために、上記ＲＦ部は、ＩＱベースバンド
信号の高周波成分を除去するためのローパスフィルタを
さらに備え、上記ＲＦ部検査手段は、上記アナログ／デ
ジタル変換回路から出力されるＩＱデジタル信号に基づ
いて、上記ＲＦ部の上記増幅部における増幅利得を制御
するためのアナログ制御信号に対応するデジタル制御信
号を生成する増幅率制御回路と、上記デジタル制御信号
に基づいて、上記ローパスフィルタの通過領域および遮
断領域の特性を検査するローパスフィルタ特性検査手段
とを備えていることを特徴としている。

【００５３】入力信号の周波数がローパスフィルタの遮
断領域にある場合、ローパスフィルタで信号は減衰す
る。ところが、増幅率制御回路の制御により、アナログ
／デジタル変換回路の入力レベルは、所定レベル（増幅
率制御回路で設定される基準値）になるので、ローパス
フィルタで信号が減衰した分、増幅部での増幅率は高く
なり、増幅率制御回路から出力されるデジタル制御信号
は小さくなる。逆に、入力信号の周波数がローパスフィ
ルタの通過領域にある場合、増幅率制御回路から出力さ
れるデジタル制御信号は大きくなる。

【００５４】このように、入力信号の周波数がローパス
フィルタの遮断領域にある場合と通過領域にある場合と
で、それらに対応して得られるデジタル制御信号の値は
増減するので、ローパスフィルタ特性検査手段は、上記
デジタル制御信号に基づいて、ローパスフィルタの通過
特性（通過領域および遮断領域の特性）を的確に検査す
ることが可能となる。

【００５５】本発明に係る半導体集積回路は、上記の課
題を解決するために、上記ローパスフィルタ特性検査手
段は、上記デジタル制御信号の値を記憶する第１のメモ
リ回路および第２のメモリ回路と、上記ＲＦ部に入力さ
れる信号の周波数が上記ローパスフィルタの通過領域に
あるか遮断領域にあるかに応じて、上記デジタル制御信
号の出力先を第１のメモリ回路および第２のメモリ回路
とで切り換える入力スイッチ回路と、上記第１のメモリ
回路に記憶されたデジタル制御信号の値と、上記第２の
メモリ回路に記憶されたデジタル制御信号の値との差
と、ローパスフィルタ検査基準値とを比較し、比較結果
に応じた値を出力するフィルタ特性比較回路とを備えて
いることを特徴としている。

【００５６】上記の構成によれば、入力スイッチ回路に
より、周波数がローパスフィルタの遮断領域内にある信
号が入力された場合に得られるデジタル制御信号の値が
例えば第１のメモリ回路に記憶される一方、周波数がロ
ーパスフィルタの通過領域内にある信号が入力された場
合に得られるデジタル制御信号の値が例えば第２のメモ
リ回路に記憶される。そして、第１のメモリ回路に記憶
されたデジタル制御信号の値と、第２のメモリ回路に記
憶されたデジタル制御信号の値との差と、ローパスフィ
ルタ検査基準値との比較結果がフィルタ特性比較回路か
ら出力される。

【００５７】上記したように、入力信号の周波数がロー
パスフィルタの遮断領域にある場合と通過領域にある場
合とで、それらに対応して得られるデジタル制御信号の
値は増減するので、第１のメモリ回路および第２のメモ
リ回路に記憶された各デジタル制御信号の値の差の大小
を見ることで、ローパスフィルタの通過特性を確実に検
査することができる。

【００５８】本発明に係る半導体集積回路は、上記の課
題を解決するために、上記復調部は、上記ＲＦ部検査手
段での検査結果に基づいて、パッケージとしての合否判
定を行う合否判定回路をさらに備えていることを特徴と
している。

【００５９】上記の構成によれば、復調部が合否判定回
路を備えることで、ＲＦ部検査手段での検査結果に基づ
いて、半導体集積回路がパッケージ（製品）として合格
であるか否かを自動判定することができる。

【００６０】

【発明の実施の形態】本発明の実施の一形態について、
図面に基づいて説明すれば以下の通りである。なお、説
明の便宜上、図１３で示した従来技術と同一の構成には
同一の部材番号を付記する。

【００６１】図１は、本実施形態に係る半導体集積回路
としてのデジタル放送受信装置１の概略の構成を示して
いる。デジタル放送受信装置１は、ＲＦ部２と復調部３
とを同一チップ上に形成し、１パッケージ化した１チッ
プＩＣで構成されている。

【００６２】ＲＦ部２は、入力される高周波信号（ＲＦ
信号）をＩＱベースバンド信号に直交変調すると共に、
伝送路で減衰した信号レベルを所定レベルまで増幅する
ものであり、入力端子４、可変利得型増幅器５、局部発
振器６、９０°移相器７、ミキサー８・９、ローパスフ
ィルタ１０・１１、可変利得型増幅器１２・１３を備え
ている。

【００６３】上記の局部発振器６、９０°移相器７、ミ
キサー８・９は、入力端子４を介して入力される高周波
信号をＩＱベースバンド信号に直交変調する変調部を構
成しており、可変利得型増幅器５・１２・１３は、上記
ＩＱベースバンド信号を増幅するための増幅部を構成し
ている。また、ローパスフィルタ１０・１１は、上記Ｉ
Ｑベースバンド信号の高周波成分を除去するためのもの
である。

【００６４】一方、復調部３は、Ａ／Ｄ（アナログ／デ
ジタル）変換回路１４・１５、デジタル復調回路２７を
備えている。Ａ／Ｄ変換回路１４・１５は、ＲＦ部２か
ら出力される上記ＩＱベースバンド信号をＩＱデジタル
信号に変換するものである。デジタル復調回路２７は、
上記ＩＱデジタル信号を復調するものであり、複素演算
器１７、ＦＩＲフィルタ１８・１９、位相・周波数検出
器２０、ループフィルタ２１、数値制御発振器（ＮＣ
Ｏ）２２、タイミング検出器２３、ループフィルタ２
４、Ｄ／Ａ（デジタル／アナログ）変換回路２５および
電圧制御発振器（ＶＣＯ）２６で構成されている。

【００６５】また、復調部３は、増幅率制御回路１６を
備えている。増幅率制御回路１６は、Ａ／Ｄ変換回路１
４・１５から出力されるＩＱデジタル信号のレベルを示
すＩレベル検出信号およびＱレベル検出信号を生成し、
Ｉレベル検出信号およびＱレベル検出信号に基づいて、
ＲＦ部２の上記増幅部における増幅利得を制御するため
のアナログ制御信号を生成するものである。具体的に
は、図２に示すように、増幅率制御回路１６は、ＩＱレ
ベル検出回路３１、比較結果出力回路３２およびＤ／Ａ
変換回路３３を備えている。

【００６６】ＩＱレベル検出回路３１は、Ａ／Ｄ変換回
路１４・１５の出力レベル（Ｉレベル、Ｑレベル）をそ
れぞれ検出するレベル検出器３４・３５と、レベル検出
器３４・３５の出力を加算する加算器３６とで構成され
ている。比較結果出力回路３２は、基準値と上記ＩＱレ
ベル検出回路３１の出力との差分を出力する引算器３７
と、引算器３７の出力を積分する積分器３８とで構成さ
れている。Ｄ／Ａ変換回路３３は、比較結果出力回路３
２の出力（デジタルＡＧＣ信号）をアナログ信号（アナ
ログＡＧＣ信号）に変換するものである。

【００６７】ＩＱレベル検出回路３１では、２個のレベ
ル検出器３４・３５と加算器３６とによって、ＩＱデジ
タル信号の合計レベル（ＩＱレベル検出信号）が算出さ
れる。ＩＱレベル検出信号が、比較結果出力回路３２内
の基準値より高いと、引算器３７の出力はプラスとな
り、積分器３８の出力は増加する。一方、ＩＱレベル検
出信号が、比較結果出力回路３２内の基準値より低い
と、引算器３７の出力はマイナスとなり、積分器３８の
出力は減少する。比較結果出力回路３２の出力（デジタ
ルＡＧＣ信号）は、Ｄ／Ａ変換回路３３を通して、可変
利得型増幅器５・１２・１３の増幅率を制御する信号
（アナログＡＧＣ信号）となる。

【００６８】ここで、図３に示すように、アナログＡＧ
Ｃ信号と可変利得型増幅器５・１２・１３の増幅率との
関係（利得特性）が成り立つとすると、増幅率制御回路
１６では、ＩＱデジタル信号の合計レベル（ＩＱレベル
検出信号）が基準値より低い時は、可変利得型増幅器５
・１２・１３の増幅率は上がる方向に制御され、ＩＱレ
ベル検出信号が基準値より高い時は、増幅率は下がる方
向に制御される。また、ＩＱレベル検出信号が基準値と
同じになった時は、増幅率の変化は０となり、一定の増
幅率で信号が増幅される。

【００６９】また、増幅率制御回路１６は、上記のよう
な動作を行うことから、Ａ／Ｄ変換回路１４・１５から
出力されるＩＱデジタル信号に基づいて、ＲＦ部２の上
記増幅部における増幅利得を制御するアナログ制御信号
（アナログＡＧＣ信号）と、上記アナログ制御信号に対
応するデジタル制御信号（デジタルＡＧＣ信号）とを生
成する回路であると言うことができる。

【００７０】なお、上記デジタルＡＧＣ信号は、次に示
すＲＦ部検査手段５１でのＲＦ部２の検査に用いられる
ことから、増幅率制御回路１６は、ＲＦ部検査手段５１
の一部を構成していると言うことができる。

【００７１】また、復調部３は、デジタル放送受信装置
１（ＲＦ部２）の検査を行う場合に使用されるＲＦ部検
査手段５１と合否判定回路５２（合否判定手段）とを備
えている。ＲＦ部検査手段５１は、Ａ／Ｄ変換回路１４
・１５から出力されるＩＱデジタル信号に基づいて、Ｒ
Ｆ部２の動作検査を行うものであり、合否判定手段５２
は、ＲＦ部検査手段５１での検査結果に基づいて、デジ
タル放送受信装置１のパッケージとしての合否を判断す
るものである。

【００７２】つまり、本実施形態に係るデジタル放送受
信装置１は、ＲＦ部検査手段５１および合否判定回路５
２以外の構成については、図１３で示した従来のデジタ
ル放送受信装置１’と全く同じであるが、ＲＦ部検査手
段５１および合否判定回路５２を備えている点で従来と
は大きく異なっており、この点が本発明の特徴となって
いる。

【００７３】デジタル放送受信装置１は、通常のＲＦ信
号受信時には、従来のデジタル放送受信装置１’と同じ
動作を行うので、ここではその詳細な説明を省略する。

【００７４】デジタル放送受信装置１の検査を行う場合
は、入力信号にはｓｉｎ波が使用され、入力端子４から
デジタル放送受信装置１に入力される。ここで、入力端
子４に入力される信号は、以下の式で表される。

【００７５】σｓｉｎ（２πｆｔ）ただし、σは振幅値を示す。

【００７６】上記入力されたｓｉｎ波は、可変利得型増
幅器５で増幅され、下記の式で表される信号が出力され
る。

【００７７】σβｓｉｎ（２πｆｔ）ただし、βは可変利得増幅器５の増幅率を示す。

【００７８】可変利得型増幅器５の出力と、局部発振器
６、９０°移相器７により出力される信号ｃｏｓ（−２
πｆｔ）、ｓｉｎ（−２πｆｔ）とは、ミキサー８・９
でミキシングされる。この場合のミキサー８・９のＡＣ
出力は、以下の式で表される。なお、ミキサー８の出力
をｘ（ｔ）、ミキサー９の出力をｙ（ｔ）とする。

【００７９】ｘ（ｔ）＝σβ／２×ｓｉｎ（４πｆｔ）ｙ（ｔ）＝σβ／２×ｃｏｓ（４πｆｔ）出力ｘ（ｔ）、ｙ（ｔ）は、ローパスフィルタ１０・１
１を通過して、可変利得形増幅器１２・１３で増幅され
る。これにより、ＲＦ部２の出力は、以下の式で表され
る。なお、可変利得型増幅器１２の出力をｘ’（ｔ）
を、可変利得型増幅器１３の出力をｙ’（ｔ）とする。

【００８０】ｘ’（ｔ）＝σβγ／２×ｓｉｎ（４πｆｔ）ｙ’（ｔ）＝σβγ／２×ｃｏｓ（４πｆｔ）ただし、γは可変利得型増幅器１２・１３の増幅率とす
る。

【００８１】これらの信号がＡ／Ｄ変換回路１４・１５
でアナログ信号からデジタル信号に変換され、ＲＦ部検
査手段５１に入力される。そして、ＲＦ部検査手段５１
での検査結果の合否判定結果が、合否判定回路５２から
出力される。

【００８２】次に、ＲＦ部検査手段５１の詳細について
説明する。

【００８３】ＲＦ部検査手段５１は、図１に示すよう
に、上述した増幅率制御回路１６、ＩＱ直交誤差検査回
路６１（ＩＱ直交誤差検査手段）、ＩＱレベル差検査回
路７１（ＩＱレベル差検査手段）、利得特性検査回路８
１（利得特性検査手段）、ローパスフィルタ特性検査回
路９１（ローパスフィルタ特性検査手段）で構成されて
いる。ＩＱ直交誤差検査回路６１、ＩＱレベル差検査回
路７１、利得特性検査回路８１、ローパスフィルタ特性
検査回路９１は、ＲＦ部２の検査を行う場合にのみ使用
される。

【００８４】ＩＱ直交誤差検査回路６１は、ＲＦ部２か
ら出力されるＩＱベースバンド信号のＩ信号とＱ信号と
の直交誤差が規定範囲内にあるか否かを、Ａ／Ｄ変換回
路１４・１５から出力されるＩＱデジタル信号に基づい
て検査するものである。つまり、ＩＱ直交誤差検査回路
６１は、ＲＦ部２の出力波形同士の位相差が９０°に対
してどの程度誤差があるかを上記ＩＱデジタル信号に基
づいて求め、その誤差が規定範囲内にあるか否かを検査
する。

【００８５】ＩＱレベル差検査回路７１は、増幅率制御
回路１６から出力されるＩレベル検出信号およびＱレベ
ル検出信号に基づいて、ＲＦ部２から出力されるＩＱベ
ースバンド信号のＩ信号とＱ信号とのレベル差が規定範
囲内にあるか否かを検査するものであり、これにより、
可変利得制御型増幅器１２・１３の利得差を検査するこ
とができる。

【００８６】利得特性検査回路８１は、ＲＦ部２に入力
される信号の変化に伴う、増幅率制御回路１６からのデ
ジタルＡＧＣ信号（デジタル制御信号）の変化に基づい
て、ＲＦ部２の利得特性の検査を行うものである。つま
り、利得特性検査回路８１は、入力信号の変化に伴うデ
ジタルＡＧＣ信号の変化が規定範囲内であるか否かを検
出することにより、ＲＦ部２の利得特性が規定範囲内で
あるか否かの検査（可変利得型増幅器５・１２・１３の
利得範囲の検査）を行う。

【００８７】ローパスフィルタ特性検査回路９１は、Ｒ
Ｆ部２のローパスフィルタ１０・１１の振幅特性の検査
を行うものであり、ローパスフィルタ１０・１１の通過
特性（通過領域および遮断領域）の特性が規定範囲内に
入っているか否かを検査する。

【００８８】以下、上記した各検査回路について詳細に
説明する。

【００８９】（ＩＱ直交誤差検査回路）ＩＱ直交誤差検
査回路６１は、図４に示すように、符号判定回路６２
と、時間測定回路６３と、比較回路６４とで構成されて
いる。

【００９０】符号判定回路６２は、Ａ／Ｄ変換回路１４
・１５からの出力（ＩＱデジタル信号）の符号をそれぞ
れ検出する符号検出器６５・６６で構成されている。

【００９１】時間測定回路６３は、符号検出器６５・６
６にて検出された符号、つまり、上記ＩＱデジタル信号
の符号が所定時間内で同符号となる時間を測定するもの
であり、同符号判定部６７と積分器６８とで構成されて
いる。同符号判定部６７は、符号検出器６５・６６にて
検出された符号が同符号の場合には“０”を出力する一
方、異符号の場合は“１”を出力する。また、積分器６
８は、所定時間中に同符号判定部６７の出力が“０”と
なった回数を出力する。これにより、積分器６８から
は、上記所定時間中にＡ／Ｄ変換回路１４・１５からの
出力の符号が一致している時間が出力されることにな
る。

【００９２】比較回路６４は、時間測定回路６３の出力
（時間測定回路６３にて測定された時間）が規定範囲内
にあるか否かを判定する判定回路である。つまり、比較
回路６４は、時間測定回路６３の積分器６８の出力（同
符号となる時間）と基準値（時間判定用基準値、リファ
レンス、合格判定基準）とを比較し、積分器６８の出力
がリファレンス範囲内にある場合は“０”を出力する一
方、範囲外の場合は“１”を出力し、比較結果に応じた
値を出力する。

【００９３】ここで、９０°移相器７の出力に誤差Δθ
がある場合、ＲＦ部２の出力（可変利得型増幅器１２・
１３の出力）は、以下の式で示される。

【００９４】ｘ’（ｔ）＝σβγ／２×ｓｉｎ（４πｆｔ）ｙ’（ｔ）＝σβγ／２×ｃｏｓ（４πｆｔ＋Δθ）図５ないし図７は、誤差Δθが０、マイナス、プラスの
ときの、所定時間での出力ｘ’（ｔ）、ｙ’（ｔ）の波
形をそれぞれ示している。図５に示すように、誤差Δθ
が０の時は、出力ｘ’（ｔ）とｙ’（ｔ）とは、上記所
定時間のうち半分の時間が同符号となる。また、出力
ｘ’（ｔ）とｙ’（ｔ）とは、誤差Δθがマイナスの
時、図６に示すように上記所定時間内では同符号の時間
が長く、誤差Δθがプラスの時、図７に示すように上記
所定時間内では同符号の時間が短くなる。したがって、
出力ｘ’（ｔ）とｙ’（ｔ）とが同符号となる時間を測
定することで、誤差Δθの大きさが分かる。

【００９５】そこで、ＩＱ直交誤差検査回路６１は、出
力ｘ’（ｔ）、ｙ’（ｔ）に対応するＩＱデジタル信号
が同符号となる時間を測定し、この時間が規定範囲内か
否かを判断することで、出力ｘ’（ｔ）、ｙ’（ｔ）が
同符号となる時間が規定範囲内か否かを判断することが
できる。これにより、ＲＦ部２から出力されるＩＱベー
スバンド信号のＩ信号とＱ信号との直交誤差Δθが規定
範囲内にあるか否かを検査することができる。

【００９６】（ＩＱレベル差検査回路）次に、ＩＱレベ
ル差検査回路７１について説明する。ＩＱレベル差検査
回路７１は、図８に示すように、増幅率制御回路１６か
ら出力されるＩレベル検出信号とＱレベル検出信号との
レベル差に対応する値をＩＱレベル差として検出する引
算回路７２（レベル差検出手段）と、上記ＩＱレベル差
と予め規定した基準値（レベル差判定用基準値、リファ
レンス、合否判定基準）とに基づいて、ＩＱベースバン
ド信号のＩ信号とＱ信号とのレベル差が規定範囲内であ
るか否かを判断する差分比較回路７３（レベル差比較手
段）とで構成されている。

【００９７】引算回路７２は、増幅率制御回路１６のＩ
Ｑレベル検出回路３１からの出力（Ｉレベル検出信号、
Ｑレベル検出信号）をそれぞれ一定期間積分する積分器
７４・７５と、各々の積分器７４・７５の差分を計算す
る引算器７６とで構成されている。また、差分比較回路
７３は、引算器７６からの出力の絶対値を検出する絶対
値検出器７７と、上記絶対値が基準値より小さい場合に
は“０”を出力する一方、上記絶対値が基準値よりも大
きい場合には“１”を出力する比較回路７８とで構成さ
れている。

【００９８】可変利得型増幅器１２・１３とで利得差が
あった場合、ＲＦ部２の出力は、以下の式で表される。

【００９９】ｘ’（ｔ）＝σβγ₁／２×ｓｉｎ（４πｆｔ）ｙ’（ｔ）＝σβγ₂／２×ｃｏｓ（４πｆｔ）ただし、γ₁は可変利得型増幅器１２の増幅率を示し、
γ₂は可変利得型増幅器１３の増幅率を示す。

【０１００】上記の出力ｘ’（ｔ）、ｙ’（ｔ）が、復
調部３のＡ／Ｄ変換回路１４・１５にそれぞれ入力さ
れ、Ａ／Ｄ変換回路１４・１５にて得られるＩＱデジタ
ル信号がそれぞれ増幅率制御回路１６に入力されると、
増幅率制御回路１６内のＩＱレベル検出回路３１のレベ
ル検出器３４・３５から、Ｉレベル検出信号、Ｑレベル
検出信号が出力される。その後、上記のＩレベル検出信
号、Ｑレベル検出信号は、積分器７４・７５にて一定期
間積分され、出力レベルが平均化される。積分器７４・
７５からの出力は引算器７６に入力され、引算器７６に
て差分計算される。その結果、引算器７６では、増幅率
の差γ₁ ²−γ₂ ²が得られる。なお、この増幅率の差γ₁ ²
−γ₂ ²が上記のＩＱレベル差に対応している。

【０１０１】絶対値検出器７７は、上記増幅率の差γ₁ ²
−γ₂ ²の絶対値をＩＱレベル差として出力し、比較回路
７８は、その出力値を基準値と比較する。比較回路７８
は、ＩＱレベル差が規定範囲内にある場合は“０”を出
力する一方、規定範囲外の場合は“１”を出力する。

【０１０２】可変利得型増幅器１２・１３に利得差があ
ると、その差に応じて、Ａ／Ｄ変換回路１４・１５に出
力差が現れる。したがって、ＩＱレベル差検査回路７１
は、Ａ／Ｄ変換回路１４・１５の出力差を増幅率制御回
路１６を介して検出し、その出力差が規定範囲内かどう
かをＩＱレベル差を用いて判断することで、可変利得制
御型増幅器１２・１３の利得差、つまり、ＲＦ部２から
出力されるＩＱベースバンド信号のＩ信号とＱ信号との
レベル差の検査を行うことができる。

【０１０３】（利得特性検査回路）利得特性の検査は、
制御信号（デジタルＡＧＣ信号）に対する増幅率のカー
ブが規定範囲内にあるかどうかを見ることで行う。復調
部３では、増幅率制御回路１６のデジタルＡＧＣ信号を
観測することで利得特性の検査が可能であり、これを利
得特性検査回路８１で行う。

【０１０４】利得特性検査回路８１は、図９に示すよう
に、比較回路８２（第１の比較回路）、比較回路８３
（第２の比較回路）、出力スイッチ回路８４で構成され
ている。

【０１０５】比較回路８２は、最小利得検査用の比較回
路で、ＲＦ部２に入力される信号の振幅値を変化させた
場合に、上記入力信号の変化に対応して変化する、増幅
率制御回路１６から出力されるデジタルＡＧＣ信号の上
限値と基準値（最小利得検査用基準値、リファレンス、
合否判定基準）Ｑ₁とを比較する。そして、比較回路８
２は、上記の比較の結果、デジタルＡＧＣ信号が基準値
Ｑ₁より小さい場合は“０”を出力する一方、デジタル
ＡＧＣ信号が基準値Ｑ₁より大きい場合は“１”を出力
するというように、その比較結果に応じた値を出力す
る。

【０１０６】比較回路８３は、最大利得検査用の比較回
路で、ＲＦ部２に入力される信号の振幅値を変化させた
場合に、上記入力信号の変化に対応して変化する、増幅
率制御回路１６から出力されるデジタルＡＧＣ信号の下
限値と基準値（最大利得検査用基準値、リファレンス、
合否判定基準）Ｑ₂とを比較する。そして、比較回路８
３は、上記の比較の結果、デジタルＡＧＣ信号が基準値
Ｑ₂より小さい場合は“１”を出力する一方、デジタル
ＡＧＣ信号が基準値Ｑ₂より大きい場合は“０”を出力
するというように、その比較結果に応じた値を出力す
る。

【０１０７】出力スイッチ回路８４は、最小利得検査の
場合は、比較回路８２の出力を選択し、最大利得検査の
場合は、比較回路８３の出力を選択するスイッチ回路で
あり、最小利得検査か最大利得検査かに応じて、比較回
路８２・８３の出力を選択的に切り換える。

【０１０８】上記の構成では、最小利得検査用として例
えば振幅値σ₁のｓｉｎ波を入力端子４に入力した場合
におけるデジタルＡＧＣ信号の規定範囲を基準値Ｑ₁以
下、最大利得検査用として例えば振幅値σ₂のｓｉｎ波
を入力端子４に入力した場合におけるデジタルＡＧＣ信
号の規定範囲を基準値Ｑ₂以上とし、振幅値を上記のよ
うにσ₁、σ₂として入力信号（ｓｉｎ波）を変化させ
た場合に、その変化に対応して変化するデジタルＡＧＣ
信号の上限値が基準値Ｑ₁以下で、かつ、下限値が基準
値Ｑ₂以上である場合、利得特性検査回路８１の出力ス
イッチ回路８４の出力は“０”となり、それ以外では
“１”となる。

【０１０９】ＡＧＣループが動作していると、Ａ／Ｄ変
換回路１４・１５の入力は一定であり、図２で示した増
幅率制御回路１６内の基準値が例えば１に設定された場
合、可変利得型増幅器１２・１３の増幅率は以下の関係
を満たす。

【０１１０】βγ／２＝１／σ 増幅率制御回路１６は、上記の関係が成り立つようにア
ナログＡＧＣ信号を出力するものとする。なお、アナロ
グＡＧＣ信号は、デジタルＡＧＣ信号をアナログ信号に
変換したものである。

【０１１１】この場合、入力端子４に入力される信号
（ｓｉｎ波）の振幅値σを変更し、上式の右辺の１／σ
を変更すると、それに伴い、上式の左辺の増幅率βγ／
２が変化し、その結果、デジタルＡＧＣ信号も変化す
る。したがって、入力信号の振幅値をσ₁とσ₂とで変
化させ、その変化に対応して変化するデジタルＡＧＣ信
号を観測することで、利得特性の検査を行うことが可能
となる。

【０１１２】図１０は、利得特性検査におけるデジタル
ＡＧＣ信号と増幅率との関係を示している。波形ａは、
利得特性検査回路８１の出力が“０”となる場合の可変
利得型増幅器５・１２・１３の利得特性を示しており、
利得特性（最大利得および最小利得）が振幅値σの変化
の範囲内で規定範囲（合格範囲）内であることが分か
る。ちなみに、波形ｂは、可変利得型増幅器５・１２・
１３の最大利得が上記規定範囲外の場合を示しており、
波形ｃは、可変利得型増幅器５・１２・１３の最小利得
が上記規定範囲外の場合を示している。

【０１１３】（ローパスフィルタ特性検査回路）次に、
ローパスフィルタ特性検査回路９１について説明する。
ローパスフィルタ特性検査回路９１は、ＲＦ部２のロー
パスフィルタ１０・１１の振幅特性として通過領域、遮
断領域の特性が規定範囲にあるかを検査する。復調部３
では、利得特性検査で説明した通り、ＡＧＣループが動
作している場合、増幅率制御回路１６のデジタルＡＧＣ
信号を観測することで利得特性を検査することができる
が、上記デジタルＡＧＣ信号を観測することで、ローパ
スフィルタ１０・１１の特性も同様に検査でき、これを
ローパスフィルタ特性検査手段９１で行う。

【０１１４】ローパスフィルタ特性検査回路９１は、図
１１に示すように、入力スイッチ回路９２、メモリ回路
９３（第１のメモリ回路）、メモリ回路９４（第２のメ
モリ回路）、フィルタ特性比較回路９５を備えている。

【０１１５】入力スイッチ回路９２は、観測条件に応じ
て、つまり、ＲＦ部２に入力される信号の周波数がロー
パスフィルタ１０・１１の通過領域にあるか遮断領域に
あるかに応じて、増幅率制御回路１６からのデジタルＡ
ＧＣ信号の出力先をメモリ回路９３とメモリ回路９４と
で切り換えるものである。

【０１１６】メモリ回路９３・９４は、入力スイッチ回
路９２を介して入力される上記デジタルＡＧＣ信号の値
を記憶するものである。入力スイッチ回路９２の上記作
用により、メモリ回路９３は、例えば周波数がローパス
フィルタ１０・１１の遮断領域にある信号がＲＦ部２に
入力された場合に得られるデジタルＡＧＣ信号の値を記
憶し、メモリ回路９４は、例えば周波数がローパスフィ
ルタ１０・１１の通過領域にある信号がＲＦ部２に入力
された場合に得られるデジタルＡＧＣ信号の値を記憶す
ることになる。

【０１１７】フィルタ特性比較回路９５は、メモリ回路
９３に記憶されたデジタルＡＧＣ信号の値と、メモリ回
路９４に記憶されたデジタルＡＧＣ信号の値との差と、
基準値（ローパスフィルタ検査基準値、リファレンス、
合否判定基準）とを比較し、比較結果に応じた値を出力
するものである。このフィルタ特性比較回路９５は、メ
モリ回路９４の出力からメモリ回路９３の出力を減算す
る引算器９６と、引算器９６での減算結果が基準値より
大きい場合に“０”を出力する一方、上記減算結果が基
準値より小さい場合に“１”を出力する比較回路９７と
で構成されている。

【０１１８】上記の構成では、入力スイッチ回路９２に
より、周波数が遮断領域内の信号を入力させた時のデジ
タルＡＧＣ信号の値がメモリ回路９３に記憶される一
方、周波数が通過領域内の信号を入力させた時のデジタ
ルＡＧＣ信号の値がメモリ回路９４に記憶される。メモ
リ回路９３に記憶されたデジタルＡＧＣ信号の値と、メ
モリ回路９４に記憶されたデジタルＡＧＣ信号の値とが
引算器９６で減算される。引算器９６の出力から、入力
信号がローパスフィルタ１０・１１の遮断領域で通過領
域からどの程度減衰したかがわかる。比較回路９７で
は、引算器９６の出力と予め規定している基準値とが比
較され、比較結果に応じた値が比較回路９７から出力さ
れる。

【０１１９】入力信号の周波数がローパスフィルタ１０
・１１の遮断領域にある場合、ローパスフィルタ１０・
１１で信号は減衰する。ところが、ＡＧＣループが動作
していると、Ａ／Ｄ変換回路１４・１５の入力レベル
は、増幅率制御回路１６で設定される基準値になるの
で、ローパスフィルタ１０・１１で減衰した分、可変利
得型増幅器５・１２・１３の増幅率は高くなり、増幅率
制御回路１６から出力されるデジタルＡＧＣ信号は小さ
くなる。逆に、入力信号の周波数がローパスフィルタ１
０・１１の通過領域にある場合は、増幅率制御回路１６
から出力されるデジタルＡＧＣ信号は大きくなる。よっ
て、周波数が遮断領域内の信号を入力した場合のデジタ
ルＡＧＣ信号の値と、周波数が通過領域内の信号を入力
した場合のデジタルＡＧＣ信号とを比較することで、ロ
ーパスフィルタ１０・１１の振幅特性を検査できる。

【０１２０】以上で説明した各検査回路での検査結果、
つまり、ＲＦ部検査手段５１のＩＱ直交誤差検査回路６
１、ＩＱレベル差検査回路７１、利得特性検査回路８
１、ローパスフィルタ特性検査回路９１での検査結果
は、合否判定回路５２に入力される。合否判定回路５２
は、上記検査結果を総合的に勘案し、全ての検査項目
（各検査回路での検査結果）が規定内にあった場合（各
検査回路からの出力が“０”であった場合）には、デジ
タル放送受信装置１が製品（パッケージ）として合格で
あるとして“０”を、そうでない場合には“１”を出力
する。このようにデジタル放送受信装置１の復調部３が
合否判定回路５２を備えることで、チップ自身でチップ
の合否判定を自動的に行うことができる。

【０１２１】以上のように、本発明では、ＲＦ部２の動
作検査を行うＲＦ部検査手段５１を復調部３に設けるこ
とにより、ＲＦ部２と復調部３とを１チップＩＣで構成
した場合でも、従来のようにＲＦ部２からの出力を取り
出すための検査用のピンをＲＦ部２に設ける必要がな
い。これにより、ＲＦ部２の大型化によるパッケージ自
体の大型化を回避することができる。

【０１２２】また、ＲＦ部検査手段５１により、高価な
テスターを用いることなくＲＦ部２の検査を行うことが
でき、しかも、上述のように検査用のピンも設けなくて
も済むので、デジタル放送受信装置１の製品としてのコ
ストおよびテストを行う際ののコストを低減することが
できる。

【０１２３】なお、本実施形態では、ＲＦ部２と復調部
３とを同一チップ上に形成することで１パッケージ化し
た半導体集積回路を構成した例について説明したが、Ｒ
Ｆ部２と復調部３とを別々のチップに形成した後、これ
らのチップを１つのＩＣパッケージにマルチチップ搭載
することで１パッケージ化した半導体集積回路を構成し
てもよい。

【０１２４】なお、本発明に係る半導体集積回路は、以
下の第１〜第１３の半導体集積回路とも表現することが
できる。

【０１２５】第１の半導体集積回路は、特定の周波数帯
域に複数のチャンネルの直交（ＩＱ）デジタル変調波が
存在する信号を入力する入力端子及び任意のチャンネル
の直交デジタル変調波を選択してＩＱベースバンド信号
に直接変換するダイレクトコンバージョンの機能を有す
るＲＦ部と、上記ＩＱベースバンド信号をＩＱデジタル
信号に変換するアナログ／デジタル変換回路、上記ＩＱ
デジタル信号を復調するデジタル復調回路、及び、上記
ＲＦ部の増幅利得を制御する増幅率制御回路を有する復
調部とを別々のチップに集積化した上で１つのＩＣパッ
ケージにマルチチップ搭載するか、または同一チップ上
に集積化してＩＣパッケージに搭載することで１パッケ
ージ化した半導体集積回路であって、上記復調部に上記
ＲＦ部の動作検査を行うＲＦ部検査手段を備えた構成で
ある。

【０１２６】第２の半導体集積回路は、第１の半導体集
積回路であって、上記ＲＦ部検査手段において、ＲＦ部
の利得特性の検査を行う利得特性検査手段を備えた構成
である。

【０１２７】第３の半導体集積回路は、第２の半導体集
積回路であって、上記利得特性検査手段は、上記入力端
子にあらかじめ規定された上限及び下限値の入力信号レ
ベルを入力した場合に、上記増幅率制御回路に備えられ
た、上記ＩＱデジタル信号それぞれの出力レベルを検出
するレベル検出器と、検出されたＩ及びＱレベル検出信
号を加算する加算回路と、加算されたＩＱレベル加算信
号と基準信号とを比較した結果をデジタルＡＧＣ信号と
して出力する比較結果出力回路と、上記デジタルＡＧＣ
信号をアナログＡＧＣ信号に変換するデジタル／アナロ
グ変換回路により、上記復調部へのＩＱベースバンド信
号のレベルが上記入力信号レベルの上限及び下限値に係
わらず一定となるように、上記アナログＡＧＣ信号が調
整され、そのときの上記入力信号レベルの上限及び下限
値に相当する上記デジタルＡＧＣ信号の値が規定のレベ
ル範囲にあることを検出する利得特性検査回路とを備え
た構成である。

【０１２８】なお、この場合、本実施形態における増幅
率制御回路１６と利得特性検査回路８１とが、利得特性
検査手段に対応している。

【０１２９】第４の半導体集積回路は、第３の半導体集
積回路であって、上記利得特性検査回路は、上記デジタ
ルＡＧＣ信号の上限値と第一のリファレンスレベルとの
比較を行う第一の利得特性比較回路と、上記デジタルＡ
ＧＣ信号の下限値と第二のリファレンスレベルとの比較
を行う第二の利得特性比較回路と、上記第一の利得特性
比較回路と上記第二の利得特性比較回路からの結果を選
択する出力信号スイッチ回路とで構成されている。

【０１３０】第５の半導体集積回路は、第１の半導体集
積回路であって、上記ＲＦ部検査手段において、ＲＦ部
から出力されるＩＱベースバンド信号のＩ信号とＱ信号
のレベル差の検査を行うＩＱレベル差検査手段を備えた
構成である。

【０１３１】第６の半導体集積回路は、第５の半導体集
積回路であって、上記ＩＱレベル差検査手段は、上記入
力端子に規定レベルの入力信号を入力した場合に、上記
増幅率制御回路に備えられた、上記ＩＱデジタル信号そ
れぞれの出力レベルを検出するレベル検出器と、検出さ
れたＩ及びＱのレベル検出信号を加算する加算回路と、
加算されたＩＱレベル加算信号と基準信号とを比較した
結果をデジタルＡＧＣ信号として出力する比較結果出力
回路と、上記デジタルＡＧＣ信号をアナログＡＧＣ信号
に変換するデジタル／アナログ変換回路により、上記復
調部へのＩＱベースバンド信号のレベルが一定となるよ
うに、上記アナログＡＧＣ信号が調整され、そのとき、
上記レベル検出器からの上記Ｉ及びＱの検出信号の差が
規定範囲内にあることを検査するＩＱレベル差検査回路
とを備えた構成である。

【０１３２】第７の半導体集積回路は、第６の半導体集
積回路であって、上記ＩＱレベル差検査回路は、上記増
幅率制御回路からのＩ及びＱレベル検出信号の差を求め
る引算回路と、引算した差分の絶対値と差の基準値との
比較を行う差分比較回路とで構成されている。

【０１３３】第８の半導体集積回路は、第１の半導体集
積回路であって、上記ＲＦ部検査手段において、ＲＦ部
のローパスフィルタ特性の検査を行うローパスフィルタ
特性検査手段を備えた構成である。

【０１３４】第９の半導体集積回路は、第８の半導体集
積回路であって、上記ローパスフィルタ特性検査手段
は、上記入力端子に規定レベルの入力信号を入力し、こ
の入力信号の周波数を規定範囲内で変化させた場合に、
上記増幅率制御回路に備えられた、上記ＩＱデジタル信
号それぞれの出力レベルを検出するレベル検出器と、検
出されたＩ及びＱのレベル検出信号を加算する加算回路
と、加算されたＩＱレベル加算信号と基準信号とを比較
した結果をデジタルＡＧＣ信号として出力する比較結果
出力回路と、上記デジタルＡＧＣ信号をアナログＡＧＣ
信号に変換するデジタル／アナログ変換回路により、上
記復調部へのＩＱベースバンド信号のレベルが上記入力
信号の周波数に係わらず一定となるように、上記アナロ
グＡＧＣ信号が調整され、そのとき、上記比較結果出力
回路からのデジタルＡＧＣ信号の値が規定範囲内にある
ことを検出するローパスフィルタ特性検査回路を備えた
構成である。

【０１３５】第１０の半導体集積回路は、第９の半導体
集積回路であって、上記ローパスフィルタ特性検査回路
は、上記デジタルＡＧＣ信号を切り換える入力信号スイ
ッチ回路と、検査を行う周波数を変化させた場合に上記
入力信号スイッチ回路により上記デジタルＡＧＣ信号を
切り換え、それぞれの場合において上記デジタルＡＧＣ
信号の値を記憶する第一のメモリ回路および第二のメモ
リ回路と、第一のメモリー回路の値と第二のメモリー回
路の値との差分と、ローパスフィルタ検査基準値とを比
較するフィルタ特性比較回路で構成されている。

【０１３６】第１１の半導体集積回路は、第１の半導体
集積回路であって、上記ＲＦ部検査手段は、Ｉ及びＱの
直交誤差が規定範囲内にあることを検出するＩＱ直交誤
差検査手段を備えた構成である。

【０１３７】第１２の半導体集積回路は、第１１の半導
体集積回路であって、上記ＩＱ直交誤差検査手段は、上
記アナログ／デジタル変換器のＩＱデジタル信号の符号
を出力する符号判定回路と、上記符号判定回路の出力値
がＩＱ各々において同値となる時間を測定する時間測定
回路と、上記時間測定回路の出力が規定範囲内にあるか
を判定する判定回路で構成されている。

【０１３８】第１３の半導体集積回路は、第１ないし第
１２のいずれかの半導体集積回路であって、上記ＲＦ部
検査手段の出力により、その検査結果が合格か否かを判
定する合格判定回路を備えた構成である。

【０１３９】

【発明の効果】本発明に係る半導体集積回路は、以上の
ように、入力される高周波信号をＩＱベースバンド信号
に直交変調する変調部と、上記ＩＱベースバンド信号を
増幅するための増幅部とを有するＲＦ部と、上記ＩＱベ
ースバンド信号をＩＱデジタル信号に変換するアナログ
／デジタル変換回路と、上記ＩＱデジタル信号を復調す
るデジタル復調回路とを有する復調部とを１パッケージ
化した半導体集積回路であって、上記復調部は、上記ア
ナログ／デジタル変換回路から出力されるＩＱデジタル
信号に基づいて、上記ＲＦ部の動作検査を行うＲＦ部検
査手段を備えている構成である。

【０１４０】それゆえ、ＲＦ部の検査機能を復調部に持
たせることにより、ＲＦ部と復調部とが１パッケージ化
された半導体集積回路が構成された場合でも、ＲＦ部の
検査において高価なテスターを用いることは不要とな
り、また、ＲＦ部からの出力を取り出すための検査用の
ピンをＲＦ部に設ける必要がなくなる。これにより、Ｒ
Ｆ部の大型化によるパッケージ自体の大型化を回避する
ことができると共に、半導体集積回路の製品としてのコ
ストを低減することができるという効果を奏する。

【０１４１】本発明に係る半導体集積回路は、以上のよ
うに、上記ＲＦ部検査手段は、上記ＩＱデジタル信号に
基づいて、上記ＲＦ部から出力されるＩＱベースバンド
信号のＩ信号とＱ信号との直交誤差を検査するＩＱ直交
誤差検査手段を備えている構成である。

【０１４２】それゆえ、既存のアナログ／デジタル変換
回路を利用して、ＲＦ部から出力されるＩＱベースバン
ド信号のＩ信号とＱ信号との直交誤差を検査することが
できるという効果を奏する。

【０１４３】本発明に係る半導体集積回路は、以上のよ
うに、上記ＩＱ直交誤差検査手段は、上記ＩＱデジタル
信号の符号をそれぞれ検出する符号判定回路と、所定時
間内で上記ＩＱデジタル信号の符号が同符号となる時間
を測定する時間測定回路と、上記時間測定回路にて測定
された時間が規定範囲内にあるか否かを判定する判定回
路とを備えている構成である。

【０１４４】それゆえ、上記ＩＱデジタル信号に対応す
るＲＦ部からの出力（ＩＱベースバンド信号）が同符号
となる時間が規定範囲内か否かを判断することができ
る。これにより、上記ＩＱベースバンド信号のＩ信号と
Ｑ信号との直交誤差を検査することができるという効果
を奏する。

【０１４５】本発明に係る半導体集積回路は、以上のよ
うに、上記ＲＦ部検査手段は、上記ＩＱデジタル信号の
レベルを示すＩレベル検出信号およびＱレベル検出信号
を生成し、Ｉレベル検出信号およびＱレベル検出信号に
基づいて、上記ＲＦ部の上記増幅部における増幅利得を
制御する増幅率制御回路と、上記Ｉレベル検出信号およ
び上記Ｑレベル検出信号に基づいて、上記ＲＦ部から出
力されるＩＱベースバンド信号のＩ信号とＱ信号とのレ
ベル差を検査するＩＱレベル差検査手段とを備えている
構成である。

【０１４６】それゆえ、既存のアナログ／デジタル変換
回路を利用して、ＲＦ部から出力されるＩＱベースバン
ド信号のレベル差を検査することができるという効果を
奏する。

【０１４７】本発明に係る半導体集積回路は、以上のよ
うに、上記ＩＱレベル差検査手段は、上記Ｉレベル検出
信号と上記Ｑレベル検出信号とのレベル差に対応する値
をＩＱレベル差として検出するレベル差検出手段と、上
記ＩＱレベル差とレベル差判定用基準値とに基づいて、
ＩＱベースバンド信号のＩ信号とＱ信号とのレベル差が
規定範囲内であるか否かを判断するレベル差比較手段と
を備えている構成である。

【０１４８】それゆえ、アナログ／デジタル変換回路の
出力差を増幅率制御回路を介してＩＱレベル差として検
出し、そのＩＱレベル差とレベル差判定用基準値とを比
較することで、上記増幅部の利得差、つまり、ＲＦ部か
ら出力されるＩＱベースバンド信号のＩ信号とＱ信号と
のレベル差の検査を行うことができるという効果を奏す
る。

【０１４９】本発明に係る半導体集積回路は、以上のよ
うに、上記ＲＦ部検査手段は、上記アナログ／デジタル
変換回路から出力されるＩＱデジタル信号に基づいて、
上記ＲＦ部の上記増幅部における増幅利得を制御するた
めのアナログ制御信号に対応するデジタル制御信号を生
成する増幅率制御回路と、上記ＲＦ部に入力される信号
の変化に伴う上記デジタル制御信号の変化に基づいて、
上記増幅利得の特性を検査する利得特性検査手段とを備
えている構成である。

【０１５０】それゆえ、利得特性検査手段が上記デジタ
ル制御信号の変化を検出することにより、上記アナログ
制御信号の変化を検出できる。これにより、上記アナロ
グ制御信号により制御される上記増幅利得の特性を、復
調部側で的確に検査することができるという効果を奏す
る。

【０１５１】本発明に係る半導体集積回路は、以上のよ
うに、上記ＲＦ部検査手段は、上記ＲＦ部に入力される
信号の変化に対応して変化する上記デジタル制御信号の
上限値と最小利得検査用基準値とを比較し、その比較結
果に応じた値を出力する第１の比較回路を備えている構
成である。

【０１５２】それゆえ、第１の比較回路により、最小利
得の検査を行うことができるという効果を奏する。

【０１５３】本発明に係る半導体集積回路は、以上のよ
うに、上記ＲＦ部検査手段は、上記ＲＦ部に入力される
信号の変化に対応して変化する上記デジタル制御信号の
下限値と最大利得検査用基準値とを比較し、その比較結
果に応じた値を出力する第２の比較回路を備えている構
成である。

【０１５４】それゆえ、第２の比較回路により、最大利
得の検査を行うことができるという効果を奏する。

【０１５５】本発明に係る半導体集積回路は、以上のよ
うに、上記ＲＦ部は、ＩＱベースバンド信号の高周波成
分を除去するためのローパスフィルタをさらに備え、上
記ＲＦ部検査手段は、上記アナログ／デジタル変換回路
から出力されるＩＱデジタル信号に基づいて、上記ＲＦ
部の上記増幅部における増幅利得を制御するためのアナ
ログ制御信号に対応するデジタル制御信号を生成する増
幅率制御回路と、上記デジタル制御信号に基づいて、上
記ローパスフィルタの通過領域および遮断領域の特性を
検査するローパスフィルタ特性検査手段とを備えている
構成である。

【０１５６】それゆえ、入力信号の周波数がローパスフ
ィルタの遮断領域にある場合と通過領域にある場合と
で、それらに対応して得られるデジタル制御信号の値は
増減するので、ローパスフィルタ特性検査手段は、上記
デジタル制御信号に基づいて、ローパスフィルタの通過
特性（通過領域および遮断領域の特性）を的確に検査す
ることが可能となるという効果を奏する。

【０１５７】本発明に係る半導体集積回路は、以上のよ
うに、上記ローパスフィルタ特性検査手段は、上記デジ
タル制御信号の値を記憶する第１のメモリ回路および第
２のメモリ回路と、上記ＲＦ部に入力される信号の周波
数が上記ローパスフィルタの通過領域にあるか遮断領域
にあるかに応じて、上記デジタル制御信号の出力先を第
１のメモリ回路および第２のメモリ回路とで切り換える
入力スイッチ回路と、上記第１のメモリ回路に記憶され
たデジタル制御信号の値と、上記第２のメモリ回路に記
憶されたデジタル制御信号の値との差と、ローパスフィ
ルタ検査基準値とを比較し、比較結果に応じた値を出力
するフィルタ特性比較回路とを備えている構成である。

【０１５８】それゆえ、入力信号の周波数がローパスフ
ィルタの遮断領域にある場合と通過領域にある場合と
で、それらに対応して得られるデジタル制御信号の値は
増減するので、第１のメモリ回路および第２のメモリ回
路に記憶された各デジタル制御信号の値の差の大小を見
ることで、ローパスフィルタの通過特性を確実に検査す
ることができるという効果を奏する。

【０１５９】本発明に係る半導体集積回路は、以上のよ
うに、上記復調部は、上記ＲＦ部検査手段での検査結果
に基づいて、パッケージとしての合否判定を行う合否判
定回路をさらに備えている構成である。

【０１６０】それゆえ、ＲＦ部検査手段での検査結果に
基づいて、半導体集積回路がパッケージ（製品）として
合格であるか否かを自動判定することができるという効
果を奏する。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路としてのデジタル
放送受信装置の概略の構成を示すブロック図である。

【図２】上記デジタル放送受信装置の復調部に設けられ
る増幅率制御回路の概略の構成を示すブロック図であ
る。

【図３】上記デジタル放送受信装置のＲＦ部に設けられ
る可変利得型増幅器の増幅率と、上記可変利得型増幅器
に供給されるアナログＡＧＣ信号との関係を示すグラフ
である。

【図４】上記復調部に設けられるＲＦ部検査手段のＩＱ
直交誤差検査回路の概略の構成を示すブロック図であ
る。

【図５】上記ＲＦ部に設けられる９０°移相器の出力の
誤差Δθが０である場合に、上記ＲＦ部から出力される
ＩＱベースバンド信号の出力波形をそれぞれ示す波形図
である。

【図６】上記ＲＦ部に設けられる９０°移相器の出力の
誤差Δθがマイナスの場合に、上記ＲＦ部から出力され
るＩＱベースバンド信号の出力波形をそれぞれ示す波形
図である。

【図７】上記ＲＦ部に設けられる９０°移相器の出力の
誤差Δθがプラスの場合に、上記ＲＦ部から出力される
ＩＱベースバンド信号の出力波形をそれぞれ示す波形図
である。

【図８】上記復調部に設けられるＲＦ部検査手段のＩＱ
レベル差検査回路の概略の構成を示すブロック図であ
る。

【図９】上記復調部に設けられるＲＦ部検査手段の利得
特性検査回路の概略の構成を示すブロック図である。

【図１０】利得特性検査におけるデジタルＡＧＣ信号と
増幅率との関係を示すグラフである。

【図１１】上記復調部に設けられるＲＦ部検査手段のロ
ーパスフィルタ特性検査回路の概略の構成を示すブロッ
ク図である。

【図１２】ＩＱ平面上におけるＱＰＳＫ信号を示す説明
図である。

【図１３】従来のデジタル放送受信装置の概略の構成を
示すブロック図である。

【図１４】シンボルタイミングとサンプリングタイミン
グとのタイミング誤差がプラスであることを説明するた
めの説明図である。

【図１５】シンボルタイミングとサンプリングタイミン
グとのタイミング誤差がマイナスであることを説明する
ための説明図である。

【図１６】上記ＲＦ部と上記復調部とが別々のチップで
構成されている場合に、ＲＦテスターによって検査され
る上記ＲＦ部の概略の構成を示すブロック図である。

【符号の説明】

１デジタル放送受信装置（半導体集積回路）２ＲＦ部３復調部５可変利得型増幅器（増幅部）６局部発振器（変調部）７９０°移相器（変調部）８ミキサー（変調部）９ミキサー（変調部）１０ローパスフィルタ１１ローパスフィルタ１２可変利得型増幅器（増幅部）１３可変利得型増幅器（増幅部）１４Ａ／Ｄ変換回路（アナログ／デジタル変換回
路）１５Ａ／Ｄ変換回路（アナログ／デジタル変換回
路）１６増幅率制御回路（ＲＦ部検査手段）２７デジタル復調回路５１ＲＦ部検査手段５２合否判定回路６１直交誤差検査回路（ＩＱ直交誤差検査手段）６２符号判定回路６３時間測定回路６４比較回路（判定回路）７１ＩＱレベル差検査回路（ＩＱレベル差検査手
段）７２引算回路（レベル差検出手段）７３差分比較回路（レベル差比較手段）８１利得特性検査回路（利得特性検査手段）８２比較回路（第１の比較回路）８３比較回路（第２の比較回路）９１ローパスフィルタ特性検査回路（ローパスフィ
ルタ特性検査手段）９２入力スイッチ回路９３メモリ回路（第１のメモリ回路）９４メモリ回路（第２のメモリ回路）９５フィルタ特性比較回路

Claims

【特許請求の範囲】

【請求項１】入力される高周波信号をＩＱベースバンド
信号に直交変調する変調部と、上記ＩＱベースバンド信
号を増幅するための増幅部とを有するＲＦ部と、上記ＩＱベースバンド信号をＩＱデジタル信号に変換す
るアナログ／デジタル変換回路と、上記ＩＱデジタル信
号を復調するデジタル復調回路とを有する復調部とを１
パッケージ化した半導体集積回路であって、上記復調部は、上記アナログ／デジタル変換回路から出
力されるＩＱデジタル信号に基づいて、上記ＲＦ部の動
作検査を行うＲＦ部検査手段を備えていることを特徴と
する半導体集積回路。
【請求項２】上記ＲＦ部検査手段は、上記ＩＱデジタル
信号に基づいて、上記ＲＦ部から出力されるＩＱベース
バンド信号のＩ信号とＱ信号との直交誤差を検査するＩ
Ｑ直交誤差検査手段を備えていることを特徴とする請求
項１に記載の半導体集積回路。
【請求項３】上記ＩＱ直交誤差検査手段は、上記ＩＱデジタル信号の符号をそれぞれ検出する符号判
定回路と、所定時間内で上記ＩＱデジタル信号の符号が同符号とな
る時間を測定する時間測定回路と、上記時間測定回路にて測定された時間が規定範囲内にあ
るか否かを判定する判定回路とを備えていることを特徴
とする請求項２に記載の半導体集積回路。
【請求項４】上記ＲＦ部検査手段は、上記ＩＱデジタル信号のレベルを示すＩレベル検出信号
およびＱレベル検出信号を生成し、Ｉレベル検出信号お
よびＱレベル検出信号に基づいて、上記ＲＦ部の上記増
幅部における増幅利得を制御する増幅率制御回路と、上記Ｉレベル検出信号および上記Ｑレベル検出信号に基
づいて、上記ＲＦ部から出力されるＩＱベースバンド信
号のＩ信号とＱ信号とのレベル差を検査するＩＱレベル
差検査手段とを備えていることを特徴とする請求項１な
いし３のいずれかに記載の半導体集積回路。
【請求項５】上記ＩＱレベル差検査手段は、上記Ｉレベル検出信号と上記Ｑレベル検出信号とのレベ
ル差に対応する値をＩＱレベル差として検出するレベル
差検出手段と、上記ＩＱレベル差とレベル差判定用基準値とに基づい
て、ＩＱベースバンド信号のＩ信号とＱ信号とのレベル
差が規定範囲内であるか否かを判断するレベル差比較手
段とを備えていることを特徴とする請求項４に記載の半
導体集積回路。
【請求項６】上記ＲＦ部検査手段は、上記アナログ／デジタル変換回路から出力されるＩＱデ
ジタル信号に基づいて、上記ＲＦ部の上記増幅部におけ
る増幅利得を制御するためのアナログ制御信号に対応す
るデジタル制御信号を生成する増幅率制御回路と、上記ＲＦ部に入力される信号の変化に伴う上記デジタル
制御信号の変化が規定範囲内であるか否かを検出するこ
とにより、上記増幅利得の特性を検査する利得特性検査
手段とを備えていることを特徴とする請求項１ないし５
のいずれかに記載の半導体集積回路。
【請求項７】上記ＲＦ部検査手段は、上記ＲＦ部に入力
される信号の変化に対応して変化する上記デジタル制御
信号の上限値と最小利得検査用基準値とを比較し、その
比較結果に応じた値を出力する第１の比較回路を備えて
いることを特徴とする請求項６に記載の半導体集積回
路。
【請求項８】上記ＲＦ部検査手段は、上記ＲＦ部に入力
される信号の変化に対応して変化する上記デジタル制御
信号の下限値と最大利得検査用基準値とを比較し、その
比較結果に応じた値を出力する第２の比較回路を備えて
いることを特徴とする請求項６または７に記載の半導体
集積回路。
【請求項９】上記ＲＦ部は、ＩＱベースバンド信号の高
周波成分を除去するためのローパスフィルタをさらに備
え、上記ＲＦ部検査手段は、上記アナログ／デジタル変換回路から出力されるＩＱデ
ジタル信号に基づいて、上記ＲＦ部の上記増幅部におけ
る増幅利得を制御するためのアナログ制御信号に対応す
るデジタル制御信号を生成する増幅率制御回路と、上記デジタル制御信号に基づいて、上記ローパスフィル
タの通過領域および遮断領域の特性を検査するローパス
フィルタ特性検査手段とを備えていることを特徴とする
請求項１ないし８のいずれかに記載の半導体集積回路。
【請求項１０】上記ローパスフィルタ特性検査手段は、上記デジタル制御信号の値を記憶する第１のメモリ回路
および第２のメモリ回路と、上記ＲＦ部に入力される信号の周波数が上記ローパスフ
ィルタの通過領域にあるか遮断領域にあるかに応じて、
上記デジタル制御信号の出力先を第１のメモリ回路およ
び第２のメモリ回路とで切り換える入力スイッチ回路
と、上記第１のメモリ回路に記憶されたデジタル制御信号の
値と、上記第２のメモリ回路に記憶されたデジタル制御
信号の値との差と、ローパスフィルタ検査基準値とを比
較し、比較結果に応じた値を出力するフィルタ特性比較
回路とを備えていることを特徴とする請求項９に記載の
半導体集積回路。
【請求項１１】上記復調部は、上記ＲＦ部検査手段での
検査結果に基づいて、パッケージとしての合否判定を行
う合否判定回路をさらに備えていることを特徴とする請
求項１ないし１０のいずれかに記載の半導体集積回路。